半導体発光装置および半導体発光装置の製造方法
【課題】個々の半導体発光装置を区画する素子分割溝を形成することによって表出した半導体膜の側面の所定位置で終端している保護膜を安定的に形成することにより、高い歩留りを確保する。
【解決手段】成長用基板の上に半導体膜２０を形成し、半導体膜２０に成長用基板に達する素子分割溝を形成し、素子分割溝を形成することによって表出した半導体膜２０の側面を部分的に覆い且つ成長用基板から離間している保護膜５０を形成する。素子分割溝を形成する工程は、エッチングによる表出面の半導体膜２０の主面に対する傾斜角が第１の傾斜角を有するように半導体膜２０をエッチングする第１エッチング工程と、第１エッチング工程の後に、エッチングによる表出面の半導体膜２０に対する傾斜角が第１の傾斜角よりも大きい第２の傾斜角を有するように半導体膜２０をエッチングして傾斜角が異なる表出面を形成する第２エッチング工程と、を含む。
【解決手段】成長用基板の上に半導体膜２０を形成し、半導体膜２０に成長用基板に達する素子分割溝を形成し、素子分割溝を形成することによって表出した半導体膜２０の側面を部分的に覆い且つ成長用基板から離間している保護膜５０を形成する。素子分割溝を形成する工程は、エッチングによる表出面の半導体膜２０の主面に対する傾斜角が第１の傾斜角を有するように半導体膜２０をエッチングする第１エッチング工程と、第１エッチング工程の後に、エッチングによる表出面の半導体膜２０に対する傾斜角が第１の傾斜角よりも大きい第２の傾斜角を有するように半導体膜２０をエッチングして傾斜角が異なる表出面を形成する第２エッチング工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤ（発光ダイオード）等の半導体発光装置に関する。
【従来技術】
【０００２】
特許文献１には、サファイア基板上に形成された半導体膜に素子分割溝を形成し、この素子分割溝を形成することによって露出した半導体膜の側面に保護膜を形成した半導体発光装置の構成が開示されている。
【０００３】
一方、半導体膜をサファイア基板とは別の支持基板で支持するいわゆる貼り合わせ構造のＬＥＤが知られている。このような構造のＬＥＤは、サファイア基板上に半導体膜を成長させ、支持基板と半導体膜を貼り合せた後、サファイア基板をレーザリフトオフ（以下ＬＬＯと称する）等の方法で除去することによって得ることができる。貼り合わせ構造とすることにより支持基板の材料の選択によってＬＥＤの熱伝導率や光取り出し効率の向上を図ることも可能である。また、支持基板を導電層として利用することも可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＬＯ法においては、サファイア基板等の成長用基板の裏面側からレーザを照射し、成長用基板の上に形成されているＧａＮ層を金属ＧａとＮ２ガスに分解する。サファイア基板上に形成されたＧａＮ層は、このとき発生したＮ２ガスの圧力によって破壊してしまうことが知られている。これを回避するために、ＬＬＯ前に各ＬＥＤチップの外縁に沿って素子分割溝（ストリート）を形成しておく手法が提案されている。予め素子分割溝を半導体膜に形成しておくことによりＬＬＯ時に発生するＮ２ガスの放出経路が確保され、素子破壊を回避することが可能となる。素子分割溝を形成することによって露出した半導体膜の側面に導電性の異物が付着すると特性に悪影響を及ぼす可能性がある。このため、露出した半導体膜の側面はＳｉＯ２等の絶縁性の保護膜で覆われる。このとき、素子分割溝の底面において露出しているサファイア基板上も部分的に保護膜で覆われる。その後、ＬＬＯ法を用いてサファイア基板を半導体膜から除去する際に、保護膜へのレーザ照射やＮ２ガスの発生などによってサファイア基板上に形成された保護膜にクラックや剥離が生じる場合がある。保護膜として一般的に使用されるＳｉＯ２は、硬くもろいため、サファイア基板との界面付近で生じたクラックや剥離は、半導体膜の側面を覆う部分にも伝搬する。半導体膜側面を覆う保護膜に剥離やクラックが生じると保護膜としての機能を十分に果たすことができなくなり、歩留りや信頼性が低下してしまう。
【０００６】
かかる問題を回避するためには、ＬＬＯの際にサファイア基板上で生じる保護膜のクラックや剥離を半導体側面に形成されている部分にまで伝搬させないようにする必要がある。例えば、半導体膜の側面においてｐ−ＧａＮ層、活性層およびｎ−ＧａＮ層の一部を覆い、サファイア基板には達しないような保護膜を形成することにより、クラックや剥離の伝搬を回避することができる。すなわち、半導体膜側面の保護膜をサファイア基板から離間した位置で終端させるように保護膜のパターニングを行うのである。特許文献１には、このような構成の保護膜をウェットエッチングにおけるサイドエッチにより形成することが記載されている。
【０００７】
しかしながら、Ｃｌ２プラズマ等を用いた一般的なドライエッチングにより素子分割溝を形成した場合、半導体膜の側面の主面に対する傾斜角は９０°若しくはこれに近い値となり、ウェットエッチング工程におけるサイドエッチ量を制御してＧａＮ半導体膜の側面上の適切な範囲で保護膜を除去することは加工精度の問題から困難である。
【０００８】
図１は、半導体膜１００の側面にｎ層１１０側面の中間位置で終端している保護膜２００を有する半導体発光装置の断面図および平面図である。保護膜２００は、露出した半導体膜１００の側面への異物付着などを防止して、リーク電流の増大等を回避する役割を担う。このため、保護膜２００は、少なくともｐ層１３０、活性層１２０、ｎ層１１０の一部を覆うように形成しなければならない。
【０００９】
例えば、塩素ガスとアルゴンプラズマを用いたＲＩＥによって素子分割溝を形成することにより分割された半導体膜１００の側面の辺の長さは、３〜７μｍ程度である。保護膜２００の部分的なエッチングを行う際、レジストを露光するためのマスクの位置合わせが必要となる。この位置合わせは、顕微鏡越しにウエハを上方から目視しながら行う。半導体膜１０の側面の辺の長さが３〜７μｍ程度である場合、ウエハを上方から眺めたときの半導体膜側面部分の投影寸法は、およそ１．５〜４．５μｍとなり、マスクの位置合わせが困難となる。すなわち、僅かなマスクずれによって所望の保護膜を得ることができなくなる。
【００１０】
また、例えばＳｉＯ２からなる保護膜２００をエッチングする場合、エッチャントとしてバッファードフッ酸が一般的に用いられる。この場合、エッチングレートは、ＳｉＯ２の膜質、エッチャントが接する表面積、環境温度などに左右され、およそ数ｎｍ／ｓｅｃ〜数百ｎｍ／ｓｅｃの幅を有する。エッチングレートを最大限に安定制御したとしても、上記したような寸法の半導体膜側面の保護膜２００の部分的な除去を行うためには、１秒未満〜数秒単位のエッチング時間のコントロールが必要となる。また、エッチャントからウエハを引き上げて洗浄するまでのわずかな時間に進行するエッチングも問題となる。更に、デバイスの段差構造に残留したエッチャントによって洗浄中にも保護膜のエッチングが進行する可能性があり、保護膜２００を狙いどおりに形成できない場合がある。このように、従来の手法によっては、ウェットエッチングによる加工精度の問題から半導体膜の側面に適切なパターンを有する保護膜を安定的に形成することは困難であった。
【００１１】
本発明は、上記した点に鑑みてなされたものであり、個々の半導体発光装置を区画する素子分割溝を形成することによって表出した半導体膜の側面に所望のパターンを有する保護膜を安定的に形成することにより、高い歩留りを確保することができる半導体発光装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体発光装置の製造方法は、成長用基板の上に半導体膜を形成する工程と、前記半導体膜を素子分割ラインに沿って前記半導体膜の主面からエッチングを行い、前記半導体膜に素子分割溝を形成する工程と、前記素子分割溝を形成することによって表出した前記半導体膜の側面を部分的に覆い且つ前記成長用基板から離間している保護膜を形成する工程と、を含み、前記素子分割溝を形成する工程は、エッチングによる表出面の前記半導体膜の主面に対する傾斜角が第１の傾斜角を有するように前記半導体膜をエッチングする第１エッチング工程と、前記第１エッチング工程の後に、エッチングによる表出面の前記半導体膜に対する傾斜角が前記第１の傾斜角よりも大きい第２の傾斜角を有するように前記半導体膜をエッチングして傾斜角が異なる表出面を形成する第２エッチング工程と、を含むことを特徴としている。
【発明の効果】
【００１３】
本発明に係る半導体発光装置の製造方法によれば、素子分割溝（ストリート）を形成する際に行われるエッチングにおいて、エッチング面の傾斜角度を制御することとしたので、半導体膜の側面上に形成された保護膜のパターニングを容易に行うことができ、高い歩留りを確保することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】従来の半導体発光装置の構成を示す断面図および平面図である。
【図２】本発明の実施例１に係る半導体発光措置の構成を示す断面図である。
【図３】本発明の実施例１に係る半導体発光装置の製造方法を示す断面図である。
【図４】本発明の実施例１に係る半導体発光装置の製造方法を示す断面図である。
【図５】本発明の実施例１に係る半導体発光装置の製造方法を示す断面図である。
【図６】本発明の実施例２に係る半導体発光措置の構成を示す断面図である。
【図７】本発明の実施例２に係る半導体発光装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
【実施例１】
【００１６】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。以下の説明では、一例としてＡｌｘＩｎｙＧａｚＮ（0≦x≦1、0≦y≦１、0≦z≦1、x+y+z=1）からなるＬＥＤに本発明を適用した場合について説明する。
【００１７】
図２は、本発明の実施例１に係る半導体発光装置１の構成を示す断面図である。半導体発光装置１は、いわゆる貼り合わせ構造を有し、ｎ−ＧａＮ層２１、活性層２２、ｐ−ＧａＮ層２３を含む半導体膜２０が支持基板としてのシリコン基板８０に接合されている。半導体膜２０のシリコン基板８０への接合は、シリコン基板８０上に形成された共晶材を含む電極層８１とｐ電極７０とを接合することにより行われる。半導体膜２０の成長に使用されるサファイア基板等の成長用基板（図示せず）は、半導体膜２０をシリコン基板８０に接合した後、除去される。成長用基板を除去することによって表出したｎ−ＧａＮ層２１の表面には、ｎ電極７１が形成されている。
【００１８】
半導体膜２０は、その主面に対する傾斜角度が互いに異なる２つの側面３０ａおよび３０ｂを有している。すなわち、半導体膜２０は、ｎ−ＧａＮ層２１の側面において屈曲点Ａを有しており、図２において屈曲点Ａから上方部分の側面３０ａの半導体膜２０の主面に対する傾斜角度は２０〜２５°と比較的緩くなっている。一方、屈曲点Ａから下方部分の側面３０ｂの半導体膜２０の主面に対する傾斜角度は４０〜４５°と比較的急峻である。このような２段階の傾斜角を有する半導体膜２０の側面の辺の長さの全長は２０〜３０μｍとなり、半導体膜２０の主面方向から眺めたときの側面部分の投影寸法Ｌは５〜１５μｍとなる。すなわち、本実施例に係る半導体発光装置１は、従来構造（１．５〜４．５μｍ）と比較して、十分に長い投影寸法Ｌを有している。
【００１９】
半導体膜２０の側面はＳｉＯ２等の絶縁材料からなる保護膜５０が形成されている。保護膜５０は、半導体膜２０への異物の付着を防止する等の役割を担う。保護膜５０は、ｐ−ＧａＮ層２３の上面の一部と、半導体膜２０の側面においてｐ−ＧａＮ層２３、活性層２２、ｎ−ＧａＮ層２１の一部を覆うように形成されている。保護膜５０は、ｎ−ＧａＮ層２１側面の傾斜角が比較的緩やかな側面３０ａ上で終端するように形成されている。保護膜５０は、成長用基板を除去する前に形成される。仮に保護膜５０が、半導体膜２０の側面全体を覆い成長用基板に接していると、成長用基板をＬＬＯ法により除去する際に成長用基板との界面付近で発生した保護膜５０のクラックや剥離が、半導体膜２０の側面を覆う部分にまで伝搬する危険性がある。本実施例のように、保護膜５０を成長用基板から離間したｎ−ＧａＮ層２１の側面上で終端させることによりＬＬＯ時におけるクラックの伝搬を防止することが可能となる。このような保護膜５０のパターニングは、半導体膜２０の側面が緩やかな傾斜を有し、側面の辺の長さおよびその投影寸法Ｌが十分確保されていることにより通常の精度のフォトリソグラフィ技術を用いて行うことが可能となる。一般的にフォトリソグラフィの精度は２〜５μｍ程度であるので、半導体膜２０の側面に形成された保護膜５０を適正にパターニングするためには、半導体膜２０の側面部分の投影寸法Ｌは少なくとも５μｍ以上であることが望ましい。本発明に係る半導体発光装置１の半導体膜２０の側面の投影寸法Ｌは、上記したように５〜１５μｍであるので、既存のフォトリソグラフィ技術の精度の範囲内で、半導体膜側面に適切な保護膜５０のパターニングを行うことが可能である。尚、半導体膜側面の傾斜角度が２段階となっているのは、後述するように斜辺長の確保と半導体膜のエッチング時間の短縮とを両立させるためである。
【００２０】
次に、上記した構造を有する半導体発光装置１の製造方法について説明する。図３〜図５は本発明の実施例である半導体発光装置１の製造方法を示す断面図である。
【００２１】
（半導体膜形成工程）
半導体膜の成長用基板として使用するサファイア基板１０を用意する。サファイア基板１０を水素雰囲気中で１０００℃、１０分間加熱してサファイア基板１０のサーマルクリーニングを行う。次にＭＯＣＶＤ法（有機金属気相成長法）によりサファイア基板１０上にＡｌｘＩｎｙＧａｚＮからなる半導体膜２０を形成する。具体的には、基板温度を５００℃とし、ＴＭＧ（トリメチルガリウム）（流量10.4μmol/min）およびＮＨ３（流量3.3LM）を約３分間供給してＧａＮからなる低温バッファ層（図示せず）をサファイア基板１０上に形成する。その後、基板温度を１０００℃まで昇温し、約３０秒間保持することで低温バッファ層を結晶化させる。続いて、基板温度を１０００℃に保持したままＴＭＧ（流量45μmol/min）およびＮＨ３（流量4.4LM）を約２０分間供給し、膜厚１μｍ程度の下地ＧａＮ層（図示せず）を形成する。次に、基板温度１０００℃にてＴＭＧ（流量45μmol/min）、ＮＨ３（流量4.4LM）およびドーパントガスとしてＳｉＨ４（流量2.7×10-9mol/min）を約１２０分間供給し、膜厚７μｍ程度のｎ−ＧａＮ層２１を形成する。続いて、ｎ−ＧａＮ層２１の上に活性層２２を形成する。本実施例では、活性層２２としてInGaN/GaNからなる多重量子井戸構造を適用した。すなわち、InGaN/GaNを１周期として５周期の成長を行う。具体的には、基板温度を７００℃とし、ＴＭＧ（流量3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量10μmol/min）、ＮＨ３（流量4.4LM）を約３３秒間供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層を形成し、続いてＴＭＧ（流量3.6μmol/min）、ＮＨ３（流量4.4LM）を約３２０秒間供給して膜厚約１５ｎｍのＧａＮ障壁層を形成する。かかる処理を５周期分繰り返すことにより活性層２２が形成される。次に、基板温度を８７０℃まで昇温し、ＴＭＧ（流量8.1μmol/min）、ＴＭＡ（トリメチルアルミニウム）（流量7.5μmol/min）、ＮＨ３（流量4.4LM）およびドーパントとしてＣｐ２Ｍｇ（bis-cyclopentadienyl Mg）（流量2.9×10-7μmol/min）を約５分間供給し、膜厚約４０ｎｍのｐ型ＡｌＧａＮクラッド層（図示せず）を形成する。続いて、基板温度を保持したまま、ＴＭＧ（流量18μmol/min）、ＮＨ３（流量4.4LM）およびドーパントとしてＣｐ２Ｍｇ（流量2.9×10-7μmol/min）を約７分間供給し、膜厚約１５０ｎｍのｐ−ＧａＮ層２３を形成する。サファイア基板１０上には、これらの各層によって構成される半導体膜２０が形成される（図３（ａ））。
【００２２】
（第１エッチング工程）
次に、半導体膜２０に個々の半導体発光装置を区画する素子分割溝（ストリート）３０を形成する。素子分割溝（ストリート）３０は、第１エッチング工程および第２エッチング工程において、素子分割ラインに沿って互いに異なるエッチングレートで半導体膜２０をドライエッチング（ＲＩＥ：反応性イオンエッチング）することにより形成する。
【００２３】
ＲＩＥではプロセスガスに高周波電力を印加してプラズマ状態にし、プラズマ中に含まれるイオンとラジカルによってエッチングを行う。エッチングされる対象物はチャンバ内の平行平板電極の片側に設置され、平行平板電極に電圧を印加することによりイオンを対象物に引き寄せ、衝突させることでエッチングを行う。このため、イオンによるエッチングは異方性を有し、物理的に行われる（異方性エッチング、物理エッチング）。一方ラジカルによるエッチングは、化学反応によるものであり、エッチングする対象物によって程度は異なるが、イオンによるエッチングに比べて等方的に進行する（等方性エッチング、化学エッチング）。このように、ＲＩＥでは、性質の異なる２種類のエッチングを同時に行うことで進行する。本発明に係る第１エッチング工程および第２エッチング工程では各パラメータの調整によりエッチングレートおよび異方性エッチングと等方性エッチングが行われる割合を操作して所望の半導体膜形状を得ている。すなわち、異方性エッチングが支配的であるとエッチングにより形成される半導体膜の側面の傾斜角はより急となり、半導体積層方向のエッチングレートが高くなる。一方、異方性エッチングの割合が減少すると、エッチングにより形成される半導体膜の側面の傾斜角はより緩やかとなり、半導体積層方向のエッチングレートが低くなる。
【００２４】
第１エッチング工程では、はじめに、ｐ−ＧａＮ層２３の表面にレジスト材を塗布した後、露光・現像処理によりレジスト材に素子分割溝（ストリート）に対応したパターニングを施してレジストマスク４０を形成する。次に、ウエハをＲＩＥ（反応性イオンエッチング）装置に投入し、Ｃｌ２プラズマによるドライエッチングによりレジストマスク４０の開口部において露出した半導体膜２０をエッチングする。第１エッチング工程におけるエッチング条件は、プロセス圧力１．０Ｐａ、アンテナパワー１００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間２８０秒とした。
【００２５】
ここで、プロセス圧力とは、処理チャンバ内のプロセスガスの圧力のことをいい、プロセス圧力が低いと、プラズマ中のイオンの運動方向が揃いやすくなるため異方性エッチング（物理的エッチング）成分が大きくなり、これにより半導体膜積層方向のエッチングレートが高くなり、エッチングによって形成される凹部の側面の傾斜角が急となる。アンテナパワーとは、ＲＩＥ装置に設けられているアンテナに印加する高周波電力をいい、アンテナパワーを印加することによりプロセスガスをプラズマ状態にする。アンテナパワーが大きい程プラズマ密度が高くなり、エッチングレートが高くなる傾向がある。また、アンテナパワーを大きくすると低いプロセスガス圧力でも安定したプラズマ状態を作り出すことができる。バイアスパワーとは、処理チャンバ内において処理対象であるウエハを載せるための載置面を有する基板電極に印加する高周波電力をいい、バイアスパワーを印加することにより、ウエハ上に照射されるイオンを加速させる。バイアスパワーが大きい程、異方性エッチング成分が大きくなり、エッチングレートが高くなる。
【００２６】
上記したエッチング条件によれば、半導体膜２０のエッチングレートは２．５ｎｍ／ｓｅｃと比較的低くなり、このエッチングによって形成される溝３１の側面３０ａと半導体膜２０の主面とのなす角は２０〜２５°と、比較的緩くなる。このように、第１エッチング工程では、比較的低いエッチングレートでエッチングを行って素子分割ラインに沿って、その側面が比較的緩やかな傾斜角を有するように、サファイア基板１０に達しない深さ（例えば０．７〜１μｍ）の溝３１を形成する（図３（ｂ））。
【００２７】
（第２エッチング工程）
第２エッチング工程では、第１エッチング工程におけるエッチングレートよりも高いエッチングレートで更にドライエッチングを行って、サファイア基板１０にまで達する素子分割溝（ストリート）３０を形成する。第２エッチング工程におけるエッチング条件は、プロセス圧力０．２Ｐａ、アンテナパワー２００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間１６６０秒とした。かかるエッチング条件によれば半導体膜２０のエッチングレートは３．５ｎｍ／ｓｅｃと、先の第１エッチング工程におけるエッチングレートよりも高くなる。また、第２エッチング工程におけるエッチングによって形成される溝側面３０ｂと半導体膜２０の主面とのなす角は、４０〜４５°となり、先の第１エッチング工程における傾斜角よりも急となる。すなわち、プロセス圧力を１．０Ｐａから０．２Ｐａと低く設定することで、前述のように、異方性エッチングが起る割合を増やし、特に半導体膜積層方向のエッチングレートを加速させた。また、プロセスガスの圧力が低下するとプラズマ状態を保ちにくくなるためアンテナパワーを増加した。
【００２８】
互いにエッチングレートの異なる２段階のエッチング処理により、半導体膜２０は、その主面に対する傾斜角度が互いに異なった側面３０ａおよび３０ｂを有することとなり、ｎ−ＧａＮ層２０の側面において屈曲点Ａが形成される（図３（ｃ））。図３（ｃ）において、半導体膜２０の屈曲点Ａから下方部分の側面３０ａは、上記第１エッチング工程におけるエッチングレートに基づく傾斜角（約２０〜２５°）有する。半導体膜２０の屈曲点Ａから上方部分の側面３０ｂは、第２エッチング工程におけるエッチングレートに基づく傾斜角（約４０°〜４５°）を有する。２回のエッチング処理によって表出した半導体膜２０の側面の辺の長さの全長は２０〜３０μｍとなり、かかる側面部分を半導体膜２０の主面方向から眺めたときの投影寸法Ｌは５〜１５μｍとなり、図１に示す従来構造と比較して大幅に拡大する。
【００２９】
（保護膜形成工程）
次に、素子分割溝（ストリート）３０を形成したことによって露出した半導体膜２０の側面に例えばＳｉＯ２からなる保護膜５０を形成する。保護膜５０は、半導体膜２０の露出表面に異物が付着しないようにする等、半導体膜２０を保護する役割を担う。保護膜５０は、後のＬＬＯ法によるサファイア基板１０の除去工程において、クラックや剥離が生じないようにサファイア基板１０から離間した位置、すなわちｎ−ＧａＮ層２１の側面上で終端するようにパターニングする。このような保護膜５０のパターニングは、例えばリフトオフ法を用いることができる。具体的には、半導体膜２０の全面にレジスト材を塗布し、これを露光・現像し、保護膜５０のパターンに対応したパターンのレジストマスク６０を形成する。レジストマスク６０は保護膜５０を形成しないｐ−ＧａＮ層２３の上面の一部と、素子分割溝（ストリート）３０を形成することによって露出したｎ−ＧａＮ層２１の側面の一部およびサファイア基板１０上を覆うように形成される。レジスト材をパターニングするための露光処理においては、顕微鏡越しにウエハを上面から観察して露光部分を画定するマスクの位置合わせを行う。半導体膜２０の側面の投影寸法Ｌは、上記したように従来と比較して十分な長さが確保されているので、マスクずれに対する許容範囲が拡大する。すなわち、レジストマスク６０を形成するためのマスクの位置合わせにおいて、従来構造の場合のような高い精度は要求されず、通常のレベルの精度であっても適切なパターニングを行うことが可能となる。
【００３０】
次に、スパッタ法等によってウエハ全面に保護膜５０を構成するＳｉＯ２膜を形成する（図４（ａ））。その後、レジストリムーバによってレジストマスク６０を不要部分のＳｉＯ２膜ごと除去することにより保護膜５０をパターニングする。このようにして、半導体膜２０の側面において、ｐ−ＧａＮ層２３、活性層２２およびｎ−ＧａＮ層２１の一部を覆い、サファイア基板１０上から離間している保護膜５０が形成される。
【００３１】
（ｐ電極形成工程）
次に、ｐ−ＧａＮ層２３の表面に、ｐ電極のパターンに対応したレジストマスクを形成しておき、電子ビーム蒸着法などによってＰｔ（１ｎｍ）／Ａｇ（１５０ｎｍ）／Ｔｉ（１００ｎｍ）／Ａｕ（２００ｎｍ）を半導体膜２０の表面に順次堆積する。尚、括弧内は膜厚を表す。その後、レジストマスク上に堆積されたこれらの金属膜をリフトオフすることによりｐ−ＧａＮ層２３の表面に反射層としての機能をも併せ持つｐ電極７０を形成する（図４（ｂ））。尚、ｐ電極７０は、素子分割溝３０を形成した後であって保護膜５０を形成する前に形成してもよい。この場合、必要に応じて半導体膜２０の表面をレジストで覆うなどの処理を行う。
【００３２】
（支持基板貼り合わせ工程）
支持基板として使用するシリコン単結晶等からなるシリコン基板８０を用意する。次に、シリコン基板８０の表面にＰｔ（２００ｎｍ）、Ｔｉ（１５００ｎｍ）、Ｎｉ（５００ｎｍ）、Ａｕ（１００ｎｍ）、Ｐｔ（２００ｎｍ）、ＡｕＳｎ（１０００ｎｍ）を順次成膜することにより、共晶材を含む電極層８１を形成する。尚、支持基板としては、シリコン基板以外にもＧｅ基板やＧａＡｓ基板、Ｃｕ等からなる金属基板を用いることが可能である。
【００３３】
次に、ｐ電極層７０と共晶材を含む電極層８１とが対向した状態で半導体膜２０とシリコン基板８０とを密着させ、窒素雰囲気下で熱圧着する。シリコン基板２０上の電極層８１に含まれる共晶材の溶融および固化によって半導体膜２０とシリコン基板８０とが接合される（図４（ｃ））。
【００３４】
（サファイア基板除去工程）
次に、サファイア基板１０を半導体膜２０から剥離する。サファイア基板１０の剥離には、ＬＬＯ（レーザリフトオフ）法を用いることができる。ＬＬＯ法においては、照射されたレーザがサファイア基板１０上に形成されているＧａＮ層を金属ＧａとＮ２ガスに分解する。このため、半導体膜内のｎ−ＧａＮ層２１内で上記分解が起り、サファイア基板１０を剥離した面には、ｎ−ＧａＮ層２１が表出する。半導体膜２０に形成された素子分割溝３０がＮ２ガスの放出経路として機能するため、素子破壊を防止することができる。半導体膜２０の側面を覆う保護膜５０は、サファイア基板１０から離間した位置で終端するようにパターニングされているので、ＬＬＯの際に保護膜５０にクラックや剥離が生じることはない（図５（ａ））。
【００３５】
（ｎ電極形成工程）
次に、サファイア基板１０を剥離することによって表出したｎ−ＧａＮ層２１の表面にｎ電極のパターンに対応したレジストマスクを形成しておき、電子ビーム蒸着法などによってＴｉ／Ａｕ等を堆積する。その後、レジストマスク上に堆積されたこれらの金属膜をリフトオフすることにより、ｎ−ＧａＮ層２１の表面にｎ電極７０を形成する（図５（ｂ））。
【００３６】
（素子分割工程）
次に、レーザスクライブ法又はダイシング法等によって素子分割溝３０に沿って素子分割溝３０から露出した支持基板８０を分割してチップ状に個片化する（図５（ｃ））。以上の各工程を経て半導体発光装置が完成する。
【実施例２】
【００３７】
半導体膜２０の側面の辺の長さを確保するべく傾斜角を緩やかにすると、半導体膜２０の外縁部の膜厚が薄くなる。このため、この部分の強度が低下し、ＬＬＯの際にクラックが生じることが懸念される。半導体膜２０に生じたクラックは、保護膜５０にも伝搬するため、半導体発光装置の歩留りを悪化させる要因となる。実施例２に係る半導体発光装置２においては、半導体膜２０の外縁部の強度を向上させた構造となっている。以下本発明の実施例２に係る半導体発光装置２について実施例１のものと異なる部分について説明する。
【００３８】
図６は、本発明の実施例２に係る半導体発光装置２の構成を示す断面図である。半導体膜２０の側面は凸状の曲面となっており、図６において破線で囲む半導体膜２０の外縁部Ｂの膜厚が、上記実施例１の場合と比較して厚くなっている。これにより、半導体膜２０の側面の辺の長さを確保しつつ外縁部の強度を確保することができる。
【００３９】
このような半導体膜２０の側面の形状は、半導体膜２０に素子分割溝を形成するためのエッチングに使用するレジストマスクの形状を工夫することにより、上記実施例１と同じエッチング条件で、このような曲面形状を得ることができる。以下、実施例２に係る半導体発光装置２の製造工程のうち、主に実施例１と異なる部分について図７を参照しつつ説明する。
【００４０】
（厚膜レジストの形成）
サファイア基板１０上にｎ−ＧａＮ層２１、活性層２２、ｐ−ＧａＮ層２３を含む半導体膜２０を形成した後、半導体膜２０の表面にスピンコート法により通常の約２倍程度の膜厚（例えば１２μｍ）でレジスト材（例えばクラリアントジャパン製：ＡＺ６１３０）を塗布する。次に９０℃、１２０秒間の熱処理を行う（ファーストベーク）。その後、所定のマスクを用いて２５０ｍＪ／ｃｍ２にてレジスト材を露光する。次に１１０℃、１２０秒間の熱処理によりレジスト材を固化する（セカンドベーク）。その後、５０分間のガス抜きを行う。次に、現像液（例えばＡＺ６００ＭＩＦ）を使用して現像処理を行いレジストをパターニングし、レジストマスク４０ａを形成する。その後、更に１３０℃、２０分間の熱処理（サードベーク）を行う。これにより、一旦固化したレジストが再び軟化し、レジストマスク４０ａの外縁部が熱収縮により引き締まり、レジストマスク４０ａの肩部分の形状が丸みを帯びるとともにこの部分の膜厚が他の部分よりも厚くなる。この状態から降温過程を経る間にレジストは再び固化し、厚膜のレジストマスク４０ａが形成される（図７（ａ））。
【００４１】
（第１エッチング工程）
レジストマスク４０ａを形成した後、実施例１の第１エッチング工程におけるエッチング条件（プロセス圧力１．０Ｐａ、Ａｎｔパワー１００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間２８０秒）にて半導体膜２０のエッチングを行う。このとき、レジストマスク４０ａの肩部分が曲面であり且つ他の部分よりも膜厚が厚くなっているので、レジスト肩部分のエッチング耐性は他の部分よりも向上している。このため、レジストマスク４０ａの周辺部のサイドエッチングが緩やかに進行し、レジストマスク４０ａの直下に順次現れる半導体膜２０のサイドエッチングの進行も緩やかとなる。この結果、半導体膜２０の深さ方向のエッチング速度に対して水平方向のエッチング速度が遅くなり、エッチングによって表出する半導体膜２０の側面は曲面となる。第１エッチング工程では、比較的低いエッチングレートとなり、半導体膜２０の側面の傾斜角は緩やかとなる。第１エッチング工程では、ｎ−ＧａＮ層２１に達し、且つサファイア基板１０に達しない深さ（例えば０．７〜１μｍ）の溝が形成される（図７（ｂ））。
【００４２】
（第２エッチング工程）
次に、実施例１の第２エッチング工程におけるエッチング条件（プロセス圧力０．２Ｐａ、Ａｎｔパワー２００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間１６６０秒）にて半導体膜２０のエッチングを行って、半導体膜２０の表面からサファイア基板１０にまで達する素子分割溝（ストリート）３０を完成させる。このエッチングによって形成される溝の傾斜角は、先の第１エッチング工程における傾斜角よりも急となる。つまり、エッチングレートの異なる２段階のエッチング処理により、ｎ−ＧａＮ層２０内において屈曲点Ａが形成される。半導体膜２０の屈曲点Ａから下方部分は、上記第１エッチング工程におけるエッチングレートに基づく傾斜角となり、曲面形状もほぼそのまま維持される。屈曲点Ａから上方部分は、第２エッチング工程におけるエッチングレートに基づく傾斜角となる。互いにエッチングレートの異なる２回のエッチング処理によって表出した半導体膜２０の側面部分の投影寸法は５〜１５μｍとなり、図１に示す従来構造と比較して大幅に拡大する（図７（ｃ））。また、半導体膜２０の側面が曲面形状となることにより、図７（ｃ）において破線で囲む外縁部分Ｂの膜厚を厚くすることができ、この部分の強度を増すことが可能となる。
【００４３】
このように、本発明に係る半導体発光装置の製造方法においては、比較的低いエッチングレートで半導体膜をエッチングする第１エッチング工程と、比較的高いエッチングレートで半導体膜をエッチングする第２エッチング工程の２段階のエッチングにより素子分割溝３０が形成される。第１エッチング工程において、エッチングレートを比較的低くすることにより、半導体膜２０（ｎ−ＧａＮ層２１）の側面の傾斜角度は緩やかとなり、半導体膜２０の側面の辺の長さを確保することが可能となる。本発明の製法によれば、半導体発光装置の主面方向から眺めたときの半導体膜側面部分の投影寸法は、５〜１５μｍとなり、従来のエッチング方法を用いた場合の寸法（１．５〜４．５μｍ）よりも大幅に長くすることが可能である。これにより、既存のフォトリソ技術の精度でも半導体膜側面上におけるレジストのパターニングが容易となり、通常レベルの加工精度で適切な保護膜のパターニングを行うことが可能となる。つまり、半導体膜２０の側面において、ｐ−ＧａＮ層２３、活性層２２およびｎ−ＧａＮ層２１の一部を覆い、サファイア基板１０上から離間しているような保護膜のパターニングを容易に行うことが可能となり、半導体発光装置の歩留りを向上させることが可能となる。
【００４４】
上記した実施例では、２段階のエッチングにより、素子分割溝を形成することとしたが、低いエッチングレートによるエッチングのみで素子分割溝を形成することも可能である。しかし、この場合、長時間半導体膜をプラズマに曝すことになり、特性に悪影響を与える可能性があり好ましくない。また、上記した実施例とは逆に、先に比較的高いエッチングレートで半導体膜２０をエッチングした後、比較的低いエッチングレートで半導体膜２０をエッチングして素子分割溝を形成することも可能である。この場合、上記した実施例と同様の側面形状（傾斜角）を得ることができる。しかしながら、最終的に、低いエッチングレートで所望の傾斜角を得るためには、長時間に亘って半導体膜をプラズマに曝すことになり、特性に悪影響を与える可能性があり好ましくない。本実施例においては、先に低いエッチングレートでエッチングして半導体膜２０の側面において所望の傾斜角度を得ることとし、その後高いエッチングレートでエッチングして素子分割溝を完成させるようにしたので、最終的に表出するｐ−ＧａＮ層２３および活性層２２表面がプラズマに曝される時間を短縮することが可能となる。すなわち、素子分割溝３０を形成する際のエッチングにおいて、低エッチングレート、高エッチングレートの順でエッチングを行うことにより、半導体膜の側面の傾斜角度を緩やかにするとともに、エッチング時のプラズマによる半導体膜へのダメージを抑制することができ、トータルのエッチング処理時間も短縮することができる。
【００４５】
また、上記した実施例においては、リフトオフ法により保護膜５０のパターニングを行うこととしたが、フォトリソ／エッチングによりパターニングを行うことも可能である。この場合、半導体膜２０の表面に保護膜５０を形成した後、保護膜５０の表面に、リフトオフの場合と逆のパターンのレジストマスクを形成し、レジストマスクの開口部において露出している保護膜５０をバッファードフッ酸などによりエッチングして保護膜をパターニングする。本発明に係る製法によれば、このようなウェットエッチングによるパターニングであっても、半導体膜２０の側面の辺の長さが十分確保されているので、多少のサイドエッチが生じても問題になることはない。すなわち、保護膜５０をウェットエッチングによりパターニングする際に、エッチング条件の厳密な管理を要せず、安定的に所望のパターンを得ることができる。
【符号の説明】
【００４６】
１０ サファイア基板
２０ 半導体膜
２１ ｎ−ＧａＮ層
２２ 活性層
２３ ｐ−ＧａＮ層
３０ 素子分割溝（ストリート）
４０ レジストマスク
５０ 保護膜
７０ ｐ電極
７１ ｎ電極
８０ 支持基板
【技術分野】
【０００１】
本発明は、ＬＥＤ（発光ダイオード）等の半導体発光装置に関する。
【従来技術】
【０００２】
特許文献１には、サファイア基板上に形成された半導体膜に素子分割溝を形成し、この素子分割溝を形成することによって露出した半導体膜の側面に保護膜を形成した半導体発光装置の構成が開示されている。
【０００３】
一方、半導体膜をサファイア基板とは別の支持基板で支持するいわゆる貼り合わせ構造のＬＥＤが知られている。このような構造のＬＥＤは、サファイア基板上に半導体膜を成長させ、支持基板と半導体膜を貼り合せた後、サファイア基板をレーザリフトオフ（以下ＬＬＯと称する）等の方法で除去することによって得ることができる。貼り合わせ構造とすることにより支持基板の材料の選択によってＬＥＤの熱伝導率や光取り出し効率の向上を図ることも可能である。また、支持基板を導電層として利用することも可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１１１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＬＯ法においては、サファイア基板等の成長用基板の裏面側からレーザを照射し、成長用基板の上に形成されているＧａＮ層を金属ＧａとＮ２ガスに分解する。サファイア基板上に形成されたＧａＮ層は、このとき発生したＮ２ガスの圧力によって破壊してしまうことが知られている。これを回避するために、ＬＬＯ前に各ＬＥＤチップの外縁に沿って素子分割溝（ストリート）を形成しておく手法が提案されている。予め素子分割溝を半導体膜に形成しておくことによりＬＬＯ時に発生するＮ２ガスの放出経路が確保され、素子破壊を回避することが可能となる。素子分割溝を形成することによって露出した半導体膜の側面に導電性の異物が付着すると特性に悪影響を及ぼす可能性がある。このため、露出した半導体膜の側面はＳｉＯ２等の絶縁性の保護膜で覆われる。このとき、素子分割溝の底面において露出しているサファイア基板上も部分的に保護膜で覆われる。その後、ＬＬＯ法を用いてサファイア基板を半導体膜から除去する際に、保護膜へのレーザ照射やＮ２ガスの発生などによってサファイア基板上に形成された保護膜にクラックや剥離が生じる場合がある。保護膜として一般的に使用されるＳｉＯ２は、硬くもろいため、サファイア基板との界面付近で生じたクラックや剥離は、半導体膜の側面を覆う部分にも伝搬する。半導体膜側面を覆う保護膜に剥離やクラックが生じると保護膜としての機能を十分に果たすことができなくなり、歩留りや信頼性が低下してしまう。
【０００６】
かかる問題を回避するためには、ＬＬＯの際にサファイア基板上で生じる保護膜のクラックや剥離を半導体側面に形成されている部分にまで伝搬させないようにする必要がある。例えば、半導体膜の側面においてｐ−ＧａＮ層、活性層およびｎ−ＧａＮ層の一部を覆い、サファイア基板には達しないような保護膜を形成することにより、クラックや剥離の伝搬を回避することができる。すなわち、半導体膜側面の保護膜をサファイア基板から離間した位置で終端させるように保護膜のパターニングを行うのである。特許文献１には、このような構成の保護膜をウェットエッチングにおけるサイドエッチにより形成することが記載されている。
【０００７】
しかしながら、Ｃｌ２プラズマ等を用いた一般的なドライエッチングにより素子分割溝を形成した場合、半導体膜の側面の主面に対する傾斜角は９０°若しくはこれに近い値となり、ウェットエッチング工程におけるサイドエッチ量を制御してＧａＮ半導体膜の側面上の適切な範囲で保護膜を除去することは加工精度の問題から困難である。
【０００８】
図１は、半導体膜１００の側面にｎ層１１０側面の中間位置で終端している保護膜２００を有する半導体発光装置の断面図および平面図である。保護膜２００は、露出した半導体膜１００の側面への異物付着などを防止して、リーク電流の増大等を回避する役割を担う。このため、保護膜２００は、少なくともｐ層１３０、活性層１２０、ｎ層１１０の一部を覆うように形成しなければならない。
【０００９】
例えば、塩素ガスとアルゴンプラズマを用いたＲＩＥによって素子分割溝を形成することにより分割された半導体膜１００の側面の辺の長さは、３〜７μｍ程度である。保護膜２００の部分的なエッチングを行う際、レジストを露光するためのマスクの位置合わせが必要となる。この位置合わせは、顕微鏡越しにウエハを上方から目視しながら行う。半導体膜１０の側面の辺の長さが３〜７μｍ程度である場合、ウエハを上方から眺めたときの半導体膜側面部分の投影寸法は、およそ１．５〜４．５μｍとなり、マスクの位置合わせが困難となる。すなわち、僅かなマスクずれによって所望の保護膜を得ることができなくなる。
【００１０】
また、例えばＳｉＯ２からなる保護膜２００をエッチングする場合、エッチャントとしてバッファードフッ酸が一般的に用いられる。この場合、エッチングレートは、ＳｉＯ２の膜質、エッチャントが接する表面積、環境温度などに左右され、およそ数ｎｍ／ｓｅｃ〜数百ｎｍ／ｓｅｃの幅を有する。エッチングレートを最大限に安定制御したとしても、上記したような寸法の半導体膜側面の保護膜２００の部分的な除去を行うためには、１秒未満〜数秒単位のエッチング時間のコントロールが必要となる。また、エッチャントからウエハを引き上げて洗浄するまでのわずかな時間に進行するエッチングも問題となる。更に、デバイスの段差構造に残留したエッチャントによって洗浄中にも保護膜のエッチングが進行する可能性があり、保護膜２００を狙いどおりに形成できない場合がある。このように、従来の手法によっては、ウェットエッチングによる加工精度の問題から半導体膜の側面に適切なパターンを有する保護膜を安定的に形成することは困難であった。
【００１１】
本発明は、上記した点に鑑みてなされたものであり、個々の半導体発光装置を区画する素子分割溝を形成することによって表出した半導体膜の側面に所望のパターンを有する保護膜を安定的に形成することにより、高い歩留りを確保することができる半導体発光装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体発光装置の製造方法は、成長用基板の上に半導体膜を形成する工程と、前記半導体膜を素子分割ラインに沿って前記半導体膜の主面からエッチングを行い、前記半導体膜に素子分割溝を形成する工程と、前記素子分割溝を形成することによって表出した前記半導体膜の側面を部分的に覆い且つ前記成長用基板から離間している保護膜を形成する工程と、を含み、前記素子分割溝を形成する工程は、エッチングによる表出面の前記半導体膜の主面に対する傾斜角が第１の傾斜角を有するように前記半導体膜をエッチングする第１エッチング工程と、前記第１エッチング工程の後に、エッチングによる表出面の前記半導体膜に対する傾斜角が前記第１の傾斜角よりも大きい第２の傾斜角を有するように前記半導体膜をエッチングして傾斜角が異なる表出面を形成する第２エッチング工程と、を含むことを特徴としている。
【発明の効果】
【００１３】
本発明に係る半導体発光装置の製造方法によれば、素子分割溝（ストリート）を形成する際に行われるエッチングにおいて、エッチング面の傾斜角度を制御することとしたので、半導体膜の側面上に形成された保護膜のパターニングを容易に行うことができ、高い歩留りを確保することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】従来の半導体発光装置の構成を示す断面図および平面図である。
【図２】本発明の実施例１に係る半導体発光措置の構成を示す断面図である。
【図３】本発明の実施例１に係る半導体発光装置の製造方法を示す断面図である。
【図４】本発明の実施例１に係る半導体発光装置の製造方法を示す断面図である。
【図５】本発明の実施例１に係る半導体発光装置の製造方法を示す断面図である。
【図６】本発明の実施例２に係る半導体発光措置の構成を示す断面図である。
【図７】本発明の実施例２に係る半導体発光装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
【実施例１】
【００１６】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。以下の説明では、一例としてＡｌｘＩｎｙＧａｚＮ（0≦x≦1、0≦y≦１、0≦z≦1、x+y+z=1）からなるＬＥＤに本発明を適用した場合について説明する。
【００１７】
図２は、本発明の実施例１に係る半導体発光装置１の構成を示す断面図である。半導体発光装置１は、いわゆる貼り合わせ構造を有し、ｎ−ＧａＮ層２１、活性層２２、ｐ−ＧａＮ層２３を含む半導体膜２０が支持基板としてのシリコン基板８０に接合されている。半導体膜２０のシリコン基板８０への接合は、シリコン基板８０上に形成された共晶材を含む電極層８１とｐ電極７０とを接合することにより行われる。半導体膜２０の成長に使用されるサファイア基板等の成長用基板（図示せず）は、半導体膜２０をシリコン基板８０に接合した後、除去される。成長用基板を除去することによって表出したｎ−ＧａＮ層２１の表面には、ｎ電極７１が形成されている。
【００１８】
半導体膜２０は、その主面に対する傾斜角度が互いに異なる２つの側面３０ａおよび３０ｂを有している。すなわち、半導体膜２０は、ｎ−ＧａＮ層２１の側面において屈曲点Ａを有しており、図２において屈曲点Ａから上方部分の側面３０ａの半導体膜２０の主面に対する傾斜角度は２０〜２５°と比較的緩くなっている。一方、屈曲点Ａから下方部分の側面３０ｂの半導体膜２０の主面に対する傾斜角度は４０〜４５°と比較的急峻である。このような２段階の傾斜角を有する半導体膜２０の側面の辺の長さの全長は２０〜３０μｍとなり、半導体膜２０の主面方向から眺めたときの側面部分の投影寸法Ｌは５〜１５μｍとなる。すなわち、本実施例に係る半導体発光装置１は、従来構造（１．５〜４．５μｍ）と比較して、十分に長い投影寸法Ｌを有している。
【００１９】
半導体膜２０の側面はＳｉＯ２等の絶縁材料からなる保護膜５０が形成されている。保護膜５０は、半導体膜２０への異物の付着を防止する等の役割を担う。保護膜５０は、ｐ−ＧａＮ層２３の上面の一部と、半導体膜２０の側面においてｐ−ＧａＮ層２３、活性層２２、ｎ−ＧａＮ層２１の一部を覆うように形成されている。保護膜５０は、ｎ−ＧａＮ層２１側面の傾斜角が比較的緩やかな側面３０ａ上で終端するように形成されている。保護膜５０は、成長用基板を除去する前に形成される。仮に保護膜５０が、半導体膜２０の側面全体を覆い成長用基板に接していると、成長用基板をＬＬＯ法により除去する際に成長用基板との界面付近で発生した保護膜５０のクラックや剥離が、半導体膜２０の側面を覆う部分にまで伝搬する危険性がある。本実施例のように、保護膜５０を成長用基板から離間したｎ−ＧａＮ層２１の側面上で終端させることによりＬＬＯ時におけるクラックの伝搬を防止することが可能となる。このような保護膜５０のパターニングは、半導体膜２０の側面が緩やかな傾斜を有し、側面の辺の長さおよびその投影寸法Ｌが十分確保されていることにより通常の精度のフォトリソグラフィ技術を用いて行うことが可能となる。一般的にフォトリソグラフィの精度は２〜５μｍ程度であるので、半導体膜２０の側面に形成された保護膜５０を適正にパターニングするためには、半導体膜２０の側面部分の投影寸法Ｌは少なくとも５μｍ以上であることが望ましい。本発明に係る半導体発光装置１の半導体膜２０の側面の投影寸法Ｌは、上記したように５〜１５μｍであるので、既存のフォトリソグラフィ技術の精度の範囲内で、半導体膜側面に適切な保護膜５０のパターニングを行うことが可能である。尚、半導体膜側面の傾斜角度が２段階となっているのは、後述するように斜辺長の確保と半導体膜のエッチング時間の短縮とを両立させるためである。
【００２０】
次に、上記した構造を有する半導体発光装置１の製造方法について説明する。図３〜図５は本発明の実施例である半導体発光装置１の製造方法を示す断面図である。
【００２１】
（半導体膜形成工程）
半導体膜の成長用基板として使用するサファイア基板１０を用意する。サファイア基板１０を水素雰囲気中で１０００℃、１０分間加熱してサファイア基板１０のサーマルクリーニングを行う。次にＭＯＣＶＤ法（有機金属気相成長法）によりサファイア基板１０上にＡｌｘＩｎｙＧａｚＮからなる半導体膜２０を形成する。具体的には、基板温度を５００℃とし、ＴＭＧ（トリメチルガリウム）（流量10.4μmol/min）およびＮＨ３（流量3.3LM）を約３分間供給してＧａＮからなる低温バッファ層（図示せず）をサファイア基板１０上に形成する。その後、基板温度を１０００℃まで昇温し、約３０秒間保持することで低温バッファ層を結晶化させる。続いて、基板温度を１０００℃に保持したままＴＭＧ（流量45μmol/min）およびＮＨ３（流量4.4LM）を約２０分間供給し、膜厚１μｍ程度の下地ＧａＮ層（図示せず）を形成する。次に、基板温度１０００℃にてＴＭＧ（流量45μmol/min）、ＮＨ３（流量4.4LM）およびドーパントガスとしてＳｉＨ４（流量2.7×10-9mol/min）を約１２０分間供給し、膜厚７μｍ程度のｎ−ＧａＮ層２１を形成する。続いて、ｎ−ＧａＮ層２１の上に活性層２２を形成する。本実施例では、活性層２２としてInGaN/GaNからなる多重量子井戸構造を適用した。すなわち、InGaN/GaNを１周期として５周期の成長を行う。具体的には、基板温度を７００℃とし、ＴＭＧ（流量3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量10μmol/min）、ＮＨ３（流量4.4LM）を約３３秒間供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層を形成し、続いてＴＭＧ（流量3.6μmol/min）、ＮＨ３（流量4.4LM）を約３２０秒間供給して膜厚約１５ｎｍのＧａＮ障壁層を形成する。かかる処理を５周期分繰り返すことにより活性層２２が形成される。次に、基板温度を８７０℃まで昇温し、ＴＭＧ（流量8.1μmol/min）、ＴＭＡ（トリメチルアルミニウム）（流量7.5μmol/min）、ＮＨ３（流量4.4LM）およびドーパントとしてＣｐ２Ｍｇ（bis-cyclopentadienyl Mg）（流量2.9×10-7μmol/min）を約５分間供給し、膜厚約４０ｎｍのｐ型ＡｌＧａＮクラッド層（図示せず）を形成する。続いて、基板温度を保持したまま、ＴＭＧ（流量18μmol/min）、ＮＨ３（流量4.4LM）およびドーパントとしてＣｐ２Ｍｇ（流量2.9×10-7μmol/min）を約７分間供給し、膜厚約１５０ｎｍのｐ−ＧａＮ層２３を形成する。サファイア基板１０上には、これらの各層によって構成される半導体膜２０が形成される（図３（ａ））。
【００２２】
（第１エッチング工程）
次に、半導体膜２０に個々の半導体発光装置を区画する素子分割溝（ストリート）３０を形成する。素子分割溝（ストリート）３０は、第１エッチング工程および第２エッチング工程において、素子分割ラインに沿って互いに異なるエッチングレートで半導体膜２０をドライエッチング（ＲＩＥ：反応性イオンエッチング）することにより形成する。
【００２３】
ＲＩＥではプロセスガスに高周波電力を印加してプラズマ状態にし、プラズマ中に含まれるイオンとラジカルによってエッチングを行う。エッチングされる対象物はチャンバ内の平行平板電極の片側に設置され、平行平板電極に電圧を印加することによりイオンを対象物に引き寄せ、衝突させることでエッチングを行う。このため、イオンによるエッチングは異方性を有し、物理的に行われる（異方性エッチング、物理エッチング）。一方ラジカルによるエッチングは、化学反応によるものであり、エッチングする対象物によって程度は異なるが、イオンによるエッチングに比べて等方的に進行する（等方性エッチング、化学エッチング）。このように、ＲＩＥでは、性質の異なる２種類のエッチングを同時に行うことで進行する。本発明に係る第１エッチング工程および第２エッチング工程では各パラメータの調整によりエッチングレートおよび異方性エッチングと等方性エッチングが行われる割合を操作して所望の半導体膜形状を得ている。すなわち、異方性エッチングが支配的であるとエッチングにより形成される半導体膜の側面の傾斜角はより急となり、半導体積層方向のエッチングレートが高くなる。一方、異方性エッチングの割合が減少すると、エッチングにより形成される半導体膜の側面の傾斜角はより緩やかとなり、半導体積層方向のエッチングレートが低くなる。
【００２４】
第１エッチング工程では、はじめに、ｐ−ＧａＮ層２３の表面にレジスト材を塗布した後、露光・現像処理によりレジスト材に素子分割溝（ストリート）に対応したパターニングを施してレジストマスク４０を形成する。次に、ウエハをＲＩＥ（反応性イオンエッチング）装置に投入し、Ｃｌ２プラズマによるドライエッチングによりレジストマスク４０の開口部において露出した半導体膜２０をエッチングする。第１エッチング工程におけるエッチング条件は、プロセス圧力１．０Ｐａ、アンテナパワー１００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間２８０秒とした。
【００２５】
ここで、プロセス圧力とは、処理チャンバ内のプロセスガスの圧力のことをいい、プロセス圧力が低いと、プラズマ中のイオンの運動方向が揃いやすくなるため異方性エッチング（物理的エッチング）成分が大きくなり、これにより半導体膜積層方向のエッチングレートが高くなり、エッチングによって形成される凹部の側面の傾斜角が急となる。アンテナパワーとは、ＲＩＥ装置に設けられているアンテナに印加する高周波電力をいい、アンテナパワーを印加することによりプロセスガスをプラズマ状態にする。アンテナパワーが大きい程プラズマ密度が高くなり、エッチングレートが高くなる傾向がある。また、アンテナパワーを大きくすると低いプロセスガス圧力でも安定したプラズマ状態を作り出すことができる。バイアスパワーとは、処理チャンバ内において処理対象であるウエハを載せるための載置面を有する基板電極に印加する高周波電力をいい、バイアスパワーを印加することにより、ウエハ上に照射されるイオンを加速させる。バイアスパワーが大きい程、異方性エッチング成分が大きくなり、エッチングレートが高くなる。
【００２６】
上記したエッチング条件によれば、半導体膜２０のエッチングレートは２．５ｎｍ／ｓｅｃと比較的低くなり、このエッチングによって形成される溝３１の側面３０ａと半導体膜２０の主面とのなす角は２０〜２５°と、比較的緩くなる。このように、第１エッチング工程では、比較的低いエッチングレートでエッチングを行って素子分割ラインに沿って、その側面が比較的緩やかな傾斜角を有するように、サファイア基板１０に達しない深さ（例えば０．７〜１μｍ）の溝３１を形成する（図３（ｂ））。
【００２７】
（第２エッチング工程）
第２エッチング工程では、第１エッチング工程におけるエッチングレートよりも高いエッチングレートで更にドライエッチングを行って、サファイア基板１０にまで達する素子分割溝（ストリート）３０を形成する。第２エッチング工程におけるエッチング条件は、プロセス圧力０．２Ｐａ、アンテナパワー２００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間１６６０秒とした。かかるエッチング条件によれば半導体膜２０のエッチングレートは３．５ｎｍ／ｓｅｃと、先の第１エッチング工程におけるエッチングレートよりも高くなる。また、第２エッチング工程におけるエッチングによって形成される溝側面３０ｂと半導体膜２０の主面とのなす角は、４０〜４５°となり、先の第１エッチング工程における傾斜角よりも急となる。すなわち、プロセス圧力を１．０Ｐａから０．２Ｐａと低く設定することで、前述のように、異方性エッチングが起る割合を増やし、特に半導体膜積層方向のエッチングレートを加速させた。また、プロセスガスの圧力が低下するとプラズマ状態を保ちにくくなるためアンテナパワーを増加した。
【００２８】
互いにエッチングレートの異なる２段階のエッチング処理により、半導体膜２０は、その主面に対する傾斜角度が互いに異なった側面３０ａおよび３０ｂを有することとなり、ｎ−ＧａＮ層２０の側面において屈曲点Ａが形成される（図３（ｃ））。図３（ｃ）において、半導体膜２０の屈曲点Ａから下方部分の側面３０ａは、上記第１エッチング工程におけるエッチングレートに基づく傾斜角（約２０〜２５°）有する。半導体膜２０の屈曲点Ａから上方部分の側面３０ｂは、第２エッチング工程におけるエッチングレートに基づく傾斜角（約４０°〜４５°）を有する。２回のエッチング処理によって表出した半導体膜２０の側面の辺の長さの全長は２０〜３０μｍとなり、かかる側面部分を半導体膜２０の主面方向から眺めたときの投影寸法Ｌは５〜１５μｍとなり、図１に示す従来構造と比較して大幅に拡大する。
【００２９】
（保護膜形成工程）
次に、素子分割溝（ストリート）３０を形成したことによって露出した半導体膜２０の側面に例えばＳｉＯ２からなる保護膜５０を形成する。保護膜５０は、半導体膜２０の露出表面に異物が付着しないようにする等、半導体膜２０を保護する役割を担う。保護膜５０は、後のＬＬＯ法によるサファイア基板１０の除去工程において、クラックや剥離が生じないようにサファイア基板１０から離間した位置、すなわちｎ−ＧａＮ層２１の側面上で終端するようにパターニングする。このような保護膜５０のパターニングは、例えばリフトオフ法を用いることができる。具体的には、半導体膜２０の全面にレジスト材を塗布し、これを露光・現像し、保護膜５０のパターンに対応したパターンのレジストマスク６０を形成する。レジストマスク６０は保護膜５０を形成しないｐ−ＧａＮ層２３の上面の一部と、素子分割溝（ストリート）３０を形成することによって露出したｎ−ＧａＮ層２１の側面の一部およびサファイア基板１０上を覆うように形成される。レジスト材をパターニングするための露光処理においては、顕微鏡越しにウエハを上面から観察して露光部分を画定するマスクの位置合わせを行う。半導体膜２０の側面の投影寸法Ｌは、上記したように従来と比較して十分な長さが確保されているので、マスクずれに対する許容範囲が拡大する。すなわち、レジストマスク６０を形成するためのマスクの位置合わせにおいて、従来構造の場合のような高い精度は要求されず、通常のレベルの精度であっても適切なパターニングを行うことが可能となる。
【００３０】
次に、スパッタ法等によってウエハ全面に保護膜５０を構成するＳｉＯ２膜を形成する（図４（ａ））。その後、レジストリムーバによってレジストマスク６０を不要部分のＳｉＯ２膜ごと除去することにより保護膜５０をパターニングする。このようにして、半導体膜２０の側面において、ｐ−ＧａＮ層２３、活性層２２およびｎ−ＧａＮ層２１の一部を覆い、サファイア基板１０上から離間している保護膜５０が形成される。
【００３１】
（ｐ電極形成工程）
次に、ｐ−ＧａＮ層２３の表面に、ｐ電極のパターンに対応したレジストマスクを形成しておき、電子ビーム蒸着法などによってＰｔ（１ｎｍ）／Ａｇ（１５０ｎｍ）／Ｔｉ（１００ｎｍ）／Ａｕ（２００ｎｍ）を半導体膜２０の表面に順次堆積する。尚、括弧内は膜厚を表す。その後、レジストマスク上に堆積されたこれらの金属膜をリフトオフすることによりｐ−ＧａＮ層２３の表面に反射層としての機能をも併せ持つｐ電極７０を形成する（図４（ｂ））。尚、ｐ電極７０は、素子分割溝３０を形成した後であって保護膜５０を形成する前に形成してもよい。この場合、必要に応じて半導体膜２０の表面をレジストで覆うなどの処理を行う。
【００３２】
（支持基板貼り合わせ工程）
支持基板として使用するシリコン単結晶等からなるシリコン基板８０を用意する。次に、シリコン基板８０の表面にＰｔ（２００ｎｍ）、Ｔｉ（１５００ｎｍ）、Ｎｉ（５００ｎｍ）、Ａｕ（１００ｎｍ）、Ｐｔ（２００ｎｍ）、ＡｕＳｎ（１０００ｎｍ）を順次成膜することにより、共晶材を含む電極層８１を形成する。尚、支持基板としては、シリコン基板以外にもＧｅ基板やＧａＡｓ基板、Ｃｕ等からなる金属基板を用いることが可能である。
【００３３】
次に、ｐ電極層７０と共晶材を含む電極層８１とが対向した状態で半導体膜２０とシリコン基板８０とを密着させ、窒素雰囲気下で熱圧着する。シリコン基板２０上の電極層８１に含まれる共晶材の溶融および固化によって半導体膜２０とシリコン基板８０とが接合される（図４（ｃ））。
【００３４】
（サファイア基板除去工程）
次に、サファイア基板１０を半導体膜２０から剥離する。サファイア基板１０の剥離には、ＬＬＯ（レーザリフトオフ）法を用いることができる。ＬＬＯ法においては、照射されたレーザがサファイア基板１０上に形成されているＧａＮ層を金属ＧａとＮ２ガスに分解する。このため、半導体膜内のｎ−ＧａＮ層２１内で上記分解が起り、サファイア基板１０を剥離した面には、ｎ−ＧａＮ層２１が表出する。半導体膜２０に形成された素子分割溝３０がＮ２ガスの放出経路として機能するため、素子破壊を防止することができる。半導体膜２０の側面を覆う保護膜５０は、サファイア基板１０から離間した位置で終端するようにパターニングされているので、ＬＬＯの際に保護膜５０にクラックや剥離が生じることはない（図５（ａ））。
【００３５】
（ｎ電極形成工程）
次に、サファイア基板１０を剥離することによって表出したｎ−ＧａＮ層２１の表面にｎ電極のパターンに対応したレジストマスクを形成しておき、電子ビーム蒸着法などによってＴｉ／Ａｕ等を堆積する。その後、レジストマスク上に堆積されたこれらの金属膜をリフトオフすることにより、ｎ−ＧａＮ層２１の表面にｎ電極７０を形成する（図５（ｂ））。
【００３６】
（素子分割工程）
次に、レーザスクライブ法又はダイシング法等によって素子分割溝３０に沿って素子分割溝３０から露出した支持基板８０を分割してチップ状に個片化する（図５（ｃ））。以上の各工程を経て半導体発光装置が完成する。
【実施例２】
【００３７】
半導体膜２０の側面の辺の長さを確保するべく傾斜角を緩やかにすると、半導体膜２０の外縁部の膜厚が薄くなる。このため、この部分の強度が低下し、ＬＬＯの際にクラックが生じることが懸念される。半導体膜２０に生じたクラックは、保護膜５０にも伝搬するため、半導体発光装置の歩留りを悪化させる要因となる。実施例２に係る半導体発光装置２においては、半導体膜２０の外縁部の強度を向上させた構造となっている。以下本発明の実施例２に係る半導体発光装置２について実施例１のものと異なる部分について説明する。
【００３８】
図６は、本発明の実施例２に係る半導体発光装置２の構成を示す断面図である。半導体膜２０の側面は凸状の曲面となっており、図６において破線で囲む半導体膜２０の外縁部Ｂの膜厚が、上記実施例１の場合と比較して厚くなっている。これにより、半導体膜２０の側面の辺の長さを確保しつつ外縁部の強度を確保することができる。
【００３９】
このような半導体膜２０の側面の形状は、半導体膜２０に素子分割溝を形成するためのエッチングに使用するレジストマスクの形状を工夫することにより、上記実施例１と同じエッチング条件で、このような曲面形状を得ることができる。以下、実施例２に係る半導体発光装置２の製造工程のうち、主に実施例１と異なる部分について図７を参照しつつ説明する。
【００４０】
（厚膜レジストの形成）
サファイア基板１０上にｎ−ＧａＮ層２１、活性層２２、ｐ−ＧａＮ層２３を含む半導体膜２０を形成した後、半導体膜２０の表面にスピンコート法により通常の約２倍程度の膜厚（例えば１２μｍ）でレジスト材（例えばクラリアントジャパン製：ＡＺ６１３０）を塗布する。次に９０℃、１２０秒間の熱処理を行う（ファーストベーク）。その後、所定のマスクを用いて２５０ｍＪ／ｃｍ２にてレジスト材を露光する。次に１１０℃、１２０秒間の熱処理によりレジスト材を固化する（セカンドベーク）。その後、５０分間のガス抜きを行う。次に、現像液（例えばＡＺ６００ＭＩＦ）を使用して現像処理を行いレジストをパターニングし、レジストマスク４０ａを形成する。その後、更に１３０℃、２０分間の熱処理（サードベーク）を行う。これにより、一旦固化したレジストが再び軟化し、レジストマスク４０ａの外縁部が熱収縮により引き締まり、レジストマスク４０ａの肩部分の形状が丸みを帯びるとともにこの部分の膜厚が他の部分よりも厚くなる。この状態から降温過程を経る間にレジストは再び固化し、厚膜のレジストマスク４０ａが形成される（図７（ａ））。
【００４１】
（第１エッチング工程）
レジストマスク４０ａを形成した後、実施例１の第１エッチング工程におけるエッチング条件（プロセス圧力１．０Ｐａ、Ａｎｔパワー１００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間２８０秒）にて半導体膜２０のエッチングを行う。このとき、レジストマスク４０ａの肩部分が曲面であり且つ他の部分よりも膜厚が厚くなっているので、レジスト肩部分のエッチング耐性は他の部分よりも向上している。このため、レジストマスク４０ａの周辺部のサイドエッチングが緩やかに進行し、レジストマスク４０ａの直下に順次現れる半導体膜２０のサイドエッチングの進行も緩やかとなる。この結果、半導体膜２０の深さ方向のエッチング速度に対して水平方向のエッチング速度が遅くなり、エッチングによって表出する半導体膜２０の側面は曲面となる。第１エッチング工程では、比較的低いエッチングレートとなり、半導体膜２０の側面の傾斜角は緩やかとなる。第１エッチング工程では、ｎ−ＧａＮ層２１に達し、且つサファイア基板１０に達しない深さ（例えば０．７〜１μｍ）の溝が形成される（図７（ｂ））。
【００４２】
（第２エッチング工程）
次に、実施例１の第２エッチング工程におけるエッチング条件（プロセス圧力０．２Ｐａ、Ａｎｔパワー２００Ｗ、バイアスパワー５０Ｗ、Ｃｌ２供給量２０ｓｃｃｍ、処理時間１６６０秒）にて半導体膜２０のエッチングを行って、半導体膜２０の表面からサファイア基板１０にまで達する素子分割溝（ストリート）３０を完成させる。このエッチングによって形成される溝の傾斜角は、先の第１エッチング工程における傾斜角よりも急となる。つまり、エッチングレートの異なる２段階のエッチング処理により、ｎ−ＧａＮ層２０内において屈曲点Ａが形成される。半導体膜２０の屈曲点Ａから下方部分は、上記第１エッチング工程におけるエッチングレートに基づく傾斜角となり、曲面形状もほぼそのまま維持される。屈曲点Ａから上方部分は、第２エッチング工程におけるエッチングレートに基づく傾斜角となる。互いにエッチングレートの異なる２回のエッチング処理によって表出した半導体膜２０の側面部分の投影寸法は５〜１５μｍとなり、図１に示す従来構造と比較して大幅に拡大する（図７（ｃ））。また、半導体膜２０の側面が曲面形状となることにより、図７（ｃ）において破線で囲む外縁部分Ｂの膜厚を厚くすることができ、この部分の強度を増すことが可能となる。
【００４３】
このように、本発明に係る半導体発光装置の製造方法においては、比較的低いエッチングレートで半導体膜をエッチングする第１エッチング工程と、比較的高いエッチングレートで半導体膜をエッチングする第２エッチング工程の２段階のエッチングにより素子分割溝３０が形成される。第１エッチング工程において、エッチングレートを比較的低くすることにより、半導体膜２０（ｎ−ＧａＮ層２１）の側面の傾斜角度は緩やかとなり、半導体膜２０の側面の辺の長さを確保することが可能となる。本発明の製法によれば、半導体発光装置の主面方向から眺めたときの半導体膜側面部分の投影寸法は、５〜１５μｍとなり、従来のエッチング方法を用いた場合の寸法（１．５〜４．５μｍ）よりも大幅に長くすることが可能である。これにより、既存のフォトリソ技術の精度でも半導体膜側面上におけるレジストのパターニングが容易となり、通常レベルの加工精度で適切な保護膜のパターニングを行うことが可能となる。つまり、半導体膜２０の側面において、ｐ−ＧａＮ層２３、活性層２２およびｎ−ＧａＮ層２１の一部を覆い、サファイア基板１０上から離間しているような保護膜のパターニングを容易に行うことが可能となり、半導体発光装置の歩留りを向上させることが可能となる。
【００４４】
上記した実施例では、２段階のエッチングにより、素子分割溝を形成することとしたが、低いエッチングレートによるエッチングのみで素子分割溝を形成することも可能である。しかし、この場合、長時間半導体膜をプラズマに曝すことになり、特性に悪影響を与える可能性があり好ましくない。また、上記した実施例とは逆に、先に比較的高いエッチングレートで半導体膜２０をエッチングした後、比較的低いエッチングレートで半導体膜２０をエッチングして素子分割溝を形成することも可能である。この場合、上記した実施例と同様の側面形状（傾斜角）を得ることができる。しかしながら、最終的に、低いエッチングレートで所望の傾斜角を得るためには、長時間に亘って半導体膜をプラズマに曝すことになり、特性に悪影響を与える可能性があり好ましくない。本実施例においては、先に低いエッチングレートでエッチングして半導体膜２０の側面において所望の傾斜角度を得ることとし、その後高いエッチングレートでエッチングして素子分割溝を完成させるようにしたので、最終的に表出するｐ−ＧａＮ層２３および活性層２２表面がプラズマに曝される時間を短縮することが可能となる。すなわち、素子分割溝３０を形成する際のエッチングにおいて、低エッチングレート、高エッチングレートの順でエッチングを行うことにより、半導体膜の側面の傾斜角度を緩やかにするとともに、エッチング時のプラズマによる半導体膜へのダメージを抑制することができ、トータルのエッチング処理時間も短縮することができる。
【００４５】
また、上記した実施例においては、リフトオフ法により保護膜５０のパターニングを行うこととしたが、フォトリソ／エッチングによりパターニングを行うことも可能である。この場合、半導体膜２０の表面に保護膜５０を形成した後、保護膜５０の表面に、リフトオフの場合と逆のパターンのレジストマスクを形成し、レジストマスクの開口部において露出している保護膜５０をバッファードフッ酸などによりエッチングして保護膜をパターニングする。本発明に係る製法によれば、このようなウェットエッチングによるパターニングであっても、半導体膜２０の側面の辺の長さが十分確保されているので、多少のサイドエッチが生じても問題になることはない。すなわち、保護膜５０をウェットエッチングによりパターニングする際に、エッチング条件の厳密な管理を要せず、安定的に所望のパターンを得ることができる。
【符号の説明】
【００４６】
１０ サファイア基板
２０ 半導体膜
２１ ｎ−ＧａＮ層
２２ 活性層
２３ ｐ−ＧａＮ層
３０ 素子分割溝（ストリート）
４０ レジストマスク
５０ 保護膜
７０ ｐ電極
７１ ｎ電極
８０ 支持基板
【特許請求の範囲】
【請求項１】
成長用基板の上に半導体膜を形成する工程と、
前記半導体膜を素子分割ラインに沿って前記半導体膜の主面からエッチングを行い、前記半導体膜に素子分割溝を形成する工程と、
前記素子分割溝を形成することによって表出した前記半導体膜の側面を部分的に覆い且つ前記成長用基板から離間している保護膜を形成する工程と、を含み、
前記素子分割溝を形成する工程は、エッチングによる表出面の前記半導体膜の主面に対する傾斜角が第１の傾斜角を有するように前記半導体膜をエッチングする第１エッチング工程と、前記第１エッチング工程の後に、エッチングによる表出面の前記半導体膜に対する傾斜角が前記第１の傾斜角よりも大きい第２の傾斜角を有するように前記半導体膜をエッチングして傾斜角が異なる表出面を形成する第２エッチング工程と、を含むことを特徴とする半導体発光装置の製造方法。
【請求項２】
前記第１エッチング工程におけるエッチングレートは、前記第２エッチング工程におけるエッチングレートよりも低いことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記素子分割溝を形成することによって表出した前記半導体膜の側面を、前記半導体膜の主面方向から眺めたときの投影寸法は、５μｍ以上であることを特徴とする請求項１又は２に記載の製造方法。
【請求項４】
前記保護膜を形成する工程は、前記素子分割溝を形成することによって表出した前記半導体膜の側面上を部分的に覆うレジストマスクを形成し、前記レジストマスクを用いて前記保護膜をパターニングする工程を含むことを特徴とする請求項１乃至３のいずれか１つに記載の製造方法。
【請求項５】
前記第１および第２エッチング工程は、前記半導体膜の表面に形成されたレジストマスクを介して前記半導体膜をエッチングする工程を含み、
前記レジストマスクは、その外縁部分の膜厚が他の部分よりも厚いことを特徴とする請求項１乃至４のいずれか１つに記載の製造方法。
【請求項６】
前記レジストマスクは、複数回の熱処理を経て形成されることを特徴とする請求項５に記載の製造方法。
【請求項７】
前記半導体膜の表面に電極を形成する工程と、
前記電極を介して前記半導体膜と支持基板とを接合する工程と、
前記成長用基板を前記半導体膜から剥離する工程と、を更に含むことを特徴とする請求項１乃至６のいずれか１つに記載の製造方法。
【請求項８】
第１の導電型を有する第１半導体層と、前記第１の導電型とは異なる第２の導電型を有する第２半導体層と、前記第１および第２半導体層の間に形成された活性層と、を含む半導体膜と、少なくとも前記半導体膜の側面の一部を覆う保護膜と、を有する半導体発光装置であって、
前記半導体膜は、その側面において前記半導体膜の主面に対する傾斜角度が変化しており、前記保護膜は、前記傾斜角度が相対的に低い傾斜面上で終端していることを特徴とする半導体発光装置。
【請求項９】
前記半導体膜の側面を、前記半導体膜の主面方向から眺めたときの投影寸法は、５μｍ以上であることを特徴とする請求項８に記載の半導体発光装置。
【請求項１０】
前記半導体膜の側面は、凸状の曲面であることを特徴とする請求項８又は９に記載の半導体発光装置。
【請求項１】
成長用基板の上に半導体膜を形成する工程と、
前記半導体膜を素子分割ラインに沿って前記半導体膜の主面からエッチングを行い、前記半導体膜に素子分割溝を形成する工程と、
前記素子分割溝を形成することによって表出した前記半導体膜の側面を部分的に覆い且つ前記成長用基板から離間している保護膜を形成する工程と、を含み、
前記素子分割溝を形成する工程は、エッチングによる表出面の前記半導体膜の主面に対する傾斜角が第１の傾斜角を有するように前記半導体膜をエッチングする第１エッチング工程と、前記第１エッチング工程の後に、エッチングによる表出面の前記半導体膜に対する傾斜角が前記第１の傾斜角よりも大きい第２の傾斜角を有するように前記半導体膜をエッチングして傾斜角が異なる表出面を形成する第２エッチング工程と、を含むことを特徴とする半導体発光装置の製造方法。
【請求項２】
前記第１エッチング工程におけるエッチングレートは、前記第２エッチング工程におけるエッチングレートよりも低いことを特徴とする請求項１に記載の製造方法。
【請求項３】
前記素子分割溝を形成することによって表出した前記半導体膜の側面を、前記半導体膜の主面方向から眺めたときの投影寸法は、５μｍ以上であることを特徴とする請求項１又は２に記載の製造方法。
【請求項４】
前記保護膜を形成する工程は、前記素子分割溝を形成することによって表出した前記半導体膜の側面上を部分的に覆うレジストマスクを形成し、前記レジストマスクを用いて前記保護膜をパターニングする工程を含むことを特徴とする請求項１乃至３のいずれか１つに記載の製造方法。
【請求項５】
前記第１および第２エッチング工程は、前記半導体膜の表面に形成されたレジストマスクを介して前記半導体膜をエッチングする工程を含み、
前記レジストマスクは、その外縁部分の膜厚が他の部分よりも厚いことを特徴とする請求項１乃至４のいずれか１つに記載の製造方法。
【請求項６】
前記レジストマスクは、複数回の熱処理を経て形成されることを特徴とする請求項５に記載の製造方法。
【請求項７】
前記半導体膜の表面に電極を形成する工程と、
前記電極を介して前記半導体膜と支持基板とを接合する工程と、
前記成長用基板を前記半導体膜から剥離する工程と、を更に含むことを特徴とする請求項１乃至６のいずれか１つに記載の製造方法。
【請求項８】
第１の導電型を有する第１半導体層と、前記第１の導電型とは異なる第２の導電型を有する第２半導体層と、前記第１および第２半導体層の間に形成された活性層と、を含む半導体膜と、少なくとも前記半導体膜の側面の一部を覆う保護膜と、を有する半導体発光装置であって、
前記半導体膜は、その側面において前記半導体膜の主面に対する傾斜角度が変化しており、前記保護膜は、前記傾斜角度が相対的に低い傾斜面上で終端していることを特徴とする半導体発光装置。
【請求項９】
前記半導体膜の側面を、前記半導体膜の主面方向から眺めたときの投影寸法は、５μｍ以上であることを特徴とする請求項８に記載の半導体発光装置。
【請求項１０】
前記半導体膜の側面は、凸状の曲面であることを特徴とする請求項８又は９に記載の半導体発光装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１１９３８３（Ｐ２０１１−１１９３８３Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７４２７２（Ｐ２００９−２７４２７２）
【出願日】平成２１年１２月２日（２００９．１２．２）
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月２日（２００９．１２．２）
【出願人】（０００００２３０３）スタンレー電気株式会社 (2,684)
【Ｆターム（参考）】
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