半導体装置および半導体装置の製造方法
【課題】ＧａＮ系電界効果トランジスタをノーマリオフで動作させつつ、チャネルの電流密度を増加する。
【解決手段】窒素を含む３−５族化合物半導体のチャネル層と、前記チャネル層に電子を供給する電子供給層であって前記チャネル層に対向する面の反対面に溝部を有する電子供給層と、前記電子供給層の前記溝部に形成されたｐ形半導体層と、前記ｐ形半導体層と接して形成された、または、前記ｐ形半導体層との間に中間層を介して形成された制御電極と、を備えた半導体装置を提供する。
【解決手段】窒素を含む３−５族化合物半導体のチャネル層と、前記チャネル層に電子を供給する電子供給層であって前記チャネル層に対向する面の反対面に溝部を有する電子供給層と、前記電子供給層の前記溝部に形成されたｐ形半導体層と、前記ｐ形半導体層と接して形成された、または、前記ｐ形半導体層との間に中間層を介して形成された制御電極と、を備えた半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。本発明は、特に、窒化ガリウム等の窒素を含む３−５族化合物半導体を用いたヘテロ接合電界効果トランジスタ等の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム系のへテロ接合電界効果トランジスタは、高周波の動作が可能で、かつ大電力での使用が可能なスイッチング素子としての用途が期待されている。たとえば、ｎ形ＡｌＧａＮと真性ＧａＮとの界面に生成される二次元ガス（２ＤＥＧ）をチャネルに用いるデバイスが、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（高電子移動度トランジスタ）として実用化されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴに求められる特性として、ゲートに電圧を印加しない状態でもソース・ドレイン間がハイインピーダンスになるノーマリオフ形、つまりエンハンスメントモードでの動作が可能なことがある。これにより、単極性電源での動作、低消費電力等が実現できる。
【０００３】
エンハンスメントモードでのトランジスタ動作を実現することを目的として、たとえばゲート領域の電子供給層（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの場合のＡｌＧａＮ層）の厚みを他の領域に比較して薄く形成するリセス（溝部）を有する構造が知られている。たとえば、非特許文献１には、ドライエッチングによりＡｌＧａＮ層にゲートリセス構造を形成したノーマリオフ形のＡｌＧａＮ／ＧａＮトランジスタが開示されている。
【非特許文献１】Ｒ．Ｗａｎｇ他著、「Ｅｎｈａｎｃｅｍｅｎｔ−Ｍｏｄｅ Ｓｉ３Ｎ４／ＡｌＧａＮ／ＧａＮ ＭＩＳＨＦＥＴｓ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２７，Ｎｏ．１０、２００６年１０月、７９３〜７９５頁
【０００４】
ＡｌＧａＮ層の一部に溝部を形成することにより、溝部領域に対向する２ＤＥＧ領域の電子濃度を低下させ、ＡｌＧａＮ層／ＧａＮ層界面の２ＤＥＧの一部を空乏化できる。これによりゲート電圧を印加しない状態においてもチャネルが遮断された状態を実現でき、その結果、トランジスタのソース・ドレイン間がハイインピーダンスになるノーマリオフ形の状態を実現できる。ゲート電極に電圧を印加して、溝部領域に対向する２ＤＥＧ領域に電子が誘起されれば、チャネルが導通してエンハスメントモードの動作が実現される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、非特許文献１に記載のトランジスタでは、チャネル電流の電流密度を充分に大きくできない課題があることを本発明者は見出した。すなわち、電子供給層（ＡｌＧａＮ層）の溝部の厚みを薄くしてエンハンスメントモードを実現できる一方、溝部の底面には結晶の不完全性に起因する中間準位が存在する。ゲート電極に印加される電圧により当該中間準位に電子が充電されると、充電された電子は２ＤＥＧを形成する電子と反発するので、チャネル抵抗を増大させ、チャネルの電流密度を低下させる。スイッチ素子用途では、＋１Ｖ〜＋３Ｖ程度の比較的高い閾値での動作が要請されるが、前記したチャネル電流密度の低下の結果、＋２Ｖ程度の閾値であっても、実用に耐える程度の低い素子抵抗を実現できない問題がある。
【０００６】
溝部底部の空間電荷による電流密度の低下は、溝部を２ＤＥＧ領域から遠ざける、つまり溝部深さを小さくすることにより、ある程度の対策にはなり得る。しかし、溝部深さを小さくすることはゲート閾値を負側にシフトさせるので、ノーマリオフを実現できなくなる。つまり、チャネルの電流密度を増加させることとノーマリオフの実現（ゲート閾値の増加）とはトレードオフの関係にあり、スイッチング素子の性能を向上させるには限界があった。
【０００７】
また、非特許文献１に記載のトランジスタでは、チャネル領域の溝部内部にゲートリークの低減を目的とする絶縁膜が形成される。このため溝部底面のソース端およびドレイン端にはゲート電圧によって制御され難い空乏部が残り、この空乏部が導通時においても寄生抵抗として作用して、チャネルの電流密度を低下させる問題があった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の形態においては、窒素を含む３−５族化合物半導体のチャネル層と、前記チャネル層に電子を供給する電子供給層であって前記チャネル層に対向する面の反対面に溝部を有する電子供給層と、前記電子供給層の前記溝部に形成されたｐ形半導体層と、前記ｐ形半導体層と接して形成された、または、前記ｐ形半導体層との間に中間層を介して形成された制御電極と、を備えた半導体装置を提供する。
【０００９】
第１の形態において、前記ｐ形半導体層は、窒素を含む３−５族化合物のｐ形半導体層であってよく、前記ｐ形半導体層は、ＩｎＧａＮ層、ＡｌＧａＮ層またはＧａＮ層であってよい。また、第１の形態において、前記ｐ形半導体層は、ＡｌｘＧａ１−ｘＮであってよい。ただし、０≦ｘ≦０．５の条件を満たしてよい。前記制御電極は、前記ｐ形半導体層との間に絶縁層を介して形成されてよく、前記絶縁層は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＡｌｘＯｙＮｚ、ＨｆＯｘ、ＨｆＡｌｘＯｙ、ＨｆＳｉｘＯｙ、ＨｆＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘＯｙ、ＧａＯｘ、ＧａＯｘＮｙおよびＴａＯｘ、ＴｉＮｘＯｙから選択された少なくとも１つの絶縁性化合物を有する層であってよい。ここで、添え字ｘ、ｙもしくはｚを含む化学式は絶縁性化合物を示しており、元素の構成比が化学量論比で示される化合物、または、欠陥もしくは非晶質構造を含むことにより元素の構成比が化学量論比では示されない化合物を表す。
【００１０】
また、第１の形態において、前記電子供給層を覆い、前記溝部の開口に一致する開口部を有するパッシベーション層、をさらに備えてよい。前記電子供給層は、前記チャネル層と格子整合または擬格子整合して、前記ｐ形半導体層は、前記電子供給層と格子整合または擬格子整合してよい。前記チャネル層は、ＧａＮ層、ＩｎＧａＮ層またはＡｌＧａＮ層であってよく、前記電子供給層は、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層であってよい。前記制御電極は、Ｎｉ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、Ａｇ、Ｓｎ、ＰｔおよびＩｎから選択された少なくとも１つの金属を有してよい。
【００１１】
本発明の第２の形態においては、窒素を含む３−５族化合物半導体のチャネル層および前記チャネル層に電子を供給する電子供給層を有し、前記電子供給層が表面を為す基板を用意する段階と、前記電子供給層の表面に溝部を形成する段階と、前記電子供給層の前記溝部にｐ形半導体層を形成する段階と、前記ｐ形半導体層を形成した後に、制御電極を形成する段階と、を備えた半導体装置の製造方法を提供する。
【００１２】
第２の形態において、前記電子供給層を覆うパッシベーション層を形成する段階と、前記溝部が形成される領域の前記パッシベーション層に開口部を形成する段階と、をさらに備え、前記溝部を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層をエッチングして、前記溝部を形成する段階であってよい。この場合、前記ｐ形半導体層を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層に、前記ｐ形半導体層となるエピタキシャル層を選択的に成長させる段階であってよい。第２の形態において、前記溝部を形成する段階は、前記電子供給層の一部を覆うマスクを形成する段階と、前記マスクで覆った領域以外の前記電子供給層に、さらに電子供給層を形成する段階と、前記マスクを除去する段階と、を有する段階であってよい。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本実施形態の半導体装置１００の断面例を示す。同図において半導体装置１００は一つのトランジスタ素子として図示するが、半導体装置１００は多数のトランジスタ素子を備えていてよい。半導体装置１００は、基板１０２、バッファ層１０４、チャネル層１０６、電子供給層１０８、溝部１１０、ｐ形半導体層１１２、絶縁層１１４、制御電極１１６、入出力電極１１８、パッシベーション層１２０および素子分離領域１２２を備える。
【００１６】
基板１０２は、エピタキシャル成長用の下地基板であってよく、たとえば単結晶のサファイア、シリコンカーバイト、シリコン、ガリウムナイトライドが例示できる。基板１０２は、エピタキシャル成長用の基板として市販されているものが使用できる。基板１０２は、絶縁形が好ましいがｐ形またはｎ形も使用できる。
【００１７】
バッファ層１０４は、基板１０２の上に形成され、材料として、窒素を含む３−５族化合物半導体が適用できる。たとえば、バッファ層１０４は、アルミニウムガリウムナイトライド（ＡｌＧａＮ）、アルミニウムナイトライド（ＡｌＮ）、ガリウムナイトライド（ＧａＮ）の単層であってよく、これら単層を積層したものであってもよい。バッファ層１０４は、その膜厚に特に制限はないが、３００ｎｍから３０００ｎｍの範囲が好ましい。バッファ層１０４は、有機金属気相成長法（ＭＯＶＰＥ）、ハライドＶＰＥ法または分子線エピタキシ法（ＭＢＥ）などを用いて形成できる。バッファ層１０４の形成材料として市販の有機金属原料、たとえばトリメチルガリウムあるいはトリメチルインジウム等を用いることができる。
【００１８】
チャネル層１０６は、バッファ層１０４の上に形成され、窒素を含む３−５族化合物半導体であってよい。チャネル層１０６として、ＧａＮ層が好ましいが、ＩｎＧａＮ層またはＡｌＧａＮ層も例示できる。チャネル層１０６の膜厚に特に制限はないが、３００ｎｍから３０００ｎｍの範囲が好ましい。チャネル層１０６の形成方法として、バッファ層１０４の形成方法と同様な方法が例示できる。
【００１９】
電子供給層１０８は、チャネル層１０６に電子を供給する。電子供給層１０８は、チャネル層１０６の上に形成され、電子供給層１０８とチャネル層１０６との界面のチャネル層１０６の側には２ＤＥＧが形成される。電子供給層１０８は、チャネル層１０６に接して直接形成されてもよく、適切な中間層を介して形成されてもよい。電子供給層１０８は、チャネル層１０６と格子整合または擬格子整合してよく、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層であってよい。
【００２０】
電子供給層１０８は、その膜厚を、チャネル層１０６と電子供給層１０８との格子定数差から見積もられる臨界膜厚より小さい範囲内で決定できる。臨界膜厚とは、格子不整合により発生した応力により結晶格子に欠陥が発生して応力が緩和される膜厚であってよい。臨界膜厚は、各層のＡｌ組成あるいはＩｎ組成に依存するが、１０ｎｍから６０ｎｍの範囲が例示できる。電子供給層１０８の形成方法としてバッファ層１０４の形成方法と同様な方法が例示できる。
【００２１】
電子供給層１０８は、電子供給層１０８のチャネル層１０６に対向する面の反対面に溝部１１０を有する。電子供給層１０８に溝部１１０を形成して、溝部１１０の下部の２ＤＥＧを空乏化しやすくできる。この結果、トランジスタのノーマリオフ動作を実現しやすくできる。
【００２２】
溝部１１０の膜厚は、ｐ形半導体層１１２の組成、膜厚およびトランジスタの閾値に応じて決定する。溝部１１０の膜厚として、たとえば５ｎｍから４０ｎｍの範囲が例示できる。好ましくは７ｎｍから２０ｎｍｎの範囲が例示でき、より好ましくは９ｎｍから１５ｎｍの範囲が例示できる。さらに好ましくは１０ｎｍから１３ｎｍの範囲が例示できる。
【００２３】
溝部１１０は、電子供給層１０８にたとえば溝部１１０が形成される領域に開口が形成されたマスクを適用して、当該マスクの開口部に露出した電子供給層１０８をドライエッチング等の異方性エッチング法によりエッチングして形成できる。マスクとして、ホトレジスト、ＳｉＯｘ等の無機膜あるいは金属など、エッチングにおいて電子供給層１０８との選択性を有する材料であれば任意に適用できる。エッチングガスとして、Ｃｌ２、ＣＨ２Ｃｌ２などの塩素系ガスおよびＣＨＦ３、ＣＦ４などのフッ素系ガスが使用できる。
【００２４】
あるいは溝部１１０は、電子供給層１０８の形成後の溝部１１０に対応する領域にマスクを形成して、当該マスクが存在する様態でさらに電子供給層１０８を形成した後、マスクを除去して形成できる。マスクとして、ＳｉＮｘあるいはＳｉＯｘが利用でき、この場合、選択成長法が適用できる。選択性長法としてはＭＯＶＰＥ法が使用できる。なお、電子供給層１０８の膜厚を適切に形成することで、溝部１１０を形成しなくてよい場合がある。
【００２５】
ｐ形半導体層１１２は、電子供給層１０８のチャネル層１０６に対向する面の反対面に形成された溝部１１０に形成される。ｐ形半導体層１１２は、電子供給層１０８と格子整合または擬格子整合してよい。ｐ形半導体層１１２は、窒素を含む３−５族化合物のｐ形の半導体であってよく、たとえばＩｎＧａＮ層、ＡｌＧａＮ層またはＧａＮ層が例示できる。特に、ｐ形半導体層１１２は、ＡｌｘＧａ１−ｘＮ層（ただし、０≦ｘ≦０．５）であってよい。ｘの組成は指定された範囲で適宜選択できるが、ＡｌＧａＮ結晶はＡｌ組成が高くなると結晶性が劣化するので、０≦ｘ≦０．４が好ましく、０≦ｘ≦０．３がより好ましく、０≦ｘ≦０．２０がさらに好ましい。
【００２６】
電子供給層１０８の溝部１１０にｐ形半導体層１１２を形成することにより、ｐ形半導体層１１２を介してチャネルの電位を制御して、チャネル電流が変調できる。すなわち、制御電極１１６の電位に応答して溝部１１０に接したｐ形半導体層１１２の電位が変位でき、さらにｐ形半導体層１１２に接した溝部１１０の底面部におけるすべての範囲で電位が変位できる。この結果、従来のトランジスタで見られたような溝部（リセス）底面のソース端およびドレイン端での寄生抵抗の発生を防ぐことができる。これにより電流密度の大きい半導体装置１００を作製することができる。
【００２７】
また、溝部１１０の底面に配置されるｐ形半導体層１１２がｐ形半導体であるので、同じ厚みの電子供給層１０８に酸化膜等の絶縁膜を配置するよりも、チャネルのポテンシャルをより引き上げることができる。この結果、半導体装置１００の閾値を大きくすることができる。
【００２８】
ｐ形の導電形を得るには、Ｍｇなどのｐ形不純物をドーピングすればよい。ドーパントの濃度は、ｐ形となる濃度であれば良い。ただし、ドーズ量をあまりに高濃度にすると、結晶性の悪化が懸念されるので、１×１０１５ｃｍ−２から１×１０１９ｃｍ−２の範囲が例示できる。ｐ形不純物のドーズ量は、５×１０１５ｃｍ−２から５×１０１８ｃｍ−２が好ましく、１×１０１６ｃｍ−２から１×１０１８ｃｍ−２がより好ましく、５×１０１６ｃｍ−２から５×１０１７ｃｍ−２がさらに好ましい。
【００２９】
さらにｐ形半導体層１１２は、電子供給層１０８の溝部１１０に形成されるので、ノーマリオフ動作を実現しやすくなり、溝部１１０にｐ形半導体層１１２を形成することにより、溝部１１０の電子供給層１０８の膜厚を厚くできる。電子供給層１０８に溝部１１０を形成する場合であっても、中間準位が存在する溝部１１０の底面とチャネルとの距離を離すことができ、従来のノーマリオフトランジスタと比較して電流密度の大きなトランジスタを作ることができる。
【００３０】
ｐ形半導体層１１２の膜厚は、２ｎｍから２００ｎｍの範囲であってよく、好ましくは５ｎｍから１００ｎｍの範囲、さらに好ましくは７ｎｍから３０ｎｍの範囲であってよい。ｐ形半導体層１１２は、たとえばＭＯＶＰＥ法により形成できる。ｐ形半導体層１１２を溝部１１０に形成する場合、溝部１１０に選択的に形成できる。たとえば電子供給層１０８の溝部１１０以外の領域をＭＯＶＰＥ法ではエピタキシャル成長されない阻害膜で覆い、当該阻害膜に開口した特定の領域にｐ形半導体層１１２となるエピタキシャル膜をエピタキシャル成長させる選択成長法が適用できる。阻害膜はエッチングにより除去されてもよく、パッシベーション層１２０として残してもよい。阻害膜として、たとえば１０ｎｍから１００ｎｍ程度の膜厚の窒化シリコン膜あるいは酸化シリコン膜が例示できる。
【００３１】
絶縁層１１４は、ｐ形半導体層１１２の上に形成できる。絶縁層１１４を形成することにより、制御電極１１６からチャネルへのリーク電流を低減できる。絶縁層１１４は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＡｌｘＯｙＮｚ、ＨｆＯｘ、ＨｆＡｌｘＯｙ、ＨｆＳｉｘＯｙ、ＨｆＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘＯｙ、ＧａＯｘ、ＧａＯｘＮｙおよびＴａＯｘ、ＴｉＮｘＯｙから選択された少なくとも１つの絶縁性化合物を有してよい。添え字ｘ、ｙもしくはｚを含む化学式は上記の通り絶縁性化合物を示しており、元素の構成比が化学量論比で示される化合物、または、欠陥もしくは非晶質構造を含むことにより元素の構成比が化学量論比では示されない化合物を表す。絶縁層１１４は、スパッタ法、ＣＶＤ法などを利用して形成できる。絶縁層１１４の膜厚は、それぞれが有する誘電率、絶縁耐圧を考慮して決定できる。絶縁層１１４の膜厚として、たとえば２ｎｍから１５０ｎｍの範囲が例示でき、好ましくは５ｎｍから１００ｎｍの範囲が、より好ましくは７ｎｍから５０ｎｍの範囲が、さらに好ましくは９ｎｍから２０ｎｍの範囲が例示できる。
【００３２】
制御電極１１６は、ｐ形半導体層１１２と接して形成されてよい。すなわち、絶縁層１１４を備えなくてもよい。あるいは制御電極１１６は、ｐ形半導体層１１２との間に中間層である絶縁層１１４を介して形成されてよい。なお、中間層として、絶縁層１１４に代えて真性（絶縁形）の半導体層を形成してもよい。
【００３３】
制御電極１１６は、Ｎｉ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、Ａｇ、Ｓｎ、ＰｔおよびＩｎから選択された少なくとも１つの金属を有することができ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、ＡｇまたはＩｎが好ましい。あるいは制御電極１１６は、Ａｌ、ＴｉまたはＭｇがより好ましい。制御電極１１６は、たとえば蒸着法などを用いて形成できる。
【００３４】
入出力電極１１８は、電子供給層１０８の上に形成される。入出力電極１１８は、たとえばＴｉおよびＡｌなどの金属を蒸着法などで形成した後、リフトオフ法などで所定の形状に加工した後、７００℃から８００℃程度の温度でアニール処理することにより形成できる。
【００３５】
パッシベーション層１２０は、制御電極１１６および入出力電極１１８が形成された領域以外の領域の電子供給層１０８を覆う。パッシベーション層１２０は、前記の通り選択性長法のマスクとして機能させることができ、その場合、パッシベーション層１２０は、溝部１１０の開口に一致する開口部を有する。パッシベーション層１２０は、たとえば１０ｎｍから１００ｎｍ程度の膜厚の窒化シリコン膜あるいは酸化シリコン膜が例示できる。
【００３６】
素子分離領域１２２は、トランジスタの活性領域を取り囲むように、電子供給層１０８を貫いて形成される。素子分離領域１２２は、電流が流れる領域を規定する。素子分離領域１２２は、たとえばエッチングにより分離溝を形成して、窒化物等の絶縁体を埋め込むことにより形成できる。あるいは素子分離領域１２２は、窒素または水素を形成領域にイオン打ち込みにより打ち込んで形成できる。
【００３７】
図２から図１０は、半導体装置１００の製造過程における断面例を示す。図２に示すように、窒素を含む３−５族化合物半導体のチャネル層１０６およびチャネル層１０６に電子を供給する電子供給層１０８を有して、電子供給層１０８が表面を為す基板１０２を用意する。基板１０２には、バッファ層１０４を有してよく、バッファ層１０４、チャネル層１０６および電子供給層１０８が順次形成されて電子供給層１０８が表面を為す基板はＨＥＭＴ形成用のエピタキシャル基板として供給されているものであってよい。
【００３８】
図３に示すように、電子供給層１０８を覆うパッシベーション層１２０を形成した後、パッシベーション層１２０の上にレジスト膜１３０を形成する。レジスト膜１３０は、適切なレジスト材料を基板にスピンコートしてプリベーク、露光およびポストベークの後に、露光領域を除去して開口部１３２を形成する。開口部１３２は、溝部１１０を形成する領域に形成する。
【００３９】
図４に示すように、溝部１１０が形成される領域（開口部１３２）のパッシベーション層１２０に開口部を形成する。そして、パッシベーション層１２０の開口部に露出した電子供給層１０８をエッチングして、溝部１１０を形成する。すなわち溝部１１０は、レジスト膜１３０をマスクとして、パッシベーション層１２０をエッチングする第１段階のエッチングと、レジスト膜１３０をマスクとして、電子供給層１０８をエッチングする第２段階のエッチングとで形成できる。なお、第２段階のエッチングでは、レジスト膜１３０を除去して、パッシベーション層１２０をマスクとしてエッチングできる。また溝部１１０は、溝部１１０の底部に相当する膜厚の電子供給層を予め形成して、電子供給層１０８の一部を覆うマスクを形成した後、マスクで覆った領域以外の電子供給層１０８に、さらに電子供給層１０８を形成して、マスクを除去することで形成することもできる。
【００４０】
図５に示すように、電子供給層１０８の表面に、窒素を含む３−５族化合物のｐ形半導体層１１２を形成する。ｐ形半導体層１１２は、電子供給層１０８の溝部１１０に形成されてよい。パッシベーション層１２０の開口部に露出した電子供給層１０８に、ｐ形半導体層１１２となるエピタキシャル層を選択的に成長させてよい。その後、ｐ形を示す不純物たとえばＭｇを、たとえばイオン打ち込みによりドープする。
【００４１】
図６に示すように、溝部１１０のｐ形半導体層１１２とパッシベーション層１２０とを覆うレジスト膜１３４を形成する。レジスト膜１３４は、適切なレジスト材料を基板にスピンコートしてプリベーク、露光およびポストベークの後に、露光領域を除去して開口部１３６を形成する。開口部１３６は、入出力電極１１８が形成される領域に形成する。その後、レジスト膜１３４をマスクにしてパッシベーション層１２０をエッチングする。
【００４２】
図７に示すように、たとえば蒸着法により入出力電極１１８となる金属膜を形成した後、レジスト膜１３４を除去して開口部１３６に金属膜を残すリフトオフ法により、入出力電極１１８を形成する。入出力電極１１８を形成した後、加熱によりアニールを実行してもよい。金属膜は金属積層膜であってよい。
【００４３】
図８に示すように、レジスト膜１３８を形成して、溝部１１０のｐ形半導体層１１２を露出させる開口部１４０を形成する。そして、図９に示すように、絶縁層１１４および制御電極１１６となる絶縁膜１４２および金属膜１４４を各々形成する。絶縁膜１４２および金属膜１４４は、各々、絶縁膜の積層膜あるいは金属膜の積層膜であってよい。
【００４４】
図１０に示すように、レジスト膜１３８を除去して開口部１４０に絶縁膜１４２および金属膜１４４を残すリフトオフ法により、絶縁層１１４および制御電極１１６を形成する。すなわちｐ形半導体層１１２を形成した後に、制御電極１１６を形成する。
【００４５】
その後、素子分離領域１２２となる領域に開口を有する適切なマスクを形成して、当該マスクの開口部に選択的にイオンを打ち込み、素子分離領域１２２を形成する。素子分離領域１２２に打ち込むイオンはたとえば窒素または水素であってよく、電子供給層１０８およびチャネル層１０６が絶縁体となるイオンであれば任意に選択できる。以上のようにして、図１の半導体装置１００が製造できる。
【００４６】
本実施形態の半導体装置１００とその製造方法によれば、制御電極１１６の下部にｐ形半導体層１１２を形成するので、半導体装置１００をノーマリオフで動作させつつ、チャネル電流密度を増加でき、また、閾値を高くすることができる。さらに、ｐ形半導体層１１２を溝部１１０に形成するので、溝部１１０の効果が相乗され、よりノーマリオフ動作をさせやすく、またチャネル電流密度を増加できる。
【００４７】
（実験例）
基板１０２としてサファイアを適用した。基板１０２の上に、バッファ層１０４としてＧａＮ層を、チャネル層１０６としてＧａＮ層を、電子供給層１０８としてＡｌＧａＮ層を、順次ＭＯＶＰＥ法を用いて形成して、ＨＥＭＴ用エピタキシャル基板とした。各層の膜厚は、各々１００ｎｍ、２０００ｎｍ、３０ｎｍとした。ＡｌＧａＮの電子供給層１０８のＡｌ組成は２５％とした。
【００４８】
ＡｌＧａＮの電子供給層１０８の上に、パッシベーション層１２０としてＳｉＮｘ層を、スパッタリング法により１００ｎｍの膜厚で形成した。ＳｉＮｘのパッシベーション層１２０の上にレジスト膜１３０を形成して、リソグラフィーにより溝部１１０が形成される位置のレジスト膜１３０に開口部１３２を形成した。開口部１３２の寸法は３０μｍ×２μｍとした。
【００４９】
ＣＨＦ３ガスを用いたＩＣＰプラズマエッチングにより、レジスト膜１３０の開口部１３２に露出したＳｉＮｘのパッシベーション層１２０を除去した。このようにして開口部を有するＳｉＮｘのパッシベーション層１２０を形成した。ついでエッチングガスをＣＨＣｌ２ガスに切り替えて、ＡｌＧａＮの電子供給層１０８を２０ｎｍの深さまでエッチングした。これにより電子供給層１０８に溝部１１０を形成した。
【００５０】
表面のレジスト膜１３０をアセトンで除去した後、基板１０２をＭＯＶＰＥ反応炉に移して、選択成長法により溝部１１０にＧａＮ膜を２０ｎｍの膜厚になるまでエピタキシャル成長させた。そしてＧａＮ膜にＭｇをドーピングしてｐ形半導体層１１２を形成した。ドーピングした後のｐ形半導体層１１２のホール濃度は５×１０１７ｃｍ−２であった。
【００５１】
基板１０２を反応炉から取り出した後、レジスト膜１３４を形成して、リソグラフィーにより、入出力電極１１８の形状にレジスト膜１３４の開口部１３６を形成した。前記と同様の手法で開口部１３６に露出したＳｉＮｘのパッシベーション層１２０を除去した。そして蒸着法により、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層膜を形成して、リフトオフにより、入出力電極１１８の形状に加工した。その後、基板１０２を窒素雰囲気、８００℃、３０秒間の条件でアニールした。このようにして一対の入出力電極１１８を形成した。
【００５２】
レジスト膜１３８を形成して、リソグラフィーにより、ＧａＮのｐ形半導体層１１２上のレジスト膜１３８に、開口部１４０を形成した。開口部１４０の幅は１．５μｍとした。蒸着法により、ＳｉＯｘの絶縁膜１４２を１０ｎｍの膜厚で、金属膜１４４としてＮｉ／Ａｕの金属積層膜を形成して、リフトオフにより、Ｎｉ／Ａｕの制御電極１１６および絶縁層１１４を形成した。さらにレジスト膜をマスクとして素子周辺部に窒素をイオン打ち込みにより打ち込み、素子分離領域１２２を形成した。このようにして図１に示す半導体装置１００を作製した。
【００５３】
（比較例）
実験例と同様にサファイアの基板１０２に、ＧａＮのバッファ層１０４、ＧａＮのチャネル層１０６、ＡｌＧａＮの電子供給層１０８を形成してＨＥＭＴ用エピタキシャル基板とした。実験例と同様にＳｉＮｘのパッシベーション層１２０、溝部１１０、一対の入出力電極１１８を形成した。溝部１１０にｐ形半導体層１１２を形成せず、実験例と同様の手法で、溝部１１０の底面に直接ＳｉＯｘの絶縁層１１４となる絶縁膜１４２および制御電極１１６となる金属膜１４４を形成して、絶縁層１１４および制御電極１１６を形成した。さらに実験例と同様の手法で素子分離領域１２２を形成した。
【００５４】
図１１は、実験例および比較例で作成した半導体装置１００のＤＣ評価におけるドレイン電流の遷移特性グラフを示す。実線は実験例を、破線は比較例を示す。横軸はドレイン電圧を、縦軸はドレイン電流を示す。比較例の最大電流密度が、ゲート電圧３Ｖ付近で約５０ｍＡ／ｍｍであるのに対して、実験例では、ゲート電圧３．５Ｖ付近で１１０ｍＡ／ｍｍと高い値を示した。上記実験例と比較例との比較結果が示すとおり、ｐ形半導体層１１２を備えることにより、半導体装置１００をノーマリオフで動作させつつ、チャネルの電流密度を増加させることができた。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本実施形態の半導体装置１００の断面例を示す。
【図２】半導体装置１００の製造過程における断面例を示す。
【図３】半導体装置１００の製造過程における断面例を示す。
【図４】半導体装置１００の製造過程における断面例を示す。
【図５】半導体装置１００の製造過程における断面例を示す。
【図６】半導体装置１００の製造過程における断面例を示す。
【図７】半導体装置１００の製造過程における断面例を示す。
【図８】半導体装置１００の製造過程における断面例を示す。
【図９】半導体装置１００の製造過程における断面例を示す。
【図１０】半導体装置１００の製造過程における断面例を示す。
【図１１】実験例および比較例で作成した半導体装置１００のＤＣ評価におけるドレイン電流の遷移特性グラフを示す。
【符号の説明】
【００５７】
１００ 半導体装置
１０２ 基板
１０４ バッファ層
１０６ チャネル層
１０８ 電子供給層
１１０ 溝部
１１２ ｐ形半導体層
１１４ 絶縁層
１１６ 制御電極
１１８ 入出力電極
１２０ パッシベーション層
１２２ 素子分離領域
１３０ レジスト膜
１３２ 開口部
１３４ レジスト膜
１３６ 開口部
１３８ レジスト膜
１４０ 開口部
１４２ 絶縁膜
１４４ 金属膜
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。本発明は、特に、窒化ガリウム等の窒素を含む３−５族化合物半導体を用いたヘテロ接合電界効果トランジスタ等の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム系のへテロ接合電界効果トランジスタは、高周波の動作が可能で、かつ大電力での使用が可能なスイッチング素子としての用途が期待されている。たとえば、ｎ形ＡｌＧａＮと真性ＧａＮとの界面に生成される二次元ガス（２ＤＥＧ）をチャネルに用いるデバイスが、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（高電子移動度トランジスタ）として実用化されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴに求められる特性として、ゲートに電圧を印加しない状態でもソース・ドレイン間がハイインピーダンスになるノーマリオフ形、つまりエンハンスメントモードでの動作が可能なことがある。これにより、単極性電源での動作、低消費電力等が実現できる。
【０００３】
エンハンスメントモードでのトランジスタ動作を実現することを目的として、たとえばゲート領域の電子供給層（ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの場合のＡｌＧａＮ層）の厚みを他の領域に比較して薄く形成するリセス（溝部）を有する構造が知られている。たとえば、非特許文献１には、ドライエッチングによりＡｌＧａＮ層にゲートリセス構造を形成したノーマリオフ形のＡｌＧａＮ／ＧａＮトランジスタが開示されている。
【非特許文献１】Ｒ．Ｗａｎｇ他著、「Ｅｎｈａｎｃｅｍｅｎｔ−Ｍｏｄｅ Ｓｉ３Ｎ４／ＡｌＧａＮ／ＧａＮ ＭＩＳＨＦＥＴｓ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２７，Ｎｏ．１０、２００６年１０月、７９３〜７９５頁
【０００４】
ＡｌＧａＮ層の一部に溝部を形成することにより、溝部領域に対向する２ＤＥＧ領域の電子濃度を低下させ、ＡｌＧａＮ層／ＧａＮ層界面の２ＤＥＧの一部を空乏化できる。これによりゲート電圧を印加しない状態においてもチャネルが遮断された状態を実現でき、その結果、トランジスタのソース・ドレイン間がハイインピーダンスになるノーマリオフ形の状態を実現できる。ゲート電極に電圧を印加して、溝部領域に対向する２ＤＥＧ領域に電子が誘起されれば、チャネルが導通してエンハスメントモードの動作が実現される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、非特許文献１に記載のトランジスタでは、チャネル電流の電流密度を充分に大きくできない課題があることを本発明者は見出した。すなわち、電子供給層（ＡｌＧａＮ層）の溝部の厚みを薄くしてエンハンスメントモードを実現できる一方、溝部の底面には結晶の不完全性に起因する中間準位が存在する。ゲート電極に印加される電圧により当該中間準位に電子が充電されると、充電された電子は２ＤＥＧを形成する電子と反発するので、チャネル抵抗を増大させ、チャネルの電流密度を低下させる。スイッチ素子用途では、＋１Ｖ〜＋３Ｖ程度の比較的高い閾値での動作が要請されるが、前記したチャネル電流密度の低下の結果、＋２Ｖ程度の閾値であっても、実用に耐える程度の低い素子抵抗を実現できない問題がある。
【０００６】
溝部底部の空間電荷による電流密度の低下は、溝部を２ＤＥＧ領域から遠ざける、つまり溝部深さを小さくすることにより、ある程度の対策にはなり得る。しかし、溝部深さを小さくすることはゲート閾値を負側にシフトさせるので、ノーマリオフを実現できなくなる。つまり、チャネルの電流密度を増加させることとノーマリオフの実現（ゲート閾値の増加）とはトレードオフの関係にあり、スイッチング素子の性能を向上させるには限界があった。
【０００７】
また、非特許文献１に記載のトランジスタでは、チャネル領域の溝部内部にゲートリークの低減を目的とする絶縁膜が形成される。このため溝部底面のソース端およびドレイン端にはゲート電圧によって制御され難い空乏部が残り、この空乏部が導通時においても寄生抵抗として作用して、チャネルの電流密度を低下させる問題があった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の形態においては、窒素を含む３−５族化合物半導体のチャネル層と、前記チャネル層に電子を供給する電子供給層であって前記チャネル層に対向する面の反対面に溝部を有する電子供給層と、前記電子供給層の前記溝部に形成されたｐ形半導体層と、前記ｐ形半導体層と接して形成された、または、前記ｐ形半導体層との間に中間層を介して形成された制御電極と、を備えた半導体装置を提供する。
【０００９】
第１の形態において、前記ｐ形半導体層は、窒素を含む３−５族化合物のｐ形半導体層であってよく、前記ｐ形半導体層は、ＩｎＧａＮ層、ＡｌＧａＮ層またはＧａＮ層であってよい。また、第１の形態において、前記ｐ形半導体層は、ＡｌｘＧａ１−ｘＮであってよい。ただし、０≦ｘ≦０．５の条件を満たしてよい。前記制御電極は、前記ｐ形半導体層との間に絶縁層を介して形成されてよく、前記絶縁層は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＡｌｘＯｙＮｚ、ＨｆＯｘ、ＨｆＡｌｘＯｙ、ＨｆＳｉｘＯｙ、ＨｆＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘＯｙ、ＧａＯｘ、ＧａＯｘＮｙおよびＴａＯｘ、ＴｉＮｘＯｙから選択された少なくとも１つの絶縁性化合物を有する層であってよい。ここで、添え字ｘ、ｙもしくはｚを含む化学式は絶縁性化合物を示しており、元素の構成比が化学量論比で示される化合物、または、欠陥もしくは非晶質構造を含むことにより元素の構成比が化学量論比では示されない化合物を表す。
【００１０】
また、第１の形態において、前記電子供給層を覆い、前記溝部の開口に一致する開口部を有するパッシベーション層、をさらに備えてよい。前記電子供給層は、前記チャネル層と格子整合または擬格子整合して、前記ｐ形半導体層は、前記電子供給層と格子整合または擬格子整合してよい。前記チャネル層は、ＧａＮ層、ＩｎＧａＮ層またはＡｌＧａＮ層であってよく、前記電子供給層は、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層であってよい。前記制御電極は、Ｎｉ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、Ａｇ、Ｓｎ、ＰｔおよびＩｎから選択された少なくとも１つの金属を有してよい。
【００１１】
本発明の第２の形態においては、窒素を含む３−５族化合物半導体のチャネル層および前記チャネル層に電子を供給する電子供給層を有し、前記電子供給層が表面を為す基板を用意する段階と、前記電子供給層の表面に溝部を形成する段階と、前記電子供給層の前記溝部にｐ形半導体層を形成する段階と、前記ｐ形半導体層を形成した後に、制御電極を形成する段階と、を備えた半導体装置の製造方法を提供する。
【００１２】
第２の形態において、前記電子供給層を覆うパッシベーション層を形成する段階と、前記溝部が形成される領域の前記パッシベーション層に開口部を形成する段階と、をさらに備え、前記溝部を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層をエッチングして、前記溝部を形成する段階であってよい。この場合、前記ｐ形半導体層を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層に、前記ｐ形半導体層となるエピタキシャル層を選択的に成長させる段階であってよい。第２の形態において、前記溝部を形成する段階は、前記電子供給層の一部を覆うマスクを形成する段階と、前記マスクで覆った領域以外の前記電子供給層に、さらに電子供給層を形成する段階と、前記マスクを除去する段階と、を有する段階であってよい。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本実施形態の半導体装置１００の断面例を示す。同図において半導体装置１００は一つのトランジスタ素子として図示するが、半導体装置１００は多数のトランジスタ素子を備えていてよい。半導体装置１００は、基板１０２、バッファ層１０４、チャネル層１０６、電子供給層１０８、溝部１１０、ｐ形半導体層１１２、絶縁層１１４、制御電極１１６、入出力電極１１８、パッシベーション層１２０および素子分離領域１２２を備える。
【００１６】
基板１０２は、エピタキシャル成長用の下地基板であってよく、たとえば単結晶のサファイア、シリコンカーバイト、シリコン、ガリウムナイトライドが例示できる。基板１０２は、エピタキシャル成長用の基板として市販されているものが使用できる。基板１０２は、絶縁形が好ましいがｐ形またはｎ形も使用できる。
【００１７】
バッファ層１０４は、基板１０２の上に形成され、材料として、窒素を含む３−５族化合物半導体が適用できる。たとえば、バッファ層１０４は、アルミニウムガリウムナイトライド（ＡｌＧａＮ）、アルミニウムナイトライド（ＡｌＮ）、ガリウムナイトライド（ＧａＮ）の単層であってよく、これら単層を積層したものであってもよい。バッファ層１０４は、その膜厚に特に制限はないが、３００ｎｍから３０００ｎｍの範囲が好ましい。バッファ層１０４は、有機金属気相成長法（ＭＯＶＰＥ）、ハライドＶＰＥ法または分子線エピタキシ法（ＭＢＥ）などを用いて形成できる。バッファ層１０４の形成材料として市販の有機金属原料、たとえばトリメチルガリウムあるいはトリメチルインジウム等を用いることができる。
【００１８】
チャネル層１０６は、バッファ層１０４の上に形成され、窒素を含む３−５族化合物半導体であってよい。チャネル層１０６として、ＧａＮ層が好ましいが、ＩｎＧａＮ層またはＡｌＧａＮ層も例示できる。チャネル層１０６の膜厚に特に制限はないが、３００ｎｍから３０００ｎｍの範囲が好ましい。チャネル層１０６の形成方法として、バッファ層１０４の形成方法と同様な方法が例示できる。
【００１９】
電子供給層１０８は、チャネル層１０６に電子を供給する。電子供給層１０８は、チャネル層１０６の上に形成され、電子供給層１０８とチャネル層１０６との界面のチャネル層１０６の側には２ＤＥＧが形成される。電子供給層１０８は、チャネル層１０６に接して直接形成されてもよく、適切な中間層を介して形成されてもよい。電子供給層１０８は、チャネル層１０６と格子整合または擬格子整合してよく、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層であってよい。
【００２０】
電子供給層１０８は、その膜厚を、チャネル層１０６と電子供給層１０８との格子定数差から見積もられる臨界膜厚より小さい範囲内で決定できる。臨界膜厚とは、格子不整合により発生した応力により結晶格子に欠陥が発生して応力が緩和される膜厚であってよい。臨界膜厚は、各層のＡｌ組成あるいはＩｎ組成に依存するが、１０ｎｍから６０ｎｍの範囲が例示できる。電子供給層１０８の形成方法としてバッファ層１０４の形成方法と同様な方法が例示できる。
【００２１】
電子供給層１０８は、電子供給層１０８のチャネル層１０６に対向する面の反対面に溝部１１０を有する。電子供給層１０８に溝部１１０を形成して、溝部１１０の下部の２ＤＥＧを空乏化しやすくできる。この結果、トランジスタのノーマリオフ動作を実現しやすくできる。
【００２２】
溝部１１０の膜厚は、ｐ形半導体層１１２の組成、膜厚およびトランジスタの閾値に応じて決定する。溝部１１０の膜厚として、たとえば５ｎｍから４０ｎｍの範囲が例示できる。好ましくは７ｎｍから２０ｎｍｎの範囲が例示でき、より好ましくは９ｎｍから１５ｎｍの範囲が例示できる。さらに好ましくは１０ｎｍから１３ｎｍの範囲が例示できる。
【００２３】
溝部１１０は、電子供給層１０８にたとえば溝部１１０が形成される領域に開口が形成されたマスクを適用して、当該マスクの開口部に露出した電子供給層１０８をドライエッチング等の異方性エッチング法によりエッチングして形成できる。マスクとして、ホトレジスト、ＳｉＯｘ等の無機膜あるいは金属など、エッチングにおいて電子供給層１０８との選択性を有する材料であれば任意に適用できる。エッチングガスとして、Ｃｌ２、ＣＨ２Ｃｌ２などの塩素系ガスおよびＣＨＦ３、ＣＦ４などのフッ素系ガスが使用できる。
【００２４】
あるいは溝部１１０は、電子供給層１０８の形成後の溝部１１０に対応する領域にマスクを形成して、当該マスクが存在する様態でさらに電子供給層１０８を形成した後、マスクを除去して形成できる。マスクとして、ＳｉＮｘあるいはＳｉＯｘが利用でき、この場合、選択成長法が適用できる。選択性長法としてはＭＯＶＰＥ法が使用できる。なお、電子供給層１０８の膜厚を適切に形成することで、溝部１１０を形成しなくてよい場合がある。
【００２５】
ｐ形半導体層１１２は、電子供給層１０８のチャネル層１０６に対向する面の反対面に形成された溝部１１０に形成される。ｐ形半導体層１１２は、電子供給層１０８と格子整合または擬格子整合してよい。ｐ形半導体層１１２は、窒素を含む３−５族化合物のｐ形の半導体であってよく、たとえばＩｎＧａＮ層、ＡｌＧａＮ層またはＧａＮ層が例示できる。特に、ｐ形半導体層１１２は、ＡｌｘＧａ１−ｘＮ層（ただし、０≦ｘ≦０．５）であってよい。ｘの組成は指定された範囲で適宜選択できるが、ＡｌＧａＮ結晶はＡｌ組成が高くなると結晶性が劣化するので、０≦ｘ≦０．４が好ましく、０≦ｘ≦０．３がより好ましく、０≦ｘ≦０．２０がさらに好ましい。
【００２６】
電子供給層１０８の溝部１１０にｐ形半導体層１１２を形成することにより、ｐ形半導体層１１２を介してチャネルの電位を制御して、チャネル電流が変調できる。すなわち、制御電極１１６の電位に応答して溝部１１０に接したｐ形半導体層１１２の電位が変位でき、さらにｐ形半導体層１１２に接した溝部１１０の底面部におけるすべての範囲で電位が変位できる。この結果、従来のトランジスタで見られたような溝部（リセス）底面のソース端およびドレイン端での寄生抵抗の発生を防ぐことができる。これにより電流密度の大きい半導体装置１００を作製することができる。
【００２７】
また、溝部１１０の底面に配置されるｐ形半導体層１１２がｐ形半導体であるので、同じ厚みの電子供給層１０８に酸化膜等の絶縁膜を配置するよりも、チャネルのポテンシャルをより引き上げることができる。この結果、半導体装置１００の閾値を大きくすることができる。
【００２８】
ｐ形の導電形を得るには、Ｍｇなどのｐ形不純物をドーピングすればよい。ドーパントの濃度は、ｐ形となる濃度であれば良い。ただし、ドーズ量をあまりに高濃度にすると、結晶性の悪化が懸念されるので、１×１０１５ｃｍ−２から１×１０１９ｃｍ−２の範囲が例示できる。ｐ形不純物のドーズ量は、５×１０１５ｃｍ−２から５×１０１８ｃｍ−２が好ましく、１×１０１６ｃｍ−２から１×１０１８ｃｍ−２がより好ましく、５×１０１６ｃｍ−２から５×１０１７ｃｍ−２がさらに好ましい。
【００２９】
さらにｐ形半導体層１１２は、電子供給層１０８の溝部１１０に形成されるので、ノーマリオフ動作を実現しやすくなり、溝部１１０にｐ形半導体層１１２を形成することにより、溝部１１０の電子供給層１０８の膜厚を厚くできる。電子供給層１０８に溝部１１０を形成する場合であっても、中間準位が存在する溝部１１０の底面とチャネルとの距離を離すことができ、従来のノーマリオフトランジスタと比較して電流密度の大きなトランジスタを作ることができる。
【００３０】
ｐ形半導体層１１２の膜厚は、２ｎｍから２００ｎｍの範囲であってよく、好ましくは５ｎｍから１００ｎｍの範囲、さらに好ましくは７ｎｍから３０ｎｍの範囲であってよい。ｐ形半導体層１１２は、たとえばＭＯＶＰＥ法により形成できる。ｐ形半導体層１１２を溝部１１０に形成する場合、溝部１１０に選択的に形成できる。たとえば電子供給層１０８の溝部１１０以外の領域をＭＯＶＰＥ法ではエピタキシャル成長されない阻害膜で覆い、当該阻害膜に開口した特定の領域にｐ形半導体層１１２となるエピタキシャル膜をエピタキシャル成長させる選択成長法が適用できる。阻害膜はエッチングにより除去されてもよく、パッシベーション層１２０として残してもよい。阻害膜として、たとえば１０ｎｍから１００ｎｍ程度の膜厚の窒化シリコン膜あるいは酸化シリコン膜が例示できる。
【００３１】
絶縁層１１４は、ｐ形半導体層１１２の上に形成できる。絶縁層１１４を形成することにより、制御電極１１６からチャネルへのリーク電流を低減できる。絶縁層１１４は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＡｌｘＯｙＮｚ、ＨｆＯｘ、ＨｆＡｌｘＯｙ、ＨｆＳｉｘＯｙ、ＨｆＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘＯｙ、ＧａＯｘ、ＧａＯｘＮｙおよびＴａＯｘ、ＴｉＮｘＯｙから選択された少なくとも１つの絶縁性化合物を有してよい。添え字ｘ、ｙもしくはｚを含む化学式は上記の通り絶縁性化合物を示しており、元素の構成比が化学量論比で示される化合物、または、欠陥もしくは非晶質構造を含むことにより元素の構成比が化学量論比では示されない化合物を表す。絶縁層１１４は、スパッタ法、ＣＶＤ法などを利用して形成できる。絶縁層１１４の膜厚は、それぞれが有する誘電率、絶縁耐圧を考慮して決定できる。絶縁層１１４の膜厚として、たとえば２ｎｍから１５０ｎｍの範囲が例示でき、好ましくは５ｎｍから１００ｎｍの範囲が、より好ましくは７ｎｍから５０ｎｍの範囲が、さらに好ましくは９ｎｍから２０ｎｍの範囲が例示できる。
【００３２】
制御電極１１６は、ｐ形半導体層１１２と接して形成されてよい。すなわち、絶縁層１１４を備えなくてもよい。あるいは制御電極１１６は、ｐ形半導体層１１２との間に中間層である絶縁層１１４を介して形成されてよい。なお、中間層として、絶縁層１１４に代えて真性（絶縁形）の半導体層を形成してもよい。
【００３３】
制御電極１１６は、Ｎｉ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、Ａｇ、Ｓｎ、ＰｔおよびＩｎから選択された少なくとも１つの金属を有することができ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、ＡｇまたはＩｎが好ましい。あるいは制御電極１１６は、Ａｌ、ＴｉまたはＭｇがより好ましい。制御電極１１６は、たとえば蒸着法などを用いて形成できる。
【００３４】
入出力電極１１８は、電子供給層１０８の上に形成される。入出力電極１１８は、たとえばＴｉおよびＡｌなどの金属を蒸着法などで形成した後、リフトオフ法などで所定の形状に加工した後、７００℃から８００℃程度の温度でアニール処理することにより形成できる。
【００３５】
パッシベーション層１２０は、制御電極１１６および入出力電極１１８が形成された領域以外の領域の電子供給層１０８を覆う。パッシベーション層１２０は、前記の通り選択性長法のマスクとして機能させることができ、その場合、パッシベーション層１２０は、溝部１１０の開口に一致する開口部を有する。パッシベーション層１２０は、たとえば１０ｎｍから１００ｎｍ程度の膜厚の窒化シリコン膜あるいは酸化シリコン膜が例示できる。
【００３６】
素子分離領域１２２は、トランジスタの活性領域を取り囲むように、電子供給層１０８を貫いて形成される。素子分離領域１２２は、電流が流れる領域を規定する。素子分離領域１２２は、たとえばエッチングにより分離溝を形成して、窒化物等の絶縁体を埋め込むことにより形成できる。あるいは素子分離領域１２２は、窒素または水素を形成領域にイオン打ち込みにより打ち込んで形成できる。
【００３７】
図２から図１０は、半導体装置１００の製造過程における断面例を示す。図２に示すように、窒素を含む３−５族化合物半導体のチャネル層１０６およびチャネル層１０６に電子を供給する電子供給層１０８を有して、電子供給層１０８が表面を為す基板１０２を用意する。基板１０２には、バッファ層１０４を有してよく、バッファ層１０４、チャネル層１０６および電子供給層１０８が順次形成されて電子供給層１０８が表面を為す基板はＨＥＭＴ形成用のエピタキシャル基板として供給されているものであってよい。
【００３８】
図３に示すように、電子供給層１０８を覆うパッシベーション層１２０を形成した後、パッシベーション層１２０の上にレジスト膜１３０を形成する。レジスト膜１３０は、適切なレジスト材料を基板にスピンコートしてプリベーク、露光およびポストベークの後に、露光領域を除去して開口部１３２を形成する。開口部１３２は、溝部１１０を形成する領域に形成する。
【００３９】
図４に示すように、溝部１１０が形成される領域（開口部１３２）のパッシベーション層１２０に開口部を形成する。そして、パッシベーション層１２０の開口部に露出した電子供給層１０８をエッチングして、溝部１１０を形成する。すなわち溝部１１０は、レジスト膜１３０をマスクとして、パッシベーション層１２０をエッチングする第１段階のエッチングと、レジスト膜１３０をマスクとして、電子供給層１０８をエッチングする第２段階のエッチングとで形成できる。なお、第２段階のエッチングでは、レジスト膜１３０を除去して、パッシベーション層１２０をマスクとしてエッチングできる。また溝部１１０は、溝部１１０の底部に相当する膜厚の電子供給層を予め形成して、電子供給層１０８の一部を覆うマスクを形成した後、マスクで覆った領域以外の電子供給層１０８に、さらに電子供給層１０８を形成して、マスクを除去することで形成することもできる。
【００４０】
図５に示すように、電子供給層１０８の表面に、窒素を含む３−５族化合物のｐ形半導体層１１２を形成する。ｐ形半導体層１１２は、電子供給層１０８の溝部１１０に形成されてよい。パッシベーション層１２０の開口部に露出した電子供給層１０８に、ｐ形半導体層１１２となるエピタキシャル層を選択的に成長させてよい。その後、ｐ形を示す不純物たとえばＭｇを、たとえばイオン打ち込みによりドープする。
【００４１】
図６に示すように、溝部１１０のｐ形半導体層１１２とパッシベーション層１２０とを覆うレジスト膜１３４を形成する。レジスト膜１３４は、適切なレジスト材料を基板にスピンコートしてプリベーク、露光およびポストベークの後に、露光領域を除去して開口部１３６を形成する。開口部１３６は、入出力電極１１８が形成される領域に形成する。その後、レジスト膜１３４をマスクにしてパッシベーション層１２０をエッチングする。
【００４２】
図７に示すように、たとえば蒸着法により入出力電極１１８となる金属膜を形成した後、レジスト膜１３４を除去して開口部１３６に金属膜を残すリフトオフ法により、入出力電極１１８を形成する。入出力電極１１８を形成した後、加熱によりアニールを実行してもよい。金属膜は金属積層膜であってよい。
【００４３】
図８に示すように、レジスト膜１３８を形成して、溝部１１０のｐ形半導体層１１２を露出させる開口部１４０を形成する。そして、図９に示すように、絶縁層１１４および制御電極１１６となる絶縁膜１４２および金属膜１４４を各々形成する。絶縁膜１４２および金属膜１４４は、各々、絶縁膜の積層膜あるいは金属膜の積層膜であってよい。
【００４４】
図１０に示すように、レジスト膜１３８を除去して開口部１４０に絶縁膜１４２および金属膜１４４を残すリフトオフ法により、絶縁層１１４および制御電極１１６を形成する。すなわちｐ形半導体層１１２を形成した後に、制御電極１１６を形成する。
【００４５】
その後、素子分離領域１２２となる領域に開口を有する適切なマスクを形成して、当該マスクの開口部に選択的にイオンを打ち込み、素子分離領域１２２を形成する。素子分離領域１２２に打ち込むイオンはたとえば窒素または水素であってよく、電子供給層１０８およびチャネル層１０６が絶縁体となるイオンであれば任意に選択できる。以上のようにして、図１の半導体装置１００が製造できる。
【００４６】
本実施形態の半導体装置１００とその製造方法によれば、制御電極１１６の下部にｐ形半導体層１１２を形成するので、半導体装置１００をノーマリオフで動作させつつ、チャネル電流密度を増加でき、また、閾値を高くすることができる。さらに、ｐ形半導体層１１２を溝部１１０に形成するので、溝部１１０の効果が相乗され、よりノーマリオフ動作をさせやすく、またチャネル電流密度を増加できる。
【００４７】
（実験例）
基板１０２としてサファイアを適用した。基板１０２の上に、バッファ層１０４としてＧａＮ層を、チャネル層１０６としてＧａＮ層を、電子供給層１０８としてＡｌＧａＮ層を、順次ＭＯＶＰＥ法を用いて形成して、ＨＥＭＴ用エピタキシャル基板とした。各層の膜厚は、各々１００ｎｍ、２０００ｎｍ、３０ｎｍとした。ＡｌＧａＮの電子供給層１０８のＡｌ組成は２５％とした。
【００４８】
ＡｌＧａＮの電子供給層１０８の上に、パッシベーション層１２０としてＳｉＮｘ層を、スパッタリング法により１００ｎｍの膜厚で形成した。ＳｉＮｘのパッシベーション層１２０の上にレジスト膜１３０を形成して、リソグラフィーにより溝部１１０が形成される位置のレジスト膜１３０に開口部１３２を形成した。開口部１３２の寸法は３０μｍ×２μｍとした。
【００４９】
ＣＨＦ３ガスを用いたＩＣＰプラズマエッチングにより、レジスト膜１３０の開口部１３２に露出したＳｉＮｘのパッシベーション層１２０を除去した。このようにして開口部を有するＳｉＮｘのパッシベーション層１２０を形成した。ついでエッチングガスをＣＨＣｌ２ガスに切り替えて、ＡｌＧａＮの電子供給層１０８を２０ｎｍの深さまでエッチングした。これにより電子供給層１０８に溝部１１０を形成した。
【００５０】
表面のレジスト膜１３０をアセトンで除去した後、基板１０２をＭＯＶＰＥ反応炉に移して、選択成長法により溝部１１０にＧａＮ膜を２０ｎｍの膜厚になるまでエピタキシャル成長させた。そしてＧａＮ膜にＭｇをドーピングしてｐ形半導体層１１２を形成した。ドーピングした後のｐ形半導体層１１２のホール濃度は５×１０１７ｃｍ−２であった。
【００５１】
基板１０２を反応炉から取り出した後、レジスト膜１３４を形成して、リソグラフィーにより、入出力電極１１８の形状にレジスト膜１３４の開口部１３６を形成した。前記と同様の手法で開口部１３６に露出したＳｉＮｘのパッシベーション層１２０を除去した。そして蒸着法により、Ｔｉ／Ａｌ／Ｎｉ／Ａｕの積層膜を形成して、リフトオフにより、入出力電極１１８の形状に加工した。その後、基板１０２を窒素雰囲気、８００℃、３０秒間の条件でアニールした。このようにして一対の入出力電極１１８を形成した。
【００５２】
レジスト膜１３８を形成して、リソグラフィーにより、ＧａＮのｐ形半導体層１１２上のレジスト膜１３８に、開口部１４０を形成した。開口部１４０の幅は１．５μｍとした。蒸着法により、ＳｉＯｘの絶縁膜１４２を１０ｎｍの膜厚で、金属膜１４４としてＮｉ／Ａｕの金属積層膜を形成して、リフトオフにより、Ｎｉ／Ａｕの制御電極１１６および絶縁層１１４を形成した。さらにレジスト膜をマスクとして素子周辺部に窒素をイオン打ち込みにより打ち込み、素子分離領域１２２を形成した。このようにして図１に示す半導体装置１００を作製した。
【００５３】
（比較例）
実験例と同様にサファイアの基板１０２に、ＧａＮのバッファ層１０４、ＧａＮのチャネル層１０６、ＡｌＧａＮの電子供給層１０８を形成してＨＥＭＴ用エピタキシャル基板とした。実験例と同様にＳｉＮｘのパッシベーション層１２０、溝部１１０、一対の入出力電極１１８を形成した。溝部１１０にｐ形半導体層１１２を形成せず、実験例と同様の手法で、溝部１１０の底面に直接ＳｉＯｘの絶縁層１１４となる絶縁膜１４２および制御電極１１６となる金属膜１４４を形成して、絶縁層１１４および制御電極１１６を形成した。さらに実験例と同様の手法で素子分離領域１２２を形成した。
【００５４】
図１１は、実験例および比較例で作成した半導体装置１００のＤＣ評価におけるドレイン電流の遷移特性グラフを示す。実線は実験例を、破線は比較例を示す。横軸はドレイン電圧を、縦軸はドレイン電流を示す。比較例の最大電流密度が、ゲート電圧３Ｖ付近で約５０ｍＡ／ｍｍであるのに対して、実験例では、ゲート電圧３．５Ｖ付近で１１０ｍＡ／ｍｍと高い値を示した。上記実験例と比較例との比較結果が示すとおり、ｐ形半導体層１１２を備えることにより、半導体装置１００をノーマリオフで動作させつつ、チャネルの電流密度を増加させることができた。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本実施形態の半導体装置１００の断面例を示す。
【図２】半導体装置１００の製造過程における断面例を示す。
【図３】半導体装置１００の製造過程における断面例を示す。
【図４】半導体装置１００の製造過程における断面例を示す。
【図５】半導体装置１００の製造過程における断面例を示す。
【図６】半導体装置１００の製造過程における断面例を示す。
【図７】半導体装置１００の製造過程における断面例を示す。
【図８】半導体装置１００の製造過程における断面例を示す。
【図９】半導体装置１００の製造過程における断面例を示す。
【図１０】半導体装置１００の製造過程における断面例を示す。
【図１１】実験例および比較例で作成した半導体装置１００のＤＣ評価におけるドレイン電流の遷移特性グラフを示す。
【符号の説明】
【００５７】
１００ 半導体装置
１０２ 基板
１０４ バッファ層
１０６ チャネル層
１０８ 電子供給層
１１０ 溝部
１１２ ｐ形半導体層
１１４ 絶縁層
１１６ 制御電極
１１８ 入出力電極
１２０ パッシベーション層
１２２ 素子分離領域
１３０ レジスト膜
１３２ 開口部
１３４ レジスト膜
１３６ 開口部
１３８ レジスト膜
１４０ 開口部
１４２ 絶縁膜
１４４ 金属膜
【特許請求の範囲】
【請求項１】
窒素を含む３−５族化合物半導体のチャネル層と、
前記チャネル層に電子を供給する電子供給層であって前記チャネル層に対向する面の反対面に溝部を有する電子供給層と、
前記電子供給層の前記溝部に形成されたｐ形半導体層と、
前記ｐ形半導体層と接して形成された、または、前記ｐ形半導体層との間に中間層を介して形成された制御電極と、
を備えた半導体装置。
【請求項２】
前記ｐ形半導体層は、窒素を含む３−５族化合物のｐ形半導体層である、
請求項１に記載の半導体装置。
【請求項３】
前記ｐ形半導体層は、ＩｎＧａＮ層、ＡｌＧａＮ層またはＧａＮ層である、
請求項２に記載の半導体装置。
【請求項４】
前記ｐ形半導体層は、
ＡｌｘＧａ１−ｘＮ、ただし、０≦ｘ≦０．５、
である、
請求項３に記載の半導体装置。
【請求項５】
前記制御電極は、前記ｐ形半導体層との間に絶縁層を介して形成された、
請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記絶縁層は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＡｌｘＯｙＮｚ、ＨｆＯｘ、ＨｆＡｌｘＯｙ、ＨｆＳｉｘＯｙ、ＨｆＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘＯｙ、ＧａＯｘ、ＧａＯｘＮｙおよびＴａＯｘ、ＴｉＮｘＯｙから選択された少なくとも１つの絶縁性化合物を有する層である、
請求項５に記載の半導体装置。
【請求項７】
前記電子供給層を覆い、前記溝部の開口に一致する開口部を有するパッシベーション層、をさらに備えた、
請求項１から請求項６の何れか一項に記載の半導体装置。
【請求項８】
前記電子供給層は、前記チャネル層と格子整合または擬格子整合し、
前記ｐ形半導体層は、前記電子供給層と格子整合または擬格子整合する、
請求項１から請求項７の何れか一項に記載の半導体装置。
【請求項９】
前記チャネル層は、ＧａＮ層、ＩｎＧａＮ層またはＡｌＧａＮ層であり、
前記電子供給層は、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層である、
請求項１から請求項８の何れか一項に記載の半導体装置。
【請求項１０】
前記制御電極は、Ｎｉ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、Ａｇ、Ｓｎ、ＰｔおよびＩｎから選択された少なくとも１つの金属を有する、
請求項１から請求項９の何れか一項に記載の半導体装置。
【請求項１１】
窒素を含む３−５族化合物半導体のチャネル層および前記チャネル層に電子を供給する電子供給層を有し、前記電子供給層が表面を為す基板を用意する段階と、
前記電子供給層の表面に溝部を形成する段階と、
前記電子供給層の前記溝部にｐ形半導体層を形成する段階と、
前記ｐ形半導体層を形成した後に、制御電極を形成する段階と、
を備えた半導体装置の製造方法。
【請求項１２】
前記電子供給層を覆うパッシベーション層を形成する段階と、
前記溝部が形成される領域の前記パッシベーション層に開口部を形成する段階と、
をさらに備え、
前記電子供給層の表面に溝部を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層をエッチングして、前記溝部を形成する段階である、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ｐ形半導体層を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層に、前記ｐ形半導体層となるエピタキシャル層を選択的に成長させる段階である、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記電子供給層の表面に溝部を形成する段階は、
前記電子供給層の一部を覆うマスクを形成する段階と、
前記マスクで覆った領域以外の前記電子供給層に、さらに電子供給層を形成する段階と、
前記マスクを除去する段階と、
を有する段階である請求項１１に記載の半導体装置の製造方法。
【請求項１】
窒素を含む３−５族化合物半導体のチャネル層と、
前記チャネル層に電子を供給する電子供給層であって前記チャネル層に対向する面の反対面に溝部を有する電子供給層と、
前記電子供給層の前記溝部に形成されたｐ形半導体層と、
前記ｐ形半導体層と接して形成された、または、前記ｐ形半導体層との間に中間層を介して形成された制御電極と、
を備えた半導体装置。
【請求項２】
前記ｐ形半導体層は、窒素を含む３−５族化合物のｐ形半導体層である、
請求項１に記載の半導体装置。
【請求項３】
前記ｐ形半導体層は、ＩｎＧａＮ層、ＡｌＧａＮ層またはＧａＮ層である、
請求項２に記載の半導体装置。
【請求項４】
前記ｐ形半導体層は、
ＡｌｘＧａ１−ｘＮ、ただし、０≦ｘ≦０．５、
である、
請求項３に記載の半導体装置。
【請求項５】
前記制御電極は、前記ｐ形半導体層との間に絶縁層を介して形成された、
請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
前記絶縁層は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＡｌｘＯｙＮｚ、ＨｆＯｘ、ＨｆＡｌｘＯｙ、ＨｆＳｉｘＯｙ、ＨｆＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘＯｙ、ＧａＯｘ、ＧａＯｘＮｙおよびＴａＯｘ、ＴｉＮｘＯｙから選択された少なくとも１つの絶縁性化合物を有する層である、
請求項５に記載の半導体装置。
【請求項７】
前記電子供給層を覆い、前記溝部の開口に一致する開口部を有するパッシベーション層、をさらに備えた、
請求項１から請求項６の何れか一項に記載の半導体装置。
【請求項８】
前記電子供給層は、前記チャネル層と格子整合または擬格子整合し、
前記ｐ形半導体層は、前記電子供給層と格子整合または擬格子整合する、
請求項１から請求項７の何れか一項に記載の半導体装置。
【請求項９】
前記チャネル層は、ＧａＮ層、ＩｎＧａＮ層またはＡｌＧａＮ層であり、
前記電子供給層は、ＡｌＧａＮ層、ＡｌＩｎＮ層またはＡｌＮ層である、
請求項１から請求項８の何れか一項に記載の半導体装置。
【請求項１０】
前記制御電極は、Ｎｉ、Ａｌ、Ｍｇ、Ｓｃ、Ｔｉ、Ｍｎ、Ａｇ、Ｓｎ、ＰｔおよびＩｎから選択された少なくとも１つの金属を有する、
請求項１から請求項９の何れか一項に記載の半導体装置。
【請求項１１】
窒素を含む３−５族化合物半導体のチャネル層および前記チャネル層に電子を供給する電子供給層を有し、前記電子供給層が表面を為す基板を用意する段階と、
前記電子供給層の表面に溝部を形成する段階と、
前記電子供給層の前記溝部にｐ形半導体層を形成する段階と、
前記ｐ形半導体層を形成した後に、制御電極を形成する段階と、
を備えた半導体装置の製造方法。
【請求項１２】
前記電子供給層を覆うパッシベーション層を形成する段階と、
前記溝部が形成される領域の前記パッシベーション層に開口部を形成する段階と、
をさらに備え、
前記電子供給層の表面に溝部を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層をエッチングして、前記溝部を形成する段階である、
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ｐ形半導体層を形成する段階は、前記パッシベーション層の前記開口部に露出した前記電子供給層に、前記ｐ形半導体層となるエピタキシャル層を選択的に成長させる段階である、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記電子供給層の表面に溝部を形成する段階は、
前記電子供給層の一部を覆うマスクを形成する段階と、
前記マスクで覆った領域以外の前記電子供給層に、さらに電子供給層を形成する段階と、
前記マスクを除去する段階と、
を有する段階である請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２３１３９５（Ｐ２００９−２３１３９５Ａ）
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願番号】特願２００８−７２５８３（Ｐ２００８−７２５８３）
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（０００００２０９３）住友化学株式会社 (8,981)
【Ｆターム（参考）】
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