半導体装置の製造方法
【課題】レジスト膜をアッシングにより除去する際に、イオン注入による変質層のポッピングを防止できるとともに、半導体基板の酸化や掘れを抑制できる半導体装置の製造方法を提供する。
【解決手段】表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、半導体基板を加熱するとともに、処理チャンバ内に不活性ガスを導入して処理チャンバ内の圧力を上げるステップと、次いで、処理チャンバ内に酸素ガスを導入し、酸素ガスのプラズマによってレジスト膜をアッシングするステップとを有する。
【解決手段】表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、半導体基板を加熱するとともに、処理チャンバ内に不活性ガスを導入して処理チャンバ内の圧力を上げるステップと、次いで、処理チャンバ内に酸素ガスを導入し、酸素ガスのプラズマによってレジスト膜をアッシングするステップとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、半導体基板上に形成されたレジスト膜をアッシングにより除去する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスでは、微細加工やイオン注入のマスクとして、有機高分子材料よりなるフォトレジスト膜が多用されている。微細加工の際のエッチングマスクやイオン注入の際のイオン注入マスクとして用いられたフォトレジスト膜は、その後に半導体基板上から除去する必要がある。フォトレジスト膜を除去する工程としては、ウェットプロセスとドライプロセスとがあるが、最近ではドライプロセスが多用されるようになっている。
【０００３】
フォトレジスト膜を除去するためのドライプロセスには、通常、アッシングと呼ばれる方法が用いられている。アッシングとは、フォトレジスト膜を気相中でオゾンや酸素プラズマに曝すことにより酸化（灰化）して除去する方法である。アッシングによりフォトレジスト膜を除去する方法については、例えば特許文献１〜４等に記載されている。
【０００４】
一方、半導体装置の微細化に伴い、フォトレジスト材料には、ＫｒＦなどの短波長光に対応した有機高分子材料が採用されている。しかしながら、ＫｒＦレジストなどの微細加工用のフォトレジスト材料は、耐熱性が低く、イオン注入、特にＭＩＳＦＥＴのソース／ドレイン領域等を形成するための高注入量のイオン注入などの際に、熱や注入ダメージによって表面が変質することが知られている。
【０００５】
フォトレジスト膜の表面に変質層が形成された状態でアッシング処理を減圧下で行うと、変質していないフォトレジスト膜内部の溶剤がガス化しようとして内部圧力が高くなる。この内部圧力に変質層が耐えきれなくなると、変質層の剥がれ（ポッピング）が生じ、剥がれた変質層はダストの原因となる。
【０００６】
ポッピングを防止する方法として、例えば特許文献１には、フォトレジスト膜中の溶剤が気化しない所定の圧力に加圧した状態でアッシングを行う方法が開示されている。
【０００７】
また、特許文献３には、フォトレジスト膜がポッピングを起こしにくい温度でアッシングを行うことが開示されている。
【特許文献１】特開昭６３−２６５４２８号公報
【特許文献２】特開平０５−１６００２１号公報
【特許文献３】特開２００５−０６４０６２号公報
【特許文献４】特開２００６−５１３５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載のように、アッシングの際の酸素プラズマ処理時にチャンバ内圧力を上げることにより、フォトレジスト膜内部の溶剤のガス化圧力と外部の圧力とを平衡させることができる。これにより、フォトレジスト膜のポッピングを抑制することができる。
【０００９】
しかしながら、特許文献１に記載の方法では、チャンバ内圧力を上げることによって酸素分圧も上がるため、半導体基板の酸化が促進されることになる。例えばＭＩＳＦＥＴのソース／ドレイン領域の形成工程への適用を考慮した場合、酸素分圧の増加によってソース／ドレイン領域のシリコン基板やゲート電極を構成するポリシリコンの酸化量が増加することになる。近年のＭＩＳＦＥＴではソース／ドレイン領域が極めて浅いため、酸化膜に取り込まれる不純物の量が無視できなくなり、ソース／ドレイン抵抗やコンタクト抵抗の増大等を引き起こすことになる。
【００１０】
酸化を抑える手法としては、例えば特許文献４に記載されているように、水素を用いてアッシングすることも考えられる。しかしながら、近年のＭＩＳＦＥＴの製造プロセスでは、ソース／ドレイン領域のイオン注入を、シリコン基板表面がシリコン酸化膜によって覆われていない状態で行うことがある。この場合、水素によってシリコン基板がエッチングされてしまい、基板の掘れという新たな問題が生じてしまう。
【００１１】
本発明の目的は、フォトレジスト膜をアッシングにより除去する際に、変質層のポッピングを抑制しうるとともに、半導体基板の酸化や掘れを防止しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、前記処理チャンバ内に搬入した前記半導体基板を加熱するとともに、前記処理チャンバ内に不活性ガスを導入して前記処理チャンバ内の圧力を上げるステップと、次いで、前記処理チャンバ内に酸素ガスを導入し、前記酸素ガスのプラズマによって前記レジスト膜をアッシングするステップとを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、レジスト膜のアッシングの際に、処理チャンバ内に不活性ガスを導入することにより、酸素分圧を高くすることなく処理チャンバ内の圧力を高めるので、アッシングの際に半導体基板を加熱した場合でも、レジスト膜の内部から変質層に加わる圧力を、処理チャンバ内の圧力によって抑えることができ、レジスト膜の変質層のポッピングを効果的に防止することができる。
【００１４】
また、処理チャンバ内の酸素分圧を高くする必要がないので、半導体基板が酸化されるのを抑制することができる。また、アッシングには水素を用いる必要がないので、シリコンが露出した処理基板をアッシング処理する場合にも、基板がダメージを受けることはない。また、不活性ガスをプラズマ化せずに、酸素ラジカルだけを用いてアッシング処理を行うことにより、処理基板に与えるダメージを抑制することができる。
【００１５】
したがって、ＫｒＦ用レジストのように微細化に向くが耐熱性の弱いレジスト材料を用いるような場合でも、レジスト膜の変質層のポッピングを効果的に防止しつつアッシングによる除去が可能となる。
【発明を実施するための最良の形態】
【００１６】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図６を用いて説明する。
【００１７】
図１乃至図３は本実施形態による半導体装置の製造方法を示す工程断面図、図４は本実施形態によるアッシング装置の構造を示す概略図、図５は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャート、図６は処理チャンバ内の酸素分圧を変化したときの処理基板の酸化量と酸素分圧との関係を示すグラフである。
【００１８】
はじめに、本発明の適用が考えられる半導体装置の製造プロセスの一例について図１乃至図３を用いて説明する。
【００１９】
まず、シリコン基板１０の表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜１２を形成する。なお、図において、中央の素子分離膜１２と右側の素子分離膜１２との間の活性領域はＮ型ＭＩＳＦＥＴ形成領域であり、他の活性領域はＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００２０】
次いで、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなる犠牲酸化膜１４を形成する。犠牲酸化膜１４は、ウェル注入を行う際にシリコン基板１０の表面が汚染されるのを防止するための膜である。
【００２１】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＰウェル１６を、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＮウェル１８を、それぞれ形成する（図１（ａ））。
【００２２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜１４を除去する。
【００２３】
次いで、犠牲酸化膜１４を除去することにより露出したシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜２０を形成する。
【００２４】
次いで、全面に、例えばＣＶＤ法により、多結晶シリコン膜２２を堆積する（図１（ｂ））。
【００２５】
次いで、フォトリソグラフィ及びドライエッチングにより、多結晶シリコン膜２２をパターニングし、ゲート絶縁膜２０上に、多結晶シリコン膜２２よりなるゲート電極２４を形成する。
【００２６】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４をマスクとして砒素や燐等のドナー不純物イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０内に、ＬＤＤ領域或いはエクステンション領域としての不純物拡散領域２６を形成する。同様に、Ｐ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４をマスクとして硼素等のアクセプタ不純物イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０内に、ＬＤＤ領域或いはエクステンション領域としての不純物拡散領域２８を形成する（図１（ｃ））。
【００２７】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極２４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜３０を形成する（図２（ａ））。
【００２８】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を露出し、Ｐ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜３２を形成する（図２（ｂ））。
【００２９】
次いで、フォトレジスト膜３２、ゲート電極２４及び側壁絶縁膜３０をマスクとして砒素や燐等のドナー不純物イオンをイオン注入し、Ｎ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４の両側のシリコン基板１０内に、ソース／ドレイン領域の高濃度領域となる不純物拡散領域３４を形成する。不純物拡散領域３４は、例えば、燐イオンを、加速エネルギー１０ｋｅＶ、注入量５×１０１５ｃｍ−２の条件でイオン注入を行うことにより、形成する。
【００３０】
このとき、不純物拡散領域３４を形成する際のイオン注入条件（例えば、１×１０１５ｃｍ−２程度以上の高注入量の場合）によっては、イオン注入に伴う発熱や注入ダメージによって、フォトレジスト膜３２の表面領域に変質層３２ａが形成される（図３（ａ））。なお、変質層３２ａとは、イオン注入に伴う発熱や注入ダメージによって硬化した部分であり、アッシング処理上の観点からは、変質していない他の領域よりもアッシングレートが遅いという特徴を有している。
【００３１】
次いで、フォトレジスト膜３２を、アッシングにより除去する。
【００３２】
次いで、例えば１３０℃に加熱した硫酸・過酸化水素水によるウェット処理を行い、シリコン基板１０を洗浄する。
【００３３】
次いで、Ｎ型ＭＩＳＦＥＴの不純物拡散領域３４の形成と同様にして、Ｐ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２２の両側のシリコン基板１０内に、ソース／ドレイン領域の高濃度領域となる不純物拡散領域３６を形成する。この場合にも、不純物拡散領域３６を形成する際のイオン注入条件によっては、フォトレジスト膜の表面領域に変質層が形成される。
【００３４】
次いで、例えば窒素雰囲気中で熱処理を行い、注入した不純物イオンを活性化し、不純物拡散領域２６，３４よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域３８と、不純物拡散領域２８，３６よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域４０とを形成する（図３（ｂ））。
【００３５】
こうして、シリコン基板１０上に、ゲート電極２２及びソース／ドレイン領域３８を有するＮ型ＭＩＳＦＥＴと、ゲート電極２２及びソース／ドレイン領域４０を有するＰ型ＭＩＳＦＥＴとを完成する。
【００３６】
この後、必要に応じてサリサイドプロセスや他の素子の形成等を行った後、バックエンドプロセス等を経て、半導体装置が完成する。
【００３７】
次に、本発明の主たる特徴であるフォトレジスト膜のアッシング方法について説明する。本発明のアッシング方法は、表面領域にイオン注入による変質層が形成されたフォトレジスト膜の除去に好適である。例えば上述のＭＩＳＦＥＴの形成プロセスでは、フォトレジスト膜３２の除去工程に適用することができる。本工程のみならず、不純物拡散領域２６，２８，３６を形成する際のイオン注入工程、その他のイオン注入工程において、フォトレジスト膜に変質層が形成されるような場合には、本発明のアッシング方法が有効である。
【００３８】
次に、本実施形態によるフォトレジスト膜のアッシング方法について図４及び図５を用いて説明する。
【００３９】
図４は本実施形態によるアッシング装置の構造を示す概略図である。図４に示すアッシング装置は、予備排気や処理基板の予備加熱等を行うためのロードロックチャンバ５０と、アッシング処理を行う処理チャンバ６０とを有している。ロードロックチャンバ５０と処理チャンバ６０とは、真空搬送路７０によって接続されており、ロードロックチャンバ５０と処理チャンバ６０との間で処理基板８０を受け渡しできるようになっている。ロードロックチャンバ５０と真空搬送路７０との間、真空搬送路７０と処理チャンバ６０との間には、それぞれバルブ７２，７４が設けられている。
【００４０】
ロードロックチャンバ５０には、ロードロックチャンバ５０に処理基板８０を出し入れするための処理基板搬送口５２と、ロードロックチャンバ５０内に所定のガスを導入するガス導入配管５４と、ロードロックチャンバ５０内の排気や圧力制御を行うための圧力制御装置５６とが設けられている。ロードロックチャンバ５０内には、ロードロックチャンバ５０に搬送した処理基板８０を予備加熱するためのヒータ５８と、処理基板８０に紫外線（ＵＶ）を照射する紫外線光源７６が設けられている。
【００４１】
処理チャンバ６０は、プラズマを発生するプラズマ発生室６０ａと、プラズマ発生室６０ａで生成したプラズマを用いてアッシング処理を行うプラズマ処理室６０ｂとを有している。
【００４２】
プラズマ発生室６０ａには、アッシング用のガスを導入するガス導入配管６２と、ガス導入配管６２から導入されたガスをプラズマ化するためのプラズマ発生装置６４が設けられている。プラズマ発生装置６４は、マイクロ波励起型のプラズマ発生装置や、平衡平板型のＲＦプラズマ発生装置である。
【００４３】
プラズマ処理室６０ｂには、プラズマ処理室６０ｂ内の排気や圧力制御を行うための圧力制御装置６６が設けられている。プラズマ処理室６０ｂ内には、処理チャンバ６０に搬送した処理基板８０を加熱するためのヒータ６８が設けられている。
【００４４】
図５は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。縦軸はチャンバ内圧力であり、横軸は時間である。
【００４５】
まず、処理基板搬送口５２から、処理基板８０をロードロックチャンバ５０内に搬入する（図５中、時間Ｔ０）。処理基板８０は、例えば図３（ａ）に示すように、表面に変質層３２ａが形成されたフォトレジスト膜３２を有するシリコン基板１０である。
【００４６】
次いで、圧力制御装置５６により、ロードロックチャンバ５０内を真空引きする。この際、必要に応じて、ヒータ５８によって処理基板８０を予備加熱してもよい。
【００４７】
次いで、ロードロックチャンバ５０内が所定の圧力になった後（図５中、時間Ｔ１）、バルブ７２を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００４８】
次いで、バルブ７２を閉じ、バルブ７４を開き、真空に引いた処理チャンバ６０内へ処理基板８０を搬送する（図５中、時間Ｔ１〜時間Ｔ２）。
【００４９】
次いで、プラズマ処理室６０ｂ内に、窒素ガスやアルゴン等の不活性ガス、例えば窒素ガスを、例えば５０００ｓｃｃｍの流量で供給し、プラズマ処理室６０ｂ内の圧力を７６０Ｔｏｒｒ程度まで上げる（図５中、時間Ｔ２）。また、不活性ガスの導入と同時に、ヒータ６８によって、処理基板８０を１５０〜３００℃程度の温度まで加温する。
【００５０】
処理基板８０の温度が上がると、フォトレジスト膜３２の内部の変質していない領域中の溶剤がガス化しようとして、フォトレジスト膜３２内部のガス圧が上がる。しかしながら、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の加温と同時にプラズマ処理室６０ｂ内に不活性ガスを導入し、プラズマ処理室６０ｂ内の圧力を１００〜７６０Ｔｏｒｒ程度の高い圧力に設定している。このため、フォトレジスト膜３２の内部から変質層３２ａに加わる圧力を、プラズマ処理室６０ｂ内の圧力によって抑えることができる。これにより、フォトレジスト膜３２内部から変質層３２ａに加わる圧力が、フォトレジスト膜３２の変質層３２ａが破れるほどに大きくなることを防止することができ、フォトレジスト膜３２のポッピングを防止することができる。
【００５１】
なお、プラズマ処理室６０ｂ内の圧力は、フォトレジスト膜３２のポッピングの防止の観点からは１０気圧程度まで上げてもよいが、その場合には安全のために高圧対応の処理装置を用いる必要がある。通常の減圧処理装置を用いる場合には、プラズマ処理室６０ｂ内の圧力は、１００〜７６０Ｔｏｒｒ程度に制御することが望ましい。
【００５２】
次いで、プラズマ処理室６０ｂ内の圧力が所定の圧力に、処理基板８０の温度が所定の温度に落ち着くまで、例えば数十秒〜数分程度、プラズマ処理室６０ｂ内の圧力を上げた状態且つ処理基板８０を加温した状態で放置する（図５中、時間Ｔ２〜時間Ｔ３）。
【００５３】
次いで、プラズマ処理室６０ｂ内の圧力及び処理基板８０の温度が落ち着いた後、ガス導入配管６２からプラズマ発生室６０ａ内に、酸素ガスを、例えば２００〜１０００ｓｃｃｍの流量で供給する（図５中、時間Ｔ３）。
【００５４】
次いで、処理チャンバ６０内の酸素分圧が安定した後、プラズマ発生装置６４によって、プラズマ発生室６０ａ内に導入した酸素ガスをプラズマ化する（図５中、時間Ｔ４）。そして、ダウンフローによって、プラズマ中の酸素ラジカル（Ｏ＊）を、プラズマ処理室６０ｂ内に導入する。
【００５５】
ダウンフロー型のアッシング装置を適用することにより、プラズマの生成効率を低下することなく処理チャンバ６０内の圧力を高めることができる。また、不活性ガスをプラズマ化しないことで、処理基板８０へのダメージを抑えることができる。
【００５６】
本実施形態によるフォトレジスト膜のアッシング方法では、不活性ガスを導入することにより、処理チャンバ６０内の酸素分圧を高くすることなくプラズマ処理室６０ｂ内の圧力を高めている。これにより、処理基板８０が酸化されるのを抑制することができる。
【００５７】
次いで、プラズマ処理室６０ｂ内の酸素ラジカルによって、処理基板８０上に形成されたフォトレジスト膜を灰化し、除去する（図５中、時間Ｔ４〜時間Ｔ５）。
【００５８】
次いで、プラズマ発生装置６４を停止してプラズマをオフにした後（図５中、時間Ｔ５）、ガス導入配管６２からの酸素ガスの供給を停止する（図５中、時間Ｔ６）。
【００５９】
次いで、圧力制御装置６６により処理チャンバ６０内を真空引きするとともに、ヒータ６８をオフにして処理基板８０を降温する（図５中、時間時間Ｔ６〜時間Ｔ７）。
【００６０】
次いで、処理チャンバ６０内の圧力が所定の圧力になった後（図５中、時間Ｔ７）、バルブ７４を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００６１】
次いで、バルブ７４を閉じ、バルブ７２を開き、真空に引いたロードロックチャンバ５０内へ処理基板８０を搬送する。
【００６２】
次いで、ガス導入配管５２から処理チャンバ５０内に不活性ガス、例えば窒素ガスを導入し、ロードロックチャンバ５０内を大気圧に戻す。
【００６３】
次いで、処理基板搬送口５２を介してロードロックチャンバ５０内から処理基板８０を取り出し、一連のアッシング処理を完了する。
【００６４】
図６は、本実施形態によるフォトレジスト膜のアッシング方法において処理チャンバ６０内の酸素分圧を変化したときの、処理基板の酸化量と酸素分圧との関係を示すグラフである。
【００６５】
図６に示すように、酸素分圧が１２００ｍＴｏｒｒを超えると、処理基板の酸化量が増加することが判る。酸素分圧が１２００ｍＴｏｒｒのときのデータ及び酸素分圧が１４４０ｍＴｏｒｒの時のデータからグラフの傾きを求めると、０．０１５ｎｍ／２００ｍＴｏｒｒの関係が得られる。この結果から、酸素分圧を２０Ｔｏｒｒ程度に設定した場合には、約１．５ｎｍ程度の酸化量が見込まれる。
【００６６】
一方、ＭＩＳＦＥＴのエクステンション領域（不純物拡散領域２６，２８に相当）のイオン注入直後の深さは、１×１０１８ｃｍ−３の濃度で見て約１５ｎｍ程度である。基板の酸化により消費される基板の厚さが酸化膜厚の半分程度であることを考慮すると、１．５ｎｍの酸化膜が形成された場合、エクステンション領域の約５％が酸化によって消費されることになる。エクステンション領域の消費を１％以下に抑えるためには、酸素分圧を４Ｔｏｒｒ以下に設定する必要がある。
【００６７】
このように、本実施形態によれば、フォトレジスト膜のアッシングの際に、プラズマ処理室内に不活性ガスを導入することにより、酸素分圧を高くすることなくプラズマ処理室内の圧力を高めるので、アッシングの際に処理基板を加熱した場合でも、フォトレジスト膜の内部から変質層に加わる圧力を、プラズマ処理室内の圧力によって抑えることができ、フォトレジスト膜のポッピングを効果的に防止することができる。また、処理基板が酸化されるのを抑制することができる。また、アッシングには水素を用いる必要がないので、シリコンが露出した処理基板をアッシング処理する場合にも、基板がダメージを受けることはない。また、不活性ガスをプラズマ化しないことにより、処理基板に与えるダメージを抑制することができる。したがって、ＫｒＦ用レジストのように微細化に向くが耐熱性の弱いフォトレジスト材料を用いるような場合でも、フォトレジスト膜のポッピングを効果的に防止しつつアッシングによる除去が可能となる。
【００６８】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図７を用いて説明する。
【００６９】
なお、図１乃至図６に示す第１実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００７０】
図７は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【００７１】
本実施形態では、図１乃至図３に示す半導体装置の製造方法に適用可能な他のフォトレジスト膜のアッシング方法について図７を用いて説明する。縦軸はチャンバ内圧力であり、横軸は時間である。
【００７２】
まず、処理基板搬送口５２から、処理基板８０をロードロックチャンバ５０内に搬送する（図７中、時間Ｔ０）。処理基板８０は、例えば図３（ａ）に示すように、表面に変質層３２ａが形成されたフォトレジスト膜３２を有するシリコン基板１０である。
【００７３】
次いで、圧力制御装置５６により、ロードロックチャンバ５０内を真空引きする。この際、必要に応じて、ヒータ５８によって処理基板８０を予備加熱してもよい。
【００７４】
次いで、ロードロックチャンバ５０内が所定の圧力になった後（図７中、時間Ｔ１）、紫外線光源７６を駆動し、処理基板８０に紫外線を照射する（図７中、時間Ｔ１〜時間Ｔ２）。この紫外線照射により、変質していないフォトレジスト膜３２の内部の領域が架橋して硬化され、後の加温の際にガス化する溶剤の量を低減することができる。
【００７５】
次いで、紫外線光源７６からの紫外線の照射を停止した後（図７中、時間Ｔ２）、バルブ７２を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００７６】
次いで、バルブ７２を閉じ、バルブ７４を開き、真空に引いた処理チャンバ６０内へ処理基板８０を搬送する（図７中、時間Ｔ２〜時間Ｔ３）。
【００７７】
なお、処理基板８０への紫外線照射は、処理基板８０の加温前（時間Ｔ３よりも前）に行えばよく、ロードロックチャンバ５０内ではなく、処理チャンバ６０へ搬送した後に行ってもよい。
【００７８】
次いで、プラズマ処理室６０ｂ内に不活性ガス、例えば窒素ガスを、例えば５０００ｓｃｃｍの流量で供給し、プラズマ処理室６０ｂ内の圧力を７６０Ｔｏｒｒ程度まで上げる（図７中、時間Ｔ３）。また、不活性ガスの導入と同時に、ヒータ６８によって、処理基板８０を１５０〜３００℃程度の温度まで加温する。
【００７９】
処理基板８０の温度が上がると、フォトレジスト膜３２の内部の変質していない領域中の溶剤がガス化しようとして、フォトレジスト膜３２内部のガス圧が上がる。しかしながら、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の加温と同時にプラズマ処理室６０ｂ内に不活性ガスを導入し、プラズマ処理室６０ｂ内の圧力を１００〜７６０Ｔｏｒｒ程度の高い圧力に設定している。このため、フォトレジスト膜３２の内部から変質層３２ａに加わる圧力を、プラズマ処理室６０ｂ内の圧力によって抑えることができる。また、紫外線照射により、発生するガスの総量も減少している。これにより、フォトレジスト膜３２内部から変質層３２ａに加わる圧力が、フォトレジスト膜３２の変質層３２ａが破れるほどに大きくなることを防止することができ、フォトレジスト膜３２のポッピングを防止することができる。
【００８０】
なお、プラズマ処理室６０ｂ内の圧力は、フォトレジスト膜３２のポッピングの防止の観点からは１０気圧程度まで上げてもよいが、その場合には安全のために高圧対応の処理装置を用いる必要がある。通常の減圧処理装置を用いる場合には、プラズマ処理室６０ｂ内の圧力は、１００〜７６０Ｔｏｒｒ程度に制御することが望ましい。
【００８１】
次いで、プラズマ処理室６０ｂ内の圧力が所定の圧力に、処理基板８０の温度が所定の温度に落ち着くまで、例えば数十秒〜数分程度、プラズマ処理室６０ｂ内の圧力を上げた状態且つ処理基板８０を加温した状態で放置する（図７中、時間Ｔ３〜時間Ｔ４）。
【００８２】
次いで、プラズマ処理室６０ｂ内の圧力及び処理基板８０の温度が落ち着いた後、ガス導入配管６２からプラズマ発生室６０ａ内に、酸素ガスを、例えば２００〜１０００ｓｃｃｍの流量で供給する（図７中、時間Ｔ４）。
【００８３】
次いで、処理チャンバ６０内の酸素分圧が安定した後、プラズマ発生装置６４によって、プラズマ発生室６０ａ内に導入した酸素ガスをプラズマ化する（図５中、時間Ｔ５）。そして、ダウンフローによって、プラズマ中の酸素ラジカル（Ｏ＊）を、プラズマ処理室６０ｂ内に導入する。
【００８４】
本実施形態によるフォトレジスト膜のアッシング方法では、不活性ガスを導入することにより、プラズマ処理室６０ｂ内の酸素分圧を高くすることなくプラズマ処理室６０ｂ内の圧力を高めている。これにより、処理基板８０が酸化されるのを抑制することができる。
【００８５】
次いで、プラズマ処理室６０ｂ内の酸素ラジカルによって、処理基板８０上に形成されたフォトレジスト膜を灰化し、除去する（図７中、時間Ｔ５〜時間Ｔ６）。
【００８６】
次いで、プラズマ発生装置６４を停止してプラズマをオフにした後（図７中、時間Ｔ６）、ガス導入配管６２からの酸素ガスの供給を停止する（図７中、時間Ｔ７）。
【００８７】
次いで、圧力制御装置６６により処理チャンバ６０内を真空引きするとともに、ヒータ６８をオフにして処理基板８０を降温する（図７中、時間時間Ｔ７〜時間Ｔ８）。
【００８８】
次いで、処理チャンバ６０内の圧力が所定の圧力になった後（図５中、時間Ｔ７）、バルブ７４を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００８９】
次いで、バルブ７４を閉じ、バルブ７２を開き、真空に引いたロードロックチャンバ５０内へ処理基板８０を搬送する。
【００９０】
次いで、ガス導入配管５２から処理チャンバ５０内に不活性ガス、例えば窒素ガスを導入し、ロードロックチャンバ５０内を大気圧に戻す。
【００９１】
次いで、処理基板搬送口５２を介してロードロックチャンバ５０内から処理基板８０を取り出し、一連のアッシング処理を完了する。
【００９２】
このように、本実施形態によれば、フォトレジスト膜のアッシングの際に、処理基板の加温前に、フォトレジスト膜に紫外線を照射して硬化させるので、処理基板の加熱した際にフォトレジスト膜内部から変質層に加わる圧力を低減することができる。これにより、フォトレジスト膜のポッピングを更に効果的に防止することができる。
【００９３】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図８を用いて説明する。
【００９４】
なお、図１乃至図７に示す第１及び第２実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９５】
図８は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【００９６】
本実施形態では、図１乃至図３に示す半導体装置の製造方法に適用可能な他のフォトレジスト膜のアッシング方法について図８を用いて説明する。縦軸はチャンバ内圧力であり、横軸は時間である。
【００９７】
本実施形態によるフォトレジスト膜のアッシング方法は、図８に示すように、基本的には図５に示す第１実施形態によるフォトレジスト膜のアッシング方法と同様である。本実施形態によるフォトレジスト膜のアッシング方法の主たる特徴は、時間Ｔ２〜時間Ｔ３のステップにおける不活性ガスの導入方法にある。
【００９８】
第１実施形態によるフォトレジスト膜のアッシング方法では、図５に示すように、時間Ｔ２〜時間Ｔ３のステップにおいて、プラズマ処理室６０ｂ内の圧力が連続的に変化するように、プラズマ処理室６０ｂ内に不活性ガスを導入している。
【００９９】
一方、本実施形態によるフォトレジスト膜のアッシング方法では、図８に示すように、時間Ｔ２〜時間Ｔ３のステップにおいて、プラズマ処理室６０ｂ内の圧力が段階的に変化するように、プラズマ処理室６０ｂ内に不活性ガスを導入している。
【０１００】
フォトレジスト膜３２のポッピングは、処理基板８０の温度が高くなるほどに生じやすくなる。このため、プラズマ処理室６０ｂ内の圧力は、処理基板８０の温度に応じて適宜制御することが望ましい。そこで、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の温度を逐次測定し、測定した処理基板８０の温度においてフォトレジスト膜３２内部の圧力と処理チャンバ内の圧力とが平衡するように、不活性ガスのガス流量を段階的に増加していく。これにより、フォトレジスト膜３２のポッピングを効果的に防止することができる。
【０１０１】
このように、本実施形態によれば、プラズマ処理室内に不活性ガスを導入する際に、処理基板の温度に応じて、フォトレジスト膜内部の圧力と処理チャンバ内の圧力とが平衡するように、不活性ガスのガス流量を段階的に増加するので、フォトレジスト膜のポッピングを効果的に防止することができる。
【０１０２】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図９及び図１０を用いて説明する。
【０１０３】
図９は本実施形態による半導体装置の製造方法を示す工程断面図、図１０はＮ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す図である。
【０１０４】
イオン注入によるフォトレジスト膜の変質を抑制するための処理として、フォトレジスト膜のパターニング後、イオン注入の前に、紫外線照射を行うことがある。例えば、図１乃至図３に示す第１実施形態による半導体装置の製造方法では、図２（ｂ）に示す工程の後、図３（ａ）に示す工程の前に、この紫外線照射工程が行われる（図９（ａ）を参照）。この紫外線照射工程では、処理基板を加熱した状態で、紫外線を照射する。
【０１０５】
しかしながら、ＫｒＦ用レジストなどの微細加工用フォトレジスト材料は、耐熱性に劣るため、イオン注入時の変質抑制のためのこの紫外線照射の際にシュリンクしてしまい（図９（ｂ）を参照）、最悪の場合、設計通りの場所にイオン注入できないことがある。
【０１０６】
そこで、本実施形態では、紫外線照射の際の加熱に伴うフォトレジスト膜のシュリンクによる不具合を抑制しうる半導体装置の製造方法を示す。
【０１０７】
本願発明者等が検討したところ、フォトレジスト膜のシュリンク量は、紫外線照射の際の基板の加熱温度に大きく依存することが判明した。表１は、線幅が０．２５μｍ及び０．５０μｍのＫｒＦ用レジストよりなるレジストパターンに紫外線照射工程を施したときの線幅変化量をまとめたものである。紫外線照射の際には、５０℃、１１０℃、１５０℃又は１９０℃の温度で基板を加熱した。
【０１０８】
【表１】
表１に示すように、レジストパターンの線幅変化量は、基板の加熱温度が高くなるほどに増加する。また、線幅が太いほどにその変化量も大きくなる。例えば、線幅が０．２５μｍのレジストパターンの場合には、１９０℃で加熱した場合の線幅変化量は−４９．９ｎｍであったのに対し、５０℃で加熱した場合の線幅変化量は−１９．９ｎｍであった。また、線幅が０．５μｍのレジストパターンの場合には、１９０℃で加熱した場合の線幅変化量は−７２．９ｎｍであったのに対し、５０℃で加熱した場合の線幅変化量は−３８．１ｎｍであった。
【０１０９】
また、本願発明者等が検討したところ、レジストパターンの線幅変化量は、レジストパターンの線幅及び加熱温度が一定であれば、ほぼ一定であることが判明した。換言すれば、紫外線照射の際の加熱温度を適宜設定することにより、レジストパターンの線幅変化量を制御することができる。
【０１１０】
図１０はＮ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す平面図及びその平面図に対応する回路図である。図１０（ａ）が平面図であり、図１０（ｂ）が回路図である。
【０１１１】
図１０（ａ）に示すように、フォトレジスト膜３２が矩形状の点線で示す２つの開口部３２ｂを有しており、これら開口部３２ｂが間隔ｄで隣接している場合を考える。また、この２つの開口部３２ｂの間には、活性領域１２ａが設けられているものとする。この場合、Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入は、フォトレジスト膜３２によりマスクされ、活性領域１２ａ内には行われないようにする必要がある。この目的のもと、フォトレジスト膜３２の開口部３２ｂと活性領域１２ａとの間には、所定の被り量を設ける必要がある。
【０１１２】
フォトレジスト膜３２のシュリンクを考慮した場合、フォトレジスト膜３２のシュリンク量は、
シュリンク量≦（被り量）−（位置ずれ／線幅ばらつきマージン）
の関係を満たす必要がある。
【０１１３】
例えば、被り量が１００ｎｍ、位置ずれ／線幅ばらつきマージンが５０ｎｍであると仮定すると、シュリンク許容量は、
シュリンク量≦１００−５０＝５０ｎｍ
となる。したがって、この場合には、紫外線照射によるレジストパターンの線幅変化量が５０ｎｍ以下となるように、紫外線照射の際の加熱温度を設定すればよい。パターニング直後のレジストパターンの線幅が２５０ｎｍの場合、表１に示すように、紫外線照射の際の加熱温度が１９０℃のときのレジストパターンの線幅変化量が−４９．９ｎｍである。したがって、紫外線照射の際の加熱温度を約１９０℃以下に設定することにより、上述の関係を満たすシュリンク量を実現することができる。
【０１１４】
また、例えば、被り量が９０ｎｍ、位置ずれ／線幅ばらつきマージンが５０ｎｍであると仮定すると、シュリンク許容量は、
シュリンク量≦１００−５０＝４０ｎｍ
となる。したがって、この場合には、紫外線照射によるレジストパターンの線幅変化量が４０ｎｍ以下となるように、紫外線照射の際の加熱温度を設定すればよい。パターニング直後のレジストパターンの線幅が５００ｎｍの場合、表１に示すように、紫外線照射の際の加熱温度が５０℃のときのレジストパターンの線幅変化量が−３８．１ｎｍである。したがって、紫外線照射の際の加熱温度を約５０℃以下に設定することにより、上述の関係を満たすシュリンク量を実現することができる。
【０１１５】
上述のように、紫外線照射時の加熱温度を下げれば、レジストパターンのシュリンク量を小さくすることができる。ただし、加熱温度を０℃以下に下げるとフォトレジスト膜中の水分が凍ってフォトレジスト材料が変質してしまう。また、加熱温度が１９０℃を超えるとシュリンク量が大きくなって素子の設計が困難となる。したがって、紫外線照射時の加熱温度は、０℃から１９０℃の範囲で所望のシュリンク量を実現できる温度に設定することが望ましい。
【０１１６】
また、紫外線照射工程における温度の制御性を向上する観点から、紫外線照射に用いる光源には、赤外線や可視光を抑えたものを適用することが望ましい。
【０１１７】
このようにしてフォトレジスト膜のパターニング後に紫外線照射を行うことにより、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１１８】
イオン注入後のフォトレジスト膜の除去には、例えば第１乃至第３実施形態によるフォトレジスト膜のアッシング方法を適用することができる。これにより、本実施形態の効果と相俟って、フォトレジスト膜のポッピングを更に抑制することができる。
【０１１９】
このように、本実施形態によれば、フォトレジスト膜のパターニング後、イオン注入前に、紫外線照射によりフォトレジスト膜を改質する工程を有する半導体装置の製造方法において、紫外線照射の際の加熱によるレジストパターンのシュリンク量を考慮して処理基板の加熱温度を制御するので、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１２０】
［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について図１１を用いて説明する。なお、図１乃至図１０に示す第１乃至第４実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【０１２１】
図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２２】
第４実施形態で示したように、紫外線照射工程で生じるレジストパターンの線幅変化量は、レジストパターンの線幅及び加熱温度が一定であれば、ほぼ一定である。上記第４実施形態では、フォトレジスト膜のパターニング後に行う紫外線照射の際の加熱温度によってレジストパターンのシュリンク量を制御したが、レジストパターンの設計段階においてシュリンク量を考慮することも考えられる。
【０１２３】
すなわち、紫外線照射の際の加熱温度を予め設定しておき、形成しようとするレジストパターンの線幅に応じて、その線幅に対応するシュリンク量を上乗せして、パターン設計を行う。
【０１２４】
すなわち、フォトレジスト膜３２の形成過程では、紫外線照射工程におけるレジストパターンのシュリンクを加味して、レジストパターンの線幅を太めに形成する（図１１（ａ）参照）。
【０１２５】
次いで、紫外線照射工程を行い、その際のレジストパターンのシュリンクによって、レジストパターンの線幅が所望の値になるようにする（図１１（ｂ）参照）。
【０１２６】
例えば、紫外線照射の際の加熱温度を１５０℃で行う場合において、紫外線照射後のレジストパターンの線幅が２５０ｎｍ狙いのときには、１５０℃におけるシュリンク量、２６．３ｎｍ（表１を参照）を考慮して、パターニング直後のレジストパターンの線幅が２７６．３ｎｍとなるように、マスクパターンや露光条件の設定を行う。
【０１２７】
また、例えば、紫外線照射の際の加熱温度を１５０℃で行う場合において、紫外線照射後のレジストパターンの線幅が５００ｎｍ狙いのときには、１５０℃におけるシュリンク量、６２．１ｎｍ（表１を参照）を考慮して、パターニング直後のレジストパターンの線幅が５６２．１ｎｍとなるように、マスクパターンや露光条件の設定を行う。
【０１２８】
このようなマスクパターンを設計するために、フォトレジスト材料、紫外線照射工程における加熱温度、線幅変化量の関係を表すテーブルを、データベース化して予め用意しておくことが望ましい。
【０１２９】
このようにしてフォトレジスト膜のパターニング後に紫外線照射を行うことにより、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１３０】
イオン注入後のフォトレジスト膜の除去には、例えば第１乃至第３実施形態によるフォトレジスト膜のアッシング方法を適用することができる。これにより、本実施形態の効果と相俟って、フォトレジスト膜のポッピングを更に抑制することができる。
【０１３１】
このように、本実施形態によれば、フォトレジスト膜のパターニング後、イオン注入前に、紫外線照射によりフォトレジスト膜を改質する工程を有する半導体装置の製造方法において、紫外線照射の際の加熱によるレジストパターンのシュリンク量を考慮して、レジストパターンの線幅を設計するので、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１３２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３３】
例えば、上記実施形態では、主としてＫｒＦ用のフォトレジストを例にして説明したが、本発明を適用可能なレジスト材料は、これに限定されるものではない。例えば、ＡｒＦ用のフォトレジストや電子ビーム露光用レジストなど、酸素ガスによりアッシングを行う種々のレジスト材料に適用可能である。
【０１３４】
また、上記実施形態では、不活性ガスをプラズマ化しないため基板ダメージを低減できること、処理チャンバ内の圧力を高めつつプラズマの生成効率を高めることができること等の観点から、図４に示すようなダウンフロー型のアッシング装置を適用したが、必ずしもダウンフロー型のアッシング装置でなくてもよい。
【０１３５】
また、上記第３実施形態では、第１実施形態によるフォトレジスト膜のアッシング方法においてプラズマ処理室６０ｂ内の圧力が段階的に変化する場合を示したが、図７に示す第２実施形態によるフォトレジスト膜のアッシング方法における時間Ｔ３〜時間Ｔ４のステップで処理チャンバ６０内の圧力を段階的に変化するようにしてもよい。また、処理チャンバ６０内の圧力を段階的に上げた後、第１及び第２実施形態の場合と同様に、温度及び圧力が安定するまで放置するようにしてもよい。
【０１３６】
また、上記第４及び第５実施形態では、イオン注入によるフォトレジスト膜の変質を抑制するための処理として、フォトレジスト膜のパターニング後、イオン注入の前に、紫外線照射を行う方法を示したが、紫外線照射の代わりに電子線を照射してもよい。電子線の照射条件は、例えば加速エネルギーを５００ｅＶ、照射量を０．６ｍＣ／ｃｍ２とすることができる。
【０１３７】
また、異なる加速エネルギーで複数回の電子線照射を行ってもよい。これにより、深さ方向の改質の制御を行うことができる。例えば、加速エネルギー５００ｅＶ、照射量０．６ｍＣ／ｃｍ２の条件の電子線照射に加えて、加速エネルギー１０００ｅＶ、照射量０．７ｍＣ／ｃｍ２の条件の電子線照射を行うことができる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の第１実施形態によるアッシング装置の構造を示す概略図である。
【図５】本発明の第１実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【図６】プラズマ処理室内の酸素分圧を変化したときの処理基板の酸化量と酸素分圧との関係を示すグラフである。
【図７】本発明の第２実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【図８】本発明の第３実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【図９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す図である。
【図１１】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１３９】
１０…シリコン基板
１２…素子分離膜
１２ａ…活性領域
１４…犠牲酸化膜
１６…Ｐウェル
１８…Ｎウェル
２０…ゲート絶縁膜
２２…ポリシリコン膜
２４…ゲート電極
２６，２８，３４，３６…不純物拡散領域
３０…側壁絶縁膜
３２…フォトレジスト膜
３２ａ…変質層
３２ｂ…開口部
３８，４０…ソース／ドレイン領域
５０…ロードロックチャンバ
５２…処理基板搬送口
５４，６２…ガス導入配管
５６，６６…圧力制御装置
５８，６８…ヒータ
７０…真空搬送路
７２，７４…バルブ
６０…処理チャンバ
６０ａ…プラズマ発生室
６０ｂ…プラズマ処理室
６４…プラズマ発生装置
７６…紫外線光源
８０…処理基板
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、半導体基板上に形成されたレジスト膜をアッシングにより除去する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスでは、微細加工やイオン注入のマスクとして、有機高分子材料よりなるフォトレジスト膜が多用されている。微細加工の際のエッチングマスクやイオン注入の際のイオン注入マスクとして用いられたフォトレジスト膜は、その後に半導体基板上から除去する必要がある。フォトレジスト膜を除去する工程としては、ウェットプロセスとドライプロセスとがあるが、最近ではドライプロセスが多用されるようになっている。
【０００３】
フォトレジスト膜を除去するためのドライプロセスには、通常、アッシングと呼ばれる方法が用いられている。アッシングとは、フォトレジスト膜を気相中でオゾンや酸素プラズマに曝すことにより酸化（灰化）して除去する方法である。アッシングによりフォトレジスト膜を除去する方法については、例えば特許文献１〜４等に記載されている。
【０００４】
一方、半導体装置の微細化に伴い、フォトレジスト材料には、ＫｒＦなどの短波長光に対応した有機高分子材料が採用されている。しかしながら、ＫｒＦレジストなどの微細加工用のフォトレジスト材料は、耐熱性が低く、イオン注入、特にＭＩＳＦＥＴのソース／ドレイン領域等を形成するための高注入量のイオン注入などの際に、熱や注入ダメージによって表面が変質することが知られている。
【０００５】
フォトレジスト膜の表面に変質層が形成された状態でアッシング処理を減圧下で行うと、変質していないフォトレジスト膜内部の溶剤がガス化しようとして内部圧力が高くなる。この内部圧力に変質層が耐えきれなくなると、変質層の剥がれ（ポッピング）が生じ、剥がれた変質層はダストの原因となる。
【０００６】
ポッピングを防止する方法として、例えば特許文献１には、フォトレジスト膜中の溶剤が気化しない所定の圧力に加圧した状態でアッシングを行う方法が開示されている。
【０００７】
また、特許文献３には、フォトレジスト膜がポッピングを起こしにくい温度でアッシングを行うことが開示されている。
【特許文献１】特開昭６３−２６５４２８号公報
【特許文献２】特開平０５−１６００２１号公報
【特許文献３】特開２００５−０６４０６２号公報
【特許文献４】特開２００６−５１３５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載のように、アッシングの際の酸素プラズマ処理時にチャンバ内圧力を上げることにより、フォトレジスト膜内部の溶剤のガス化圧力と外部の圧力とを平衡させることができる。これにより、フォトレジスト膜のポッピングを抑制することができる。
【０００９】
しかしながら、特許文献１に記載の方法では、チャンバ内圧力を上げることによって酸素分圧も上がるため、半導体基板の酸化が促進されることになる。例えばＭＩＳＦＥＴのソース／ドレイン領域の形成工程への適用を考慮した場合、酸素分圧の増加によってソース／ドレイン領域のシリコン基板やゲート電極を構成するポリシリコンの酸化量が増加することになる。近年のＭＩＳＦＥＴではソース／ドレイン領域が極めて浅いため、酸化膜に取り込まれる不純物の量が無視できなくなり、ソース／ドレイン抵抗やコンタクト抵抗の増大等を引き起こすことになる。
【００１０】
酸化を抑える手法としては、例えば特許文献４に記載されているように、水素を用いてアッシングすることも考えられる。しかしながら、近年のＭＩＳＦＥＴの製造プロセスでは、ソース／ドレイン領域のイオン注入を、シリコン基板表面がシリコン酸化膜によって覆われていない状態で行うことがある。この場合、水素によってシリコン基板がエッチングされてしまい、基板の掘れという新たな問題が生じてしまう。
【００１１】
本発明の目的は、フォトレジスト膜をアッシングにより除去する際に、変質層のポッピングを抑制しうるとともに、半導体基板の酸化や掘れを防止しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、前記処理チャンバ内に搬入した前記半導体基板を加熱するとともに、前記処理チャンバ内に不活性ガスを導入して前記処理チャンバ内の圧力を上げるステップと、次いで、前記処理チャンバ内に酸素ガスを導入し、前記酸素ガスのプラズマによって前記レジスト膜をアッシングするステップとを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、レジスト膜のアッシングの際に、処理チャンバ内に不活性ガスを導入することにより、酸素分圧を高くすることなく処理チャンバ内の圧力を高めるので、アッシングの際に半導体基板を加熱した場合でも、レジスト膜の内部から変質層に加わる圧力を、処理チャンバ内の圧力によって抑えることができ、レジスト膜の変質層のポッピングを効果的に防止することができる。
【００１４】
また、処理チャンバ内の酸素分圧を高くする必要がないので、半導体基板が酸化されるのを抑制することができる。また、アッシングには水素を用いる必要がないので、シリコンが露出した処理基板をアッシング処理する場合にも、基板がダメージを受けることはない。また、不活性ガスをプラズマ化せずに、酸素ラジカルだけを用いてアッシング処理を行うことにより、処理基板に与えるダメージを抑制することができる。
【００１５】
したがって、ＫｒＦ用レジストのように微細化に向くが耐熱性の弱いレジスト材料を用いるような場合でも、レジスト膜の変質層のポッピングを効果的に防止しつつアッシングによる除去が可能となる。
【発明を実施するための最良の形態】
【００１６】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図６を用いて説明する。
【００１７】
図１乃至図３は本実施形態による半導体装置の製造方法を示す工程断面図、図４は本実施形態によるアッシング装置の構造を示す概略図、図５は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャート、図６は処理チャンバ内の酸素分圧を変化したときの処理基板の酸化量と酸素分圧との関係を示すグラフである。
【００１８】
はじめに、本発明の適用が考えられる半導体装置の製造プロセスの一例について図１乃至図３を用いて説明する。
【００１９】
まず、シリコン基板１０の表面に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜１２を形成する。なお、図において、中央の素子分離膜１２と右側の素子分離膜１２との間の活性領域はＮ型ＭＩＳＦＥＴ形成領域であり、他の活性領域はＰ型ＭＩＳＦＥＴ形成領域であるものとする。
【００２０】
次いで、素子分離膜１２により画定されたシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなる犠牲酸化膜１４を形成する。犠牲酸化膜１４は、ウェル注入を行う際にシリコン基板１０の表面が汚染されるのを防止するための膜である。
【００２１】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＰウェル１６を、Ｐ型ＭＩＳＦＥＴ形成領域のシリコン基板１０内にＮウェル１８を、それぞれ形成する（図１（ａ））。
【００２２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜１４を除去する。
【００２３】
次いで、犠牲酸化膜１４を除去することにより露出したシリコン基板１０の活性領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜２０を形成する。
【００２４】
次いで、全面に、例えばＣＶＤ法により、多結晶シリコン膜２２を堆積する（図１（ｂ））。
【００２５】
次いで、フォトリソグラフィ及びドライエッチングにより、多結晶シリコン膜２２をパターニングし、ゲート絶縁膜２０上に、多結晶シリコン膜２２よりなるゲート電極２４を形成する。
【００２６】
次いで、フォトリソグラフィ及びイオン注入により、Ｎ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４をマスクとして砒素や燐等のドナー不純物イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０内に、ＬＤＤ領域或いはエクステンション領域としての不純物拡散領域２６を形成する。同様に、Ｐ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４をマスクとして硼素等のアクセプタ不純物イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０内に、ＬＤＤ領域或いはエクステンション領域としての不純物拡散領域２８を形成する（図１（ｃ））。
【００２７】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極２４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜３０を形成する（図２（ａ））。
【００２８】
次いで、フォトリソグラフィにより、Ｎ型ＭＩＳＦＥＴ形成領域を露出し、Ｐ型ＭＩＳＦＥＴ形成領域を覆うフォトレジスト膜３２を形成する（図２（ｂ））。
【００２９】
次いで、フォトレジスト膜３２、ゲート電極２４及び側壁絶縁膜３０をマスクとして砒素や燐等のドナー不純物イオンをイオン注入し、Ｎ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２４の両側のシリコン基板１０内に、ソース／ドレイン領域の高濃度領域となる不純物拡散領域３４を形成する。不純物拡散領域３４は、例えば、燐イオンを、加速エネルギー１０ｋｅＶ、注入量５×１０１５ｃｍ−２の条件でイオン注入を行うことにより、形成する。
【００３０】
このとき、不純物拡散領域３４を形成する際のイオン注入条件（例えば、１×１０１５ｃｍ−２程度以上の高注入量の場合）によっては、イオン注入に伴う発熱や注入ダメージによって、フォトレジスト膜３２の表面領域に変質層３２ａが形成される（図３（ａ））。なお、変質層３２ａとは、イオン注入に伴う発熱や注入ダメージによって硬化した部分であり、アッシング処理上の観点からは、変質していない他の領域よりもアッシングレートが遅いという特徴を有している。
【００３１】
次いで、フォトレジスト膜３２を、アッシングにより除去する。
【００３２】
次いで、例えば１３０℃に加熱した硫酸・過酸化水素水によるウェット処理を行い、シリコン基板１０を洗浄する。
【００３３】
次いで、Ｎ型ＭＩＳＦＥＴの不純物拡散領域３４の形成と同様にして、Ｐ型ＭＩＳＦＥＴ形成領域に形成されたゲート電極２２の両側のシリコン基板１０内に、ソース／ドレイン領域の高濃度領域となる不純物拡散領域３６を形成する。この場合にも、不純物拡散領域３６を形成する際のイオン注入条件によっては、フォトレジスト膜の表面領域に変質層が形成される。
【００３４】
次いで、例えば窒素雰囲気中で熱処理を行い、注入した不純物イオンを活性化し、不純物拡散領域２６，３４よりなるＮ型ＭＩＳＦＥＴのソース／ドレイン領域３８と、不純物拡散領域２８，３６よりなるＰ型ＭＩＳＦＥＴのソース／ドレイン領域４０とを形成する（図３（ｂ））。
【００３５】
こうして、シリコン基板１０上に、ゲート電極２２及びソース／ドレイン領域３８を有するＮ型ＭＩＳＦＥＴと、ゲート電極２２及びソース／ドレイン領域４０を有するＰ型ＭＩＳＦＥＴとを完成する。
【００３６】
この後、必要に応じてサリサイドプロセスや他の素子の形成等を行った後、バックエンドプロセス等を経て、半導体装置が完成する。
【００３７】
次に、本発明の主たる特徴であるフォトレジスト膜のアッシング方法について説明する。本発明のアッシング方法は、表面領域にイオン注入による変質層が形成されたフォトレジスト膜の除去に好適である。例えば上述のＭＩＳＦＥＴの形成プロセスでは、フォトレジスト膜３２の除去工程に適用することができる。本工程のみならず、不純物拡散領域２６，２８，３６を形成する際のイオン注入工程、その他のイオン注入工程において、フォトレジスト膜に変質層が形成されるような場合には、本発明のアッシング方法が有効である。
【００３８】
次に、本実施形態によるフォトレジスト膜のアッシング方法について図４及び図５を用いて説明する。
【００３９】
図４は本実施形態によるアッシング装置の構造を示す概略図である。図４に示すアッシング装置は、予備排気や処理基板の予備加熱等を行うためのロードロックチャンバ５０と、アッシング処理を行う処理チャンバ６０とを有している。ロードロックチャンバ５０と処理チャンバ６０とは、真空搬送路７０によって接続されており、ロードロックチャンバ５０と処理チャンバ６０との間で処理基板８０を受け渡しできるようになっている。ロードロックチャンバ５０と真空搬送路７０との間、真空搬送路７０と処理チャンバ６０との間には、それぞれバルブ７２，７４が設けられている。
【００４０】
ロードロックチャンバ５０には、ロードロックチャンバ５０に処理基板８０を出し入れするための処理基板搬送口５２と、ロードロックチャンバ５０内に所定のガスを導入するガス導入配管５４と、ロードロックチャンバ５０内の排気や圧力制御を行うための圧力制御装置５６とが設けられている。ロードロックチャンバ５０内には、ロードロックチャンバ５０に搬送した処理基板８０を予備加熱するためのヒータ５８と、処理基板８０に紫外線（ＵＶ）を照射する紫外線光源７６が設けられている。
【００４１】
処理チャンバ６０は、プラズマを発生するプラズマ発生室６０ａと、プラズマ発生室６０ａで生成したプラズマを用いてアッシング処理を行うプラズマ処理室６０ｂとを有している。
【００４２】
プラズマ発生室６０ａには、アッシング用のガスを導入するガス導入配管６２と、ガス導入配管６２から導入されたガスをプラズマ化するためのプラズマ発生装置６４が設けられている。プラズマ発生装置６４は、マイクロ波励起型のプラズマ発生装置や、平衡平板型のＲＦプラズマ発生装置である。
【００４３】
プラズマ処理室６０ｂには、プラズマ処理室６０ｂ内の排気や圧力制御を行うための圧力制御装置６６が設けられている。プラズマ処理室６０ｂ内には、処理チャンバ６０に搬送した処理基板８０を加熱するためのヒータ６８が設けられている。
【００４４】
図５は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。縦軸はチャンバ内圧力であり、横軸は時間である。
【００４５】
まず、処理基板搬送口５２から、処理基板８０をロードロックチャンバ５０内に搬入する（図５中、時間Ｔ０）。処理基板８０は、例えば図３（ａ）に示すように、表面に変質層３２ａが形成されたフォトレジスト膜３２を有するシリコン基板１０である。
【００４６】
次いで、圧力制御装置５６により、ロードロックチャンバ５０内を真空引きする。この際、必要に応じて、ヒータ５８によって処理基板８０を予備加熱してもよい。
【００４７】
次いで、ロードロックチャンバ５０内が所定の圧力になった後（図５中、時間Ｔ１）、バルブ７２を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００４８】
次いで、バルブ７２を閉じ、バルブ７４を開き、真空に引いた処理チャンバ６０内へ処理基板８０を搬送する（図５中、時間Ｔ１〜時間Ｔ２）。
【００４９】
次いで、プラズマ処理室６０ｂ内に、窒素ガスやアルゴン等の不活性ガス、例えば窒素ガスを、例えば５０００ｓｃｃｍの流量で供給し、プラズマ処理室６０ｂ内の圧力を７６０Ｔｏｒｒ程度まで上げる（図５中、時間Ｔ２）。また、不活性ガスの導入と同時に、ヒータ６８によって、処理基板８０を１５０〜３００℃程度の温度まで加温する。
【００５０】
処理基板８０の温度が上がると、フォトレジスト膜３２の内部の変質していない領域中の溶剤がガス化しようとして、フォトレジスト膜３２内部のガス圧が上がる。しかしながら、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の加温と同時にプラズマ処理室６０ｂ内に不活性ガスを導入し、プラズマ処理室６０ｂ内の圧力を１００〜７６０Ｔｏｒｒ程度の高い圧力に設定している。このため、フォトレジスト膜３２の内部から変質層３２ａに加わる圧力を、プラズマ処理室６０ｂ内の圧力によって抑えることができる。これにより、フォトレジスト膜３２内部から変質層３２ａに加わる圧力が、フォトレジスト膜３２の変質層３２ａが破れるほどに大きくなることを防止することができ、フォトレジスト膜３２のポッピングを防止することができる。
【００５１】
なお、プラズマ処理室６０ｂ内の圧力は、フォトレジスト膜３２のポッピングの防止の観点からは１０気圧程度まで上げてもよいが、その場合には安全のために高圧対応の処理装置を用いる必要がある。通常の減圧処理装置を用いる場合には、プラズマ処理室６０ｂ内の圧力は、１００〜７６０Ｔｏｒｒ程度に制御することが望ましい。
【００５２】
次いで、プラズマ処理室６０ｂ内の圧力が所定の圧力に、処理基板８０の温度が所定の温度に落ち着くまで、例えば数十秒〜数分程度、プラズマ処理室６０ｂ内の圧力を上げた状態且つ処理基板８０を加温した状態で放置する（図５中、時間Ｔ２〜時間Ｔ３）。
【００５３】
次いで、プラズマ処理室６０ｂ内の圧力及び処理基板８０の温度が落ち着いた後、ガス導入配管６２からプラズマ発生室６０ａ内に、酸素ガスを、例えば２００〜１０００ｓｃｃｍの流量で供給する（図５中、時間Ｔ３）。
【００５４】
次いで、処理チャンバ６０内の酸素分圧が安定した後、プラズマ発生装置６４によって、プラズマ発生室６０ａ内に導入した酸素ガスをプラズマ化する（図５中、時間Ｔ４）。そして、ダウンフローによって、プラズマ中の酸素ラジカル（Ｏ＊）を、プラズマ処理室６０ｂ内に導入する。
【００５５】
ダウンフロー型のアッシング装置を適用することにより、プラズマの生成効率を低下することなく処理チャンバ６０内の圧力を高めることができる。また、不活性ガスをプラズマ化しないことで、処理基板８０へのダメージを抑えることができる。
【００５６】
本実施形態によるフォトレジスト膜のアッシング方法では、不活性ガスを導入することにより、処理チャンバ６０内の酸素分圧を高くすることなくプラズマ処理室６０ｂ内の圧力を高めている。これにより、処理基板８０が酸化されるのを抑制することができる。
【００５７】
次いで、プラズマ処理室６０ｂ内の酸素ラジカルによって、処理基板８０上に形成されたフォトレジスト膜を灰化し、除去する（図５中、時間Ｔ４〜時間Ｔ５）。
【００５８】
次いで、プラズマ発生装置６４を停止してプラズマをオフにした後（図５中、時間Ｔ５）、ガス導入配管６２からの酸素ガスの供給を停止する（図５中、時間Ｔ６）。
【００５９】
次いで、圧力制御装置６６により処理チャンバ６０内を真空引きするとともに、ヒータ６８をオフにして処理基板８０を降温する（図５中、時間時間Ｔ６〜時間Ｔ７）。
【００６０】
次いで、処理チャンバ６０内の圧力が所定の圧力になった後（図５中、時間Ｔ７）、バルブ７４を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００６１】
次いで、バルブ７４を閉じ、バルブ７２を開き、真空に引いたロードロックチャンバ５０内へ処理基板８０を搬送する。
【００６２】
次いで、ガス導入配管５２から処理チャンバ５０内に不活性ガス、例えば窒素ガスを導入し、ロードロックチャンバ５０内を大気圧に戻す。
【００６３】
次いで、処理基板搬送口５２を介してロードロックチャンバ５０内から処理基板８０を取り出し、一連のアッシング処理を完了する。
【００６４】
図６は、本実施形態によるフォトレジスト膜のアッシング方法において処理チャンバ６０内の酸素分圧を変化したときの、処理基板の酸化量と酸素分圧との関係を示すグラフである。
【００６５】
図６に示すように、酸素分圧が１２００ｍＴｏｒｒを超えると、処理基板の酸化量が増加することが判る。酸素分圧が１２００ｍＴｏｒｒのときのデータ及び酸素分圧が１４４０ｍＴｏｒｒの時のデータからグラフの傾きを求めると、０．０１５ｎｍ／２００ｍＴｏｒｒの関係が得られる。この結果から、酸素分圧を２０Ｔｏｒｒ程度に設定した場合には、約１．５ｎｍ程度の酸化量が見込まれる。
【００６６】
一方、ＭＩＳＦＥＴのエクステンション領域（不純物拡散領域２６，２８に相当）のイオン注入直後の深さは、１×１０１８ｃｍ−３の濃度で見て約１５ｎｍ程度である。基板の酸化により消費される基板の厚さが酸化膜厚の半分程度であることを考慮すると、１．５ｎｍの酸化膜が形成された場合、エクステンション領域の約５％が酸化によって消費されることになる。エクステンション領域の消費を１％以下に抑えるためには、酸素分圧を４Ｔｏｒｒ以下に設定する必要がある。
【００６７】
このように、本実施形態によれば、フォトレジスト膜のアッシングの際に、プラズマ処理室内に不活性ガスを導入することにより、酸素分圧を高くすることなくプラズマ処理室内の圧力を高めるので、アッシングの際に処理基板を加熱した場合でも、フォトレジスト膜の内部から変質層に加わる圧力を、プラズマ処理室内の圧力によって抑えることができ、フォトレジスト膜のポッピングを効果的に防止することができる。また、処理基板が酸化されるのを抑制することができる。また、アッシングには水素を用いる必要がないので、シリコンが露出した処理基板をアッシング処理する場合にも、基板がダメージを受けることはない。また、不活性ガスをプラズマ化しないことにより、処理基板に与えるダメージを抑制することができる。したがって、ＫｒＦ用レジストのように微細化に向くが耐熱性の弱いフォトレジスト材料を用いるような場合でも、フォトレジスト膜のポッピングを効果的に防止しつつアッシングによる除去が可能となる。
【００６８】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図７を用いて説明する。
【００６９】
なお、図１乃至図６に示す第１実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００７０】
図７は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【００７１】
本実施形態では、図１乃至図３に示す半導体装置の製造方法に適用可能な他のフォトレジスト膜のアッシング方法について図７を用いて説明する。縦軸はチャンバ内圧力であり、横軸は時間である。
【００７２】
まず、処理基板搬送口５２から、処理基板８０をロードロックチャンバ５０内に搬送する（図７中、時間Ｔ０）。処理基板８０は、例えば図３（ａ）に示すように、表面に変質層３２ａが形成されたフォトレジスト膜３２を有するシリコン基板１０である。
【００７３】
次いで、圧力制御装置５６により、ロードロックチャンバ５０内を真空引きする。この際、必要に応じて、ヒータ５８によって処理基板８０を予備加熱してもよい。
【００７４】
次いで、ロードロックチャンバ５０内が所定の圧力になった後（図７中、時間Ｔ１）、紫外線光源７６を駆動し、処理基板８０に紫外線を照射する（図７中、時間Ｔ１〜時間Ｔ２）。この紫外線照射により、変質していないフォトレジスト膜３２の内部の領域が架橋して硬化され、後の加温の際にガス化する溶剤の量を低減することができる。
【００７５】
次いで、紫外線光源７６からの紫外線の照射を停止した後（図７中、時間Ｔ２）、バルブ７２を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００７６】
次いで、バルブ７２を閉じ、バルブ７４を開き、真空に引いた処理チャンバ６０内へ処理基板８０を搬送する（図７中、時間Ｔ２〜時間Ｔ３）。
【００７７】
なお、処理基板８０への紫外線照射は、処理基板８０の加温前（時間Ｔ３よりも前）に行えばよく、ロードロックチャンバ５０内ではなく、処理チャンバ６０へ搬送した後に行ってもよい。
【００７８】
次いで、プラズマ処理室６０ｂ内に不活性ガス、例えば窒素ガスを、例えば５０００ｓｃｃｍの流量で供給し、プラズマ処理室６０ｂ内の圧力を７６０Ｔｏｒｒ程度まで上げる（図７中、時間Ｔ３）。また、不活性ガスの導入と同時に、ヒータ６８によって、処理基板８０を１５０〜３００℃程度の温度まで加温する。
【００７９】
処理基板８０の温度が上がると、フォトレジスト膜３２の内部の変質していない領域中の溶剤がガス化しようとして、フォトレジスト膜３２内部のガス圧が上がる。しかしながら、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の加温と同時にプラズマ処理室６０ｂ内に不活性ガスを導入し、プラズマ処理室６０ｂ内の圧力を１００〜７６０Ｔｏｒｒ程度の高い圧力に設定している。このため、フォトレジスト膜３２の内部から変質層３２ａに加わる圧力を、プラズマ処理室６０ｂ内の圧力によって抑えることができる。また、紫外線照射により、発生するガスの総量も減少している。これにより、フォトレジスト膜３２内部から変質層３２ａに加わる圧力が、フォトレジスト膜３２の変質層３２ａが破れるほどに大きくなることを防止することができ、フォトレジスト膜３２のポッピングを防止することができる。
【００８０】
なお、プラズマ処理室６０ｂ内の圧力は、フォトレジスト膜３２のポッピングの防止の観点からは１０気圧程度まで上げてもよいが、その場合には安全のために高圧対応の処理装置を用いる必要がある。通常の減圧処理装置を用いる場合には、プラズマ処理室６０ｂ内の圧力は、１００〜７６０Ｔｏｒｒ程度に制御することが望ましい。
【００８１】
次いで、プラズマ処理室６０ｂ内の圧力が所定の圧力に、処理基板８０の温度が所定の温度に落ち着くまで、例えば数十秒〜数分程度、プラズマ処理室６０ｂ内の圧力を上げた状態且つ処理基板８０を加温した状態で放置する（図７中、時間Ｔ３〜時間Ｔ４）。
【００８２】
次いで、プラズマ処理室６０ｂ内の圧力及び処理基板８０の温度が落ち着いた後、ガス導入配管６２からプラズマ発生室６０ａ内に、酸素ガスを、例えば２００〜１０００ｓｃｃｍの流量で供給する（図７中、時間Ｔ４）。
【００８３】
次いで、処理チャンバ６０内の酸素分圧が安定した後、プラズマ発生装置６４によって、プラズマ発生室６０ａ内に導入した酸素ガスをプラズマ化する（図５中、時間Ｔ５）。そして、ダウンフローによって、プラズマ中の酸素ラジカル（Ｏ＊）を、プラズマ処理室６０ｂ内に導入する。
【００８４】
本実施形態によるフォトレジスト膜のアッシング方法では、不活性ガスを導入することにより、プラズマ処理室６０ｂ内の酸素分圧を高くすることなくプラズマ処理室６０ｂ内の圧力を高めている。これにより、処理基板８０が酸化されるのを抑制することができる。
【００８５】
次いで、プラズマ処理室６０ｂ内の酸素ラジカルによって、処理基板８０上に形成されたフォトレジスト膜を灰化し、除去する（図７中、時間Ｔ５〜時間Ｔ６）。
【００８６】
次いで、プラズマ発生装置６４を停止してプラズマをオフにした後（図７中、時間Ｔ６）、ガス導入配管６２からの酸素ガスの供給を停止する（図７中、時間Ｔ７）。
【００８７】
次いで、圧力制御装置６６により処理チャンバ６０内を真空引きするとともに、ヒータ６８をオフにして処理基板８０を降温する（図７中、時間時間Ｔ７〜時間Ｔ８）。
【００８８】
次いで、処理チャンバ６０内の圧力が所定の圧力になった後（図５中、時間Ｔ７）、バルブ７４を開き、真空に引いた真空搬送路７０内へ処理基板８０を搬送する。
【００８９】
次いで、バルブ７４を閉じ、バルブ７２を開き、真空に引いたロードロックチャンバ５０内へ処理基板８０を搬送する。
【００９０】
次いで、ガス導入配管５２から処理チャンバ５０内に不活性ガス、例えば窒素ガスを導入し、ロードロックチャンバ５０内を大気圧に戻す。
【００９１】
次いで、処理基板搬送口５２を介してロードロックチャンバ５０内から処理基板８０を取り出し、一連のアッシング処理を完了する。
【００９２】
このように、本実施形態によれば、フォトレジスト膜のアッシングの際に、処理基板の加温前に、フォトレジスト膜に紫外線を照射して硬化させるので、処理基板の加熱した際にフォトレジスト膜内部から変質層に加わる圧力を低減することができる。これにより、フォトレジスト膜のポッピングを更に効果的に防止することができる。
【００９３】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図８を用いて説明する。
【００９４】
なお、図１乃至図７に示す第１及び第２実施形態による半導体装置の製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９５】
図８は本実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【００９６】
本実施形態では、図１乃至図３に示す半導体装置の製造方法に適用可能な他のフォトレジスト膜のアッシング方法について図８を用いて説明する。縦軸はチャンバ内圧力であり、横軸は時間である。
【００９７】
本実施形態によるフォトレジスト膜のアッシング方法は、図８に示すように、基本的には図５に示す第１実施形態によるフォトレジスト膜のアッシング方法と同様である。本実施形態によるフォトレジスト膜のアッシング方法の主たる特徴は、時間Ｔ２〜時間Ｔ３のステップにおける不活性ガスの導入方法にある。
【００９８】
第１実施形態によるフォトレジスト膜のアッシング方法では、図５に示すように、時間Ｔ２〜時間Ｔ３のステップにおいて、プラズマ処理室６０ｂ内の圧力が連続的に変化するように、プラズマ処理室６０ｂ内に不活性ガスを導入している。
【００９９】
一方、本実施形態によるフォトレジスト膜のアッシング方法では、図８に示すように、時間Ｔ２〜時間Ｔ３のステップにおいて、プラズマ処理室６０ｂ内の圧力が段階的に変化するように、プラズマ処理室６０ｂ内に不活性ガスを導入している。
【０１００】
フォトレジスト膜３２のポッピングは、処理基板８０の温度が高くなるほどに生じやすくなる。このため、プラズマ処理室６０ｂ内の圧力は、処理基板８０の温度に応じて適宜制御することが望ましい。そこで、本実施形態によるフォトレジスト膜のアッシング方法では、処理基板８０の温度を逐次測定し、測定した処理基板８０の温度においてフォトレジスト膜３２内部の圧力と処理チャンバ内の圧力とが平衡するように、不活性ガスのガス流量を段階的に増加していく。これにより、フォトレジスト膜３２のポッピングを効果的に防止することができる。
【０１０１】
このように、本実施形態によれば、プラズマ処理室内に不活性ガスを導入する際に、処理基板の温度に応じて、フォトレジスト膜内部の圧力と処理チャンバ内の圧力とが平衡するように、不活性ガスのガス流量を段階的に増加するので、フォトレジスト膜のポッピングを効果的に防止することができる。
【０１０２】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法について図９及び図１０を用いて説明する。
【０１０３】
図９は本実施形態による半導体装置の製造方法を示す工程断面図、図１０はＮ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す図である。
【０１０４】
イオン注入によるフォトレジスト膜の変質を抑制するための処理として、フォトレジスト膜のパターニング後、イオン注入の前に、紫外線照射を行うことがある。例えば、図１乃至図３に示す第１実施形態による半導体装置の製造方法では、図２（ｂ）に示す工程の後、図３（ａ）に示す工程の前に、この紫外線照射工程が行われる（図９（ａ）を参照）。この紫外線照射工程では、処理基板を加熱した状態で、紫外線を照射する。
【０１０５】
しかしながら、ＫｒＦ用レジストなどの微細加工用フォトレジスト材料は、耐熱性に劣るため、イオン注入時の変質抑制のためのこの紫外線照射の際にシュリンクしてしまい（図９（ｂ）を参照）、最悪の場合、設計通りの場所にイオン注入できないことがある。
【０１０６】
そこで、本実施形態では、紫外線照射の際の加熱に伴うフォトレジスト膜のシュリンクによる不具合を抑制しうる半導体装置の製造方法を示す。
【０１０７】
本願発明者等が検討したところ、フォトレジスト膜のシュリンク量は、紫外線照射の際の基板の加熱温度に大きく依存することが判明した。表１は、線幅が０．２５μｍ及び０．５０μｍのＫｒＦ用レジストよりなるレジストパターンに紫外線照射工程を施したときの線幅変化量をまとめたものである。紫外線照射の際には、５０℃、１１０℃、１５０℃又は１９０℃の温度で基板を加熱した。
【０１０８】
【表１】
表１に示すように、レジストパターンの線幅変化量は、基板の加熱温度が高くなるほどに増加する。また、線幅が太いほどにその変化量も大きくなる。例えば、線幅が０．２５μｍのレジストパターンの場合には、１９０℃で加熱した場合の線幅変化量は−４９．９ｎｍであったのに対し、５０℃で加熱した場合の線幅変化量は−１９．９ｎｍであった。また、線幅が０．５μｍのレジストパターンの場合には、１９０℃で加熱した場合の線幅変化量は−７２．９ｎｍであったのに対し、５０℃で加熱した場合の線幅変化量は−３８．１ｎｍであった。
【０１０９】
また、本願発明者等が検討したところ、レジストパターンの線幅変化量は、レジストパターンの線幅及び加熱温度が一定であれば、ほぼ一定であることが判明した。換言すれば、紫外線照射の際の加熱温度を適宜設定することにより、レジストパターンの線幅変化量を制御することができる。
【０１１０】
図１０はＮ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す平面図及びその平面図に対応する回路図である。図１０（ａ）が平面図であり、図１０（ｂ）が回路図である。
【０１１１】
図１０（ａ）に示すように、フォトレジスト膜３２が矩形状の点線で示す２つの開口部３２ｂを有しており、これら開口部３２ｂが間隔ｄで隣接している場合を考える。また、この２つの開口部３２ｂの間には、活性領域１２ａが設けられているものとする。この場合、Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入は、フォトレジスト膜３２によりマスクされ、活性領域１２ａ内には行われないようにする必要がある。この目的のもと、フォトレジスト膜３２の開口部３２ｂと活性領域１２ａとの間には、所定の被り量を設ける必要がある。
【０１１２】
フォトレジスト膜３２のシュリンクを考慮した場合、フォトレジスト膜３２のシュリンク量は、
シュリンク量≦（被り量）−（位置ずれ／線幅ばらつきマージン）
の関係を満たす必要がある。
【０１１３】
例えば、被り量が１００ｎｍ、位置ずれ／線幅ばらつきマージンが５０ｎｍであると仮定すると、シュリンク許容量は、
シュリンク量≦１００−５０＝５０ｎｍ
となる。したがって、この場合には、紫外線照射によるレジストパターンの線幅変化量が５０ｎｍ以下となるように、紫外線照射の際の加熱温度を設定すればよい。パターニング直後のレジストパターンの線幅が２５０ｎｍの場合、表１に示すように、紫外線照射の際の加熱温度が１９０℃のときのレジストパターンの線幅変化量が−４９．９ｎｍである。したがって、紫外線照射の際の加熱温度を約１９０℃以下に設定することにより、上述の関係を満たすシュリンク量を実現することができる。
【０１１４】
また、例えば、被り量が９０ｎｍ、位置ずれ／線幅ばらつきマージンが５０ｎｍであると仮定すると、シュリンク許容量は、
シュリンク量≦１００−５０＝４０ｎｍ
となる。したがって、この場合には、紫外線照射によるレジストパターンの線幅変化量が４０ｎｍ以下となるように、紫外線照射の際の加熱温度を設定すればよい。パターニング直後のレジストパターンの線幅が５００ｎｍの場合、表１に示すように、紫外線照射の際の加熱温度が５０℃のときのレジストパターンの線幅変化量が−３８．１ｎｍである。したがって、紫外線照射の際の加熱温度を約５０℃以下に設定することにより、上述の関係を満たすシュリンク量を実現することができる。
【０１１５】
上述のように、紫外線照射時の加熱温度を下げれば、レジストパターンのシュリンク量を小さくすることができる。ただし、加熱温度を０℃以下に下げるとフォトレジスト膜中の水分が凍ってフォトレジスト材料が変質してしまう。また、加熱温度が１９０℃を超えるとシュリンク量が大きくなって素子の設計が困難となる。したがって、紫外線照射時の加熱温度は、０℃から１９０℃の範囲で所望のシュリンク量を実現できる温度に設定することが望ましい。
【０１１６】
また、紫外線照射工程における温度の制御性を向上する観点から、紫外線照射に用いる光源には、赤外線や可視光を抑えたものを適用することが望ましい。
【０１１７】
このようにしてフォトレジスト膜のパターニング後に紫外線照射を行うことにより、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１１８】
イオン注入後のフォトレジスト膜の除去には、例えば第１乃至第３実施形態によるフォトレジスト膜のアッシング方法を適用することができる。これにより、本実施形態の効果と相俟って、フォトレジスト膜のポッピングを更に抑制することができる。
【０１１９】
このように、本実施形態によれば、フォトレジスト膜のパターニング後、イオン注入前に、紫外線照射によりフォトレジスト膜を改質する工程を有する半導体装置の製造方法において、紫外線照射の際の加熱によるレジストパターンのシュリンク量を考慮して処理基板の加熱温度を制御するので、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１２０】
［第５実施形態］
本発明の第５実施形態による半導体装置の製造方法について図１１を用いて説明する。なお、図１乃至図１０に示す第１乃至第４実施形態による半導体装置の製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【０１２１】
図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２２】
第４実施形態で示したように、紫外線照射工程で生じるレジストパターンの線幅変化量は、レジストパターンの線幅及び加熱温度が一定であれば、ほぼ一定である。上記第４実施形態では、フォトレジスト膜のパターニング後に行う紫外線照射の際の加熱温度によってレジストパターンのシュリンク量を制御したが、レジストパターンの設計段階においてシュリンク量を考慮することも考えられる。
【０１２３】
すなわち、紫外線照射の際の加熱温度を予め設定しておき、形成しようとするレジストパターンの線幅に応じて、その線幅に対応するシュリンク量を上乗せして、パターン設計を行う。
【０１２４】
すなわち、フォトレジスト膜３２の形成過程では、紫外線照射工程におけるレジストパターンのシュリンクを加味して、レジストパターンの線幅を太めに形成する（図１１（ａ）参照）。
【０１２５】
次いで、紫外線照射工程を行い、その際のレジストパターンのシュリンクによって、レジストパターンの線幅が所望の値になるようにする（図１１（ｂ）参照）。
【０１２６】
例えば、紫外線照射の際の加熱温度を１５０℃で行う場合において、紫外線照射後のレジストパターンの線幅が２５０ｎｍ狙いのときには、１５０℃におけるシュリンク量、２６．３ｎｍ（表１を参照）を考慮して、パターニング直後のレジストパターンの線幅が２７６．３ｎｍとなるように、マスクパターンや露光条件の設定を行う。
【０１２７】
また、例えば、紫外線照射の際の加熱温度を１５０℃で行う場合において、紫外線照射後のレジストパターンの線幅が５００ｎｍ狙いのときには、１５０℃におけるシュリンク量、６２．１ｎｍ（表１を参照）を考慮して、パターニング直後のレジストパターンの線幅が５６２．１ｎｍとなるように、マスクパターンや露光条件の設定を行う。
【０１２８】
このようなマスクパターンを設計するために、フォトレジスト材料、紫外線照射工程における加熱温度、線幅変化量の関係を表すテーブルを、データベース化して予め用意しておくことが望ましい。
【０１２９】
このようにしてフォトレジスト膜のパターニング後に紫外線照射を行うことにより、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１３０】
イオン注入後のフォトレジスト膜の除去には、例えば第１乃至第３実施形態によるフォトレジスト膜のアッシング方法を適用することができる。これにより、本実施形態の効果と相俟って、フォトレジスト膜のポッピングを更に抑制することができる。
【０１３１】
このように、本実施形態によれば、フォトレジスト膜のパターニング後、イオン注入前に、紫外線照射によりフォトレジスト膜を改質する工程を有する半導体装置の製造方法において、紫外線照射の際の加熱によるレジストパターンのシュリンク量を考慮して、レジストパターンの線幅を設計するので、その後のイオン注入によるフォトレジスト膜の変質を抑制できるとともに、レジストパターンのシュリンクによる不具合を防止することができる。また、その後のアッシングの際におけるフォトレジスト膜のポッピングを抑制することができる。
【０１３２】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３３】
例えば、上記実施形態では、主としてＫｒＦ用のフォトレジストを例にして説明したが、本発明を適用可能なレジスト材料は、これに限定されるものではない。例えば、ＡｒＦ用のフォトレジストや電子ビーム露光用レジストなど、酸素ガスによりアッシングを行う種々のレジスト材料に適用可能である。
【０１３４】
また、上記実施形態では、不活性ガスをプラズマ化しないため基板ダメージを低減できること、処理チャンバ内の圧力を高めつつプラズマの生成効率を高めることができること等の観点から、図４に示すようなダウンフロー型のアッシング装置を適用したが、必ずしもダウンフロー型のアッシング装置でなくてもよい。
【０１３５】
また、上記第３実施形態では、第１実施形態によるフォトレジスト膜のアッシング方法においてプラズマ処理室６０ｂ内の圧力が段階的に変化する場合を示したが、図７に示す第２実施形態によるフォトレジスト膜のアッシング方法における時間Ｔ３〜時間Ｔ４のステップで処理チャンバ６０内の圧力を段階的に変化するようにしてもよい。また、処理チャンバ６０内の圧力を段階的に上げた後、第１及び第２実施形態の場合と同様に、温度及び圧力が安定するまで放置するようにしてもよい。
【０１３６】
また、上記第４及び第５実施形態では、イオン注入によるフォトレジスト膜の変質を抑制するための処理として、フォトレジスト膜のパターニング後、イオン注入の前に、紫外線照射を行う方法を示したが、紫外線照射の代わりに電子線を照射してもよい。電子線の照射条件は、例えば加速エネルギーを５００ｅＶ、照射量を０．６ｍＣ／ｃｍ２とすることができる。
【０１３７】
また、異なる加速エネルギーで複数回の電子線照射を行ってもよい。これにより、深さ方向の改質の制御を行うことができる。例えば、加速エネルギー５００ｅＶ、照射量０．６ｍＣ／ｃｍ２の条件の電子線照射に加えて、加速エネルギー１０００ｅＶ、照射量０．７ｍＣ／ｃｍ２の条件の電子線照射を行うことができる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】本発明の第１実施形態によるアッシング装置の構造を示す概略図である。
【図５】本発明の第１実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【図６】プラズマ処理室内の酸素分圧を変化したときの処理基板の酸化量と酸素分圧との関係を示すグラフである。
【図７】本発明の第２実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【図８】本発明の第３実施形態によるフォトレジスト膜のアッシング方法を示すタイムチャートである。
【図９】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】Ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際のイオン注入に用いられるフォトレジスト膜のパターンの一例を示す図である。
【図１１】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【０１３９】
１０…シリコン基板
１２…素子分離膜
１２ａ…活性領域
１４…犠牲酸化膜
１６…Ｐウェル
１８…Ｎウェル
２０…ゲート絶縁膜
２２…ポリシリコン膜
２４…ゲート電極
２６，２８，３４，３６…不純物拡散領域
３０…側壁絶縁膜
３２…フォトレジスト膜
３２ａ…変質層
３２ｂ…開口部
３８，４０…ソース／ドレイン領域
５０…ロードロックチャンバ
５２…処理基板搬送口
５４，６２…ガス導入配管
５６，６６…圧力制御装置
５８，６８…ヒータ
７０…真空搬送路
７２，７４…バルブ
６０…処理チャンバ
６０ａ…プラズマ発生室
６０ｂ…プラズマ処理室
６４…プラズマ発生装置
７６…紫外線光源
８０…処理基板
【特許請求の範囲】
【請求項１】
表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、
前記処理チャンバ内に搬入した前記半導体基板を加熱するとともに、前記処理チャンバ内に不活性ガスを導入して前記処理チャンバ内の圧力を上げるステップと、
次いで、前記処理チャンバ内に酸素ガスを導入し、前記酸素ガスのプラズマによって前記レジスト膜をアッシングするステップと
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップよりも前に、前記変質層が形成された前記レジスト膜に紫外線を照射し、前記レジスト膜の前記変質層よりも内部の領域を硬化させるステップを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記半導体基板を前記処理チャンバ内に搬入するステップよりも前に、前記半導体基板上に前記レジスト膜を形成するステップと、前記レジスト膜が形成された前記半導体基板にイオン注入を行うステップとを更に有し、
前記変質層は、前記半導体基板に前記イオン注入を行うステップにより形成される
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップでは、前記半導体基板の温度に応じて段階的に前記処理チャンバ内の圧力を上げる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜をアッシングするステップでは、前記不活性ガスをプラズマ化せずに、前記酸素ガスの前記プラズマ中の酸素ラジカルを前記処理チャンバ内に選択的に導入することにより、前記レジスト膜をアッシングする
ことを特徴とする半導体装置の製造方法。
【請求項１】
表面に変質層が形成されたレジスト膜を有する半導体基板を、処理チャンバ内に搬入するステップと、
前記処理チャンバ内に搬入した前記半導体基板を加熱するとともに、前記処理チャンバ内に不活性ガスを導入して前記処理チャンバ内の圧力を上げるステップと、
次いで、前記処理チャンバ内に酸素ガスを導入し、前記酸素ガスのプラズマによって前記レジスト膜をアッシングするステップと
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップよりも前に、前記変質層が形成された前記レジスト膜に紫外線を照射し、前記レジスト膜の前記変質層よりも内部の領域を硬化させるステップを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記半導体基板を前記処理チャンバ内に搬入するステップよりも前に、前記半導体基板上に前記レジスト膜を形成するステップと、前記レジスト膜が形成された前記半導体基板にイオン注入を行うステップとを更に有し、
前記変質層は、前記半導体基板に前記イオン注入を行うステップにより形成される
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板を加熱し前記処理チャンバ内の圧力を上げるステップでは、前記半導体基板の温度に応じて段階的に前記処理チャンバ内の圧力を上げる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記レジスト膜をアッシングするステップでは、前記不活性ガスをプラズマ化せずに、前記酸素ガスの前記プラズマ中の酸素ラジカルを前記処理チャンバ内に選択的に導入することにより、前記レジスト膜をアッシングする
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２００３１７（Ｐ２００９−２００３１７Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−４１４６２（Ｐ２００８−４１４６２）
【出願日】平成２０年２月２２日（２００８．２．２２）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２２日（２００８．２．２２）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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