半導体装置の製造方法
【課題】ＭＯＳトランジスタの特性のばらつきを低減するために有利な技術を提供する。
【解決手段】ＭＯＳトランジスタを含む半導体装置の製造方法は、半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、前記ゲート電極材料層の上にエッチングマスクを形成する工程と、前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程とを含み、前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される。
【解決手段】ＭＯＳトランジスタを含む半導体装置の製造方法は、半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、前記ゲート電極材料層の上にエッチングマスクを形成する工程と、前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程とを含み、前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、シリコン基板の表面にゲート絶縁膜を形成し、その上にゲート電極を形成し、露出しているゲート絶縁膜をウエットエッチングによって除去し、ゲート電極およびシリコン基板の露出部分に熱酸化によって酸化膜を形成することが開示されている。ここで、ウエットエッチングによってゲート電極の側面の下方にアンダーカットが形成される。このアンダーカットは、ウエットエッチングに続く熱酸化によって小さくなり、更に、熱酸化に続く減圧ＣＶＤ法によるシリコン酸化膜によって埋められうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２８２８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなアンダーカットが形成されると、ゲート絶縁膜の端部の構造にばらつきが生じやすく、これがＭＯＳトランジスタの特性（例えば、閾値、電流駆動能力）のばらつきを招きうる。
【０００５】
本発明は、ＭＯＳトランジスタの特性のばらつきを低減するために有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の1つの側面は、ＭＯＳトランジスタを含む半導体装置の製造方法に係り、前記製造方法は、半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、前記ゲート電極材料層の上にエッチングマスクを形成する工程と、前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程とを含み、前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される。
【発明の効果】
【０００７】
本発明によれば、ＭＯＳトランジスタの特性のばらつきを低減するために有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態の半導体装置の製造方法を説明する図。
【図２】半導体装置の一例としての固体撮像装置の画素部の一部および周辺部の一部を模式的に示す断面図。
【図３】固体撮像装置の周辺回路部のＭＯＳトランジスタの製造フローを説明するための図。
【図４】固体撮像装置の周辺回路部のＭＯＳトランジスタの製造フローを説明するための図。
【図５】固体撮像装置の周辺回路部のＭＯＳトランジスタの製造フローを説明するための図。
【図６】固体撮像装置の画素部のＭＯＳトランジスタの製造フローを説明するための図。
【図７】固体撮像装置の画素部のＭＯＳトランジスタの製造フローを説明するための図。
【図８】変形例を示す図。
【発明を実施するための形態】
【０００９】
本発明の一つの実施形態は、ＭＯＳトランジスタを含む半導体装置の製造方法に関する。図１を参照しながら、本発明の一つの実施形態として、ＭＯＳトランジスタを含む半導体装置の製造方法を説明する。まず、図１（ａ）に示す工程では、半導体基板１０１の上に第１絶縁膜１０２を形成し、次いで、第1絶縁膜１０２の上にゲート電極材料層１０３を形成する。ここで、半導体基板１０１は、シリコン基板でありうる。第１絶縁膜１０２は、該シリコン基板を熱酸化して形成されたシリコン酸化膜でありうる。ゲート電極材料層１０３は、ポリシリコン層でありうる。ゲート電極材料層１０３は、例えばＣＶＤ法によって形成されうる。
【００１０】
次に、図１（ｂ）、（ｃ）に示す工程では、ゲート電極材料層１０３の上にエッチングマスク１０４’を形成する。より具体的には、図１（ｂ）、（ｃ）に示す工程では、ゲート電極材料層１０３の上に絶縁膜１０４を形成し、絶縁膜１０４の上にフォトレジストパターン１０５を形成する。次いで、フォトレジストパターン１０５をマスクとして絶縁膜１０４をエッチングする。これにより絶縁膜１０４がパターニングされてエッチングマスク１０４’が形成される。フォトレジストパターン１０５は、エッチングマスク１０４’の形成後に除去されうる。絶縁膜１０４は、シリコン酸化膜でありうる。
【００１１】
次に、図１（ｄ）に示す工程では、ゲート電極材料層１０３をパターニングすることによりゲート電極１０３’を形成する。この工程では、ゲート電極材料層１０３がパターニングされるとともに、少なくとも、ゲート電極１０３’の側面の下部１と、第１絶縁膜１０２のうちゲート電極１０３’の側面に隣接する部分２とを保護する保護膜１０６が形成される。保護膜１０６は、典型的には、エッチングマスク１０４’および／またはゲート電極材料層１０３の上にも形成される。図１（ｄ）に示す例では、保護膜１０６は、ゲート電極１０３’の側面、エッチングマスク１０４’およびゲート電極材料層１０２を覆うように連続的に形成されている。ゲート電極材料層１０３のパターニングは、ゲート電極材料層１０３のうちエッチングマスク１０４’によって覆われていない部分をエッチングによって除去することによってなされる。ゲート電極材料層１０３をエッチングするためのガスとしては、例えば、Ｃｌ２、ＨＢｒおよびＯ２の混合ガスを使用することができる。保護膜１０６は、ゲート電極材料層１０３のエッチングによって発生するシリコンとエッチングのために使用するガスとの反応によって、即ちゲート電極材料層１０３のエッチングの副産物として、形成されうる。保護膜１０６は、あるいは、ゲート電極材料層１０３のエッチングの終了後に、保護膜１０６を堆積するためのガスを処理チャンバに導入することによって形成されうる。例えば、ＨＢｒの流量を多くする等の方法がある。なお、ゲート電極材料層１０３のエッチングにおいて、エッチングマスク１０４’、および、ゲート電極材料層１０２の露出した部分の厚さが薄くなりうる。
【００１２】
次に、図１（ｅ）に示す工程では、保護膜１０６が存在する状態で半導体基板１０１にイオンを注入することによって拡散領域１０７を形成する。拡散領域１０７は、例えば、ソース領域およびドレイン領域を構成する。次に、図１（ｆ）に示す工程では、保護膜１０６の上に層間絶縁膜１１５（第２絶縁膜の一例）などの絶縁膜を形成する。
【００１３】
ここで、ゲート電極１０３’の形成の際に形成される保護膜１０６を覆うように絶縁膜を形成することは、形成された保護膜１０６を除去することなく該絶縁膜を形成することを意味する。これは、前述のようなアンダーカットの形成を防止するために効果的であり、アンダーカットの形成の防止は、ＭＯＳトランジスタの特性（例えば、閾値、電流駆動能力）のばらつきを抑えるために有利である。一方、ゲート電極１０３’の形成の際に形成された保護膜１０６を除去するためのウエットエッチングなどを実施すると、それによって前述のようなアンダーカットが形成されうる。
【００１４】
以下、上記の半導体装置の製造方法を固体撮像装置の製造に適用した例を説明する。図２は、半導体装置の一例としての固体撮像装置の構成を模式的に示す断面図である。固体撮像装置は、光電変換素子ＰＤを有する画素が配列された画素部１０と、画素部１０から画素の信号を読み出すための周辺回路部２０とを含む。図２では、画素部１０の構成要素として、代表的に、１つの光電変換部ＰＤと、光電変換部ＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する転送ＭＯＳトランジスタ（転送ゲート）ＴＸと、１つのＭＯＳトランジスタＴＲ１とが示されている。ＭＯＳトランジスタＴＲ１は、例えば、増幅トランジスタ、リセットトランジスタまたは選択トランジスタでありうる。光電変換部ＰＤ、フローティングディフュージョンＦＤ、転送ＭＯＳトランジスタＴＸ、ＭＯＳトランジスタＴＲ１を構成する拡散領域は、例えば、半導体基板１０１に形成されたウエル１０１ａに配置されうる。図２では、周辺回路部２０の構成要素として、代表的に、１つのＭＯＳトランジスタＴＲ２が示されている。ＭＯＳトランジスタＴＲ２を構成する拡散領域は、例えば、半導体基板１０１に形成されたウエル１０１ｂに配置されうる。
【００１５】
画素部１０では、転送ＭＯＳトランジスタ（転送ゲート）ＴＸおよびＭＯＳトランジスタＴＲ１を含むＭＯＳトランジスタが形成されている。そして、これらのＭＯＳトランジスタを覆う保護膜１０６の上にシリコン酸化膜１０８、シリコン窒化膜１０９、シリコン酸化膜１１１、層間絶縁膜１１５などの絶縁膜（これらは、第２絶縁膜の例）が形成されている。周辺回路部２０では、ＭＯＳトランジスタＴＲ２のゲート電極１０３’の上面の保護膜１０６が除去されている。しかし、サイドスペーサ（シリコン酸化膜１０８およびシリコン窒化膜１０９；第２絶縁膜の例）とゲート電極１０３’との間および該サイドスペーサとゲート絶縁膜（第１絶縁膜１０２）との間には保護膜１０６が残っている。図２に記載されたその他の構成要素については、図３〜図７を参照しながら説明する。
【００１６】
図３〜図５には、周辺回路部２０のＭＯＳトランジスタの形成方法が示され、図６および図７には、画素部１０の光電変換部ＰＤおよびＭＯＳトランジスタの形成方法が示されている。
【００１７】
周辺回路部２０については、図１（ａ）〜（ｄ）に示す工程の後に、図３（ａ）に示すように、ソース領域およびドレイン領域を形成するための拡散領域１０７をイオン注入によって形成する。画素部１０については、図１（ａ）〜（ｄ）に示す工程の後に、図６（ａ）に示すように、光電変換部ＰＤの不純物領域（例えば、電荷を蓄積するＮ型不純物領域）１０７ａを形成する。また、転送ＭＯＳトランジスタＴＸのドレインであるとともにフローティングディフュージョンＦＤでもある不純物領域（例えば、Ｎ型不純物領域）１０７ｂをイオン注入によって形成する。次いで、図６（ｂ）に示すように、不純物領域１０７ａの上部に不純物領域１０７ａとは異なる導電型の不純物領域ＳＲをイオン注入によって形成する。これにより、埋め込み型の光電変換部ＰＤが形成される。
【００１８】
次いで、図３（ａ）および図６（ｂ）に示すように、周辺回路部２０および画素部１０の双方に、シリコン酸化膜１０８として、例えばＴＥＯＳ膜を形成する。次いで、図３（ｂ）および図６（ｃ）に示すように、周辺回路部２０および画素部１０の双方にシリコン窒化膜１０９を形成する。次いで、画素部１０をフォトレジストマスクで覆い、図３（ｃ）に示すように、周辺回路部２０のシリコン窒化膜１０９およびシリコン酸化膜１０８をエッチングする。これにより、周辺回路部２０では、シリコン窒化膜１０９およびシリコン酸化膜１０８のうちゲート電極１０３’の側面を覆っている部分が残る。このようにして残ったシリコン窒化膜１０９およびシリコン酸化膜１０８により、ゲート電極１０３’の側面を覆うサイドスペーサが形成される。ここで、マスク１０４’が露出するまでエッチングを行ってもよい。その場合にはサイドスペーサの高さが、図３（ｃ）の構成よりも低くなる。
【００１９】
次いで、周辺回路部２０については、図４（ａ）に示すように、拡散領域１０７に対して更にイオン注入を行う。この際にサイドスペーサが存在する領域よりもサイドスペーサが存在しない領域に対して多くのイオンが注入され、いわゆるＬＤＤ構造のソース領域およびドレイン領域が形成される。その後、画素部１０のフォトレジストマスクを除去する。
【００２０】
次いで、図４（ｂ）および図６（ｃ）に示すように、周辺回路部２０および画素部１０の双方にシリコン酸化膜１１１を形成する。そして、画素部１０をフォトレジストマスクで覆い、周辺回路部２０をエッチングする。これにより、図４（ｃ）に示すように、ゲート電極１０３’の上面を覆っている保護膜１０６およびエッチングマスク１０４’が除去され、ゲート電極１０３’の上面が露出する。ここで、シリコン酸化膜１１１は、画素部１０を覆った状態で残っていて、以下のシリサイドの形成時においてシリサイドの形成を防止する層として機能する。つまり、シリサイドを形成しない部分を覆うようにシリコン酸化膜１１１を残す。シリコン酸化膜１１１は画素部１０のみに限られず周辺回路部２０に存在してもよい。
【００２１】
次いで、周辺回路部２０および画素部１０の双方にコバルト等の高融点金属を堆積し、熱処理を行う。これにより、図５（ａ）に示すように、周辺回路部２０では、該高融点金属がゲート電極１０３’の上部のシリコンと反応し、シリサイド（例えば、コバルトシリサイド）１１２が形成される。なお、画素部１０では、シリコン酸化膜１１１の上に高融点金属が配置されているので、シリサイドは形成されない。
【００２２】
次いで、図５（ｂ）および図７（ａ）に示すように、周辺回路部２０および画素部１０の双方にシリコン酸化膜１１３を形成し、更に、シリコン酸化膜１１３の上にシリコン窒化膜１１４を形成する。
【００２３】
次いで、図５（ｂ）および図７（ｂ）に示すように、画素部１０の光電変換部ＰＤの上方の領域以外の領域におけるシリコン酸化膜１１３およびシリコン窒化膜１１４を除去する。次いで、図５（ｃ）および図７（ｃ）に示すように、周辺回路部２０および画素部１０の双方に層間絶縁膜１１５を形成する。次いで、図７（ｃ）に示すように、層間絶縁膜１１５のうち画素部１０の光電変換部ＰＤの上方の部分に開口を形成し、該開口にシリコン窒化物などの高屈折率材料を埋め込み、光導波路を形成してもよい。この後、一般の半導体技術によって、コンタクトプラグや配線などを形成し、マイクロレンズ等の光学部材を形成することで固体撮像装置が完成する。後のコンタクトプラグを形成する工程において、画素部１０のシリコン窒化膜１０９はエッチングストップとして機能可能である。同様に、後のコンタクトプラグを形成する工程において、周辺回路部２０のシリコン窒化膜１１４はエッチングストップとして機能可能である。
【００２４】
ここで、光導波路の採用は任意である。光導波路を採用しない場合には、画素部１０の光電変換部ＰＤの上方の領域に設けられていたシリコン酸化膜１１３とシリコン窒化膜１１４を設けなくてもよい。
【００２５】
図８は、上記の実施形態の変形例を示している。ここで、図８（ａ）は、周辺回路部２０のＭＯＳトランジスタの構成例を示し、図８（ｂ）は、画素部１０のＭＯＳトランジスタの構成例を示している。この変形例では、ゲート電極１０３’を形成する工程において、ゲート電極１０３’の側面におけるゲート電極１０３’の上面と下面との間にくびれ２００が形成される。この変形例においても、保護膜１０６を除去することなく保護膜１０６の上に層間絶縁膜１１５、シリコン酸化膜１０８、シリコン窒化膜１０９などの絶縁膜（これらは、第２絶縁膜の一例）を形成する。これは、前述のようなアンダーカットの形成を防止するために効果的であり、アンダーカットの形成の防止は、ＭＯＳトランジスタの特性（例えば、閾値、電流駆動能力）のばらつきを抑えるために有利である。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、シリコン基板の表面にゲート絶縁膜を形成し、その上にゲート電極を形成し、露出しているゲート絶縁膜をウエットエッチングによって除去し、ゲート電極およびシリコン基板の露出部分に熱酸化によって酸化膜を形成することが開示されている。ここで、ウエットエッチングによってゲート電極の側面の下方にアンダーカットが形成される。このアンダーカットは、ウエットエッチングに続く熱酸化によって小さくなり、更に、熱酸化に続く減圧ＣＶＤ法によるシリコン酸化膜によって埋められうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２８２８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなアンダーカットが形成されると、ゲート絶縁膜の端部の構造にばらつきが生じやすく、これがＭＯＳトランジスタの特性（例えば、閾値、電流駆動能力）のばらつきを招きうる。
【０００５】
本発明は、ＭＯＳトランジスタの特性のばらつきを低減するために有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の1つの側面は、ＭＯＳトランジスタを含む半導体装置の製造方法に係り、前記製造方法は、半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、前記ゲート電極材料層の上にエッチングマスクを形成する工程と、前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程とを含み、前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される。
【発明の効果】
【０００７】
本発明によれば、ＭＯＳトランジスタの特性のばらつきを低減するために有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態の半導体装置の製造方法を説明する図。
【図２】半導体装置の一例としての固体撮像装置の画素部の一部および周辺部の一部を模式的に示す断面図。
【図３】固体撮像装置の周辺回路部のＭＯＳトランジスタの製造フローを説明するための図。
【図４】固体撮像装置の周辺回路部のＭＯＳトランジスタの製造フローを説明するための図。
【図５】固体撮像装置の周辺回路部のＭＯＳトランジスタの製造フローを説明するための図。
【図６】固体撮像装置の画素部のＭＯＳトランジスタの製造フローを説明するための図。
【図７】固体撮像装置の画素部のＭＯＳトランジスタの製造フローを説明するための図。
【図８】変形例を示す図。
【発明を実施するための形態】
【０００９】
本発明の一つの実施形態は、ＭＯＳトランジスタを含む半導体装置の製造方法に関する。図１を参照しながら、本発明の一つの実施形態として、ＭＯＳトランジスタを含む半導体装置の製造方法を説明する。まず、図１（ａ）に示す工程では、半導体基板１０１の上に第１絶縁膜１０２を形成し、次いで、第1絶縁膜１０２の上にゲート電極材料層１０３を形成する。ここで、半導体基板１０１は、シリコン基板でありうる。第１絶縁膜１０２は、該シリコン基板を熱酸化して形成されたシリコン酸化膜でありうる。ゲート電極材料層１０３は、ポリシリコン層でありうる。ゲート電極材料層１０３は、例えばＣＶＤ法によって形成されうる。
【００１０】
次に、図１（ｂ）、（ｃ）に示す工程では、ゲート電極材料層１０３の上にエッチングマスク１０４’を形成する。より具体的には、図１（ｂ）、（ｃ）に示す工程では、ゲート電極材料層１０３の上に絶縁膜１０４を形成し、絶縁膜１０４の上にフォトレジストパターン１０５を形成する。次いで、フォトレジストパターン１０５をマスクとして絶縁膜１０４をエッチングする。これにより絶縁膜１０４がパターニングされてエッチングマスク１０４’が形成される。フォトレジストパターン１０５は、エッチングマスク１０４’の形成後に除去されうる。絶縁膜１０４は、シリコン酸化膜でありうる。
【００１１】
次に、図１（ｄ）に示す工程では、ゲート電極材料層１０３をパターニングすることによりゲート電極１０３’を形成する。この工程では、ゲート電極材料層１０３がパターニングされるとともに、少なくとも、ゲート電極１０３’の側面の下部１と、第１絶縁膜１０２のうちゲート電極１０３’の側面に隣接する部分２とを保護する保護膜１０６が形成される。保護膜１０６は、典型的には、エッチングマスク１０４’および／またはゲート電極材料層１０３の上にも形成される。図１（ｄ）に示す例では、保護膜１０６は、ゲート電極１０３’の側面、エッチングマスク１０４’およびゲート電極材料層１０２を覆うように連続的に形成されている。ゲート電極材料層１０３のパターニングは、ゲート電極材料層１０３のうちエッチングマスク１０４’によって覆われていない部分をエッチングによって除去することによってなされる。ゲート電極材料層１０３をエッチングするためのガスとしては、例えば、Ｃｌ２、ＨＢｒおよびＯ２の混合ガスを使用することができる。保護膜１０６は、ゲート電極材料層１０３のエッチングによって発生するシリコンとエッチングのために使用するガスとの反応によって、即ちゲート電極材料層１０３のエッチングの副産物として、形成されうる。保護膜１０６は、あるいは、ゲート電極材料層１０３のエッチングの終了後に、保護膜１０６を堆積するためのガスを処理チャンバに導入することによって形成されうる。例えば、ＨＢｒの流量を多くする等の方法がある。なお、ゲート電極材料層１０３のエッチングにおいて、エッチングマスク１０４’、および、ゲート電極材料層１０２の露出した部分の厚さが薄くなりうる。
【００１２】
次に、図１（ｅ）に示す工程では、保護膜１０６が存在する状態で半導体基板１０１にイオンを注入することによって拡散領域１０７を形成する。拡散領域１０７は、例えば、ソース領域およびドレイン領域を構成する。次に、図１（ｆ）に示す工程では、保護膜１０６の上に層間絶縁膜１１５（第２絶縁膜の一例）などの絶縁膜を形成する。
【００１３】
ここで、ゲート電極１０３’の形成の際に形成される保護膜１０６を覆うように絶縁膜を形成することは、形成された保護膜１０６を除去することなく該絶縁膜を形成することを意味する。これは、前述のようなアンダーカットの形成を防止するために効果的であり、アンダーカットの形成の防止は、ＭＯＳトランジスタの特性（例えば、閾値、電流駆動能力）のばらつきを抑えるために有利である。一方、ゲート電極１０３’の形成の際に形成された保護膜１０６を除去するためのウエットエッチングなどを実施すると、それによって前述のようなアンダーカットが形成されうる。
【００１４】
以下、上記の半導体装置の製造方法を固体撮像装置の製造に適用した例を説明する。図２は、半導体装置の一例としての固体撮像装置の構成を模式的に示す断面図である。固体撮像装置は、光電変換素子ＰＤを有する画素が配列された画素部１０と、画素部１０から画素の信号を読み出すための周辺回路部２０とを含む。図２では、画素部１０の構成要素として、代表的に、１つの光電変換部ＰＤと、光電変換部ＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する転送ＭＯＳトランジスタ（転送ゲート）ＴＸと、１つのＭＯＳトランジスタＴＲ１とが示されている。ＭＯＳトランジスタＴＲ１は、例えば、増幅トランジスタ、リセットトランジスタまたは選択トランジスタでありうる。光電変換部ＰＤ、フローティングディフュージョンＦＤ、転送ＭＯＳトランジスタＴＸ、ＭＯＳトランジスタＴＲ１を構成する拡散領域は、例えば、半導体基板１０１に形成されたウエル１０１ａに配置されうる。図２では、周辺回路部２０の構成要素として、代表的に、１つのＭＯＳトランジスタＴＲ２が示されている。ＭＯＳトランジスタＴＲ２を構成する拡散領域は、例えば、半導体基板１０１に形成されたウエル１０１ｂに配置されうる。
【００１５】
画素部１０では、転送ＭＯＳトランジスタ（転送ゲート）ＴＸおよびＭＯＳトランジスタＴＲ１を含むＭＯＳトランジスタが形成されている。そして、これらのＭＯＳトランジスタを覆う保護膜１０６の上にシリコン酸化膜１０８、シリコン窒化膜１０９、シリコン酸化膜１１１、層間絶縁膜１１５などの絶縁膜（これらは、第２絶縁膜の例）が形成されている。周辺回路部２０では、ＭＯＳトランジスタＴＲ２のゲート電極１０３’の上面の保護膜１０６が除去されている。しかし、サイドスペーサ（シリコン酸化膜１０８およびシリコン窒化膜１０９；第２絶縁膜の例）とゲート電極１０３’との間および該サイドスペーサとゲート絶縁膜（第１絶縁膜１０２）との間には保護膜１０６が残っている。図２に記載されたその他の構成要素については、図３〜図７を参照しながら説明する。
【００１６】
図３〜図５には、周辺回路部２０のＭＯＳトランジスタの形成方法が示され、図６および図７には、画素部１０の光電変換部ＰＤおよびＭＯＳトランジスタの形成方法が示されている。
【００１７】
周辺回路部２０については、図１（ａ）〜（ｄ）に示す工程の後に、図３（ａ）に示すように、ソース領域およびドレイン領域を形成するための拡散領域１０７をイオン注入によって形成する。画素部１０については、図１（ａ）〜（ｄ）に示す工程の後に、図６（ａ）に示すように、光電変換部ＰＤの不純物領域（例えば、電荷を蓄積するＮ型不純物領域）１０７ａを形成する。また、転送ＭＯＳトランジスタＴＸのドレインであるとともにフローティングディフュージョンＦＤでもある不純物領域（例えば、Ｎ型不純物領域）１０７ｂをイオン注入によって形成する。次いで、図６（ｂ）に示すように、不純物領域１０７ａの上部に不純物領域１０７ａとは異なる導電型の不純物領域ＳＲをイオン注入によって形成する。これにより、埋め込み型の光電変換部ＰＤが形成される。
【００１８】
次いで、図３（ａ）および図６（ｂ）に示すように、周辺回路部２０および画素部１０の双方に、シリコン酸化膜１０８として、例えばＴＥＯＳ膜を形成する。次いで、図３（ｂ）および図６（ｃ）に示すように、周辺回路部２０および画素部１０の双方にシリコン窒化膜１０９を形成する。次いで、画素部１０をフォトレジストマスクで覆い、図３（ｃ）に示すように、周辺回路部２０のシリコン窒化膜１０９およびシリコン酸化膜１０８をエッチングする。これにより、周辺回路部２０では、シリコン窒化膜１０９およびシリコン酸化膜１０８のうちゲート電極１０３’の側面を覆っている部分が残る。このようにして残ったシリコン窒化膜１０９およびシリコン酸化膜１０８により、ゲート電極１０３’の側面を覆うサイドスペーサが形成される。ここで、マスク１０４’が露出するまでエッチングを行ってもよい。その場合にはサイドスペーサの高さが、図３（ｃ）の構成よりも低くなる。
【００１９】
次いで、周辺回路部２０については、図４（ａ）に示すように、拡散領域１０７に対して更にイオン注入を行う。この際にサイドスペーサが存在する領域よりもサイドスペーサが存在しない領域に対して多くのイオンが注入され、いわゆるＬＤＤ構造のソース領域およびドレイン領域が形成される。その後、画素部１０のフォトレジストマスクを除去する。
【００２０】
次いで、図４（ｂ）および図６（ｃ）に示すように、周辺回路部２０および画素部１０の双方にシリコン酸化膜１１１を形成する。そして、画素部１０をフォトレジストマスクで覆い、周辺回路部２０をエッチングする。これにより、図４（ｃ）に示すように、ゲート電極１０３’の上面を覆っている保護膜１０６およびエッチングマスク１０４’が除去され、ゲート電極１０３’の上面が露出する。ここで、シリコン酸化膜１１１は、画素部１０を覆った状態で残っていて、以下のシリサイドの形成時においてシリサイドの形成を防止する層として機能する。つまり、シリサイドを形成しない部分を覆うようにシリコン酸化膜１１１を残す。シリコン酸化膜１１１は画素部１０のみに限られず周辺回路部２０に存在してもよい。
【００２１】
次いで、周辺回路部２０および画素部１０の双方にコバルト等の高融点金属を堆積し、熱処理を行う。これにより、図５（ａ）に示すように、周辺回路部２０では、該高融点金属がゲート電極１０３’の上部のシリコンと反応し、シリサイド（例えば、コバルトシリサイド）１１２が形成される。なお、画素部１０では、シリコン酸化膜１１１の上に高融点金属が配置されているので、シリサイドは形成されない。
【００２２】
次いで、図５（ｂ）および図７（ａ）に示すように、周辺回路部２０および画素部１０の双方にシリコン酸化膜１１３を形成し、更に、シリコン酸化膜１１３の上にシリコン窒化膜１１４を形成する。
【００２３】
次いで、図５（ｂ）および図７（ｂ）に示すように、画素部１０の光電変換部ＰＤの上方の領域以外の領域におけるシリコン酸化膜１１３およびシリコン窒化膜１１４を除去する。次いで、図５（ｃ）および図７（ｃ）に示すように、周辺回路部２０および画素部１０の双方に層間絶縁膜１１５を形成する。次いで、図７（ｃ）に示すように、層間絶縁膜１１５のうち画素部１０の光電変換部ＰＤの上方の部分に開口を形成し、該開口にシリコン窒化物などの高屈折率材料を埋め込み、光導波路を形成してもよい。この後、一般の半導体技術によって、コンタクトプラグや配線などを形成し、マイクロレンズ等の光学部材を形成することで固体撮像装置が完成する。後のコンタクトプラグを形成する工程において、画素部１０のシリコン窒化膜１０９はエッチングストップとして機能可能である。同様に、後のコンタクトプラグを形成する工程において、周辺回路部２０のシリコン窒化膜１１４はエッチングストップとして機能可能である。
【００２４】
ここで、光導波路の採用は任意である。光導波路を採用しない場合には、画素部１０の光電変換部ＰＤの上方の領域に設けられていたシリコン酸化膜１１３とシリコン窒化膜１１４を設けなくてもよい。
【００２５】
図８は、上記の実施形態の変形例を示している。ここで、図８（ａ）は、周辺回路部２０のＭＯＳトランジスタの構成例を示し、図８（ｂ）は、画素部１０のＭＯＳトランジスタの構成例を示している。この変形例では、ゲート電極１０３’を形成する工程において、ゲート電極１０３’の側面におけるゲート電極１０３’の上面と下面との間にくびれ２００が形成される。この変形例においても、保護膜１０６を除去することなく保護膜１０６の上に層間絶縁膜１１５、シリコン酸化膜１０８、シリコン窒化膜１０９などの絶縁膜（これらは、第２絶縁膜の一例）を形成する。これは、前述のようなアンダーカットの形成を防止するために効果的であり、アンダーカットの形成の防止は、ＭＯＳトランジスタの特性（例えば、閾値、電流駆動能力）のばらつきを抑えるために有利である。
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを含む半導体装置の製造方法であって、
半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、
前記ゲート電極材料層の上にエッチングマスクを形成する工程と、
前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程と、を含み、
前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、
前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングマスクを形成する工程は、
前記ゲート電極材料層の上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングする工程と、を含む、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程では、前記保護膜のほか前記エッチングマスクを覆うように前記第２絶縁膜が形成される、
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜をエッチングすることにより前記ゲート電極の側面を覆うサイドスペーサを形成する工程を更に含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜は、層間絶縁膜である、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程では、前記ゲート電極の側面における前記ゲート電極の上面と下面との間にくびれが形成される、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、固体撮像装置を含む、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ＭＯＳトランジスタを含む半導体装置の製造方法であって、
半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、
前記ゲート電極材料層の上にエッチングマスクを形成する工程と、
前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程と、を含み、
前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、
前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングマスクを形成する工程は、
前記ゲート電極材料層の上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングする工程と、を含む、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程では、前記保護膜のほか前記エッチングマスクを覆うように前記第２絶縁膜が形成される、
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜をエッチングすることにより前記ゲート電極の側面を覆うサイドスペーサを形成する工程を更に含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜は、層間絶縁膜である、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程では、前記ゲート電極の側面における前記ゲート電極の上面と下面との間にくびれが形成される、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、固体撮像装置を含む、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８４６９４（Ｐ２０１３−８４６９４Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２２３５０（Ｐ２０１１−２２２３５０）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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