半導体装置及びその製造方法
【課題】製造工程を複雑化することなく、配線の信頼性低下を招かない、配線構造を有する半導体装置及びその製造方法を得る。
【解決手段】接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上にＴａ／ＴａＮ積層バリア層１２を介して、ＮｉＦｅ磁性層１３をＰＶＤ装置のＮｉＦｅチャンバを用いたＰＶＤ法によって成膜する。次に、同一のＰＶＤ装置の同一のＮｉＦｅチャンバを用いて、成膜条件を変更することにより、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１の表面上におけるＮｉＦｅ磁性層１３を選択的に除去する。さらに、同一のＰＶＤ装置のＴａチャンバ及びＣｕチャンバを用いて、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上にＴａバリア層及びＣｕシード層を順次形成する。
【解決手段】接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上にＴａ／ＴａＮ積層バリア層１２を介して、ＮｉＦｅ磁性層１３をＰＶＤ装置のＮｉＦｅチャンバを用いたＰＶＤ法によって成膜する。次に、同一のＰＶＤ装置の同一のＮｉＦｅチャンバを用いて、成膜条件を変更することにより、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１の表面上におけるＮｉＦｅ磁性層１３を選択的に除去する。さらに、同一のＰＶＤ装置のＴａチャンバ及びＣｕチャンバを用いて、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上にＴａバリア層及びＣｕシード層を順次形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばＭＲＡＭ等に用いられ、所定の配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、電子の持つ電荷のみではなくスピンにも注目し、それを制御することで新しいエレクトロニクスデバイスの創製する試みが盛んに行われている。これらは一般に「スピントロニクス」或いは「スピンエレクトロニクス」と呼ばれている。現在、注目を集めているＭＲＡＭ（Magnetoresistive Random Access Memory, あるいは Magnetic Random Access Memory）もその一つである。
【０００３】
物質の磁性の起源とスピンは非常に密接な関係にあり、このような「スピントロニクス」において、磁性・磁場を制御することは非常に重要なことである。一方、電流と磁場も密接な関係があり、電流が流れる際には磁場が発生する。従って、スピントロニクスでは、配線に電流が流れる際に発生する磁場を遮蔽する、あるいは制御することが大切である。
【０００４】
上記したＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。
【０００５】
図１５〜図２３は多層配線構造を有する従来の半導体装置の製造方法を示す断面図である。これらの図で示す多層配線構造では、ＭＲＡＭ等において適用されており、配線部より発生する磁場を配線下部方向に集中させる配線構造を呈している。これらの図では銅(Ｃｕ)を用いたデュアルダマシン構造の配線を例に挙げている。以下、図１５〜図２３を参照して、従来の半導体装置の製造方法の製造方法を説明する。
【０００６】
図１５に示すように、Ｃｕダマシン配線の形成工程において、所定の工程を経て、層間絶縁膜１の上層部にＴａ／ＴａＮ積層バリア膜２及び下層Ｃｕ配線３からなる下層Ｃｕ配線部を形成後、全面直上にＳｉＣからなるライナー膜１０及び層間絶縁膜１１を形成する。
【０００７】
その後、図１５に示すように、ライナー膜１０及び層間絶縁膜１１の下層部にかけて上下配線間を接続するための接続孔３０、及び層間絶縁膜１１の上層部にＣｕ配線を形成するために配線用溝３１をドライエッチング技術等を用いて形成する。この際、接続孔３０は平面視して配線用溝３１内に含まれ、かつ上部の配線用溝３１と連続するように形成される。
【０００８】
その後、図１６に示すように、接続孔３０の底面及び側面並びに配線用溝３１の底面及び側面を含む層間絶縁膜１１上にＴａ／ＴａＮ積層バリア層１２をＰＶＤ(Physical Vapor Deposition)法によって形成する。なお、Ｔａ／ＴａＮ積層バリア層１２の成膜に先立ち、必要に応じて、ウエハからの脱ガス処理（デガス）、Ｈ2ガスを用いたアニール処理やプラズマ処理と言った前処理（プリクリーン）行っても良い。
【０００９】
さらに、図１６に示すように、Ｔａ／ＴａＮ積層バリア層１２上にＮｉＦｅ磁性層１３（Ni:Fe=4:1）を同じくＰＶＤ法によって成膜する。
【００１０】
次に、図１７に示すように、異方性のケミカルドライエッチング技術を用いたエッチバック処理により、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１の表面上におけるＮｉＦｅ磁性層１３を選択的に除去する。この時のエッチング条件は、例えば塩素を含んだハロゲンガスまたはそれと一緒に一酸化炭素（ＣＯ）もしくはアンモニア（ＮＨ3）を添加したエッチングガス等を用いる。上述したエッチングガスを用いたエッチバック処理は例えば特許文献１に開示されている。
【００１１】
その後、図１８に示すように、再度、ＰＶＤ装置を用いて、接続孔３０及び配線用溝３１の底面及び側面上において、Ｔａバリア層１４及びＴａバリア層１４上にＣｕシード層１５をそれぞれＰＶＤ法によって成膜する。
【００１２】
次に、図１９に示すように、Ｃｕめっき法を用いて接続孔３０及び配線用溝３１の埋め込み、かつ、層間絶縁膜１１の（Ｔａ／ＴａＮ積層バリア層１２，Ｔａバリア層１４を介した）表面上にＣｕめっき層１６を形成する。この際、Ｃｕシード層１５及びＣｕめっき層１６は一体化する。以降、Ｃｕめっき層１６のみを代表して図示する。
【００１３】
続いて、図２０に示すように、必要に応じて熱処理を加えた後、ＣＭＰ処理により余分な層間絶縁膜１１の表面上のＣｕめっき層１６を取り除き、上層Ｃｕ配線１７を完成する。
【００１４】
次に、図２１に示すように、全面にＳｉＣからなるライナー膜２０及び層間絶縁膜２１を順次堆積し、その後、写真製版技術、及びドライエッチング技術を用いて、上層Ｃｕ配線１７上のライナー膜２０及び層間絶縁膜２１を貫通させて配線用溝３２を選択的に形成する。
【００１５】
次に、図２２に示すように、配線用溝３２を含む全面にＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４からなる３層積層膜をＰＶＤ法にて形成する。さらに、全面に層間絶縁膜２５を形成する。
【００１６】
最後に、図２３に示すように、ＣＭＰ処理を施し、層間絶縁膜２１の表面上におけるＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を除去し、配線用溝３２内にのみＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を残す。
【００１７】
このような多層配線構造において、ＭＲＡＭを形成する場合、図２３に示すように、上層Ｃｕ配線１７直下のライナー膜１０上に仮想ＭＴＪ素子７ｖが形成されることになる。なお、実際には下層Ｃｕ配線３及び上層Ｃｕ配線１７の形成方向等が異なっている。
【００１８】
図２３で示す多層配線構造では、仮想ＭＴＪ素子７ｖ上に配置される上層Ｃｕ配線１７の上部をＮｉＦｅ磁性層２３が覆い、側壁部をＮｉＦｅ磁性層１３が覆っている。一方、上層Ｃｕ配線１７の下部にはＮｉＦｅ膜がない構造になっている。
【００１９】
このため、上層Ｃｕ配線１７内に電流が流れた際に発生する磁場は配線の上部・側壁部はＮｉＦｅ磁性層１３及び２３によって閉じ込められ、外部に広がらず、下部の仮想ＭＴＪ素子７ｖに向かって磁場が集中的に広がる構造となっている。
【００２０】
したがって、上層Ｃｕ配線１７の下部に設置された仮想ＭＴＪ素子７ｖ（スピントロニクス素子）をこの磁場により積極的に制御することが出来る。
【００２１】
【特許文献１】特開２００６−５４２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
但し、従来の製造方法では、一旦、トレンチ（接続孔３０，配線用溝３１）の底面に形成されたＮｉＦｅ磁性層１３を取り除くため、異方性のドライエッチング技術を用いている。通常、ＮｉＦｅ成膜を行うＰＶＤ装置とドライエッチングを行う装置とは異なる。
【００２３】
このため、ＮｉＦｅ磁性層１３の成膜後（図１６参照）、ＮｉＦｅ磁性層１３が形成されたウエハをＰＶＤ装置から取り出す際に一旦大気曝露した後、ウエハをドライエッチング装置に移動してエッチバック処理を行う必要があった。さらに、エッチバック処理が終了後（図１７参照）、ＮｉＦｅ磁性層１３が選択的に除去されたウエハをドライエッチング装置から取り出し、再度大気曝露して移動し、ＰＶＤ装置に戻してバリア・シード層であるＴａバリア層１４及びＣｕシード層１５を順次積層する必要がある（図１８参照）。
【００２４】
つまり、従来の製造方法では、図１６〜図１８で示す工程を実現すべく、ＰＶＤ装置〜ドライエッチング措置〜ＰＶＤ装置間の装置変更が強いられるため、ＮｉＦｅ磁性層１３を含むバリア・シード（Ｔａバリア層１４，Ｃｕシード層１５）の形成が複雑化するという問題点があった。
【００２５】
また、途中で２度大気曝露されるため、ＮｉＦｅ磁性層１３及び下層のＴａ／ＴａＮ積層バリア層１２が酸化される可能性が高く、配線の信頼性の低下や磁場集中効果の低下につながる問題点があった。
【００２６】
このように、図１５〜図２３に代表される従来の半導体装置の製造方法は、ＮｉＦｅ磁性層１３を含むバリア・シードの形成工程が複雑化し、かつ、一旦大気曝露されるため、Ｔａ／ＴａＮ積層バリア層１２，ＮｉＦｅ磁性層１３の表面が酸化され、配線の信頼性低下や磁場集中効果の低下などを引き起こす可能性があるという問題点があった。
【００２７】
この発明は上記問題点を解決するためになされたもので、製造工程を複雑化することなく、配線の信頼性低下を招かない、配線構造を有する半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２８】
この発明の一実施の形態によれば、下層Ｃｕ配線上に形成される配線用溝の側面及び底面上にＴａ／ＴａＮ積層バリア層を形成する。そして、上記配線用溝の側面及び底面上にＴａ／ＴａＮ積層バリア層を介してＮｉＦｅ磁性層を形成する。さらに、上記配線用溝の底面上に形成されるＮｉＦｅ磁性層を選択的に除去する。その後、最終的に配線用溝内に上層Ｃｕ配線を埋め込む。上述したＮｉＦｅ磁性層の形成及びＮｉＦｅ磁性層の選択的除去工程は成膜（エッチング）条件を変えて同一ＰＶＤチャンバを用いて行っている。
【発明の効果】
【００２９】
この実施の形態によれば、少なくとも上層Ｃｕ配線の側面にＮｉＦｅ磁性層を形成することにより、上部Ｃｕ配線に電流が流れるときに発生する磁場を配線下方側に集中させる配線構造を得ることができる。
【００３０】
この際、ＮｉＦｅ磁性層の形成及びＮｉＦｅ磁性層の選択的除去工程は同一ＰＶＤチャンバを用いて行うことにより、製造工程の簡略化を図ることができる。
【００３１】
さらに、Ｔａ／ＴａＮ積層バリア層及びＮｉＦｅ磁性層の形成並びにＮｉＦｅ磁性層の選択的除去工程を複数のＰＶＤチャンバを備えた（例えば、ＴａチャンバとＮｉＦｅチャンバとを備えた）同一のＰＶＤ装置を用いて実行することにより、真空一貫での製造処理が容易となり、形成途中での大気曝露を避けることができるため、配線の信頼性向上や磁場集中効果の向上という効果も期待できる。
【発明を実施するための最良の形態】
【００３２】
＜実施の形態＞
図１〜図９は、この発明の実施の形態である多層配線構造を有する半導体装置の製造方法を示す断面図である。これらの図で示す多層配線構造では、ＭＲＡＭ等において適用されており、配線部より発生する磁場を配線下部方向に集中させる配線部を含む多層配線構造を呈している。なお、これらの図ではＣｕを用いたデュアルダマシン構造の配線を例に挙げている。以下、図１〜図９を参照して、実施の形態１の半導体装置の製造方法の製造方法を説明する。
【００３３】
図１に示すように、Ｃｕダマシン配線の形成工程において、所定の工程を経て、層間絶縁膜１の上層部にＴａ／ＴａＮ積層バリア膜２及び下層Ｃｕ配線３からなる下層Ｃｕ配線部を形成後、全面直上にＳｉＣからなるライナー膜１０及び層間絶縁膜１１を形成する。
【００３４】
その後、図１に示すように、ライナー膜１０及び層間絶縁膜１１の下層部にかけて上下配線間を接続するための接続孔３０、及び層間絶縁膜１１の上層部にＣｕ配線を形成するために配線用溝３１をドライエッチング技術等を用いて形成する。配線用溝３１が接続孔３０と連結する場合、接続孔３０は平面視して配線用溝３１内に含まれ、かつ上部の配線用溝３１と連続するように形成される。また、図１の左側の配線用溝３１のように、配線用溝３１のみを層間絶縁膜１１の上層部に選択的に形成する場合もある。このように、接続孔３０及び配線用溝３１からなる貫通孔を、広義の意味で層間絶縁膜を構成するライナー膜１０及び層間絶縁膜１１を貫通して選択的に形成したり、層間絶縁膜１１の表面から一部選択的に除去して配線用溝３１のみを形成したりする。
【００３５】
その後、図２に示すように、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＴａ／ＴａＮ積層バリア層１２（バリア層）をＰＶＤ装置を用いたＰＶＤ法によって形成する。なお、配線用溝３１のみの構造に対しては、配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＴａ／ＴａＮ積層バリア層１２をＰＶＤ装置を用いたＰＶＤ法によって形成することになる。以下、説明の都合上、接続孔３０及び配線用溝３１からなる貫通孔に対する製造工程を中心に説明する。
【００３６】
本実施の形態で用いるＰＶＤ装置は、複数のＰＶＤチャンバを備えたＰＶＤ装置を想定している。このＰＶＤ装置は複数のＰＶＤチャンバとして、脱ガスチャンバ、プリスクリーンチャンバ、Ｔａ／ＴａＮ（成膜）チャンバ、ＮｉＦｅ（成膜）チャンバ、Ｔａ（成膜）チャンバ、Ｃｕ（成膜）チャンバを有している。これら複数の（ＰＶＤ）チャンバ間は真空搬送系を介してインテグレーションされている。上記したＴａ／ＴａＮ積層バリア層１２はＴａ／ＴａＮチャンバ内で行われる。
【００３７】
なお、Ｔａ／ＴａＮ積層バリア層１２の成膜に先立ち、必要に応じて、ウエハからの脱ガス処理（デガス）、Ｈ2ガスを用いたアニール処理やプラズマ処理と言った前処理（プリクリーン）行っても良い。上記脱ガス処理及び上記プリクリーン処理は、ＰＶＤ装置内の脱ガスチャンバ及びプリクリーンチャンバ内でそれぞれ行われる。
【００３８】
さらに、図２に示すように、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上にＴａ／ＴａＮ積層バリア層１２を介して、磁場遮蔽層であるＮｉＦｅ磁性層１３（Ni:Fe=4:1）を同じくＰＶＤ装置を用いたＰＶＤ法によって成膜する。このＮｉＦｅ磁性層１３の成膜はＮｉＦｅチャンバ内で行われる。
【００３９】
次に、図３に示すように、このまま同一のＰＶＤ装置を用いて同一のＮｉＦｅ（成膜）チャンバ内にて成膜条件（エッチング条件）を変更することにより、接続孔３０及び配線用溝３１の（Ｔａ／ＴａＮ積層バリア層１２を介した）底面上及び層間絶縁膜１１の表面上におけるＮｉＦｅ磁性層１３を選択的に除去する。
【００４０】
図１０はＮｉＦｅ磁性層１３の成膜及びＮｉＦｅ磁性層１３の選択除去に用いられるＰＶＤ装置（主としてＮｉＦｅチャンバ内）の構成を示す概略説明図である。
【００４１】
同図に示すように、チャンバ４０内の下部に配置された基板４７上にウエハ３５（図２，図３で示す構造を有するウエハ）が配置される。ウエハ３５の上方にはコイル部４３が設けられ、コイル部４３はコイル部ＲＦ電源４４に接続される。また、チャンバ４０内の上部にＮｉＦｅターゲット４１が設けられ、ＮｉＦｅターゲット４１にターゲット部ＤＣ電源４２が接続され、コイル部ＲＦ電源４４にコイル部ＤＣ電源４５が接続される。また、基板４７には基板部バイアス電源４６が接続される。また、チャンバ４０にはＡｒ（アルゴン）等の通気口４０ｉや排気口４０ｏが設けられる。
【００４２】
図２で示すＮｉＦｅ磁性層１３の成膜工程時の条件は例えば以下のように設定される。Ａｒ＝３０ｓｃｃｍ、圧力は約0.2Ｐａ、ＮｉＦｅターゲット４１に印加するターゲット部ＤＣ電源４２のＤＣパワー：５ｋＷ、基板４７に印加する基板部バイアス電源４６のバイアスパワー：２００Ｗ、コイル部４３に印加するコイル部ＲＦ電源４４のＲＦパワー：２ｋＷ、コイル部４３に印加するコイル部ＤＣ電源４５のＤＣパワー：５００Ｗとする。
【００４３】
一方、図３で示すＮｉＦｅ磁性層１３の選択除去工程時の条件は例えば以下のように設定される。Ａｒ＝１５ｓｃｃｍ、圧力は約０．１Ｐａ、ＮｉＦｅターゲット４１に印加するＤＣパワー：０．５ｋＷ、基板４７に印加する基板部バイアス電源４６のパワー：４００Ｗ、コイル部４３に印加するＲＦパワー：２ｋＷ、コイル部４３に印加するコイル部ＤＣ電源４５のパワー：０Ｗとする。このエッチング条件下では、層間絶縁膜１１上の表面の平坦部のＮｉＦｅ磁性層１３を〜0.7ｎｍ／ｓｅｃの速度で物理的エッチングを進めることができる。
【００４４】
その後、図４に示すように、同一のＰＶＤ装置によるＰＶＤ法を用いて、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＴａバリア層１４を形成する。この際、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１上において、Ｔａバリア層１４はＴａ／ＴａＮ積層バリア層１２を介して形成され、接続孔３０及び配線用溝３１の側面上において、Ｔａバリア層１４はＴａ／ＴａＮ積層バリア層１２及びＮｉＦｅ磁性層１３を介して形成される。なお、Ｔａバリア層１４はＴａチャンバ内で成膜される。
【００４５】
さらに、図４に示すように、同一のＰＶＤ装置によるＰＶＤ法を用いて、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＣｕシード層１５を形成する。この際、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１上において、Ｃｕシード層１５はＴａ／ＴａＮ積層バリア層１２及びＴａバリア層１４を介して形成され、接続孔３０及び配線用溝３１の側面上において、Ｃｕシード層１５は、Ｔａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３及びＴａバリア層１４を介して形成される。なお、Ｃｕシード層１５はＣｕチャンバ内で成膜される。
【００４６】
その結果、ウエハからの脱ガス処理（デガス）、前処理（プリクリーン）を含む最下層のＴａ／ＴａＮ積層バリア層１２の形成工程から、ＮｉＦｅ磁性層１３、Ｔａバリア層１４及び最上層のＣｕシード層１５それぞれの形成工程に至る、全ての工程に用いる複数のチャンバを同一のＰＶＤ装置にインテグレーションすることが容易となる。したがって、真空一貫処理を容易に行うことができる。
【００４７】
次に、図５に示すように、Ｃｕ（電界）めっき法を用いて接続孔３０及び配線用溝３１を埋め込み、かつ、層間絶縁膜１１の（Ｔａ／ＴａＮ積層バリア層１２，Ｔａバリア層１４を介した）表面上にＣｕめっき層１６を形成する。この際、Ｃｕシード層１５及びＣｕめっき層１６は一体化する。以降、Ｃｕめっき層１６のみを代表して図示する。
【００４８】
続いて、図６に示すように、必要に応じて熱処理を加えた後、ＣＭＰ処理により余分な層間絶縁膜１１の表面上のＣｕめっき層１６を取り除き、貫通孔（接続孔３０及び配線用溝３１）内及び配線用溝３１内に埋め込まれた上層Ｃｕ配線１７（配線主要部）を完成する。その結果、Ｔａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３、Ｔａバリア層１４及び上層Ｃｕ配線１７からなる配線（所定の配線）が完成する。
【００４９】
次に、図７に示すように、全面にＳｉＣからなるライナー膜２０及び層間絶縁膜２１を順次堆積し、その後、写真製版技術、及びドライエッチング技術を用いて、上層Ｃｕ配線１７上のライナー膜２０及び層間絶縁膜２１を貫通させて配線用溝３２を選択的に形成する。
【００５０】
次に、図８に示すように、配線用溝３２を含む全面にＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４からなる３層積層膜をＰＶＤ法によって形成する。さらに、全面に層間絶縁膜２５を形成する。
【００５１】
最後に、図９に示すように、ＣＭＰ処理を施し、層間絶縁膜２１の表面上におけるＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を除去し、配線用溝３２内にのみＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を残す。
【００５２】
このような多層配線構造において、ＭＲＡＭを形成する場合、図９に示すように、上層Ｃｕ配線１７直下のライナー膜１０上に仮想ＭＴＪ素子７ｖが形成されることになる。なお、実際には下層Ｃｕ配線３及び上層Ｃｕ配線１７の形成方向等が異なっている。
【００５３】
図１１は図９で示した多層配線構造をＭＲＡＭに適用した場合の具体的構造例を示す断面図である。
【００５４】
同図に示すように、半導体基板５０の上層部に選択的に形成された素子分離絶縁膜４９，４９間にトランジスタ部４８ａ及び４８ｂが形成される。以下、トランジスタ部４８ａ，４８ｂの構成について説明する。
【００５５】
半導体基板５０の表面内のチャネル領域５０ｃ上にゲート絶縁膜５１が形成され、ゲート絶縁膜５１上にゲート電極５２が形成され、ゲート電極５２の側面にサイドウォール５３が形成される。一方、チャネル領域５０ｃを挟んで半導体基板５０の上層部にソース・ドレイン領域５４，５４が形成され、ソース・ドレイン領域５４及びゲート電極５２上にそれぞれコバルトシリサイド（ＣｏＳｉ2）よりなるシリサイド領域５５が設けられる。これら、ゲート絶縁膜５１、ゲート電極５２、サイドウォール５３、ソース・ドレイン領域５４及びシリサイド領域５５により、トランジスタ部４８ａ，４８ｂが形成される。なお、図１１で図示していないが、トランジスタ部４８ａ，４８ｂの少なくとも一方のソース・ドレイン領域５４がＭＴＪ素子７の下部電極に電気的に接続される。
【００５６】
トランジスタ部４８ａ，４８ｂを含む半導体基板５０上に層間絶縁膜５６が形成される。トランジスタ部４８ｂのゲート電極５２上のシリサイド領域５５はＷプラグ５７を介してＴａ／ＴａＮバリア層５８及びＣｕ配線５９からなる第１配線部Ｌ１に電気的に接続される。なお、第１配線部Ｌ１において、Ｔａ／ＴａＮバリア層５８はＣｕ配線５９の底面及び側面に形成される。これら第１配線部Ｌ１は半導体基板５０上に形成された層間絶縁膜５６の上層部に形成される。
【００５７】
第１配線部Ｌ１を含む層間絶縁膜５６上にライナー膜６０が形成され、ライナー膜６０上に層間絶縁膜６１が形成される。層間絶縁膜６１の上層部にＴａ／ＴａＮバリア層６２、ＮｉＦｅ磁性層６３、Ｔａバリア層６４及びＣｕ配線６７からなる第２配線部Ｌ２が形成される。なお、第２配線部Ｌ２において、Ｔａ／ＴａＮバリア層６２、ＮｉＦｅ磁性層６３及びＴａバリア層６４はＣｕ配線６７の底面及び側面に形成される。この第２配線部Ｌ２の一部が第１配線部Ｌ１と電気的に接続される。
【００５８】
第２配線部Ｌ２を含む層間絶縁膜６１上にライナー膜７０が形成され、ライナー膜７０上に層間絶縁膜７１が形成される。層間絶縁膜７１の上層部にＴａ／ＴａＮバリア層７２、ＮｉＦｅ磁性層７３、Ｔａバリア層７４及びＣｕ配線７７からなる第３配線部Ｌ３が形成される。なお。第３配線部Ｌ３において、Ｔａ／ＴａＮバリア層７２、ＮｉＦｅ磁性層７３及びＴａバリア層７４からなる積層はＣｕ配線７７の側面に形成され、Ｔａ／ＴａＮバリア層７２及びＴａバリア層７４からなる積層はＣｕ配線７７の底面に形成される。この第３配線部Ｌ３の一部が第２配線部Ｌ２と電気的に接続される。そして、一部の第３配線部Ｌ３の直下のライナー膜７０上にＭＴＪ素子７が形成される。
【００５９】
第３配線部Ｌ３を含む層間絶縁膜７１上にライナー膜８０が形成され、ライナー膜８０上に層間絶縁膜８１が形成される。ただし、ＭＴＪ素子７上の第３配線部Ｌ３は上面にＴａ／ＴａＮバリア層８２、ＮｉＦｅ磁性層８３及びＴａバリア層８４からなる積層構造が形成される。
【００６０】
なお、図１１で示す構造は、あくまでもＭＲＡＭデバイスの全体像を示すための例であり、各部位の配置・材料などを特定するものではない。例えば、ＭＴＪ素子７が第２配線部Ｌ２と第３配線部Ｌ３との間に配置されているが、実際には特にこの部分に限る必要は無く、任意の配線間に配置が可能であり、電気的接続関係も様々対応が考えられる。例えば、第３配線部Ｌ３とＭＴＪ素子７の上部電極が直接あるいはプラグ（接続孔３３）を介して電気的に接続される対応等が考えられる。また、ＭＴＪ素子７の下部電極（引き出し配線）と第２配線部Ｌ２のいずれかとが電気的に接続される対応が考えられる。
【００６１】
同様に、トランジスタ部４８ａ，４８ｂのゲート電極５２の上部、ソース・ドレイン領域５４の上部にＣｏＳｉ2からなるシリサイド領域５５を設けているが、他にＮｉＳｉ,ＴｉＳｉ2等でシリサイド領域を形成しても良い。さらには、シリサイド領域５５は無くても構わない。
【００６２】
このようなＭＲＡＭを有する半導体装置（図１１）におけるＭＴＪ素子７と、実施の形態１の半導体装置の製造方法で製造された図９における仮想ＭＴＪ素子７ｖとが対応する。ＭＴＪ素子７上のＴａ／ＴａＮバリア層７２、ＮｉＦｅ磁性層７３、Ｔａバリア層７４及びＣｕ配線７７は、仮想ＭＴＪ素子７ｖ上のＴａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３、Ｔａバリア層１４及び上層Ｃｕ配線１７が対応する。同様に、ＭＴＪ素子７下において、ライナー膜７０がライナー膜２０に対応し、下層Ｃｕ配線３がＣｕ配線６７に対応し、Ｔａ／ＴａＮ積層バリア膜２がＴａ／ＴａＮバリア層６２に対応する。
【００６３】
図１１（図９）で示すＭＲＡＭの多層配線構造では、ＭＴＪ素子７（仮想ＭＴＪ素子７ｖ）上に配置されるＣｕ配線７７（上層Ｃｕ配線１７）の上部をＮｉＦｅ磁性層８３（ＮｉＦｅ磁性層２３）が覆い、側壁部をＮｉＦｅ磁性層７３（ＮｉＦｅ磁性層１３）が覆っている。一方、Ｃｕ配線７７の下部にはＮｉＦｅ膜がない構造になっている。
【００６４】
このため、Ｃｕ配線７７内に電流が流れた際に発生する磁場は配線の上部・側壁部はＮｉＦｅ磁性層７３及び８３によって閉じ込められ、外部に広がらず、下部のＭＴＪ素子７に向かって磁場が集中的に広がる構造となっている。
【００６５】
したがって、実施の形態１の半導体装置における配線構造をＭＲＡＭに適用した場合、Ｃｕ配線７７の下部に設置されたＭＴＪ素子７をこの磁場により積極的に制御することができる。
【００６６】
本実施の形態は、図３で示すＮｉＦｅ磁性層１３の除去工程を、図２で示すＮｉＦｅ磁性層１３の成膜時に用いた同一ＰＶＤ装置の同一のＮｉＦｅチャンバ内で物理的エッチング手法を適用することにより、製造工程の簡略化を図っている。
【００６７】
その結果、本実施の形態では、ＮｉＦｅ磁性層１３の成膜工程及び選択的除去工程を含み、Ｔａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３、Ｔａバリア層１４、及びＣｕシード層１５の形成を同一のＰＶＤ装置を用いて実現することが可能となった。
【００６８】
したがって、本実施の形態の製造方法は、バリア・シード構造（Ｔａ／ＴａＮ積層バリア層１２，ＮｉＦｅ磁性層１３及びＴａバリア層１４）を同一のＰＶＤ装置を用いて真空連続で形成できるため、ＮｉＦｅ磁性層１３の除去工程をＰＶＤ装置と異なるエッチング装置を用いて行う従来の製造方法と比較した場合、より簡単な工程で、行うことができる効果を奏する。
【００６９】
さらに、少なくともＴａ／ＴａＮ積層バリア層１２及びＮｉＦｅ磁性層１３を含むバリア・シード構造は、同一ＰＶＤ装置において真空一貫処理にて形成されるため、大気曝露によるＮｉＦｅ磁性層１３の表面、Ｔａ／ＴａＮ積層バリア層１２の表面の酸化が発生しないため、配線としての信頼性の向上を図ることができる。
【００７０】
実際の形状に関して、図１５〜図２３で示した従来の製造方法では、ＮｉＦｅ磁性層１３をケミカルドライエッチング法にて除去するため下地のＴａ／ＴａＮ積層バリア層１２との選択比を得やすく、Ｔａ／ＴａＮ積層バリア層１２上にエッチングを止めることが容易であるため、図１２に示すように、底部の底部Ｔａ／ＴａＮ積層バリア領域１２ｂ上に底部Ｔａバリア領域１４ｂが互いにほぼ均一な膜厚で形成される。
【００７１】
一方、本実施の形態では、ＮｉＦｅ磁性層１３のエッチングは物理的エッチング法によるため、下地のＴａ／ＴａＮ積層バリア層１２との選択比は得にくく、ＮｉＦｅ磁性層１３下のＴａ／ＴａＮ積層バリア層１２も一部エッチングされる（場合によっては、Ｔａ／ＴａＮ積層バリア層１２の大半がエッチングされる）。
【００７２】
また、トレンチ底両端部の方が、トレンチ底中央部に比べてエッチング速度が速くなるため、図１３に示すように、Ｔａ／ＴａＮ積層バリア層１２における底部Ｔａ／ＴａＮ積層バリア領域１２ｂは上に凸の形状を呈する。そして、Ｔａバリア層１４における底部Ｔａバリア領域１４ｂは底部Ｔａ／ＴａＮ積層バリア領域１２ｂ上の形状に反映して上に凸の形状を呈する。
【００７３】
図１４は、本実施の形態の製造方法による製造後の上層Ｃｕ配線１７の断面構造の詳細を示す説明図である。同図(a)は断面の全体構造を示し、同図(b)は側面断面の詳細構造を示し、同図(c)底面断面の詳細構造を示している。
【００７４】
同図に示すように、配線用溝の底部において、Ｔａバリア層１４（Ｔａ／ＴａＮ積層バリア層１２は図示省略）は上に凸な形状を呈している。また、側面には、Ｔａ／ＴａＮ積層バリア層１２，ＮｉＦｅ磁性層１３、Ｔａバリア層１４及びＣｕシード層１５の積層構造が形成されている。
【００７５】
したがって、実施の形態１の半導体装置の製造方法で図９で示す構造を製造した場合、後に上層Ｃｕ配線１７が形成される配線用溝の底部におけるＴａ／ＴａＮ積層バリア層１２及びＴａバリア層１４が必然的に上に凸な形状を有する構造となる。
【００７６】
なお、本実施の形態では、最後に上層Ｃｕ配線１７上にＴａ/ＮｉＦｅ/Ｔａ構造（Ｔａバリア層２２，ＮｉＦｅ磁性層２３及びＴａバリア層２４）のカバーをダマシン法にて作製したが、Ｔａ/ＮｉＦｅ/Ｔａ構造を直接エッチング技術を用いて形成しても構わない。
【００７７】
あるいは、Ｔａ/ＮｉＦｅ/Ｔａ構造の形成を省略しても構わない。この場合、Ｃｕ配線１７内に電流が流れた際に発生する磁場は配線の側壁部に形成されるＮｉＦｅ磁性層７３のみによって閉じ込められることになる。
【００７８】
また、ＮｉＦｅ磁性層１３を構成するＮｉＦｅの組成を「Ｎｉ：Ｆｅ＝４：１」を例に示しているが、高透磁率の材料であれば他のものでも構わない。同様にＴａ／ＴａＮ積層バリア層１２あるいはＮｉＦｅ磁性層１３を構成するバリア材としてＴａ、ＴａＮを例にあげているが、Ｔｉ，ＴｉＮ，Ｗ，ＷＮＲｕ等、他のバリア材やそれらの積層を用いても構わない。
【００７９】
Ｃｕ配線に代えて、Ａｌ，Ｍｎ，Ｔｉ等とのＣｕ合金でも構わない。Ｃｕ配線直上に形成したＴａ/ＮｉＦｅ/Ｔａ構造は、上層Ｃｕ配線１７上全体ではなく、所望箇所にのみ選択的に形成しても構わない。
【００８０】
本実施の形態では、同一ＰＶＤ装置を用いたＮｉＦｅの成膜条件及び物理的エッチング条件の例を具体的に挙げているが、所望の成膜及びエッチング特性が得られるのであれば、上記条件に以外であっても構わない。
【００８１】
また、本実施の形態の効果を電流磁場による書き換えを例にとって説明を行ったが、他の手法による書き換えとの組み合わせ、例えば、スピントランスファートルク法（ＳＴＴ）を採用したＳＴＴ−ＭＲＡＭと呼ばれるＭＴＪ素子は自身を流れる電流によってその抵抗値が変化する性質を有する。このようなＳＴＴ−ＭＲＡＭと呼ばれるＭＴＪ素子をＭＴＪ素子７として用いることもできる。
【産業上の利用可能性】
【００８２】
この発明の適用分野は、半導体装置において、ＭＲＡＭに代表されるスピントロニクスデバイスを応用した半導体装置に適用することができる。
【図面の簡単な説明】
【００８３】
【図１】実施の形態による半導体装置の製造方法を示す断面図である。
【図２】実施の形態による半導体装置の製造方法を示す断面図である。
【図３】実施の形態による半導体装置の製造方法を示す断面図である。
【図４】実施の形態による半導体装置の製造方法を示す断面図である。
【図５】実施の形態による半導体装置の製造方法を示す断面図である。
【図６】実施の形態による半導体装置の製造方法を示す断面図である。
【図７】実施の形態による半導体装置の製造方法を示す断面図である。
【図８】実施の形態による半導体装置の製造方法を示す断面図である。
【図９】実施の形態による半導体装置の製造方法を示す断面図である。
【図１０】実施の形態による半導体装置の製造方法で用いるＰＶＤ装置の一例を示す説明図である。
【図１１】図９で示した多層配線構造をＭＲＡＭに適用した場合の具体的構造例を示す断面図である。
【図１２】従来の半導体装置の製造方法の製造後における上層Ｃｕ配線構造を示す断面図である。
【図１３】実施の形態の半導体装置の製造方法の製造後における上層Ｃｕ配線構造を示す断面図である。
【図１４】実施の形態の半導体装置の製造方法の製造後における上層Ｃｕ配線構造の詳細を示す断面図である。
【図１５】従来の半導体装置の製造方法を示す断面図である。
【図１６】従来の半導体装置の製造方法を示す断面図である。
【図１７】従来の半導体装置の製造方法を示す断面図である。
【図１８】従来の半導体装置の製造方法を示す断面図である。
【図１９】従来の半導体装置の製造方法を示す断面図である。
【図２０】従来の半導体装置の製造方法を示す断面図である。
【図２１】従来の半導体装置の製造方法を示す断面図である。
【図２２】従来の半導体装置の製造方法を示す断面図である。
【図２３】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００８４】
１，１１，２１，２５ 層間絶縁膜、２，１２ Ｔａ／ＴａＮ積層バリア膜、３ 下層Ｃｕ配線、１０，２０ ライナー膜、１３ ＮｉＦｅ磁性層、１４，２２，２４ Ｔａバリア層、１５ Ｃｕシード層、１６ Ｃｕめっき層、１７ 上層Ｃｕ配線、３０ 接続孔、３１ 配線用溝。
【技術分野】
【０００１】
この発明は、例えばＭＲＡＭ等に用いられ、所定の配線を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、電子の持つ電荷のみではなくスピンにも注目し、それを制御することで新しいエレクトロニクスデバイスの創製する試みが盛んに行われている。これらは一般に「スピントロニクス」或いは「スピンエレクトロニクス」と呼ばれている。現在、注目を集めているＭＲＡＭ（Magnetoresistive Random Access Memory, あるいは Magnetic Random Access Memory）もその一つである。
【０００３】
物質の磁性の起源とスピンは非常に密接な関係にあり、このような「スピントロニクス」において、磁性・磁場を制御することは非常に重要なことである。一方、電流と磁場も密接な関係があり、電流が流れる際には磁場が発生する。従って、スピントロニクスでは、配線に電流が流れる際に発生する磁場を遮蔽する、あるいは制御することが大切である。
【０００４】
上記したＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。
【０００５】
図１５〜図２３は多層配線構造を有する従来の半導体装置の製造方法を示す断面図である。これらの図で示す多層配線構造では、ＭＲＡＭ等において適用されており、配線部より発生する磁場を配線下部方向に集中させる配線構造を呈している。これらの図では銅(Ｃｕ)を用いたデュアルダマシン構造の配線を例に挙げている。以下、図１５〜図２３を参照して、従来の半導体装置の製造方法の製造方法を説明する。
【０００６】
図１５に示すように、Ｃｕダマシン配線の形成工程において、所定の工程を経て、層間絶縁膜１の上層部にＴａ／ＴａＮ積層バリア膜２及び下層Ｃｕ配線３からなる下層Ｃｕ配線部を形成後、全面直上にＳｉＣからなるライナー膜１０及び層間絶縁膜１１を形成する。
【０００７】
その後、図１５に示すように、ライナー膜１０及び層間絶縁膜１１の下層部にかけて上下配線間を接続するための接続孔３０、及び層間絶縁膜１１の上層部にＣｕ配線を形成するために配線用溝３１をドライエッチング技術等を用いて形成する。この際、接続孔３０は平面視して配線用溝３１内に含まれ、かつ上部の配線用溝３１と連続するように形成される。
【０００８】
その後、図１６に示すように、接続孔３０の底面及び側面並びに配線用溝３１の底面及び側面を含む層間絶縁膜１１上にＴａ／ＴａＮ積層バリア層１２をＰＶＤ(Physical Vapor Deposition)法によって形成する。なお、Ｔａ／ＴａＮ積層バリア層１２の成膜に先立ち、必要に応じて、ウエハからの脱ガス処理（デガス）、Ｈ2ガスを用いたアニール処理やプラズマ処理と言った前処理（プリクリーン）行っても良い。
【０００９】
さらに、図１６に示すように、Ｔａ／ＴａＮ積層バリア層１２上にＮｉＦｅ磁性層１３（Ni:Fe=4:1）を同じくＰＶＤ法によって成膜する。
【００１０】
次に、図１７に示すように、異方性のケミカルドライエッチング技術を用いたエッチバック処理により、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１の表面上におけるＮｉＦｅ磁性層１３を選択的に除去する。この時のエッチング条件は、例えば塩素を含んだハロゲンガスまたはそれと一緒に一酸化炭素（ＣＯ）もしくはアンモニア（ＮＨ3）を添加したエッチングガス等を用いる。上述したエッチングガスを用いたエッチバック処理は例えば特許文献１に開示されている。
【００１１】
その後、図１８に示すように、再度、ＰＶＤ装置を用いて、接続孔３０及び配線用溝３１の底面及び側面上において、Ｔａバリア層１４及びＴａバリア層１４上にＣｕシード層１５をそれぞれＰＶＤ法によって成膜する。
【００１２】
次に、図１９に示すように、Ｃｕめっき法を用いて接続孔３０及び配線用溝３１の埋め込み、かつ、層間絶縁膜１１の（Ｔａ／ＴａＮ積層バリア層１２，Ｔａバリア層１４を介した）表面上にＣｕめっき層１６を形成する。この際、Ｃｕシード層１５及びＣｕめっき層１６は一体化する。以降、Ｃｕめっき層１６のみを代表して図示する。
【００１３】
続いて、図２０に示すように、必要に応じて熱処理を加えた後、ＣＭＰ処理により余分な層間絶縁膜１１の表面上のＣｕめっき層１６を取り除き、上層Ｃｕ配線１７を完成する。
【００１４】
次に、図２１に示すように、全面にＳｉＣからなるライナー膜２０及び層間絶縁膜２１を順次堆積し、その後、写真製版技術、及びドライエッチング技術を用いて、上層Ｃｕ配線１７上のライナー膜２０及び層間絶縁膜２１を貫通させて配線用溝３２を選択的に形成する。
【００１５】
次に、図２２に示すように、配線用溝３２を含む全面にＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４からなる３層積層膜をＰＶＤ法にて形成する。さらに、全面に層間絶縁膜２５を形成する。
【００１６】
最後に、図２３に示すように、ＣＭＰ処理を施し、層間絶縁膜２１の表面上におけるＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を除去し、配線用溝３２内にのみＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を残す。
【００１７】
このような多層配線構造において、ＭＲＡＭを形成する場合、図２３に示すように、上層Ｃｕ配線１７直下のライナー膜１０上に仮想ＭＴＪ素子７ｖが形成されることになる。なお、実際には下層Ｃｕ配線３及び上層Ｃｕ配線１７の形成方向等が異なっている。
【００１８】
図２３で示す多層配線構造では、仮想ＭＴＪ素子７ｖ上に配置される上層Ｃｕ配線１７の上部をＮｉＦｅ磁性層２３が覆い、側壁部をＮｉＦｅ磁性層１３が覆っている。一方、上層Ｃｕ配線１７の下部にはＮｉＦｅ膜がない構造になっている。
【００１９】
このため、上層Ｃｕ配線１７内に電流が流れた際に発生する磁場は配線の上部・側壁部はＮｉＦｅ磁性層１３及び２３によって閉じ込められ、外部に広がらず、下部の仮想ＭＴＪ素子７ｖに向かって磁場が集中的に広がる構造となっている。
【００２０】
したがって、上層Ｃｕ配線１７の下部に設置された仮想ＭＴＪ素子７ｖ（スピントロニクス素子）をこの磁場により積極的に制御することが出来る。
【００２１】
【特許文献１】特開２００６−５４２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
但し、従来の製造方法では、一旦、トレンチ（接続孔３０，配線用溝３１）の底面に形成されたＮｉＦｅ磁性層１３を取り除くため、異方性のドライエッチング技術を用いている。通常、ＮｉＦｅ成膜を行うＰＶＤ装置とドライエッチングを行う装置とは異なる。
【００２３】
このため、ＮｉＦｅ磁性層１３の成膜後（図１６参照）、ＮｉＦｅ磁性層１３が形成されたウエハをＰＶＤ装置から取り出す際に一旦大気曝露した後、ウエハをドライエッチング装置に移動してエッチバック処理を行う必要があった。さらに、エッチバック処理が終了後（図１７参照）、ＮｉＦｅ磁性層１３が選択的に除去されたウエハをドライエッチング装置から取り出し、再度大気曝露して移動し、ＰＶＤ装置に戻してバリア・シード層であるＴａバリア層１４及びＣｕシード層１５を順次積層する必要がある（図１８参照）。
【００２４】
つまり、従来の製造方法では、図１６〜図１８で示す工程を実現すべく、ＰＶＤ装置〜ドライエッチング措置〜ＰＶＤ装置間の装置変更が強いられるため、ＮｉＦｅ磁性層１３を含むバリア・シード（Ｔａバリア層１４，Ｃｕシード層１５）の形成が複雑化するという問題点があった。
【００２５】
また、途中で２度大気曝露されるため、ＮｉＦｅ磁性層１３及び下層のＴａ／ＴａＮ積層バリア層１２が酸化される可能性が高く、配線の信頼性の低下や磁場集中効果の低下につながる問題点があった。
【００２６】
このように、図１５〜図２３に代表される従来の半導体装置の製造方法は、ＮｉＦｅ磁性層１３を含むバリア・シードの形成工程が複雑化し、かつ、一旦大気曝露されるため、Ｔａ／ＴａＮ積層バリア層１２，ＮｉＦｅ磁性層１３の表面が酸化され、配線の信頼性低下や磁場集中効果の低下などを引き起こす可能性があるという問題点があった。
【００２７】
この発明は上記問題点を解決するためになされたもので、製造工程を複雑化することなく、配線の信頼性低下を招かない、配線構造を有する半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２８】
この発明の一実施の形態によれば、下層Ｃｕ配線上に形成される配線用溝の側面及び底面上にＴａ／ＴａＮ積層バリア層を形成する。そして、上記配線用溝の側面及び底面上にＴａ／ＴａＮ積層バリア層を介してＮｉＦｅ磁性層を形成する。さらに、上記配線用溝の底面上に形成されるＮｉＦｅ磁性層を選択的に除去する。その後、最終的に配線用溝内に上層Ｃｕ配線を埋め込む。上述したＮｉＦｅ磁性層の形成及びＮｉＦｅ磁性層の選択的除去工程は成膜（エッチング）条件を変えて同一ＰＶＤチャンバを用いて行っている。
【発明の効果】
【００２９】
この実施の形態によれば、少なくとも上層Ｃｕ配線の側面にＮｉＦｅ磁性層を形成することにより、上部Ｃｕ配線に電流が流れるときに発生する磁場を配線下方側に集中させる配線構造を得ることができる。
【００３０】
この際、ＮｉＦｅ磁性層の形成及びＮｉＦｅ磁性層の選択的除去工程は同一ＰＶＤチャンバを用いて行うことにより、製造工程の簡略化を図ることができる。
【００３１】
さらに、Ｔａ／ＴａＮ積層バリア層及びＮｉＦｅ磁性層の形成並びにＮｉＦｅ磁性層の選択的除去工程を複数のＰＶＤチャンバを備えた（例えば、ＴａチャンバとＮｉＦｅチャンバとを備えた）同一のＰＶＤ装置を用いて実行することにより、真空一貫での製造処理が容易となり、形成途中での大気曝露を避けることができるため、配線の信頼性向上や磁場集中効果の向上という効果も期待できる。
【発明を実施するための最良の形態】
【００３２】
＜実施の形態＞
図１〜図９は、この発明の実施の形態である多層配線構造を有する半導体装置の製造方法を示す断面図である。これらの図で示す多層配線構造では、ＭＲＡＭ等において適用されており、配線部より発生する磁場を配線下部方向に集中させる配線部を含む多層配線構造を呈している。なお、これらの図ではＣｕを用いたデュアルダマシン構造の配線を例に挙げている。以下、図１〜図９を参照して、実施の形態１の半導体装置の製造方法の製造方法を説明する。
【００３３】
図１に示すように、Ｃｕダマシン配線の形成工程において、所定の工程を経て、層間絶縁膜１の上層部にＴａ／ＴａＮ積層バリア膜２及び下層Ｃｕ配線３からなる下層Ｃｕ配線部を形成後、全面直上にＳｉＣからなるライナー膜１０及び層間絶縁膜１１を形成する。
【００３４】
その後、図１に示すように、ライナー膜１０及び層間絶縁膜１１の下層部にかけて上下配線間を接続するための接続孔３０、及び層間絶縁膜１１の上層部にＣｕ配線を形成するために配線用溝３１をドライエッチング技術等を用いて形成する。配線用溝３１が接続孔３０と連結する場合、接続孔３０は平面視して配線用溝３１内に含まれ、かつ上部の配線用溝３１と連続するように形成される。また、図１の左側の配線用溝３１のように、配線用溝３１のみを層間絶縁膜１１の上層部に選択的に形成する場合もある。このように、接続孔３０及び配線用溝３１からなる貫通孔を、広義の意味で層間絶縁膜を構成するライナー膜１０及び層間絶縁膜１１を貫通して選択的に形成したり、層間絶縁膜１１の表面から一部選択的に除去して配線用溝３１のみを形成したりする。
【００３５】
その後、図２に示すように、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＴａ／ＴａＮ積層バリア層１２（バリア層）をＰＶＤ装置を用いたＰＶＤ法によって形成する。なお、配線用溝３１のみの構造に対しては、配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＴａ／ＴａＮ積層バリア層１２をＰＶＤ装置を用いたＰＶＤ法によって形成することになる。以下、説明の都合上、接続孔３０及び配線用溝３１からなる貫通孔に対する製造工程を中心に説明する。
【００３６】
本実施の形態で用いるＰＶＤ装置は、複数のＰＶＤチャンバを備えたＰＶＤ装置を想定している。このＰＶＤ装置は複数のＰＶＤチャンバとして、脱ガスチャンバ、プリスクリーンチャンバ、Ｔａ／ＴａＮ（成膜）チャンバ、ＮｉＦｅ（成膜）チャンバ、Ｔａ（成膜）チャンバ、Ｃｕ（成膜）チャンバを有している。これら複数の（ＰＶＤ）チャンバ間は真空搬送系を介してインテグレーションされている。上記したＴａ／ＴａＮ積層バリア層１２はＴａ／ＴａＮチャンバ内で行われる。
【００３７】
なお、Ｔａ／ＴａＮ積層バリア層１２の成膜に先立ち、必要に応じて、ウエハからの脱ガス処理（デガス）、Ｈ2ガスを用いたアニール処理やプラズマ処理と言った前処理（プリクリーン）行っても良い。上記脱ガス処理及び上記プリクリーン処理は、ＰＶＤ装置内の脱ガスチャンバ及びプリクリーンチャンバ内でそれぞれ行われる。
【００３８】
さらに、図２に示すように、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上にＴａ／ＴａＮ積層バリア層１２を介して、磁場遮蔽層であるＮｉＦｅ磁性層１３（Ni:Fe=4:1）を同じくＰＶＤ装置を用いたＰＶＤ法によって成膜する。このＮｉＦｅ磁性層１３の成膜はＮｉＦｅチャンバ内で行われる。
【００３９】
次に、図３に示すように、このまま同一のＰＶＤ装置を用いて同一のＮｉＦｅ（成膜）チャンバ内にて成膜条件（エッチング条件）を変更することにより、接続孔３０及び配線用溝３１の（Ｔａ／ＴａＮ積層バリア層１２を介した）底面上及び層間絶縁膜１１の表面上におけるＮｉＦｅ磁性層１３を選択的に除去する。
【００４０】
図１０はＮｉＦｅ磁性層１３の成膜及びＮｉＦｅ磁性層１３の選択除去に用いられるＰＶＤ装置（主としてＮｉＦｅチャンバ内）の構成を示す概略説明図である。
【００４１】
同図に示すように、チャンバ４０内の下部に配置された基板４７上にウエハ３５（図２，図３で示す構造を有するウエハ）が配置される。ウエハ３５の上方にはコイル部４３が設けられ、コイル部４３はコイル部ＲＦ電源４４に接続される。また、チャンバ４０内の上部にＮｉＦｅターゲット４１が設けられ、ＮｉＦｅターゲット４１にターゲット部ＤＣ電源４２が接続され、コイル部ＲＦ電源４４にコイル部ＤＣ電源４５が接続される。また、基板４７には基板部バイアス電源４６が接続される。また、チャンバ４０にはＡｒ（アルゴン）等の通気口４０ｉや排気口４０ｏが設けられる。
【００４２】
図２で示すＮｉＦｅ磁性層１３の成膜工程時の条件は例えば以下のように設定される。Ａｒ＝３０ｓｃｃｍ、圧力は約0.2Ｐａ、ＮｉＦｅターゲット４１に印加するターゲット部ＤＣ電源４２のＤＣパワー：５ｋＷ、基板４７に印加する基板部バイアス電源４６のバイアスパワー：２００Ｗ、コイル部４３に印加するコイル部ＲＦ電源４４のＲＦパワー：２ｋＷ、コイル部４３に印加するコイル部ＤＣ電源４５のＤＣパワー：５００Ｗとする。
【００４３】
一方、図３で示すＮｉＦｅ磁性層１３の選択除去工程時の条件は例えば以下のように設定される。Ａｒ＝１５ｓｃｃｍ、圧力は約０．１Ｐａ、ＮｉＦｅターゲット４１に印加するＤＣパワー：０．５ｋＷ、基板４７に印加する基板部バイアス電源４６のパワー：４００Ｗ、コイル部４３に印加するＲＦパワー：２ｋＷ、コイル部４３に印加するコイル部ＤＣ電源４５のパワー：０Ｗとする。このエッチング条件下では、層間絶縁膜１１上の表面の平坦部のＮｉＦｅ磁性層１３を〜0.7ｎｍ／ｓｅｃの速度で物理的エッチングを進めることができる。
【００４４】
その後、図４に示すように、同一のＰＶＤ装置によるＰＶＤ法を用いて、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＴａバリア層１４を形成する。この際、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１上において、Ｔａバリア層１４はＴａ／ＴａＮ積層バリア層１２を介して形成され、接続孔３０及び配線用溝３１の側面上において、Ｔａバリア層１４はＴａ／ＴａＮ積層バリア層１２及びＮｉＦｅ磁性層１３を介して形成される。なお、Ｔａバリア層１４はＴａチャンバ内で成膜される。
【００４５】
さらに、図４に示すように、同一のＰＶＤ装置によるＰＶＤ法を用いて、接続孔３０の底面及び側面上並びに配線用溝３１の底面及び側面上を含む層間絶縁膜１１上にＣｕシード層１５を形成する。この際、接続孔３０及び配線用溝３１の底面上及び層間絶縁膜１１上において、Ｃｕシード層１５はＴａ／ＴａＮ積層バリア層１２及びＴａバリア層１４を介して形成され、接続孔３０及び配線用溝３１の側面上において、Ｃｕシード層１５は、Ｔａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３及びＴａバリア層１４を介して形成される。なお、Ｃｕシード層１５はＣｕチャンバ内で成膜される。
【００４６】
その結果、ウエハからの脱ガス処理（デガス）、前処理（プリクリーン）を含む最下層のＴａ／ＴａＮ積層バリア層１２の形成工程から、ＮｉＦｅ磁性層１３、Ｔａバリア層１４及び最上層のＣｕシード層１５それぞれの形成工程に至る、全ての工程に用いる複数のチャンバを同一のＰＶＤ装置にインテグレーションすることが容易となる。したがって、真空一貫処理を容易に行うことができる。
【００４７】
次に、図５に示すように、Ｃｕ（電界）めっき法を用いて接続孔３０及び配線用溝３１を埋め込み、かつ、層間絶縁膜１１の（Ｔａ／ＴａＮ積層バリア層１２，Ｔａバリア層１４を介した）表面上にＣｕめっき層１６を形成する。この際、Ｃｕシード層１５及びＣｕめっき層１６は一体化する。以降、Ｃｕめっき層１６のみを代表して図示する。
【００４８】
続いて、図６に示すように、必要に応じて熱処理を加えた後、ＣＭＰ処理により余分な層間絶縁膜１１の表面上のＣｕめっき層１６を取り除き、貫通孔（接続孔３０及び配線用溝３１）内及び配線用溝３１内に埋め込まれた上層Ｃｕ配線１７（配線主要部）を完成する。その結果、Ｔａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３、Ｔａバリア層１４及び上層Ｃｕ配線１７からなる配線（所定の配線）が完成する。
【００４９】
次に、図７に示すように、全面にＳｉＣからなるライナー膜２０及び層間絶縁膜２１を順次堆積し、その後、写真製版技術、及びドライエッチング技術を用いて、上層Ｃｕ配線１７上のライナー膜２０及び層間絶縁膜２１を貫通させて配線用溝３２を選択的に形成する。
【００５０】
次に、図８に示すように、配線用溝３２を含む全面にＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４からなる３層積層膜をＰＶＤ法によって形成する。さらに、全面に層間絶縁膜２５を形成する。
【００５１】
最後に、図９に示すように、ＣＭＰ処理を施し、層間絶縁膜２１の表面上におけるＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を除去し、配線用溝３２内にのみＴａバリア層２２、ＮｉＦｅ磁性層２３及びＴａバリア層２４を残す。
【００５２】
このような多層配線構造において、ＭＲＡＭを形成する場合、図９に示すように、上層Ｃｕ配線１７直下のライナー膜１０上に仮想ＭＴＪ素子７ｖが形成されることになる。なお、実際には下層Ｃｕ配線３及び上層Ｃｕ配線１７の形成方向等が異なっている。
【００５３】
図１１は図９で示した多層配線構造をＭＲＡＭに適用した場合の具体的構造例を示す断面図である。
【００５４】
同図に示すように、半導体基板５０の上層部に選択的に形成された素子分離絶縁膜４９，４９間にトランジスタ部４８ａ及び４８ｂが形成される。以下、トランジスタ部４８ａ，４８ｂの構成について説明する。
【００５５】
半導体基板５０の表面内のチャネル領域５０ｃ上にゲート絶縁膜５１が形成され、ゲート絶縁膜５１上にゲート電極５２が形成され、ゲート電極５２の側面にサイドウォール５３が形成される。一方、チャネル領域５０ｃを挟んで半導体基板５０の上層部にソース・ドレイン領域５４，５４が形成され、ソース・ドレイン領域５４及びゲート電極５２上にそれぞれコバルトシリサイド（ＣｏＳｉ2）よりなるシリサイド領域５５が設けられる。これら、ゲート絶縁膜５１、ゲート電極５２、サイドウォール５３、ソース・ドレイン領域５４及びシリサイド領域５５により、トランジスタ部４８ａ，４８ｂが形成される。なお、図１１で図示していないが、トランジスタ部４８ａ，４８ｂの少なくとも一方のソース・ドレイン領域５４がＭＴＪ素子７の下部電極に電気的に接続される。
【００５６】
トランジスタ部４８ａ，４８ｂを含む半導体基板５０上に層間絶縁膜５６が形成される。トランジスタ部４８ｂのゲート電極５２上のシリサイド領域５５はＷプラグ５７を介してＴａ／ＴａＮバリア層５８及びＣｕ配線５９からなる第１配線部Ｌ１に電気的に接続される。なお、第１配線部Ｌ１において、Ｔａ／ＴａＮバリア層５８はＣｕ配線５９の底面及び側面に形成される。これら第１配線部Ｌ１は半導体基板５０上に形成された層間絶縁膜５６の上層部に形成される。
【００５７】
第１配線部Ｌ１を含む層間絶縁膜５６上にライナー膜６０が形成され、ライナー膜６０上に層間絶縁膜６１が形成される。層間絶縁膜６１の上層部にＴａ／ＴａＮバリア層６２、ＮｉＦｅ磁性層６３、Ｔａバリア層６４及びＣｕ配線６７からなる第２配線部Ｌ２が形成される。なお、第２配線部Ｌ２において、Ｔａ／ＴａＮバリア層６２、ＮｉＦｅ磁性層６３及びＴａバリア層６４はＣｕ配線６７の底面及び側面に形成される。この第２配線部Ｌ２の一部が第１配線部Ｌ１と電気的に接続される。
【００５８】
第２配線部Ｌ２を含む層間絶縁膜６１上にライナー膜７０が形成され、ライナー膜７０上に層間絶縁膜７１が形成される。層間絶縁膜７１の上層部にＴａ／ＴａＮバリア層７２、ＮｉＦｅ磁性層７３、Ｔａバリア層７４及びＣｕ配線７７からなる第３配線部Ｌ３が形成される。なお。第３配線部Ｌ３において、Ｔａ／ＴａＮバリア層７２、ＮｉＦｅ磁性層７３及びＴａバリア層７４からなる積層はＣｕ配線７７の側面に形成され、Ｔａ／ＴａＮバリア層７２及びＴａバリア層７４からなる積層はＣｕ配線７７の底面に形成される。この第３配線部Ｌ３の一部が第２配線部Ｌ２と電気的に接続される。そして、一部の第３配線部Ｌ３の直下のライナー膜７０上にＭＴＪ素子７が形成される。
【００５９】
第３配線部Ｌ３を含む層間絶縁膜７１上にライナー膜８０が形成され、ライナー膜８０上に層間絶縁膜８１が形成される。ただし、ＭＴＪ素子７上の第３配線部Ｌ３は上面にＴａ／ＴａＮバリア層８２、ＮｉＦｅ磁性層８３及びＴａバリア層８４からなる積層構造が形成される。
【００６０】
なお、図１１で示す構造は、あくまでもＭＲＡＭデバイスの全体像を示すための例であり、各部位の配置・材料などを特定するものではない。例えば、ＭＴＪ素子７が第２配線部Ｌ２と第３配線部Ｌ３との間に配置されているが、実際には特にこの部分に限る必要は無く、任意の配線間に配置が可能であり、電気的接続関係も様々対応が考えられる。例えば、第３配線部Ｌ３とＭＴＪ素子７の上部電極が直接あるいはプラグ（接続孔３３）を介して電気的に接続される対応等が考えられる。また、ＭＴＪ素子７の下部電極（引き出し配線）と第２配線部Ｌ２のいずれかとが電気的に接続される対応が考えられる。
【００６１】
同様に、トランジスタ部４８ａ，４８ｂのゲート電極５２の上部、ソース・ドレイン領域５４の上部にＣｏＳｉ2からなるシリサイド領域５５を設けているが、他にＮｉＳｉ,ＴｉＳｉ2等でシリサイド領域を形成しても良い。さらには、シリサイド領域５５は無くても構わない。
【００６２】
このようなＭＲＡＭを有する半導体装置（図１１）におけるＭＴＪ素子７と、実施の形態１の半導体装置の製造方法で製造された図９における仮想ＭＴＪ素子７ｖとが対応する。ＭＴＪ素子７上のＴａ／ＴａＮバリア層７２、ＮｉＦｅ磁性層７３、Ｔａバリア層７４及びＣｕ配線７７は、仮想ＭＴＪ素子７ｖ上のＴａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３、Ｔａバリア層１４及び上層Ｃｕ配線１７が対応する。同様に、ＭＴＪ素子７下において、ライナー膜７０がライナー膜２０に対応し、下層Ｃｕ配線３がＣｕ配線６７に対応し、Ｔａ／ＴａＮ積層バリア膜２がＴａ／ＴａＮバリア層６２に対応する。
【００６３】
図１１（図９）で示すＭＲＡＭの多層配線構造では、ＭＴＪ素子７（仮想ＭＴＪ素子７ｖ）上に配置されるＣｕ配線７７（上層Ｃｕ配線１７）の上部をＮｉＦｅ磁性層８３（ＮｉＦｅ磁性層２３）が覆い、側壁部をＮｉＦｅ磁性層７３（ＮｉＦｅ磁性層１３）が覆っている。一方、Ｃｕ配線７７の下部にはＮｉＦｅ膜がない構造になっている。
【００６４】
このため、Ｃｕ配線７７内に電流が流れた際に発生する磁場は配線の上部・側壁部はＮｉＦｅ磁性層７３及び８３によって閉じ込められ、外部に広がらず、下部のＭＴＪ素子７に向かって磁場が集中的に広がる構造となっている。
【００６５】
したがって、実施の形態１の半導体装置における配線構造をＭＲＡＭに適用した場合、Ｃｕ配線７７の下部に設置されたＭＴＪ素子７をこの磁場により積極的に制御することができる。
【００６６】
本実施の形態は、図３で示すＮｉＦｅ磁性層１３の除去工程を、図２で示すＮｉＦｅ磁性層１３の成膜時に用いた同一ＰＶＤ装置の同一のＮｉＦｅチャンバ内で物理的エッチング手法を適用することにより、製造工程の簡略化を図っている。
【００６７】
その結果、本実施の形態では、ＮｉＦｅ磁性層１３の成膜工程及び選択的除去工程を含み、Ｔａ／ＴａＮ積層バリア層１２、ＮｉＦｅ磁性層１３、Ｔａバリア層１４、及びＣｕシード層１５の形成を同一のＰＶＤ装置を用いて実現することが可能となった。
【００６８】
したがって、本実施の形態の製造方法は、バリア・シード構造（Ｔａ／ＴａＮ積層バリア層１２，ＮｉＦｅ磁性層１３及びＴａバリア層１４）を同一のＰＶＤ装置を用いて真空連続で形成できるため、ＮｉＦｅ磁性層１３の除去工程をＰＶＤ装置と異なるエッチング装置を用いて行う従来の製造方法と比較した場合、より簡単な工程で、行うことができる効果を奏する。
【００６９】
さらに、少なくともＴａ／ＴａＮ積層バリア層１２及びＮｉＦｅ磁性層１３を含むバリア・シード構造は、同一ＰＶＤ装置において真空一貫処理にて形成されるため、大気曝露によるＮｉＦｅ磁性層１３の表面、Ｔａ／ＴａＮ積層バリア層１２の表面の酸化が発生しないため、配線としての信頼性の向上を図ることができる。
【００７０】
実際の形状に関して、図１５〜図２３で示した従来の製造方法では、ＮｉＦｅ磁性層１３をケミカルドライエッチング法にて除去するため下地のＴａ／ＴａＮ積層バリア層１２との選択比を得やすく、Ｔａ／ＴａＮ積層バリア層１２上にエッチングを止めることが容易であるため、図１２に示すように、底部の底部Ｔａ／ＴａＮ積層バリア領域１２ｂ上に底部Ｔａバリア領域１４ｂが互いにほぼ均一な膜厚で形成される。
【００７１】
一方、本実施の形態では、ＮｉＦｅ磁性層１３のエッチングは物理的エッチング法によるため、下地のＴａ／ＴａＮ積層バリア層１２との選択比は得にくく、ＮｉＦｅ磁性層１３下のＴａ／ＴａＮ積層バリア層１２も一部エッチングされる（場合によっては、Ｔａ／ＴａＮ積層バリア層１２の大半がエッチングされる）。
【００７２】
また、トレンチ底両端部の方が、トレンチ底中央部に比べてエッチング速度が速くなるため、図１３に示すように、Ｔａ／ＴａＮ積層バリア層１２における底部Ｔａ／ＴａＮ積層バリア領域１２ｂは上に凸の形状を呈する。そして、Ｔａバリア層１４における底部Ｔａバリア領域１４ｂは底部Ｔａ／ＴａＮ積層バリア領域１２ｂ上の形状に反映して上に凸の形状を呈する。
【００７３】
図１４は、本実施の形態の製造方法による製造後の上層Ｃｕ配線１７の断面構造の詳細を示す説明図である。同図(a)は断面の全体構造を示し、同図(b)は側面断面の詳細構造を示し、同図(c)底面断面の詳細構造を示している。
【００７４】
同図に示すように、配線用溝の底部において、Ｔａバリア層１４（Ｔａ／ＴａＮ積層バリア層１２は図示省略）は上に凸な形状を呈している。また、側面には、Ｔａ／ＴａＮ積層バリア層１２，ＮｉＦｅ磁性層１３、Ｔａバリア層１４及びＣｕシード層１５の積層構造が形成されている。
【００７５】
したがって、実施の形態１の半導体装置の製造方法で図９で示す構造を製造した場合、後に上層Ｃｕ配線１７が形成される配線用溝の底部におけるＴａ／ＴａＮ積層バリア層１２及びＴａバリア層１４が必然的に上に凸な形状を有する構造となる。
【００７６】
なお、本実施の形態では、最後に上層Ｃｕ配線１７上にＴａ/ＮｉＦｅ/Ｔａ構造（Ｔａバリア層２２，ＮｉＦｅ磁性層２３及びＴａバリア層２４）のカバーをダマシン法にて作製したが、Ｔａ/ＮｉＦｅ/Ｔａ構造を直接エッチング技術を用いて形成しても構わない。
【００７７】
あるいは、Ｔａ/ＮｉＦｅ/Ｔａ構造の形成を省略しても構わない。この場合、Ｃｕ配線１７内に電流が流れた際に発生する磁場は配線の側壁部に形成されるＮｉＦｅ磁性層７３のみによって閉じ込められることになる。
【００７８】
また、ＮｉＦｅ磁性層１３を構成するＮｉＦｅの組成を「Ｎｉ：Ｆｅ＝４：１」を例に示しているが、高透磁率の材料であれば他のものでも構わない。同様にＴａ／ＴａＮ積層バリア層１２あるいはＮｉＦｅ磁性層１３を構成するバリア材としてＴａ、ＴａＮを例にあげているが、Ｔｉ，ＴｉＮ，Ｗ，ＷＮＲｕ等、他のバリア材やそれらの積層を用いても構わない。
【００７９】
Ｃｕ配線に代えて、Ａｌ，Ｍｎ，Ｔｉ等とのＣｕ合金でも構わない。Ｃｕ配線直上に形成したＴａ/ＮｉＦｅ/Ｔａ構造は、上層Ｃｕ配線１７上全体ではなく、所望箇所にのみ選択的に形成しても構わない。
【００８０】
本実施の形態では、同一ＰＶＤ装置を用いたＮｉＦｅの成膜条件及び物理的エッチング条件の例を具体的に挙げているが、所望の成膜及びエッチング特性が得られるのであれば、上記条件に以外であっても構わない。
【００８１】
また、本実施の形態の効果を電流磁場による書き換えを例にとって説明を行ったが、他の手法による書き換えとの組み合わせ、例えば、スピントランスファートルク法（ＳＴＴ）を採用したＳＴＴ−ＭＲＡＭと呼ばれるＭＴＪ素子は自身を流れる電流によってその抵抗値が変化する性質を有する。このようなＳＴＴ−ＭＲＡＭと呼ばれるＭＴＪ素子をＭＴＪ素子７として用いることもできる。
【産業上の利用可能性】
【００８２】
この発明の適用分野は、半導体装置において、ＭＲＡＭに代表されるスピントロニクスデバイスを応用した半導体装置に適用することができる。
【図面の簡単な説明】
【００８３】
【図１】実施の形態による半導体装置の製造方法を示す断面図である。
【図２】実施の形態による半導体装置の製造方法を示す断面図である。
【図３】実施の形態による半導体装置の製造方法を示す断面図である。
【図４】実施の形態による半導体装置の製造方法を示す断面図である。
【図５】実施の形態による半導体装置の製造方法を示す断面図である。
【図６】実施の形態による半導体装置の製造方法を示す断面図である。
【図７】実施の形態による半導体装置の製造方法を示す断面図である。
【図８】実施の形態による半導体装置の製造方法を示す断面図である。
【図９】実施の形態による半導体装置の製造方法を示す断面図である。
【図１０】実施の形態による半導体装置の製造方法で用いるＰＶＤ装置の一例を示す説明図である。
【図１１】図９で示した多層配線構造をＭＲＡＭに適用した場合の具体的構造例を示す断面図である。
【図１２】従来の半導体装置の製造方法の製造後における上層Ｃｕ配線構造を示す断面図である。
【図１３】実施の形態の半導体装置の製造方法の製造後における上層Ｃｕ配線構造を示す断面図である。
【図１４】実施の形態の半導体装置の製造方法の製造後における上層Ｃｕ配線構造の詳細を示す断面図である。
【図１５】従来の半導体装置の製造方法を示す断面図である。
【図１６】従来の半導体装置の製造方法を示す断面図である。
【図１７】従来の半導体装置の製造方法を示す断面図である。
【図１８】従来の半導体装置の製造方法を示す断面図である。
【図１９】従来の半導体装置の製造方法を示す断面図である。
【図２０】従来の半導体装置の製造方法を示す断面図である。
【図２１】従来の半導体装置の製造方法を示す断面図である。
【図２２】従来の半導体装置の製造方法を示す断面図である。
【図２３】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００８４】
１，１１，２１，２５ 層間絶縁膜、２，１２ Ｔａ／ＴａＮ積層バリア膜、３ 下層Ｃｕ配線、１０，２０ ライナー膜、１３ ＮｉＦｅ磁性層、１４，２２，２４ Ｔａバリア層、１５ Ｃｕシード層、１６ Ｃｕめっき層、１７ 上層Ｃｕ配線、３０ 接続孔、３１ 配線用溝。
【特許請求の範囲】
【請求項１】
所定の配線を有する半導体装置であって、
前記所定の配線は、
配線主要部と、
前記配線主要部の底面及び側面に形成されるバリア層と、
前記配線主要部の底面に形成されず側面に形成され、前記配線主要部に電流が流れる際に発生する磁場を遮蔽する働きを有する磁場遮蔽層とを備え、
前記配線主要部の底面に形成される前記バリア層は上に凸状に形成されることを特徴する、
半導体装置。
【請求項２】
(a)半導体基板の上方に層間絶縁膜を形成するステップと、
(b)前記層間絶縁膜の表面から少なくとも一部を除去して、選択的に配線用溝を形成するステップと、
(c)前記配線用溝の側面及び底面上にバリア層を形成するステップと、
(d)前記配線用溝の側面及び底面上に前記バリア層を介して磁場遮蔽層を形成するステップと、
(e)前記配線用溝の底面上の前記磁場遮蔽層を選択的に除去するステップと、
(f)前記ステップ(c)〜(e)後に実行され、前記配線用溝内に配線主要部を埋め込むステップとを備え、
少なくとも前記ステップ(d)，(e)を同一の製造装置を用いて行ったことを特徴とする、
半導体装置の製造方法。
【請求項１】
所定の配線を有する半導体装置であって、
前記所定の配線は、
配線主要部と、
前記配線主要部の底面及び側面に形成されるバリア層と、
前記配線主要部の底面に形成されず側面に形成され、前記配線主要部に電流が流れる際に発生する磁場を遮蔽する働きを有する磁場遮蔽層とを備え、
前記配線主要部の底面に形成される前記バリア層は上に凸状に形成されることを特徴する、
半導体装置。
【請求項２】
(a)半導体基板の上方に層間絶縁膜を形成するステップと、
(b)前記層間絶縁膜の表面から少なくとも一部を除去して、選択的に配線用溝を形成するステップと、
(c)前記配線用溝の側面及び底面上にバリア層を形成するステップと、
(d)前記配線用溝の側面及び底面上に前記バリア層を介して磁場遮蔽層を形成するステップと、
(e)前記配線用溝の底面上の前記磁場遮蔽層を選択的に除去するステップと、
(f)前記ステップ(c)〜(e)後に実行され、前記配線用溝内に配線主要部を埋め込むステップとを備え、
少なくとも前記ステップ(d)，(e)を同一の製造装置を用いて行ったことを特徴とする、
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００９−３０２２９８（Ｐ２００９−３０２２９８Ａ）
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願番号】特願２００８−１５５２６８（Ｐ２００８−１５５２６８）
【出願日】平成２０年６月１３日（２００８．６．１３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年１２月２４日（２００９．１２．２４）
【国際特許分類】
【出願日】平成２０年６月１３日（２００８．６．１３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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