半導体装置及び半導体装置の製造方法
【課題】基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差より小さい材料から形成される。
【解決手段】本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差より小さい材料から形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
従来の貫通穴を有する回路基板として、貫通孔が形成されたシリコン基板と、貫通孔の内壁に形成された導電膜と、シリコン基板の少なくとも一側の面に形成され、貫通孔の少なくとも一部を覆う有機樹脂膜とを有する回路基板が知られている(例えば、特許文献1参照)。
【特許文献1】特開2003−198069号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0004】
本発明の一態様は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置を提供する。
【0005】
また、本発明の他の一態様は、半導体素子が形成される素子領域を有する基板の素子領域の隣接部分にビアホールを形成する工程と、ビアホールの側壁に緩衝層を形成する工程と、緩衝層の側壁の反対側に絶縁層を形成する工程と、絶縁層の緩衝層側の反対側の空孔に導通材料を充填する工程とを備え、緩衝層を形成する工程は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差よりも小さい材料から緩衝層を形成する半導体装置の製造方法を提供する。
【発明の効果】
【0006】
本発明によれば、基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【0007】
[第1の実施の形態]
(半導体装置1の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の断面図の一例である。
【0008】
第1の実施の形態に係る半導体装置1は、基板10と、トランジスタ(一例として、Metal Semiconductor Field Effect Transistor:MISFET)等の半導体素子が形成される素子領域38と、素子領域38の隣接部分に基板10を貫通して形成されるビアホールと、ビアホール内に絶縁層22を介して設けられる導電性を有する導通部20と、基板10と絶縁層22との間に設けられ、基板10に対する応力を緩和する緩衝層24とを備える。なお、半導体素子は、一例として、基板10の表面にゲート絶縁膜32を介して形成されるゲート電極30と、ゲート絶縁膜32及びゲート電極30の両側面に形成されるゲート側壁34と、ゲート側壁34の直下近傍から基板10内の所定の領域に形成されるソースドレイン領域36とを有する。なお、ゲート電極30の上面及びソースドレイン領域36上にシリサイド層を形成することもできる。
【0009】
更に、半導体装置1は、半導体素子が設けられる側の基板の表面に接すると共に半導体素子を覆う表面層としての層間絶縁膜14と、層間絶縁膜14の上に形成される配線40と、少なくとも導通部20の上に形成される配線42と、配線40間、及び配線40と配線42との間を電気的に絶縁する配線間絶縁膜44と、層間絶縁膜14を貫通して形成され、配線40と素子領域38のソースドレイン領域36とを電気的に接続するコンタクトプラグ16と、複数の半導体素子間を電気的に分離する素子分離領域12とを備える。なお、配線42は、導通部20と電気的に接続すると共に、導通部20の上面にだけ形成することもできる。また、基板10と層間絶縁膜14との間に基板10の表面に接して形成されるエッチングストップ層を形成することもできる。この場合、エッチングストップ層が表面層となる。
【0010】
基板10は、所定の導電型を有する半導体材料から所定の厚さを有して形成される。基板10は、一例として、熱膨張係数が2.6ppm/℃であるシリコン(Si)から形成される。また、基板10は、シリコンゲルマニウム(SiGe)から形成することもできる。素子分離領域12は、一例として、STI(Shallow Trench Isolation)構造を有して形成され、二酸化シリコン(SiO2)等の絶縁性材料から形成される。
【0011】
層間絶縁膜14は、一例として、熱膨張係数が0.5ppm/℃であるSiO2等の絶縁性材料から形成される。層間絶縁膜14は、SiO2にカーボン(C)を添加したSiOC、窒素(N)を添加したSiON、フッ素(F)を添加したSiOF、ホウ素(B)及びリン(P)を添加したBPSG等のシリコン酸化物、SiOCH、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサボール等の有機絶縁材料から形成することもできる。また、配線間絶縁膜44は、層間絶縁膜14と同様の材料から形成することができる。なお、配線間絶縁膜44は、配線40間、及び配線40と配線42との間の電気容量を低減させることを目的として、誘電率の低い絶縁性材料(Low−k材)から形成することができる。
【0012】
配線40及び配線42はそれぞれ、電気導電性材料から所定のパターンを有して形成される。配線40及び配線42はそれぞれ、一例として、銅(Cu)、アルミニウム(Al)、金(Au)、銀(Ag)、又はタングステン(W)等の金属材料を含んで形成される。また、コンタクトプラグ16は、Cu、Al、Au、Ag、W、モリブデン(Mo)、亜鉛(Zn)、コバルト(Co)、ニッケル(Ni)、ロジウム(Rh)、又は鉄(Fe)等の金属材料を含んで形成される。
【0013】
ゲート電極30は、一例として、所定の導電型の不純物を含む多結晶シリコン又は多結晶シリコンゲルマニウムから形成される。例えば、半導体素子がFETの場合、n型FETにおけるゲート電極30は、不純物としてヒ素(As)又はP等のn型不純物を含む。一方、p型FETにおけるゲート電極30は、B又は二フッ化ホウ素(BF2)等のp型不純物を含む。
【0014】
また、ゲート電極30は、W、タンタル(Ta)、チタン(Ti)、ハフニウム(Hf)、ジルコニウム(Zr)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、Mo、又はAl等の金属材料、若しくはこれら金属材料の化合物等からなるメタルゲート電極から形成することもできる。
【0015】
ゲート絶縁膜32は、一例として、SiO2、窒化ケイ素(SiN)、SiON、又は高誘電材料(例えば、HfSiON、HfSiO、HfO等のHf系材料、ZrSiON、ZrSiO、ZrO等のZr系材料、Y2O3等のY系材料)等の絶縁性材料から形成される。また、ゲート側壁34は、一例として、SiN等の絶縁性材料からなる。なお、シリサイド層を形成する場合、シリサイド層は、例えば、Ni、Pt、Co、エルビウム(Er)、イットリウム(Y)、イッテルビウム(Yb)、Ti、NiPt、又はCoNi等の金属とシリコンとの化合物から形成される。
【0016】
ビアホール内に設けられる導通部20は、基板10の厚さに応じて決定される断面寸法を有して設けられる。例えば、導通部20の断面が円形に形成される場合、その径は、一例として、1μmから20μm程度で形成される。導通部20は、一例として、熱膨張係数が16.5ppm/℃であるCu、又は熱膨張係数が23.1ppm/℃であるAl等の金属材料から形成される。
【0017】
絶縁層22は、基板10と導通部20との間を電気的に絶縁する絶縁性材料から形成される。絶縁層22は、一例として、熱膨張係数が0.5ppm/℃であるSiO2から形成される。
【0018】
緩衝層24は、基板10の熱膨張係数と絶縁層22及び導通部20の熱膨張係数との差に起因して発生する応力が、基板10と緩衝層24との間に集中することを抑制する。すなわち、基板10と絶縁層22との間に所定の熱膨張係数を有する材料から形成される緩衝層24を設けることにより、緩衝層24は、基板10の熱膨張係数と絶縁層22及び導通部20の熱膨張係数との差に起因して発生する応力を、基板10と緩衝層24との間ではなく、絶縁層22と緩衝層24との界面に実質的に集中させる。
【0019】
具体的に、緩衝層24は、基板10の熱膨張係数と緩衝層24の熱膨張係数との差が、基板10の熱膨張係数と絶縁層22の熱膨張係数との差よりも小さい材料から形成される。ここで、基板10の熱膨張係数と緩衝層24の熱膨張係数との差は、絶対値を示す。より具体的に、緩衝層24は、絶縁層22の熱膨張係数より基板10の熱膨張係数に近い熱膨張係数を有する材料から形成される。
【0020】
例えば、基板10がSi(熱膨張係数:2.6ppm/℃)から形成され、絶縁層22がSiO2(熱膨張係数:0.5ppm/℃)から形成される場合、緩衝層24は、熱膨張係数が3.1ppm/℃であるカーボン(C)から形成できる。また、緩衝層24は、熱膨張係数が約4ppm/℃である窒化ケイ素(SiN)、熱膨張係数が3.7ppm/℃である炭化タングステン(W−C)、又は熱膨張係数を約3ppm/℃に調製されたポリイミド等の材料から形成される。なお、緩衝層24の厚さが増加することにより、導通部20の断面積が低下するので、導通部20の電気抵抗が増加するが、半導体装置1のインダクタンスは低下する。したがって、緩衝層24は、本実施の形態に係る半導体装置1に要求される特性に応じて、その厚さが決定される。
【0021】
また、緩衝層24と基板10とが接することにより、界面10aが形成される。基板10の熱膨張係数と緩衝層24の熱膨張係数との差は、基板10の熱膨張係数と絶縁層14の熱膨張係数との差よりも小さいので、半導体装置1に熱を加えた場合に、界面10a近傍への応力の集中が低減される。なお、緩衝層24と基板10とは界面10aにおいて面接触しているので、基板10に発生する一部の応力は、界面10aにおいて分散される。
【0022】
更に、緩衝層24は、基板10と基板10上に設けられるSiNからなるエッチングストップ層との境界の端部10bの所定の領域、又は基板10と層間絶縁膜14との境界の端部10bの所定の領域を含み、境界の端部10bと絶縁層22との間に設けられる。すなわち、緩衝層24は、少なくともビアホール内の層間絶縁膜14(又は、表面層としてのエッチングストップ層)と基板10との境界の端部10bを含む領域に設けられる。少なくとも境界の端部10bを含む領域に緩衝層24を設けることにより、半導体装置1に熱を加えた場合に発生する応力が、境界の端部10bへ集中することを抑制できる。
【0023】
(半導体装置1の製造方法)
図2Aから図2Hは、本発明の第1の実施の形態に係る半導体装置の製造工程の断面図の一例である。
【0024】
まず、所定の間隔をおいて素子分離領域12を基板10に形成することにより、所定の複数の半導体素子(例えば、FET)及びビアホールが形成される領域をそれぞれ分離する。続いて、基板10の素子領域38の所定の位置に、ゲート絶縁膜32と、ゲート電極30と、ゲート側壁34と、ソースドレイン領域36とを形成して、所定の半導体素子を形成する。次に、化学気相蒸着(Chemical Vapor Deposition:CVD)法等により、表面層としての層間絶縁膜14を形成する。なお、層間絶縁膜14を形成する前に、SiN等からなるエッチングストップ層を形成することもできる。この場合、当該エッチングストップ層が表面層となる。
【0025】
なお、ゲート絶縁膜32と、ゲート電極30と、ゲート側壁34とは、熱酸化法及びCVD法、並びにフォトリソグラフィ法を用いて形成することができる。また、シリサイド層を形成する場合は、スパッタリング法等により所定の金属膜をゲート電極30の上面に形成した後、高速熱アニール(Rapid Thermal Annealing:RTA)等による所定の熱処理を形成した金属膜に施して、金属膜とゲート電極30との間でシリサイド化反応をさせることにより形成できる。以上の工程を経ることにより、図2Aに示した構造が形成される。
【0026】
次に、図2Bに示すように、層間絶縁膜14の所定の領域にフォトリソグラフィ法及び反応性イオンエッチング(Reactive Ion Etching:RIE)法等を用いて所定の溝を形成した後、スパッタリング法等を用いて、コンタクトプラグ16を構成する材料からなるプラグ材料膜16aを、層間絶縁膜14に形成した溝に充填させつつ層間絶縁膜14上に堆積させる。
【0027】
次に、図2Cに示すように、化学機械研磨(Chemical Mechanical Polishing:CMP)法等により層間絶縁膜14の上面をストッパとしてプラグ材料膜16aに平坦化処理を施して、コンタクトプラグ16に加工する。
【0028】
次に、図2Dに示すように、フォトリソグラフィ法等により、層間絶縁膜14上にビアホールを形成すべき領域に所定形状の開口60aを有するレジストパターン60を形成する。そして、図2Eに示すように、レジストパターン60をマスクとして、層間絶縁膜14及び基板10にRIE法等を用いたエッチング処理を施すことにより、ビアホールの一部として所定の深さを有する加工穴70を形成する。この場合において、基板10を貫通しない深さでエッチング処理を施すことにより、底部70aを有する加工穴70を形成する。具体的に、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界を超える深さの凹部形状を有する凹部としての加工穴70を形成する。
【0029】
これにより、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bが露出する。なお、第1の実施の形態の変形例においては、エッチング処理により基板10を貫通させて、スルーホール形状を有するビアホールとしての加工孔を形成することもできる。
【0030】
次に、図2Fに示すように、レジストパターン60を除去した後、緩衝層24を構成する材料からなる緩衝材料膜24aを、加工穴70の底部70a及び加工穴70の側面と層間絶縁膜14上とにCVD法等を用いて所定の厚さで形成する。この場合において、緩衝材料膜24aは、少なくとも基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bを覆って形成される。続いて、CVD法等を用いて、緩衝材料膜24aの表面に、絶縁膜14を構成する材料からなる絶縁材料膜22aを所定の厚さで形成する。
【0031】
なお、絶縁材料膜22aを形成する際において、CVD法に用いる所定のガス原料により緩衝材料膜24aの表面近傍が化学的に変質した変質層が、緩衝材料膜24aと絶縁材料膜22aとの間に形成され得る。本実施の形態においては、この不可避的に形成される変質層を除外するものではない。
【0032】
更に、めっき法等を用いて、絶縁材料膜22aの表面に、導通部20を構成する材料からなる導通材料20aを形成する。この場合に、導通材料20aは、加工穴70を充填して形成される。なお、第1の実施の形態の変形例においては、レジストパターン60を残存させたまま緩衝材料膜24aと絶縁材料膜22aと導通材料20aとを形成することもできる。また、第1の実施の形態の変形例においては、導通材料20a中に空隙が生じることを抑制することを目的として、基板10を貫通するビアホールとしての加工孔を形成して、加工孔内にめっき液を流通させながら加工孔中にめっき処理を施すことができる。
【0033】
次に、図2Gに示すように、CMP法等により層間絶縁膜14の上面をストッパとして緩衝材料膜24aと絶縁材料膜22aと導通材料20aとに平坦化処理を施す。これにより、加工穴70に形成された緩衝材料膜24aと絶縁材料膜22aと導通材料20aとを除く部分が除去されて、研磨面14aが形成される。
【0034】
続いて、CVD法等を用いて、研磨面14aの上に配線間絶縁膜44を形成する。そして、フォトリソグラフィ法及びRIE法等を用いて配線間絶縁膜44の所定の領域に配線用の溝を形成した後、スパッタリング法等により、配線40及び配線42を構成する材料を少なくとも配線溝に形成する。次に、CMP法等の平坦化処理を研磨面14a側に形成した配線40及び配線42を構成する材料からなる膜に施すにより、配線間絶縁膜44により電気的にそれぞれ隔離された配線40及び配線42をそれぞれ形成する。
【0035】
更に、基板10の裏面側に研削及び/又は研磨処理を施すことにより、基板10を所定の厚さまで薄膜化して研磨面10cを形成することにより、導通部20と絶縁層22と緩衝層24とを形成する。これにより、図2Hに示すような第1の実施の形態に係る半導体装置1が得られる。
【0036】
(第1の実施の形態の効果)
この第1の実施の形態によれば、基板10の熱膨張係数と緩衝層24の熱膨張係数との差が、基板10の熱膨張係数と絶縁層22の熱膨張係数との差よりも小さい材料からなる緩衝層24を基板10と絶縁層22との間に形成するので、半導体装置1に熱を加えた場合に、界面10aへの応力の集中を低減することができる。これにより、本実施の形態に係る半導体装置1に所定の熱を繰り返し加えた場合であっても、基板10の側に伝わる応力が低減され、基板10中に結晶欠陥が発生することを抑制でき、信頼性の高い半導体装置1を提供できる。
【0037】
なお、本実施の形態に係る半導体装置1は、一例として、複数の半導体装置1が積層され、各半導体装置1が導通部20により電気的に接続されるSiP(System−in−a−Package)に適用することができる。
【0038】
[第2の実施の形態]
(半導体装置1の製造方法)
図3Aから図3Iは、本発明の第2の実施の形態に係る半導体装置の製造工程の断面図の一例である。
【0039】
第2の実施の形態においては、基板10の厚さを薄くする工程が導通部20等を形成する工程より先に実施される点を除き、第1の実施の形態に係る半導体装置1の製造方法と略同一の工程を備える。したがって、第1の実施の形態と略同一の工程についての詳細は省略する。
【0040】
まず、図2Aから図2Cに係る第1の実施の形態に係る半導体装置1の製造方法において説明した工程と同様の工程を経ることにより、図2Cに示したようなコンタクトプラグ16を備える構造を形成する。
【0041】
そして、CVD法、フォトリソグラフィ法、RIE法、及びスパッタリング法等を用いて、図3Aに示すように、配線間絶縁膜44によって各々電気的に隔離された配線40及び配線42をそれぞれ形成する。この場合において、配線40は、コンタクトプラグ16と電気的に接続する領域に形成され、配線42は、少なくとも導通部20が形成されるべき領域に該当する層間絶縁膜14上の所定の領域に形成される。次に、図3Bに示すように、基板10の裏面側に研削及び/又は研磨処理を施すことにより、基板10を所定の厚さまで薄膜化して研磨面10cを形成する。
【0042】
次に、図3Cに示すように、フォトリソグラフィ法等により、研磨面10cの表面のビアホールを形成すべき領域に所定形状の開口62aを有するレジストパターン62を形成する。続いて、図3Dに示すように、レジストパターン62をマスクとして、基板10及び層間絶縁膜14にRIE法等を用いたエッチング処理を施すことにより、ビアホールとしての加工穴72を形成する。これにより、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bが露出する。この場合において、配線42の層間絶縁膜14(又は、表面層としてのエッチングストップ層)と接していた側の面が露出した段階でエッチング処理を終了させる。なお、第2の実施の形態の変形例においては、配線42の加工穴72に対応する領域を除去して、スルーホールとしての加工孔を形成することもできる。
【0043】
次に、図3Eに示すように、CVD法等を用いて、緩衝層24を構成する材料からなる緩衝材料膜24aを、加工穴72の側面及び配線42が露出した領域と、基板10の研磨面10cの上とに所定の厚さで形成する。この場合において、緩衝材料膜24aは、少なくとも基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bを覆って形成される。
【0044】
そして、図3Fに示すように、RIE法等を用いて異方性エッチング処理を施すことにより、加工穴72により露出した基板10の側面と層間絶縁膜14の側面とに形成された緩衝材料膜24aを残存させて、緩衝層24を形成する。
【0045】
次に、図3Gに示すように、CVD法等を用いて、絶縁層22を構成する材料からなる絶縁材料膜22aを、緩衝層24の表面及び配線42が露出した領域と、基板10の研磨面10cの上とに所定の厚さで形成する。そして、図3Hに示すように、RIE法等を用いて異方性エッチング処理を施すことにより、緩衝層24の表面に形成された絶縁材料膜22aを残存させて、絶縁層22を形成する。
【0046】
次に、めっき法等を用いて、絶縁層22及び緩衝層24が形成された加工穴72に導通材料を充填して、CMP法等により基板10の研磨面10cをストッパとして平坦化処理を施す。この平坦化処理により、加工穴72に形成された導通材料20aを除く部分の導通材料20aが除去されて、導通部20が形成される。これにより、第2の実施の形態に係る半導体装置の製造方法を経て、図3Iに示したような半導体装置1が得られる。
【0047】
[第3の実施の形態]
(半導体装置1aの構造)
図4は、本発明の第3の実施の形態に係る半導体装置の部分断面図の一例である。
【0048】
第3の実施の形態に係る半導体装置1aは、第1の実施の形態に係る半導体装置1とは、緩衝層24と絶縁層22との間に中間層23を更に備える点を除き、半導体装置1と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【0049】
第3の実施の形態に係る半導体装置1aは、緩衝層24と絶縁層22との間に所定の熱膨張係数を有する絶縁性材料又は導電性材料から形成される中間層23を更に備える。中間層23は、緩衝層24の熱膨張係数と中間層23の熱膨張係数との差が、緩衝層24の熱膨張係数と絶縁層22の熱膨張係数との差より小さい材料から形成される。具体的に、中間層23は、絶縁層22の熱膨張係数より緩衝層24の熱膨張係数に近い熱膨張係数を有する材料から形成される。
【0050】
例えば、緩衝層24がC(熱膨張係数:3.1ppm/℃)から形成され、絶縁層22がSiO2(熱膨張係数:0.5ppm/℃)から形成される場合、中間層23は、窒化ケイ素(熱膨張係数:約4ppm/℃)、炭化タングステン(熱膨張係数:3.7ppm/℃)等から形成することができる。なお、第3の実施の形態の変形例においては、中間層23は、熱膨張係数が互いに異なる複数の層から形成することができ、例えば、緩衝層24の側から絶縁層22の側に向かって熱膨張係数が徐々に変化する積層構造を有して形成することもできる。
【0051】
例えば、中間層23は、緩衝層24の側から絶縁層22の側に向かって第1の中間薄膜と第nの中間薄膜(n:2以上の正の整数)とのn層の中間薄膜が積層した積層構造を含んで形成することができる。そして、第1の中間薄膜から第nの中間薄膜に向かって各中間薄膜の熱膨張係数が徐々に基板10の熱膨張係数から遠ざかるように、積層構造を形成することができる。
【0052】
[第4の実施の形態]
(半導体装置1bの構造)
図5は、本発明の第4の実施の形態に係る半導体装置の部分断面図の一例である。
【0053】
第4の実施の形態に係る半導体装置1bは、第1の実施の形態に係る半導体装置1とは、緩衝層24が配線42と接していない点を除き、半導体装置1と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【0054】
第4の実施の形態に係る半導体装置1bは、絶縁層22の配線42側の端部における断面形状が略L字型の隔離領域22bを有して形成される。すなわち、半導体装置1bの緩衝層24の端部24bは、隔離領域22bにより配線42と絶縁される。これにより、緩衝層24がC等の導電性材料から形成される場合、緩衝層24と配線42とが導通することを防止できる。
【0055】
[第5の実施の形態]
図6は、本発明の第5の実施の形態に係る半導体装置の部分断面図の一例である。
【0056】
第5の実施の形態に係る半導体装置1cは、第1の実施の形態に係る半導体装置1とは、緩衝層24が形成される領域が異なる点を除き、半導体装置1と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【0057】
第5の実施の形態に係る半導体装置1cは、緩衝層24が境界の端部10bを含む所定の領域にのみ形成される。具体的に、緩衝層24は、境界の端部10bに接すると共に、その端部24c及び端部24dの双方が絶縁層22に接して設けられる。これは、半導体装置1cに所定の熱が加わった場合、基板10の熱膨張係数と絶縁層22の熱膨張係数との差により生ずる応力は、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10に集中しやすいことによる。すなわち、この境界の端部10bを含む所定の領域であって、基板10及び層間絶縁膜14と絶縁層22との間の領域に緩衝層24を部分的に設けることにより、基板10に発生する応力を低減できる。
【0058】
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
【図面の簡単な説明】
【0059】
【図1】本発明の第1の実施の形態に係る半導体装置の断面図である。
【図2A】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2B】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2C】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2D】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2E】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2F】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2G】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2H】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図3A】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3B】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3C】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3D】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3E】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3F】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3G】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3H】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3I】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図4】本発明の第3の実施の形態に係る半導体装置の部分断面図である。
【図5】本発明の第4の実施の形態に係る半導体装置の部分断面図である。
【図6】本発明の第5の実施の形態に係る半導体装置の部分断面図である。
【符号の説明】
【0060】
1、1a、1b、1c 半導体装置、10 基板、20 導通部、22 絶縁層、24 緩衝層、38 素子領域
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
従来の貫通穴を有する回路基板として、貫通孔が形成されたシリコン基板と、貫通孔の内壁に形成された導電膜と、シリコン基板の少なくとも一側の面に形成され、貫通孔の少なくとも一部を覆う有機樹脂膜とを有する回路基板が知られている(例えば、特許文献1参照)。
【特許文献1】特開2003−198069号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0004】
本発明の一態様は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置を提供する。
【0005】
また、本発明の他の一態様は、半導体素子が形成される素子領域を有する基板の素子領域の隣接部分にビアホールを形成する工程と、ビアホールの側壁に緩衝層を形成する工程と、緩衝層の側壁の反対側に絶縁層を形成する工程と、絶縁層の緩衝層側の反対側の空孔に導通材料を充填する工程とを備え、緩衝層を形成する工程は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差よりも小さい材料から緩衝層を形成する半導体装置の製造方法を提供する。
【発明の効果】
【0006】
本発明によれば、基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【0007】
[第1の実施の形態]
(半導体装置1の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の断面図の一例である。
【0008】
第1の実施の形態に係る半導体装置1は、基板10と、トランジスタ(一例として、Metal Semiconductor Field Effect Transistor:MISFET)等の半導体素子が形成される素子領域38と、素子領域38の隣接部分に基板10を貫通して形成されるビアホールと、ビアホール内に絶縁層22を介して設けられる導電性を有する導通部20と、基板10と絶縁層22との間に設けられ、基板10に対する応力を緩和する緩衝層24とを備える。なお、半導体素子は、一例として、基板10の表面にゲート絶縁膜32を介して形成されるゲート電極30と、ゲート絶縁膜32及びゲート電極30の両側面に形成されるゲート側壁34と、ゲート側壁34の直下近傍から基板10内の所定の領域に形成されるソースドレイン領域36とを有する。なお、ゲート電極30の上面及びソースドレイン領域36上にシリサイド層を形成することもできる。
【0009】
更に、半導体装置1は、半導体素子が設けられる側の基板の表面に接すると共に半導体素子を覆う表面層としての層間絶縁膜14と、層間絶縁膜14の上に形成される配線40と、少なくとも導通部20の上に形成される配線42と、配線40間、及び配線40と配線42との間を電気的に絶縁する配線間絶縁膜44と、層間絶縁膜14を貫通して形成され、配線40と素子領域38のソースドレイン領域36とを電気的に接続するコンタクトプラグ16と、複数の半導体素子間を電気的に分離する素子分離領域12とを備える。なお、配線42は、導通部20と電気的に接続すると共に、導通部20の上面にだけ形成することもできる。また、基板10と層間絶縁膜14との間に基板10の表面に接して形成されるエッチングストップ層を形成することもできる。この場合、エッチングストップ層が表面層となる。
【0010】
基板10は、所定の導電型を有する半導体材料から所定の厚さを有して形成される。基板10は、一例として、熱膨張係数が2.6ppm/℃であるシリコン(Si)から形成される。また、基板10は、シリコンゲルマニウム(SiGe)から形成することもできる。素子分離領域12は、一例として、STI(Shallow Trench Isolation)構造を有して形成され、二酸化シリコン(SiO2)等の絶縁性材料から形成される。
【0011】
層間絶縁膜14は、一例として、熱膨張係数が0.5ppm/℃であるSiO2等の絶縁性材料から形成される。層間絶縁膜14は、SiO2にカーボン(C)を添加したSiOC、窒素(N)を添加したSiON、フッ素(F)を添加したSiOF、ホウ素(B)及びリン(P)を添加したBPSG等のシリコン酸化物、SiOCH、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサボール等の有機絶縁材料から形成することもできる。また、配線間絶縁膜44は、層間絶縁膜14と同様の材料から形成することができる。なお、配線間絶縁膜44は、配線40間、及び配線40と配線42との間の電気容量を低減させることを目的として、誘電率の低い絶縁性材料(Low−k材)から形成することができる。
【0012】
配線40及び配線42はそれぞれ、電気導電性材料から所定のパターンを有して形成される。配線40及び配線42はそれぞれ、一例として、銅(Cu)、アルミニウム(Al)、金(Au)、銀(Ag)、又はタングステン(W)等の金属材料を含んで形成される。また、コンタクトプラグ16は、Cu、Al、Au、Ag、W、モリブデン(Mo)、亜鉛(Zn)、コバルト(Co)、ニッケル(Ni)、ロジウム(Rh)、又は鉄(Fe)等の金属材料を含んで形成される。
【0013】
ゲート電極30は、一例として、所定の導電型の不純物を含む多結晶シリコン又は多結晶シリコンゲルマニウムから形成される。例えば、半導体素子がFETの場合、n型FETにおけるゲート電極30は、不純物としてヒ素(As)又はP等のn型不純物を含む。一方、p型FETにおけるゲート電極30は、B又は二フッ化ホウ素(BF2)等のp型不純物を含む。
【0014】
また、ゲート電極30は、W、タンタル(Ta)、チタン(Ti)、ハフニウム(Hf)、ジルコニウム(Zr)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、Mo、又はAl等の金属材料、若しくはこれら金属材料の化合物等からなるメタルゲート電極から形成することもできる。
【0015】
ゲート絶縁膜32は、一例として、SiO2、窒化ケイ素(SiN)、SiON、又は高誘電材料(例えば、HfSiON、HfSiO、HfO等のHf系材料、ZrSiON、ZrSiO、ZrO等のZr系材料、Y2O3等のY系材料)等の絶縁性材料から形成される。また、ゲート側壁34は、一例として、SiN等の絶縁性材料からなる。なお、シリサイド層を形成する場合、シリサイド層は、例えば、Ni、Pt、Co、エルビウム(Er)、イットリウム(Y)、イッテルビウム(Yb)、Ti、NiPt、又はCoNi等の金属とシリコンとの化合物から形成される。
【0016】
ビアホール内に設けられる導通部20は、基板10の厚さに応じて決定される断面寸法を有して設けられる。例えば、導通部20の断面が円形に形成される場合、その径は、一例として、1μmから20μm程度で形成される。導通部20は、一例として、熱膨張係数が16.5ppm/℃であるCu、又は熱膨張係数が23.1ppm/℃であるAl等の金属材料から形成される。
【0017】
絶縁層22は、基板10と導通部20との間を電気的に絶縁する絶縁性材料から形成される。絶縁層22は、一例として、熱膨張係数が0.5ppm/℃であるSiO2から形成される。
【0018】
緩衝層24は、基板10の熱膨張係数と絶縁層22及び導通部20の熱膨張係数との差に起因して発生する応力が、基板10と緩衝層24との間に集中することを抑制する。すなわち、基板10と絶縁層22との間に所定の熱膨張係数を有する材料から形成される緩衝層24を設けることにより、緩衝層24は、基板10の熱膨張係数と絶縁層22及び導通部20の熱膨張係数との差に起因して発生する応力を、基板10と緩衝層24との間ではなく、絶縁層22と緩衝層24との界面に実質的に集中させる。
【0019】
具体的に、緩衝層24は、基板10の熱膨張係数と緩衝層24の熱膨張係数との差が、基板10の熱膨張係数と絶縁層22の熱膨張係数との差よりも小さい材料から形成される。ここで、基板10の熱膨張係数と緩衝層24の熱膨張係数との差は、絶対値を示す。より具体的に、緩衝層24は、絶縁層22の熱膨張係数より基板10の熱膨張係数に近い熱膨張係数を有する材料から形成される。
【0020】
例えば、基板10がSi(熱膨張係数:2.6ppm/℃)から形成され、絶縁層22がSiO2(熱膨張係数:0.5ppm/℃)から形成される場合、緩衝層24は、熱膨張係数が3.1ppm/℃であるカーボン(C)から形成できる。また、緩衝層24は、熱膨張係数が約4ppm/℃である窒化ケイ素(SiN)、熱膨張係数が3.7ppm/℃である炭化タングステン(W−C)、又は熱膨張係数を約3ppm/℃に調製されたポリイミド等の材料から形成される。なお、緩衝層24の厚さが増加することにより、導通部20の断面積が低下するので、導通部20の電気抵抗が増加するが、半導体装置1のインダクタンスは低下する。したがって、緩衝層24は、本実施の形態に係る半導体装置1に要求される特性に応じて、その厚さが決定される。
【0021】
また、緩衝層24と基板10とが接することにより、界面10aが形成される。基板10の熱膨張係数と緩衝層24の熱膨張係数との差は、基板10の熱膨張係数と絶縁層14の熱膨張係数との差よりも小さいので、半導体装置1に熱を加えた場合に、界面10a近傍への応力の集中が低減される。なお、緩衝層24と基板10とは界面10aにおいて面接触しているので、基板10に発生する一部の応力は、界面10aにおいて分散される。
【0022】
更に、緩衝層24は、基板10と基板10上に設けられるSiNからなるエッチングストップ層との境界の端部10bの所定の領域、又は基板10と層間絶縁膜14との境界の端部10bの所定の領域を含み、境界の端部10bと絶縁層22との間に設けられる。すなわち、緩衝層24は、少なくともビアホール内の層間絶縁膜14(又は、表面層としてのエッチングストップ層)と基板10との境界の端部10bを含む領域に設けられる。少なくとも境界の端部10bを含む領域に緩衝層24を設けることにより、半導体装置1に熱を加えた場合に発生する応力が、境界の端部10bへ集中することを抑制できる。
【0023】
(半導体装置1の製造方法)
図2Aから図2Hは、本発明の第1の実施の形態に係る半導体装置の製造工程の断面図の一例である。
【0024】
まず、所定の間隔をおいて素子分離領域12を基板10に形成することにより、所定の複数の半導体素子(例えば、FET)及びビアホールが形成される領域をそれぞれ分離する。続いて、基板10の素子領域38の所定の位置に、ゲート絶縁膜32と、ゲート電極30と、ゲート側壁34と、ソースドレイン領域36とを形成して、所定の半導体素子を形成する。次に、化学気相蒸着(Chemical Vapor Deposition:CVD)法等により、表面層としての層間絶縁膜14を形成する。なお、層間絶縁膜14を形成する前に、SiN等からなるエッチングストップ層を形成することもできる。この場合、当該エッチングストップ層が表面層となる。
【0025】
なお、ゲート絶縁膜32と、ゲート電極30と、ゲート側壁34とは、熱酸化法及びCVD法、並びにフォトリソグラフィ法を用いて形成することができる。また、シリサイド層を形成する場合は、スパッタリング法等により所定の金属膜をゲート電極30の上面に形成した後、高速熱アニール(Rapid Thermal Annealing:RTA)等による所定の熱処理を形成した金属膜に施して、金属膜とゲート電極30との間でシリサイド化反応をさせることにより形成できる。以上の工程を経ることにより、図2Aに示した構造が形成される。
【0026】
次に、図2Bに示すように、層間絶縁膜14の所定の領域にフォトリソグラフィ法及び反応性イオンエッチング(Reactive Ion Etching:RIE)法等を用いて所定の溝を形成した後、スパッタリング法等を用いて、コンタクトプラグ16を構成する材料からなるプラグ材料膜16aを、層間絶縁膜14に形成した溝に充填させつつ層間絶縁膜14上に堆積させる。
【0027】
次に、図2Cに示すように、化学機械研磨(Chemical Mechanical Polishing:CMP)法等により層間絶縁膜14の上面をストッパとしてプラグ材料膜16aに平坦化処理を施して、コンタクトプラグ16に加工する。
【0028】
次に、図2Dに示すように、フォトリソグラフィ法等により、層間絶縁膜14上にビアホールを形成すべき領域に所定形状の開口60aを有するレジストパターン60を形成する。そして、図2Eに示すように、レジストパターン60をマスクとして、層間絶縁膜14及び基板10にRIE法等を用いたエッチング処理を施すことにより、ビアホールの一部として所定の深さを有する加工穴70を形成する。この場合において、基板10を貫通しない深さでエッチング処理を施すことにより、底部70aを有する加工穴70を形成する。具体的に、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界を超える深さの凹部形状を有する凹部としての加工穴70を形成する。
【0029】
これにより、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bが露出する。なお、第1の実施の形態の変形例においては、エッチング処理により基板10を貫通させて、スルーホール形状を有するビアホールとしての加工孔を形成することもできる。
【0030】
次に、図2Fに示すように、レジストパターン60を除去した後、緩衝層24を構成する材料からなる緩衝材料膜24aを、加工穴70の底部70a及び加工穴70の側面と層間絶縁膜14上とにCVD法等を用いて所定の厚さで形成する。この場合において、緩衝材料膜24aは、少なくとも基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bを覆って形成される。続いて、CVD法等を用いて、緩衝材料膜24aの表面に、絶縁膜14を構成する材料からなる絶縁材料膜22aを所定の厚さで形成する。
【0031】
なお、絶縁材料膜22aを形成する際において、CVD法に用いる所定のガス原料により緩衝材料膜24aの表面近傍が化学的に変質した変質層が、緩衝材料膜24aと絶縁材料膜22aとの間に形成され得る。本実施の形態においては、この不可避的に形成される変質層を除外するものではない。
【0032】
更に、めっき法等を用いて、絶縁材料膜22aの表面に、導通部20を構成する材料からなる導通材料20aを形成する。この場合に、導通材料20aは、加工穴70を充填して形成される。なお、第1の実施の形態の変形例においては、レジストパターン60を残存させたまま緩衝材料膜24aと絶縁材料膜22aと導通材料20aとを形成することもできる。また、第1の実施の形態の変形例においては、導通材料20a中に空隙が生じることを抑制することを目的として、基板10を貫通するビアホールとしての加工孔を形成して、加工孔内にめっき液を流通させながら加工孔中にめっき処理を施すことができる。
【0033】
次に、図2Gに示すように、CMP法等により層間絶縁膜14の上面をストッパとして緩衝材料膜24aと絶縁材料膜22aと導通材料20aとに平坦化処理を施す。これにより、加工穴70に形成された緩衝材料膜24aと絶縁材料膜22aと導通材料20aとを除く部分が除去されて、研磨面14aが形成される。
【0034】
続いて、CVD法等を用いて、研磨面14aの上に配線間絶縁膜44を形成する。そして、フォトリソグラフィ法及びRIE法等を用いて配線間絶縁膜44の所定の領域に配線用の溝を形成した後、スパッタリング法等により、配線40及び配線42を構成する材料を少なくとも配線溝に形成する。次に、CMP法等の平坦化処理を研磨面14a側に形成した配線40及び配線42を構成する材料からなる膜に施すにより、配線間絶縁膜44により電気的にそれぞれ隔離された配線40及び配線42をそれぞれ形成する。
【0035】
更に、基板10の裏面側に研削及び/又は研磨処理を施すことにより、基板10を所定の厚さまで薄膜化して研磨面10cを形成することにより、導通部20と絶縁層22と緩衝層24とを形成する。これにより、図2Hに示すような第1の実施の形態に係る半導体装置1が得られる。
【0036】
(第1の実施の形態の効果)
この第1の実施の形態によれば、基板10の熱膨張係数と緩衝層24の熱膨張係数との差が、基板10の熱膨張係数と絶縁層22の熱膨張係数との差よりも小さい材料からなる緩衝層24を基板10と絶縁層22との間に形成するので、半導体装置1に熱を加えた場合に、界面10aへの応力の集中を低減することができる。これにより、本実施の形態に係る半導体装置1に所定の熱を繰り返し加えた場合であっても、基板10の側に伝わる応力が低減され、基板10中に結晶欠陥が発生することを抑制でき、信頼性の高い半導体装置1を提供できる。
【0037】
なお、本実施の形態に係る半導体装置1は、一例として、複数の半導体装置1が積層され、各半導体装置1が導通部20により電気的に接続されるSiP(System−in−a−Package)に適用することができる。
【0038】
[第2の実施の形態]
(半導体装置1の製造方法)
図3Aから図3Iは、本発明の第2の実施の形態に係る半導体装置の製造工程の断面図の一例である。
【0039】
第2の実施の形態においては、基板10の厚さを薄くする工程が導通部20等を形成する工程より先に実施される点を除き、第1の実施の形態に係る半導体装置1の製造方法と略同一の工程を備える。したがって、第1の実施の形態と略同一の工程についての詳細は省略する。
【0040】
まず、図2Aから図2Cに係る第1の実施の形態に係る半導体装置1の製造方法において説明した工程と同様の工程を経ることにより、図2Cに示したようなコンタクトプラグ16を備える構造を形成する。
【0041】
そして、CVD法、フォトリソグラフィ法、RIE法、及びスパッタリング法等を用いて、図3Aに示すように、配線間絶縁膜44によって各々電気的に隔離された配線40及び配線42をそれぞれ形成する。この場合において、配線40は、コンタクトプラグ16と電気的に接続する領域に形成され、配線42は、少なくとも導通部20が形成されるべき領域に該当する層間絶縁膜14上の所定の領域に形成される。次に、図3Bに示すように、基板10の裏面側に研削及び/又は研磨処理を施すことにより、基板10を所定の厚さまで薄膜化して研磨面10cを形成する。
【0042】
次に、図3Cに示すように、フォトリソグラフィ法等により、研磨面10cの表面のビアホールを形成すべき領域に所定形状の開口62aを有するレジストパターン62を形成する。続いて、図3Dに示すように、レジストパターン62をマスクとして、基板10及び層間絶縁膜14にRIE法等を用いたエッチング処理を施すことにより、ビアホールとしての加工穴72を形成する。これにより、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bが露出する。この場合において、配線42の層間絶縁膜14(又は、表面層としてのエッチングストップ層)と接していた側の面が露出した段階でエッチング処理を終了させる。なお、第2の実施の形態の変形例においては、配線42の加工穴72に対応する領域を除去して、スルーホールとしての加工孔を形成することもできる。
【0043】
次に、図3Eに示すように、CVD法等を用いて、緩衝層24を構成する材料からなる緩衝材料膜24aを、加工穴72の側面及び配線42が露出した領域と、基板10の研磨面10cの上とに所定の厚さで形成する。この場合において、緩衝材料膜24aは、少なくとも基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10bを覆って形成される。
【0044】
そして、図3Fに示すように、RIE法等を用いて異方性エッチング処理を施すことにより、加工穴72により露出した基板10の側面と層間絶縁膜14の側面とに形成された緩衝材料膜24aを残存させて、緩衝層24を形成する。
【0045】
次に、図3Gに示すように、CVD法等を用いて、絶縁層22を構成する材料からなる絶縁材料膜22aを、緩衝層24の表面及び配線42が露出した領域と、基板10の研磨面10cの上とに所定の厚さで形成する。そして、図3Hに示すように、RIE法等を用いて異方性エッチング処理を施すことにより、緩衝層24の表面に形成された絶縁材料膜22aを残存させて、絶縁層22を形成する。
【0046】
次に、めっき法等を用いて、絶縁層22及び緩衝層24が形成された加工穴72に導通材料を充填して、CMP法等により基板10の研磨面10cをストッパとして平坦化処理を施す。この平坦化処理により、加工穴72に形成された導通材料20aを除く部分の導通材料20aが除去されて、導通部20が形成される。これにより、第2の実施の形態に係る半導体装置の製造方法を経て、図3Iに示したような半導体装置1が得られる。
【0047】
[第3の実施の形態]
(半導体装置1aの構造)
図4は、本発明の第3の実施の形態に係る半導体装置の部分断面図の一例である。
【0048】
第3の実施の形態に係る半導体装置1aは、第1の実施の形態に係る半導体装置1とは、緩衝層24と絶縁層22との間に中間層23を更に備える点を除き、半導体装置1と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【0049】
第3の実施の形態に係る半導体装置1aは、緩衝層24と絶縁層22との間に所定の熱膨張係数を有する絶縁性材料又は導電性材料から形成される中間層23を更に備える。中間層23は、緩衝層24の熱膨張係数と中間層23の熱膨張係数との差が、緩衝層24の熱膨張係数と絶縁層22の熱膨張係数との差より小さい材料から形成される。具体的に、中間層23は、絶縁層22の熱膨張係数より緩衝層24の熱膨張係数に近い熱膨張係数を有する材料から形成される。
【0050】
例えば、緩衝層24がC(熱膨張係数:3.1ppm/℃)から形成され、絶縁層22がSiO2(熱膨張係数:0.5ppm/℃)から形成される場合、中間層23は、窒化ケイ素(熱膨張係数:約4ppm/℃)、炭化タングステン(熱膨張係数:3.7ppm/℃)等から形成することができる。なお、第3の実施の形態の変形例においては、中間層23は、熱膨張係数が互いに異なる複数の層から形成することができ、例えば、緩衝層24の側から絶縁層22の側に向かって熱膨張係数が徐々に変化する積層構造を有して形成することもできる。
【0051】
例えば、中間層23は、緩衝層24の側から絶縁層22の側に向かって第1の中間薄膜と第nの中間薄膜(n:2以上の正の整数)とのn層の中間薄膜が積層した積層構造を含んで形成することができる。そして、第1の中間薄膜から第nの中間薄膜に向かって各中間薄膜の熱膨張係数が徐々に基板10の熱膨張係数から遠ざかるように、積層構造を形成することができる。
【0052】
[第4の実施の形態]
(半導体装置1bの構造)
図5は、本発明の第4の実施の形態に係る半導体装置の部分断面図の一例である。
【0053】
第4の実施の形態に係る半導体装置1bは、第1の実施の形態に係る半導体装置1とは、緩衝層24が配線42と接していない点を除き、半導体装置1と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【0054】
第4の実施の形態に係る半導体装置1bは、絶縁層22の配線42側の端部における断面形状が略L字型の隔離領域22bを有して形成される。すなわち、半導体装置1bの緩衝層24の端部24bは、隔離領域22bにより配線42と絶縁される。これにより、緩衝層24がC等の導電性材料から形成される場合、緩衝層24と配線42とが導通することを防止できる。
【0055】
[第5の実施の形態]
図6は、本発明の第5の実施の形態に係る半導体装置の部分断面図の一例である。
【0056】
第5の実施の形態に係る半導体装置1cは、第1の実施の形態に係る半導体装置1とは、緩衝層24が形成される領域が異なる点を除き、半導体装置1と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
【0057】
第5の実施の形態に係る半導体装置1cは、緩衝層24が境界の端部10bを含む所定の領域にのみ形成される。具体的に、緩衝層24は、境界の端部10bに接すると共に、その端部24c及び端部24dの双方が絶縁層22に接して設けられる。これは、半導体装置1cに所定の熱が加わった場合、基板10の熱膨張係数と絶縁層22の熱膨張係数との差により生ずる応力は、基板10と層間絶縁膜14(又は、表面層としてのエッチングストップ層)との境界の端部10に集中しやすいことによる。すなわち、この境界の端部10bを含む所定の領域であって、基板10及び層間絶縁膜14と絶縁層22との間の領域に緩衝層24を部分的に設けることにより、基板10に発生する応力を低減できる。
【0058】
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
【図面の簡単な説明】
【0059】
【図1】本発明の第1の実施の形態に係る半導体装置の断面図である。
【図2A】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2B】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2C】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2D】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2E】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2F】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2G】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図2H】本発明の第1の実施の形態に係る半導体装置の製造工程の断面図である。
【図3A】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3B】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3C】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3D】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3E】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3F】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3G】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3H】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図3I】本発明の第2の実施の形態に係る半導体装置の製造工程の断面図である。
【図4】本発明の第3の実施の形態に係る半導体装置の部分断面図である。
【図5】本発明の第4の実施の形態に係る半導体装置の部分断面図である。
【図6】本発明の第5の実施の形態に係る半導体装置の部分断面図である。
【符号の説明】
【0060】
1、1a、1b、1c 半導体装置、10 基板、20 導通部、22 絶縁層、24 緩衝層、38 素子領域
【特許請求の範囲】
【請求項1】
半導体素子が形成される素子領域を有する基板と、
前記素子領域の隣接部分の前記基板に形成されるビアホールと、
前記ビアホール内に絶縁層を介して設けられる導通部と、
前記基板と前記絶縁層との間に設けられる緩衝層と
を備え、
前記緩衝層は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置。
【請求項2】
前記緩衝層は、前記絶縁層の熱膨張係数より前記基板の熱膨張係数に近い熱膨張係数を有する材料から形成される請求項1に記載の半導体装置。
【請求項3】
前記基板は、前記半導体素子が形成された表面に接して形成される表面層を有し、
前記緩衝層は、少なくとも前記ビアホール内の前記表面層と前記基板との境界の端部を含む領域に接して設けられる請求項1に記載の半導体装置。
【請求項4】
前記緩衝層は、カーボン、窒化ケイ素、ポリイミド、及び炭化タングステンの群から選ばれる少なくとも1つを含む材料から形成される請求項1に記載の半導体装置。
【請求項5】
半導体素子が形成される素子領域を有する基板の前記素子領域の隣接部分にビアホールを形成する工程と、
前記ビアホールの側壁に緩衝層を形成する工程と、
前記緩衝層の前記側壁の反対側に絶縁層を形成する工程と、
前記絶縁層の前記緩衝層側の反対側の空孔に導通材料を充填する工程と
を備え、
前記緩衝層を形成する工程は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から前記緩衝層を形成する半導体装置の製造方法。
【請求項1】
半導体素子が形成される素子領域を有する基板と、
前記素子領域の隣接部分の前記基板に形成されるビアホールと、
前記ビアホール内に絶縁層を介して設けられる導通部と、
前記基板と前記絶縁層との間に設けられる緩衝層と
を備え、
前記緩衝層は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置。
【請求項2】
前記緩衝層は、前記絶縁層の熱膨張係数より前記基板の熱膨張係数に近い熱膨張係数を有する材料から形成される請求項1に記載の半導体装置。
【請求項3】
前記基板は、前記半導体素子が形成された表面に接して形成される表面層を有し、
前記緩衝層は、少なくとも前記ビアホール内の前記表面層と前記基板との境界の端部を含む領域に接して設けられる請求項1に記載の半導体装置。
【請求項4】
前記緩衝層は、カーボン、窒化ケイ素、ポリイミド、及び炭化タングステンの群から選ばれる少なくとも1つを含む材料から形成される請求項1に記載の半導体装置。
【請求項5】
半導体素子が形成される素子領域を有する基板の前記素子領域の隣接部分にビアホールを形成する工程と、
前記ビアホールの側壁に緩衝層を形成する工程と、
前記緩衝層の前記側壁の反対側に絶縁層を形成する工程と、
前記絶縁層の前記緩衝層側の反対側の空孔に導通材料を充填する工程と
を備え、
前記緩衝層を形成する工程は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から前記緩衝層を形成する半導体装置の製造方法。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図4】
【図5】
【図6】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図4】
【図5】
【図6】
【公開番号】特開2010−10324(P2010−10324A)
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願番号】特願2008−166876(P2008−166876)
【出願日】平成20年6月26日(2008.6.26)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願日】平成20年6月26日(2008.6.26)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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