半導体装置
【課題】pMOSのゲート幅をnMOSのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも2段以上のCMOSインバータ結合回路からなる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、2段以上のCMOSインバータを結合したCMOSインバータ結合回路からなり、第一のCMOSインバータは、1行1列目と2行1列目のpMOS SGTと、1行2列目のnMOS SGTで構成され、第二のCMOSインバータは、1行3列目と2行3列目のpMOS SGTと、2行2列目のnMOS SGTで構成され、1行1列目と2行1列目のSGTのドレイン拡散層と、1行2列目のSGTのドレイン拡散層とを島状半導体下部層で接続するように配線された出力端子と、1行3列目と、2行3列目のSGTのゲートと、2行2列目のSGTのゲートとを接続するように配線された入力端子とを接続する。
【解決手段】本発明に係る半導体装置は、2段以上のCMOSインバータを結合したCMOSインバータ結合回路からなり、第一のCMOSインバータは、1行1列目と2行1列目のpMOS SGTと、1行2列目のnMOS SGTで構成され、第二のCMOSインバータは、1行3列目と2行3列目のpMOS SGTと、2行2列目のnMOS SGTで構成され、1行1列目と2行1列目のSGTのドレイン拡散層と、1行2列目のSGTのドレイン拡散層とを島状半導体下部層で接続するように配線された出力端子と、1行3列目と、2行3列目のSGTのゲートと、2行2列目のSGTのゲートとを接続するように配線された入力端子とを接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor（SGT）が提案され、SGTを用いたCMOSインバータ回路が提案された（例えば、特許文献１、特許文献２、特許文献３）。
【０００３】
従来のSGTを用いた第１のインバータの出力が第２のインバータに入力される２段のCMOSインバータを、図1に示す（非特許文献１）。また、断面図を図2に示す。第１のインバータは、２個のpMOS SGT 01,02、１個のnMOS SGT 03で構成している。第２のインバータは、２個のpMOS SGT 04,05、２個のnMOS SGT 06,07で構成している。従来のSGTを用いた２段のCMOSインバータでは、第１の電源供給配線VSS,第２の電源供給配線VCCがコンタクトを介してシリコン基板の拡散層を経由して供給されているSGTを用いている。すなわち、nMOS、pMOSの電源線は、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。拡散層の抵抗は、電源供給の金属配線の抵抗と比較して非常に大きい。第１の電源供給配線VSS、第２の電源供給配線VCCの抵抗が増加すると、nMOS SGTに印加されるソース電圧が第１の電源電圧VSSより増加し、pMOS SGTに印加されるソース電圧が第２の電源電圧Vccより低下する。nMOS SGTのソース電圧が第１の電源電圧Vssより増加すると、nMOS SGTの駆動電流が低下する。pMOS SGTのソース電圧が第２の電源電圧Vccより低下すると、pMOS SGTの駆動電流が低下する。トランジスタの駆動電流が低下すると、インバータの出力端子の容量の充放電の速度が低下する。インバータの出力端子の容量の充放電の速度が低下すると、インバータの遅延時間は増大する。そのため、拡散層に多数のコンタクトを介して金属配線を行い、ｎMOS SGTのソースに第１の電源電圧VSSを、pMOS SGTのソースに第２の電源電圧VCCを印加する。
【０００４】
また、従来のSGT CMOSインバータは、ドレインの拡散層にコンタクトをとり、金属配線に接続を行い、第１のインバータの出力とする。第１のインバータの出力の金属配線からコンタクトを介して第２のインバータの入力であるポリシリコンのゲートに接続を行う。
【０００５】
すなわち、従来の基板接地型SGTを用いた２段のCMOSインバータでは、回路占有面積に占めるコンタクト面積の割合が大きい。また、第１の電源供給配線VSS、第２の電源供給配線VCCの抵抗が増加すると、インバータの遅延時間が増大する。
【０００６】
また、ホールの移動度は電子の移動度の半分であるので、インバータ回路において、pMOSトランジスタのゲート幅は、nMOSトランジスタのゲート幅の二倍とする必要がある。
【０００７】
【特許文献１】特開平2-71556
【特許文献２】特開平2-188966
【特許文献３】特開平3-145761
【非特許文献１】S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, “A Nobel Circuit Technology with Surrounding Gate Transistors (SGT’s) for Ultra High Density DRAM’s”, IEEE JSSC, Vol.30, No.9, 1995.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、第１の電源供給配線VSSと第２の電源供給配線VCCの面積を減少させ、抵抗を低減する、pMOS SGTのゲート幅をnMOS SGTのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも２段以上のCMOSインバータ結合回路からなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ＣＭＯＳインバータ結合回路は、基板上に二行三列に配列されたＭＯＳトランジスタにより構成される２段のＣＭＯＳインバータとして第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを含んでおり、
一列目及び三列目のＭＯＳトランジスタの各々は、ｐチャネルＭＯＳトランジスタであり、
二列目のＭＯＳトランジスタの各々は、ｎチャネルＭＯＳトランジスタであり、
前記ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、
前記第１のＣＭＯＳインバータは、
一列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の一方のｎチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタのゲートと、一列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第１のＣＭＯＳインバータの入力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、一列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第１のＣＭＯＳインバータの出力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第１の電源供給配線と、
一列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第２の電源供給配線とを有しており、
前記第２のＣＭＯＳインバータは、
三列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタとは異なる二列目の他方のｎチャネルＭＯＳトランジスタと、
二列目の前記他方のｎチャネルＭＯＳトランジスタのゲートと、三列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、三列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第２のＣＭＯＳインバータ用の第１の電源供給配線と、
三列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第２の電源供給配線とを有しており、
前記第１のＣＭＯＳインバータ用の第１の電源供給配線と第２のＣＭＯＳインバータ用の第１の電源供給配線は、二列目のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続されており、
第１のＣＭＯＳインバータの出力端子は、第２のＣＭＯＳインバータの入力端子に接続される半導体装置を提供する。
【００１０】
本発明の好ましい態様では、前記ＣＭＯＳインバータ結合回路は、基板上に、列方向にＮ個（Ｎは２以上）の前記２段のＣＭＯＳインバータを配列した２×Ｎ段のＣＭＯＳインバータを備え、
各々のＣＭＯＳインバータの出力端子は、該出力端子に隣接するＣＭＯＳインバータの入力端子に接続され、
隣接する４個のｐチャネルＭＯＳトランジスタのソース拡散層上に配線される第２の電源供給配線の各々は、ソース拡散層上で相互に接続されている半導体装置が提供される。
【００１１】
別の好ましい態様では、前記ＣＭＯＳインバータ結合回路は、基板上に、列方向に少なくも２段以上の前記ＣＭＯＳインバータを行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第１の電源供給配線と、行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第１の電源供給配線とを各々のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続する半導体装置が提供される。
【００１２】
さらに別の好ましい態様では、前記ＣＭＯＳインバータ結合回路は、前記２段のＣＭＯＳインバータを、基板上に、列方向にＮ個（Ｎは２以上）配列すると共に行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に連続的に配列されるＣＭＯＳインバータの第１の電源供給配線の各々を、行方向にわたって相互にｎチャネルＭＯＳトランジスタのソース拡散層上で接続し、
行方向に連続的に配列されるＣＭＯＳインバータの第２の電源供給配線の各々を、行方向にわたって相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続し、
列方向に隣接するＣＭＯＳインバータの第２の電源供給配線は、さらに、列方向に相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続され、
各々のＣＭＯＳインバータの出力端子は列方向に隣接するＣＭＯＳインバータの入力端子に接続される半導体装置が提供される。
【００１３】
換言すれば、本発明によれば、少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、第１のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行一列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行一列目のpチャネル半導体装置と、
一行二列目のｎチャネル半導体装置のゲートと一行一列目と二行一列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第１のCMOSインバータの入力端子と、
一行二列目のｎチャネル半導体装置のドレイン拡散層と一行一列目と二行一列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のCMOSインバータの出力端子と、
一行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行一列目と二行一列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第２のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行三列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行三列目のpチャネル半導体装置と、
二行二列目のｎチャネル半導体装置のゲートと一行三列目と二行三列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第２のCMOSインバータの入力端子と、
二行二列目のｎチャネル半導体装置のドレイン拡散層と一行三列目と二行三列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のCMOSインバータの出力端子と、
二行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行三列目と二行三列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第１のCMOSインバータの出力端子が、第２のCMOSインバータの入力端子に接続され、
第１のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
から構成された少なくとも２段以上のCMOSインバータ結合回路からなる半導体装置である。
【００１４】
また、
第１のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行一列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行一列目のpチャネル半導体装置と、
一行二列目のｎチャネル半導体装置のゲートと一行一列目と二行一列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第１のCMOSインバータの入力端子と、
一行二列目のｎチャネル半導体装置のドレイン拡散層と一行一列目と二行一列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のCMOSインバータの出力端子と、
一行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行一列目と二行一列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第２のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行三列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行三列目のpチャネル半導体装置と、
二行二列目のｎチャネル半導体装置のゲートと一行三列目と二行三列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第２のCMOSインバータの入力端子と、
二行二列目のｎチャネル半導体装置のドレイン拡散層と一行三列目と二行三列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のCMOSインバータの出力端子と、
二行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行三列目と二行三列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第３のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行五列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行四列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行四列目のpチャネル半導体装置と、
一行五列目のｎチャネル半導体装置のゲートと一行四列目と二行四列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第３のCMOSインバータの入力端子と、
一行五列目のｎチャネル半導体装置のドレイン拡散層と一行四列目と二行四列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第３のCMOSインバータの出力端子と、
一行五列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行四列目と二行四列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第４のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行五列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行六列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行六列目のpチャネル半導体装置と、
二行五列目のｎチャネル半導体装置のゲートと一行六列目と二行六列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第４のCMOSインバータの入力端子と、
二行五列目のｎチャネル半導体装置のドレイン拡散層と一行六列目と二行六列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第４のCMOSインバータの出力端子と、
二行五列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行六列目と二行六列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第１のCMOSインバータの出力端子が、第２のCMOSインバータの入力端子に接続され、
第２のCMOSインバータの出力端子が、第３のCMOSインバータの入力端子に接続され、
第３のCMOSインバータの出力端子が、第４のCMOSインバータの入力端子に接続され、
第１のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第３のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第４のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第３のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第４のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
から構成された少なくとも4段以上のCMOSインバータ結合回路からなる半導体装置である。
【００１５】
また、本発明の好ましい態様では、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｎチャネル半導体装置すなわちｎチャネルＭＯＳトランジスタが上記の半導体装置において使用される。
【００１６】
また、別の本発明の好ましい態様では、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｐチャネル半導体装置すなわちｐチャネルＭＯＳトランジスタが上記の半導体装置において使用される。
【発明の効果】
【００１７】
従来のSGTを用いた２段のCMOSインバータでは、第１の電源電圧VSSと第２の電源電圧VCCがコンタクトを経由してシリコン基板の拡散層に供給されているSGTを用いている。すなわち、nMOS SGT、pMOS SGTの電源供給配線が、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。
【００１８】
これに対して、本発明では、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSSと第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの面積が減少し、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【００１９】
また、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSS、第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの抵抗が低減し、SGTを用いた高速なCMOSインバータ結合回路からなる半導体装置を可能とする。
【００２０】
nチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、
nチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
ｐチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
それぞれのコンタクトを接続するための金属配線が不要となり、
SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【００２１】
また、第１のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置し、第２のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置するため、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【発明を実施するための最良の形態】
【００２２】
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
【００２３】
この発明に係る半導体装置のレイアウトと断面構造を、それぞれ図3、図4、図5、図6、図7に示す。
【００２４】
この実施例では、シリコン酸化膜8上に、島状半導体下部層の出力端子配線19と、ドレイン拡散層9が形成され、その上に島状半導体層10が形成され、該当島状半導体層10の上部にソース拡散層11が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、一行二列目のnチャネル半導体装置（ｎチャネルＭＯＳトランジスタ）を形成する。
【００２５】
また、シリコン酸化膜8上に、島状半導体下部配線19と、ドレイン拡散層13が形成され、その上に島状半導体層14が形成され、該当島状半導体層14の上部にソース拡散層15が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、一行一列目のｐチャネル半導体装置（ｐチャネルＭＯＳトランジスタ）を形成する。また、シリコン酸化膜8上に、島状半導体下部配線19と、ドレイン拡散層16が形成され、その上に島状半導体層17が形成され、当該島状半導体層17の上部にソース拡散層18が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、二行一列目のｐチャネル半導体装置を形成する。
【００２６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第１のインバータが形成される。
【００２７】
また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線30と、ドレイン拡散層20が形成され、その上に島状半導体層21が形成され、該当島状半導体層21の上部にソース拡散層22が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、二行二列目のnチャネル半導体装置を形成する。
【００２８】
また、シリコン酸化膜8上に、島状半導体下部配線30と、ドレイン拡散層27が形成され、その上に島状半導体層28が形成され、該当島状半導体層28の上部にソース拡散層29が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、一行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜8上に、島状半導体下部配線30と、ドレイン拡散層24が形成され、その上に島状半導体層25が形成され、該当島状半導体層25の上部にソース拡散層26が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、二行三列目のｐチャネル半導体装置を形成する。
【００２９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第２のインバータが形成される。
【００３０】
また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線41と、ドレイン拡散層31が形成され、その上に島状半導体層32が形成され、該当島状半導体層32の上部にソース拡散層33が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、一行五列目のnチャネル半導体装置を形成する。
【００３１】
また、シリコン酸化膜8上に、島状半導体下部配線41と、ドレイン拡散層38が形成され、その上に島状半導体層39が形成され、該当島状半導体層39の上部にソース拡散層40が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、一行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜8上に、島状半導体下部配線41と、ドレイン拡散層35が形成され、その上に島状半導体層36が形成され、該当島状半導体層36の上部にソース拡散層37が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、二行四列目のｐチャネル半導体装置を形成する。
【００３２】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第３のインバータが形成される。
【００３３】
また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線52と、ドレイン拡散層42が形成され、その上に島状半導体層43が形成され、該当島状半導体層43の上部にソース拡散層44が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、二行五列目のnチャネル半導体装置を形成する。
【００３４】
また、シリコン酸化膜8上に、島状半導体下部配線52と、ドレイン拡散層49が形成され、その上に島状半導体層50が形成され、該当島状半導体層50の上部にソース拡散層51が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、一行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜8上に、島状半導体下部配線52と、ドレイン拡散層46が形成され、その上に島状半導体層47が形成され、該当島状半導体層47の上部にソース拡散層48が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、二行六列目のｐチャネル半導体装置を形成する。
【００３５】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第４のインバータが形成される。
【００３６】
第１のインバータと第２のインバータのｎチャネル半導体装置のソース拡散層11,22上に、第１の電源供給配線VSS57が形成され、
第３のインバータと第４のインバータのｎチャネル半導体装置のソース拡散層33,44上に、第１の電源供給配線VSS59が形成され、
第１のインバータのｐチャネル半導体装置のソース拡散層15,18上に、第２の電源供給配線VCC56が形成され、
第２のインバータと第３のインバータのｐチャネル半導体装置のソース拡散層29,26,40,37上に、第２の電源供給配線VCC58が形成され、
第４のインバータのｐチャネル半導体装置のソース拡散層48,51上に、第２の電源供給配線VCC60が形成される。
【００３７】
ゲート12は、第１のインバータの入力端子線となる。
【００３８】
ゲート23は、第２のインバータの入力端子線となる。
【００３９】
ゲート34は、第３のインバータの入力端子線となる。
【００４０】
ゲート45は、第４のインバータの入力端子線となる。
【００４１】
ゲート23と第１のインバータの下部層の出力端子配線19を接続するため、コンタクト53が形成される。
【００４２】
ゲート34と第２のインバータの下部層の出力端子配線30を接続するため、コンタクト54が形成される。
【００４３】
ゲート45と第３のインバータの下部層の出力端子配線41を接続するため、コンタクト55が形成される。
【００４４】
上記のＣＭＯＳインバータ結合回路では、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、基板上で行方向にわたりそれぞれが同じ列に配置されている。また、電源供給配線は、同じチャネルのＭＯＳトランジスタ同士がそのソース拡散層上で相互に接続されるように構成される。したがって、電源供給配線のための配線距離を短くすることができ、配線による抵抗を低減し、高速な回路を実現することができる。また、基板上での電源供給配線用の領域をＭＯＳトランジスタの配置領域と別の領域に設ける必要がないため、従来よりも高集積なＣＭＯＳインバータ結合回路を実現することができる。
【００４５】
また、実施例では、
第１のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置することにより一行一列目の第１のインバータを形成し、
第２のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置することにより一行二列目の第２のインバータを形成し、
第３のインバータのpMOS SGTを一行四列目と二行四列目に配置し、nMOS SGTを一行五列目に配置することにより一行三列目の第３のインバータを形成し、
第４のインバータのpMOS SGTを一行六列目と二行六列目に配置し、nMOS SGTを二行五列目に配置することにより一行四列目の第４のインバータを形成し、
一行四列のCMOSインバータ結合回路を示したが、
図8に示すようにCMOSインバータを二行二列以上配置してもよい。
【００４６】
図8は、三行四列にCMOSインバータを配置したCMOSインバータ結合回路である。
【００４７】
また、図9は、Ｘ1-Ｘ’1断面図、
図10は、Ｘ2-Ｘ’2断面図、
図11は、Ｘ3-Ｘ’3断面図、
図12は、Ｘ4-Ｘ’4断面図、
図13は、Ｘ5-Ｘ’5断面図、
図14は、Ｘ6-Ｘ’6断面図、
図15は、Ｙ1-Ｙ’1断面図、
図16は、Ｙ2-Ｙ’2断面図である。
【００４８】
この実施例では、
シリコン酸化膜108上に、島状半導体下部層の出力端子配線119と、ドレイン拡散層109が形成され、その上に島状半導体層110が形成され、該当島状半導体層110の上部にソース拡散層111が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、一行二列目のnチャネル半導体装置を形成する。
【００４９】
また、シリコン酸化膜108上に、島状半導体下部配線119と、ドレイン拡散層113が形成され、その上に島状半導体層114が形成され、該当島状半導体層114の上部にソース拡散層115が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、一行一列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線119と、ドレイン拡散層116が形成され、その上に島状半導体層117が形成され、該当島状半導体層117の上部にソース拡散層118が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、二行一列目のｐチャネル半導体装置を形成する。
【００５０】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行一列目のインバータが形成される。
【００５１】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線130と、ドレイン拡散層120が形成され、その上に島状半導体層121が形成され、該当島状半導体層121の上部にソース拡散層122が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、二行二列目のnチャネル半導体装置を形成する。
【００５２】
また、シリコン酸化膜108上に、島状半導体下部配線130と、ドレイン拡散層127が形成され、その上に島状半導体層128が形成され、該当島状半導体層128の上部にソース拡散層129が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、一行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線130と、ドレイン拡散層124が形成され、その上に島状半導体層125が形成され、該当島状半導体層125の上部にソース拡散層126が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、二行三列目のｐチャネル半導体装置を形成する。
【００５３】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行二列目のインバータが形成される。
【００５４】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線141と、ドレイン拡散層131が形成され、その上に島状半導体層132が形成され、該当島状半導体層132の上部にソース拡散層133が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、一行五列目のnチャネル半導体装置を形成する。
【００５５】
また、シリコン酸化膜108上に、島状半導体下部配線141と、ドレイン拡散層138が形成され、その上に島状半導体層139が形成され、該当島状半導体層139の上部にソース拡散層140が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、一行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線141と、ドレイン拡散層135が形成され、その上に島状半導体層136が形成され、該当島状半導体層136の上部にソース拡散層137が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、二行四列目のｐチャネル半導体装置を形成する。
【００５６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行三列目のインバータが形成される。
【００５７】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線152と、ドレイン拡散層142が形成され、その上に島状半導体層143が形成され、該当島状半導体層143の上部にソース拡散層144が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、二行五列目のnチャネル半導体装置を形成する。
【００５８】
また、シリコン酸化膜108上に、島状半導体下部配線152と、ドレイン拡散層149が形成され、その上に島状半導体層150が形成され、該当島状半導体層150の上部にソース拡散層151が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、一行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線152と、ドレイン拡散層146が形成され、その上に島状半導体層147が形成され、該当島状半導体層147の上部にソース拡散層148が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、二行六列目のｐチャネル半導体装置を形成する。
【００５９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行四列目のインバータが形成される。
【００６０】
一行一列目のインバータと一行二列目のインバータのｎチャネル半導体装置のソース拡散層111,122上に、第１の電源供給配線VSS157が形成され、
一行三列目のインバータと一行四列目のインバータのｎチャネル半導体装置のソース拡散層133,144上に、第１の電源供給配線VSS159が形成され、
一行一列目のインバータのｐチャネル半導体装置のソース拡散層115,118上に、第２の電源供給配線VCC156が形成され、
一行二列目のインバータと一行三列目のインバータのｐチャネル半導体装置のソース拡散層129,126,140,137上に、第２の電源供給配線VCC158が形成され、
一行四列目のインバータのｐチャネル半導体装置のソース拡散層148,151上に、第２の電源供給配線VCC160が形成される。
【００６１】
ゲート112は、一行一列目のインバータの入力端子線となる。
【００６２】
ゲート123は、一行二列目のインバータの入力端子線となる。
【００６３】
ゲート134は、一行三列目のインバータの入力端子線となる。
【００６４】
ゲート145は、一行四列目のインバータの入力端子線となる。
【００６５】
ゲート123と一行一列目のインバータの下部層の出力端子配線119を接続するため、コンタクト153が形成される。
【００６６】
ゲート134と一行二列目のインバータの下部層の出力端子配線130を接続するため、コンタクト154が形成される。
【００６７】
ゲート145と一行三列目のインバータの下部層の出力端子配線141を接続するため、コンタクト155が形成される。
【００６８】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線219と、ドレイン拡散層209が形成され、その上に島状半導体層210が形成され、該当島状半導体層210の上部にソース拡散層211が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、三行二列目のnチャネル半導体装置を形成する。
【００６９】
また、シリコン酸化膜108上に、島状半導体下部配線219と、ドレイン拡散層213が形成され、その上に島状半導体層214が形成され、該当島状半導体層214の上部にソース拡散層215が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、三行一列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線219と、ドレイン拡散層216が形成され、その上に島状半導体層217が形成され、該当島状半導体層217の上部にソース拡散層218が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、四行一列目のｐチャネル半導体装置を形成する。
【００７０】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行一列目のインバータが形成される。
【００７１】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線230と、ドレイン拡散層220が形成され、その上に島状半導体層221が形成され、該当島状半導体層221の上部にソース拡散層222が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、四行二列目のnチャネル半導体装置を形成する。
【００７２】
また、シリコン酸化膜108上に、島状半導体下部配線230と、ドレイン拡散層227が形成され、その上に島状半導体層228が形成され、該当島状半導体層228の上部にソース拡散層229が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、三行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線230と、ドレイン拡散層224が形成され、その上に島状半導体層225が形成され、該当島状半導体層225の上部にソース拡散層226が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、四行三列目のｐチャネル半導体装置を形成する。
【００７３】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行二列目のインバータが形成される。
【００７４】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線241と、ドレイン拡散層231が形成され、その上に島状半導体層232が形成され、該当島状半導体層232の上部にソース拡散層233が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、三行五列目のnチャネル半導体装置を形成する。
【００７５】
また、シリコン酸化膜108上に、島状半導体下部配線241と、ドレイン拡散層238が形成され、その上に島状半導体層239が形成され、該当島状半導体層239の上部にソース拡散層240が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、三行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線241と、ドレイン拡散層235が形成され、その上に島状半導体層236が形成され、該当島状半導体層236の上部にソース拡散層237が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、四行四列目のｐチャネル半導体装置を形成する。
【００７６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行三列目のインバータが形成される。
【００７７】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線252と、ドレイン拡散層242が形成され、その上に島状半導体層243が形成され、該当島状半導体層243の上部にソース拡散層244が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、四行五列目のnチャネル半導体装置を形成する。
【００７８】
また、シリコン酸化膜108上に、島状半導体下部配線252と、ドレイン拡散層249が形成され、その上に島状半導体層250が形成され、該当島状半導体層250の上部にソース拡散層251が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、三行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線252と、ドレイン拡散層246が形成され、その上に島状半導体層247が形成され、該当島状半導体層247の上部にソース拡散層248が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、四行六列目のｐチャネル半導体装置を形成する。
【００７９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行四列目のインバータが形成される。
【００８０】
二行一列目のインバータと二行二列目のインバータのｎチャネル半導体装置のソース拡散層211,222上に、第１の電源供給配線VSS157が形成され、
二行三列目のインバータと二行四列目のインバータのｎチャネル半導体装置のソース拡散層233,244上に、第１の電源供給配線VSS159が形成され、
二行一列目のインバータのｐチャネル半導体装置のソース拡散層215,218上に、第２の電源供給配線VCC156が形成され、
二行二列目のインバータと二行三列目のインバータのｐチャネル半導体装置のソース拡散層229,226,240,237上に、第２の電源供給配線VCC158が形成され、
二行四列目のインバータのｐチャネル半導体装置のソース拡散層248,251上に、第２の電源供給配線VCC160が形成される。
【００８１】
ゲート212は、二行一列目のインバータの入力端子線となる。
【００８２】
ゲート223は、二行二列目のインバータの入力端子線となる。
【００８３】
ゲート234は、二行三列目のインバータの入力端子線となる。
【００８４】
ゲート245は、二行四列目のインバータの入力端子線となる。
【００８５】
ゲート223と二行一列目のインバータの下部層の出力端子配線219を接続するため、コンタクト253が形成される。
【００８６】
ゲート234と二行二列目のインバータの下部層の出力端子配線230を接続するため、コンタクト254が形成される。
【００８７】
ゲート245と二行三列目のインバータの下部層の出力端子配線241を接続するため、コンタクト255が形成される。
【００８８】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線319と、ドレイン拡散層309が形成され、その上に島状半導体層310が形成され、該当島状半導体層310の上部にソース拡散層311が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、五行二列目のnチャネル半導体装置を形成する。
【００８９】
また、シリコン酸化膜108上に、島状半導体下部配線319と、ドレイン拡散層313が形成され、その上に島状半導体層314が形成され、該当島状半導体層314の上部にソース拡散層315が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、五行一列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線319と、ドレイン拡散層316が形成され、その上に島状半導体層317が形成され、該当島状半導体層317の上部にソース拡散層318が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、六行一列目のｐチャネル半導体装置を形成する。
【００９０】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行一列目のインバータが形成される。
【００９１】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線330と、ドレイン拡散層320が形成され、その上に島状半導体層321が形成され、該当島状半導体層321の上部にソース拡散層322が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、六行二列目のnチャネル半導体装置を形成する。
【００９２】
また、シリコン酸化膜108上に、島状半導体下部配線330と、ドレイン拡散層327が形成され、その上に島状半導体層328が形成され、該当島状半導体層328の上部にソース拡散層329が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、五行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線330と、ドレイン拡散層324が形成され、その上に島状半導体層325が形成され、該当島状半導体層325の上部にソース拡散層326が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、六行三列目のｐチャネル半導体装置を形成する。
【００９３】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行二列目のインバータが形成される。
【００９４】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線341と、ドレイン拡散層331が形成され、その上に島状半導体層332が形成され、該当島状半導体層332の上部にソース拡散層333が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、五行五列目のnチャネル半導体装置を形成する。
【００９５】
また、シリコン酸化膜108上に、島状半導体下部配線341と、ドレイン拡散層338が形成され、その上に島状半導体層339が形成され、該当島状半導体層339の上部にソース拡散層340が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、五行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線341と、ドレイン拡散層335が形成され、その上に島状半導体層336が形成され、該当島状半導体層336の上部にソース拡散層337が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、六行四列目のｐチャネル半導体装置を形成する。
【００９６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行三列目のインバータが形成される。
【００９７】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線352と、ドレイン拡散層342が形成され、その上に島状半導体層343が形成され、該当島状半導体層343の上部にソース拡散層344が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、六行五列目のnチャネル半導体装置を形成する。
【００９８】
また、シリコン酸化膜108上に、島状半導体下部配線352と、ドレイン拡散層349が形成され、その上に島状半導体層350が形成され、該当島状半導体層350の上部にソース拡散層351が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、五行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線352と、ドレイン拡散層346が形成され、その上に島状半導体層347が形成され、該当島状半導体層347の上部にソース拡散層348が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、六行六列目のｐチャネル半導体装置を形成する。
【００９９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行四列目のインバータが形成される。
【０１００】
三行一列目のインバータと三行二列目のインバータのｎチャネル半導体装置のソース拡散層311,322上に、第１の電源供給配線VSS157が形成され、
三行三列目のインバータと三行四列目のインバータのｎチャネル半導体装置のソース拡散層333,344上に、第１の電源供給配線VSS159が形成され、
三行一列目のインバータのｐチャネル半導体装置のソース拡散層315,318上に、第２の電源供給配線VCC156が形成され、
三行二列目のインバータと三行三列目のインバータのｐチャネル半導体装置のソース拡散層329,326,340,337上に、第２の電源供給配線VCC158が形成され、
三行四列目のインバータのｐチャネル半導体装置のソース拡散層348,351上に、第２の電源供給配線VCC160が形成される。
【０１０１】
ゲート312は、三行一列目のインバータの入力端子線となる。
【０１０２】
ゲート323は、三行二列目のインバータの入力端子線となる。
【０１０３】
ゲート334は、三行三列目のインバータの入力端子線となる。
【０１０４】
ゲート345は、三行四列目のインバータの入力端子線となる。
【０１０５】
ゲート323と三行一列目のインバータの下部層の出力端子配線319を接続するため、コンタクト353が形成される。
【０１０６】
ゲート334と三行二列目のインバータの下部層の出力端子配線330を接続するため、コンタクト354が形成される。
【０１０７】
ゲート345と三行三列目のインバータの下部層の出力端子配線341を接続するため、コンタクト355が形成される。
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図17〜図212を参照して説明する。図17は、シリコン酸化膜上に、シリコン500が形成され、シリコン500が酸化され、酸化膜501が形成されているSOI基板のＸ1-Ｘ'1断面図である。また、図18は、Ｘ2-Ｘ'2断面図、図19は、Ｙ1-Ｙ'1断面図、図20は、Ｙ2-Ｙ'2断面図である。Ｘ1-Ｘ'1断面は図4に対応し、Ｘ2-Ｘ'2断面は図5に対応し、Ｙ1-Ｙ'1断面は図6に対応し、Ｙ2-Ｙ'2断面は図7に対応する断面である。
【０１０８】
レジストをマスクとして、反応性イオンエッチングによりシリコン500をエッチングし、シリコン柱を形成する。その後、酸化を行い、p型シリコンを形成するためのレジスト502,503,504を形成する（図21（Ｘ1-Ｘ'1）、図22（Ｘ2-Ｘ'2）、図23（Ｙ1-Ｙ'1）、図24（Ｙ2-Ｙ'2））。
【０１０９】
イオン注入法などによりボロンを注入し、p型シリコン505,506,507,508を形成する（図25（Ｘ1-Ｘ'1）、図26（Ｘ2-Ｘ'2）、図27（Ｙ1-Ｙ'1）、図28（Ｙ2-Ｙ'2））。
【０１１０】
レジストを隔離し、n型シリコンを形成するためのレジスト509,510を形成する（図29（Ｘ1-Ｘ'1）、図30（Ｘ2-Ｘ'2）、図31（Ｙ1-Ｙ'1）、図32（Ｙ2-Ｙ'2））。
【０１１１】
イオン注入法などによりリンを注入し、n型シリコン511,512,513,514,515,516,517,518を形成する（図33（Ｘ1-Ｘ'1）、図34（Ｘ2-Ｘ'2）、図35（Ｙ1-Ｙ'1）、図36（Ｙ2-Ｙ'2））。
【０１１２】
レジストを剥離し、熱工程を行い、不純物をイオン化する（図37（Ｘ1-Ｘ'1）、図38（Ｘ2-Ｘ'2）、図39（Ｙ1-Ｙ'1）、図40（Ｙ2-Ｙ'2））。
【０１１３】
窒化膜519を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図41（Ｘ1-Ｘ'1）、図42（Ｘ2-Ｘ'2）、図43（Ｙ1-Ｙ'1）、図44（Ｙ2-Ｙ'2））。
【０１１４】
多結晶シリコン520を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図45（Ｘ1-Ｘ'1）、図46（Ｘ2-Ｘ'2）、図47（Ｙ1-Ｙ'1）、図48（Ｙ2-Ｙ'2））。
【０１１５】
窒化膜を堆積し、島状半導体側壁に、サイドウォールスペーサ状に残存させる521,522,523,524,525,526,527,528,529,530,531,532。（図49（Ｘ1-Ｘ'1）、図50（Ｘ2-Ｘ'2）、図51（Ｙ1-Ｙ'1）、図52（Ｙ2-Ｙ'2））。
【０１１６】
多結晶シリコンをエッチングする（図53（Ｘ1-Ｘ'1）、図54（Ｘ2-Ｘ'2）、図55（Ｙ1-Ｙ'1）、図56（Ｙ2-Ｙ'2））。
【０１１７】
酸化膜をエッチングする（図57（Ｘ1-Ｘ'1）、図58（Ｘ2-Ｘ'2）、図59（Ｙ1-Ｙ'1）、図60（Ｙ2-Ｙ'2））。
【０１１８】
多結晶シリコン533を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図61（Ｘ1-Ｘ'1）、図62（Ｘ2-Ｘ'2）、図63（Ｙ1-Ｙ'1）、図64（Ｙ2-Ｙ'2））。
【０１１９】
窒化膜をエッチングする（図65（Ｘ1-Ｘ'1）、図66（Ｘ2-Ｘ'2）、図67（Ｙ1-Ｙ'1）、図68（Ｙ2-Ｙ'2））。
【０１２０】
島状半導体下部層の出力端子配線を形成するためのレジスト534,535,536,537を形成する（図69（Ｘ1-Ｘ'1）、図70（Ｘ2-Ｘ'2）、図71（Ｙ1-Ｙ'1）、図72（Ｙ2-Ｙ'2））。
【０１２１】
多結晶シリコンをエッチングし、島状半導体下部層の出力端子配線19,30,41,52を形成する（図73（Ｘ1-Ｘ'1）、図74（Ｘ2-Ｘ'2）、図75（Ｙ1-Ｙ'1）、図76（Ｙ2-Ｙ'2））。
【０１２２】
レジストを剥離する（図77（Ｘ1-Ｘ'1）、図78（Ｘ2-Ｘ'2）、図79（Ｙ1-Ｙ'1）、図80（Ｙ2-Ｙ'2））。
【０１２３】
酸化膜538を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図81（Ｘ1-Ｘ'1）、図82（Ｘ2-Ｘ'2）、図83（Ｙ1-Ｙ'1）、図84（Ｙ2-Ｙ'2））。
【０１２４】
窒化膜539を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図85（Ｘ1-Ｘ'1）、図86（Ｘ2-Ｘ'2）、図87（Ｙ1-Ｙ'1）、図88（Ｙ2-Ｙ'2））。
【０１２５】
酸化を行い、ゲート絶縁膜540,541,542,543,544,545,546,547,548,549,550,551を形成する（図89（Ｘ1-Ｘ'1）、図90（Ｘ2-Ｘ'2）、図91（Ｙ1-Ｙ'1）、図92（Ｙ2-Ｙ'2））。
【０１２６】
多結晶シリコン552を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図93（Ｘ1-Ｘ'1）、図94（Ｘ2-Ｘ'2）、図95（Ｙ1-Ｙ'1）、図96（Ｙ2-Ｙ'2））。
【０１２７】
窒化膜553を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図97（Ｘ1-Ｘ'1）、図98（Ｘ2-Ｘ'2）、図99（Ｙ1-Ｙ'1）、図100（Ｙ2-Ｙ'2））。
【０１２８】
入力端子線を形成するためのレジスト554,555,556,557を形成する（図101（Ｘ1-Ｘ'1）、図102（Ｘ2-Ｘ'2）、図103（Ｙ1-Ｙ'1）、図104（Ｙ2-Ｙ'2））。
【０１２９】
窒化膜、多結晶シリコン、窒化膜をエッチングし、入力端子線すなわちゲート12,23,34,45を形成する（図105（Ｘ1-Ｘ'1）、図106（Ｘ2-Ｘ'2）、図107（Ｙ1-Ｙ'1）、図108（Ｙ2-Ｙ'2））。
【０１３０】
レジストを剥離する（図109（Ｘ1-Ｘ'1）、図110（Ｘ2-Ｘ'2）、図111（Ｙ1-Ｙ'1）、図112（Ｙ2-Ｙ'2））。
【０１３１】
酸化膜558を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図113（Ｘ1-Ｘ'1）、図114（Ｘ2-Ｘ'2）、図115（Ｙ1-Ｙ'1）、図116（Ｙ2-Ｙ'2））。
【０１３２】
ゲートと島状半導体下部層との間のコンタクトを形成するためのレジスト559を形成する（図117（Ｘ1-Ｘ'1）、図118（Ｘ2-Ｘ'2）、図119（Ｙ1-Ｙ'1）、図120（Ｙ2-Ｙ'2））。
【０１３３】
酸化膜をエッチングし、ゲートと島状半導体下部層との間のコンタクト孔560,561,562を形成する（図121（Ｘ1-Ｘ'1）、図122（Ｘ2-Ｘ'2）、図123（Ｙ1-Ｙ'1）、図124（Ｙ2-Ｙ'2））。
【０１３４】
レジストを剥離する（図125（Ｘ1-Ｘ'1）、図126（Ｘ2-Ｘ'2）、図127（Ｙ1-Ｙ'1）、図128（Ｙ2-Ｙ'2））。
【０１３５】
多結晶シリコンを堆積し、ＣＭＰにより平坦化した後、エッチバックすることにより、ゲートと島状半導体下部層との間のコンタクト53,54,55を形成する（図129（Ｘ1-Ｘ'1）、図130（Ｘ2-Ｘ'2）、図131（Ｙ1-Ｙ'1）、図132（Ｙ2-Ｙ'2））。
【０１３６】
酸化膜を剥離する（図133（Ｘ1-Ｘ'1）、図134（Ｘ2-Ｘ'2）、図135（Ｙ1-Ｙ'1）、図136（Ｙ2-Ｙ'2））。
【０１３７】
酸化する（図137（Ｘ1-Ｘ'1）、図138（Ｘ2-Ｘ'2）、図139（Ｙ1-Ｙ'1）、図140（Ｙ2-Ｙ'2））。
【０１３８】
nチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジスト563,564,565を形成する（図141（Ｘ1-Ｘ'1）、図142（Ｘ2-Ｘ'2）、図143（Ｙ1-Ｙ'1）、図144（Ｙ2-Ｙ'2））。
【０１３９】
イオン注入法などにより砒素を注入し、ドレイン拡散層9,20,31,42,ソース拡散層11,22,33,44を形成する（図145（Ｘ1-Ｘ'1）、図146（Ｘ2-Ｘ'2）、図147（Ｙ1-Ｙ'1）、図148（Ｙ2-Ｙ'2））。
【０１４０】
ｐチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジスト566,567を形成する（図149（Ｘ1-Ｘ'1）、図150（Ｘ2-Ｘ'2）、図151（Ｙ1-Ｙ'1）、図152（Ｙ2-Ｙ'2））。
【０１４１】
イオン注入法などによりボロンを注入し、ドレイン拡散層13,16,24,27,35,38,46,49,ソース拡散層15,18,26,29,37,40,48,51を形成する（図153（Ｘ1-Ｘ'1）、図154（Ｘ2-Ｘ'2）、図155（Ｙ1-Ｙ'1）、図156（Ｙ2-Ｙ'2））。
【０１４２】
レジストを剥離し、熱工程を行い、不純物をイオン化する（図157（Ｘ1-Ｘ'1）、図158（Ｘ2-Ｘ'2）、図159（Ｙ1-Ｙ'1）、図160（Ｙ2-Ｙ'2））。
【０１４３】
酸化膜を剥離する（図161（Ｘ1-Ｘ'1）、図162（Ｘ2-Ｘ'2）、図163（Ｙ1-Ｙ'1）、図164（Ｙ2-Ｙ'2））。
【０１４４】
コバルトやニッケル等、金属568をスパッタやCVDにより堆積する（図165（Ｘ1-Ｘ'1）、図166（Ｘ2-Ｘ'2）、図167（Ｙ1-Ｙ'1）、図168（Ｙ2-Ｙ'2））。
【０１４５】
熱工程を行い、金属をシリコンと反応させ、サリサイド化する（図169（Ｘ1-Ｘ'1）、図170（Ｘ2-Ｘ'2）、図171（Ｙ1-Ｙ'1）、図172（Ｙ2-Ｙ'2））。
【０１４６】
シリコンと未反応の金属を、エッチングする（図173（Ｘ1-Ｘ'1）、図174（Ｘ2-Ｘ'2）、図175（Ｙ1-Ｙ'1）、図176（Ｙ2-Ｙ'2））。
【０１４７】
酸化膜569を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図177（Ｘ1-Ｘ'1）、図178（Ｘ2-Ｘ'2）、図179（Ｙ1-Ｙ'1）、図180（Ｙ2-Ｙ'2））。
【０１４８】
コンタクトを形成するためのレジスト570を形成する（図181（Ｘ1-Ｘ'1）、図182（Ｘ2-Ｘ'2）、図183（Ｙ1-Ｙ'1）、図184（Ｙ2-Ｙ'2））。
【０１４９】
酸化膜をエッチングする（図185（Ｘ1-Ｘ'1）、図186（Ｘ2-Ｘ'2）、図187（Ｙ1-Ｙ'1）、図188（Ｙ2-Ｙ'2））。
【０１５０】
レジストを剥離する（図189（Ｘ1-Ｘ'1）、図190（Ｘ2-Ｘ'2）、図191（Ｙ1-Ｙ'1）、図192（Ｙ2-Ｙ'2））。
【０１５１】
金属571を堆積し、ＣＭＰにより平坦化する（図193（Ｘ1-Ｘ'1）、図194（Ｘ2-Ｘ'2）、図195（Ｙ1-Ｙ'1）、図196（Ｙ2-Ｙ'2））。
【０１５２】
第１の電源供給配線、第２の電源供給配線を形成するためのレジスト572,573,574,575,576を形成する（図197（Ｘ1-Ｘ'1）、図198（Ｘ2-Ｘ'2）、図199（Ｙ1-Ｙ'1）、図200（Ｙ2-Ｙ'2））。
【０１５３】
金属をエッチングし、第１の電源供給配線VSS57,59を形成し、第２の電源供給配線VCC56,58,60を形成する（図201（Ｘ1-Ｘ'1）、図202（Ｘ2-Ｘ'2）、図203（Ｙ1-Ｙ'1）、図204（Ｙ2-Ｙ'2））。
【０１５４】
レジストを剥離する（図205（Ｘ1-Ｘ'1）、図206（Ｘ2-Ｘ'2）、図207（Ｙ1-Ｙ'1）、図208（Ｙ2-Ｙ'2））。
【０１５５】
酸化膜577を堆積し、ＣＭＰにより平坦化する（図205（Ｘ1-Ｘ'1）、図206（Ｘ2-Ｘ'2）、図207（Ｙ1-Ｙ'1）、図208（Ｙ2-Ｙ'2））。
【０１５６】
上述したように、従来のSGTを用いた２段のCMOSインバータでは、第１の電源電圧VSSと第２の電源電圧VCCがコンタクトを経由してシリコン基板の拡散層に供給されているSGTを用いている。すなわち、nMOS SGT、pMOS SGTの電源供給配線が、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。
【０１５７】
これに対して、本発明では、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSSと第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの面積が減少し、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【０１５８】
また、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSS、第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの抵抗が低減し、SGTを用いた高速なCMOSインバータ結合回路からなる半導体装置を可能とする。
【０１５９】
nチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、
nチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
ｐチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
それぞれのコンタクトを接続するための金属配線が不要となり、
SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【０１６０】
また、第１のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置し、第２のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置するため、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【図面の簡単な説明】
【０１６１】
【図１】従来のSGTを用いた２段のCMOSインバータのレイアウトと等価回路である。
【図２】従来のSGTを用いた２段のCMOSインバータのレイアウトと断面図である。
【図３】この発明に係る半導体装置のレイアウトである。
【図４】この発明に係る半導体装置の図3におけるX1-X'1断面図に対応する断面図である。
【図５】この発明に係る半導体装置の図3におけるX2-X'2断面図に対応する断面図である。
【図６】この発明に係る半導体装置の図3におけるY1-Y'1断面図に対応する断面図である。
【図７】この発明に係る半導体装置の図3におけるY2-Y'2断面図に対応する断面図である。
【図８】この発明に係る半導体装置のレイアウトである。
【図９】この発明に係る半導体装置の図8におけるX1-X'1断面図に対応する断面図である。
【図１０】この発明に係る半導体装置の図8におけるX2-X'2断面図に対応する断面図である。
【図１１】この発明に係る半導体装置の図8におけるX3-X'3断面図に対応する断面図である。
【図１２】この発明に係る半導体装置の図8におけるX4-X'4断面図に対応する断面図である。
【図１３】この発明に係る半導体装置の図8におけるX5-X'5断面図に対応する断面図である。
【図１４】この発明に係る半導体装置の図8におけるX6-X'6断面図に対応する断面図である。
【図１５】この発明に係る半導体装置の図8におけるY1-Y'1断面図に対応する断面図である。
【図１６】この発明に係る半導体装置の図8におけるY2-Y'2断面図に対応する断面図である。
【図１７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図３０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図３１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図３４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図３５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図３８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図３９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図４２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図４３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図４６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図４７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図５０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図５１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図５４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図５５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図５８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図５９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図６２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図６３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図６６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図６７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図７０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図７１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図７４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図７５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図７８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図７９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図８２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図８３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図８６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図８７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図９０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図９１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図９４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図９５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図９８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図９９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１００】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１０２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１０３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１０６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１０７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１１０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１１１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１１４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１１５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１１８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１１９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１２２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１２３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１２６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１２７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１３０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１３１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１３４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１３５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１３８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１３９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１４２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１４３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１４６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１４７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１５０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１５１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１５２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１５４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１５５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１５６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１５８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１５９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１６０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１６１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１６２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１６３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１６４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１６５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１６６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１６７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１６８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１６９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１７０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１７１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１７２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１７３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１７４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１７５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１７６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１７７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１７８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１７９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１８０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１８２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１８３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１８４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１８６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１８７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１８８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１９０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１９２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１９３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１９４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１９６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１９７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１９８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２００】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２０１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２０２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２０３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２０５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２０６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２０７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２０９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２１０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２１１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２１２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【符号の説明】
【０１６２】
01. pMOS SGT
02. pMOS SGT
03. nMOS SGT
04. pMOS SGT
05. pMOS SGT
06. nMOS SGT
07. nMOS SGT
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59. 第１の電源供給配線VSS
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108. シリコン酸化膜
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334. ゲート
335. ドレイン拡散層
336. 島状半導体層
337. ソース拡散層
338. ドレイン拡散層
339. 島状半導体層
340. ソース拡散層
341. 島状半導体下部層の出力端子配線
342. ドレイン拡散層
343. 島状半導体層
344. ソース拡散層
345. ゲート
346. ドレイン拡散層
347. 島状半導体層
348. ソース拡散層
349. ドレイン拡散層
350. 島状半導体層
351. ソース拡散層
352. 島状半導体下部層の出力端子配線
353. コンタクト
354. コンタクト
355. コンタクト
500. シリコン
501. 酸化膜
502. レジスト
503. レジスト
504. レジスト
505. p型シリコン
506. p型シリコン
507. p型シリコン
508. p型シリコン
509. レジスト
510. レジスト
511. n型シリコン
512. n型シリコン
513. n型シリコン
514. n型シリコン
515. n型シリコン
516. n型シリコン
517. n型シリコン
518. n型シリコン
519. 窒化膜
520. 多結晶シリコン
521. サイドウォールスペーサ
522. サイドウォールスペーサ
523. サイドウォールスペーサ
524. サイドウォールスペーサ
525. サイドウォールスペーサ
526. サイドウォールスペーサ
527. サイドウォールスペーサ
528. サイドウォールスペーサ
529. サイドウォールスペーサ
530. サイドウォールスペーサ
531. サイドウォールスペーサ
532. サイドウォールスペーサ
533. 多結晶シリコン
534. レジスト
535. レジスト
536. レジスト
537. レジスト
538. 酸化膜
539. 窒化膜
540. ゲート酸化膜
541. ゲート酸化膜
542. ゲート酸化膜
543. ゲート酸化膜
544. ゲート酸化膜
545. ゲート酸化膜
546. ゲート酸化膜
547. ゲート酸化膜
548. ゲート酸化膜
549. ゲート酸化膜
550. ゲート酸化膜
551. ゲート酸化膜
552. 多結晶シリコン
553. 窒化膜
554. レジスト
555. レジスト
556. レジスト
557. レジスト
558. 酸化膜
559. レジスト
560. コンタクト孔
561. コンタクト孔
562. コンタクト孔
563. レジスト
564. レジスト
565. レジスト
566. レジスト
567. レジスト
568. 金属
569. 酸化膜
570. レジスト
571. 金属
572. レジスト
573. レジスト
574. レジスト
575. レジスト
576. レジスト
577. 酸化膜
【技術分野】
【０００１】
この発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor（SGT）が提案され、SGTを用いたCMOSインバータ回路が提案された（例えば、特許文献１、特許文献２、特許文献３）。
【０００３】
従来のSGTを用いた第１のインバータの出力が第２のインバータに入力される２段のCMOSインバータを、図1に示す（非特許文献１）。また、断面図を図2に示す。第１のインバータは、２個のpMOS SGT 01,02、１個のnMOS SGT 03で構成している。第２のインバータは、２個のpMOS SGT 04,05、２個のnMOS SGT 06,07で構成している。従来のSGTを用いた２段のCMOSインバータでは、第１の電源供給配線VSS,第２の電源供給配線VCCがコンタクトを介してシリコン基板の拡散層を経由して供給されているSGTを用いている。すなわち、nMOS、pMOSの電源線は、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。拡散層の抵抗は、電源供給の金属配線の抵抗と比較して非常に大きい。第１の電源供給配線VSS、第２の電源供給配線VCCの抵抗が増加すると、nMOS SGTに印加されるソース電圧が第１の電源電圧VSSより増加し、pMOS SGTに印加されるソース電圧が第２の電源電圧Vccより低下する。nMOS SGTのソース電圧が第１の電源電圧Vssより増加すると、nMOS SGTの駆動電流が低下する。pMOS SGTのソース電圧が第２の電源電圧Vccより低下すると、pMOS SGTの駆動電流が低下する。トランジスタの駆動電流が低下すると、インバータの出力端子の容量の充放電の速度が低下する。インバータの出力端子の容量の充放電の速度が低下すると、インバータの遅延時間は増大する。そのため、拡散層に多数のコンタクトを介して金属配線を行い、ｎMOS SGTのソースに第１の電源電圧VSSを、pMOS SGTのソースに第２の電源電圧VCCを印加する。
【０００４】
また、従来のSGT CMOSインバータは、ドレインの拡散層にコンタクトをとり、金属配線に接続を行い、第１のインバータの出力とする。第１のインバータの出力の金属配線からコンタクトを介して第２のインバータの入力であるポリシリコンのゲートに接続を行う。
【０００５】
すなわち、従来の基板接地型SGTを用いた２段のCMOSインバータでは、回路占有面積に占めるコンタクト面積の割合が大きい。また、第１の電源供給配線VSS、第２の電源供給配線VCCの抵抗が増加すると、インバータの遅延時間が増大する。
【０００６】
また、ホールの移動度は電子の移動度の半分であるので、インバータ回路において、pMOSトランジスタのゲート幅は、nMOSトランジスタのゲート幅の二倍とする必要がある。
【０００７】
【特許文献１】特開平2-71556
【特許文献２】特開平2-188966
【特許文献３】特開平3-145761
【非特許文献１】S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, “A Nobel Circuit Technology with Surrounding Gate Transistors (SGT’s) for Ultra High Density DRAM’s”, IEEE JSSC, Vol.30, No.9, 1995.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、第１の電源供給配線VSSと第２の電源供給配線VCCの面積を減少させ、抵抗を低減する、pMOS SGTのゲート幅をnMOS SGTのゲート幅の二倍としたSGTを用いた高集積で高速な少なくとも２段以上のCMOSインバータ結合回路からなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ＣＭＯＳインバータ結合回路は、基板上に二行三列に配列されたＭＯＳトランジスタにより構成される２段のＣＭＯＳインバータとして第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを含んでおり、
一列目及び三列目のＭＯＳトランジスタの各々は、ｐチャネルＭＯＳトランジスタであり、
二列目のＭＯＳトランジスタの各々は、ｎチャネルＭＯＳトランジスタであり、
前記ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、
前記第１のＣＭＯＳインバータは、
一列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の一方のｎチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタのゲートと、一列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第１のＣＭＯＳインバータの入力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、一列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第１のＣＭＯＳインバータの出力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第１の電源供給配線と、
一列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第２の電源供給配線とを有しており、
前記第２のＣＭＯＳインバータは、
三列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタとは異なる二列目の他方のｎチャネルＭＯＳトランジスタと、
二列目の前記他方のｎチャネルＭＯＳトランジスタのゲートと、三列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、三列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第２のＣＭＯＳインバータ用の第１の電源供給配線と、
三列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第２の電源供給配線とを有しており、
前記第１のＣＭＯＳインバータ用の第１の電源供給配線と第２のＣＭＯＳインバータ用の第１の電源供給配線は、二列目のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続されており、
第１のＣＭＯＳインバータの出力端子は、第２のＣＭＯＳインバータの入力端子に接続される半導体装置を提供する。
【００１０】
本発明の好ましい態様では、前記ＣＭＯＳインバータ結合回路は、基板上に、列方向にＮ個（Ｎは２以上）の前記２段のＣＭＯＳインバータを配列した２×Ｎ段のＣＭＯＳインバータを備え、
各々のＣＭＯＳインバータの出力端子は、該出力端子に隣接するＣＭＯＳインバータの入力端子に接続され、
隣接する４個のｐチャネルＭＯＳトランジスタのソース拡散層上に配線される第２の電源供給配線の各々は、ソース拡散層上で相互に接続されている半導体装置が提供される。
【００１１】
別の好ましい態様では、前記ＣＭＯＳインバータ結合回路は、基板上に、列方向に少なくも２段以上の前記ＣＭＯＳインバータを行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第１の電源供給配線と、行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第１の電源供給配線とを各々のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続する半導体装置が提供される。
【００１２】
さらに別の好ましい態様では、前記ＣＭＯＳインバータ結合回路は、前記２段のＣＭＯＳインバータを、基板上に、列方向にＮ個（Ｎは２以上）配列すると共に行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に連続的に配列されるＣＭＯＳインバータの第１の電源供給配線の各々を、行方向にわたって相互にｎチャネルＭＯＳトランジスタのソース拡散層上で接続し、
行方向に連続的に配列されるＣＭＯＳインバータの第２の電源供給配線の各々を、行方向にわたって相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続し、
列方向に隣接するＣＭＯＳインバータの第２の電源供給配線は、さらに、列方向に相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続され、
各々のＣＭＯＳインバータの出力端子は列方向に隣接するＣＭＯＳインバータの入力端子に接続される半導体装置が提供される。
【００１３】
換言すれば、本発明によれば、少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、第１のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行一列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行一列目のpチャネル半導体装置と、
一行二列目のｎチャネル半導体装置のゲートと一行一列目と二行一列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第１のCMOSインバータの入力端子と、
一行二列目のｎチャネル半導体装置のドレイン拡散層と一行一列目と二行一列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のCMOSインバータの出力端子と、
一行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行一列目と二行一列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第２のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行三列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行三列目のpチャネル半導体装置と、
二行二列目のｎチャネル半導体装置のゲートと一行三列目と二行三列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第２のCMOSインバータの入力端子と、
二行二列目のｎチャネル半導体装置のドレイン拡散層と一行三列目と二行三列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のCMOSインバータの出力端子と、
二行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行三列目と二行三列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第１のCMOSインバータの出力端子が、第２のCMOSインバータの入力端子に接続され、
第１のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
から構成された少なくとも２段以上のCMOSインバータ結合回路からなる半導体装置である。
【００１４】
また、
第１のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行一列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行一列目のpチャネル半導体装置と、
一行二列目のｎチャネル半導体装置のゲートと一行一列目と二行一列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第１のCMOSインバータの入力端子と、
一行二列目のｎチャネル半導体装置のドレイン拡散層と一行一列目と二行一列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のCMOSインバータの出力端子と、
一行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行一列目と二行一列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第２のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行二列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行三列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行三列目のpチャネル半導体装置と、
二行二列目のｎチャネル半導体装置のゲートと一行三列目と二行三列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第２のCMOSインバータの入力端子と、
二行二列目のｎチャネル半導体装置のドレイン拡散層と一行三列目と二行三列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のCMOSインバータの出力端子と、
二行二列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行三列目と二行三列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第３のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行五列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行四列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行四列目のpチャネル半導体装置と、
一行五列目のｎチャネル半導体装置のゲートと一行四列目と二行四列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第３のCMOSインバータの入力端子と、
一行五列目のｎチャネル半導体装置のドレイン拡散層と一行四列目と二行四列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第３のCMOSインバータの出力端子と、
一行五列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行四列目と二行四列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第４のCMOSインバータは、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行五列目のnチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する一行六列目のpチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する二行六列目のpチャネル半導体装置と、
二行五列目のｎチャネル半導体装置のゲートと一行六列目と二行六列目のpチャネル半導体装置のゲートを、相互に接続するよう配線された第４のCMOSインバータの入力端子と、
二行五列目のｎチャネル半導体装置のドレイン拡散層と一行六列目と二行六列目のpチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第４のCMOSインバータの出力端子と、
二行五列目のｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行六列目と二行六列目のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つCMOSインバータであり、
第１のCMOSインバータの出力端子が、第２のCMOSインバータの入力端子に接続され、
第２のCMOSインバータの出力端子が、第３のCMOSインバータの入力端子に接続され、
第３のCMOSインバータの出力端子が、第４のCMOSインバータの入力端子に接続され、
第１のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第３のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第４のCMOSインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第３のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第４のCMOSインバータの２個のpチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
から構成された少なくとも4段以上のCMOSインバータ結合回路からなる半導体装置である。
【００１５】
また、本発明の好ましい態様では、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｎチャネル半導体装置すなわちｎチャネルＭＯＳトランジスタが上記の半導体装置において使用される。
【００１６】
また、別の本発明の好ましい態様では、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｐチャネル半導体装置すなわちｐチャネルＭＯＳトランジスタが上記の半導体装置において使用される。
【発明の効果】
【００１７】
従来のSGTを用いた２段のCMOSインバータでは、第１の電源電圧VSSと第２の電源電圧VCCがコンタクトを経由してシリコン基板の拡散層に供給されているSGTを用いている。すなわち、nMOS SGT、pMOS SGTの電源供給配線が、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。
【００１８】
これに対して、本発明では、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSSと第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの面積が減少し、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【００１９】
また、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSS、第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの抵抗が低減し、SGTを用いた高速なCMOSインバータ結合回路からなる半導体装置を可能とする。
【００２０】
nチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、
nチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
ｐチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
それぞれのコンタクトを接続するための金属配線が不要となり、
SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【００２１】
また、第１のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置し、第２のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置するため、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【発明を実施するための最良の形態】
【００２２】
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。
【００２３】
この発明に係る半導体装置のレイアウトと断面構造を、それぞれ図3、図4、図5、図6、図7に示す。
【００２４】
この実施例では、シリコン酸化膜8上に、島状半導体下部層の出力端子配線19と、ドレイン拡散層9が形成され、その上に島状半導体層10が形成され、該当島状半導体層10の上部にソース拡散層11が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、一行二列目のnチャネル半導体装置（ｎチャネルＭＯＳトランジスタ）を形成する。
【００２５】
また、シリコン酸化膜8上に、島状半導体下部配線19と、ドレイン拡散層13が形成され、その上に島状半導体層14が形成され、該当島状半導体層14の上部にソース拡散層15が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、一行一列目のｐチャネル半導体装置（ｐチャネルＭＯＳトランジスタ）を形成する。また、シリコン酸化膜8上に、島状半導体下部配線19と、ドレイン拡散層16が形成され、その上に島状半導体層17が形成され、当該島状半導体層17の上部にソース拡散層18が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート12が形成され、二行一列目のｐチャネル半導体装置を形成する。
【００２６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第１のインバータが形成される。
【００２７】
また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線30と、ドレイン拡散層20が形成され、その上に島状半導体層21が形成され、該当島状半導体層21の上部にソース拡散層22が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、二行二列目のnチャネル半導体装置を形成する。
【００２８】
また、シリコン酸化膜8上に、島状半導体下部配線30と、ドレイン拡散層27が形成され、その上に島状半導体層28が形成され、該当島状半導体層28の上部にソース拡散層29が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、一行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜8上に、島状半導体下部配線30と、ドレイン拡散層24が形成され、その上に島状半導体層25が形成され、該当島状半導体層25の上部にソース拡散層26が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート23が形成され、二行三列目のｐチャネル半導体装置を形成する。
【００２９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第２のインバータが形成される。
【００３０】
また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線41と、ドレイン拡散層31が形成され、その上に島状半導体層32が形成され、該当島状半導体層32の上部にソース拡散層33が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、一行五列目のnチャネル半導体装置を形成する。
【００３１】
また、シリコン酸化膜8上に、島状半導体下部配線41と、ドレイン拡散層38が形成され、その上に島状半導体層39が形成され、該当島状半導体層39の上部にソース拡散層40が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、一行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜8上に、島状半導体下部配線41と、ドレイン拡散層35が形成され、その上に島状半導体層36が形成され、該当島状半導体層36の上部にソース拡散層37が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート34が形成され、二行四列目のｐチャネル半導体装置を形成する。
【００３２】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第３のインバータが形成される。
【００３３】
また、シリコン酸化膜8上に、島状半導体下部層の出力端子配線52と、ドレイン拡散層42が形成され、その上に島状半導体層43が形成され、該当島状半導体層43の上部にソース拡散層44が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、二行五列目のnチャネル半導体装置を形成する。
【００３４】
また、シリコン酸化膜8上に、島状半導体下部配線52と、ドレイン拡散層49が形成され、その上に島状半導体層50が形成され、該当島状半導体層50の上部にソース拡散層51が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、一行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜8上に、島状半導体下部配線52と、ドレイン拡散層46が形成され、その上に島状半導体層47が形成され、該当島状半導体層47の上部にソース拡散層48が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート45が形成され、二行六列目のｐチャネル半導体装置を形成する。
【００３５】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第４のインバータが形成される。
【００３６】
第１のインバータと第２のインバータのｎチャネル半導体装置のソース拡散層11,22上に、第１の電源供給配線VSS57が形成され、
第３のインバータと第４のインバータのｎチャネル半導体装置のソース拡散層33,44上に、第１の電源供給配線VSS59が形成され、
第１のインバータのｐチャネル半導体装置のソース拡散層15,18上に、第２の電源供給配線VCC56が形成され、
第２のインバータと第３のインバータのｐチャネル半導体装置のソース拡散層29,26,40,37上に、第２の電源供給配線VCC58が形成され、
第４のインバータのｐチャネル半導体装置のソース拡散層48,51上に、第２の電源供給配線VCC60が形成される。
【００３７】
ゲート12は、第１のインバータの入力端子線となる。
【００３８】
ゲート23は、第２のインバータの入力端子線となる。
【００３９】
ゲート34は、第３のインバータの入力端子線となる。
【００４０】
ゲート45は、第４のインバータの入力端子線となる。
【００４１】
ゲート23と第１のインバータの下部層の出力端子配線19を接続するため、コンタクト53が形成される。
【００４２】
ゲート34と第２のインバータの下部層の出力端子配線30を接続するため、コンタクト54が形成される。
【００４３】
ゲート45と第３のインバータの下部層の出力端子配線41を接続するため、コンタクト55が形成される。
【００４４】
上記のＣＭＯＳインバータ結合回路では、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、基板上で行方向にわたりそれぞれが同じ列に配置されている。また、電源供給配線は、同じチャネルのＭＯＳトランジスタ同士がそのソース拡散層上で相互に接続されるように構成される。したがって、電源供給配線のための配線距離を短くすることができ、配線による抵抗を低減し、高速な回路を実現することができる。また、基板上での電源供給配線用の領域をＭＯＳトランジスタの配置領域と別の領域に設ける必要がないため、従来よりも高集積なＣＭＯＳインバータ結合回路を実現することができる。
【００４５】
また、実施例では、
第１のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置することにより一行一列目の第１のインバータを形成し、
第２のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置することにより一行二列目の第２のインバータを形成し、
第３のインバータのpMOS SGTを一行四列目と二行四列目に配置し、nMOS SGTを一行五列目に配置することにより一行三列目の第３のインバータを形成し、
第４のインバータのpMOS SGTを一行六列目と二行六列目に配置し、nMOS SGTを二行五列目に配置することにより一行四列目の第４のインバータを形成し、
一行四列のCMOSインバータ結合回路を示したが、
図8に示すようにCMOSインバータを二行二列以上配置してもよい。
【００４６】
図8は、三行四列にCMOSインバータを配置したCMOSインバータ結合回路である。
【００４７】
また、図9は、Ｘ1-Ｘ’1断面図、
図10は、Ｘ2-Ｘ’2断面図、
図11は、Ｘ3-Ｘ’3断面図、
図12は、Ｘ4-Ｘ’4断面図、
図13は、Ｘ5-Ｘ’5断面図、
図14は、Ｘ6-Ｘ’6断面図、
図15は、Ｙ1-Ｙ’1断面図、
図16は、Ｙ2-Ｙ’2断面図である。
【００４８】
この実施例では、
シリコン酸化膜108上に、島状半導体下部層の出力端子配線119と、ドレイン拡散層109が形成され、その上に島状半導体層110が形成され、該当島状半導体層110の上部にソース拡散層111が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、一行二列目のnチャネル半導体装置を形成する。
【００４９】
また、シリコン酸化膜108上に、島状半導体下部配線119と、ドレイン拡散層113が形成され、その上に島状半導体層114が形成され、該当島状半導体層114の上部にソース拡散層115が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、一行一列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線119と、ドレイン拡散層116が形成され、その上に島状半導体層117が形成され、該当島状半導体層117の上部にソース拡散層118が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート112が形成され、二行一列目のｐチャネル半導体装置を形成する。
【００５０】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行一列目のインバータが形成される。
【００５１】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線130と、ドレイン拡散層120が形成され、その上に島状半導体層121が形成され、該当島状半導体層121の上部にソース拡散層122が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、二行二列目のnチャネル半導体装置を形成する。
【００５２】
また、シリコン酸化膜108上に、島状半導体下部配線130と、ドレイン拡散層127が形成され、その上に島状半導体層128が形成され、該当島状半導体層128の上部にソース拡散層129が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、一行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線130と、ドレイン拡散層124が形成され、その上に島状半導体層125が形成され、該当島状半導体層125の上部にソース拡散層126が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート123が形成され、二行三列目のｐチャネル半導体装置を形成する。
【００５３】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行二列目のインバータが形成される。
【００５４】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線141と、ドレイン拡散層131が形成され、その上に島状半導体層132が形成され、該当島状半導体層132の上部にソース拡散層133が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、一行五列目のnチャネル半導体装置を形成する。
【００５５】
また、シリコン酸化膜108上に、島状半導体下部配線141と、ドレイン拡散層138が形成され、その上に島状半導体層139が形成され、該当島状半導体層139の上部にソース拡散層140が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、一行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線141と、ドレイン拡散層135が形成され、その上に島状半導体層136が形成され、該当島状半導体層136の上部にソース拡散層137が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート134が形成され、二行四列目のｐチャネル半導体装置を形成する。
【００５６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行三列目のインバータが形成される。
【００５７】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線152と、ドレイン拡散層142が形成され、その上に島状半導体層143が形成され、該当島状半導体層143の上部にソース拡散層144が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、二行五列目のnチャネル半導体装置を形成する。
【００５８】
また、シリコン酸化膜108上に、島状半導体下部配線152と、ドレイン拡散層149が形成され、その上に島状半導体層150が形成され、該当島状半導体層150の上部にソース拡散層151が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、一行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線152と、ドレイン拡散層146が形成され、その上に島状半導体層147が形成され、該当島状半導体層147の上部にソース拡散層148が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート145が形成され、二行六列目のｐチャネル半導体装置を形成する。
【００５９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行四列目のインバータが形成される。
【００６０】
一行一列目のインバータと一行二列目のインバータのｎチャネル半導体装置のソース拡散層111,122上に、第１の電源供給配線VSS157が形成され、
一行三列目のインバータと一行四列目のインバータのｎチャネル半導体装置のソース拡散層133,144上に、第１の電源供給配線VSS159が形成され、
一行一列目のインバータのｐチャネル半導体装置のソース拡散層115,118上に、第２の電源供給配線VCC156が形成され、
一行二列目のインバータと一行三列目のインバータのｐチャネル半導体装置のソース拡散層129,126,140,137上に、第２の電源供給配線VCC158が形成され、
一行四列目のインバータのｐチャネル半導体装置のソース拡散層148,151上に、第２の電源供給配線VCC160が形成される。
【００６１】
ゲート112は、一行一列目のインバータの入力端子線となる。
【００６２】
ゲート123は、一行二列目のインバータの入力端子線となる。
【００６３】
ゲート134は、一行三列目のインバータの入力端子線となる。
【００６４】
ゲート145は、一行四列目のインバータの入力端子線となる。
【００６５】
ゲート123と一行一列目のインバータの下部層の出力端子配線119を接続するため、コンタクト153が形成される。
【００６６】
ゲート134と一行二列目のインバータの下部層の出力端子配線130を接続するため、コンタクト154が形成される。
【００６７】
ゲート145と一行三列目のインバータの下部層の出力端子配線141を接続するため、コンタクト155が形成される。
【００６８】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線219と、ドレイン拡散層209が形成され、その上に島状半導体層210が形成され、該当島状半導体層210の上部にソース拡散層211が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、三行二列目のnチャネル半導体装置を形成する。
【００６９】
また、シリコン酸化膜108上に、島状半導体下部配線219と、ドレイン拡散層213が形成され、その上に島状半導体層214が形成され、該当島状半導体層214の上部にソース拡散層215が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、三行一列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線219と、ドレイン拡散層216が形成され、その上に島状半導体層217が形成され、該当島状半導体層217の上部にソース拡散層218が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート212が形成され、四行一列目のｐチャネル半導体装置を形成する。
【００７０】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行一列目のインバータが形成される。
【００７１】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線230と、ドレイン拡散層220が形成され、その上に島状半導体層221が形成され、該当島状半導体層221の上部にソース拡散層222が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、四行二列目のnチャネル半導体装置を形成する。
【００７２】
また、シリコン酸化膜108上に、島状半導体下部配線230と、ドレイン拡散層227が形成され、その上に島状半導体層228が形成され、該当島状半導体層228の上部にソース拡散層229が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、三行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線230と、ドレイン拡散層224が形成され、その上に島状半導体層225が形成され、該当島状半導体層225の上部にソース拡散層226が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート223が形成され、四行三列目のｐチャネル半導体装置を形成する。
【００７３】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行二列目のインバータが形成される。
【００７４】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線241と、ドレイン拡散層231が形成され、その上に島状半導体層232が形成され、該当島状半導体層232の上部にソース拡散層233が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、三行五列目のnチャネル半導体装置を形成する。
【００７５】
また、シリコン酸化膜108上に、島状半導体下部配線241と、ドレイン拡散層238が形成され、その上に島状半導体層239が形成され、該当島状半導体層239の上部にソース拡散層240が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、三行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線241と、ドレイン拡散層235が形成され、その上に島状半導体層236が形成され、該当島状半導体層236の上部にソース拡散層237が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート234が形成され、四行四列目のｐチャネル半導体装置を形成する。
【００７６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行三列目のインバータが形成される。
【００７７】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線252と、ドレイン拡散層242が形成され、その上に島状半導体層243が形成され、該当島状半導体層243の上部にソース拡散層244が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、四行五列目のnチャネル半導体装置を形成する。
【００７８】
また、シリコン酸化膜108上に、島状半導体下部配線252と、ドレイン拡散層249が形成され、その上に島状半導体層250が形成され、該当島状半導体層250の上部にソース拡散層251が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、三行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線252と、ドレイン拡散層246が形成され、その上に島状半導体層247が形成され、該当島状半導体層247の上部にソース拡散層248が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート245が形成され、四行六列目のｐチャネル半導体装置を形成する。
【００７９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行四列目のインバータが形成される。
【００８０】
二行一列目のインバータと二行二列目のインバータのｎチャネル半導体装置のソース拡散層211,222上に、第１の電源供給配線VSS157が形成され、
二行三列目のインバータと二行四列目のインバータのｎチャネル半導体装置のソース拡散層233,244上に、第１の電源供給配線VSS159が形成され、
二行一列目のインバータのｐチャネル半導体装置のソース拡散層215,218上に、第２の電源供給配線VCC156が形成され、
二行二列目のインバータと二行三列目のインバータのｐチャネル半導体装置のソース拡散層229,226,240,237上に、第２の電源供給配線VCC158が形成され、
二行四列目のインバータのｐチャネル半導体装置のソース拡散層248,251上に、第２の電源供給配線VCC160が形成される。
【００８１】
ゲート212は、二行一列目のインバータの入力端子線となる。
【００８２】
ゲート223は、二行二列目のインバータの入力端子線となる。
【００８３】
ゲート234は、二行三列目のインバータの入力端子線となる。
【００８４】
ゲート245は、二行四列目のインバータの入力端子線となる。
【００８５】
ゲート223と二行一列目のインバータの下部層の出力端子配線219を接続するため、コンタクト253が形成される。
【００８６】
ゲート234と二行二列目のインバータの下部層の出力端子配線230を接続するため、コンタクト254が形成される。
【００８７】
ゲート245と二行三列目のインバータの下部層の出力端子配線241を接続するため、コンタクト255が形成される。
【００８８】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線319と、ドレイン拡散層309が形成され、その上に島状半導体層310が形成され、該当島状半導体層310の上部にソース拡散層311が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、五行二列目のnチャネル半導体装置を形成する。
【００８９】
また、シリコン酸化膜108上に、島状半導体下部配線319と、ドレイン拡散層313が形成され、その上に島状半導体層314が形成され、該当島状半導体層314の上部にソース拡散層315が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、五行一列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線319と、ドレイン拡散層316が形成され、その上に島状半導体層317が形成され、該当島状半導体層317の上部にソース拡散層318が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート312が形成され、六行一列目のｐチャネル半導体装置を形成する。
【００９０】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行一列目のインバータが形成される。
【００９１】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線330と、ドレイン拡散層320が形成され、その上に島状半導体層321が形成され、該当島状半導体層321の上部にソース拡散層322が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、六行二列目のnチャネル半導体装置を形成する。
【００９２】
また、シリコン酸化膜108上に、島状半導体下部配線330と、ドレイン拡散層327が形成され、その上に島状半導体層328が形成され、該当島状半導体層328の上部にソース拡散層329が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、五行三列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線330と、ドレイン拡散層324が形成され、その上に島状半導体層325が形成され、該当島状半導体層325の上部にソース拡散層326が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート323が形成され、六行三列目のｐチャネル半導体装置を形成する。
【００９３】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行二列目のインバータが形成される。
【００９４】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線341と、ドレイン拡散層331が形成され、その上に島状半導体層332が形成され、該当島状半導体層332の上部にソース拡散層333が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、五行五列目のnチャネル半導体装置を形成する。
【００９５】
また、シリコン酸化膜108上に、島状半導体下部配線341と、ドレイン拡散層338が形成され、その上に島状半導体層339が形成され、該当島状半導体層339の上部にソース拡散層340が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、五行四列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線341と、ドレイン拡散層335が形成され、その上に島状半導体層336が形成され、該当島状半導体層336の上部にソース拡散層337が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート334が形成され、六行四列目のｐチャネル半導体装置を形成する。
【００９６】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行三列目のインバータが形成される。
【００９７】
また、シリコン酸化膜108上に、島状半導体下部層の出力端子配線352と、ドレイン拡散層342が形成され、その上に島状半導体層343が形成され、該当島状半導体層343の上部にソース拡散層344が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、六行五列目のnチャネル半導体装置を形成する。
【００９８】
また、シリコン酸化膜108上に、島状半導体下部配線352と、ドレイン拡散層349が形成され、その上に島状半導体層350が形成され、該当島状半導体層350の上部にソース拡散層351が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、五行六列目のｐチャネル半導体装置を形成する。また、シリコン酸化膜108上に、島状半導体下部配線352と、ドレイン拡散層346が形成され、その上に島状半導体層347が形成され、該当島状半導体層347の上部にソース拡散層348が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート345が形成され、六行六列目のｐチャネル半導体装置を形成する。
【００９９】
上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行四列目のインバータが形成される。
【０１００】
三行一列目のインバータと三行二列目のインバータのｎチャネル半導体装置のソース拡散層311,322上に、第１の電源供給配線VSS157が形成され、
三行三列目のインバータと三行四列目のインバータのｎチャネル半導体装置のソース拡散層333,344上に、第１の電源供給配線VSS159が形成され、
三行一列目のインバータのｐチャネル半導体装置のソース拡散層315,318上に、第２の電源供給配線VCC156が形成され、
三行二列目のインバータと三行三列目のインバータのｐチャネル半導体装置のソース拡散層329,326,340,337上に、第２の電源供給配線VCC158が形成され、
三行四列目のインバータのｐチャネル半導体装置のソース拡散層348,351上に、第２の電源供給配線VCC160が形成される。
【０１０１】
ゲート312は、三行一列目のインバータの入力端子線となる。
【０１０２】
ゲート323は、三行二列目のインバータの入力端子線となる。
【０１０３】
ゲート334は、三行三列目のインバータの入力端子線となる。
【０１０４】
ゲート345は、三行四列目のインバータの入力端子線となる。
【０１０５】
ゲート323と三行一列目のインバータの下部層の出力端子配線319を接続するため、コンタクト353が形成される。
【０１０６】
ゲート334と三行二列目のインバータの下部層の出力端子配線330を接続するため、コンタクト354が形成される。
【０１０７】
ゲート345と三行三列目のインバータの下部層の出力端子配線341を接続するため、コンタクト355が形成される。
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図17〜図212を参照して説明する。図17は、シリコン酸化膜上に、シリコン500が形成され、シリコン500が酸化され、酸化膜501が形成されているSOI基板のＸ1-Ｘ'1断面図である。また、図18は、Ｘ2-Ｘ'2断面図、図19は、Ｙ1-Ｙ'1断面図、図20は、Ｙ2-Ｙ'2断面図である。Ｘ1-Ｘ'1断面は図4に対応し、Ｘ2-Ｘ'2断面は図5に対応し、Ｙ1-Ｙ'1断面は図6に対応し、Ｙ2-Ｙ'2断面は図7に対応する断面である。
【０１０８】
レジストをマスクとして、反応性イオンエッチングによりシリコン500をエッチングし、シリコン柱を形成する。その後、酸化を行い、p型シリコンを形成するためのレジスト502,503,504を形成する（図21（Ｘ1-Ｘ'1）、図22（Ｘ2-Ｘ'2）、図23（Ｙ1-Ｙ'1）、図24（Ｙ2-Ｙ'2））。
【０１０９】
イオン注入法などによりボロンを注入し、p型シリコン505,506,507,508を形成する（図25（Ｘ1-Ｘ'1）、図26（Ｘ2-Ｘ'2）、図27（Ｙ1-Ｙ'1）、図28（Ｙ2-Ｙ'2））。
【０１１０】
レジストを隔離し、n型シリコンを形成するためのレジスト509,510を形成する（図29（Ｘ1-Ｘ'1）、図30（Ｘ2-Ｘ'2）、図31（Ｙ1-Ｙ'1）、図32（Ｙ2-Ｙ'2））。
【０１１１】
イオン注入法などによりリンを注入し、n型シリコン511,512,513,514,515,516,517,518を形成する（図33（Ｘ1-Ｘ'1）、図34（Ｘ2-Ｘ'2）、図35（Ｙ1-Ｙ'1）、図36（Ｙ2-Ｙ'2））。
【０１１２】
レジストを剥離し、熱工程を行い、不純物をイオン化する（図37（Ｘ1-Ｘ'1）、図38（Ｘ2-Ｘ'2）、図39（Ｙ1-Ｙ'1）、図40（Ｙ2-Ｙ'2））。
【０１１３】
窒化膜519を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図41（Ｘ1-Ｘ'1）、図42（Ｘ2-Ｘ'2）、図43（Ｙ1-Ｙ'1）、図44（Ｙ2-Ｙ'2））。
【０１１４】
多結晶シリコン520を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図45（Ｘ1-Ｘ'1）、図46（Ｘ2-Ｘ'2）、図47（Ｙ1-Ｙ'1）、図48（Ｙ2-Ｙ'2））。
【０１１５】
窒化膜を堆積し、島状半導体側壁に、サイドウォールスペーサ状に残存させる521,522,523,524,525,526,527,528,529,530,531,532。（図49（Ｘ1-Ｘ'1）、図50（Ｘ2-Ｘ'2）、図51（Ｙ1-Ｙ'1）、図52（Ｙ2-Ｙ'2））。
【０１１６】
多結晶シリコンをエッチングする（図53（Ｘ1-Ｘ'1）、図54（Ｘ2-Ｘ'2）、図55（Ｙ1-Ｙ'1）、図56（Ｙ2-Ｙ'2））。
【０１１７】
酸化膜をエッチングする（図57（Ｘ1-Ｘ'1）、図58（Ｘ2-Ｘ'2）、図59（Ｙ1-Ｙ'1）、図60（Ｙ2-Ｙ'2））。
【０１１８】
多結晶シリコン533を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図61（Ｘ1-Ｘ'1）、図62（Ｘ2-Ｘ'2）、図63（Ｙ1-Ｙ'1）、図64（Ｙ2-Ｙ'2））。
【０１１９】
窒化膜をエッチングする（図65（Ｘ1-Ｘ'1）、図66（Ｘ2-Ｘ'2）、図67（Ｙ1-Ｙ'1）、図68（Ｙ2-Ｙ'2））。
【０１２０】
島状半導体下部層の出力端子配線を形成するためのレジスト534,535,536,537を形成する（図69（Ｘ1-Ｘ'1）、図70（Ｘ2-Ｘ'2）、図71（Ｙ1-Ｙ'1）、図72（Ｙ2-Ｙ'2））。
【０１２１】
多結晶シリコンをエッチングし、島状半導体下部層の出力端子配線19,30,41,52を形成する（図73（Ｘ1-Ｘ'1）、図74（Ｘ2-Ｘ'2）、図75（Ｙ1-Ｙ'1）、図76（Ｙ2-Ｙ'2））。
【０１２２】
レジストを剥離する（図77（Ｘ1-Ｘ'1）、図78（Ｘ2-Ｘ'2）、図79（Ｙ1-Ｙ'1）、図80（Ｙ2-Ｙ'2））。
【０１２３】
酸化膜538を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図81（Ｘ1-Ｘ'1）、図82（Ｘ2-Ｘ'2）、図83（Ｙ1-Ｙ'1）、図84（Ｙ2-Ｙ'2））。
【０１２４】
窒化膜539を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図85（Ｘ1-Ｘ'1）、図86（Ｘ2-Ｘ'2）、図87（Ｙ1-Ｙ'1）、図88（Ｙ2-Ｙ'2））。
【０１２５】
酸化を行い、ゲート絶縁膜540,541,542,543,544,545,546,547,548,549,550,551を形成する（図89（Ｘ1-Ｘ'1）、図90（Ｘ2-Ｘ'2）、図91（Ｙ1-Ｙ'1）、図92（Ｙ2-Ｙ'2））。
【０１２６】
多結晶シリコン552を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図93（Ｘ1-Ｘ'1）、図94（Ｘ2-Ｘ'2）、図95（Ｙ1-Ｙ'1）、図96（Ｙ2-Ｙ'2））。
【０１２７】
窒化膜553を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図97（Ｘ1-Ｘ'1）、図98（Ｘ2-Ｘ'2）、図99（Ｙ1-Ｙ'1）、図100（Ｙ2-Ｙ'2））。
【０１２８】
入力端子線を形成するためのレジスト554,555,556,557を形成する（図101（Ｘ1-Ｘ'1）、図102（Ｘ2-Ｘ'2）、図103（Ｙ1-Ｙ'1）、図104（Ｙ2-Ｙ'2））。
【０１２９】
窒化膜、多結晶シリコン、窒化膜をエッチングし、入力端子線すなわちゲート12,23,34,45を形成する（図105（Ｘ1-Ｘ'1）、図106（Ｘ2-Ｘ'2）、図107（Ｙ1-Ｙ'1）、図108（Ｙ2-Ｙ'2））。
【０１３０】
レジストを剥離する（図109（Ｘ1-Ｘ'1）、図110（Ｘ2-Ｘ'2）、図111（Ｙ1-Ｙ'1）、図112（Ｙ2-Ｙ'2））。
【０１３１】
酸化膜558を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図113（Ｘ1-Ｘ'1）、図114（Ｘ2-Ｘ'2）、図115（Ｙ1-Ｙ'1）、図116（Ｙ2-Ｙ'2））。
【０１３２】
ゲートと島状半導体下部層との間のコンタクトを形成するためのレジスト559を形成する（図117（Ｘ1-Ｘ'1）、図118（Ｘ2-Ｘ'2）、図119（Ｙ1-Ｙ'1）、図120（Ｙ2-Ｙ'2））。
【０１３３】
酸化膜をエッチングし、ゲートと島状半導体下部層との間のコンタクト孔560,561,562を形成する（図121（Ｘ1-Ｘ'1）、図122（Ｘ2-Ｘ'2）、図123（Ｙ1-Ｙ'1）、図124（Ｙ2-Ｙ'2））。
【０１３４】
レジストを剥離する（図125（Ｘ1-Ｘ'1）、図126（Ｘ2-Ｘ'2）、図127（Ｙ1-Ｙ'1）、図128（Ｙ2-Ｙ'2））。
【０１３５】
多結晶シリコンを堆積し、ＣＭＰにより平坦化した後、エッチバックすることにより、ゲートと島状半導体下部層との間のコンタクト53,54,55を形成する（図129（Ｘ1-Ｘ'1）、図130（Ｘ2-Ｘ'2）、図131（Ｙ1-Ｙ'1）、図132（Ｙ2-Ｙ'2））。
【０１３６】
酸化膜を剥離する（図133（Ｘ1-Ｘ'1）、図134（Ｘ2-Ｘ'2）、図135（Ｙ1-Ｙ'1）、図136（Ｙ2-Ｙ'2））。
【０１３７】
酸化する（図137（Ｘ1-Ｘ'1）、図138（Ｘ2-Ｘ'2）、図139（Ｙ1-Ｙ'1）、図140（Ｙ2-Ｙ'2））。
【０１３８】
nチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジスト563,564,565を形成する（図141（Ｘ1-Ｘ'1）、図142（Ｘ2-Ｘ'2）、図143（Ｙ1-Ｙ'1）、図144（Ｙ2-Ｙ'2））。
【０１３９】
イオン注入法などにより砒素を注入し、ドレイン拡散層9,20,31,42,ソース拡散層11,22,33,44を形成する（図145（Ｘ1-Ｘ'1）、図146（Ｘ2-Ｘ'2）、図147（Ｙ1-Ｙ'1）、図148（Ｙ2-Ｙ'2））。
【０１４０】
ｐチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジスト566,567を形成する（図149（Ｘ1-Ｘ'1）、図150（Ｘ2-Ｘ'2）、図151（Ｙ1-Ｙ'1）、図152（Ｙ2-Ｙ'2））。
【０１４１】
イオン注入法などによりボロンを注入し、ドレイン拡散層13,16,24,27,35,38,46,49,ソース拡散層15,18,26,29,37,40,48,51を形成する（図153（Ｘ1-Ｘ'1）、図154（Ｘ2-Ｘ'2）、図155（Ｙ1-Ｙ'1）、図156（Ｙ2-Ｙ'2））。
【０１４２】
レジストを剥離し、熱工程を行い、不純物をイオン化する（図157（Ｘ1-Ｘ'1）、図158（Ｘ2-Ｘ'2）、図159（Ｙ1-Ｙ'1）、図160（Ｙ2-Ｙ'2））。
【０１４３】
酸化膜を剥離する（図161（Ｘ1-Ｘ'1）、図162（Ｘ2-Ｘ'2）、図163（Ｙ1-Ｙ'1）、図164（Ｙ2-Ｙ'2））。
【０１４４】
コバルトやニッケル等、金属568をスパッタやCVDにより堆積する（図165（Ｘ1-Ｘ'1）、図166（Ｘ2-Ｘ'2）、図167（Ｙ1-Ｙ'1）、図168（Ｙ2-Ｙ'2））。
【０１４５】
熱工程を行い、金属をシリコンと反応させ、サリサイド化する（図169（Ｘ1-Ｘ'1）、図170（Ｘ2-Ｘ'2）、図171（Ｙ1-Ｙ'1）、図172（Ｙ2-Ｙ'2））。
【０１４６】
シリコンと未反応の金属を、エッチングする（図173（Ｘ1-Ｘ'1）、図174（Ｘ2-Ｘ'2）、図175（Ｙ1-Ｙ'1）、図176（Ｙ2-Ｙ'2））。
【０１４７】
酸化膜569を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図177（Ｘ1-Ｘ'1）、図178（Ｘ2-Ｘ'2）、図179（Ｙ1-Ｙ'1）、図180（Ｙ2-Ｙ'2））。
【０１４８】
コンタクトを形成するためのレジスト570を形成する（図181（Ｘ1-Ｘ'1）、図182（Ｘ2-Ｘ'2）、図183（Ｙ1-Ｙ'1）、図184（Ｙ2-Ｙ'2））。
【０１４９】
酸化膜をエッチングする（図185（Ｘ1-Ｘ'1）、図186（Ｘ2-Ｘ'2）、図187（Ｙ1-Ｙ'1）、図188（Ｙ2-Ｙ'2））。
【０１５０】
レジストを剥離する（図189（Ｘ1-Ｘ'1）、図190（Ｘ2-Ｘ'2）、図191（Ｙ1-Ｙ'1）、図192（Ｙ2-Ｙ'2））。
【０１５１】
金属571を堆積し、ＣＭＰにより平坦化する（図193（Ｘ1-Ｘ'1）、図194（Ｘ2-Ｘ'2）、図195（Ｙ1-Ｙ'1）、図196（Ｙ2-Ｙ'2））。
【０１５２】
第１の電源供給配線、第２の電源供給配線を形成するためのレジスト572,573,574,575,576を形成する（図197（Ｘ1-Ｘ'1）、図198（Ｘ2-Ｘ'2）、図199（Ｙ1-Ｙ'1）、図200（Ｙ2-Ｙ'2））。
【０１５３】
金属をエッチングし、第１の電源供給配線VSS57,59を形成し、第２の電源供給配線VCC56,58,60を形成する（図201（Ｘ1-Ｘ'1）、図202（Ｘ2-Ｘ'2）、図203（Ｙ1-Ｙ'1）、図204（Ｙ2-Ｙ'2））。
【０１５４】
レジストを剥離する（図205（Ｘ1-Ｘ'1）、図206（Ｘ2-Ｘ'2）、図207（Ｙ1-Ｙ'1）、図208（Ｙ2-Ｙ'2））。
【０１５５】
酸化膜577を堆積し、ＣＭＰにより平坦化する（図205（Ｘ1-Ｘ'1）、図206（Ｘ2-Ｘ'2）、図207（Ｙ1-Ｙ'1）、図208（Ｙ2-Ｙ'2））。
【０１５６】
上述したように、従来のSGTを用いた２段のCMOSインバータでは、第１の電源電圧VSSと第２の電源電圧VCCがコンタクトを経由してシリコン基板の拡散層に供給されているSGTを用いている。すなわち、nMOS SGT、pMOS SGTの電源供給配線が、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。
【０１５７】
これに対して、本発明では、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSSと第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの面積が減少し、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【０１５８】
また、nMOS SGT、pMOS SGT両方の上方から供給されている第１の電源供給配線VSS、第２の電源供給配線VCCを持ち、
第１のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのnチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの抵抗が低減し、SGTを用いた高速なCMOSインバータ結合回路からなる半導体装置を可能とする。
【０１５９】
nチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、
nチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
ｐチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
それぞれのコンタクトを接続するための金属配線が不要となり、
SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【０１６０】
また、第１のインバータのpMOS SGTを一行一列目と二行一列目に配置し、nMOS SGTを一行二列目に配置し、第２のインバータのpMOS SGTを一行三列目と二行三列目に配置し、nMOS SGTを二行二列目に配置するため、SGTを用いた高集積なCMOSインバータ結合回路からなる半導体装置を可能とする。
【図面の簡単な説明】
【０１６１】
【図１】従来のSGTを用いた２段のCMOSインバータのレイアウトと等価回路である。
【図２】従来のSGTを用いた２段のCMOSインバータのレイアウトと断面図である。
【図３】この発明に係る半導体装置のレイアウトである。
【図４】この発明に係る半導体装置の図3におけるX1-X'1断面図に対応する断面図である。
【図５】この発明に係る半導体装置の図3におけるX2-X'2断面図に対応する断面図である。
【図６】この発明に係る半導体装置の図3におけるY1-Y'1断面図に対応する断面図である。
【図７】この発明に係る半導体装置の図3におけるY2-Y'2断面図に対応する断面図である。
【図８】この発明に係る半導体装置のレイアウトである。
【図９】この発明に係る半導体装置の図8におけるX1-X'1断面図に対応する断面図である。
【図１０】この発明に係る半導体装置の図8におけるX2-X'2断面図に対応する断面図である。
【図１１】この発明に係る半導体装置の図8におけるX3-X'3断面図に対応する断面図である。
【図１２】この発明に係る半導体装置の図8におけるX4-X'4断面図に対応する断面図である。
【図１３】この発明に係る半導体装置の図8におけるX5-X'5断面図に対応する断面図である。
【図１４】この発明に係る半導体装置の図8におけるX6-X'6断面図に対応する断面図である。
【図１５】この発明に係る半導体装置の図8におけるY1-Y'1断面図に対応する断面図である。
【図１６】この発明に係る半導体装置の図8におけるY2-Y'2断面図に対応する断面図である。
【図１７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図３０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図３１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図３４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図３５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図３８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図３９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図４２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図４３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図４６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図４７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図５０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図５１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図５４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図５５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図５８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図５９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図６２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図６３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図６６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図６７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図７０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図７１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図７４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図７５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図７８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図７９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図８２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図８３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図８６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図８７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図９０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図９１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図９４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図９５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図９８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図９９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１００】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１０２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１０３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１０６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１０７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１１０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１１１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１１４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１１５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１１８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１１９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１２２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１２３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１２６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１２７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１３０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１３１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１３４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１３５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１３８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１３９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１４２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１４３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１４６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１４７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１５０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１５１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１５２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１５４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１５５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１５６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１５８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１５９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１６０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１６１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１６２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１６３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１６４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１６５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１６６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１６７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１６８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１６９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１７０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１７１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１７２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１７３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１７４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１７５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１７６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１７７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１７８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１７９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１８０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１８２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１８３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１８４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１８６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１８７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１８８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１９０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１９２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１９３】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１９４】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１９６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１９７】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図１９８】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図１９９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２００】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２０１】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２０２】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２０３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２０５】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２０６】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２０７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２０９】この発明に係る半導体装置の製造例を示すX1-X'1断面工程図である。
【図２１０】この発明に係る半導体装置の製造例を示すX2-X'2断面工程図である。
【図２１１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２１２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【符号の説明】
【０１６２】
01. pMOS SGT
02. pMOS SGT
03. nMOS SGT
04. pMOS SGT
05. pMOS SGT
06. nMOS SGT
07. nMOS SGT
08. シリコン酸化膜
09. ドレイン拡散層
10. 島状半導体層
11. ソース拡散層
12. ゲート
13. ドレイン拡散層
14. 島状半導体層
15. ソース拡散層
16. ドレイン拡散層
17. 島状半導体層
18. ソース拡散層
19. 島状半導体下部層の出力端子配線
20. ドレイン拡散層
21. 島状半導体層
22. ソース拡散層
23. ゲート
24. ドレイン拡散層
25. 島状半導体層
26. ソース拡散層
27. ドレイン拡散層
28. 島状半導体層
29. ソース拡散層
30. 島状半導体下部層の出力端子配線
31. ドレイン拡散層
32. 島状半導体層
33. ソース拡散層
34. ゲート
35. ドレイン拡散層
36. 島状半導体層
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38. ドレイン拡散層
39. 島状半導体層
40. ソース拡散層
41. 島状半導体下部層の出力端子配線
42. ドレイン拡散層
43. 島状半導体層
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45. ゲート
46. ドレイン拡散層
47. 島状半導体層
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49. ドレイン拡散層
50. 島状半導体層
51. ソース拡散層
52. 島状半導体下部層の出力端子配線
53. コンタクト
54. コンタクト
55. コンタクト
56. 第２の電源供給配線VCC
57. 第１の電源供給配線VSS
58. 第２の電源供給配線VCC
59. 第１の電源供給配線VSS
60. 第２の電源供給配線VCC
108. シリコン酸化膜
109. ドレイン拡散層
110. 島状半導体層
111. ソース拡散層
112. ゲート
113. ドレイン拡散層
114. 島状半導体層
115. ソース拡散層
116. ドレイン拡散層
117. 島状半導体層
118. ソース拡散層
119. 島状半導体下部層の出力端子配線
120. ドレイン拡散層
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127. ドレイン拡散層
128. 島状半導体層
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130. 島状半導体下部層の出力端子配線
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135. ドレイン拡散層
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141. 島状半導体下部層の出力端子配線
142. ドレイン拡散層
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150. 島状半導体層
151. ソース拡散層
152. 島状半導体下部層の出力端子配線
153. コンタクト
154. コンタクト
155. コンタクト
156. 第２の電源供給配線VCC
157. 第１の電源供給配線VSS
158. 第２の電源供給配線VCC
159. 第１の電源供給配線VSS
160. 第２の電源供給配線VCC
209. ドレイン拡散層
210. 島状半導体層
211. ソース拡散層
212. ゲート
213. ドレイン拡散層
214. 島状半導体層
215. ソース拡散層
216. ドレイン拡散層
217. 島状半導体層
218. ソース拡散層
219. 島状半導体下部層の出力端子配線
220. ドレイン拡散層
221. 島状半導体層
222. ソース拡散層
223. ゲート
224. ドレイン拡散層
225. 島状半導体層
226. ソース拡散層
227. ドレイン拡散層
228. 島状半導体層
229. ソース拡散層
230. 島状半導体下部層の出力端子配線
231. ドレイン拡散層
232. 島状半導体層
233. ソース拡散層
234. ゲート
235. ドレイン拡散層
236. 島状半導体層
237. ソース拡散層
238. ドレイン拡散層
239. 島状半導体層
240. ソース拡散層
241. 島状半導体下部層の出力端子配線
242. ドレイン拡散層
243. 島状半導体層
244. ソース拡散層
245. ゲート
246. ドレイン拡散層
247. 島状半導体層
248. ソース拡散層
249. ドレイン拡散層
250. 島状半導体層
251. ソース拡散層
252. 島状半導体下部層の出力端子配線
253. コンタクト
254. コンタクト
255. コンタクト
309. ドレイン拡散層
310. 島状半導体層
311. ソース拡散層
312. ゲート
313. ドレイン拡散層
314. 島状半導体層
315. ソース拡散層
316. ドレイン拡散層
317. 島状半導体層
318. ソース拡散層
319. 島状半導体下部層の出力端子配線
320. ドレイン拡散層
321. 島状半導体層
322. ソース拡散層
323. ゲート
324. ドレイン拡散層
325. 島状半導体層
326. ソース拡散層
327. ドレイン拡散層
328. 島状半導体層
329. ソース拡散層
330. 島状半導体下部層の出力端子配線
331. ドレイン拡散層
332. 島状半導体層
333. ソース拡散層
334. ゲート
335. ドレイン拡散層
336. 島状半導体層
337. ソース拡散層
338. ドレイン拡散層
339. 島状半導体層
340. ソース拡散層
341. 島状半導体下部層の出力端子配線
342. ドレイン拡散層
343. 島状半導体層
344. ソース拡散層
345. ゲート
346. ドレイン拡散層
347. 島状半導体層
348. ソース拡散層
349. ドレイン拡散層
350. 島状半導体層
351. ソース拡散層
352. 島状半導体下部層の出力端子配線
353. コンタクト
354. コンタクト
355. コンタクト
500. シリコン
501. 酸化膜
502. レジスト
503. レジスト
504. レジスト
505. p型シリコン
506. p型シリコン
507. p型シリコン
508. p型シリコン
509. レジスト
510. レジスト
511. n型シリコン
512. n型シリコン
513. n型シリコン
514. n型シリコン
515. n型シリコン
516. n型シリコン
517. n型シリコン
518. n型シリコン
519. 窒化膜
520. 多結晶シリコン
521. サイドウォールスペーサ
522. サイドウォールスペーサ
523. サイドウォールスペーサ
524. サイドウォールスペーサ
525. サイドウォールスペーサ
526. サイドウォールスペーサ
527. サイドウォールスペーサ
528. サイドウォールスペーサ
529. サイドウォールスペーサ
530. サイドウォールスペーサ
531. サイドウォールスペーサ
532. サイドウォールスペーサ
533. 多結晶シリコン
534. レジスト
535. レジスト
536. レジスト
537. レジスト
538. 酸化膜
539. 窒化膜
540. ゲート酸化膜
541. ゲート酸化膜
542. ゲート酸化膜
543. ゲート酸化膜
544. ゲート酸化膜
545. ゲート酸化膜
546. ゲート酸化膜
547. ゲート酸化膜
548. ゲート酸化膜
549. ゲート酸化膜
550. ゲート酸化膜
551. ゲート酸化膜
552. 多結晶シリコン
553. 窒化膜
554. レジスト
555. レジスト
556. レジスト
557. レジスト
558. 酸化膜
559. レジスト
560. コンタクト孔
561. コンタクト孔
562. コンタクト孔
563. レジスト
564. レジスト
565. レジスト
566. レジスト
567. レジスト
568. 金属
569. 酸化膜
570. レジスト
571. 金属
572. レジスト
573. レジスト
574. レジスト
575. レジスト
576. レジスト
577. 酸化膜
【特許請求の範囲】
【請求項１】
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ＣＭＯＳインバータ結合回路は、基板上に二行三列に配列されたＭＯＳトランジスタにより構成される２段のＣＭＯＳインバータとして第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを含んでおり、
一列目及び三列目のＭＯＳトランジスタの各々は、ｐチャネルＭＯＳトランジスタであり、
二列目のＭＯＳトランジスタの各々は、ｎチャネルＭＯＳトランジスタであり、
前記ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、
前記第１のＣＭＯＳインバータは、
一列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の一方のｎチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタのゲートと、一列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第1のＣＭＯＳインバータの入力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、一列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第1のＣＭＯＳインバータの出力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第1の電源供給配線と、
一列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第２の電源供給配線とを有しており、
前記第２のＣＭＯＳインバータは、
三列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタとは異なる二列目の他方のｎチャネルＭＯＳトランジスタと、
二列目の前記他方のｎチャネルＭＯＳトランジスタのゲートと、三列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、三列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第２のＣＭＯＳインバータ用の第1の電源供給配線と、
三列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第２の電源供給配線とを有しており、
前記第１のＣＭＯＳインバータ用の第1の電源供給配線と第２のＣＭＯＳインバータ用の第1の電源供給配線は、二列目のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続されており、
第１のＣＭＯＳインバータの出力端子は、第２のＣＭＯＳインバータの入力端子に接続される半導体装置。
【請求項２】
前記ＣＭＯＳインバータ結合回路は、基板上に、列方向にＮ個（Ｎは２以上）の前記２段のＣＭＯＳインバータを配列した２×Ｎ段のＣＭＯＳインバータを備え、
各々のＣＭＯＳインバータの出力端子は、該出力端子に隣接するＣＭＯＳインバータの入力端子に接続され、
隣接する４個のｐチャネルＭＯＳトランジスタのソース拡散層上に配線される第２の電源供給配線の各々は、ソース拡散層上で相互に接続されている請求項１に記載の半導体装置。
【請求項３】
前記ＣＭＯＳインバータ結合回路は、基板上に、列方向に少なくも２段以上の前記ＣＭＯＳインバータを行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第１の電源供給配線と、行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第１の電源供給配線とを各々のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続する請求項１に記載の半導体装置。
【請求項４】
前記ＣＭＯＳインバータ結合回路は、前記２段のＣＭＯＳインバータを、基板上に、列方向にＮ個（Ｎは２以上）配列すると共に行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に連続的に配列されるＣＭＯＳインバータの第１の電源供給配線の各々を、行方向にわたって相互にｎチャネルＭＯＳトランジスタのソース拡散層上で接続し、
行方向に連続的に配列されるＣＭＯＳインバータの第２の電源供給配線の各々を、行方向にわたって相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続し、
列方向に隣接するＣＭＯＳインバータの第２の電源供給配線は、さらに、列方向に相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続され、
各々のＣＭＯＳインバータの出力端子は列方向に隣接するＣＭＯＳインバータの入力端子に接続される請求項１に記載の半導体装置。
【請求項５】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項１から４の半導体装置において使用されるｎチャネルＭＯＳトランジスタ。
【請求項６】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項１から４の半導体装置において使用されるpチャネルＭＯＳトランジスタ。
【請求項１】
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ＣＭＯＳインバータ結合回路は、基板上に二行三列に配列されたＭＯＳトランジスタにより構成される２段のＣＭＯＳインバータとして第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを含んでおり、
一列目及び三列目のＭＯＳトランジスタの各々は、ｐチャネルＭＯＳトランジスタであり、
二列目のＭＯＳトランジスタの各々は、ｎチャネルＭＯＳトランジスタであり、
前記ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、
前記第１のＣＭＯＳインバータは、
一列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の一方のｎチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタのゲートと、一列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第1のＣＭＯＳインバータの入力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、一列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第1のＣＭＯＳインバータの出力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第1の電源供給配線と、
一列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第２の電源供給配線とを有しており、
前記第２のＣＭＯＳインバータは、
三列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタとは異なる二列目の他方のｎチャネルＭＯＳトランジスタと、
二列目の前記他方のｎチャネルＭＯＳトランジスタのゲートと、三列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、三列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第２のＣＭＯＳインバータ用の第1の電源供給配線と、
三列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第２の電源供給配線とを有しており、
前記第１のＣＭＯＳインバータ用の第1の電源供給配線と第２のＣＭＯＳインバータ用の第1の電源供給配線は、二列目のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続されており、
第１のＣＭＯＳインバータの出力端子は、第２のＣＭＯＳインバータの入力端子に接続される半導体装置。
【請求項２】
前記ＣＭＯＳインバータ結合回路は、基板上に、列方向にＮ個（Ｎは２以上）の前記２段のＣＭＯＳインバータを配列した２×Ｎ段のＣＭＯＳインバータを備え、
各々のＣＭＯＳインバータの出力端子は、該出力端子に隣接するＣＭＯＳインバータの入力端子に接続され、
隣接する４個のｐチャネルＭＯＳトランジスタのソース拡散層上に配線される第２の電源供給配線の各々は、ソース拡散層上で相互に接続されている請求項１に記載の半導体装置。
【請求項３】
前記ＣＭＯＳインバータ結合回路は、基板上に、列方向に少なくも２段以上の前記ＣＭＯＳインバータを行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第１の電源供給配線と、行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第１の電源供給配線とを各々のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続する請求項１に記載の半導体装置。
【請求項４】
前記ＣＭＯＳインバータ結合回路は、前記２段のＣＭＯＳインバータを、基板上に、列方向にＮ個（Ｎは２以上）配列すると共に行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に連続的に配列されるＣＭＯＳインバータの第１の電源供給配線の各々を、行方向にわたって相互にｎチャネルＭＯＳトランジスタのソース拡散層上で接続し、
行方向に連続的に配列されるＣＭＯＳインバータの第２の電源供給配線の各々を、行方向にわたって相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続し、
列方向に隣接するＣＭＯＳインバータの第２の電源供給配線は、さらに、列方向に相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続され、
各々のＣＭＯＳインバータの出力端子は列方向に隣接するＣＭＯＳインバータの入力端子に接続される請求項１に記載の半導体装置。
【請求項５】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項１から４の半導体装置において使用されるｎチャネルＭＯＳトランジスタ。
【請求項６】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項１から４の半導体装置において使用されるpチャネルＭＯＳトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
【図１２１】
【図１２２】
【図１２３】
【図１２４】
【図１２５】
【図１２６】
【図１２７】
【図１２８】
【図１２９】
【図１３０】
【図１３１】
【図１３２】
【図１３３】
【図１３４】
【図１３５】
【図１３６】
【図１３７】
【図１３８】
【図１３９】
【図１４０】
【図１４１】
【図１４２】
【図１４３】
【図１４４】
【図１４５】
【図１４６】
【図１４７】
【図１４８】
【図１４９】
【図１５０】
【図１５１】
【図１５２】
【図１５３】
【図１５４】
【図１５５】
【図１５６】
【図１５７】
【図１５８】
【図１５９】
【図１６０】
【図１６１】
【図１６２】
【図１６３】
【図１６４】
【図１６５】
【図１６６】
【図１６７】
【図１６８】
【図１６９】
【図１７０】
【図１７１】
【図１７２】
【図１７３】
【図１７４】
【図１７５】
【図１７６】
【図１７７】
【図１７８】
【図１７９】
【図１８０】
【図１８１】
【図１８２】
【図１８３】
【図１８４】
【図１８５】
【図１８６】
【図１８７】
【図１８８】
【図１８９】
【図１９０】
【図１９１】
【図１９２】
【図１９３】
【図１９４】
【図１９５】
【図１９６】
【図１９７】
【図１９８】
【図１９９】
【図２００】
【図２０１】
【図２０２】
【図２０３】
【図２０４】
【図２０５】
【図２０６】
【図２０７】
【図２０８】
【図２０９】
【図２１０】
【図２１１】
【図２１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
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【図２０６】
【図２０７】
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【図２０９】
【図２１０】
【図２１１】
【図２１２】
【公開番号】特開２００９−３８２２６（Ｐ２００９−３８２２６Ａ）
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願番号】特願２００７−２０１６８７（Ｐ２００７−２０１６８７）
【出願日】平成１９年８月２日（２００７．８．２）
【出願人】（５０６２４０５８４）日本ユニサンティスエレクトロニクス株式会社 (30)
【Ｆターム（参考）】
【公開日】平成２１年２月１９日（２００９．２．１９）
【国際特許分類】
【出願日】平成１９年８月２日（２００７．８．２）
【出願人】（５０６２４０５８４）日本ユニサンティスエレクトロニクス株式会社 (30)
【Ｆターム（参考）】
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