半導体記憶装置
【課題】電力の供給がない状況でも記憶内容の保持が可能かつ、書き込み回数にも制限がない新たな構造の半導体記憶装置を提供する。
【解決手段】第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方と接続し、第１のトランジスタのゲートが第３のトランジスタのソースまたはドレインの一方、およびキャパシタを構成する一対の容量電極の一方と接続し、第１のトランジスタのソースまたはドレインの他方および第３のトランジスタのソースまたはドレインの他方がビット線と接続し、第３のトランジスタのゲートがワード線と接続し、第２のトランジスタのゲートおよびソースまたはドレインの他方がソース線と接続し、キャパシタを構成する一対の容量電極の他方が共通配線と接続し、共通配線はＧＮＤに接続し、共通配線は上面から見て網状に設けられ、第３のトランジスタはその網の目に設けられる半導体記憶装置。
【解決手段】第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方と接続し、第１のトランジスタのゲートが第３のトランジスタのソースまたはドレインの一方、およびキャパシタを構成する一対の容量電極の一方と接続し、第１のトランジスタのソースまたはドレインの他方および第３のトランジスタのソースまたはドレインの他方がビット線と接続し、第３のトランジスタのゲートがワード線と接続し、第２のトランジスタのゲートおよびソースまたはドレインの他方がソース線と接続し、キャパシタを構成する一対の容量電極の他方が共通配線と接続し、共通配線はＧＮＤに接続し、共通配線は上面から見て網状に設けられ、第３のトランジスタはその網の目に設けられる半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性の半導体記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、半導体記憶装置を構成するトランジスタを選択し、該トランジスタと接続するキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
ＤＲＡＭでは、情報を読み出すと同時にキャパシタの電荷が失われるため、情報の読み出しの度に再度の書き込みが必要となる。また、ＤＲＡＭを構成するトランジスタがオフ状態のとき、ソースおよびドレイン間のリーク電流（オフ電流）などによって電荷が失われるため、データの保持期間が短い。このため、所定の周期で書き込み動作（リフレッシュ動作）が必要となり、消費電力が増大してしまう。また、電力の供給がなくなるとデータが失われるため、長期間のデータの保持には、例えば磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性の半導体記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと同様である。
【０００６】
不揮発性の半導体記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く、揮発性の半導体記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（特許文献１参照。）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって半導体記憶装置を構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって半導体記憶装置が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各半導体記憶装置の書き込み回数を均一化する手法が採られるが、これを実現するためには複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途の半導体記憶装置には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または電荷を除去するために高い電圧が必要となる。また、そのための回路も必要である。さらに、電荷の保持または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
電力の供給がない状況でもデータの保持が可能かつ、書き込み回数にも制限がない、新たな構造の半導体記憶装置を提供することを目的の一つとする。
【００１１】
さらに、上述の新たな構造の半導体記憶装置の集積度を高め、単位面積あたりの記憶容量を増加させることを目的の一つとする。
【００１２】
また、半導体記憶装置の有する個々のメモリセルの静電破壊を防止し、半導体記憶装置の歩留まりを向上させることを目的の一つとする。
【課題を解決するための手段】
【００１３】
本発明の一態様である半導体記憶装置は、ビット線と、ワード線と、ソース線と、共通配線と、第１のトランジスタと、第２のトランジスタと、酸化物半導体を用いた第３のトランジスタと、キャパシタと、を有し、第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方と接続し、第１のトランジスタのゲートが第３のトランジスタのソースまたはドレインの一方、およびキャパシタを構成する一対の容量電極の一方と接続し、第１のトランジスタのソースまたはドレインの他方および第３のトランジスタのソースまたはドレインの他方がビット線と接続し、第３のトランジスタのゲートがワード線と接続し、第２のトランジスタのゲートおよびソースまたはドレインの他方がソース線と接続し、キャパシタを構成する一対の容量電極の他方が共通配線と接続し、共通配線は接地する（ＧＮＤ）。また、共通配線は上面から見て網状に設けられ、第３のトランジスタはその網の目部分に設けられる。
【００１４】
「網状」とは、導電膜などが縦、横に交差する形状をいう。また、「網の目」とは、縦、横に交差する形状の隙間をいう。
【００１５】
このようにして設けられた半導体記憶装置は、第３のトランジスタによってキャパシタに電荷が充電され、該電荷によって第１のトランジスタのオンオフを制御し、第１のトランジスタがオンならデータ１、第１のトランジスタがオフならデータ０としている。後述するが、第３のトランジスタはオフ電流が極めて小さいため、キャパシタに充電された電荷を長期間に渡って保持することができる。
【００１６】
第３のトランジスタは、一対の電極と、少なくとも一対の電極の上面と接する酸化物半導体膜と、酸化物半導体膜上に設けられた第１の絶縁膜と、第１の絶縁膜を介して酸化物半導体膜と重畳するゲート電極と、一対の電極、酸化物半導体膜、第１の絶縁膜およびゲート電極を覆って設けられた第２の絶縁膜と、を有する。
【００１７】
キャパシタは、第３のトランジスタの一対の電極の一方および共通配線を一対の容量電極とし、少なくとも第２の絶縁膜を誘電体膜とする。したがって、キャパシタは、第３のトランジスタの一対の電極の一方の側面に沿って設けられる。そのため、一対の電極の厚さを調整することでキャパシタの表面積を大きくすることができ、上面から見た単位面積あたりの容量を大きくすることができる。なお、共通配線は網状の導電膜とも呼ぶ。
【００１８】
なお、「一対の容量電極」とは、キャパシタの容量を形成する一対の電極をいう。また、「誘電体膜」とは、キャパシタの一対の容量電極間にある膜をいい、一対の容量電極間に電圧を印加することで分極が生じる。
【００１９】
なお、共通配線が網状に第３のトランジスタを覆って設けられたため、容量電極の他方としての機能だけではなく、ガードリングとしての機能を有することになる。ガードリングとしての機能を有するため、個々のメモリセルの静電破壊を防止することができ、歩留まりが高く、信頼性の高い半導体記憶装置を得ることができる。
【００２０】
一対の電極は第３のトランジスタのソース電極およびドレイン電極として機能する。また、第１の絶縁膜は第３のトランジスタのゲート絶縁膜として機能する。
【００２１】
なお、一対の電極間の空間を埋める第３の絶縁膜を設けても構わない。なお、一対の電極間の空間を埋める第３の絶縁膜を、一対の電極に挟まれる領域に第３の絶縁膜を設けると言い換えてもよい。第３の絶縁膜を設けることにより、酸化物半導体膜および第１の絶縁膜が、一対の電極の形成する段差を乗り越えて形成されなくてもよいために酸化物半導体膜および第１の絶縁膜の被覆性が向上し、ゲート電極と一対の電極との間に生じるリーク電流を低減することができる。ただし、第３の絶縁膜を設けないからといって、必ずしもゲート電極と一対の電極との間でリーク電流が生じるわけではない。酸化物半導体膜および第１の絶縁膜の被覆性は、成膜方法および一対の電極の形状に起因する。例えば、一対の電極がテーパー角を有することにより、一対の電極が形成する段差における酸化物半導体膜および第１の絶縁膜の被覆性が向上することもある。
【００２２】
なお、第１の絶縁膜および第３の絶縁膜の少なくとも一方が加熱処理により酸素を放出する絶縁膜であると好ましい。
【００２３】
第１の絶縁膜または第３の絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と第１の絶縁膜または第３の絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と第１の絶縁膜または第３の絶縁膜との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００２４】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。第１の絶縁膜または第３の絶縁膜から酸化物半導体膜に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００２５】
第１の絶縁膜および第３の絶縁膜の少なくともいずれかに加熱処理により酸素を放出する絶縁膜を用いる場合、第２の絶縁膜として放出された酸素が透過しない（第１の絶縁膜、第３の絶縁膜よりも酸素の拡散係数が小さい）絶縁膜を用いると好ましい。第２の絶縁膜が上記のような性質を有することにより、第１の絶縁膜、第３の絶縁膜から放出された酸素の半導体記憶装置から外方拡散していく量を低減することができる。ただし、本発明の一態様は、加熱処理により酸素を放出する絶縁膜の側面が網状の導電膜に囲まれているため、網状の導電膜が酸素を透過しない場合、第２の絶縁膜を設けない構成としても構わない。
【００２６】
酸化物半導体膜として、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップを前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す酸化物半導体ではない材料に置き換えて適用しても構わない。
【００２７】
また、酸化物半導体膜は、間接的または直接的にキャリアを生成する不純物（水素、アルカリ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など）が極少なくなるよう高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸化物半導体膜中の不純物および酸素欠損を低減することによって、酸化物半導体膜中におけるキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
【００２８】
このように、第３のトランジスタのオフ電流を小さくすることで、キャパシタに蓄積される電荷の長期間に渡って保持することができ、不揮発性の半導体記憶装置が得られる。
【発明の効果】
【００２９】
キャパシタの電位を制御するトランジスタのオフ電流を小さくすることで、キャパシタに蓄積される電荷を長期間に渡って保持することができ、不揮発性の半導体記憶装置を提供する。
【００３０】
また、キャパシタを第３のトランジスタの一対の電極の一方の側面に沿って設けることで、キャパシタの占有面積を増大させずキャパシタの容量を増大することができ、集積度の高い半導体記憶装置が提供できる。
【００３１】
また、網状の導電膜によって、個々のメモリセルの静電破壊を防止でき、歩留まりが高く、信頼性の高い半導体記憶装置を提供できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様に係る半導体記憶装置の例を示す上面図および断面図。
【図２】本発明の一態様に係る半導体記憶装置の例を示す回路図。
【図３】図１に示す半導体記憶装置の作製方法の例を示す断面図。
【図４】図１に示す半導体記憶装置の作製方法の例を示す断面図。
【図５】本発明の一態様に係る半導体記憶装置の図１とは異なる例を示す断面図。
【図６】本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図７】本発明の一態様に係る電子機器の例を示す斜視図。
【発明を実施するための形態】
【００３３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３４】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３５】
また、電圧は、ある電位と基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧を電位に置き換えることができる。また、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤＤ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤは、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、「接地する」と「ＧＮＤに接続する」は同義である。
【００３６】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００３７】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３８】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「メモリセルＭＣ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「メモリセルＭＣ」、「ビット線ＢＬ」、または、単に「メモリセル」、「ビット線」というように表記することもある。
【００３９】
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置について説明する。
【００４０】
図１（Ａ）乃至図１（Ｃ）は半導体記憶装置であるメモリセルアレイの一部を切り取った各階層における上面図である。図１（Ａ）乃至図１（Ｃ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図１（Ｄ）に示す。なお、上面側の層が図１（Ａ）であり、基板１００側の層が図１（Ｃ）である。また、図１（Ｂ）は、図１（Ａ）と図１（Ｃ）との間の層である。上面図では簡単のため一部の膜（例えば第１の絶縁膜１０２、第２の絶縁膜１０８、第３の絶縁膜１１２、第４の絶縁膜１３８および第５の絶縁膜１１４など）を省略して示す。
【００４１】
図１（Ｄ）に示す断面Ａ−Ｂについて説明する。
【００４２】
図１（Ｄ）に示すメモリセルアレイはメモリセル１７０およびメモリセル１７０と同様のメモリセルを有する。メモリセル１７０は、基板１００と、基板１００上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた、低抵抗領域１０４ａ、低抵抗領域１０４ｂ、低抵抗領域１０５、チャネル形成領域１０６ａおよびチャネル形成領域１０６ｂを含む半導体膜と、該半導体膜上に設けられた、低抵抗領域１０４ａおよび低抵抗領域１０４ｂを露出する開口部の設けられた第２の絶縁膜１０８と、第２の絶縁膜１０８上に設けられた、ゲート電極１１０ａ、ゲート電極１１０ｂおよび第３の絶縁膜１１２と、ゲート電極１１０ａおよびゲート電極１１０ｂと同一層かつ同一材料で形成され、低抵抗領域１０４ａと接するビット線１２２と、ゲート電極１１０ａ上に設けられたドレイン電極１３５と、ビット線１２２上に設けられたソース電極１３４と、少なくともソース電極１３４およびドレイン電極１３５の上面と接する酸化物半導体膜１３６と、ゲート電極１１０ｂ、ソース電極１３４、ドレイン電極１３５および酸化物半導体膜１３６を覆って設けられた第４の絶縁膜１３８と、第４の絶縁膜１３８を介して酸化物半導体膜１３６と重畳するゲート電極１１０ｃと、ゲート電極１１０ｃを露出する開口部を有し、第４の絶縁膜１３８を覆って設けられた第５の絶縁膜１１４と、第５の絶縁膜１１４上に設けられ、ゲート電極１１０ｃと重畳しない網状の導電膜１２６と、ゲート電極１１０ｃを露出する開口部を有し、第５の絶縁膜１１４および網状の導電膜１２６を覆って設けられた第６の絶縁膜１１６と、ゲート電極１１０ｃと接し、第６の絶縁膜１１６上に設けられたワード線１２４と、を有する。
【００４３】
図１（Ｄ）に示すメモリセル１７０は、ソース線１２０、ビット線１２２、ワード線１２４、第１のトランジスタ１５０ａ、第２のトランジスタ１５０ｂ、第３のトランジスタ１５０ｃおよびキャパシタ１６０を有する。
【００４４】
低抵抗領域１０５は、第１のトランジスタ１５０ａのドレイン領域および第２のトランジスタ１５０ｂのドレイン領域となる。
【００４５】
チャネル形成領域１０６ａおよびチャネル形成領域１０６ｂは、それぞれ第１のトランジスタ１５０ａおよび第２のトランジスタ１５０ｂのチャネルとなる。
【００４６】
低抵抗領域１０４ａおよび低抵抗領域１０４ｂは、それぞれ第１のトランジスタ１５０ａのソース領域および第２のトランジスタ１５０ｂのソース領域となる。
【００４７】
ビット線１２２は、第１のトランジスタ１５０ａのソース領域および第３のトランジスタ１５０ｃのソース電極１３４と接続する。
【００４８】
第２の絶縁膜１０８は、第１のトランジスタ１５０ａのゲート絶縁膜および第２のトランジスタ１５０ｂのゲート絶縁膜となる。
【００４９】
ソース線１２０は、第２のトランジスタ１５０ｂにおけるゲート電極１１０ｂおよびソース領域（低抵抗領域１０４ｂ）と接続している。なお、図におけるソース線１２０およびゲート電極１１０ｂの間の破線は、便宜上示しているだけであり、ソース線１２０およびゲート電極１１０ｂを形成する層は同じもので構わない。
【００５０】
第４の絶縁膜１３８は、第３のトランジスタ１５０ｃのゲート絶縁膜となる。
【００５１】
第４の絶縁膜１３８および第５の絶縁膜１１４は、キャパシタ１６０の誘電体膜となる。
【００５２】
網状の導電膜１２６および第３のトランジスタ１５０ｃのドレイン電極１３５は、キャパシタ１６０を構成する一対の容量電極となる。網状の導電膜１２６は、図１（Ｂ）に示すように網状に設けられる。そのため、第３のトランジスタ１５０ｃのドレイン電極１３５の３側面と対向しており、単に１側面と対向するだけのキャパシタと比較して容量を大きくすることができる。また、ドレイン電極１３５の側面の面積は、ドレイン電極１３５を厚くすることで大きくすることができる。ドレイン電極１３５を厚く設けても、キャパシタ１６０の面積は変わらないため、キャパシタの占有面積は増大させず、キャパシタの容量を増大することができ、メモリセル１７０を複数組み合わせたメモリセルアレイの集積度の高めることができる。
【００５３】
第１のトランジスタ１５０ａのゲート電極１１０ａは、第３のトランジスタ１５０ｃのドレイン電極１３５と接続する。
【００５４】
網状の導電膜１２６は共通配線としての機能を有し、ＧＮＤに接続される。また、その形状から個々のメモリセルが静電破壊することを防止するガードリングとしての機能を有する。
【００５５】
図１（Ｄ）では、簡略化のため各層はテーパー角を有さない形状にて示しているが、これに限定されるものではない。各層はテーパー角を有していても構わない。
【００５６】
なお、本明細書において、「ＡはＢを覆って設けられた」とは、ＡがＢの側面および上面を覆う形状を有することをいう。また、ＡとＢとの間に、ＡおよびＢとは異なるＣがある場合についても、「ＡはＢを覆って設けられた」と表記する。なお、Ｃは単層とは限らず、積層であっても構わない。
【００５７】
また、本明細書において、「Ａ上に設けられたＢ」とは、少なくとも、Ａの上面と一部が接してＢが設けられることをいう。同様に、「Ａと重畳するＢ」とは、上面図においてＡに対してＢの一部または全部が重なって設けられることをいう。
【００５８】
次に、メモリセルアレイの回路構成について図２を用いて説明する。
【００５９】
メモリセルアレイは、メモリセルＭＣ（メモリセル１７０に対応）がマトリクス状に配置され、ワード線ＷＬ（ワード線１２４に対応）、ビット線ＢＬ（ビット線１２２に対応）およびソース線ＳＬ（ソース線１２０に対応）に電位を印加することで動作する。
【００６０】
メモリセルＭＣは、ビット線ＢＬと第１のトランジスタ１５０ａのソースと第３のトランジスタ１５０ｃのソースとが接続しており、ワード線ＷＬと第３のトランジスタ１５０ｃのゲートとが接続しており、ソース線ＳＬと第２のトランジスタ１５０ｂのゲートおよびソースとが接続しており、第１のトランジスタ１５０ａのドレインと第２のトランジスタ１５０ｂのドレインとが接続しており、第１のトランジスタ１５０ａのゲートと第３のトランジスタ１５０ｃのドレインとキャパシタ１６０の一対の容量電極の一方とが接続しており、キャパシタ１６０を構成する一対の容量電極の他方とＧＮＤとが接続している。
【００６１】
メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿２＿１は、ビット線ＢＬ＿１を共有しており、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２は、ワード線ＷＬ＿１およびソース線ＳＬ＿１を共有している。即ち、各列でビット線ＢＬを、各行でワード線ＷＬおよびソース線ＳＬを共有している。また、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２の第２のトランジスタ１５０ｂのソース同士は接続している。
【００６２】
ここで、図１（Ｄ）に示すメモリセル１７０およびメモリセル１７０と同様のメモリセルは、例えば、図２におけるメモリセルＭＣ＿１＿１およびメモリセルＭＣ＿２＿１に対応する。
【００６３】
次に、メモリセルアレイへのデータの書き込み方法を示す。
【００６４】
データの書き込みは行ごとに行う。ここでは、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２からデータを書き込む。
【００６５】
まず、ワード線ＷＬ＿１を電位ＶＨ（ＶＤＤよりも第３のトランジスタ１５０ｃのしきい値電圧（Ｖｔｈ）以上高い電位）とし、ワード線ＷＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２を電位ＧＮＤとする。次に、データ１を書き込むメモリセルＭＣがある列に対応するビット線ＢＬを電位ＶＤＤとし、データ０を書き込むメモリセルＭＣがある列に対応するビット線ＢＬを電位ＧＮＤとする。このようにすることで、データ１を書き込むメモリセルＭＣのキャパシタ１６０の電位はＶＤＤとなり、データ０を書き込むメモリセルＭＣのキャパシタ１６０の電位はＧＮＤとなる。
【００６６】
次に、行を移動して、同様の方法でメモリセルＭＣ＿２＿１およびメモリセルＭＣ＿２＿２にデータを書き込む。
【００６７】
以上のような方法で、メモリセルアレイにデータを書き込むことができる。
【００６８】
次に、メモリセルアレイに書き込んだデータの保持方法を示す。
【００６９】
書き込んだデータの保持は、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ビット線ＢＬ＿１、ビット線ＢＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２を浮遊電位（フロートともいう。）とする。または、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ビット線ＢＬ＿１、ビット線ＢＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２をＧＮＤ（またはＧＮＤ以下）とする。
【００７０】
以上のような方法で、メモリセルアレイに書き込んだデータを保持することができる。
【００７１】
次に、メモリセルアレイに保持されたデータを読み出す方法を示す。
【００７２】
保持されたデータの読み出しは行ごとに行う。ここでは、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２からデータを読み出す。
【００７３】
まず、ソース線ＳＬ＿１を電位ＶＤＤとし、ソース線ＳＬ＿２、ワード線ＷＬ＿１およびワード線ＷＬ＿２を電位ＧＮＤとする。こうすることで、第２のトランジスタ１５０ｂがオンする。なお、図示しないが、ビット線ＢＬ＿１およびビット線ＢＬ＿２は、プルダウン回路と接続する。プルダウン回路と接続することによって、ビット線ＢＬに何も接続していないとき、ビット線ＢＬを電位ＧＮＤに固定することができる。即ち、メモリセルＭＣがデータ１を保持しているとき、第１のトランジスタ１５０ａがオンし、ビット線ＢＬが電位ＶＤＤとなる。または、メモリセルＭＣがデータ０を保持しているとき、第１のトランジスタ１５０ａがオフしているため、ビット線ＢＬは電位ＧＮＤとなる。こうしてビット線ＢＬの電位によってデータを読み出すことができる。
【００７４】
次に、行を移動して、同様の方法でメモリセルＭＣ＿２＿１およびメモリセルＭＣ＿２＿２にデータを読み出す。
【００７５】
以上のような方法で、メモリセルアレイに保持されたデータを読み出すことができる。
【００７６】
酸化物半導体膜１３６は、厚さが１ｎｍ以上４０ｎｍ以下とする。好ましくは、５ｎｍ以上１５ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半導体膜１３６の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性を有することができる。
【００７７】
酸化物半導体膜１３６として、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７８】
酸化物半導体膜１３６としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００７９】
酸化物半導体膜１３６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００８０】
酸化物半導体膜１３６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００８１】
酸化物半導体膜１３６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１３６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００８２】
酸化物半導体膜１３６中の水素濃度は、５×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下、さらに好ましくは５×１０１７ｃｍ−３以下とする。
【００８３】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００８４】
以上に示した酸化物半導体膜１３６を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優れ、消費電力の小さい半導体記憶装置を作製することができる。
【００８５】
酸化物半導体膜１３６として、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００８６】
好ましくは、酸化物半導体膜１３６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００８７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００８８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００８９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の上面側から結晶成長させる場合、被形成面の近傍に対し上面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または上面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９２】
ＣＡＡＣ−ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるように下地となる膜を設ける。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式（１）にて定義される。
【００９３】
【数１】
【００９４】
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００９５】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
【００９６】
また、基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００９７】
第１の絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
【００９８】
低抵抗領域１０４ａ、低抵抗領域１０４ｂ、低抵抗領域１０５、チャネル形成領域１０６ａおよびチャネル形成領域１０６ｂを含む半導体膜は、シリコン、ゲルマニウム、ガリウムヒ素、炭化シリコンまたは窒化ガリウムを用いて、非晶質膜、微結晶膜、多結晶膜または単結晶膜で設ければよい。または、酸化物半導体膜１３６と同様の方法および同様の材料で形成することができる。なお、低抵抗領域１０４ａ、低抵抗領域１０４ｂおよび低抵抗領域１０５は、前述の材料からなる半導体膜の一部に対し、抵抗値を低減する作用を有する不純物を選択的に添加することで設ければよい。
【００９９】
第２の絶縁膜１０８は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
【０１００】
ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２は同一層かつ同一材料であり、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で設ければよい。
【０１０１】
第３の絶縁膜１１２は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。なお、第３の絶縁膜１１２と、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２との上面の高さが概略一致していると、後に形成する第３のトランジスタ１５０ｃおよびキャパシタ１６０が作製しやすくなるため好ましい。
【０１０２】
ソース電極１３４およびドレイン電極１３５は、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。
【０１０３】
ドレイン電極１３５は、その３側面に沿ってキャパシタ１６０が設けられる。そのため、ドレイン電極１３５の厚さが厚いほど、キャパシタ１６０の容量は大きくなる。ただし、ドレイン電極１３５の厚さを厚くしすぎると、後に形成する層の被覆性を低下させてしまうことがある。そのため、ドレイン電極１３５の幅を１とするとき、ドレイン電極１３５の厚さは０．５以上１０以下、好ましくは１以上４以下とする。
【０１０４】
第４の絶縁膜１３８は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
【０１０５】
なお、第３の絶縁膜１１２および第４の絶縁膜１３８の少なくとも一方は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１３６および酸化物半導体膜１３６の界面近傍に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０１０６】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、特に３．０×１０２０ｃｍ−３以上であることをいう。
【０１０７】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【０１０８】
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
【０１０９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１１０】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （２）
【０１１１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【０１１２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１１３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１１４】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１１５】
第３の絶縁膜１１２および第４の絶縁膜１３８から酸化物半導体膜１３６に酸素が供給されることで、酸化物半導体膜１３６と第３の絶縁膜１１２との界面準位密度、または酸化物半導体膜１３６と第４の絶縁膜１３８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１３６と第３の絶縁膜１１２との界面、または酸化物半導体膜１３６と第４の絶縁膜１３８の界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【０１１６】
さらに、酸化物半導体膜１３６の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。第３の絶縁膜１１２および第４の絶縁膜１３８から酸化物半導体膜１３６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【０１１７】
ゲート電極１１０ｃは、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。
【０１１８】
第５の絶縁膜１１４は、第３の絶縁膜１１２および第４の絶縁膜１３８と比べて、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が小さい材料を用いればよい。このような構成とすることで、第３の絶縁膜１１２および第４の絶縁膜１３８から酸素が放出された際、第３のトランジスタ１５０ｃの外側に拡散していく酸素の量を低減することができる。
【０１１９】
なお、第５の絶縁膜１１４は、第３の絶縁膜１１２および第４の絶縁膜１３８の材料として列挙した材料の中から適宜選択することができる。ただし、第３の絶縁膜１１２および第４の絶縁膜１３８として選択した材料によりも、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が小さい材料を用いる。例えば、第３の絶縁膜１１２および第４の絶縁膜１３８として、酸化シリコン膜を用いる場合、第５の絶縁膜１１４として酸化アルミニウム膜を用いればよい。酸化アルミニウム膜は、酸素が透過しにくいだけでなく、水もほとんど透過しない性質を有する。そのため、水がトランジスタ１４０の外部から浸入することを抑制でき、半導体記憶装置の信頼性を高めることができる。酸化アルミニウム膜は５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下で設ければよい。
【０１２０】
網状の導電膜１２６は、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。
【０１２１】
第６の絶縁膜１１６は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成してもよい。第６の絶縁膜１１６は、ポリイミド膜、アクリル膜またはエポキシ膜などの樹脂材料としてもよく、単層または積層で設ける。なお、第６の絶縁膜１１６の上面は平坦であることが好ましいが、これに限定されない。第６の絶縁膜１１６の上面に、下地の形状による凹凸が形成されていても構わない。
【０１２２】
ワード線１２４は、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。ワード線１２４は、第６の絶縁膜１１６および第５の絶縁膜１１４に設けられた開口部を介して、ゲート電極１１０ｃと接続される。
【０１２３】
以上に示すメモリセル１７０は、ドレイン電極１３５の３側面に沿ってキャパシタ１６０が形成されるため、大きな容量とすることができる。
【０１２４】
また、網状の導電膜１２６はＧＮＤに接続されており、その形状から個々のメモリセルが静電破壊することを防止するガードリングとしての機能を有する。
【０１２５】
次に、図１に示すメモリセルアレイの作製方法について、図３および図４を用いて説明する。
【０１２６】
まず、基板１００上に第１の絶縁膜１０２、半導体膜１０７をこの順に形成する（図３（Ａ）参照。）。なお、基板１００上には、別途半導体素子が設けられていてもよく、第１の絶縁膜１０２は、この半導体素子を作製する際に設けられても構わない。
【０１２７】
第１の絶縁膜１０２は、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて成膜すればよい。なお、第１の絶縁膜１０２は、基板１００の材料によっては熱酸化法を用いて形成しても構わない。
【０１２８】
半導体膜１０７は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜すればよい。なお、半導体膜１０７として、基板１００にＳＯＩ基板のような半導体基板に設けられた半導体膜を適用しても構わない。
【０１２９】
次に、半導体膜１０７上に、フォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて、半導体膜１０７の抵抗値を低減する作用を有する不純物を選択的に添加し、低抵抗領域１０４ａ、低抵抗領域１０４ｂおよび低抵抗領域１０５を形成する。なお、同時にチャネル形成領域１０６ａおよびチャネル形成領域１０６ｂが形成される（図３（Ｂ）参照。）。このような作用を有する不純物材料として、半導体膜１０７がシリコン膜である場合、リン、ホウ素またはヒ素などがある。なお、半導体膜１０７への不純物の添加は、半導体膜１０７の形成後に限らず、後述する、第２の絶縁膜１０８の形成後に第２の絶縁膜１０８をマスクに添加し、さらにゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２の形成後にゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２をマスクに添加しても構わない。第２の絶縁膜１０８をマスクに半導体膜１０７への不純物を添加し、またゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２をマスクに、半導体膜１０７へ不純物を添加することで、不純物添加のためのフォトリソグラフィ工程を削減できる。
【０１３０】
次に、第２の絶縁膜１０８を成膜し、該絶縁膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて第２の絶縁膜１０８に低抵抗領域１０４ａおよび低抵抗領域１０４ｂを露出する開口部を形成する（図３（Ｃ）参照。）。
【０１３１】
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて導電膜を成膜する。次に、導電膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて導電膜を加工して、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２を形成する。
【０１３２】
次に、絶縁膜を成膜する。該絶縁膜を、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理またはエッチング処理することにより、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２を露出させ、第３の絶縁膜１１２を形成する（図３（Ｄ）参照。）。このとき、これらの層が形成する上面が平坦化されると好ましい。
【０１３３】
次に、導電膜を成膜し、該導電膜を加工してソース電極１３４およびドレイン電極１３５を形成する（図３（Ｅ）参照。）。
【０１３４】
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を成膜する。このとき、２５０℃以上４５０℃以下の温度で加熱処理を行いながら酸化物半導体膜を成膜すると、ＣＡＡＣ−ＯＳ膜が形成されやすい。または、酸化物半導体膜の成膜後に４５０℃以上基板の歪み点未満の温度、好ましくは６００℃以上７００℃以下の温度で加熱処理を行ってもよい。次に、酸化物半導体膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて酸化物半導体膜を加工して、酸化物半導体膜１３６を形成する（図３（Ｆ）参照。）。
【０１３５】
酸化物半導体膜をスパッタリング法によって成膜する場合、成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【０１３６】
酸化物半導体膜を成膜する成膜室に存在する吸着物は、吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。また、ベーキングと同時にダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板１００と同様の材料を用いてもよい。
【０１３７】
また、露点が−９５℃以下、好ましくは露点が−１１０℃以下の成膜ガスを用いると、酸化物半導体膜中の水素濃度を低減できる。
【０１３８】
このようにして酸化物半導体膜を成膜することで、酸化物半導体膜への水素の混入を抑制できる。さらには、同様の成膜室を用いて、酸化物半導体膜と接する膜を成膜することで、酸化物半導体膜に接する膜から酸化物半導体膜へ水素が混入することを抑制できる。この結果、電気特性のばらつきの少ない、信頼性の高いトランジスタを作製することができる。
【０１３９】
次に、第４の絶縁膜１３８を成膜する（図４（Ａ）参照。）。
【０１４０】
次に、導電膜を成膜し、該導電膜を加工してゲート電極１１０ｃを形成する（図４（Ｂ）参照。）。
【０１４１】
次に、第５の絶縁膜１１４を成膜する（図４（Ｃ）参照。）。
【０１４２】
次に、導電膜を成膜し、該導電膜を加工して網状の導電膜１２６を形成する（図４（Ｄ）参照。）。
【０１４３】
次に、第６の絶縁膜１１６を成膜し、第６の絶縁膜１１６および第５の絶縁膜１１４にゲート電極１１０ｃを露出する開口部を形成する。次に、第６の絶縁膜１１６上に、第６の絶縁膜１１６に設けられた開口部を介してゲート電極１１０ｃと接続するワード線１２４を形成する。以上の工程によって図１に示すメモリセルアレイを作製することができる。
【０１４４】
なお、酸化物半導体膜が成膜された後、第４の絶縁膜１３８が成膜された後、および第５の絶縁膜１１４が成膜された後の少なくともいずれかのタイミングで加熱処理を行うと好ましい。加熱処理を行うことによって、第３の絶縁膜１１２または第４の絶縁膜１３８より酸素が放出され、酸化物半導体膜（または酸化物半導体膜１３６）中、または酸化物半導体膜（または酸化物半導体膜１３６）が形成する界面近傍の酸素欠損を低減することができる。加熱処理は、２５０℃以上４５０℃以下の温度で行えばよい。なお、同様の加熱処理をメモリセルアレイの作製後に行っても構わない。
【０１４５】
なお、ソース電極１３４およびドレイン電極１３５に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、ソース電極１３４およびドレイン電極１３５の上端部を曲面形状にでき、その後形成する酸化物半導体膜１３６、第３の絶縁膜１１２、ゲート電極１１０ｃおよび網状の導電膜１２６の被覆性を高めることができる。
【０１４６】
以上のように作製されたメモリセルアレイを構成するメモリセル１７０は、オフ電流の小さい第３のトランジスタ１５０ｃおよび小面積かつ大容量のキャパシタ１６０により、書き込まれたデータを長期間に渡って保持することができる。また、電力の供給を止めてもデータが保持されるため、消費電力を小さくすることができる。
【０１４７】
また、キャパシタ１６０を第３のトランジスタ１５０ｃのドレイン電極１３５の３側面に沿って設けることで、キャパシタの占有面積を増大させず、キャパシタの容量を増大することができ、集積度の高い半導体記憶装置が提供できる。
【０１４８】
また、網状の導電膜１２６が設けられることによって、個々のメモリセルの静電破壊を防止でき、半導体記憶装置の歩留まりおよび信頼性を高めることができる。
【０１４９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５０】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のメモリセルからなるメモリセルアレイについて図５を用いて説明する。
【０１５１】
図５（Ａ）に示すメモリセル２７０は、第４の絶縁膜２３８が酸化物半導体膜１３６上のみに設けられる点でメモリセル１７０とは異なる。即ち、第４の絶縁膜２３８の上面形状と酸化物半導体膜１３６の上面形状とが概略一致する構造となる。
【０１５２】
第４の絶縁膜２３８が酸化物半導体膜１３６上のみに設けられることによってキャパシタ２６０はキャパシタ１６０と異なる形状になる。具体的には、網状の導電膜１２６、第４の絶縁膜１３８および第５の絶縁膜１１４が、それぞれ網状の導電膜２２６、第４の絶縁膜２３８および第５の絶縁膜２１４で示す構造となる。
【０１５３】
第４の絶縁膜２３８が酸化物半導体膜１３６上のみに設けられることによって、キャパシタ２６０の誘電体膜は第５の絶縁膜２１４のみとなる。そのため、キャパシタ２６０は、キャパシタ１６０と比べて容量を大きくすることができる。結果、メモリセル２７０は、メモリセル１７０と比べて、書き込まれたデータをさらに長期間に渡って保持することができる。
【０１５４】
網状の導電膜２２６、第４の絶縁膜２３８および第５の絶縁膜２１４は、それぞれ網状の導電膜１２６、第４の絶縁膜１３８および第５の絶縁膜１１４と同様の方法および同様の材料で形成すればよい。
【０１５５】
なお、第１のトランジスタ１５０ａ、第２のトランジスタ１５０ｂおよび第３のトランジスタ１５０ｃの構造に変更はない。
【０１５６】
図５（Ｂ）に示すメモリセル２７１は、ソース電極１３４およびドレイン電極１３５の間を埋める第７の絶縁膜２１８を有する点でメモリセル１７０とは構造が異なる。
【０１５７】
第７の絶縁膜２１８を有することによって、第３のトランジスタ２５０ｃは第３のトランジスタ１５０ｃと異なる形状になる。具体的には、酸化物半導体膜１３６、第４の絶縁膜１３８およびゲート電極１１０ｃが、それぞれ酸化物半導体膜２３６、第４の絶縁膜２３９およびゲート電極２１０ｃで示す構造となる。ここで、第７の絶縁膜２１８があるために、酸化物半導体膜２３６、第４の絶縁膜２３８およびゲート電極２１０ｃを、ソース電極１３４およびドレイン電極１３５が形成する段差を乗り越えない構造とすることができる。そのため、段差が起因となるリーク電流、段切れが生じにくい構造とすることができる。結果、半導体記憶装置の歩留まりを高めることができる。
【０１５８】
第７の絶縁膜２１８は、第１の絶縁膜１０２と同様の方法および同様の材料で形成すればよい。また、第７の絶縁膜２１８を加熱処理により酸素を放出する絶縁膜とすれば、より電気特性の劣化の少ない第３のトランジスタ２５０ｃを得ることができる。
【０１５９】
酸化物半導体膜２３６およびゲート電極２１０ｃは、それぞれ酸化物半導体膜１３６およびゲート電極１１０ｃと同様の方法および同様の材料で形成すればよい。
【０１６０】
なお、第１のトランジスタ１５０ａ、第２のトランジスタ１５０ｂおよびキャパシタ１６０の構造に変更はない。
【０１６１】
なお、図５（Ｂ）において、第４の絶縁膜２３９が酸化物半導体膜２３６上のみに設けられても構わない。
【０１６２】
本実施の形態を適用することにより、実施の形態１と比べて書き込まれたデータを長期間に渡って保持でき、また歩留まりの高い半導体記憶装置を得ることができる。
【０１６３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１６４】
（実施の形態３）
実施の形態１または実施の形態２で示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１６５】
図６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図６（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１６６】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１６７】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０１６８】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１６９】
図６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、半導体記憶装置が設けられている。レジスタ１１９６の半導体記憶装置には、実施の形態１または実施の形態２に示す半導体記憶装置を用いることができる。
【０１７０】
図６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する半導体記憶装置において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の半導体記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の半導体記憶装置への電源電圧の供給を停止することができる。
【０１７１】
電源停止に関しては、図６（Ｂ）または図６（Ｃ）に示すように、半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図６（Ｂ）および図６（Ｃ）の回路の説明を行う。
【０１７２】
図６（Ｂ）および図６（Ｃ）では、半導体記憶装置への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１７３】
図６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体記憶装置１１４２を複数有する半導体記憶装置群１１４３とを有している。具体的に、各半導体記憶装置１１４２には、実施の形態１または実施の形態２に示す半導体記憶装置を用いることができる。半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１７４】
図６（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。なお、スイッチング素子１１４１として、第３のトランジスタ１５０ｃまたは第３のトランジスタ２５０ｃを用いてもよい。
【０１７５】
なお、図６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１７６】
また、図６（Ｃ）には、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１７７】
半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１７８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０１７９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３の少なくともいずれかを適用した電子機器の例について説明する。
【０１８０】
図７（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるＣＰＵおよびメモリモジュールに適用することができる。
【０１８１】
図７（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の内部にあるメモリモジュールに適用することができる。
【０１８２】
本発明の一態様を用いることで、電子機器の品質を高めることができる。また消費電力を低減し、信頼性を高めることができる。
【０１８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０１８４】
１００ 基板
１０２ 第１の絶縁膜
１０４ａ 低抵抗領域
１０４ｂ 低抵抗領域
１０５ 低抵抗領域
１０６ａ チャネル形成領域
１０６ｂ チャネル形成領域
１０７ 半導体膜
１０８ 第２の絶縁膜
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１０ｃ ゲート電極
１１２ 第３の絶縁膜
１１４ 第５の絶縁膜
１１６ 第６の絶縁膜
１２０ ソース線
１２２ ビット線
１２４ ワード線
１２６ 網状の導電膜
１３４ ソース電極
１３５ ドレイン電極
１３６ 酸化物半導体膜
１３８ 第４の絶縁膜
１５０ａ 第１のトランジスタ
１５０ｂ 第２のトランジスタ
１５０ｃ 第３のトランジスタ
１６０ キャパシタ
１７０ メモリセル
２１０ｃ ゲート電極
２１４ 第５の絶縁膜
２１８ 第７の絶縁膜
２２６ 網状の導電膜
２３６ 酸化物半導体膜
２３８ 第４の絶縁膜
２３９ 第４の絶縁膜
２５０ｃ 第３のトランジスタ
２６０ キャパシタ
２７０ メモリセル
２７１ メモリセル
１１４１ スイッチング素子
１１４２ 半導体記憶装置
１１４３ 半導体記憶装置群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性の半導体記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、半導体記憶装置を構成するトランジスタを選択し、該トランジスタと接続するキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
ＤＲＡＭでは、情報を読み出すと同時にキャパシタの電荷が失われるため、情報の読み出しの度に再度の書き込みが必要となる。また、ＤＲＡＭを構成するトランジスタがオフ状態のとき、ソースおよびドレイン間のリーク電流（オフ電流）などによって電荷が失われるため、データの保持期間が短い。このため、所定の周期で書き込み動作（リフレッシュ動作）が必要となり、消費電力が増大してしまう。また、電力の供給がなくなるとデータが失われるため、長期間のデータの保持には、例えば磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性の半導体記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと同様である。
【０００６】
不揮発性の半導体記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く、揮発性の半導体記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（特許文献１参照。）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって半導体記憶装置を構成するゲート絶縁膜が劣化するため、所定回数の書き込みによって半導体記憶装置が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各半導体記憶装置の書き込み回数を均一化する手法が採られるが、これを実現するためには複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途の半導体記憶装置には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または電荷を除去するために高い電圧が必要となる。また、そのための回路も必要である。さらに、電荷の保持または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
電力の供給がない状況でもデータの保持が可能かつ、書き込み回数にも制限がない、新たな構造の半導体記憶装置を提供することを目的の一つとする。
【００１１】
さらに、上述の新たな構造の半導体記憶装置の集積度を高め、単位面積あたりの記憶容量を増加させることを目的の一つとする。
【００１２】
また、半導体記憶装置の有する個々のメモリセルの静電破壊を防止し、半導体記憶装置の歩留まりを向上させることを目的の一つとする。
【課題を解決するための手段】
【００１３】
本発明の一態様である半導体記憶装置は、ビット線と、ワード線と、ソース線と、共通配線と、第１のトランジスタと、第２のトランジスタと、酸化物半導体を用いた第３のトランジスタと、キャパシタと、を有し、第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方と接続し、第１のトランジスタのゲートが第３のトランジスタのソースまたはドレインの一方、およびキャパシタを構成する一対の容量電極の一方と接続し、第１のトランジスタのソースまたはドレインの他方および第３のトランジスタのソースまたはドレインの他方がビット線と接続し、第３のトランジスタのゲートがワード線と接続し、第２のトランジスタのゲートおよびソースまたはドレインの他方がソース線と接続し、キャパシタを構成する一対の容量電極の他方が共通配線と接続し、共通配線は接地する（ＧＮＤ）。また、共通配線は上面から見て網状に設けられ、第３のトランジスタはその網の目部分に設けられる。
【００１４】
「網状」とは、導電膜などが縦、横に交差する形状をいう。また、「網の目」とは、縦、横に交差する形状の隙間をいう。
【００１５】
このようにして設けられた半導体記憶装置は、第３のトランジスタによってキャパシタに電荷が充電され、該電荷によって第１のトランジスタのオンオフを制御し、第１のトランジスタがオンならデータ１、第１のトランジスタがオフならデータ０としている。後述するが、第３のトランジスタはオフ電流が極めて小さいため、キャパシタに充電された電荷を長期間に渡って保持することができる。
【００１６】
第３のトランジスタは、一対の電極と、少なくとも一対の電極の上面と接する酸化物半導体膜と、酸化物半導体膜上に設けられた第１の絶縁膜と、第１の絶縁膜を介して酸化物半導体膜と重畳するゲート電極と、一対の電極、酸化物半導体膜、第１の絶縁膜およびゲート電極を覆って設けられた第２の絶縁膜と、を有する。
【００１７】
キャパシタは、第３のトランジスタの一対の電極の一方および共通配線を一対の容量電極とし、少なくとも第２の絶縁膜を誘電体膜とする。したがって、キャパシタは、第３のトランジスタの一対の電極の一方の側面に沿って設けられる。そのため、一対の電極の厚さを調整することでキャパシタの表面積を大きくすることができ、上面から見た単位面積あたりの容量を大きくすることができる。なお、共通配線は網状の導電膜とも呼ぶ。
【００１８】
なお、「一対の容量電極」とは、キャパシタの容量を形成する一対の電極をいう。また、「誘電体膜」とは、キャパシタの一対の容量電極間にある膜をいい、一対の容量電極間に電圧を印加することで分極が生じる。
【００１９】
なお、共通配線が網状に第３のトランジスタを覆って設けられたため、容量電極の他方としての機能だけではなく、ガードリングとしての機能を有することになる。ガードリングとしての機能を有するため、個々のメモリセルの静電破壊を防止することができ、歩留まりが高く、信頼性の高い半導体記憶装置を得ることができる。
【００２０】
一対の電極は第３のトランジスタのソース電極およびドレイン電極として機能する。また、第１の絶縁膜は第３のトランジスタのゲート絶縁膜として機能する。
【００２１】
なお、一対の電極間の空間を埋める第３の絶縁膜を設けても構わない。なお、一対の電極間の空間を埋める第３の絶縁膜を、一対の電極に挟まれる領域に第３の絶縁膜を設けると言い換えてもよい。第３の絶縁膜を設けることにより、酸化物半導体膜および第１の絶縁膜が、一対の電極の形成する段差を乗り越えて形成されなくてもよいために酸化物半導体膜および第１の絶縁膜の被覆性が向上し、ゲート電極と一対の電極との間に生じるリーク電流を低減することができる。ただし、第３の絶縁膜を設けないからといって、必ずしもゲート電極と一対の電極との間でリーク電流が生じるわけではない。酸化物半導体膜および第１の絶縁膜の被覆性は、成膜方法および一対の電極の形状に起因する。例えば、一対の電極がテーパー角を有することにより、一対の電極が形成する段差における酸化物半導体膜および第１の絶縁膜の被覆性が向上することもある。
【００２２】
なお、第１の絶縁膜および第３の絶縁膜の少なくとも一方が加熱処理により酸素を放出する絶縁膜であると好ましい。
【００２３】
第１の絶縁膜または第３の絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と第１の絶縁膜または第３の絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と第１の絶縁膜または第３の絶縁膜との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００２４】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。第１の絶縁膜または第３の絶縁膜から酸化物半導体膜に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【００２５】
第１の絶縁膜および第３の絶縁膜の少なくともいずれかに加熱処理により酸素を放出する絶縁膜を用いる場合、第２の絶縁膜として放出された酸素が透過しない（第１の絶縁膜、第３の絶縁膜よりも酸素の拡散係数が小さい）絶縁膜を用いると好ましい。第２の絶縁膜が上記のような性質を有することにより、第１の絶縁膜、第３の絶縁膜から放出された酸素の半導体記憶装置から外方拡散していく量を低減することができる。ただし、本発明の一態様は、加熱処理により酸素を放出する絶縁膜の側面が網状の導電膜に囲まれているため、網状の導電膜が酸素を透過しない場合、第２の絶縁膜を設けない構成としても構わない。
【００２６】
酸化物半導体膜として、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップを前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す酸化物半導体ではない材料に置き換えて適用しても構わない。
【００２７】
また、酸化物半導体膜は、間接的または直接的にキャリアを生成する不純物（水素、アルカリ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など）が極少なくなるよう高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸化物半導体膜中の不純物および酸素欠損を低減することによって、酸化物半導体膜中におけるキャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
【００２８】
このように、第３のトランジスタのオフ電流を小さくすることで、キャパシタに蓄積される電荷の長期間に渡って保持することができ、不揮発性の半導体記憶装置が得られる。
【発明の効果】
【００２９】
キャパシタの電位を制御するトランジスタのオフ電流を小さくすることで、キャパシタに蓄積される電荷を長期間に渡って保持することができ、不揮発性の半導体記憶装置を提供する。
【００３０】
また、キャパシタを第３のトランジスタの一対の電極の一方の側面に沿って設けることで、キャパシタの占有面積を増大させずキャパシタの容量を増大することができ、集積度の高い半導体記憶装置が提供できる。
【００３１】
また、網状の導電膜によって、個々のメモリセルの静電破壊を防止でき、歩留まりが高く、信頼性の高い半導体記憶装置を提供できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様に係る半導体記憶装置の例を示す上面図および断面図。
【図２】本発明の一態様に係る半導体記憶装置の例を示す回路図。
【図３】図１に示す半導体記憶装置の作製方法の例を示す断面図。
【図４】図１に示す半導体記憶装置の作製方法の例を示す断面図。
【図５】本発明の一態様に係る半導体記憶装置の図１とは異なる例を示す断面図。
【図６】本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図７】本発明の一態様に係る電子機器の例を示す斜視図。
【発明を実施するための形態】
【００３３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３４】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３５】
また、電圧は、ある電位と基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧を電位に置き換えることができる。また、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤＤ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤは、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、「接地する」と「ＧＮＤに接続する」は同義である。
【００３６】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【００３７】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３８】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「メモリセルＭＣ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、またはどの位置にあるか明らかである場合には、「メモリセルＭＣ」、「ビット線ＢＬ」、または、単に「メモリセル」、「ビット線」というように表記することもある。
【００３９】
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置について説明する。
【００４０】
図１（Ａ）乃至図１（Ｃ）は半導体記憶装置であるメモリセルアレイの一部を切り取った各階層における上面図である。図１（Ａ）乃至図１（Ｃ）における一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図１（Ｄ）に示す。なお、上面側の層が図１（Ａ）であり、基板１００側の層が図１（Ｃ）である。また、図１（Ｂ）は、図１（Ａ）と図１（Ｃ）との間の層である。上面図では簡単のため一部の膜（例えば第１の絶縁膜１０２、第２の絶縁膜１０８、第３の絶縁膜１１２、第４の絶縁膜１３８および第５の絶縁膜１１４など）を省略して示す。
【００４１】
図１（Ｄ）に示す断面Ａ−Ｂについて説明する。
【００４２】
図１（Ｄ）に示すメモリセルアレイはメモリセル１７０およびメモリセル１７０と同様のメモリセルを有する。メモリセル１７０は、基板１００と、基板１００上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた、低抵抗領域１０４ａ、低抵抗領域１０４ｂ、低抵抗領域１０５、チャネル形成領域１０６ａおよびチャネル形成領域１０６ｂを含む半導体膜と、該半導体膜上に設けられた、低抵抗領域１０４ａおよび低抵抗領域１０４ｂを露出する開口部の設けられた第２の絶縁膜１０８と、第２の絶縁膜１０８上に設けられた、ゲート電極１１０ａ、ゲート電極１１０ｂおよび第３の絶縁膜１１２と、ゲート電極１１０ａおよびゲート電極１１０ｂと同一層かつ同一材料で形成され、低抵抗領域１０４ａと接するビット線１２２と、ゲート電極１１０ａ上に設けられたドレイン電極１３５と、ビット線１２２上に設けられたソース電極１３４と、少なくともソース電極１３４およびドレイン電極１３５の上面と接する酸化物半導体膜１３６と、ゲート電極１１０ｂ、ソース電極１３４、ドレイン電極１３５および酸化物半導体膜１３６を覆って設けられた第４の絶縁膜１３８と、第４の絶縁膜１３８を介して酸化物半導体膜１３６と重畳するゲート電極１１０ｃと、ゲート電極１１０ｃを露出する開口部を有し、第４の絶縁膜１３８を覆って設けられた第５の絶縁膜１１４と、第５の絶縁膜１１４上に設けられ、ゲート電極１１０ｃと重畳しない網状の導電膜１２６と、ゲート電極１１０ｃを露出する開口部を有し、第５の絶縁膜１１４および網状の導電膜１２６を覆って設けられた第６の絶縁膜１１６と、ゲート電極１１０ｃと接し、第６の絶縁膜１１６上に設けられたワード線１２４と、を有する。
【００４３】
図１（Ｄ）に示すメモリセル１７０は、ソース線１２０、ビット線１２２、ワード線１２４、第１のトランジスタ１５０ａ、第２のトランジスタ１５０ｂ、第３のトランジスタ１５０ｃおよびキャパシタ１６０を有する。
【００４４】
低抵抗領域１０５は、第１のトランジスタ１５０ａのドレイン領域および第２のトランジスタ１５０ｂのドレイン領域となる。
【００４５】
チャネル形成領域１０６ａおよびチャネル形成領域１０６ｂは、それぞれ第１のトランジスタ１５０ａおよび第２のトランジスタ１５０ｂのチャネルとなる。
【００４６】
低抵抗領域１０４ａおよび低抵抗領域１０４ｂは、それぞれ第１のトランジスタ１５０ａのソース領域および第２のトランジスタ１５０ｂのソース領域となる。
【００４７】
ビット線１２２は、第１のトランジスタ１５０ａのソース領域および第３のトランジスタ１５０ｃのソース電極１３４と接続する。
【００４８】
第２の絶縁膜１０８は、第１のトランジスタ１５０ａのゲート絶縁膜および第２のトランジスタ１５０ｂのゲート絶縁膜となる。
【００４９】
ソース線１２０は、第２のトランジスタ１５０ｂにおけるゲート電極１１０ｂおよびソース領域（低抵抗領域１０４ｂ）と接続している。なお、図におけるソース線１２０およびゲート電極１１０ｂの間の破線は、便宜上示しているだけであり、ソース線１２０およびゲート電極１１０ｂを形成する層は同じもので構わない。
【００５０】
第４の絶縁膜１３８は、第３のトランジスタ１５０ｃのゲート絶縁膜となる。
【００５１】
第４の絶縁膜１３８および第５の絶縁膜１１４は、キャパシタ１６０の誘電体膜となる。
【００５２】
網状の導電膜１２６および第３のトランジスタ１５０ｃのドレイン電極１３５は、キャパシタ１６０を構成する一対の容量電極となる。網状の導電膜１２６は、図１（Ｂ）に示すように網状に設けられる。そのため、第３のトランジスタ１５０ｃのドレイン電極１３５の３側面と対向しており、単に１側面と対向するだけのキャパシタと比較して容量を大きくすることができる。また、ドレイン電極１３５の側面の面積は、ドレイン電極１３５を厚くすることで大きくすることができる。ドレイン電極１３５を厚く設けても、キャパシタ１６０の面積は変わらないため、キャパシタの占有面積は増大させず、キャパシタの容量を増大することができ、メモリセル１７０を複数組み合わせたメモリセルアレイの集積度の高めることができる。
【００５３】
第１のトランジスタ１５０ａのゲート電極１１０ａは、第３のトランジスタ１５０ｃのドレイン電極１３５と接続する。
【００５４】
網状の導電膜１２６は共通配線としての機能を有し、ＧＮＤに接続される。また、その形状から個々のメモリセルが静電破壊することを防止するガードリングとしての機能を有する。
【００５５】
図１（Ｄ）では、簡略化のため各層はテーパー角を有さない形状にて示しているが、これに限定されるものではない。各層はテーパー角を有していても構わない。
【００５６】
なお、本明細書において、「ＡはＢを覆って設けられた」とは、ＡがＢの側面および上面を覆う形状を有することをいう。また、ＡとＢとの間に、ＡおよびＢとは異なるＣがある場合についても、「ＡはＢを覆って設けられた」と表記する。なお、Ｃは単層とは限らず、積層であっても構わない。
【００５７】
また、本明細書において、「Ａ上に設けられたＢ」とは、少なくとも、Ａの上面と一部が接してＢが設けられることをいう。同様に、「Ａと重畳するＢ」とは、上面図においてＡに対してＢの一部または全部が重なって設けられることをいう。
【００５８】
次に、メモリセルアレイの回路構成について図２を用いて説明する。
【００５９】
メモリセルアレイは、メモリセルＭＣ（メモリセル１７０に対応）がマトリクス状に配置され、ワード線ＷＬ（ワード線１２４に対応）、ビット線ＢＬ（ビット線１２２に対応）およびソース線ＳＬ（ソース線１２０に対応）に電位を印加することで動作する。
【００６０】
メモリセルＭＣは、ビット線ＢＬと第１のトランジスタ１５０ａのソースと第３のトランジスタ１５０ｃのソースとが接続しており、ワード線ＷＬと第３のトランジスタ１５０ｃのゲートとが接続しており、ソース線ＳＬと第２のトランジスタ１５０ｂのゲートおよびソースとが接続しており、第１のトランジスタ１５０ａのドレインと第２のトランジスタ１５０ｂのドレインとが接続しており、第１のトランジスタ１５０ａのゲートと第３のトランジスタ１５０ｃのドレインとキャパシタ１６０の一対の容量電極の一方とが接続しており、キャパシタ１６０を構成する一対の容量電極の他方とＧＮＤとが接続している。
【００６１】
メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿２＿１は、ビット線ＢＬ＿１を共有しており、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２は、ワード線ＷＬ＿１およびソース線ＳＬ＿１を共有している。即ち、各列でビット線ＢＬを、各行でワード線ＷＬおよびソース線ＳＬを共有している。また、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２の第２のトランジスタ１５０ｂのソース同士は接続している。
【００６２】
ここで、図１（Ｄ）に示すメモリセル１７０およびメモリセル１７０と同様のメモリセルは、例えば、図２におけるメモリセルＭＣ＿１＿１およびメモリセルＭＣ＿２＿１に対応する。
【００６３】
次に、メモリセルアレイへのデータの書き込み方法を示す。
【００６４】
データの書き込みは行ごとに行う。ここでは、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２からデータを書き込む。
【００６５】
まず、ワード線ＷＬ＿１を電位ＶＨ（ＶＤＤよりも第３のトランジスタ１５０ｃのしきい値電圧（Ｖｔｈ）以上高い電位）とし、ワード線ＷＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２を電位ＧＮＤとする。次に、データ１を書き込むメモリセルＭＣがある列に対応するビット線ＢＬを電位ＶＤＤとし、データ０を書き込むメモリセルＭＣがある列に対応するビット線ＢＬを電位ＧＮＤとする。このようにすることで、データ１を書き込むメモリセルＭＣのキャパシタ１６０の電位はＶＤＤとなり、データ０を書き込むメモリセルＭＣのキャパシタ１６０の電位はＧＮＤとなる。
【００６６】
次に、行を移動して、同様の方法でメモリセルＭＣ＿２＿１およびメモリセルＭＣ＿２＿２にデータを書き込む。
【００６７】
以上のような方法で、メモリセルアレイにデータを書き込むことができる。
【００６８】
次に、メモリセルアレイに書き込んだデータの保持方法を示す。
【００６９】
書き込んだデータの保持は、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ビット線ＢＬ＿１、ビット線ＢＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２を浮遊電位（フロートともいう。）とする。または、ワード線ＷＬ＿１、ワード線ＷＬ＿２、ビット線ＢＬ＿１、ビット線ＢＬ＿２、ソース線ＳＬ＿１およびソース線ＳＬ＿２をＧＮＤ（またはＧＮＤ以下）とする。
【００７０】
以上のような方法で、メモリセルアレイに書き込んだデータを保持することができる。
【００７１】
次に、メモリセルアレイに保持されたデータを読み出す方法を示す。
【００７２】
保持されたデータの読み出しは行ごとに行う。ここでは、メモリセルＭＣ＿１＿１およびメモリセルＭＣ＿１＿２からデータを読み出す。
【００７３】
まず、ソース線ＳＬ＿１を電位ＶＤＤとし、ソース線ＳＬ＿２、ワード線ＷＬ＿１およびワード線ＷＬ＿２を電位ＧＮＤとする。こうすることで、第２のトランジスタ１５０ｂがオンする。なお、図示しないが、ビット線ＢＬ＿１およびビット線ＢＬ＿２は、プルダウン回路と接続する。プルダウン回路と接続することによって、ビット線ＢＬに何も接続していないとき、ビット線ＢＬを電位ＧＮＤに固定することができる。即ち、メモリセルＭＣがデータ１を保持しているとき、第１のトランジスタ１５０ａがオンし、ビット線ＢＬが電位ＶＤＤとなる。または、メモリセルＭＣがデータ０を保持しているとき、第１のトランジスタ１５０ａがオフしているため、ビット線ＢＬは電位ＧＮＤとなる。こうしてビット線ＢＬの電位によってデータを読み出すことができる。
【００７４】
次に、行を移動して、同様の方法でメモリセルＭＣ＿２＿１およびメモリセルＭＣ＿２＿２にデータを読み出す。
【００７５】
以上のような方法で、メモリセルアレイに保持されたデータを読み出すことができる。
【００７６】
酸化物半導体膜１３６は、厚さが１ｎｍ以上４０ｎｍ以下とする。好ましくは、５ｎｍ以上１５ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半導体膜１３６の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性を有することができる。
【００７７】
酸化物半導体膜１３６として、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００７８】
酸化物半導体膜１３６としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００７９】
酸化物半導体膜１３６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００８０】
酸化物半導体膜１３６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００８１】
酸化物半導体膜１３６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１３６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００８２】
酸化物半導体膜１３６中の水素濃度は、５×１０１９ｃｍ−３未満、好ましくは５×１０１８ｃｍ−３以下、より好ましくは１×１０１８ｃｍ−３以下、さらに好ましくは５×１０１７ｃｍ−３以下とする。
【００８３】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ｃｍ−３以下、より好ましくは１×１０１７ｃｍ−３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、更に好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とするとよい。
【００８４】
以上に示した酸化物半導体膜１３６を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優れ、消費電力の小さい半導体記憶装置を作製することができる。
【００８５】
酸化物半導体膜１３６として、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００８６】
好ましくは、酸化物半導体膜１３６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００８７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００８８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００８９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の上面側から結晶成長させる場合、被形成面の近傍に対し上面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または上面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは上面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９２】
ＣＡＡＣ−ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるように下地となる膜を設ける。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式（１）にて定義される。
【００９３】
【数１】
【００９４】
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００９５】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
【００９６】
また、基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００９７】
第１の絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
【００９８】
低抵抗領域１０４ａ、低抵抗領域１０４ｂ、低抵抗領域１０５、チャネル形成領域１０６ａおよびチャネル形成領域１０６ｂを含む半導体膜は、シリコン、ゲルマニウム、ガリウムヒ素、炭化シリコンまたは窒化ガリウムを用いて、非晶質膜、微結晶膜、多結晶膜または単結晶膜で設ければよい。または、酸化物半導体膜１３６と同様の方法および同様の材料で形成することができる。なお、低抵抗領域１０４ａ、低抵抗領域１０４ｂおよび低抵抗領域１０５は、前述の材料からなる半導体膜の一部に対し、抵抗値を低減する作用を有する不純物を選択的に添加することで設ければよい。
【００９９】
第２の絶縁膜１０８は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
【０１００】
ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２は同一層かつ同一材料であり、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で設ければよい。
【０１０１】
第３の絶縁膜１１２は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。なお、第３の絶縁膜１１２と、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２との上面の高さが概略一致していると、後に形成する第３のトランジスタ１５０ｃおよびキャパシタ１６０が作製しやすくなるため好ましい。
【０１０２】
ソース電極１３４およびドレイン電極１３５は、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。
【０１０３】
ドレイン電極１３５は、その３側面に沿ってキャパシタ１６０が設けられる。そのため、ドレイン電極１３５の厚さが厚いほど、キャパシタ１６０の容量は大きくなる。ただし、ドレイン電極１３５の厚さを厚くしすぎると、後に形成する層の被覆性を低下させてしまうことがある。そのため、ドレイン電極１３５の幅を１とするとき、ドレイン電極１３５の厚さは０．５以上１０以下、好ましくは１以上４以下とする。
【０１０４】
第４の絶縁膜１３８は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成すればよい。
【０１０５】
なお、第３の絶縁膜１１２および第４の絶縁膜１３８の少なくとも一方は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１３６および酸化物半導体膜１３６の界面近傍に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０１０６】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ｃｍ−３以上、特に３．０×１０２０ｃｍ−３以上であることをいう。
【０１０７】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【０１０８】
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
【０１０９】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１１０】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （２）
【０１１１】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【０１１２】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１１３】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１１４】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【０１１５】
第３の絶縁膜１１２および第４の絶縁膜１３８から酸化物半導体膜１３６に酸素が供給されることで、酸化物半導体膜１３６と第３の絶縁膜１１２との界面準位密度、または酸化物半導体膜１３６と第４の絶縁膜１３８との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１３６と第３の絶縁膜１１２との界面、または酸化物半導体膜１３６と第４の絶縁膜１３８の界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【０１１６】
さらに、酸化物半導体膜１３６の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。第３の絶縁膜１１２および第４の絶縁膜１３８から酸化物半導体膜１３６に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【０１１７】
ゲート電極１１０ｃは、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。
【０１１８】
第５の絶縁膜１１４は、第３の絶縁膜１１２および第４の絶縁膜１３８と比べて、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が小さい材料を用いればよい。このような構成とすることで、第３の絶縁膜１１２および第４の絶縁膜１３８から酸素が放出された際、第３のトランジスタ１５０ｃの外側に拡散していく酸素の量を低減することができる。
【０１１９】
なお、第５の絶縁膜１１４は、第３の絶縁膜１１２および第４の絶縁膜１３８の材料として列挙した材料の中から適宜選択することができる。ただし、第３の絶縁膜１１２および第４の絶縁膜１３８として選択した材料によりも、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が小さい材料を用いる。例えば、第３の絶縁膜１１２および第４の絶縁膜１３８として、酸化シリコン膜を用いる場合、第５の絶縁膜１１４として酸化アルミニウム膜を用いればよい。酸化アルミニウム膜は、酸素が透過しにくいだけでなく、水もほとんど透過しない性質を有する。そのため、水がトランジスタ１４０の外部から浸入することを抑制でき、半導体記憶装置の信頼性を高めることができる。酸化アルミニウム膜は５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上１００ｎｍ以下で設ければよい。
【０１２０】
網状の導電膜１２６は、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。
【０１２１】
第６の絶縁膜１１６は、第１の絶縁膜１０２と同様の方法および同様の材料によって形成してもよい。第６の絶縁膜１１６は、ポリイミド膜、アクリル膜またはエポキシ膜などの樹脂材料としてもよく、単層または積層で設ける。なお、第６の絶縁膜１１６の上面は平坦であることが好ましいが、これに限定されない。第６の絶縁膜１１６の上面に、下地の形状による凹凸が形成されていても構わない。
【０１２２】
ワード線１２４は、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２と同様の方法および同様の材料によって形成すればよい。ワード線１２４は、第６の絶縁膜１１６および第５の絶縁膜１１４に設けられた開口部を介して、ゲート電極１１０ｃと接続される。
【０１２３】
以上に示すメモリセル１７０は、ドレイン電極１３５の３側面に沿ってキャパシタ１６０が形成されるため、大きな容量とすることができる。
【０１２４】
また、網状の導電膜１２６はＧＮＤに接続されており、その形状から個々のメモリセルが静電破壊することを防止するガードリングとしての機能を有する。
【０１２５】
次に、図１に示すメモリセルアレイの作製方法について、図３および図４を用いて説明する。
【０１２６】
まず、基板１００上に第１の絶縁膜１０２、半導体膜１０７をこの順に形成する（図３（Ａ）参照。）。なお、基板１００上には、別途半導体素子が設けられていてもよく、第１の絶縁膜１０２は、この半導体素子を作製する際に設けられても構わない。
【０１２７】
第１の絶縁膜１０２は、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて成膜すればよい。なお、第１の絶縁膜１０２は、基板１００の材料によっては熱酸化法を用いて形成しても構わない。
【０１２８】
半導体膜１０７は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜すればよい。なお、半導体膜１０７として、基板１００にＳＯＩ基板のような半導体基板に設けられた半導体膜を適用しても構わない。
【０１２９】
次に、半導体膜１０７上に、フォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて、半導体膜１０７の抵抗値を低減する作用を有する不純物を選択的に添加し、低抵抗領域１０４ａ、低抵抗領域１０４ｂおよび低抵抗領域１０５を形成する。なお、同時にチャネル形成領域１０６ａおよびチャネル形成領域１０６ｂが形成される（図３（Ｂ）参照。）。このような作用を有する不純物材料として、半導体膜１０７がシリコン膜である場合、リン、ホウ素またはヒ素などがある。なお、半導体膜１０７への不純物の添加は、半導体膜１０７の形成後に限らず、後述する、第２の絶縁膜１０８の形成後に第２の絶縁膜１０８をマスクに添加し、さらにゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２の形成後にゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２をマスクに添加しても構わない。第２の絶縁膜１０８をマスクに半導体膜１０７への不純物を添加し、またゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２をマスクに、半導体膜１０７へ不純物を添加することで、不純物添加のためのフォトリソグラフィ工程を削減できる。
【０１３０】
次に、第２の絶縁膜１０８を成膜し、該絶縁膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて第２の絶縁膜１０８に低抵抗領域１０４ａおよび低抵抗領域１０４ｂを露出する開口部を形成する（図３（Ｃ）参照。）。
【０１３１】
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて導電膜を成膜する。次に、導電膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて導電膜を加工して、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２を形成する。
【０１３２】
次に、絶縁膜を成膜する。該絶縁膜を、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理またはエッチング処理することにより、ゲート電極１１０ａ、ゲート電極１１０ｂ、ソース線１２０およびビット線１２２を露出させ、第３の絶縁膜１１２を形成する（図３（Ｄ）参照。）。このとき、これらの層が形成する上面が平坦化されると好ましい。
【０１３３】
次に、導電膜を成膜し、該導電膜を加工してソース電極１３４およびドレイン電極１３５を形成する（図３（Ｅ）参照。）。
【０１３４】
次に、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を成膜する。このとき、２５０℃以上４５０℃以下の温度で加熱処理を行いながら酸化物半導体膜を成膜すると、ＣＡＡＣ−ＯＳ膜が形成されやすい。または、酸化物半導体膜の成膜後に４５０℃以上基板の歪み点未満の温度、好ましくは６００℃以上７００℃以下の温度で加熱処理を行ってもよい。次に、酸化物半導体膜上にフォトリソグラフィ法によってレジストマスクを形成し、該レジストマスクを用いて酸化物半導体膜を加工して、酸化物半導体膜１３６を形成する（図３（Ｆ）参照。）。
【０１３５】
酸化物半導体膜をスパッタリング法によって成膜する場合、成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【０１３６】
酸化物半導体膜を成膜する成膜室に存在する吸着物は、吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。また、ベーキングと同時にダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングによる成膜を行うことで、ダミー基板および成膜室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板１００と同様の材料を用いてもよい。
【０１３７】
また、露点が−９５℃以下、好ましくは露点が−１１０℃以下の成膜ガスを用いると、酸化物半導体膜中の水素濃度を低減できる。
【０１３８】
このようにして酸化物半導体膜を成膜することで、酸化物半導体膜への水素の混入を抑制できる。さらには、同様の成膜室を用いて、酸化物半導体膜と接する膜を成膜することで、酸化物半導体膜に接する膜から酸化物半導体膜へ水素が混入することを抑制できる。この結果、電気特性のばらつきの少ない、信頼性の高いトランジスタを作製することができる。
【０１３９】
次に、第４の絶縁膜１３８を成膜する（図４（Ａ）参照。）。
【０１４０】
次に、導電膜を成膜し、該導電膜を加工してゲート電極１１０ｃを形成する（図４（Ｂ）参照。）。
【０１４１】
次に、第５の絶縁膜１１４を成膜する（図４（Ｃ）参照。）。
【０１４２】
次に、導電膜を成膜し、該導電膜を加工して網状の導電膜１２６を形成する（図４（Ｄ）参照。）。
【０１４３】
次に、第６の絶縁膜１１６を成膜し、第６の絶縁膜１１６および第５の絶縁膜１１４にゲート電極１１０ｃを露出する開口部を形成する。次に、第６の絶縁膜１１６上に、第６の絶縁膜１１６に設けられた開口部を介してゲート電極１１０ｃと接続するワード線１２４を形成する。以上の工程によって図１に示すメモリセルアレイを作製することができる。
【０１４４】
なお、酸化物半導体膜が成膜された後、第４の絶縁膜１３８が成膜された後、および第５の絶縁膜１１４が成膜された後の少なくともいずれかのタイミングで加熱処理を行うと好ましい。加熱処理を行うことによって、第３の絶縁膜１１２または第４の絶縁膜１３８より酸素が放出され、酸化物半導体膜（または酸化物半導体膜１３６）中、または酸化物半導体膜（または酸化物半導体膜１３６）が形成する界面近傍の酸素欠損を低減することができる。加熱処理は、２５０℃以上４５０℃以下の温度で行えばよい。なお、同様の加熱処理をメモリセルアレイの作製後に行っても構わない。
【０１４５】
なお、ソース電極１３４およびドレイン電極１３５に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、ソース電極１３４およびドレイン電極１３５の上端部を曲面形状にでき、その後形成する酸化物半導体膜１３６、第３の絶縁膜１１２、ゲート電極１１０ｃおよび網状の導電膜１２６の被覆性を高めることができる。
【０１４６】
以上のように作製されたメモリセルアレイを構成するメモリセル１７０は、オフ電流の小さい第３のトランジスタ１５０ｃおよび小面積かつ大容量のキャパシタ１６０により、書き込まれたデータを長期間に渡って保持することができる。また、電力の供給を止めてもデータが保持されるため、消費電力を小さくすることができる。
【０１４７】
また、キャパシタ１６０を第３のトランジスタ１５０ｃのドレイン電極１３５の３側面に沿って設けることで、キャパシタの占有面積を増大させず、キャパシタの容量を増大することができ、集積度の高い半導体記憶装置が提供できる。
【０１４８】
また、網状の導電膜１２６が設けられることによって、個々のメモリセルの静電破壊を防止でき、半導体記憶装置の歩留まりおよび信頼性を高めることができる。
【０１４９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１５０】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のメモリセルからなるメモリセルアレイについて図５を用いて説明する。
【０１５１】
図５（Ａ）に示すメモリセル２７０は、第４の絶縁膜２３８が酸化物半導体膜１３６上のみに設けられる点でメモリセル１７０とは異なる。即ち、第４の絶縁膜２３８の上面形状と酸化物半導体膜１３６の上面形状とが概略一致する構造となる。
【０１５２】
第４の絶縁膜２３８が酸化物半導体膜１３６上のみに設けられることによってキャパシタ２６０はキャパシタ１６０と異なる形状になる。具体的には、網状の導電膜１２６、第４の絶縁膜１３８および第５の絶縁膜１１４が、それぞれ網状の導電膜２２６、第４の絶縁膜２３８および第５の絶縁膜２１４で示す構造となる。
【０１５３】
第４の絶縁膜２３８が酸化物半導体膜１３６上のみに設けられることによって、キャパシタ２６０の誘電体膜は第５の絶縁膜２１４のみとなる。そのため、キャパシタ２６０は、キャパシタ１６０と比べて容量を大きくすることができる。結果、メモリセル２７０は、メモリセル１７０と比べて、書き込まれたデータをさらに長期間に渡って保持することができる。
【０１５４】
網状の導電膜２２６、第４の絶縁膜２３８および第５の絶縁膜２１４は、それぞれ網状の導電膜１２６、第４の絶縁膜１３８および第５の絶縁膜１１４と同様の方法および同様の材料で形成すればよい。
【０１５５】
なお、第１のトランジスタ１５０ａ、第２のトランジスタ１５０ｂおよび第３のトランジスタ１５０ｃの構造に変更はない。
【０１５６】
図５（Ｂ）に示すメモリセル２７１は、ソース電極１３４およびドレイン電極１３５の間を埋める第７の絶縁膜２１８を有する点でメモリセル１７０とは構造が異なる。
【０１５７】
第７の絶縁膜２１８を有することによって、第３のトランジスタ２５０ｃは第３のトランジスタ１５０ｃと異なる形状になる。具体的には、酸化物半導体膜１３６、第４の絶縁膜１３８およびゲート電極１１０ｃが、それぞれ酸化物半導体膜２３６、第４の絶縁膜２３９およびゲート電極２１０ｃで示す構造となる。ここで、第７の絶縁膜２１８があるために、酸化物半導体膜２３６、第４の絶縁膜２３８およびゲート電極２１０ｃを、ソース電極１３４およびドレイン電極１３５が形成する段差を乗り越えない構造とすることができる。そのため、段差が起因となるリーク電流、段切れが生じにくい構造とすることができる。結果、半導体記憶装置の歩留まりを高めることができる。
【０１５８】
第７の絶縁膜２１８は、第１の絶縁膜１０２と同様の方法および同様の材料で形成すればよい。また、第７の絶縁膜２１８を加熱処理により酸素を放出する絶縁膜とすれば、より電気特性の劣化の少ない第３のトランジスタ２５０ｃを得ることができる。
【０１５９】
酸化物半導体膜２３６およびゲート電極２１０ｃは、それぞれ酸化物半導体膜１３６およびゲート電極１１０ｃと同様の方法および同様の材料で形成すればよい。
【０１６０】
なお、第１のトランジスタ１５０ａ、第２のトランジスタ１５０ｂおよびキャパシタ１６０の構造に変更はない。
【０１６１】
なお、図５（Ｂ）において、第４の絶縁膜２３９が酸化物半導体膜２３６上のみに設けられても構わない。
【０１６２】
本実施の形態を適用することにより、実施の形態１と比べて書き込まれたデータを長期間に渡って保持でき、また歩留まりの高い半導体記憶装置を得ることができる。
【０１６３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１６４】
（実施の形態３）
実施の形態１または実施の形態２で示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０１６５】
図６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図６（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１６６】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１６７】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０１６８】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１６９】
図６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、半導体記憶装置が設けられている。レジスタ１１９６の半導体記憶装置には、実施の形態１または実施の形態２に示す半導体記憶装置を用いることができる。
【０１７０】
図６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する半導体記憶装置において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の半導体記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の半導体記憶装置への電源電圧の供給を停止することができる。
【０１７１】
電源停止に関しては、図６（Ｂ）または図６（Ｃ）に示すように、半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図６（Ｂ）および図６（Ｃ）の回路の説明を行う。
【０１７２】
図６（Ｂ）および図６（Ｃ）では、半導体記憶装置への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１７３】
図６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体記憶装置１１４２を複数有する半導体記憶装置群１１４３とを有している。具体的に、各半導体記憶装置１１４２には、実施の形態１または実施の形態２に示す半導体記憶装置を用いることができる。半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１７４】
図６（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。なお、スイッチング素子１１４１として、第３のトランジスタ１５０ｃまたは第３のトランジスタ２５０ｃを用いてもよい。
【０１７５】
なお、図６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１７６】
また、図６（Ｃ）には、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１７７】
半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１７８】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０１７９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３の少なくともいずれかを適用した電子機器の例について説明する。
【０１８０】
図７（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるＣＰＵおよびメモリモジュールに適用することができる。
【０１８１】
図７（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の内部にあるメモリモジュールに適用することができる。
【０１８２】
本発明の一態様を用いることで、電子機器の品質を高めることができる。また消費電力を低減し、信頼性を高めることができる。
【０１８３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０１８４】
１００ 基板
１０２ 第１の絶縁膜
１０４ａ 低抵抗領域
１０４ｂ 低抵抗領域
１０５ 低抵抗領域
１０６ａ チャネル形成領域
１０６ｂ チャネル形成領域
１０７ 半導体膜
１０８ 第２の絶縁膜
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１０ｃ ゲート電極
１１２ 第３の絶縁膜
１１４ 第５の絶縁膜
１１６ 第６の絶縁膜
１２０ ソース線
１２２ ビット線
１２４ ワード線
１２６ 網状の導電膜
１３４ ソース電極
１３５ ドレイン電極
１３６ 酸化物半導体膜
１３８ 第４の絶縁膜
１５０ａ 第１のトランジスタ
１５０ｂ 第２のトランジスタ
１５０ｃ 第３のトランジスタ
１６０ キャパシタ
１７０ メモリセル
２１０ｃ ゲート電極
２１４ 第５の絶縁膜
２１８ 第７の絶縁膜
２２６ 網状の導電膜
２３６ 酸化物半導体膜
２３８ 第４の絶縁膜
２３９ 第４の絶縁膜
２５０ｃ 第３のトランジスタ
２６０ キャパシタ
２７０ メモリセル
２７１ メモリセル
１１４１ スイッチング素子
１１４２ 半導体記憶装置
１１４３ 半導体記憶装置群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【特許請求の範囲】
【請求項１】
ビット線と、第１のトランジスタと、第２のトランジスタと、酸化物半導体を用いた第３のトランジスタと、キャパシタと、を有し、
前記キャパシタは、前記第３のトランジスタのドレイン電極と、誘電体膜を介して該ドレイン電極の側面と対向して設けられた導電膜と、によって構成され、
前記第１のトランジスタのソースは、前記ビット線と接続され、
前記第１のトランジスタのドレインは、前記第２のトランジスタのソースと接続され、
前記第１のトランジスタは、前記キャパシタの電位によってオンおよびオフが制御され、
前記第１のトランジスタがオンのとき、前記第２のトランジスタおよび前記第１のトランジスタを通って前記ビット線にデータ１が与えられることを特徴とする半導体記憶装置。
【請求項２】
ビット線と、ワード線と、ソース線と、共通配線と、第１のトランジスタと、第２のトランジスタと、酸化物半導体を用いた第３のトランジスタと、キャパシタと、を有し、
前記第１のトランジスタのソースまたはドレインの一方を前記第２のトランジスタのソースまたはドレインの一方と接続し、
前記第１のトランジスタのゲートを前記第３のトランジスタのソースまたはドレインの一方、および前記キャパシタを構成する一対の容量電極の一方と接続し、
前記第１のトランジスタのソースまたはドレインの他方、および前記第３のトランジスタのソースまたはドレインの他方を前記ビット線と接続し、
前記第３のトランジスタのゲートを前記ワード線と接続し、
前記第２のトランジスタのゲート、およびソースまたはドレインの他方を前記ソース線と接続し、
前記キャパシタを構成する前記一対の容量電極の他方を前記共通配線と接続し、
前記共通配線は接地し、
前記共通配線は上面から見て網状であり、前記共通配線が形成する網の目に前記第３のトランジスタが設けられることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記第３のトランジスタは、ソース電極およびドレイン電極と、少なくとも前記ソース電極および前記ドレイン電極の上面と接する酸化物半導体膜と、前記酸化物半導体膜上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極と、前記ソース電極、前記ドレイン電極、前記酸化物半導体膜、前記ゲート絶縁膜および前記ゲート電極を覆って設けられた絶縁膜と、を有することを特徴とする半導体記憶装置。
【請求項４】
請求項２または請求項３において、
前記キャパシタは、前記ドレイン電極および前記共通配線を一対の容量電極とし、少なくとも前記絶縁膜を誘電体膜とすることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ソース電極および前記ドレイン電極間の空間を埋める絶縁膜が設けられることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜、または前記ソース電極および前記ドレイン電極間の空間を埋める前記絶縁膜が加熱処理により酸素を放出する絶縁膜であることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記絶縁膜は、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が、前記ゲート絶縁膜、または前記ソース電極および前記ドレイン電極間の空間を埋める前記絶縁膜と比べて小さいことを特徴とする半導体記憶装置。
【請求項８】
請求項６または請求項７において、
前記絶縁膜が酸化アルミニウム膜であり、前記ゲート絶縁膜、前記絶縁膜が酸化シリコン膜または酸化窒化シリコン膜であることを特徴とする半導体記憶装置。
【請求項１】
ビット線と、第１のトランジスタと、第２のトランジスタと、酸化物半導体を用いた第３のトランジスタと、キャパシタと、を有し、
前記キャパシタは、前記第３のトランジスタのドレイン電極と、誘電体膜を介して該ドレイン電極の側面と対向して設けられた導電膜と、によって構成され、
前記第１のトランジスタのソースは、前記ビット線と接続され、
前記第１のトランジスタのドレインは、前記第２のトランジスタのソースと接続され、
前記第１のトランジスタは、前記キャパシタの電位によってオンおよびオフが制御され、
前記第１のトランジスタがオンのとき、前記第２のトランジスタおよび前記第１のトランジスタを通って前記ビット線にデータ１が与えられることを特徴とする半導体記憶装置。
【請求項２】
ビット線と、ワード線と、ソース線と、共通配線と、第１のトランジスタと、第２のトランジスタと、酸化物半導体を用いた第３のトランジスタと、キャパシタと、を有し、
前記第１のトランジスタのソースまたはドレインの一方を前記第２のトランジスタのソースまたはドレインの一方と接続し、
前記第１のトランジスタのゲートを前記第３のトランジスタのソースまたはドレインの一方、および前記キャパシタを構成する一対の容量電極の一方と接続し、
前記第１のトランジスタのソースまたはドレインの他方、および前記第３のトランジスタのソースまたはドレインの他方を前記ビット線と接続し、
前記第３のトランジスタのゲートを前記ワード線と接続し、
前記第２のトランジスタのゲート、およびソースまたはドレインの他方を前記ソース線と接続し、
前記キャパシタを構成する前記一対の容量電極の他方を前記共通配線と接続し、
前記共通配線は接地し、
前記共通配線は上面から見て網状であり、前記共通配線が形成する網の目に前記第３のトランジスタが設けられることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記第３のトランジスタは、ソース電極およびドレイン電極と、少なくとも前記ソース電極および前記ドレイン電極の上面と接する酸化物半導体膜と、前記酸化物半導体膜上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極と、前記ソース電極、前記ドレイン電極、前記酸化物半導体膜、前記ゲート絶縁膜および前記ゲート電極を覆って設けられた絶縁膜と、を有することを特徴とする半導体記憶装置。
【請求項４】
請求項２または請求項３において、
前記キャパシタは、前記ドレイン電極および前記共通配線を一対の容量電極とし、少なくとも前記絶縁膜を誘電体膜とすることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ソース電極および前記ドレイン電極間の空間を埋める絶縁膜が設けられることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜、または前記ソース電極および前記ドレイン電極間の空間を埋める前記絶縁膜が加熱処理により酸素を放出する絶縁膜であることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記絶縁膜は、温度が２５０℃以上４５０℃以下の範囲における酸素の拡散係数が、前記ゲート絶縁膜、または前記ソース電極および前記ドレイン電極間の空間を埋める前記絶縁膜と比べて小さいことを特徴とする半導体記憶装置。
【請求項８】
請求項６または請求項７において、
前記絶縁膜が酸化アルミニウム膜であり、前記ゲート絶縁膜、前記絶縁膜が酸化シリコン膜または酸化窒化シリコン膜であることを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２３１１３２（Ｐ２０１２−２３１１３２Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−９００１４（Ｐ２０１２−９００１４）
【出願日】平成２４年４月１１日（２０１２．４．１１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年４月１１日（２０１２．４．１１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]