強誘電体メモリ及びその製造方法
【課題】 信頼性の向上を図ることにある。
【解決手段】 強誘電体メモリの製造方法は、(a)基体10の上方に形成された絶縁層20に、第1及び第2のコンタクトホール22,24を形成すること、(b)第1及び第2のコンタクトホール22,24のそれぞれの内部に、絶縁層20の上面よりも低い上面を有するプラグ42,44を形成すること、(c)第1及び第2のコンタクトホール22,24のそれぞれのプラグ42,44の上方を含む領域に、バリア層51を形成すること、(d)下部電極82、強誘電体層84及び上部電極86を順に積層して積層体81を形成すること、(e)積層体81をエッチングすることによって、第1のコンタクトホール22のプラグ42の上方を含む領域に、強誘電体キャパシタ80を形成すること、(f)第2のコンタクトホール24のプラグ44の上方を含む領域に、被覆層90を形成すること、(g)酸素雰囲気下においてアニール処理を行うこと、を含む。
【解決手段】 強誘電体メモリの製造方法は、(a)基体10の上方に形成された絶縁層20に、第1及び第2のコンタクトホール22,24を形成すること、(b)第1及び第2のコンタクトホール22,24のそれぞれの内部に、絶縁層20の上面よりも低い上面を有するプラグ42,44を形成すること、(c)第1及び第2のコンタクトホール22,24のそれぞれのプラグ42,44の上方を含む領域に、バリア層51を形成すること、(d)下部電極82、強誘電体層84及び上部電極86を順に積層して積層体81を形成すること、(e)積層体81をエッチングすることによって、第1のコンタクトホール22のプラグ42の上方を含む領域に、強誘電体キャパシタ80を形成すること、(f)第2のコンタクトホール24のプラグ44の上方を含む領域に、被覆層90を形成すること、(g)酸素雰囲気下においてアニール処理を行うこと、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、強誘電体メモリ及びその製造方法に関する。
【背景技術】
【0002】
強誘電体メモリとして、強誘電体キャパシタを選択用トランジスタにスタックする構造が知られている。強誘電体キャパシタと選択用トランジスタの間には、絶縁層が介在し、絶縁層のコンタクトホールに埋め込まれたプラグによって両者の電気的接続が図れている。プラグの形成は、コンタクトホールの内部及び周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨(CMP)法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス(凹部)が発生する。リセスを残したままにしておくと、強誘電体キャパシタを平坦な面上に形成できず、製造プロセスの安定化が損なわれ、信頼性の低下を招くおそれがある。なお、強誘電体キャパシタの製造プロセスでは、強誘電体層の酸化処理が必要になるので、プラグの酸化を防止することが要求される。
【特許文献1】特開平11−74488号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0004】
(1)本発明に係る強誘電体メモリの製造方法は、
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方を含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体をエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)前記第2のコンタクトホールの前記プラグの上方を含む領域に、被覆層を形成すること、
を含む。
【0005】
本発明によれば、第2のコンタクトホールのプラグ上を含む領域に被覆層を形成するので、例えば強誘電体キャパシタのアニール処理において、第2のコンタクトホールのプラグの酸化防止を図ることができる。すなわち、バリア層の厚さが不十分である場合や、バリア層がエッチングされ消失している場合でも、第2のコンタクトホールのプラグの酸化防止を図ることができる。
【0006】
なお、本発明において、特定のA層の上方にB層が設けられているとは、A層上に直接B層が設けられている場合と、A層上に他の層を介してB層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
【0007】
(2)この強誘電体メモリの製造方法において、
前記(c)工程で、前記バリア層を、前記絶縁層の上方をさらに含む領域に形成し、
前記(e)工程で、前記積層体と同時に、前記バリア層をエッチングしてもよい。
【0008】
これによれば、積層体のみならずバリア層もエッチングするので、例えば第2のコンタクトホールのプラグ上のバリア層が除去された場合であっても、被覆層によるプラグの酸化防止を図ることができる。
【0009】
(3)この強誘電体メモリにおいて、
前記(f)工程で、前記被覆層を、前記強誘電体キャパシタの表面をさらに含む領域に形成してもよい。
【0010】
これによれば、強誘電体キャパシタの表面にも被覆層を形成するが、被覆層の厚みをコントロールすることによって、例えば強誘電体キャパシタに対するアニール効果は達成される。
【0011】
(4)この強誘電体メモリの製造方法において、
前記(f)工程で、前記被覆層をスパッタリング法によって成膜してもよい。
【0012】
これによれば、スパッタリング法によるカバレージ特性により、強誘電体キャパシタの側面には被覆層が薄く形成されるため、例えば強誘電体キャパシタに対するアニール効果は達成される。
【0013】
(5)この強誘電体メモリの製造方法において、
前記被覆層は、無機絶縁材料から構成されてもよい。
【0014】
(6)この強誘電体メモリの製造方法において、
前記(f)工程後に、酸素雰囲気下においてアニール処理を行うことをさらに含んでもよい。
【0015】
(7)本発明に係る強誘電体メモリの製造方法は、
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方と、前記絶縁層の上方とを含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体を前記バリア層が残るようにエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)酸素雰囲気下においてアニール処理を行うこと、
(g)前記バリア層における前記絶縁層の上方の部分を除去すること、
を含む。
【0016】
本発明によれば、強誘電体キャパシタを形成するための積層体のエッチング工程を、バリア層が残るように行うので、その後の強誘電体キャパシタのアニール処理において、第2のコンタクトホールのプラグの酸化防止を図ることができる。また、酸化防止用に新たな層を設ける必要がなく、製造プロセスの簡略化を図ることができる。
【0017】
(8)この強誘電体メモリの製造方法において、
前記(b)工程前に、前記第1及び第2のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記(b)工程で、前記プラグを前記他のバリア層の内側に形成してもよい。
【0018】
(9)この強誘電体メモリの製造方法において、
前記(b)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第1の導電層を形成し、
前記第1の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成してもよい。
【0019】
(10)この強誘電体メモリの製造方法において、
前記(b)工程の前記研磨工程後に、エッチングによって、前記第1及び第2のコンタクトホールの少なくともいずれか一方の内部における前記第1の導電層の上部をさらに除去してもよい。
【0020】
これによれば、第1の導電層の上部をさらに除去するので、バリア層をさらに厚く形成することが可能になり、バリア効果の向上を図ることができる。
【0021】
(11)この強誘電体メモリの製造方法において、
前記(c)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第2の導電層を形成し、
前記第2の導電層を前記絶縁層の上方に所定の厚さが残るように研磨することによって、前記バリア層を形成してもよい。
【0022】
(12)この強誘電体メモリの製造方法において、
前記(c)工程の前記研磨工程後に、前記バリア層の上方に密着層を形成することをさらに含んでもよい。
【0023】
(13)この強誘電体メモリの製造方法において、
前記(b)及び(c)工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含んでもよい。
【0024】
(14)本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層を貫通する第1のコンタクトホールと、
前記第1の絶縁層を貫通する第2のコンタクトホールと、
前記第1のコンタクトホールに形成された第1のコンタクト部と、
前記第2のコンタクトホールに形成された第2のコンタクト部と、
前記第1のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成された第2の絶縁層と、
前記第2のコンタクト部の上方に、前記第2の絶縁層を貫通して形成された第3のコンタクトホールと、
前記第3のコンタクトホールに形成された第3のコンタクト部と、
を含み、
前記第1のコンタクト部は、第1のプラグと、前記第1のプラグの上方に形成された第1のバリア層と、を有し、
前記第2のコンタクト部の上面は、前記第1のバリア層の上面よりも低く形成され、
前記第3のコンタクト部の下面は、前記第2のコンタクトホールの内部において、前記第2のコンタクト部の前記上面と接続されている。
【0025】
(15)この強誘電体メモリにおいて、
前記第2のコンタクト部は、第2のプラグと、前記第2のプラグの上方に形成された第2のバリア層と、を有し、
前記第2のバリア層の上面は、前記第1のバリア層の上面よりも低く形成されていてもよい。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施の形態について図面を参照して説明する。
【0027】
(第1の実施の形態)
図1〜図8は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。
【0028】
図1に示すように、基体10を用意する。基体10は、半導体基板(例えばシリコン基板)である。基体10には、複数のトランジスタ(図示しない)が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域(図示しない)が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態では、一例として、1T1C型のスタック構造の強誘電体メモリを製造する。
【0029】
まず、基体10上に絶縁層20を形成する。基体10がシリコン基板である場合、絶縁層20を例えば酸化シリコン層(SiO2層)から形成してもよい。絶縁層20は、基体10における複数のトランジスタが形成された面上に形成する。絶縁層20は、基体10の上面の全部を被覆するように形成してもよく、例えばCVD(Chemical Vapor Deposition)法などの公知技術を適用して形成することができる。
【0030】
図1に示すように、絶縁層20に第1及び第2のコンタクトホール22,24を形成する。第1及び第2のコンタクトホール22,24は、それぞれ、絶縁層20の異なる平面領域に形成する。第1のコンタクトホール22からは、いずれか1つのトランジスタのソース領域又はドレイン領域を露出させ、第2のコンタクトホール24からは、他のトランジスタのソース領域又はドレイン領域を露出させる。なお、第1及び第2のコンタクトホール22,24の形成方法としては、フォトリソグラフィ技術などを適用することができる。
【0031】
図2〜図6に示すように、第1のコンタクトホール22に第1のコンタクト部60を形成し、第2のコンタクトホール24に第2のコンタクト部70を形成する。第1及び第2のコンタクト部60,70は、電気的導電性を有する。
【0032】
まず、図2に示すように、第1及び第2のコンタクトホール22,24のそれぞれの内面に、バリア層(他のバリア層)30を形成する。バリア層30は、スパッタリング等によって成膜することができる。バリア層30は、第1及び第2のコンタクトホール22,24のそれぞれの側面(絶縁層20の端面)及び底面(基体10の上面)に形成し、さらに絶縁層20の上面にも形成する。ただし、バリア層30は、第1及び第2のコンタクトホール22,24を埋めないように形成する。バリア層30は、例えば窒化チタンアルミニウム層(TiAlN層)及び窒化チタン層(TiN層)の少なくともいずれか1層から形成してもよい。
【0033】
次に、図3に示すように、第1及び第2のコンタクトホール22,24のそれぞれの内部及び絶縁層20上に、第1の導電層40を形成する。第1の導電層40は、第1及び第2のコンタクトホール22,24の内部(詳しくはバリア層30で囲まれた内側)を埋め込むように形成する。バリア層30を形成する場合には、バリア層30上に第1の導電層40を形成する。第1の導電層40は、CVD法等によって成膜してもよい。第1の導電層40は、例えばタングステン層(W層)から形成してもよい。
【0034】
その後、図4に示すように、第1の導電層40を研磨することによって、プラグ42,44を形成する。研磨工程では、化学的機械的研磨(CMP:Chemical Mechanical Polishment)法による工程を適用してもよい。本実施の形態では、第1の導電層40の一部及びバリア層30の一部を研磨及び除去する。すなわち、第1の導電層40(及びバリア層30)を、ストッパとなる絶縁層20が露出するまで研磨する。その場合、絶縁層20(例えば酸化シリコン材料)は、第1の導電層40(例えばタングステン材料)よりも研磨されにくい(研磨速度が小さい)ので、第1及び第2のコンタクトホール22,24の内部において、第1の導電層40のリセス(第1及び第2の凹部26,28)が発生する。なお、絶縁層20がバリア層30よりも研磨されにくければ、第1及び第2のコンタクトホール22,24のそれぞれの内部において、バリア層32,34の上部も研磨及び除去される。
【0035】
上述の研磨工程終了後、エッチング(例えばドライエッチング)によって、第1及び第2のコンタクトホール22,24の少なくともいずれか一方の内部における第1の導電層40の上部をさらに除去してもよい。かかるエッチング工程は、第1のコンタクトホール22のみに対して行ってもよく、第2のコンタクトホール24のみに対して行ってもよく、第1及び第2のコンタクトホール22,24の両方に対して行ってもよい。本工程によれば、上述の第1の導電層40のリセス(第1及び第2の凹部26,28)がさらに進行する(深くなる)ので、後述のバリア層52,54を厚く形成することが可能になり、バリア効果の向上を図ることができる。
【0036】
こうして、第1のコンタクトホール22において、その内面に沿ってバリア層32を形成し、バリア層32によって囲まれた内側にプラグ42を形成することができる。また、第2のコンタクトホール24においても同様に、その内面に沿ってバリア層34を形成し、バリア層34によって囲まれた内側にプラグ44を形成することができる。プラグ42,44は、いずれも、絶縁層20の上面よりも低い上面を有している。すなわち、第1及び第2のコンタクトホール22,24には、プラグ42,44上に第1及び第2の凹部26,28が形成されている。
【0037】
次に、図5に示すように、第1の導電層40と同様にして、第2の導電層50を、第1及び第2のコンタクトホール22,24(詳しくは第1及び第2の凹部26,28)のそれぞれの内部及び絶縁層20上に形成する。第2の導電層50は、第1及び第2の凹部26,28を埋め込むように形成する。第2の導電層50は、スパッタリング等によって成膜してもよい。第2の導電層50は、例えば窒化チタンアルミニウム層(TiAlN層)及び窒化チタン層(TiN層)の少なくともいずれか1層から形成してもよい。第2の導電層50は、上述したバリア層30と同一材料から形成してもよい。図5に示すように、第2の導電層50には、第1及び第2のコンタクトホール22,24のそれぞれの上方に、窪み56,58が形成されてもよい。
【0038】
その後、図6に示すように、第2の導電層50を研磨することによって、バリア層51を形成する。第2の導電層50は、化学的機械的研磨(CMP)法によって研磨してもよい。第2の導電層50の研磨工程の内容は、上述した第1の導電層40の研磨工程の内容が該当する。ただし、本工程では、第2の導電層50を絶縁層20上に所定の厚さが残るように研磨する。すなわち、本工程では、第2の導電層50の下地である絶縁層20が露出しないように、絶縁層20が露出する手前で研磨工程を終了させる。これによれば、第2の導電層50のみを研磨すれば足りる(例えば第2の導電層50及び絶縁層20を同時に研磨せずに済む)ので、異種材料間の研磨速度が異なることに起因するリセス発生を防止することができる。なお、第2の導電層50は、少なくとも窪み56,58が解消される程度に研磨することが好ましい。こうすることで、第2の導電層50(バリア層51)の上面を平坦にすることができる。
【0039】
あるいは、変形例として、第2の導電層50を絶縁層20が露出するように研磨してもよい。その場合、第2の導電層50から形成されるバリア層は、第1及び第2のコンタクトホール22,24の内部に形成され、絶縁層20上には形成されない。
【0040】
こうして、第1のコンタクトホール22に第1のコンタクト部60を形成し、第2のコンタクトホール24に第2のコンタクト部70を形成することができる。これによれば、プラグ42,44の形成工程で発生するリセス(第1及び第2の凹部26,28)は、バリア層51の形成によって解消されているので、第1及び第2のコンタクト部60,70の上面と、絶縁層20の上面とをほぼ面一にすることができる。こうすることで、後述の強誘電体キャパシタ80を平坦な面に形成することができる。また、第1のコンタクト部60のバリア層32,51によって、プラグ42に対する拡散防止及び酸化防止が可能になり、第1のコンタクト部60の低抵抗化を図ることができる。このことは、第2のコンタクト部70のバリア層34,51についても同様である。
【0041】
必要があれば、バリア層51上に密着層(図示しない)を形成してもよい。密着層は、バリア層51と同一材料(例えばTiAlN層、TiN層)から形成してもよいし、異なる材料から形成してもよい。バリア層51と同一材料の密着層を形成すれば、バリア層51の薄い部分や剥離部分を被覆できるので、バリア効果のさらなる向上が図れる。密着層は、プラグ42,44よりも、後述の下部電極82に対する密着力が大きい。あるいは、バリア層51が密着機能を兼ねていてもよい。密着層がバリア層51とは異なる材料から形成される場合、密着層は、バリア層51よりも下部電極82に対する密着力がさらに大きくてもよい。
【0042】
図7及び図8に示すように、第1のコンタクト部60(プラグ42)上を含む領域に、強誘電体キャパシタ80を形成する。例えば、強誘電体キャパシタ80を、基体10の面から垂直方向の平面視において、第1のコンタクトホール22及びその周辺領域(絶縁層20)を含む領域に形成する。本実施の形態では、第2のコンタクト部70(プラグ44)上には強誘電体キャパシタ80を形成しない。
【0043】
まず、図7に示すように、下部電極82、強誘電体層84及び上部電極86を順に積層して積層体81を形成する。積層体81は、第1及び第2のコンタクト部60,70(プラグ42,44)上を含む領域に形成する。また、積層体81は、第1及び第2のコンタクトホール22,24の周辺の絶縁層20の領域上にも形成する。
【0044】
下部電極82は、例えばPt、Ir、Ir酸化物(IrOx)、Ru、Ru酸化物(RuOx)、SrRu複合酸化物(SrRuOx)などから形成される。下部電極82は、単一層又は複数層で形成する。下部電極82の形成方法としては、スパッタリング法、真空蒸着法、CVD法などを適用することができる。
【0045】
強誘電体層84は、Pb、Zr、Tiを構成元素として含む酸化物からなるPZT系強誘電体を用いて形成されていてもよい。あるいは、TiサイトにNbをドーピングしたPb(Zr、Ti、Nb)O3(PZTN系)を適用してもよい。あるいは、強誘電体層84はこれらの材料に限定されるものではなく、例えばSBT系、BST系、BIT系、BLT系のいずれを適用してもよい。強誘電体層84の形成方法としては、溶液塗布法(ゾル・ゲル法、MOD(Metal Organic Decomposition)法などを含む)、スパッタ法、CVD(Chemical Vapor Deposition)法、MOCVD(Metal Organic Chemical Vapor Deposition)法などを適用することができる。
【0046】
なお、上部電極86は、下部電極82と同様の材料及び方法を適用して形成することができる。
【0047】
その後、積層体81を所定形状にパターニングする。まず、フォトリソグラフィ技術を適用して、レジスト層Rを積層体81上に形成する。その場合、レジスト層Rは、第1のコンタクト部60(プラグ42)上を含む領域に形成し、第2のコンタクト部70(プラグ44)上には形成しない。そして、積層体81のうち、レジスト層Rから露出する部分(第2のコンタクト部70(プラグ44)上を含む部分)をエッチングする。図7に示すように、絶縁層20上にもバリア層51が形成されている場合には、積層体81と同時にバリア層51もエッチングする。すなわち、積層体81をオーバーエッチングすることによって、バリア層51の不要部分も除去する。エッチングの進行具合に応じて、図8に示すように第2のコンタクトホール24のプラグ44上に薄くバリア層54を残してもよいし、バリア層54を残すことなくプラグ44を露出させてもよい。なお、積層体81及びバリア層51のエッチングは、材質及び膜厚などに応じて適切な方法を選択することができ、ドライエッチング法やウエットエッチング法が例示できる。
【0048】
なお、図7に示す例とは異なり、バリア層51を絶縁層20上に形成せずに、第1及び第2のコンタクトホール22,24の内部のみに形成した場合であっても、積層体81のエッチングによって、第2のコンタクトホール24の内部のバリア層の少なくとも一部が除去されることがある。本実施の形態では、バリア層の形態にかかわらず、プラグの酸化防止効果の高い製造プロセスを提供することができる。
【0049】
こうして、図8に示すように、強誘電体キャパシタ80を形成することができる。図8に示す例では、第1のコンタクト部60のバリア層52を形成する。バリア層52は、第1のコンタクトホール22からその周辺の絶縁層20上に至るように形成されている。また、上述したように、第2のコンタクトホール24では、プラグ44が露出するか又は薄いバリア層54が残る。
【0050】
そこで、本実施の形態では、強誘電体層84の安定化(例えばエッチングダメージ回復)のために行う酸素雰囲気下におけるアニール処理前に、図9に示すように、被覆層90を形成する。被覆層90は、無機絶縁材料から形成してもよく、例えば酸化アルミニウム層(Al2O3層)が挙げられる。被覆層90は、少なくとも第2のコンタクト部70(プラグ44)上を含む領域に形成する。
【0051】
本実施の形態によれば、第2のコンタクトホール24のプラグ44上を含む領域に被覆層90を形成するので、例えば強誘電体キャパシタ80のアニール処理において、第2のコンタクトホール24のプラグ44の酸化防止を図ることができる。すなわち、バリア層54の厚さが不十分である場合や、バリア層54がエッチングされ消失している場合でも、第2のコンタクトホール24のプラグ44の酸化防止を図ることができる。また、上述したように、第2のコンタクトホール24のプラグ44上にバリア層54を残せば、被覆層90及びバリア層54によって、酸化防止効果のさらなる向上を図ることができる。
【0052】
図9に示すように、被覆層90を強誘電体キャパシタ80の表面(上面及び側面)をさらに含む領域に形成してもよい。その場合、強誘電体キャパシタ80の表面の全部を被覆してもよい。強誘電体キャパシタ80の表面を被覆した場合であっても、被覆層90の厚みをコントロールすることによって、強誘電体キャパシタ80に対するアニール効果は達成される。具体的には、被覆層90をスパッタリング法などを適用して成膜し、かかる方法によるカバレージ特性により、被覆層90のうち、強誘電体キャパシタ80の側面に形成される部分を薄くしてもよい。こうすることで、強誘電体キャパシタ80の側面から徐々にアニール効果を達成することができる。また、被覆層90は、基体10の上方の全体に形成してもよい。これによれば、被覆層90をパターニングせずに形成できるので、製造プロセスの容易化を図ることができる。
【0053】
なお、被覆層90が絶縁性を有する場合、アニール処理後、被覆層90をパターニングすることによって、所定の電気的接続を図る。例えば、被覆層90から第2のコンタクト部70を露出させてもよいし、あるいは、強誘電体キャパシタ80の上部電極86を露出させてもよい(図10参照)。
【0054】
本実施の形態に係る強誘電体メモリの製造方法によれば、上述したように、プラグの酸化防止を図ることができるので、信頼性の向上を図ることができる。
【0055】
図10は、本実施の形態に係る強誘電体メモリを模式的に示す図である。この強誘電体メモリは、上述の方法によって製造されたものであってもよく、上述の方法の説明から導くことができる内容を含む。
【0056】
本実施の形態に係る強誘電体メモリは、基体10と、絶縁層(第1の絶縁層)20と、第1及び第2のコンタクト部60,70と、強誘電体キャパシタ80と、を含む。
【0057】
第1及び第2のコンタクト部60,70のそれぞれは、基体10の面に垂直方向に延出して形成され、絶縁層20を貫通している。第1のコンタクト部60の一方の端部には、基体10のトランジスタ(ソース領域及びドレイン領域のいずれか一方)が電気的に接続され、他方の端部には強誘電体キャパシタ80が電気的に接続されている。すなわち、第1のコンタクト部60は、トランジスタ及び強誘電体キャパシタ80を電気的に接続する。
【0058】
上述の製造方法で説明したように、第2のコンタクト部70の上面(バリア層(第2のバリア層)54又はプラグ(第2のプラグ)44)は、第1のコンタクト部60のバリア層(第1のバリア層)52の上面よりも低く形成されている。なお、第2のコンタクト部70は、第1のコンタクト部60と同一レベルの絶縁層20に形成されている。
【0059】
図10に示すように、絶縁層20上には第2の絶縁層100が形成され、第2の絶縁層100には第3のコンタクトホール102が形成されている。第3のコンタクトホール102は、第2のコンタクト部70上に位置する。言い換えれば、第2及び第3のコンタクトホール24,102の少なくとも一部同士はオーバーラップしている。そして、第3のコンタクトホール102には、電気的導電性を有する第3のコンタクト部104が形成されている。本実施の形態では、第3のコンタクト部104の下面は、第2のコンタクトホール24の内部において、第2のコンタクト部70の上面と接続されている。第3のコンタクト部104は、第1又は第2のコンタクト部60,70と同様の構造を有していてもよい。第2及び第3のコンタクト部70,104によって、基体10のトランジスタと配線(又はパッド)110との電気的接続が図られている。
【0060】
図10に示す例では、第4のコンタクトホール106が第2の絶縁層100に形成されている。第4のコンタクトホール106は、強誘電体キャパシタ80上に位置する。そして、第4のコンタクトホール106に形成された電気的導電性を有する第4のコンタクト部108によって、強誘電体キャパシタ80(詳しくは上部電極86)と配線(又はパッド)112との電気的接続が図られている。なお、絶縁層20と第2の絶縁層100との間には、上述の製造方法において説明した被覆層90が介在していてもよい。
【0061】
なお、本実施の形態に係る強誘電体メモリでは、強誘電体キャパシタ80の下部電極82がビット線に電気的に接続され、強誘電体キャパシタ80の上部電極86がプレート線に電気的に接続され、トランジスタのゲート電極がワード線に電気的に接続されている。
【0062】
本実施の形態に係る強誘電体メモリによれば、上述の製造プロセスを適用することにより、プラグの酸化防止が可能になるので、信頼性の向上を図ることができる。
【0063】
(第2の実施の形態)
図11は、本発明の第2の実施の形態に係る強誘電体メモリを模式的に示す図である。
【0064】
本実施の形態では、まず、第1及び第2のコンタクトホール22,24のそれぞれのプラグ42,44上と、絶縁層20上を含む領域にバリア層を形成しておく。バリア層は、上述したように第2の導電層を絶縁層20が露出する手前まで研磨することにより単一層に形成してもよいし(上述の図6参照)、第2の導電層を絶縁層20が露出するまで研磨した後、その上にスパッタリング法等によって成膜することにより複数層に形成してもよい。
【0065】
次に、強誘電体キャパシタ80となる積層体を形成した後(上述の図7参照)、かかる積層体をバリア層53が残るようにエッチングする。その場合、少なくとも絶縁層20上にバリア層53を残す。そのためには、エッチングの進行具合(エッチング時間及びエッチャントの性質等)をコントロールすればよい。バリア層53は、その全部を残すようにしてもよく、図11に示すように、強誘電体キャパシタ80の下地となる部分よりも薄くなるように、その表面部分を除去してもよい。絶縁層20上にバリア層53が残るようにしておけば、第2のコンタクトホール24のプラグ44上には、十分な厚さのバリア層を残すことが可能であるので、酸化雰囲気下におけるアニール処理の際に、プラグ44の酸化防止を図ることができる。
【0066】
アニール処理後、バリア層53における絶縁層20上の部分をエッチング等によって除去する。その場合、バリア層53のうち、第2のコンタクトホール24の内部の全部又は一部をさらに除去してもよい。バリア層53の除去工程後、第2のコンタクトホール24のプラグ44は露出していてもよいし、プラグ44上に薄くバリア層が残されていてもよい(上述の図8参照)。
【0067】
本実施の形態によれば、強誘電体キャパシタ80を形成するための積層体81のエッチング工程を、バリア層が残るように行うので、その後の強誘電体キャパシタ80のアニール処理において、第2のコンタクトホール24のプラグ44の酸化防止を図ることができる。また、酸化防止用に新たな層を設ける必要がなく、製造プロセスの簡略化を図ることができる。
【0068】
なお、本実施の形態に係る強誘電体メモリは、上述の製造方法及び上述の実施の形態から導き出せる内容(被覆層を除く)を含む(上述の実施の形態の図8参照)。
【0069】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0070】
【図1】図1は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図2】図2は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図3】図3は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図4】図4は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図5】図5は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図6】図6は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図7】図7は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図8】図8は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図9】図9は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図10】図10は、本発明の第1の実施の形態に係る強誘電体メモリを示す図である。
【図11】図11は、本発明の第2の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【符号の説明】
【0071】
10…基体 20…絶縁層 22…第1のコンタクトホール
24…第2のコンタクトホール 30,32,34…バリア層 40…第1の導電層
42,44…プラグ 50…第2の導電層 51,52,53,54…バリア層
60…第1のコンタクト部 70…第2のコンタクト部 80…強誘電体キャパシタ
81…積層体 82…下部電極 84…強誘電体層 86…上部電極 90…被覆層
100…第2の絶縁層 102…第3のコンタクトホール
104…第3のコンタクト部
【技術分野】
【0001】
本発明は、強誘電体メモリ及びその製造方法に関する。
【背景技術】
【0002】
強誘電体メモリとして、強誘電体キャパシタを選択用トランジスタにスタックする構造が知られている。強誘電体キャパシタと選択用トランジスタの間には、絶縁層が介在し、絶縁層のコンタクトホールに埋め込まれたプラグによって両者の電気的接続が図れている。プラグの形成は、コンタクトホールの内部及び周囲の絶縁層上にプラグ材料である導電層を成膜し、全体を化学的機械的研磨(CMP)法などを適用して研磨することによって行われる。しかしながら、この場合、導電層とその周囲の絶縁層との研磨速度が異なることに起因して、コンタクトホールに導電層のリセス(凹部)が発生する。リセスを残したままにしておくと、強誘電体キャパシタを平坦な面上に形成できず、製造プロセスの安定化が損なわれ、信頼性の低下を招くおそれがある。なお、強誘電体キャパシタの製造プロセスでは、強誘電体層の酸化処理が必要になるので、プラグの酸化を防止することが要求される。
【特許文献1】特開平11−74488号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
本発明の目的は、信頼性の向上が図れる強誘電体メモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0004】
(1)本発明に係る強誘電体メモリの製造方法は、
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方を含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体をエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)前記第2のコンタクトホールの前記プラグの上方を含む領域に、被覆層を形成すること、
を含む。
【0005】
本発明によれば、第2のコンタクトホールのプラグ上を含む領域に被覆層を形成するので、例えば強誘電体キャパシタのアニール処理において、第2のコンタクトホールのプラグの酸化防止を図ることができる。すなわち、バリア層の厚さが不十分である場合や、バリア層がエッチングされ消失している場合でも、第2のコンタクトホールのプラグの酸化防止を図ることができる。
【0006】
なお、本発明において、特定のA層の上方にB層が設けられているとは、A層上に直接B層が設けられている場合と、A層上に他の層を介してB層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
【0007】
(2)この強誘電体メモリの製造方法において、
前記(c)工程で、前記バリア層を、前記絶縁層の上方をさらに含む領域に形成し、
前記(e)工程で、前記積層体と同時に、前記バリア層をエッチングしてもよい。
【0008】
これによれば、積層体のみならずバリア層もエッチングするので、例えば第2のコンタクトホールのプラグ上のバリア層が除去された場合であっても、被覆層によるプラグの酸化防止を図ることができる。
【0009】
(3)この強誘電体メモリにおいて、
前記(f)工程で、前記被覆層を、前記強誘電体キャパシタの表面をさらに含む領域に形成してもよい。
【0010】
これによれば、強誘電体キャパシタの表面にも被覆層を形成するが、被覆層の厚みをコントロールすることによって、例えば強誘電体キャパシタに対するアニール効果は達成される。
【0011】
(4)この強誘電体メモリの製造方法において、
前記(f)工程で、前記被覆層をスパッタリング法によって成膜してもよい。
【0012】
これによれば、スパッタリング法によるカバレージ特性により、強誘電体キャパシタの側面には被覆層が薄く形成されるため、例えば強誘電体キャパシタに対するアニール効果は達成される。
【0013】
(5)この強誘電体メモリの製造方法において、
前記被覆層は、無機絶縁材料から構成されてもよい。
【0014】
(6)この強誘電体メモリの製造方法において、
前記(f)工程後に、酸素雰囲気下においてアニール処理を行うことをさらに含んでもよい。
【0015】
(7)本発明に係る強誘電体メモリの製造方法は、
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方と、前記絶縁層の上方とを含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体を前記バリア層が残るようにエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)酸素雰囲気下においてアニール処理を行うこと、
(g)前記バリア層における前記絶縁層の上方の部分を除去すること、
を含む。
【0016】
本発明によれば、強誘電体キャパシタを形成するための積層体のエッチング工程を、バリア層が残るように行うので、その後の強誘電体キャパシタのアニール処理において、第2のコンタクトホールのプラグの酸化防止を図ることができる。また、酸化防止用に新たな層を設ける必要がなく、製造プロセスの簡略化を図ることができる。
【0017】
(8)この強誘電体メモリの製造方法において、
前記(b)工程前に、前記第1及び第2のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記(b)工程で、前記プラグを前記他のバリア層の内側に形成してもよい。
【0018】
(9)この強誘電体メモリの製造方法において、
前記(b)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第1の導電層を形成し、
前記第1の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成してもよい。
【0019】
(10)この強誘電体メモリの製造方法において、
前記(b)工程の前記研磨工程後に、エッチングによって、前記第1及び第2のコンタクトホールの少なくともいずれか一方の内部における前記第1の導電層の上部をさらに除去してもよい。
【0020】
これによれば、第1の導電層の上部をさらに除去するので、バリア層をさらに厚く形成することが可能になり、バリア効果の向上を図ることができる。
【0021】
(11)この強誘電体メモリの製造方法において、
前記(c)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第2の導電層を形成し、
前記第2の導電層を前記絶縁層の上方に所定の厚さが残るように研磨することによって、前記バリア層を形成してもよい。
【0022】
(12)この強誘電体メモリの製造方法において、
前記(c)工程の前記研磨工程後に、前記バリア層の上方に密着層を形成することをさらに含んでもよい。
【0023】
(13)この強誘電体メモリの製造方法において、
前記(b)及び(c)工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含んでもよい。
【0024】
(14)本発明に係る強誘電体メモリは、
基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層を貫通する第1のコンタクトホールと、
前記第1の絶縁層を貫通する第2のコンタクトホールと、
前記第1のコンタクトホールに形成された第1のコンタクト部と、
前記第2のコンタクトホールに形成された第2のコンタクト部と、
前記第1のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成された第2の絶縁層と、
前記第2のコンタクト部の上方に、前記第2の絶縁層を貫通して形成された第3のコンタクトホールと、
前記第3のコンタクトホールに形成された第3のコンタクト部と、
を含み、
前記第1のコンタクト部は、第1のプラグと、前記第1のプラグの上方に形成された第1のバリア層と、を有し、
前記第2のコンタクト部の上面は、前記第1のバリア層の上面よりも低く形成され、
前記第3のコンタクト部の下面は、前記第2のコンタクトホールの内部において、前記第2のコンタクト部の前記上面と接続されている。
【0025】
(15)この強誘電体メモリにおいて、
前記第2のコンタクト部は、第2のプラグと、前記第2のプラグの上方に形成された第2のバリア層と、を有し、
前記第2のバリア層の上面は、前記第1のバリア層の上面よりも低く形成されていてもよい。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施の形態について図面を参照して説明する。
【0027】
(第1の実施の形態)
図1〜図8は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を模式的に示す図である。
【0028】
図1に示すように、基体10を用意する。基体10は、半導体基板(例えばシリコン基板)である。基体10には、複数のトランジスタ(図示しない)が形成されている。トランジスタは、ソース領域又はドレイン領域となる不純物領域と、ゲート絶縁層と、ゲート電極と、を含む。各トランジスタの間には素子分離領域(図示しない)が形成され、トランジスタ間の電気的絶縁が図られている。本実施の形態では、一例として、1T1C型のスタック構造の強誘電体メモリを製造する。
【0029】
まず、基体10上に絶縁層20を形成する。基体10がシリコン基板である場合、絶縁層20を例えば酸化シリコン層(SiO2層)から形成してもよい。絶縁層20は、基体10における複数のトランジスタが形成された面上に形成する。絶縁層20は、基体10の上面の全部を被覆するように形成してもよく、例えばCVD(Chemical Vapor Deposition)法などの公知技術を適用して形成することができる。
【0030】
図1に示すように、絶縁層20に第1及び第2のコンタクトホール22,24を形成する。第1及び第2のコンタクトホール22,24は、それぞれ、絶縁層20の異なる平面領域に形成する。第1のコンタクトホール22からは、いずれか1つのトランジスタのソース領域又はドレイン領域を露出させ、第2のコンタクトホール24からは、他のトランジスタのソース領域又はドレイン領域を露出させる。なお、第1及び第2のコンタクトホール22,24の形成方法としては、フォトリソグラフィ技術などを適用することができる。
【0031】
図2〜図6に示すように、第1のコンタクトホール22に第1のコンタクト部60を形成し、第2のコンタクトホール24に第2のコンタクト部70を形成する。第1及び第2のコンタクト部60,70は、電気的導電性を有する。
【0032】
まず、図2に示すように、第1及び第2のコンタクトホール22,24のそれぞれの内面に、バリア層(他のバリア層)30を形成する。バリア層30は、スパッタリング等によって成膜することができる。バリア層30は、第1及び第2のコンタクトホール22,24のそれぞれの側面(絶縁層20の端面)及び底面(基体10の上面)に形成し、さらに絶縁層20の上面にも形成する。ただし、バリア層30は、第1及び第2のコンタクトホール22,24を埋めないように形成する。バリア層30は、例えば窒化チタンアルミニウム層(TiAlN層)及び窒化チタン層(TiN層)の少なくともいずれか1層から形成してもよい。
【0033】
次に、図3に示すように、第1及び第2のコンタクトホール22,24のそれぞれの内部及び絶縁層20上に、第1の導電層40を形成する。第1の導電層40は、第1及び第2のコンタクトホール22,24の内部(詳しくはバリア層30で囲まれた内側)を埋め込むように形成する。バリア層30を形成する場合には、バリア層30上に第1の導電層40を形成する。第1の導電層40は、CVD法等によって成膜してもよい。第1の導電層40は、例えばタングステン層(W層)から形成してもよい。
【0034】
その後、図4に示すように、第1の導電層40を研磨することによって、プラグ42,44を形成する。研磨工程では、化学的機械的研磨(CMP:Chemical Mechanical Polishment)法による工程を適用してもよい。本実施の形態では、第1の導電層40の一部及びバリア層30の一部を研磨及び除去する。すなわち、第1の導電層40(及びバリア層30)を、ストッパとなる絶縁層20が露出するまで研磨する。その場合、絶縁層20(例えば酸化シリコン材料)は、第1の導電層40(例えばタングステン材料)よりも研磨されにくい(研磨速度が小さい)ので、第1及び第2のコンタクトホール22,24の内部において、第1の導電層40のリセス(第1及び第2の凹部26,28)が発生する。なお、絶縁層20がバリア層30よりも研磨されにくければ、第1及び第2のコンタクトホール22,24のそれぞれの内部において、バリア層32,34の上部も研磨及び除去される。
【0035】
上述の研磨工程終了後、エッチング(例えばドライエッチング)によって、第1及び第2のコンタクトホール22,24の少なくともいずれか一方の内部における第1の導電層40の上部をさらに除去してもよい。かかるエッチング工程は、第1のコンタクトホール22のみに対して行ってもよく、第2のコンタクトホール24のみに対して行ってもよく、第1及び第2のコンタクトホール22,24の両方に対して行ってもよい。本工程によれば、上述の第1の導電層40のリセス(第1及び第2の凹部26,28)がさらに進行する(深くなる)ので、後述のバリア層52,54を厚く形成することが可能になり、バリア効果の向上を図ることができる。
【0036】
こうして、第1のコンタクトホール22において、その内面に沿ってバリア層32を形成し、バリア層32によって囲まれた内側にプラグ42を形成することができる。また、第2のコンタクトホール24においても同様に、その内面に沿ってバリア層34を形成し、バリア層34によって囲まれた内側にプラグ44を形成することができる。プラグ42,44は、いずれも、絶縁層20の上面よりも低い上面を有している。すなわち、第1及び第2のコンタクトホール22,24には、プラグ42,44上に第1及び第2の凹部26,28が形成されている。
【0037】
次に、図5に示すように、第1の導電層40と同様にして、第2の導電層50を、第1及び第2のコンタクトホール22,24(詳しくは第1及び第2の凹部26,28)のそれぞれの内部及び絶縁層20上に形成する。第2の導電層50は、第1及び第2の凹部26,28を埋め込むように形成する。第2の導電層50は、スパッタリング等によって成膜してもよい。第2の導電層50は、例えば窒化チタンアルミニウム層(TiAlN層)及び窒化チタン層(TiN層)の少なくともいずれか1層から形成してもよい。第2の導電層50は、上述したバリア層30と同一材料から形成してもよい。図5に示すように、第2の導電層50には、第1及び第2のコンタクトホール22,24のそれぞれの上方に、窪み56,58が形成されてもよい。
【0038】
その後、図6に示すように、第2の導電層50を研磨することによって、バリア層51を形成する。第2の導電層50は、化学的機械的研磨(CMP)法によって研磨してもよい。第2の導電層50の研磨工程の内容は、上述した第1の導電層40の研磨工程の内容が該当する。ただし、本工程では、第2の導電層50を絶縁層20上に所定の厚さが残るように研磨する。すなわち、本工程では、第2の導電層50の下地である絶縁層20が露出しないように、絶縁層20が露出する手前で研磨工程を終了させる。これによれば、第2の導電層50のみを研磨すれば足りる(例えば第2の導電層50及び絶縁層20を同時に研磨せずに済む)ので、異種材料間の研磨速度が異なることに起因するリセス発生を防止することができる。なお、第2の導電層50は、少なくとも窪み56,58が解消される程度に研磨することが好ましい。こうすることで、第2の導電層50(バリア層51)の上面を平坦にすることができる。
【0039】
あるいは、変形例として、第2の導電層50を絶縁層20が露出するように研磨してもよい。その場合、第2の導電層50から形成されるバリア層は、第1及び第2のコンタクトホール22,24の内部に形成され、絶縁層20上には形成されない。
【0040】
こうして、第1のコンタクトホール22に第1のコンタクト部60を形成し、第2のコンタクトホール24に第2のコンタクト部70を形成することができる。これによれば、プラグ42,44の形成工程で発生するリセス(第1及び第2の凹部26,28)は、バリア層51の形成によって解消されているので、第1及び第2のコンタクト部60,70の上面と、絶縁層20の上面とをほぼ面一にすることができる。こうすることで、後述の強誘電体キャパシタ80を平坦な面に形成することができる。また、第1のコンタクト部60のバリア層32,51によって、プラグ42に対する拡散防止及び酸化防止が可能になり、第1のコンタクト部60の低抵抗化を図ることができる。このことは、第2のコンタクト部70のバリア層34,51についても同様である。
【0041】
必要があれば、バリア層51上に密着層(図示しない)を形成してもよい。密着層は、バリア層51と同一材料(例えばTiAlN層、TiN層)から形成してもよいし、異なる材料から形成してもよい。バリア層51と同一材料の密着層を形成すれば、バリア層51の薄い部分や剥離部分を被覆できるので、バリア効果のさらなる向上が図れる。密着層は、プラグ42,44よりも、後述の下部電極82に対する密着力が大きい。あるいは、バリア層51が密着機能を兼ねていてもよい。密着層がバリア層51とは異なる材料から形成される場合、密着層は、バリア層51よりも下部電極82に対する密着力がさらに大きくてもよい。
【0042】
図7及び図8に示すように、第1のコンタクト部60(プラグ42)上を含む領域に、強誘電体キャパシタ80を形成する。例えば、強誘電体キャパシタ80を、基体10の面から垂直方向の平面視において、第1のコンタクトホール22及びその周辺領域(絶縁層20)を含む領域に形成する。本実施の形態では、第2のコンタクト部70(プラグ44)上には強誘電体キャパシタ80を形成しない。
【0043】
まず、図7に示すように、下部電極82、強誘電体層84及び上部電極86を順に積層して積層体81を形成する。積層体81は、第1及び第2のコンタクト部60,70(プラグ42,44)上を含む領域に形成する。また、積層体81は、第1及び第2のコンタクトホール22,24の周辺の絶縁層20の領域上にも形成する。
【0044】
下部電極82は、例えばPt、Ir、Ir酸化物(IrOx)、Ru、Ru酸化物(RuOx)、SrRu複合酸化物(SrRuOx)などから形成される。下部電極82は、単一層又は複数層で形成する。下部電極82の形成方法としては、スパッタリング法、真空蒸着法、CVD法などを適用することができる。
【0045】
強誘電体層84は、Pb、Zr、Tiを構成元素として含む酸化物からなるPZT系強誘電体を用いて形成されていてもよい。あるいは、TiサイトにNbをドーピングしたPb(Zr、Ti、Nb)O3(PZTN系)を適用してもよい。あるいは、強誘電体層84はこれらの材料に限定されるものではなく、例えばSBT系、BST系、BIT系、BLT系のいずれを適用してもよい。強誘電体層84の形成方法としては、溶液塗布法(ゾル・ゲル法、MOD(Metal Organic Decomposition)法などを含む)、スパッタ法、CVD(Chemical Vapor Deposition)法、MOCVD(Metal Organic Chemical Vapor Deposition)法などを適用することができる。
【0046】
なお、上部電極86は、下部電極82と同様の材料及び方法を適用して形成することができる。
【0047】
その後、積層体81を所定形状にパターニングする。まず、フォトリソグラフィ技術を適用して、レジスト層Rを積層体81上に形成する。その場合、レジスト層Rは、第1のコンタクト部60(プラグ42)上を含む領域に形成し、第2のコンタクト部70(プラグ44)上には形成しない。そして、積層体81のうち、レジスト層Rから露出する部分(第2のコンタクト部70(プラグ44)上を含む部分)をエッチングする。図7に示すように、絶縁層20上にもバリア層51が形成されている場合には、積層体81と同時にバリア層51もエッチングする。すなわち、積層体81をオーバーエッチングすることによって、バリア層51の不要部分も除去する。エッチングの進行具合に応じて、図8に示すように第2のコンタクトホール24のプラグ44上に薄くバリア層54を残してもよいし、バリア層54を残すことなくプラグ44を露出させてもよい。なお、積層体81及びバリア層51のエッチングは、材質及び膜厚などに応じて適切な方法を選択することができ、ドライエッチング法やウエットエッチング法が例示できる。
【0048】
なお、図7に示す例とは異なり、バリア層51を絶縁層20上に形成せずに、第1及び第2のコンタクトホール22,24の内部のみに形成した場合であっても、積層体81のエッチングによって、第2のコンタクトホール24の内部のバリア層の少なくとも一部が除去されることがある。本実施の形態では、バリア層の形態にかかわらず、プラグの酸化防止効果の高い製造プロセスを提供することができる。
【0049】
こうして、図8に示すように、強誘電体キャパシタ80を形成することができる。図8に示す例では、第1のコンタクト部60のバリア層52を形成する。バリア層52は、第1のコンタクトホール22からその周辺の絶縁層20上に至るように形成されている。また、上述したように、第2のコンタクトホール24では、プラグ44が露出するか又は薄いバリア層54が残る。
【0050】
そこで、本実施の形態では、強誘電体層84の安定化(例えばエッチングダメージ回復)のために行う酸素雰囲気下におけるアニール処理前に、図9に示すように、被覆層90を形成する。被覆層90は、無機絶縁材料から形成してもよく、例えば酸化アルミニウム層(Al2O3層)が挙げられる。被覆層90は、少なくとも第2のコンタクト部70(プラグ44)上を含む領域に形成する。
【0051】
本実施の形態によれば、第2のコンタクトホール24のプラグ44上を含む領域に被覆層90を形成するので、例えば強誘電体キャパシタ80のアニール処理において、第2のコンタクトホール24のプラグ44の酸化防止を図ることができる。すなわち、バリア層54の厚さが不十分である場合や、バリア層54がエッチングされ消失している場合でも、第2のコンタクトホール24のプラグ44の酸化防止を図ることができる。また、上述したように、第2のコンタクトホール24のプラグ44上にバリア層54を残せば、被覆層90及びバリア層54によって、酸化防止効果のさらなる向上を図ることができる。
【0052】
図9に示すように、被覆層90を強誘電体キャパシタ80の表面(上面及び側面)をさらに含む領域に形成してもよい。その場合、強誘電体キャパシタ80の表面の全部を被覆してもよい。強誘電体キャパシタ80の表面を被覆した場合であっても、被覆層90の厚みをコントロールすることによって、強誘電体キャパシタ80に対するアニール効果は達成される。具体的には、被覆層90をスパッタリング法などを適用して成膜し、かかる方法によるカバレージ特性により、被覆層90のうち、強誘電体キャパシタ80の側面に形成される部分を薄くしてもよい。こうすることで、強誘電体キャパシタ80の側面から徐々にアニール効果を達成することができる。また、被覆層90は、基体10の上方の全体に形成してもよい。これによれば、被覆層90をパターニングせずに形成できるので、製造プロセスの容易化を図ることができる。
【0053】
なお、被覆層90が絶縁性を有する場合、アニール処理後、被覆層90をパターニングすることによって、所定の電気的接続を図る。例えば、被覆層90から第2のコンタクト部70を露出させてもよいし、あるいは、強誘電体キャパシタ80の上部電極86を露出させてもよい(図10参照)。
【0054】
本実施の形態に係る強誘電体メモリの製造方法によれば、上述したように、プラグの酸化防止を図ることができるので、信頼性の向上を図ることができる。
【0055】
図10は、本実施の形態に係る強誘電体メモリを模式的に示す図である。この強誘電体メモリは、上述の方法によって製造されたものであってもよく、上述の方法の説明から導くことができる内容を含む。
【0056】
本実施の形態に係る強誘電体メモリは、基体10と、絶縁層(第1の絶縁層)20と、第1及び第2のコンタクト部60,70と、強誘電体キャパシタ80と、を含む。
【0057】
第1及び第2のコンタクト部60,70のそれぞれは、基体10の面に垂直方向に延出して形成され、絶縁層20を貫通している。第1のコンタクト部60の一方の端部には、基体10のトランジスタ(ソース領域及びドレイン領域のいずれか一方)が電気的に接続され、他方の端部には強誘電体キャパシタ80が電気的に接続されている。すなわち、第1のコンタクト部60は、トランジスタ及び強誘電体キャパシタ80を電気的に接続する。
【0058】
上述の製造方法で説明したように、第2のコンタクト部70の上面(バリア層(第2のバリア層)54又はプラグ(第2のプラグ)44)は、第1のコンタクト部60のバリア層(第1のバリア層)52の上面よりも低く形成されている。なお、第2のコンタクト部70は、第1のコンタクト部60と同一レベルの絶縁層20に形成されている。
【0059】
図10に示すように、絶縁層20上には第2の絶縁層100が形成され、第2の絶縁層100には第3のコンタクトホール102が形成されている。第3のコンタクトホール102は、第2のコンタクト部70上に位置する。言い換えれば、第2及び第3のコンタクトホール24,102の少なくとも一部同士はオーバーラップしている。そして、第3のコンタクトホール102には、電気的導電性を有する第3のコンタクト部104が形成されている。本実施の形態では、第3のコンタクト部104の下面は、第2のコンタクトホール24の内部において、第2のコンタクト部70の上面と接続されている。第3のコンタクト部104は、第1又は第2のコンタクト部60,70と同様の構造を有していてもよい。第2及び第3のコンタクト部70,104によって、基体10のトランジスタと配線(又はパッド)110との電気的接続が図られている。
【0060】
図10に示す例では、第4のコンタクトホール106が第2の絶縁層100に形成されている。第4のコンタクトホール106は、強誘電体キャパシタ80上に位置する。そして、第4のコンタクトホール106に形成された電気的導電性を有する第4のコンタクト部108によって、強誘電体キャパシタ80(詳しくは上部電極86)と配線(又はパッド)112との電気的接続が図られている。なお、絶縁層20と第2の絶縁層100との間には、上述の製造方法において説明した被覆層90が介在していてもよい。
【0061】
なお、本実施の形態に係る強誘電体メモリでは、強誘電体キャパシタ80の下部電極82がビット線に電気的に接続され、強誘電体キャパシタ80の上部電極86がプレート線に電気的に接続され、トランジスタのゲート電極がワード線に電気的に接続されている。
【0062】
本実施の形態に係る強誘電体メモリによれば、上述の製造プロセスを適用することにより、プラグの酸化防止が可能になるので、信頼性の向上を図ることができる。
【0063】
(第2の実施の形態)
図11は、本発明の第2の実施の形態に係る強誘電体メモリを模式的に示す図である。
【0064】
本実施の形態では、まず、第1及び第2のコンタクトホール22,24のそれぞれのプラグ42,44上と、絶縁層20上を含む領域にバリア層を形成しておく。バリア層は、上述したように第2の導電層を絶縁層20が露出する手前まで研磨することにより単一層に形成してもよいし(上述の図6参照)、第2の導電層を絶縁層20が露出するまで研磨した後、その上にスパッタリング法等によって成膜することにより複数層に形成してもよい。
【0065】
次に、強誘電体キャパシタ80となる積層体を形成した後(上述の図7参照)、かかる積層体をバリア層53が残るようにエッチングする。その場合、少なくとも絶縁層20上にバリア層53を残す。そのためには、エッチングの進行具合(エッチング時間及びエッチャントの性質等)をコントロールすればよい。バリア層53は、その全部を残すようにしてもよく、図11に示すように、強誘電体キャパシタ80の下地となる部分よりも薄くなるように、その表面部分を除去してもよい。絶縁層20上にバリア層53が残るようにしておけば、第2のコンタクトホール24のプラグ44上には、十分な厚さのバリア層を残すことが可能であるので、酸化雰囲気下におけるアニール処理の際に、プラグ44の酸化防止を図ることができる。
【0066】
アニール処理後、バリア層53における絶縁層20上の部分をエッチング等によって除去する。その場合、バリア層53のうち、第2のコンタクトホール24の内部の全部又は一部をさらに除去してもよい。バリア層53の除去工程後、第2のコンタクトホール24のプラグ44は露出していてもよいし、プラグ44上に薄くバリア層が残されていてもよい(上述の図8参照)。
【0067】
本実施の形態によれば、強誘電体キャパシタ80を形成するための積層体81のエッチング工程を、バリア層が残るように行うので、その後の強誘電体キャパシタ80のアニール処理において、第2のコンタクトホール24のプラグ44の酸化防止を図ることができる。また、酸化防止用に新たな層を設ける必要がなく、製造プロセスの簡略化を図ることができる。
【0068】
なお、本実施の形態に係る強誘電体メモリは、上述の製造方法及び上述の実施の形態から導き出せる内容(被覆層を除く)を含む(上述の実施の形態の図8参照)。
【0069】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【0070】
【図1】図1は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図2】図2は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図3】図3は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図4】図4は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図5】図5は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図6】図6は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図7】図7は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図8】図8は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図9】図9は、本発明の第1の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【図10】図10は、本発明の第1の実施の形態に係る強誘電体メモリを示す図である。
【図11】図11は、本発明の第2の実施の形態に係る強誘電体メモリの製造方法を示す図である。
【符号の説明】
【0071】
10…基体 20…絶縁層 22…第1のコンタクトホール
24…第2のコンタクトホール 30,32,34…バリア層 40…第1の導電層
42,44…プラグ 50…第2の導電層 51,52,53,54…バリア層
60…第1のコンタクト部 70…第2のコンタクト部 80…強誘電体キャパシタ
81…積層体 82…下部電極 84…強誘電体層 86…上部電極 90…被覆層
100…第2の絶縁層 102…第3のコンタクトホール
104…第3のコンタクト部
【特許請求の範囲】
【請求項1】
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方を含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体をエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)前記第2のコンタクトホールの前記プラグの上方を含む領域に、被覆層を形成すること、
を含む、強誘電体メモリの製造方法。
【請求項2】
請求項1記載の強誘電体メモリの製造方法において、
前記(c)工程で、前記バリア層を、前記絶縁層の上方をさらに含む領域に形成し、
前記(e)工程で、前記積層体と同時に、前記バリア層をエッチングする、強誘電体メモリの製造方法。
【請求項3】
請求項1又は請求項2記載の強誘電体メモリにおいて、
前記(f)工程で、前記被覆層を、前記強誘電体キャパシタの表面をさらに含む領域に形成する、強誘電体メモリの製造方法。
【請求項4】
請求項1から請求項3のいずれかに記載の強誘電体メモリの製造方法において、
前記(f)工程で、前記被覆層をスパッタリング法によって成膜する、強誘電体メモリの製造方法。
【請求項5】
請求項1から請求項4のいずれかに記載の強誘電体メモリの製造方法において、
前記被覆層は、無機絶縁材料からなる、強誘電体メモリの製造方法。
【請求項6】
請求項1から請求項5のいずれかに記載の強誘電体メモリの製造方法において、
前記(f)工程後に、酸素雰囲気下においてアニール処理を行うことをさらに含む、強誘電体メモリの製造方法。
【請求項7】
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方と、前記絶縁層の上方とを含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体を前記バリア層が残るようにエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)酸素雰囲気下においてアニール処理を行うこと、
(g)前記バリア層における前記絶縁層の上方の部分を除去すること、
を含む、強誘電体メモリの製造方法。
【請求項8】
請求項1から請求項7のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)工程前に、前記第1及び第2のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記(b)工程で、前記プラグを前記他のバリア層の内側に形成する、強誘電体メモリの製造方法。
【請求項9】
請求項1から請求項8のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第1の導電層を形成し、
前記第1の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成する、強誘電体メモリの製造方法。
【請求項10】
請求項9記載の強誘電体メモリの製造方法において、
前記(b)工程の前記研磨工程後に、エッチングによって、前記第1及び第2のコンタクトホールの少なくともいずれか一方の内部における前記第1の導電層の上部をさらに除去する、強誘電体メモリの製造方法。
【請求項11】
請求項1から請求項10のいずれかに記載の強誘電体メモリの製造方法において、
前記(c)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第2の導電層を形成し、
前記第2の導電層を前記絶縁層の上方に所定の厚さが残るように研磨することによって、前記バリア層を形成する、強誘電体メモリの製造方法。
【請求項12】
請求項11記載の強誘電体メモリの製造方法において、
前記(c)工程の前記研磨工程後に、前記バリア層の上方に密着層を形成することをさらに含む、強誘電体メモリの製造方法。
【請求項13】
請求項9から請求項12のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)及び(c)工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含む、強誘電体メモリの製造方法。
【請求項14】
基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層を貫通する第1のコンタクトホールと、
前記第1の絶縁層を貫通する第2のコンタクトホールと、
前記第1のコンタクトホールに形成された第1のコンタクト部と、
前記第2のコンタクトホールに形成された第2のコンタクト部と、
前記第1のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成された第2の絶縁層と、
前記第2のコンタクト部の上方に、前記第2の絶縁層を貫通して形成された第3のコンタクトホールと、
前記第3のコンタクトホールに形成された第3のコンタクト部と、
を含み、
前記第1のコンタクト部は、第1のプラグと、前記第1のプラグの上方に形成された第1のバリア層と、を有し、
前記第2のコンタクト部の上面は、前記第1のバリア層の上面よりも低く形成され、
前記第3のコンタクト部の下面は、前記第2のコンタクトホールの内部において、前記第2のコンタクト部の前記上面と接続されている、強誘電体メモリ。
【請求項15】
請求項13記載の強誘電体メモリにおいて、
前記第2のコンタクト部は、第2のプラグと、前記第2のプラグの上方に形成された第2のバリア層と、を有し、
前記第2のバリア層の上面は、前記第1のバリア層の上面よりも低く形成されている、強誘電体メモリ。
【請求項1】
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方を含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体をエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)前記第2のコンタクトホールの前記プラグの上方を含む領域に、被覆層を形成すること、
を含む、強誘電体メモリの製造方法。
【請求項2】
請求項1記載の強誘電体メモリの製造方法において、
前記(c)工程で、前記バリア層を、前記絶縁層の上方をさらに含む領域に形成し、
前記(e)工程で、前記積層体と同時に、前記バリア層をエッチングする、強誘電体メモリの製造方法。
【請求項3】
請求項1又は請求項2記載の強誘電体メモリにおいて、
前記(f)工程で、前記被覆層を、前記強誘電体キャパシタの表面をさらに含む領域に形成する、強誘電体メモリの製造方法。
【請求項4】
請求項1から請求項3のいずれかに記載の強誘電体メモリの製造方法において、
前記(f)工程で、前記被覆層をスパッタリング法によって成膜する、強誘電体メモリの製造方法。
【請求項5】
請求項1から請求項4のいずれかに記載の強誘電体メモリの製造方法において、
前記被覆層は、無機絶縁材料からなる、強誘電体メモリの製造方法。
【請求項6】
請求項1から請求項5のいずれかに記載の強誘電体メモリの製造方法において、
前記(f)工程後に、酸素雰囲気下においてアニール処理を行うことをさらに含む、強誘電体メモリの製造方法。
【請求項7】
(a)基体の上方に形成された絶縁層に、第1及び第2のコンタクトホールを形成すること、
(b)前記第1及び第2のコンタクトホールのそれぞれの内部に、前記絶縁層の上面よりも低い上面を有するプラグを形成すること、
(c)前記第1及び第2のコンタクトホールのそれぞれの前記プラグの上方と、前記絶縁層の上方とを含む領域に、バリア層を形成すること、
(d)下部電極、強誘電体層及び上部電極を順に積層して積層体を形成すること、
(e)前記積層体を前記バリア層が残るようにエッチングすることによって、前記第1のコンタクトホールの前記プラグの上方を含む領域に、強誘電体キャパシタを形成すること、
(f)酸素雰囲気下においてアニール処理を行うこと、
(g)前記バリア層における前記絶縁層の上方の部分を除去すること、
を含む、強誘電体メモリの製造方法。
【請求項8】
請求項1から請求項7のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)工程前に、前記第1及び第2のコンタクトホールのそれぞれの内面に、他のバリア層を形成することをさらに含み、
前記(b)工程で、前記プラグを前記他のバリア層の内側に形成する、強誘電体メモリの製造方法。
【請求項9】
請求項1から請求項8のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第1の導電層を形成し、
前記第1の導電層を前記絶縁層が露出するまで研磨することによって、前記プラグを形成する、強誘電体メモリの製造方法。
【請求項10】
請求項9記載の強誘電体メモリの製造方法において、
前記(b)工程の前記研磨工程後に、エッチングによって、前記第1及び第2のコンタクトホールの少なくともいずれか一方の内部における前記第1の導電層の上部をさらに除去する、強誘電体メモリの製造方法。
【請求項11】
請求項1から請求項10のいずれかに記載の強誘電体メモリの製造方法において、
前記(c)工程で、
前記第1及び第2のコンタクトホールのそれぞれの内部及び前記絶縁層の上方に、第2の導電層を形成し、
前記第2の導電層を前記絶縁層の上方に所定の厚さが残るように研磨することによって、前記バリア層を形成する、強誘電体メモリの製造方法。
【請求項12】
請求項11記載の強誘電体メモリの製造方法において、
前記(c)工程の前記研磨工程後に、前記バリア層の上方に密着層を形成することをさらに含む、強誘電体メモリの製造方法。
【請求項13】
請求項9から請求項12のいずれかに記載の強誘電体メモリの製造方法において、
前記(b)及び(c)工程の少なくともいずれか一方の研磨工程は、化学的機械的研磨法による工程を含む、強誘電体メモリの製造方法。
【請求項14】
基体と、
前記基体の上方に形成された第1の絶縁層と、
前記第1の絶縁層を貫通する第1のコンタクトホールと、
前記第1の絶縁層を貫通する第2のコンタクトホールと、
前記第1のコンタクトホールに形成された第1のコンタクト部と、
前記第2のコンタクトホールに形成された第2のコンタクト部と、
前記第1のコンタクト部の上方を含む領域に、下部電極、強誘電体層及び上部電極が順に積層して形成された強誘電体キャパシタと、
前記第1の絶縁層の上方に形成された第2の絶縁層と、
前記第2のコンタクト部の上方に、前記第2の絶縁層を貫通して形成された第3のコンタクトホールと、
前記第3のコンタクトホールに形成された第3のコンタクト部と、
を含み、
前記第1のコンタクト部は、第1のプラグと、前記第1のプラグの上方に形成された第1のバリア層と、を有し、
前記第2のコンタクト部の上面は、前記第1のバリア層の上面よりも低く形成され、
前記第3のコンタクト部の下面は、前記第2のコンタクトホールの内部において、前記第2のコンタクト部の前記上面と接続されている、強誘電体メモリ。
【請求項15】
請求項13記載の強誘電体メモリにおいて、
前記第2のコンタクト部は、第2のプラグと、前記第2のプラグの上方に形成された第2のバリア層と、を有し、
前記第2のバリア層の上面は、前記第1のバリア層の上面よりも低く形成されている、強誘電体メモリ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2006−66797(P2006−66797A)
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願番号】特願2004−250311(P2004−250311)
【出願日】平成16年8月30日(2004.8.30)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成18年3月9日(2006.3.9)
【国際特許分類】
【出願日】平成16年8月30日(2004.8.30)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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