触媒及び化学気相蒸着法を用いて銅配線及び薄膜を形成する方法
【課題】触媒を使用した銅ＣＶＤ方法として、ピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填して銅配線導電体を形成する方法を提供すること。
【解決手段】能動及び受動素子を配線連結するために、銅配線導電体を形成する方法が開示される。ここに開示された発明は、触媒と共に銅を配線導電体物質の原料とするＣＶＤ工程を含む。トレンチ、ビアホール、コンタクト、広い受動素子だけでなく電力素子と電力線のための大きいトレンチとホールを充填する配線方法がここに開示されて提供される。ここに提示された他の方法は、狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅ＣＶＤで充填する方法であり、湿式または乾式エッチバックまたは高温プラズマエッチバック工程により後続工程段階に備えて除去されるように扁平な最上部の表面に非常に薄い薄膜を形成する方法である。
【解決手段】能動及び受動素子を配線連結するために、銅配線導電体を形成する方法が開示される。ここに開示された発明は、触媒と共に銅を配線導電体物質の原料とするＣＶＤ工程を含む。トレンチ、ビアホール、コンタクト、広い受動素子だけでなく電力素子と電力線のための大きいトレンチとホールを充填する配線方法がここに開示されて提供される。ここに提示された他の方法は、狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅ＣＶＤで充填する方法であり、湿式または乾式エッチバックまたは高温プラズマエッチバック工程により後続工程段階に備えて除去されるように扁平な最上部の表面に非常に薄い薄膜を形成する方法である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体技術領域のサブミクロン級でトレンチ、ビアホール、コンタクト及び薄膜のような銅系配線を触媒を使用した化学気相蒸着（ＣＶＤ）によって形成する方法に関する。
【背景技術】
【０００２】
信号及び電力線を提供するだけでなく能動及び受動素子を配線連結することは半導体関連製品生産工程で重要な役割を担当する。
【０００３】
最も広く使われる方法は蒸着、エッチング等によってアルミニウム系金属を使用する方法である。アルミニウム合金は製造及び入手が比較的容易で安いからである。しかし、アルミニウム合金は熱的応力及び高い電気的応力に弱く、主に粒子サイズに起因するエレクトロマイグレーション問題として知られた破損を招く。
【０００４】
それだけでなく、素子のデザインルールが厳しくなるにつれ、アルミニウム合金の粒子サイズは前述したエレクトロマイグレーション関連問題のためにより注目されている。アルミニウム合金は一般に良好な導電体と知られており、ＲＣ時間遅延のような電気的性能要求条件を含む配線要求条件を満足する。
【０００５】
最近に回路密度が急激に増加するにつれて、エレクトロマイグレーション問題が少なく、配線導電体の強い物理的特性だけでなく短時間遅延、より優れた電気伝導度観点で高性能素子がさらに望ましくなった。結果的に、より優れた伝導性物質、特に銅物質でアルミニウム合金に代えようとする研究が活発になっている。
【０００６】
銅は高い電気伝導度を有する長所があるが、その中でも、銅はエレクトロマイグレーション問題は少ないのに対してより多くの電流を運搬でき、アルミニウムに比べて堅い。一方、アルミニウムより堅いために“蒸着後−エッチング過程”が直ちに適用されるアルミニウム合金のエッチングより難しい。したがって配線導電体を形成するために、例えばダマシン工程が使われる。ここではトレンチが絶縁膜上にエッチングで形成された後、銅で充填される。その上、一つが他のものの上部に位置している、相異なる二層内の二つの導電体を連結するためにビアホールまたはコンタクトホールが利用される。このような場合、二重ダマシン工程が使われうるが、ここでは一つが他のものの上部に位置している、隣接した二層にビアホールまたはコンタクトホールとトレンチを形成する二段階工程後に一回の工程で前記ビアホールまたはコンタクトホールとトレンチを銅で充填する。
【０００７】
トレンチとホールとを充填する公知の技術としては電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ：ＥＰ）方法がある。しかし、この工程は従来の半導体製造工程とあまり適していない。また、この工程は多少複雑であって量産環境で高収率を達成するためにはさらに開発される必要がある。従来の半導体素子の製造工程に符合するために、化学気相蒸着（ＣＶＤ）またはスパッタリングのような物理的気相蒸着（ＰＶＤ）の使用が望ましい。トレンチ及びホールを使用して配線導電体を形成するためにスパッタリング技術を使用する時、深いトレンチまたは深いホールの上端開口部の近くでピンチ−オフ現象が発生する。換言すれば、トレンチやホールの残りの部分が充填される前に開口部の上端が閉塞されてしまう。これはＰＶＤ工程中に一般に発生する、“目視線”に沿う“直進”蒸着という特異な性質のためである。これがサブミクロン級半導体素子の製造にスパッタリングが適していない理由である。
【０００８】
一方、ＣＶＤ方法の使用は薄膜を核形成し、これを成長可能にすると知られている。ＣＶＤ方法は段差被覆性にも優れると知られていて、蒸着された膜または薄膜は角だけでなく扁平な部分（最上部と底部の扁平な部分）と側壁もよく被覆する。しかし、基板温度が約２００℃で銅物質がＣＶＤで蒸着される時に膜成長速度が５０ｎｍ／分以下に落ちるが、これは低速と見なされるだけでなく薄膜の核形成後に成長開始時に島のように成長するために膜表面の凸凹が生じると報告された。
【０００９】
ＣＶＤ方法が薄膜形成に利用される時に薄膜のかなり低い成長速度と薄膜表面の凸凹という前述した問題を解決するために、表面上に触媒を利用する化学的蒸着方法がＬｅｅによる米国出願第０９／５５４,４４４号に提案された。ここで提案された化学気相蒸着法はハロゲン元素族に属するヨードまたはブロムを触媒としてＣＶＤと共に使用することを提案している。この方法は銅膜の成長速度をだいぶ増加させるだけでなく結果物である膜表面の凸凹を減少させる。
【００１０】
本発明は後述するように、触媒を使用したＣＶＤでトレンチ、ビアホール、コンタクト及び薄膜のような銅配線導電体を形成する方法を提案する。
【発明の開示】
【００１１】
触媒を使用した銅ＣＶＤ方法として、ピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填して銅配線導電体を形成する方法が開示されて提供される。
【００１２】
本発明の第１態様では、ヨードまたはブロムを触媒として銅ＣＶＤ方法と共に使用して、願わないピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。この方法はトレンチとホールの底部をピンチ−オフやボイドの発生なしに非常に速く充填し、トレンチやホールが底部から上部に充填されるにつれて蒸着速度が減少して、最上面で銅が最低速度で蒸着される。ＰＶＤ方法のような従来の方法とは異なり、触媒を使用した銅ＣＶＤはトレンチとホールの上端開口部でピンチ−オフを起こさない。
【００１３】
本発明の第２態様では、狭くて深いトレンチと小径で深いホール中に本発明の第１態様で説明した方法を反復的に適用して銅層を形成する方法が開示されて提供される。この方法はトレンチとホール深さだけの銅物質を許して、深いトレンチとホールが銅で充填される。一方、スパッタリング技術のような従来の方法はこのような深い浸透を許さない。
【００１４】
本発明の第３態様では、最上面に非常に薄い銅層を形成する方法が開示されて提供される。これにより、薄い銅層は次の工程段階に備えてエッチバック手段で除去できるが、このような除去は普通高コストのＣＭＰ方法で行われる。通常、一般の電気メッキ技術も次の工程段階に備えて最上面に形成された銅を除去するのにＣＭＰを必要とする。
【００１５】
本発明の実施例、長所と共に本発明は、添付した図面と共に後述される実施例の詳細な説明を参照すれば最もよく理解される。
【発明を実施するための最良の形態】
【００１６】
本発明によれば、回路の信号及び電力線、シリコンウェーハ上の素子と他の要素との間だけでなく能動及び受動要素を配線連結するために、触媒を使用した銅ＣＶＤ工程で銅配線導電体を形成する方法が開示されて提供される。より詳細には、配線のためのトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。本発明の他の態様によれば、広い受動要素だけでなく電力素子と電力線のホールと広いトレンチとを充填する方法がここに開示されて提供される。本発明のまた他の態様によれば、電気メッキのような従来の方法を使用できない狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅ＣＶＤで充填する方法も開示される。この方法は後に経済的な理由で陥没部の残りを電気メッキするためのシード層を蒸着する手段としても使われうる。本発明の他の目的の態様は、銅配線導電体の形成に付加して、ウェーハ表面の扁平な最上部に非常に薄い膜層を形成する方法を提供する。それにより、扁平な最上部の薄膜は次の工程段階に備えて湿式または乾燥式エッチバックまたは高温プラズマエッチバック工程により除去できる。これにより、非常に高いＣＭＰ方法を使用する必要がなくなる。
【００１７】
本発明によれば、触媒を使用した銅ＣＶＤの使用は底部から上部への銅の蒸着を可能にし、窮極的には、例えばトレンチの上端開口部にピンチ−オフやトレンチ内部にボイドが生じる問題なしにトレンチが充填される。さらに、本発明によれば、トレンチの底部で蒸着速度が速くて、二つのトレンチ間の扁平な最上部とトレンチの側壁で遅いために、触媒を利用する銅ＣＶＤはトレンチ、ビアホール及びコンタクトを銅で充填する理想的な工程である。特に、扁平な最上部での蒸着速度が最も遅いが、他の従来の方法に比べて銅の薄膜を蒸着する速度が速いために触媒を使用した銅ＣＶＤは扁平な表面に薄い銅層を蒸着する優れた方法である。しかし、膜厚さが厚くなるにつれて蒸着速度は急激に減少する。より厚い膜を形成するために、“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要があり、これはここに開示された本発明の一態様である。
【００１８】
図１ｃを参照すれば、“底部を先に充填してから速く蒸着する”現象後の推論は２つである。まず、図１ｃで触媒は良い表面活性剤として作用し、銅原子は銅シード層の表面上で周辺を非常に速くまわる。シード層上に銅層が積もるにつれて、銅膜は成長する表面積がトレンチまたはホール中の制限された空間で最小化される方式で成長する。他の推論は、銅膜が成長するにつれて表面積は減少し、これにより触媒の“密度”が増加する。これは銅成長速度を増加させ、蒸着速度はトレンチやホールの外側より速くなる。成長速度はトレンチまたはホールの底部で一般に最も速いが、これは表面積の減少速度がトレンチまたはホールの底部で一般に最も速いからである。同じ理由で、トレンチまたはホール底部の角部が先に充填される。ここで、後述する詳細な説明から分かるが、望ましい触媒はハロゲン元素族、より詳細にはヨードとブロムである。
【００１９】
本発明による触媒を使用した銅ＣＶＤを簡略に説明すれば次の通りである。図１ａを参照すれば、トレンチ１２０が基板１００上部の絶縁膜１１０中に形成される。図１ｂで、導電性物質が絶縁膜１１０及び基板１００に浸透することを防止するバリヤー膜１３０が基板の最上部に先に形成される。次に、銅シード層１４０がバリヤー膜１３０の上部に形成される。次の段階は図１ｃに示されたように触媒１５０を加えることである。最後に、図１ｄに示されたように銅ＣＶＤによって銅物質が蒸着される。
【００２０】
図１ｅは、銅で充填されたビアホール列の断面を示すＳＥＭ写真である。図１ｅはトレンチ中の銅層に比べて最上面の銅層が薄いことを示す。図１ｆは銅で充填されたビアホールアレイの上面を傾いた角度で撮ったＳＥＭ写真である。図１ｇは銅が部分的に充填されたビアホールの断面を示すＳＥＭ写真であって、銅がビアホールの底部から上部に充填されることを示す。図１ｈは銅が部分的に充填されたトレンチの断面を示すＳＥＭ写真であって、銅がトレンチの底部から上部に充填されることを示す。
【００２１】
配線導電体を形成するために本発明により触媒を使用した銅ＣＶＤを使用すれば次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに非常に適している。なぜなら前述した方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第２に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにＣＭＰで除去されねばならない物質を減らす長所がある。第３に、触媒を使用したＣＶＤで前述したＣＭＰ工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて経済的である。
【００２２】
本発明は後述する詳細な例示的で望ましい実施例を参照してよく理解できる。半導体素子を製造するにおいて、配線導電体を形成するために触媒を使用した銅ＣＶＤで配線導電体を形成するいくつかの例示的な方法が本発明によって開示されて提供される。当業者であれば本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えうる。したがって本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【００２３】
＜第１実施例＞
触媒を使用した銅ＣＶＤ方法でトレンチ、ビアホール及びコンタクトのような配線導電体を形成する方法が後述される。
【００２４】
最初の段階はサンプルを備えることである。図１ａはシリコン基板１００または絶縁膜１１０中のホール１２０をエッチングしたダマシン構造を示す。これは典型的なダマシン構造である。ホール１２０の最上端開口部の大きさはその幅が５００ｎｍであり、縦横比は２：１である（したがって、ホール１２０の深さは１,０００ｎｍである）。図１ｂを参照すれば、ホール１２０を含む全面にタンタル窒化膜ＴａＮ １３０がスパッタリングで被覆される。このタンタル窒化膜は導電性物質１４０を蒸着する間に絶縁膜１１０に浸透することを防止するバリヤー膜である。そうしなければ、このような浸透は半導体−絶縁体関係の基本的な保全性を変更することによって、配線導電体を形成する目的を挫折させる。バリヤー膜として適した他の物質はＴａ、Ｔｉ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである。いくつかの絶縁膜は銅の浸透を阻止する性質があって、このような絶縁物質は銅に対するバリヤー膜として作用すると知られている。図１ｂを参照すれば、バリヤー膜１３０の上部に銅シード層１４０がスパッタリングで形成される。シード層の厚さは絶縁膜１１０の上部で３０ｎｍと測定され、ホールの内壁では約３ｎｍと測定された。最も望ましいモード数値は絶縁膜１１０の上部で測定された約３０ｎｍである。
【００２５】
図１ｃを参照すれば、５Ｔｏｒｒ真空で特殊制作した反応チャバを利用して前述したように備えられたサンプルを触媒１５０のヨード化エチルで処理する。後続的に、図１ｄに示したように、ホールが銅１６０で充填されるように、シリコン基板サンプルを銅原料物質（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）で３分間１８０℃、５Ｔｏｒｒ全体圧力のうち銅原料物質（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）分圧０.７Ｔｏｒｒ下でアルゴン運搬ガスと共に処理する。ここで、リガンド（ｈｆａｃ）はｈｅｘａフルオロアセチルアセトネートを意味し、リガンド（ｖｔｍｓ）はビニールトリメチルシランを意味する。これにより図１ｅないし図１ｈのＳＥＭ写真を得る。
【００２６】
図１ｅはピンチ−オフとボイドなしに均一に充填されたホールの断面を示す。図１ｆは完全に充填されたホールの上面を示す。図１ｇは充填段階初期に得たＳＥＭ写真であって、ホールの底部から上部に充填されることを示す。図１ｈもトレンチの底部から上部に銅が充填されることを示すＳＥＭ写真である。
【００２７】
図１ｇ及び図１ｈで分かるように、銅層はトレンチとホールの底部で速く成長し、トレンチ及びホールの最上部と内部でボイドピンチ−オフなしに上部側に成長する。銅層がトレンチ及びホール外側で１００ｎｍだけ成長しても、トレンチ及びホールの上部と内部にピンチ−オフやボイドが発生しないことを確認した。
【００２８】
＜第２実施例＞
シリコン基板に埋め込まれた配線導電体は多様な形と大きさを有する。電力及び信号適用のための配線導電体は一般に大きい。しかし、前記の第１実施例で説明したような本発明による触媒を使用した銅ＣＶＤに基づいた銅充填方法は、入力／出力（Ｉ／Ｏ）信号及び電力線のためのパッドのように非常に小さな縦横比の広い面積を充填するには適していない。
【００２９】
アルミニウム合金のような他の“柔らかい”金属とは異なって銅をエッチングすることが難しいために、本発明による銅蒸着方法と共にダマシン構造が使われねばならず、本発明による銅充填方法を使用するためには小さな縦横比を有する大きいトレンチが形成されねばならない。
【００３０】
図１ｉを参照すれば、絶縁膜１９０中に大きいトレンチ１９２が形成されている。しかし、本発明による銅充填方法はこのような過度に大きいトレンチの充填に適していない。図１ｊに示したパターンは本発明による銅充填方法で伝導性“パッド”を形成するために、前記の第１実施例で説明された銅充填方法を活用する例である。一方、連続的な導電層を形成するのにいくつかの狭いトレンチが必要である。前記の全体トレンチ領域を充填しすぎれば良好な導電性“パッド”が提供される。図１ｊを参照すれば、全体トレンチ領域１９０中に多くの柱１９４と壁１９６がある。これにより多くの狭いトレンチ１９８が提供される。このような構造は信号Ｉ／Ｏ端子及び電力線のための伝導性“パッド”を形成するために、前記第１実施例で説明された本発明による銅充填方法を活用するより適当である。
【００３１】
＜第３実施例＞
第１実施例で既に説明したように、図２ａを参照すれば、最上面だけでなくトレンチ２２０内部にバリヤー膜２３０とシード層２４０を有するシリコン基板サンプルが備えられる。一般に、スパッタリング方法がシード層２４０だけでなくバリヤー膜２３０を形成するのに利用される。しかし、トレンチ及びビアホールの上端開口部が狭い場合にはＴａＮまたはＴｉＮを使用してバリヤー膜２３０を形成するのにＣＶＤ方法が利用されることがあり、またシード層２４０を形成するのに触媒としてヨード化エチルを使用する銅ＣＶＤ方法も利用されうる。銅原料物質（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）は第１実施例と同様にここに再び使われる。
【００３２】
触媒ヨード化エチルは、図１ｃに示したように触媒を使用した銅ＣＶＤによって追加的な銅層２６０を形成する時にも加わりうるが、２次銅層２６０は電気メッキするための電極として使われるのに十分な厚さ（１００ｎｍ以下）で形成する。電気メッキで完全に充填された銅層２７０が図２ｂに示される。
【００３３】
この例示的な実施例は多少広いトレンチ、ビアホール及びコンタクトを充填する経済的な方法である。触媒を使用した銅ＣＶＤに使われる銅原料物質が電気メッキに使われる銅原料物質よりはるかに高いからである。
【００３４】
＜第４実施例＞
一般に、二重ダマシン構造に電気メッキを使用することは難しいが、これは図３ａでスタックされたトレンチ３２４で表現されたようにビアホールとスタックされたトレンチが深いからである。本発明による触媒を使用した銅充填方法はこのような二重ダマシン構造の状況でより適した方法である。
【００３５】
図３ａを参照すれば、導電層３４２が基板３００上面の第１絶縁膜３１０上にパターニングされている。導電体パターン３４２を有する第１絶縁膜３１０を通常の方法で平坦化した後、第２絶縁膜３１２が第１絶縁膜３１０上に蒸着され、コンタクトホール３２２が第２絶縁膜３１２内にエッチングされる。第３絶縁膜３１４を形成した後、トレンチ３２４がエッチングされる。結果的に、トレンチ３２４とコンタクトホール３２２とを含む二重ダマシン構造が形成される。次に、図３ｂを参照すれば、後続工程中に伝導性物質が絶縁膜に浸透することを防止するバリヤー膜３０２を全面に被覆した後、トレンチ３２４とコンタクトホール３２２とを充填するために銅シード層３４４がヨード化エチルを触媒として使用する銅ＣＶＤ方法で形成される。シード層３４４の成長周期中にコンタクトホール３２２は図３ｂに示したように銅で充填される。一般に、ホールはトレンチより非常に速く銅で充填されるために、触媒を使用した銅ＣＶＤ方法でホールは既に充填されたが、まだ充填が終わってないトレンチを充填するのには電気メッキ技術が利用されうる。後続的に、トレンチ３２４は図３ｃのように銅層３５２を電気メッキすることによって充填される。銅シード層３４４は銅シード層３４４が電気メッキの電極として使われうるほど厚くせねばならない（望ましくは１００ｎｍ以下）。
【００３６】
本発明によれば、ピンチ−オフとボイド発生なしにトレンチ、ビアホール及びコンタクトを銅で充填する。
【００３７】
＜第５実施例＞
回路密度が増加するにつれてデザインルールは益々厳しくなり、トレンチとホールの上端開口部は益々狭くなって小さくなる。このような場合に、触媒は底部に深く浸透できなくて従来のスパッタリング方法は銅シード層を形成するのに適していない。したがって“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要がある。本実施例ではこのような場合の解決法を提示する。
【００３８】
図４を参照すれば、第１実施例で説明されたように、シリコン基板４１０上の絶縁膜４２０中にトレンチまたはホールを形成した後、ＴｉＮまたはＴａＮを使用してバリヤー膜４３０を形成する。銅シード層４４０を形成するために、銅シード層の厚さが７０ｎｍを超えない（扁平な上面で測定した時）まで“触媒を加えてから銅を蒸着する”サイクルを少なくとも２回連続して反復的に行う。後続的に、前述した方法で形成された銅シード層が２次銅層４５０を形成するための電気メッキの電極として使われうる。
【００３９】
本発明によれば、ピンチ−オフとボイドのない銅層４５０を、第１銅シード層４４０を電極として使用する電気メッキ方法で製造する。
【００４０】
最後に、図４の導電体の扁平な上面を、後続工程で銅配線導電体を形成する段階を行うために必ず除去せねばならない。
【００４１】
＜第６実施例＞
本発明によれば、触媒を使用した銅ＣＶＤで配線導電体を形成する方法は既に言及したように多くの長所を有する。まず、銅層成長速度はトレンチ、ビアホール及びコンタクトのように狭くて深い構造の底部で最も速い。順次に銅層が成長するにつれて成長速度は急激に減少し、一般に上面で最も遅くなる。結果的に、例えば図５ａを参照すれば、トレンチ５２０は銅で速く充填されるが、上面には銅層５５４が一般に遅く成長して薄い銅層５５４だけ形成される。後続の段階で、良好な配線導電体を形成するために、導電層５３０、５４０、５５４は導電体の次の層が積もるように除去されねばならない。
【００４２】
図５ｂは、本発明によって図５ａの上部導電層５３０、５４０、５５４を従来のＣＭＰ方法で除去して平坦化する方法を示す。
【００４３】
＜第７実施例＞
これは本発明によって図５ａの上部導電層５３０、５４０、５５４をＣＭＰ方法で除去して平坦化する他の例示的方法である。図５ｃを参照すれば、化学エッチング剤５８０が銅層５５４の全面に加わって、図５ｄに示したように導電層のない扁平な表面が形成される。これは本発明により図５ａの上面導電層５３０、５４０、５５４が非常に薄いために可能である。
【００４４】
＜第８実施例＞
これは本発明によって図５ａの上面導電層５３０、５４０、５５４を高温プラズマエッチングで除去して平坦化するさらに他の例示的方法である。図５ｅを参照すれば、高温プラズマエッチング５８２が図５ａの上面導電層５３０、５４０、５５４を除去するために全面に加えられる。その結果、図５ｆの平坦な表面を得られる。これは本発明によって図５ａの上面の導電層５３０、５４０、５５４が非常に薄いために可能である。
【００４５】
＜第９実施例＞
これは本発明によって図５ａの上面の導電層５３０、５４０、５５４を選択的エッチングで除去して平坦化するさらに他の例示的方法である。図５ｇを参照すれば、フォトレジストバリヤー膜５８４が必要に応じて形成される。次に残っている部分がエッチングされて、表面に導電体が残っていない扁平な上面だけでなく“突出した”導電体５７０ｄが形成される。これは本発明によって図５ａの上面導電層５３０、５４０、５５４が非常に薄いために可能である。この“突出した”導電体５７０ｄは、例えばＩ／Ｏ端子のパッドとして使われうる。
【００４６】
以上、本発明を望ましい実施例をあげて詳細に説明した。当業者であれば、本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えられる。したがって、本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【産業上の利用可能性】
【００４７】
配線導電体を形成するために本発明によって触媒を使用した銅ＣＶＤを使用することは次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに適している。なぜなら前記の方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第２に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを速く充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにＣＭＰで除去されねばならない物質を減らす長所がある。第３に、触媒を使用したＣＶＤで前述したＣＭＰ工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて非常に経済的である。
【図面の簡単な説明】
【００４８】
【図１ａ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｂ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｃ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｄ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｅ】銅で充填されたビアホール列の断面を示す走査電子顕微鏡（ＳＥＭ）写真である。
【図１ｆ】銅で充填されたビアホールアレイの上面を傾いた角度で撮ったＳＥＭ写真である。
【図１ｇ】銅が部分的に充填されたビアホールの断面を示すＳＥＭ写真であって、銅がビアホールの底部から上部に充填されることを示す写真である。
【図１ｈ】銅が部分的に充填されたトレンチの断面を示すＳＥＭ写真であって、銅がトレンチの底部から上部に充填されることを示す写真である。
【図１ｉ】銅充填のために備えられた広いエッチング領域を示す図面である。
【図１ｊ】銅充填の向上のための壁と柱の例示パターンよりなる広いエッチング領域を示す図面である。
【図２ａ】トレンチとビアホールを完全に充填するための従来の電気メッキのために十分に厚い２次銅層を示す例示断面図である。
【図２ｂ】銅で完全に充填されたトレンチを示す例示断面図である。
【図３ａ】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図３ｂ】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図３ｃ】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図４ａ】銅で薄膜を形成することを示す断面図である。
【図４ｂ】銅で薄膜を形成することを示す断面図である。
【図４ｃ】銅で薄膜を形成することを示す断面図である。
【図４ｄ】銅で薄膜を形成することを示す断面図である。
【図５ａ】前記の図１ｄと類似であるが、銅がやや過度充填されたトレンチの断面図である。
【図５ｂ】トレンチ内部に配線導電体を形成するためにＣＭＰ方法で図５ａの表面層を除去した結果を示す断面図である。
【図５ｃ】上部の化学エッチング剤を示す図５ａの断面図である。
【図５ｄ】トレンチ配線導電体を形成するために上部層がエッチングされた後の図５ｃの断面図である。
【図５ｅ】プラズマエッチング工程を示す図５ａの断面図である。
【図５ｆ】トレンチ内部に配線導電体を形成するために上部銅層をプラズマエッチングした後の図５ｅの断面図である。
【図５ｇ】上部のフォトレジスト層を示す図５ａの断面図である。
【図５ｈ】上部銅層とエッチングにより選択的に除去されたフォトレジストを含む図５ｇの断面図である。
【技術分野】
【０００１】
本発明は半導体技術領域のサブミクロン級でトレンチ、ビアホール、コンタクト及び薄膜のような銅系配線を触媒を使用した化学気相蒸着（ＣＶＤ）によって形成する方法に関する。
【背景技術】
【０００２】
信号及び電力線を提供するだけでなく能動及び受動素子を配線連結することは半導体関連製品生産工程で重要な役割を担当する。
【０００３】
最も広く使われる方法は蒸着、エッチング等によってアルミニウム系金属を使用する方法である。アルミニウム合金は製造及び入手が比較的容易で安いからである。しかし、アルミニウム合金は熱的応力及び高い電気的応力に弱く、主に粒子サイズに起因するエレクトロマイグレーション問題として知られた破損を招く。
【０００４】
それだけでなく、素子のデザインルールが厳しくなるにつれ、アルミニウム合金の粒子サイズは前述したエレクトロマイグレーション関連問題のためにより注目されている。アルミニウム合金は一般に良好な導電体と知られており、ＲＣ時間遅延のような電気的性能要求条件を含む配線要求条件を満足する。
【０００５】
最近に回路密度が急激に増加するにつれて、エレクトロマイグレーション問題が少なく、配線導電体の強い物理的特性だけでなく短時間遅延、より優れた電気伝導度観点で高性能素子がさらに望ましくなった。結果的に、より優れた伝導性物質、特に銅物質でアルミニウム合金に代えようとする研究が活発になっている。
【０００６】
銅は高い電気伝導度を有する長所があるが、その中でも、銅はエレクトロマイグレーション問題は少ないのに対してより多くの電流を運搬でき、アルミニウムに比べて堅い。一方、アルミニウムより堅いために“蒸着後−エッチング過程”が直ちに適用されるアルミニウム合金のエッチングより難しい。したがって配線導電体を形成するために、例えばダマシン工程が使われる。ここではトレンチが絶縁膜上にエッチングで形成された後、銅で充填される。その上、一つが他のものの上部に位置している、相異なる二層内の二つの導電体を連結するためにビアホールまたはコンタクトホールが利用される。このような場合、二重ダマシン工程が使われうるが、ここでは一つが他のものの上部に位置している、隣接した二層にビアホールまたはコンタクトホールとトレンチを形成する二段階工程後に一回の工程で前記ビアホールまたはコンタクトホールとトレンチを銅で充填する。
【０００７】
トレンチとホールとを充填する公知の技術としては電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ：ＥＰ）方法がある。しかし、この工程は従来の半導体製造工程とあまり適していない。また、この工程は多少複雑であって量産環境で高収率を達成するためにはさらに開発される必要がある。従来の半導体素子の製造工程に符合するために、化学気相蒸着（ＣＶＤ）またはスパッタリングのような物理的気相蒸着（ＰＶＤ）の使用が望ましい。トレンチ及びホールを使用して配線導電体を形成するためにスパッタリング技術を使用する時、深いトレンチまたは深いホールの上端開口部の近くでピンチ−オフ現象が発生する。換言すれば、トレンチやホールの残りの部分が充填される前に開口部の上端が閉塞されてしまう。これはＰＶＤ工程中に一般に発生する、“目視線”に沿う“直進”蒸着という特異な性質のためである。これがサブミクロン級半導体素子の製造にスパッタリングが適していない理由である。
【０００８】
一方、ＣＶＤ方法の使用は薄膜を核形成し、これを成長可能にすると知られている。ＣＶＤ方法は段差被覆性にも優れると知られていて、蒸着された膜または薄膜は角だけでなく扁平な部分（最上部と底部の扁平な部分）と側壁もよく被覆する。しかし、基板温度が約２００℃で銅物質がＣＶＤで蒸着される時に膜成長速度が５０ｎｍ／分以下に落ちるが、これは低速と見なされるだけでなく薄膜の核形成後に成長開始時に島のように成長するために膜表面の凸凹が生じると報告された。
【０００９】
ＣＶＤ方法が薄膜形成に利用される時に薄膜のかなり低い成長速度と薄膜表面の凸凹という前述した問題を解決するために、表面上に触媒を利用する化学的蒸着方法がＬｅｅによる米国出願第０９／５５４,４４４号に提案された。ここで提案された化学気相蒸着法はハロゲン元素族に属するヨードまたはブロムを触媒としてＣＶＤと共に使用することを提案している。この方法は銅膜の成長速度をだいぶ増加させるだけでなく結果物である膜表面の凸凹を減少させる。
【００１０】
本発明は後述するように、触媒を使用したＣＶＤでトレンチ、ビアホール、コンタクト及び薄膜のような銅配線導電体を形成する方法を提案する。
【発明の開示】
【００１１】
触媒を使用した銅ＣＶＤ方法として、ピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填して銅配線導電体を形成する方法が開示されて提供される。
【００１２】
本発明の第１態様では、ヨードまたはブロムを触媒として銅ＣＶＤ方法と共に使用して、願わないピンチ−オフやボイドの発生なしにトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。この方法はトレンチとホールの底部をピンチ−オフやボイドの発生なしに非常に速く充填し、トレンチやホールが底部から上部に充填されるにつれて蒸着速度が減少して、最上面で銅が最低速度で蒸着される。ＰＶＤ方法のような従来の方法とは異なり、触媒を使用した銅ＣＶＤはトレンチとホールの上端開口部でピンチ−オフを起こさない。
【００１３】
本発明の第２態様では、狭くて深いトレンチと小径で深いホール中に本発明の第１態様で説明した方法を反復的に適用して銅層を形成する方法が開示されて提供される。この方法はトレンチとホール深さだけの銅物質を許して、深いトレンチとホールが銅で充填される。一方、スパッタリング技術のような従来の方法はこのような深い浸透を許さない。
【００１４】
本発明の第３態様では、最上面に非常に薄い銅層を形成する方法が開示されて提供される。これにより、薄い銅層は次の工程段階に備えてエッチバック手段で除去できるが、このような除去は普通高コストのＣＭＰ方法で行われる。通常、一般の電気メッキ技術も次の工程段階に備えて最上面に形成された銅を除去するのにＣＭＰを必要とする。
【００１５】
本発明の実施例、長所と共に本発明は、添付した図面と共に後述される実施例の詳細な説明を参照すれば最もよく理解される。
【発明を実施するための最良の形態】
【００１６】
本発明によれば、回路の信号及び電力線、シリコンウェーハ上の素子と他の要素との間だけでなく能動及び受動要素を配線連結するために、触媒を使用した銅ＣＶＤ工程で銅配線導電体を形成する方法が開示されて提供される。より詳細には、配線のためのトレンチ、ビアホール及びコンタクトを充填する方法が開示されて提供される。本発明の他の態様によれば、広い受動要素だけでなく電力素子と電力線のホールと広いトレンチとを充填する方法がここに開示されて提供される。本発明のまた他の態様によれば、電気メッキのような従来の方法を使用できない狭くて深いトレンチと小径で深いホールのような小さな陥没部を触媒を使用した銅ＣＶＤで充填する方法も開示される。この方法は後に経済的な理由で陥没部の残りを電気メッキするためのシード層を蒸着する手段としても使われうる。本発明の他の目的の態様は、銅配線導電体の形成に付加して、ウェーハ表面の扁平な最上部に非常に薄い膜層を形成する方法を提供する。それにより、扁平な最上部の薄膜は次の工程段階に備えて湿式または乾燥式エッチバックまたは高温プラズマエッチバック工程により除去できる。これにより、非常に高いＣＭＰ方法を使用する必要がなくなる。
【００１７】
本発明によれば、触媒を使用した銅ＣＶＤの使用は底部から上部への銅の蒸着を可能にし、窮極的には、例えばトレンチの上端開口部にピンチ−オフやトレンチ内部にボイドが生じる問題なしにトレンチが充填される。さらに、本発明によれば、トレンチの底部で蒸着速度が速くて、二つのトレンチ間の扁平な最上部とトレンチの側壁で遅いために、触媒を利用する銅ＣＶＤはトレンチ、ビアホール及びコンタクトを銅で充填する理想的な工程である。特に、扁平な最上部での蒸着速度が最も遅いが、他の従来の方法に比べて銅の薄膜を蒸着する速度が速いために触媒を使用した銅ＣＶＤは扁平な表面に薄い銅層を蒸着する優れた方法である。しかし、膜厚さが厚くなるにつれて蒸着速度は急激に減少する。より厚い膜を形成するために、“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要があり、これはここに開示された本発明の一態様である。
【００１８】
図１ｃを参照すれば、“底部を先に充填してから速く蒸着する”現象後の推論は２つである。まず、図１ｃで触媒は良い表面活性剤として作用し、銅原子は銅シード層の表面上で周辺を非常に速くまわる。シード層上に銅層が積もるにつれて、銅膜は成長する表面積がトレンチまたはホール中の制限された空間で最小化される方式で成長する。他の推論は、銅膜が成長するにつれて表面積は減少し、これにより触媒の“密度”が増加する。これは銅成長速度を増加させ、蒸着速度はトレンチやホールの外側より速くなる。成長速度はトレンチまたはホールの底部で一般に最も速いが、これは表面積の減少速度がトレンチまたはホールの底部で一般に最も速いからである。同じ理由で、トレンチまたはホール底部の角部が先に充填される。ここで、後述する詳細な説明から分かるが、望ましい触媒はハロゲン元素族、より詳細にはヨードとブロムである。
【００１９】
本発明による触媒を使用した銅ＣＶＤを簡略に説明すれば次の通りである。図１ａを参照すれば、トレンチ１２０が基板１００上部の絶縁膜１１０中に形成される。図１ｂで、導電性物質が絶縁膜１１０及び基板１００に浸透することを防止するバリヤー膜１３０が基板の最上部に先に形成される。次に、銅シード層１４０がバリヤー膜１３０の上部に形成される。次の段階は図１ｃに示されたように触媒１５０を加えることである。最後に、図１ｄに示されたように銅ＣＶＤによって銅物質が蒸着される。
【００２０】
図１ｅは、銅で充填されたビアホール列の断面を示すＳＥＭ写真である。図１ｅはトレンチ中の銅層に比べて最上面の銅層が薄いことを示す。図１ｆは銅で充填されたビアホールアレイの上面を傾いた角度で撮ったＳＥＭ写真である。図１ｇは銅が部分的に充填されたビアホールの断面を示すＳＥＭ写真であって、銅がビアホールの底部から上部に充填されることを示す。図１ｈは銅が部分的に充填されたトレンチの断面を示すＳＥＭ写真であって、銅がトレンチの底部から上部に充填されることを示す。
【００２１】
配線導電体を形成するために本発明により触媒を使用した銅ＣＶＤを使用すれば次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに非常に適している。なぜなら前述した方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第２に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにＣＭＰで除去されねばならない物質を減らす長所がある。第３に、触媒を使用したＣＶＤで前述したＣＭＰ工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて経済的である。
【００２２】
本発明は後述する詳細な例示的で望ましい実施例を参照してよく理解できる。半導体素子を製造するにおいて、配線導電体を形成するために触媒を使用した銅ＣＶＤで配線導電体を形成するいくつかの例示的な方法が本発明によって開示されて提供される。当業者であれば本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えうる。したがって本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【００２３】
＜第１実施例＞
触媒を使用した銅ＣＶＤ方法でトレンチ、ビアホール及びコンタクトのような配線導電体を形成する方法が後述される。
【００２４】
最初の段階はサンプルを備えることである。図１ａはシリコン基板１００または絶縁膜１１０中のホール１２０をエッチングしたダマシン構造を示す。これは典型的なダマシン構造である。ホール１２０の最上端開口部の大きさはその幅が５００ｎｍであり、縦横比は２：１である（したがって、ホール１２０の深さは１,０００ｎｍである）。図１ｂを参照すれば、ホール１２０を含む全面にタンタル窒化膜ＴａＮ １３０がスパッタリングで被覆される。このタンタル窒化膜は導電性物質１４０を蒸着する間に絶縁膜１１０に浸透することを防止するバリヤー膜である。そうしなければ、このような浸透は半導体−絶縁体関係の基本的な保全性を変更することによって、配線導電体を形成する目的を挫折させる。バリヤー膜として適した他の物質はＴａ、Ｔｉ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである。いくつかの絶縁膜は銅の浸透を阻止する性質があって、このような絶縁物質は銅に対するバリヤー膜として作用すると知られている。図１ｂを参照すれば、バリヤー膜１３０の上部に銅シード層１４０がスパッタリングで形成される。シード層の厚さは絶縁膜１１０の上部で３０ｎｍと測定され、ホールの内壁では約３ｎｍと測定された。最も望ましいモード数値は絶縁膜１１０の上部で測定された約３０ｎｍである。
【００２５】
図１ｃを参照すれば、５Ｔｏｒｒ真空で特殊制作した反応チャバを利用して前述したように備えられたサンプルを触媒１５０のヨード化エチルで処理する。後続的に、図１ｄに示したように、ホールが銅１６０で充填されるように、シリコン基板サンプルを銅原料物質（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）で３分間１８０℃、５Ｔｏｒｒ全体圧力のうち銅原料物質（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）分圧０.７Ｔｏｒｒ下でアルゴン運搬ガスと共に処理する。ここで、リガンド（ｈｆａｃ）はｈｅｘａフルオロアセチルアセトネートを意味し、リガンド（ｖｔｍｓ）はビニールトリメチルシランを意味する。これにより図１ｅないし図１ｈのＳＥＭ写真を得る。
【００２６】
図１ｅはピンチ−オフとボイドなしに均一に充填されたホールの断面を示す。図１ｆは完全に充填されたホールの上面を示す。図１ｇは充填段階初期に得たＳＥＭ写真であって、ホールの底部から上部に充填されることを示す。図１ｈもトレンチの底部から上部に銅が充填されることを示すＳＥＭ写真である。
【００２７】
図１ｇ及び図１ｈで分かるように、銅層はトレンチとホールの底部で速く成長し、トレンチ及びホールの最上部と内部でボイドピンチ−オフなしに上部側に成長する。銅層がトレンチ及びホール外側で１００ｎｍだけ成長しても、トレンチ及びホールの上部と内部にピンチ−オフやボイドが発生しないことを確認した。
【００２８】
＜第２実施例＞
シリコン基板に埋め込まれた配線導電体は多様な形と大きさを有する。電力及び信号適用のための配線導電体は一般に大きい。しかし、前記の第１実施例で説明したような本発明による触媒を使用した銅ＣＶＤに基づいた銅充填方法は、入力／出力（Ｉ／Ｏ）信号及び電力線のためのパッドのように非常に小さな縦横比の広い面積を充填するには適していない。
【００２９】
アルミニウム合金のような他の“柔らかい”金属とは異なって銅をエッチングすることが難しいために、本発明による銅蒸着方法と共にダマシン構造が使われねばならず、本発明による銅充填方法を使用するためには小さな縦横比を有する大きいトレンチが形成されねばならない。
【００３０】
図１ｉを参照すれば、絶縁膜１９０中に大きいトレンチ１９２が形成されている。しかし、本発明による銅充填方法はこのような過度に大きいトレンチの充填に適していない。図１ｊに示したパターンは本発明による銅充填方法で伝導性“パッド”を形成するために、前記の第１実施例で説明された銅充填方法を活用する例である。一方、連続的な導電層を形成するのにいくつかの狭いトレンチが必要である。前記の全体トレンチ領域を充填しすぎれば良好な導電性“パッド”が提供される。図１ｊを参照すれば、全体トレンチ領域１９０中に多くの柱１９４と壁１９６がある。これにより多くの狭いトレンチ１９８が提供される。このような構造は信号Ｉ／Ｏ端子及び電力線のための伝導性“パッド”を形成するために、前記第１実施例で説明された本発明による銅充填方法を活用するより適当である。
【００３１】
＜第３実施例＞
第１実施例で既に説明したように、図２ａを参照すれば、最上面だけでなくトレンチ２２０内部にバリヤー膜２３０とシード層２４０を有するシリコン基板サンプルが備えられる。一般に、スパッタリング方法がシード層２４０だけでなくバリヤー膜２３０を形成するのに利用される。しかし、トレンチ及びビアホールの上端開口部が狭い場合にはＴａＮまたはＴｉＮを使用してバリヤー膜２３０を形成するのにＣＶＤ方法が利用されることがあり、またシード層２４０を形成するのに触媒としてヨード化エチルを使用する銅ＣＶＤ方法も利用されうる。銅原料物質（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）は第１実施例と同様にここに再び使われる。
【００３２】
触媒ヨード化エチルは、図１ｃに示したように触媒を使用した銅ＣＶＤによって追加的な銅層２６０を形成する時にも加わりうるが、２次銅層２６０は電気メッキするための電極として使われるのに十分な厚さ（１００ｎｍ以下）で形成する。電気メッキで完全に充填された銅層２７０が図２ｂに示される。
【００３３】
この例示的な実施例は多少広いトレンチ、ビアホール及びコンタクトを充填する経済的な方法である。触媒を使用した銅ＣＶＤに使われる銅原料物質が電気メッキに使われる銅原料物質よりはるかに高いからである。
【００３４】
＜第４実施例＞
一般に、二重ダマシン構造に電気メッキを使用することは難しいが、これは図３ａでスタックされたトレンチ３２４で表現されたようにビアホールとスタックされたトレンチが深いからである。本発明による触媒を使用した銅充填方法はこのような二重ダマシン構造の状況でより適した方法である。
【００３５】
図３ａを参照すれば、導電層３４２が基板３００上面の第１絶縁膜３１０上にパターニングされている。導電体パターン３４２を有する第１絶縁膜３１０を通常の方法で平坦化した後、第２絶縁膜３１２が第１絶縁膜３１０上に蒸着され、コンタクトホール３２２が第２絶縁膜３１２内にエッチングされる。第３絶縁膜３１４を形成した後、トレンチ３２４がエッチングされる。結果的に、トレンチ３２４とコンタクトホール３２２とを含む二重ダマシン構造が形成される。次に、図３ｂを参照すれば、後続工程中に伝導性物質が絶縁膜に浸透することを防止するバリヤー膜３０２を全面に被覆した後、トレンチ３２４とコンタクトホール３２２とを充填するために銅シード層３４４がヨード化エチルを触媒として使用する銅ＣＶＤ方法で形成される。シード層３４４の成長周期中にコンタクトホール３２２は図３ｂに示したように銅で充填される。一般に、ホールはトレンチより非常に速く銅で充填されるために、触媒を使用した銅ＣＶＤ方法でホールは既に充填されたが、まだ充填が終わってないトレンチを充填するのには電気メッキ技術が利用されうる。後続的に、トレンチ３２４は図３ｃのように銅層３５２を電気メッキすることによって充填される。銅シード層３４４は銅シード層３４４が電気メッキの電極として使われうるほど厚くせねばならない（望ましくは１００ｎｍ以下）。
【００３６】
本発明によれば、ピンチ−オフとボイド発生なしにトレンチ、ビアホール及びコンタクトを銅で充填する。
【００３７】
＜第５実施例＞
回路密度が増加するにつれてデザインルールは益々厳しくなり、トレンチとホールの上端開口部は益々狭くなって小さくなる。このような場合に、触媒は底部に深く浸透できなくて従来のスパッタリング方法は銅シード層を形成するのに適していない。したがって“触媒を加えてから銅を蒸着する”サイクルを反復的に行う必要がある。本実施例ではこのような場合の解決法を提示する。
【００３８】
図４を参照すれば、第１実施例で説明されたように、シリコン基板４１０上の絶縁膜４２０中にトレンチまたはホールを形成した後、ＴｉＮまたはＴａＮを使用してバリヤー膜４３０を形成する。銅シード層４４０を形成するために、銅シード層の厚さが７０ｎｍを超えない（扁平な上面で測定した時）まで“触媒を加えてから銅を蒸着する”サイクルを少なくとも２回連続して反復的に行う。後続的に、前述した方法で形成された銅シード層が２次銅層４５０を形成するための電気メッキの電極として使われうる。
【００３９】
本発明によれば、ピンチ−オフとボイドのない銅層４５０を、第１銅シード層４４０を電極として使用する電気メッキ方法で製造する。
【００４０】
最後に、図４の導電体の扁平な上面を、後続工程で銅配線導電体を形成する段階を行うために必ず除去せねばならない。
【００４１】
＜第６実施例＞
本発明によれば、触媒を使用した銅ＣＶＤで配線導電体を形成する方法は既に言及したように多くの長所を有する。まず、銅層成長速度はトレンチ、ビアホール及びコンタクトのように狭くて深い構造の底部で最も速い。順次に銅層が成長するにつれて成長速度は急激に減少し、一般に上面で最も遅くなる。結果的に、例えば図５ａを参照すれば、トレンチ５２０は銅で速く充填されるが、上面には銅層５５４が一般に遅く成長して薄い銅層５５４だけ形成される。後続の段階で、良好な配線導電体を形成するために、導電層５３０、５４０、５５４は導電体の次の層が積もるように除去されねばならない。
【００４２】
図５ｂは、本発明によって図５ａの上部導電層５３０、５４０、５５４を従来のＣＭＰ方法で除去して平坦化する方法を示す。
【００４３】
＜第７実施例＞
これは本発明によって図５ａの上部導電層５３０、５４０、５５４をＣＭＰ方法で除去して平坦化する他の例示的方法である。図５ｃを参照すれば、化学エッチング剤５８０が銅層５５４の全面に加わって、図５ｄに示したように導電層のない扁平な表面が形成される。これは本発明により図５ａの上面導電層５３０、５４０、５５４が非常に薄いために可能である。
【００４４】
＜第８実施例＞
これは本発明によって図５ａの上面導電層５３０、５４０、５５４を高温プラズマエッチングで除去して平坦化するさらに他の例示的方法である。図５ｅを参照すれば、高温プラズマエッチング５８２が図５ａの上面導電層５３０、５４０、５５４を除去するために全面に加えられる。その結果、図５ｆの平坦な表面を得られる。これは本発明によって図５ａの上面の導電層５３０、５４０、５５４が非常に薄いために可能である。
【００４５】
＜第９実施例＞
これは本発明によって図５ａの上面の導電層５３０、５４０、５５４を選択的エッチングで除去して平坦化するさらに他の例示的方法である。図５ｇを参照すれば、フォトレジストバリヤー膜５８４が必要に応じて形成される。次に残っている部分がエッチングされて、表面に導電体が残っていない扁平な上面だけでなく“突出した”導電体５７０ｄが形成される。これは本発明によって図５ａの上面導電層５３０、５４０、５５４が非常に薄いために可能である。この“突出した”導電体５７０ｄは、例えばＩ／Ｏ端子のパッドとして使われうる。
【００４６】
以上、本発明を望ましい実施例をあげて詳細に説明した。当業者であれば、本発明の範囲を外れずに配線導電体を形成する他の手段を容易に考えられる。したがって、本発明による方法の範ちゅうはここに提供される望ましい実施例に限定されない。
【産業上の利用可能性】
【００４７】
配線導電体を形成するために本発明によって触媒を使用した銅ＣＶＤを使用することは次のような長所がある。まず、本発明による銅充填方法は多層の配線導電体を形成するのに適している。なぜなら前記の方法がトレンチ、ビアホール及びコンタクトをピンチ−オフやボイドなしに充填するからである。第２に、前述した銅充填方法はトレンチ、ビアホール及びコンタクトを速く充填し、扁平な表面には銅層を徐々に形成して高い銅原料を少なく消耗し、後続工程のためにＣＭＰで除去されねばならない物質を減らす長所がある。第３に、触媒を使用したＣＶＤで前述したＣＭＰ工程時間がはるかに短くなる。最上面の銅膜の厚さが非常に薄いからである。これにより、前述した銅充填方法は電気メッキのような従来の方法に比べて非常に経済的である。
【図面の簡単な説明】
【００４８】
【図１ａ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｂ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｃ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｄ】銅物質で充填されたトレンチを形成する段階を示す一連の断面図である。
【図１ｅ】銅で充填されたビアホール列の断面を示す走査電子顕微鏡（ＳＥＭ）写真である。
【図１ｆ】銅で充填されたビアホールアレイの上面を傾いた角度で撮ったＳＥＭ写真である。
【図１ｇ】銅が部分的に充填されたビアホールの断面を示すＳＥＭ写真であって、銅がビアホールの底部から上部に充填されることを示す写真である。
【図１ｈ】銅が部分的に充填されたトレンチの断面を示すＳＥＭ写真であって、銅がトレンチの底部から上部に充填されることを示す写真である。
【図１ｉ】銅充填のために備えられた広いエッチング領域を示す図面である。
【図１ｊ】銅充填の向上のための壁と柱の例示パターンよりなる広いエッチング領域を示す図面である。
【図２ａ】トレンチとビアホールを完全に充填するための従来の電気メッキのために十分に厚い２次銅層を示す例示断面図である。
【図２ｂ】銅で完全に充填されたトレンチを示す例示断面図である。
【図３ａ】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図３ｂ】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図３ｃ】二重ダマシントレンチ−ビアホール構造のための一連の銅充填工程である。
【図４ａ】銅で薄膜を形成することを示す断面図である。
【図４ｂ】銅で薄膜を形成することを示す断面図である。
【図４ｃ】銅で薄膜を形成することを示す断面図である。
【図４ｄ】銅で薄膜を形成することを示す断面図である。
【図５ａ】前記の図１ｄと類似であるが、銅がやや過度充填されたトレンチの断面図である。
【図５ｂ】トレンチ内部に配線導電体を形成するためにＣＭＰ方法で図５ａの表面層を除去した結果を示す断面図である。
【図５ｃ】上部の化学エッチング剤を示す図５ａの断面図である。
【図５ｄ】トレンチ配線導電体を形成するために上部層がエッチングされた後の図５ｃの断面図である。
【図５ｅ】プラズマエッチング工程を示す図５ａの断面図である。
【図５ｆ】トレンチ内部に配線導電体を形成するために上部銅層をプラズマエッチングした後の図５ｅの断面図である。
【図５ｇ】上部のフォトレジスト層を示す図５ａの断面図である。
【図５ｈ】上部銅層とエッチングにより選択的に除去されたフォトレジストを含む図５ｇの断面図である。
【特許請求の範囲】
【請求項１】
シリコン基板の絶縁膜に陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
前記全面にＣＶＤ方法で銅物質を蒸着する段階とを順に含む配線導電体の形成方法。
【請求項２】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項１に記載の配線導電体の形成方法。
【請求項３】
前記バリヤー膜はＴａＮまたはＴｉＮ、または両方ともで形成する請求項２に記載の配線導電体の形成方法。
【請求項４】
前記バリヤー膜はＴａ、Ｔｉ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎまたはこれらの任意の組合わせを利用して形成する請求項２に記載の配線導電体の形成方法。
【請求項５】
前記陥没部は互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせとを含む請求項１に記載の配線導電体の形成方法。
【請求項６】
前記陥没部は単一または二重ダマシンまたはこれらの組合わせを含む請求項１に記載の配線導電体の形成方法。
【請求項７】
前記触媒はヨードまたはブロム、または両方ともである請求項１に記載の配線導電体の形成方法。
【請求項８】
前記触媒はハロゲン元素族の元素またはこれらの任意の組合わせである請求項１に記載の配線導電体の形成方法。
【請求項９】
ＣＶＤに使われる銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項１に記載の配線導電体の形成方法。
【請求項１０】
銅を蒸着するためのＣＶＤチャンバの温度は５０℃より高く、２５０℃より低い請求項９に記載の配線導電体の形成方法。
【請求項１１】
前記銅シード層の厚さは１００ｎｍを超えない請求項１に記載の配線導電体の形成方法。
【請求項１２】
銅を蒸着するためのＣＶＤチャンバの作動圧力は１０Ｔｏｒｒ未満である請求項１に記載の配線導電体の形成方法。
【請求項１３】
シリコン基板の絶縁膜に単一ダマシン、二重ダマシンまたはこれらの組合わせを形成する段階と、
全面にシード層を形成する段階と、
二重ダマシン構造を構成するためにバリヤー膜と銅シード層とを形成する段階を反復する段階と、
前記銅シード層は触媒を使用した銅ＣＶＤ方法で形成する段階と、
残っている伝導性銅層を前記銅シード層を電極として使用する電気メッキ技術で形成する段階とを順に含む配線導電体の形成方法。
【請求項１４】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項１３に記載の配線導電体の形成方法。
【請求項１５】
前記バリヤー膜を形成するのに使われる物質はＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである請求項１４に記載の配線導電体の形成方法。
【請求項１６】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項１３に記載の配線導電体の形成方法。
【請求項１７】
銅ＣＶＤを使用して前記銅シード層を形成するための銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項１３に記載の配線導電体の形成方法。
【請求項１８】
前記銅シード層はスパッタリングで形成し、前記残っている伝導性銅層は前記バリヤー膜及び前記銅シード層を形成した後、触媒を使用した銅ＣＶＤで形成する請求項１３に記載の配線導電体の形成方法。
【請求項１９】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項１８に記載の配線導電体の形成方法。
【請求項２０】
前記バリヤー膜を形成するのに使われる物質はＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである請求項１８に記載の配線導電体の形成方法。
【請求項２１】
触媒を利用する銅ＣＶＤを使用して前記残っている伝導性銅層を形成するための銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項１８に記載の配線導電体の形成方法。
【請求項２２】
互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせのような陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
トレンチ、ホール、空洞、コンタクトなどを充填するために銅ＣＶＤ方法で前記全面に銅物質を蒸着する段階と、
前記表面の扁平な部分に薄い銅層が形成されるまで銅を蒸着する段階と、
後続の工程段階で前記薄い銅層を除去する段階とを順に含む配線導電体の形成方法。
【請求項２３】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項２２に記載の配線導電体の形成方法。
【請求項２４】
前記バリヤー膜を形成するのに使われる物質はＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである請求項２３に記載の配線導電体の形成方法。
【請求項２５】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項２２に記載の配線導電体の形成方法。
【請求項２６】
銅ＣＶＤを使用して前記銅シード層を形成するための銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項２２に記載の配線導電体の形成方法。
【請求項２７】
前記薄い銅層を除去する段階はＣＭＰ方法で行う請求項２２に記載の配線導電体の形成方法。
【請求項２８】
前記薄い銅層を除去する段階は湿式化学的エッチング方法で行う請求項２２に記載の配線導電体の形成方法。
【請求項２９】
前記薄い銅層を除去する段階は高温プラズマ−エッチング方法で行う請求項２２に記載の配線導電体の形成方法。
【請求項３０】
前記薄い銅層を除去する段階は、パッドとして使用するためのトレンチ、ホール、空洞、コンタクトなどの陥没部の上部を保存するためのフォトレジストパターンを使用して選択的湿式エッチングで行う請求項２２に記載の配線導電体の形成方法。
【請求項１】
シリコン基板の絶縁膜に陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
前記全面にＣＶＤ方法で銅物質を蒸着する段階とを順に含む配線導電体の形成方法。
【請求項２】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項１に記載の配線導電体の形成方法。
【請求項３】
前記バリヤー膜はＴａＮまたはＴｉＮ、または両方ともで形成する請求項２に記載の配線導電体の形成方法。
【請求項４】
前記バリヤー膜はＴａ、Ｔｉ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎまたはこれらの任意の組合わせを利用して形成する請求項２に記載の配線導電体の形成方法。
【請求項５】
前記陥没部は互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせとを含む請求項１に記載の配線導電体の形成方法。
【請求項６】
前記陥没部は単一または二重ダマシンまたはこれらの組合わせを含む請求項１に記載の配線導電体の形成方法。
【請求項７】
前記触媒はヨードまたはブロム、または両方ともである請求項１に記載の配線導電体の形成方法。
【請求項８】
前記触媒はハロゲン元素族の元素またはこれらの任意の組合わせである請求項１に記載の配線導電体の形成方法。
【請求項９】
ＣＶＤに使われる銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項１に記載の配線導電体の形成方法。
【請求項１０】
銅を蒸着するためのＣＶＤチャンバの温度は５０℃より高く、２５０℃より低い請求項９に記載の配線導電体の形成方法。
【請求項１１】
前記銅シード層の厚さは１００ｎｍを超えない請求項１に記載の配線導電体の形成方法。
【請求項１２】
銅を蒸着するためのＣＶＤチャンバの作動圧力は１０Ｔｏｒｒ未満である請求項１に記載の配線導電体の形成方法。
【請求項１３】
シリコン基板の絶縁膜に単一ダマシン、二重ダマシンまたはこれらの組合わせを形成する段階と、
全面にシード層を形成する段階と、
二重ダマシン構造を構成するためにバリヤー膜と銅シード層とを形成する段階を反復する段階と、
前記銅シード層は触媒を使用した銅ＣＶＤ方法で形成する段階と、
残っている伝導性銅層を前記銅シード層を電極として使用する電気メッキ技術で形成する段階とを順に含む配線導電体の形成方法。
【請求項１４】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項１３に記載の配線導電体の形成方法。
【請求項１５】
前記バリヤー膜を形成するのに使われる物質はＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである請求項１４に記載の配線導電体の形成方法。
【請求項１６】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項１３に記載の配線導電体の形成方法。
【請求項１７】
銅ＣＶＤを使用して前記銅シード層を形成するための銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項１３に記載の配線導電体の形成方法。
【請求項１８】
前記銅シード層はスパッタリングで形成し、前記残っている伝導性銅層は前記バリヤー膜及び前記銅シード層を形成した後、触媒を使用した銅ＣＶＤで形成する請求項１３に記載の配線導電体の形成方法。
【請求項１９】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項１８に記載の配線導電体の形成方法。
【請求項２０】
前記バリヤー膜を形成するのに使われる物質はＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである請求項１８に記載の配線導電体の形成方法。
【請求項２１】
触媒を利用する銅ＣＶＤを使用して前記残っている伝導性銅層を形成するための銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項１８に記載の配線導電体の形成方法。
【請求項２２】
互いに連結されるようにシリコン基板の絶縁膜内にトレンチ、ホール、空洞、コンタクトとこれらの組合わせのような陥没部を形成する段階と、
全面にシード層を形成する段階と、
前記全面に触媒を加える段階と、
トレンチ、ホール、空洞、コンタクトなどを充填するために銅ＣＶＤ方法で前記全面に銅物質を蒸着する段階と、
前記表面の扁平な部分に薄い銅層が形成されるまで銅を蒸着する段階と、
後続の工程段階で前記薄い銅層を除去する段階とを順に含む配線導電体の形成方法。
【請求項２３】
前記シード層を形成する前にシリコン基板の全面にバリヤー膜を蒸着する請求項２２に記載の配線導電体の形成方法。
【請求項２４】
前記バリヤー膜を形成するのに使われる物質はＴａ、Ｔｉ、ＴａＮ、ＴｉＮ、Ｔａ−Ｓｉ−Ｎ及びＴｉ−Ｓｉ−Ｎである請求項２３に記載の配線導電体の形成方法。
【請求項２５】
前記触媒はヨードまたはブロムまたは両方とも、またはハロゲン元素族の任意の元素を含む請求項２２に記載の配線導電体の形成方法。
【請求項２６】
銅ＣＶＤを使用して前記銅シード層を形成するための銅物質は（ｈｆａｃ）Ｃｕ（ｖｔｍｓ）である請求項２２に記載の配線導電体の形成方法。
【請求項２７】
前記薄い銅層を除去する段階はＣＭＰ方法で行う請求項２２に記載の配線導電体の形成方法。
【請求項２８】
前記薄い銅層を除去する段階は湿式化学的エッチング方法で行う請求項２２に記載の配線導電体の形成方法。
【請求項２９】
前記薄い銅層を除去する段階は高温プラズマ−エッチング方法で行う請求項２２に記載の配線導電体の形成方法。
【請求項３０】
前記薄い銅層を除去する段階は、パッドとして使用するためのトレンチ、ホール、空洞、コンタクトなどの陥没部の上部を保存するためのフォトレジストパターンを使用して選択的湿式エッチングで行う請求項２２に記載の配線導電体の形成方法。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図４ｄ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図５ｆ】
【図５ｇ】
【図５ｈ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【図１ｈ】
【図１ｉ】
【図１ｊ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図４ｄ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図５ｄ】
【図５ｅ】
【図５ｆ】
【図５ｇ】
【図５ｈ】
【公開番号】特開２００７−１２３９２４（Ｐ２００７−１２３９２４Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００６−３３６４１７（Ｐ２００６−３３６４１７）
【出願日】平成１８年１２月１３日（２００６．１２．１３）
【分割の表示】特願２００１−５４５３５２（Ｐ２００１−５４５３５２）の分割
【原出願日】平成１２年１２月１５日（２０００．１２．１５）
【出願人】（５０２１７８３８８）エー・エス・エムジニテックコリア株式会社 (2)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１８年１２月１３日（２００６．１２．１３）
【分割の表示】特願２００１−５４５３５２（Ｐ２００１−５４５３５２）の分割
【原出願日】平成１２年１２月１５日（２０００．１２．１５）
【出願人】（５０２１７８３８８）エー・エス・エムジニテックコリア株式会社 (2)
【Ｆターム（参考）】
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