電子装置及びその製造方法
【課題】多層配線が簡易な方法によって低コストで形成される電子装置の製造方法を提供する。
【解決手段】第1配線層30の上に、絶縁層22の上に金属層32aが積層された積層膜CFを形成する工程と、積層膜CFの上に開口部23aが設けられたレジスト23を形成する工程と、レジスト23の開口部23aを通して金属層32aをエッチングすることにより金属層32aに開口部32xを形成する工程と、ウェットブラスト法により、金属層32aの開口部32xを通して絶縁層22をエッチングすることにより、第1配線層30に到達するビアホールVHを形成する工程と、ビアホールVHに導電性ペースト40又ははんだからなるビア導体を形成することにより、第1配線層30と第2配線層32となる金属層32aとをビア導体で接続する工程とを含む。
【解決手段】第1配線層30の上に、絶縁層22の上に金属層32aが積層された積層膜CFを形成する工程と、積層膜CFの上に開口部23aが設けられたレジスト23を形成する工程と、レジスト23の開口部23aを通して金属層32aをエッチングすることにより金属層32aに開口部32xを形成する工程と、ウェットブラスト法により、金属層32aの開口部32xを通して絶縁層22をエッチングすることにより、第1配線層30に到達するビアホールVHを形成する工程と、ビアホールVHに導電性ペースト40又ははんだからなるビア導体を形成することにより、第1配線層30と第2配線層32となる金属層32aとをビア導体で接続する工程とを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電子装置及びその製造方法に係り、さらに詳しくは、半導体基板の上に多層配線が設けられた半導体装置又は多層配線基板に適用できる電子装置及びその製造方法に関する。
【背景技術】
【0002】
近年、マルチメディア機器などの高性能化に伴って、LSIと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【0003】
そのような要求に応じるICパッケ−ジとして、チップサイズと略同等の大きさにパッケ−ジされたCSP(チップサイズパッケ−ジ)がある。さらには、ウェハ段階でCSP構造に係る成膜や加工などを行い、その後にダイシングして個別のCSPを得るようにしたウェハレベルCSPが知られている。
【0004】
ウェハレベルCSPでは、トランジスタなどが形成されたシリコンウェハの接続パッドに再配線が接続されて形成された後に、再配線にバンプ電極が形成される。
【0005】
特許文献1及び2には、バンプ電極を備えた半導体基板の上にバンプ電極の上部が露出するようにして絶縁層を形成した後に、バンプ電極に接続される配線パターンを形成することが記載されている。
【0006】
特許文献3には、内層配線板に絶縁樹脂層と銅箔を積層し、銅箔に開口を形成し、ブラスト処理により銅箔の開口から樹脂絶縁層に非貫通穴を形成した後に、めっきによって非貫通穴に導体回路パターンを形成することが記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特許第4121542号公報
【特許文献2】特許第4431628号公報
【特許文献3】特開2002―43753号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
従来技術のウェハレベルCSPでは、シリコンウェハに形成する再配線は単層で形成される場合が多く、多層配線構造を採用することに関しては何ら考慮されていない(例えば、特許文献1及び2)。特に、ASICやLogicなどの半導体装置では多ピン化が要求されるため、多層構造の再配線を低コストで形成するための新規な方法が切望されている。
【0009】
本発明は以上の課題を鑑みて創作されたものであり、多層配線が簡易な方法によって低コストで形成される電子装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するため、本発明は電子装置の製造方法に係り、第1配線層の上に、絶縁層の上に金属層が積層された積層膜を形成する工程と、前記積層膜の上に、前記第1配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、ウェットブラスト法により、前記金属層の開口部を通して前記絶縁層をエッチングすることにより、前記第1配線層に到達するビアホールを形成する工程と、前記ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第1配線層と第2配線層となる前記金属層とを前記ビア導体で接続する工程と、前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第2配線層を形成する工程とを有することを特徴とする。
【0011】
本発明では、まず、第1配線層の上に、絶縁層の上に金属層が積層された積層膜(銅箔付き樹脂フィルムなど)を形成する。さらに、第1配線層の接続部に対応する部分に開口部が設けられたレジストを金属層の上に形成し、金属層をエッチングして開口部を形成する。
【0012】
次いで、ウェットブラスト法により、金属層の開口部から絶縁層をエッチングして第1配線層に到達するビアホールを形成する。その後に、ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、第1配線層と第2配線層とを電気接続する。金属層をパターニングして第2配線層を形成する工程は、ビアホールを形成する工程の後、又はビア導体を形成する工程の後に行われる。
【0013】
このような手法を採用することにより、第1配線層にビアホールを介して接続される第2配線層を形成する際に、スパッタ法、デスミア処理、及び湿式めっき(無電解Cuめっき/電解Cuめっき)などの技術を使用する必要がない。
【0014】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【0015】
本発明は、回路素子が形成された半導体ウェハのバンプ電極に多層構造の再配線を形成する際に適用してもよいし、半導体チップなどを実装するための多層配線基板の製造に適用してもよい。
【0016】
また、上記課題を解決するため、本発明は電子装置に係り、第1配線層と、前記第1配線層の上に形成された絶縁層と、前記絶縁層に形成され、前記第1配線層に到達するビアホールと、前記絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第2配線層と、前記ビアホール内からその近傍の前記第2配線層の上に形成されて前記第1配線層と前記第2配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする。
【0017】
本発明の電子装置は、上記した製造方法で製造されるため、第1配線層と第2配線層はビアホールに形成された導電性ペースト又ははんだからなるビア導体で接続され、ビア導体はビアホール内からその近傍の第2配線層を被覆して形成される。
【0018】
本発明の電子装置は、簡易な方法によって低コストで第1配線層と第2配線層とをビア導体(導電性ペーストやはんだ)で接続して多層配線構造を構築できる。従って、ASICやLogicなど多層構造の再配線が要求される半導体装置や多層配線基板が低コストで製造される。
【0019】
なお、上記した特許文献3には、ブラスト処理で形成した非貫通穴にめっきで導体回路パターンを形成することが開示されているものの、低コスト化や環境負荷の低減のために導電性ペーストやはんだでビア導体を形成することは開示されておらず、本発明の構成を示唆するものではない。
【発明の効果】
【0020】
以上説明したように、本発明では、多層配線構造を低コストで構築することができる。
【図面の簡単な説明】
【0021】
【図1】図1は本発明の第1実施形態の電子装置の製造方法を示す断面図(その1)である。
【図2】図2(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その2)である。
【図3】図3(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その3)である。
【図4】図4(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その4)である。
【図5】図5(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その5)である。
【図6】図6(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その6)である。
【図7】図7(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その7)である。
【図8】図8(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その8)である。
【図9】図9(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その9)である。
【図10】図10は本発明の第1実施形態の電子装置の製造方法を示す断面図(その10)である。
【図11】図11(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その11)である。
【図12】図12は本発明の第1実施形態の電子装置の製造方法を示す断面図(その12)である。
【図13】図13は本発明の第1実施形態の電子装置の製造方法を示す断面図(その13)である。
【図14】図14は本発明の第1実施形態の電子装置を示す断面図である。
【図15】図15は本発明の第2実施形態の電子装置を示す断面図である。
【発明を実施するための形態】
【0022】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0023】
(第1の実施の形態)
図1〜図13は本発明の第1実施形態の電子装置の製造方法を示す断面図、図14は同じく第1実施形態の電子装置を示す断面図である。
【0024】
第1実施形態では、電子装置としてCSP構造を有する半導体装置を例に挙げて説明する。
【0025】
第1実施形態の電子装置の製造方法では、まず、図1に示すようなシリコンウェハ10を用意する。本実施形態では半導体ウェハとしてシリコンウェハ10を例示する。
【0026】
シリコンウェハ10は、その最上に、接続パッド12とそれを露出させる開口部14xが設けられたパッシベーション層14(保護絶縁層)とを備えている。
【0027】
接続パッド12はアルミニウム又はアルミニウム合金などから形成され、パッシベーション層14はシリコン窒化層14a及びポリイミド樹脂層14bが下から順に形成されて構成される。なお、ポリイミド樹脂層14bを省略してシリコン窒化層14aからパッシベーション層14を構成してもよい。
【0028】
シリコンウェハ10には、トランジスタ(半導体素子)、キャパシタ及び抵抗などの回路素子が形成された複数の素子形成領域Tが設けられている。各素子形成領域Tの上には、各種回路素子を接続するための多層配線(不図示)が形成されており、多層配線は接続パッド12に接続されている。
【0029】
図1の平面図を加えて説明すると、シリコンウェハ10には、素子形成領域Tを含むチップ領域Aが多数設けられている。チップ領域Aは格子状に配置されたダイシングラインDで囲まれて画定されている。
【0030】
図1の平面図の例では、接続パッド12はエリアアレイ型で配置されており、各チップ領域Aの全体にそれぞれ格子状に配置されている。あるいは、接続パッド12がペリフェラル型で配置され、各チップ領域Aの周縁部にそれぞれ配置されていてもよい。シリコンウェハ10は、後に、各チップ領域Aが得られるようにダイシングラインDで切断されて個々の半導体チップ(半導体装置)となる。
【0031】
以下の工程では、図1のシリコンウェハ10の一つのチップ領域Aを部分的に示しながら説明する。
【0032】
図2(a)に示すように、図1で説明したシリコンウェハ10を用意する。シリコンウェハ10の厚みは600〜800μm程度である。
【0033】
次いで、図2(b)に示すように、シリコンウェハ10の上に厚みが50μm程度のドライフィルムレジスト16を貼付し、フォトリソグラフィに基づいて露光・現像を行うことにより、ドライフィルムレジスト16をパターニングする。これにより、各チップ領域Aの上にドライフィルムレジスト16が残され、ダイシングラインDの上にドライフィルムレジスト16の開口部16aが配置される。
【0034】
続いて、図3(a)に示すように、ウェットブラスト法によりドライフィルムレジスト16をマスクにしてその開口部16aを通してパッシベーション層14の上面から厚み方向にエッチングする。これにより、シリコンウェハ10のダイシングラインD(図1)に凹部Cが形成される。凹部Cは各チップ領域Aを取り囲むように格子状に形成される。
【0035】
後述するように、シリコンウェハ10に形成される凹部Cは、シリコンウェハ10上に形成される層間絶縁層の密着性を向上させるアンカーとして機能する。
【0036】
その後に、図3(b)に示すように、レジスト剥離液によってドライフィルムレジスト16が除去される。なお、ドライフィルムレジスト16の代わりに、液状のレジストを使用して同様なマスクを形成してもよい。
【0037】
次いで、図4(a)に示すように、図3(b)の構造体の上面側を酸素プラズマによってクリーニング処理する。これにより、パッシベーション層14が表面改質(粗化)されると共に、接続パッド12の表面が洗浄される。
【0038】
続いて、図4(b)に示すように、ワイヤボンディング法に基づいて、接続パッド12の上に先端が尖った金(Au)ワイヤバンプ18を形成する。バンプ電極として金ワイヤバンプ18を例示するが、ワイヤボンディング法に基づいて、同様な形状の銅(Cu)ワイヤバンプを形成してもよい。あるいは、電解めっき法によって金(Au)バンプなどを形成してもよいし、無電解めっき法によってニッケル(Ni)/金(Au)バンプを順に形成してもよい。
【0039】
次いで、図5(a)に示すように、金ワイヤバンプ18が設けられたシリコンウェハ10の上にBステージ(半硬化状態)の樹脂フィルム20aを貼付する。樹脂フィルム20aとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【0040】
樹脂フィルム20aの厚みは、金ワイヤバンプ18の高さより若干薄い厚み(例えば30μm)に設定され、樹脂フィルム20aの上面に金ワイヤバンプ18の先端が露出した状態となる。
【0041】
続いて、図5(b)に示すように、樹脂フィルム20aを押圧治具(不図示)で下側に押圧して平坦化し、180℃程度の温度で加熱処理することにより、Bステージの樹脂フィルム20aを硬化させて第1層間絶縁層20を得る。
【0042】
このとき、平坦化処理によって金ワイヤバンプ18の先端が潰されて接続部18aとなる。このようにして、金ワイヤバンプ18の接続部18aと第1層間絶縁層20の上面とが同一面を構成するように平坦化される。
【0043】
また、前述したように、シリコンウェハ10のダイシングラインD(図1)に凹部Cが形成されているので、第1層間絶縁層20がアンカー効果によってシリコンウェハ10に密着性よく形成される。
【0044】
さらに、図6(a)に示すように、第1層間絶縁層20及び金ワイヤバンプ18の接続部18aを四フッ化炭素(CF4)が添加された酸素(O2)プラズマによってアッシング処理を行う。
【0045】
これにより、金ワイヤバンプ18の接続部18aに僅かに残存する樹脂が完全に除去され、接続部18aをクリーンな状態で露出させることができる。また同時に、第1層間絶縁層20の表面がライトエッチングされて粗化されることで、表面にアンカーが形成される。
【0046】
次いで、図6(b)に示すように、第1層間絶縁層20の上にスパッタ法(PVD法)によって金属層を成膜することによりシード層30aを得る。第1層間絶縁層20の表面が粗化されているので、シード層30aは第1層間絶縁層20の上に密着性よく形成される。シード層30aの好適な例としては、下から順に、チタン(Ti)層(厚み:0.1μm以上)/銅(Cu)層(厚み:0.2〜0.5μm)が形成された積層膜が使用される。あるいは、シード層30aとして、下から順に、クロム(Cr)層(厚み:0.035μm以上)/銅(Cu)層(厚み:0.2〜0.5μm)が形成された積層膜が使用される。
【0047】
次いで、図7(a)に示すように、フォトリソグラフィに基づいて、第1配線層が配置される部分に開口部19aが設けられためっきレジスト19をシード層30aの上に形成する。さらに、シード層30aをめっき給電経路に利用する電解めっきにより、めっきレジスト19の開口部19aに金属パターン層30bを形成する。金属パターン層30bは銅などの配線材料から形成される。
【0048】
続いて、めっきレジスト19を除去した後に、金属パターン層30bをマスクにしてシード層30aをエッチングする。
【0049】
これにより、図7(b)に示すように、シード層30a及び金属めっき層30bから構成される第1配線層30が得られる。第1配線層30は金ワイヤバンプ18の接続部18aに電気接続されて形成される。さらに、ギ酸系の薬液により第1配線層30の表面を処理して粗化することによってアンカーを形成する。
【0050】
次いで、図8(a)に示すように、Bステージ(半硬化状態)の樹脂フィルム22aの上に銅箔32aが貼付された構造の銅箔付き樹脂フィルムCFを用意する。銅箔32aの厚みは5〜18μmであり、樹脂フィルム22aの厚みは30μm程度である。樹脂フィルム22aとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【0051】
そして、銅箔付き樹脂フィルムCFの樹脂フィルム22aの面を第1配線層30の上に圧着する。さらに、180℃程度の温度で加熱処理することにより、Bステージの樹脂フィルム22aを硬化させて第2層間絶縁層22を得る。
【0052】
第1配線層30の表面は粗化されているので、第2層間絶縁層22は第1配線層30に密着性よく形成される。
【0053】
本実施形態では、第1配線層30の上に銅箔付き樹脂フィルムCFを貼付しているが、絶縁層の上に金属層が積層された各種の積層膜を使用することができる。
【0054】
続いて、図8(b)に示すように、第1配線層30の接続部に対応する部分に開口部23aが設けられたドライフィルムレジスト23を形成する。さらに、第二塩化銅水溶液などの銅のエッチャントにより、ドライフィルムレジスト23をマスクにしてその開口部23aを通して銅箔32aをウェットエッチングして銅箔32aに開口部32xを形成する。
【0055】
さらに、図9(a)に示すように、ドライフィルムレジスト23を残した状態で(図8(b))、銅箔32aの開口部32xに露出する第2層間絶縁層22をウェットブラスト法によりエッチングすることにより、第1配線層30の接続部に到達するビアホールVHを形成する。
【0056】
ビアホールVHの径は例えば50〜80μmに設定される。このとき、ウェットブラスト処理によってドライフィルムレジスト23(図8(b))が同時にエッチングされて除去される。
【0057】
ウェットブラスト法は、アルミナ砥粒などの粒子と水などの液体とを混ぜて得られるスラリーを噴射ノズルから圧縮空気の力を使って高速に噴射させることにより、スラリー内の粒子で対象物を物理的にエッチングする加工方法である。
【0058】
また、ウェットブラスト処理では、第1配線層30(銅)のエッチングレートはかなり低いため、第1配線層30は第2層間絶縁層22をエッチングする際のストッパとなる。また、ドライフィルムレジスト23(図8(b))は、第2層間絶縁層22のエッチング途中で全てが消失する厚みに設定され、ドライフィルムレジスト23が消失した後は、銅箔32aがマスクとして機能する。
【0059】
これにより、後に第2配線層となる銅箔32aの表面がウェットブラスト処理によって粗化されてアンカーが同時に形成される。
【0060】
なお、本実施形態と違って、レーザで第2層間絶縁層22にビアホールVHを形成する場合は、ビアホールVH内に樹脂スミアが発生するため、過マンガン酸法などのウェット処理によってデスミア処理を行う必要がある。
【0061】
しかしながら、ウェットブラスト法を使用する場合は、樹脂スミアは発生しにくく、第2層間絶縁層22にビアホールVHを形成した後に、水洗することでクリーンなビアホールVHが容易に得られる。このように、本実施形態では、環境負荷となるデスミア処理を省略することができる。
【0062】
次いで、図9(b)に示すように、銅箔32aの上にエッチングレジスト(不図示)をパターニングし、それをマスクにして銅箔32aをエッチングすることにより、第2配線層32を得る。
【0063】
この時点では、ビアホールVH内にはビア導体が形成されていないため、第1配線層30と第2配線層32とは電気的に接続されていない状態である。
【0064】
そこで、ビアホールVH内にビア導体を形成して第1配線層30と第2配線層32とをビア導体を介して電気的に接続する。
【0065】
本実施形態では、ビア導体の形成方法として、スパッタ法や電解又は無電解めっきなどのコスト高となる手法を採用しない。
【0066】
つまり、図10に示すように、ディスペンス法によってディスペンサ装置(不図示)のノズル5から銀ペーストなどの導電性ペースト40をビアホールVH内に塗布した後に、導電性ペースト40を加熱処理して硬化させることにより第1配線層30と第2配線層32とを電気接続する。導電性ペースト40は、熱硬化性樹脂をバインダーとし、その中に銀粒子などの導電性粒子を分散させたものである。
【0067】
図11(a)に示すように、ディスペンス法によって導電性ペースト40を形成する場合は、導電性ペースト40はビアホールVH内に充填され、かつビアホールVHの近傍の第2配線層32を被覆して形成される。
【0068】
あるいは、ディスペンス法の代わりに、インクジェット法によって導電性ペースト40をビアホールVHに形成してもよい。図11(b)に示すように、インクジェット法を使用する場合は、導電性ペースト40はビアホールVH内に埋め込まれず、ビアホールVH内に凹部が残された状態となる。
【0069】
つまり、ビアホールVHの底面及び側面に沿って導電性ペースト40がいわゆるコンフォーマルビアとして形成される。インクジェット法を使用する場合も、導電性ペースト40はビアホールVHの近傍の第2配線層32を被覆して形成される。
【0070】
また、ビア導体を形成する他の方法としては、感光剤を含有する感光性導電性ペーストを使用してもよい。この場合、感光性導電性ペーストをスピンコータなどでシリコンウェハ10の上面全体に塗布し、フォトリソグラフィに基づいて露光・現像することにより、ビアホールVHに導電性ペースト40を選択的に形成して第1配線層30と第2配線層32とを電気接続する。感光性導電性ペーストとしては、感光性の銀ペーストなどがある。感光性導電性ペーストを使用する場合は、インクジェット法で導電性ペースト40を形成する場合と同様にコンフォーマルビアとして形成される。
【0071】
あるいは、導電性ペースト40以外では、ビアホールVHにはんだを充填して第1配線層30と第2配線層32とをはんだで電気接続してもよい。この場合は、ビアホールVHにはんだボールを搭載し、リフロー加熱してビアホールVHにはんだを充填する。又は、はんだペースト(クリームはんだ)をビアホールVHに選択的に塗布してもよい。
【0072】
以上の手法により、コスト高を招くスパッタ法や環境負荷が大きく工程が煩雑なめっき法を使用することなく、ビアホールVHに導電性ペースト又ははんだを形成することにより、低コストで容易にビア導体を形成することができる。
【0073】
このようにして、シリコンウェハ10に設けられた金ワイヤバンプ18に多層構造の再配線(第1、第2配線層30,32)が接続される。再配線(第1、第2配線層30,32)によって、シリコンウェハ10の接続パッド12のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。
【0074】
なお、銅箔32aをパターニングして第2配線層32を形成する工程は、ウェットブラスト法でビアホールVHを形成した後に行っているが、ビアホールVHに導電性ペースト40を形成した後に行ってもよい。
【0075】
その後に、図12に示すように、第2配線層32の接続部上に開口部24aが設けられたソルダレジスト24を形成する。第2配線層32の表面は粗化されているため、ソルダレジスト24は密着性よく第2配線層32の上に形成される。その後に、ソルダレジスト24の表面を酸素プラズマによってアッシング処理することにより、表面を親水性に改質して濡れ性を向上させる。
【0076】
さらに、図13に示すように、ソルダレジスト24の開口部24aにはんだボールを搭載し、リフロー加熱することにより、第2配線層32の接続部に接続される外部接続端子34を形成する。はんだボールとして、樹脂ボールの外面にはんだ層が形成されたものを使用してもよい。
【0077】
続いて、同じく図13に示すように、必要に応じて、シリコンウェハ10の背面をグラインダーで研削することにより、シリコンウェハ10の厚みを50〜300μm程度に薄型化する。その後に、シリコンウェハ10をダイシングラインD(図1)に沿って切断する。
【0078】
これにより、図14に示すように、シリコンウェハ10が個々のシリコン基板10a(半導体基板)に個片化されて個々のCSP構造を有する半導体装置1(電子装置)が得られる。
【0079】
なお、本実施形態では、2層の多層配線(第1、第2配線層30,32)を例示するが、前述した図8(a)〜図11の工程を繰り返すことにより、任意の積層数の多層配線を形成することができる。
【0080】
以上説明したように、第1実施形態の電子装置の製造方法では、まず、回路素子が形成されたシリコンウェハ10の接続パッド12に金ワイヤバンプ18を形成し、その上部の接続部18aが露出するように第1層間絶縁層20を形成する。次いで、第1層間絶縁層20の上に金ワイヤバンプ18に接続される第1配線層30を形成する。
【0081】
続いて、第1配線層30の上に銅箔付き樹脂フィルムCFを圧着して樹脂フィルム22aを第2層間絶縁層22として利用する。さらに、第1配線層30の接続部に対応する部分に開口部23aが設けられたドライフィルムレジスト23を銅箔32aの上に形成し、銅箔32aをエッチングして開口部32xを形成する。
【0082】
次いで、この状態で、ウェットブラスト法により、銅箔32aの開口部32xから第2層間絶縁層22をエッチングして第1配線層30に到達するビアホールVHを形成する。
【0083】
その後に、ビアホールVHに導電性ペースト40又ははんだからなるビア導体を形成することにより、第1配線層30と第2配線層32とを電気接続する。所定の段階で銅箔32aがパターン化されて第2配線層32となる。
【0084】
このような手法を採用することにより、第1配線層30にビアホールVHを介して接続される第2配線層32を形成する際に、以下の技術を使用する必要がない。すなわち、1)感光性ポリイミドを用いるフォトビアの形成、2)スパッタ法による金属層(シード層など)の成膜、3)レーザによるビアホールの形成、4)過マンガン酸系強アルカリ液によるビアホールのデスミア処理、5)湿式めっき(無電解Cuめっき/電解Cuめっき)による配線形成に係る技術を使用する必要がない。
【0085】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【0086】
このように、本実施形態では、低コスト化を図れる簡易な方法でシリコンウェハ10に多層構造の再配線(第1、第2配線層30,32)を形成することがきる。従って、ASICやLogicなどの多ピン化が要求される半導体装置の製造に容易に対応できるようになる。
【0087】
図14に示すように、第1実施形態に係る半導体装置1では、シリコン基板10a(半導体基板)には、トランジスタなどの回路素子が形成された素子形成領域T(図1)が設けられている。シリコン基板10aには接続パッド12が設けられており、接続パッド12は多層配線(不図示)を介して素子形成領域T(図1)に接続されている。
【0088】
接続パッド12には金ワイヤバンプ18が形成されており、金ワイヤバンプ18の横方向には第1層間絶縁層20が形成されている。金ワイヤバンプ18の接続部18aが第1層間絶縁層20の上面と同一高さに配置されて平坦化されている。
【0089】
さらに、第1層間絶縁層20の上には、金ワイヤバンプ18の接続部18aに接続される第1配線層30が形成されている。第1配線層30の上には第2層間絶縁層22が形成されており、第2層間絶縁層22には第1配線層30の接続部に到達するビアホールVHが形成されている。
【0090】
第2層間絶縁層22の上には、ビアホールVHの外周から外側に延在する第2配線層32が形成されている。第2配線層32は銅箔32aがパターニングされて形成される。
【0091】
さらに、ビアホールVH内には導電性ペースト40が充填されている。導電性ペースト40はビアホールVH内からその外側近傍まで形成され、ビアホールVHの近傍の第2配線層32を被覆して形成されている。
【0092】
これにより、第1配線層30が導電性ペースト40(ビア導体)を介して第2配線層32に電気的に接続されている。導電性ペースト40の代わりにはんだによって第1配線層30と第2配線層32とを接続してもよい。
【0093】
前述したように、導電性ペースト40は必ずしもビアホールVHを埋め込んで形成される必要はなく、ビアホールVHの底面及び側面に沿ってコンフォーマルビアとして形成されていてもよい。
【0094】
第1実施形態に係る半導体装置1では、前述した製造方法で製造されるので、ビアホールVH内の導電性ペースト40(ビア導体)の上に第2配線層32が配置されない構造となる。
【0095】
さらに、第2配線層32の接続部の上に開口部24aが設けられたソルダレジスト24が形成されている。そして、ソルダレジスト24の開口部24aに第2配線層32に接続される外部接続端子34が設けられている。
【0096】
第1実施形態に係る半導体装置1では、簡易な方法によって低コストで第1配線層30と第2配線層32とをビア導体(導電性ペーストやはんだ)で接続して多層配線構造を構築できる。従って、ASICやLogicなどの多ピンを有する半導体装置が容易に構成される。
【0097】
再配線(第1、第2配線層30,32)によって、シリコン基板10aの接続パッド12のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。そして、半導体装置1の外部接続端子34が実装基板(マザーボードなど)の接続電極に接続された後に、半導体装置1の下側の隙間にアンダーフィル樹脂が充填される。
【0098】
(第2の実施の形態)
図15は本発明の第2実施形態の電子装置を示す断面図である。第2実施形態では、電子装置として配線基板を例に挙げる。つまり、第1実施形態で説明した多層配線構造を配線基板に適用してもよい。
【0099】
図15に示すように、第2実施形態に係る配線基板2では、ガラスエポキシ樹脂などからなるコア基板50の両面側に第1配線層60が形成されている。両面側の第1配線層60はコア基板50に設けられた貫通電極52を介して相互接続されている。
【0100】
コア基板50の両面側には第1配線層60を被覆する層間絶縁層70がそれぞれ形成されている。両面側の層間絶縁層70には第1配線層60に到達するビアホールVHがそれぞれ形成されている。
【0101】
また、層間絶縁層70の上には、ビアホールVHの外周から外側に延在する第2配線層62が形成されている。そして、ビアホールVHには導電性ペースト40(ビア導体)が充填されており、第1配線層60は導電性ペースト40によって第2配線層62に電気接続されている。導電性ペースト40の代わりに、はんだをビア導体として使用してもよい。
【0102】
さらに、コア基板50の両面側には、第2配線層62の接続部上に開口部72aが設けられたソルダレジスト72がそれぞれ形成されている。また、第2配線層62の接続部にニッケル/金めっき層などのコンタクト層(不図示)が形成される。
【0103】
そして、コア基板50の上面側の第2配線層62に半導体チップ(不図示)が実装され、コア基板50の下面側の第2配線層62にはんだボールを搭載するなどして外部接続端子(不図示)が設けられる。
【0104】
図15ではコア基板50の両面側に2層の多層配線がそれぞれ形成された形態を例示するが、積層数は任意に設定することができる。
【0105】
第2実施形態は、第1実施形態で説明した多層配線構造を配線基板に適用した例であり、製造方法及びビアホールVH周りの構造は第1実施形態と同一であるのでその詳しい説明を省略する。
【0106】
図15の例では、基板としてリジッド基板(コア基板50)を使用しているが、コアレスタイプのフレキシブル多層配線基板を使用してもよく、各種方式の配線基板を使用することができる。
【0107】
第2実施形態は、第1実施形態と同様に、簡易な方法によって低コストで多層配線基板を構成することができると共に、環境負荷の低減を図ることができる。
【符号の説明】
【0108】
1…半導体装置(電子装置)2…配線基板(電子装置)、5…ノズル、10…シリコンウェハ(半導体ウェハ)、10a…シリコン基板(半導体基板)、12…接続パッド、14…パッシベーション層、14a…シリコン窒化層、14b…ポリイミド樹脂層、14x,16a,19a,23a,24a,32x,72a…開口部、16,23…ドライフィルムレジスト、18…金ワイヤバンプ(バンプ電極)、18a…接続部、19…めっきレジスト、20…第1層間絶縁層、20a,22a…樹脂フィルム、22…第2層間絶縁層、24,72…ソルダレジスト、30,60…第1配線層、30a…シード層、30b…金属パターン層、32,62…第2配線層、32a…銅箔、34…外部接続端子、40…導電性ペースト(ビア導体)、50…コア基板、52…貫通電極、70…層間絶縁層、A…チップ領域、T…素子形成領域、CF…銅箔付き樹脂フィルム、D…ダイシングライン、VH…ビアホール。
【技術分野】
【0001】
本発明は電子装置及びその製造方法に係り、さらに詳しくは、半導体基板の上に多層配線が設けられた半導体装置又は多層配線基板に適用できる電子装置及びその製造方法に関する。
【背景技術】
【0002】
近年、マルチメディア機器などの高性能化に伴って、LSIと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【0003】
そのような要求に応じるICパッケ−ジとして、チップサイズと略同等の大きさにパッケ−ジされたCSP(チップサイズパッケ−ジ)がある。さらには、ウェハ段階でCSP構造に係る成膜や加工などを行い、その後にダイシングして個別のCSPを得るようにしたウェハレベルCSPが知られている。
【0004】
ウェハレベルCSPでは、トランジスタなどが形成されたシリコンウェハの接続パッドに再配線が接続されて形成された後に、再配線にバンプ電極が形成される。
【0005】
特許文献1及び2には、バンプ電極を備えた半導体基板の上にバンプ電極の上部が露出するようにして絶縁層を形成した後に、バンプ電極に接続される配線パターンを形成することが記載されている。
【0006】
特許文献3には、内層配線板に絶縁樹脂層と銅箔を積層し、銅箔に開口を形成し、ブラスト処理により銅箔の開口から樹脂絶縁層に非貫通穴を形成した後に、めっきによって非貫通穴に導体回路パターンを形成することが記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特許第4121542号公報
【特許文献2】特許第4431628号公報
【特許文献3】特開2002―43753号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
従来技術のウェハレベルCSPでは、シリコンウェハに形成する再配線は単層で形成される場合が多く、多層配線構造を採用することに関しては何ら考慮されていない(例えば、特許文献1及び2)。特に、ASICやLogicなどの半導体装置では多ピン化が要求されるため、多層構造の再配線を低コストで形成するための新規な方法が切望されている。
【0009】
本発明は以上の課題を鑑みて創作されたものであり、多層配線が簡易な方法によって低コストで形成される電子装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するため、本発明は電子装置の製造方法に係り、第1配線層の上に、絶縁層の上に金属層が積層された積層膜を形成する工程と、前記積層膜の上に、前記第1配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、ウェットブラスト法により、前記金属層の開口部を通して前記絶縁層をエッチングすることにより、前記第1配線層に到達するビアホールを形成する工程と、前記ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第1配線層と第2配線層となる前記金属層とを前記ビア導体で接続する工程と、前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第2配線層を形成する工程とを有することを特徴とする。
【0011】
本発明では、まず、第1配線層の上に、絶縁層の上に金属層が積層された積層膜(銅箔付き樹脂フィルムなど)を形成する。さらに、第1配線層の接続部に対応する部分に開口部が設けられたレジストを金属層の上に形成し、金属層をエッチングして開口部を形成する。
【0012】
次いで、ウェットブラスト法により、金属層の開口部から絶縁層をエッチングして第1配線層に到達するビアホールを形成する。その後に、ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、第1配線層と第2配線層とを電気接続する。金属層をパターニングして第2配線層を形成する工程は、ビアホールを形成する工程の後、又はビア導体を形成する工程の後に行われる。
【0013】
このような手法を採用することにより、第1配線層にビアホールを介して接続される第2配線層を形成する際に、スパッタ法、デスミア処理、及び湿式めっき(無電解Cuめっき/電解Cuめっき)などの技術を使用する必要がない。
【0014】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【0015】
本発明は、回路素子が形成された半導体ウェハのバンプ電極に多層構造の再配線を形成する際に適用してもよいし、半導体チップなどを実装するための多層配線基板の製造に適用してもよい。
【0016】
また、上記課題を解決するため、本発明は電子装置に係り、第1配線層と、前記第1配線層の上に形成された絶縁層と、前記絶縁層に形成され、前記第1配線層に到達するビアホールと、前記絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第2配線層と、前記ビアホール内からその近傍の前記第2配線層の上に形成されて前記第1配線層と前記第2配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする。
【0017】
本発明の電子装置は、上記した製造方法で製造されるため、第1配線層と第2配線層はビアホールに形成された導電性ペースト又ははんだからなるビア導体で接続され、ビア導体はビアホール内からその近傍の第2配線層を被覆して形成される。
【0018】
本発明の電子装置は、簡易な方法によって低コストで第1配線層と第2配線層とをビア導体(導電性ペーストやはんだ)で接続して多層配線構造を構築できる。従って、ASICやLogicなど多層構造の再配線が要求される半導体装置や多層配線基板が低コストで製造される。
【0019】
なお、上記した特許文献3には、ブラスト処理で形成した非貫通穴にめっきで導体回路パターンを形成することが開示されているものの、低コスト化や環境負荷の低減のために導電性ペーストやはんだでビア導体を形成することは開示されておらず、本発明の構成を示唆するものではない。
【発明の効果】
【0020】
以上説明したように、本発明では、多層配線構造を低コストで構築することができる。
【図面の簡単な説明】
【0021】
【図1】図1は本発明の第1実施形態の電子装置の製造方法を示す断面図(その1)である。
【図2】図2(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その2)である。
【図3】図3(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その3)である。
【図4】図4(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その4)である。
【図5】図5(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その5)である。
【図6】図6(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その6)である。
【図7】図7(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その7)である。
【図8】図8(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その8)である。
【図9】図9(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その9)である。
【図10】図10は本発明の第1実施形態の電子装置の製造方法を示す断面図(その10)である。
【図11】図11(a)及び(b)は本発明の第1実施形態の電子装置の製造方法を示す断面図(その11)である。
【図12】図12は本発明の第1実施形態の電子装置の製造方法を示す断面図(その12)である。
【図13】図13は本発明の第1実施形態の電子装置の製造方法を示す断面図(その13)である。
【図14】図14は本発明の第1実施形態の電子装置を示す断面図である。
【図15】図15は本発明の第2実施形態の電子装置を示す断面図である。
【発明を実施するための形態】
【0022】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0023】
(第1の実施の形態)
図1〜図13は本発明の第1実施形態の電子装置の製造方法を示す断面図、図14は同じく第1実施形態の電子装置を示す断面図である。
【0024】
第1実施形態では、電子装置としてCSP構造を有する半導体装置を例に挙げて説明する。
【0025】
第1実施形態の電子装置の製造方法では、まず、図1に示すようなシリコンウェハ10を用意する。本実施形態では半導体ウェハとしてシリコンウェハ10を例示する。
【0026】
シリコンウェハ10は、その最上に、接続パッド12とそれを露出させる開口部14xが設けられたパッシベーション層14(保護絶縁層)とを備えている。
【0027】
接続パッド12はアルミニウム又はアルミニウム合金などから形成され、パッシベーション層14はシリコン窒化層14a及びポリイミド樹脂層14bが下から順に形成されて構成される。なお、ポリイミド樹脂層14bを省略してシリコン窒化層14aからパッシベーション層14を構成してもよい。
【0028】
シリコンウェハ10には、トランジスタ(半導体素子)、キャパシタ及び抵抗などの回路素子が形成された複数の素子形成領域Tが設けられている。各素子形成領域Tの上には、各種回路素子を接続するための多層配線(不図示)が形成されており、多層配線は接続パッド12に接続されている。
【0029】
図1の平面図を加えて説明すると、シリコンウェハ10には、素子形成領域Tを含むチップ領域Aが多数設けられている。チップ領域Aは格子状に配置されたダイシングラインDで囲まれて画定されている。
【0030】
図1の平面図の例では、接続パッド12はエリアアレイ型で配置されており、各チップ領域Aの全体にそれぞれ格子状に配置されている。あるいは、接続パッド12がペリフェラル型で配置され、各チップ領域Aの周縁部にそれぞれ配置されていてもよい。シリコンウェハ10は、後に、各チップ領域Aが得られるようにダイシングラインDで切断されて個々の半導体チップ(半導体装置)となる。
【0031】
以下の工程では、図1のシリコンウェハ10の一つのチップ領域Aを部分的に示しながら説明する。
【0032】
図2(a)に示すように、図1で説明したシリコンウェハ10を用意する。シリコンウェハ10の厚みは600〜800μm程度である。
【0033】
次いで、図2(b)に示すように、シリコンウェハ10の上に厚みが50μm程度のドライフィルムレジスト16を貼付し、フォトリソグラフィに基づいて露光・現像を行うことにより、ドライフィルムレジスト16をパターニングする。これにより、各チップ領域Aの上にドライフィルムレジスト16が残され、ダイシングラインDの上にドライフィルムレジスト16の開口部16aが配置される。
【0034】
続いて、図3(a)に示すように、ウェットブラスト法によりドライフィルムレジスト16をマスクにしてその開口部16aを通してパッシベーション層14の上面から厚み方向にエッチングする。これにより、シリコンウェハ10のダイシングラインD(図1)に凹部Cが形成される。凹部Cは各チップ領域Aを取り囲むように格子状に形成される。
【0035】
後述するように、シリコンウェハ10に形成される凹部Cは、シリコンウェハ10上に形成される層間絶縁層の密着性を向上させるアンカーとして機能する。
【0036】
その後に、図3(b)に示すように、レジスト剥離液によってドライフィルムレジスト16が除去される。なお、ドライフィルムレジスト16の代わりに、液状のレジストを使用して同様なマスクを形成してもよい。
【0037】
次いで、図4(a)に示すように、図3(b)の構造体の上面側を酸素プラズマによってクリーニング処理する。これにより、パッシベーション層14が表面改質(粗化)されると共に、接続パッド12の表面が洗浄される。
【0038】
続いて、図4(b)に示すように、ワイヤボンディング法に基づいて、接続パッド12の上に先端が尖った金(Au)ワイヤバンプ18を形成する。バンプ電極として金ワイヤバンプ18を例示するが、ワイヤボンディング法に基づいて、同様な形状の銅(Cu)ワイヤバンプを形成してもよい。あるいは、電解めっき法によって金(Au)バンプなどを形成してもよいし、無電解めっき法によってニッケル(Ni)/金(Au)バンプを順に形成してもよい。
【0039】
次いで、図5(a)に示すように、金ワイヤバンプ18が設けられたシリコンウェハ10の上にBステージ(半硬化状態)の樹脂フィルム20aを貼付する。樹脂フィルム20aとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【0040】
樹脂フィルム20aの厚みは、金ワイヤバンプ18の高さより若干薄い厚み(例えば30μm)に設定され、樹脂フィルム20aの上面に金ワイヤバンプ18の先端が露出した状態となる。
【0041】
続いて、図5(b)に示すように、樹脂フィルム20aを押圧治具(不図示)で下側に押圧して平坦化し、180℃程度の温度で加熱処理することにより、Bステージの樹脂フィルム20aを硬化させて第1層間絶縁層20を得る。
【0042】
このとき、平坦化処理によって金ワイヤバンプ18の先端が潰されて接続部18aとなる。このようにして、金ワイヤバンプ18の接続部18aと第1層間絶縁層20の上面とが同一面を構成するように平坦化される。
【0043】
また、前述したように、シリコンウェハ10のダイシングラインD(図1)に凹部Cが形成されているので、第1層間絶縁層20がアンカー効果によってシリコンウェハ10に密着性よく形成される。
【0044】
さらに、図6(a)に示すように、第1層間絶縁層20及び金ワイヤバンプ18の接続部18aを四フッ化炭素(CF4)が添加された酸素(O2)プラズマによってアッシング処理を行う。
【0045】
これにより、金ワイヤバンプ18の接続部18aに僅かに残存する樹脂が完全に除去され、接続部18aをクリーンな状態で露出させることができる。また同時に、第1層間絶縁層20の表面がライトエッチングされて粗化されることで、表面にアンカーが形成される。
【0046】
次いで、図6(b)に示すように、第1層間絶縁層20の上にスパッタ法(PVD法)によって金属層を成膜することによりシード層30aを得る。第1層間絶縁層20の表面が粗化されているので、シード層30aは第1層間絶縁層20の上に密着性よく形成される。シード層30aの好適な例としては、下から順に、チタン(Ti)層(厚み:0.1μm以上)/銅(Cu)層(厚み:0.2〜0.5μm)が形成された積層膜が使用される。あるいは、シード層30aとして、下から順に、クロム(Cr)層(厚み:0.035μm以上)/銅(Cu)層(厚み:0.2〜0.5μm)が形成された積層膜が使用される。
【0047】
次いで、図7(a)に示すように、フォトリソグラフィに基づいて、第1配線層が配置される部分に開口部19aが設けられためっきレジスト19をシード層30aの上に形成する。さらに、シード層30aをめっき給電経路に利用する電解めっきにより、めっきレジスト19の開口部19aに金属パターン層30bを形成する。金属パターン層30bは銅などの配線材料から形成される。
【0048】
続いて、めっきレジスト19を除去した後に、金属パターン層30bをマスクにしてシード層30aをエッチングする。
【0049】
これにより、図7(b)に示すように、シード層30a及び金属めっき層30bから構成される第1配線層30が得られる。第1配線層30は金ワイヤバンプ18の接続部18aに電気接続されて形成される。さらに、ギ酸系の薬液により第1配線層30の表面を処理して粗化することによってアンカーを形成する。
【0050】
次いで、図8(a)に示すように、Bステージ(半硬化状態)の樹脂フィルム22aの上に銅箔32aが貼付された構造の銅箔付き樹脂フィルムCFを用意する。銅箔32aの厚みは5〜18μmであり、樹脂フィルム22aの厚みは30μm程度である。樹脂フィルム22aとしては、エポキシ樹脂又はポリイミド樹脂などの熱硬化性樹脂が使用される。
【0051】
そして、銅箔付き樹脂フィルムCFの樹脂フィルム22aの面を第1配線層30の上に圧着する。さらに、180℃程度の温度で加熱処理することにより、Bステージの樹脂フィルム22aを硬化させて第2層間絶縁層22を得る。
【0052】
第1配線層30の表面は粗化されているので、第2層間絶縁層22は第1配線層30に密着性よく形成される。
【0053】
本実施形態では、第1配線層30の上に銅箔付き樹脂フィルムCFを貼付しているが、絶縁層の上に金属層が積層された各種の積層膜を使用することができる。
【0054】
続いて、図8(b)に示すように、第1配線層30の接続部に対応する部分に開口部23aが設けられたドライフィルムレジスト23を形成する。さらに、第二塩化銅水溶液などの銅のエッチャントにより、ドライフィルムレジスト23をマスクにしてその開口部23aを通して銅箔32aをウェットエッチングして銅箔32aに開口部32xを形成する。
【0055】
さらに、図9(a)に示すように、ドライフィルムレジスト23を残した状態で(図8(b))、銅箔32aの開口部32xに露出する第2層間絶縁層22をウェットブラスト法によりエッチングすることにより、第1配線層30の接続部に到達するビアホールVHを形成する。
【0056】
ビアホールVHの径は例えば50〜80μmに設定される。このとき、ウェットブラスト処理によってドライフィルムレジスト23(図8(b))が同時にエッチングされて除去される。
【0057】
ウェットブラスト法は、アルミナ砥粒などの粒子と水などの液体とを混ぜて得られるスラリーを噴射ノズルから圧縮空気の力を使って高速に噴射させることにより、スラリー内の粒子で対象物を物理的にエッチングする加工方法である。
【0058】
また、ウェットブラスト処理では、第1配線層30(銅)のエッチングレートはかなり低いため、第1配線層30は第2層間絶縁層22をエッチングする際のストッパとなる。また、ドライフィルムレジスト23(図8(b))は、第2層間絶縁層22のエッチング途中で全てが消失する厚みに設定され、ドライフィルムレジスト23が消失した後は、銅箔32aがマスクとして機能する。
【0059】
これにより、後に第2配線層となる銅箔32aの表面がウェットブラスト処理によって粗化されてアンカーが同時に形成される。
【0060】
なお、本実施形態と違って、レーザで第2層間絶縁層22にビアホールVHを形成する場合は、ビアホールVH内に樹脂スミアが発生するため、過マンガン酸法などのウェット処理によってデスミア処理を行う必要がある。
【0061】
しかしながら、ウェットブラスト法を使用する場合は、樹脂スミアは発生しにくく、第2層間絶縁層22にビアホールVHを形成した後に、水洗することでクリーンなビアホールVHが容易に得られる。このように、本実施形態では、環境負荷となるデスミア処理を省略することができる。
【0062】
次いで、図9(b)に示すように、銅箔32aの上にエッチングレジスト(不図示)をパターニングし、それをマスクにして銅箔32aをエッチングすることにより、第2配線層32を得る。
【0063】
この時点では、ビアホールVH内にはビア導体が形成されていないため、第1配線層30と第2配線層32とは電気的に接続されていない状態である。
【0064】
そこで、ビアホールVH内にビア導体を形成して第1配線層30と第2配線層32とをビア導体を介して電気的に接続する。
【0065】
本実施形態では、ビア導体の形成方法として、スパッタ法や電解又は無電解めっきなどのコスト高となる手法を採用しない。
【0066】
つまり、図10に示すように、ディスペンス法によってディスペンサ装置(不図示)のノズル5から銀ペーストなどの導電性ペースト40をビアホールVH内に塗布した後に、導電性ペースト40を加熱処理して硬化させることにより第1配線層30と第2配線層32とを電気接続する。導電性ペースト40は、熱硬化性樹脂をバインダーとし、その中に銀粒子などの導電性粒子を分散させたものである。
【0067】
図11(a)に示すように、ディスペンス法によって導電性ペースト40を形成する場合は、導電性ペースト40はビアホールVH内に充填され、かつビアホールVHの近傍の第2配線層32を被覆して形成される。
【0068】
あるいは、ディスペンス法の代わりに、インクジェット法によって導電性ペースト40をビアホールVHに形成してもよい。図11(b)に示すように、インクジェット法を使用する場合は、導電性ペースト40はビアホールVH内に埋め込まれず、ビアホールVH内に凹部が残された状態となる。
【0069】
つまり、ビアホールVHの底面及び側面に沿って導電性ペースト40がいわゆるコンフォーマルビアとして形成される。インクジェット法を使用する場合も、導電性ペースト40はビアホールVHの近傍の第2配線層32を被覆して形成される。
【0070】
また、ビア導体を形成する他の方法としては、感光剤を含有する感光性導電性ペーストを使用してもよい。この場合、感光性導電性ペーストをスピンコータなどでシリコンウェハ10の上面全体に塗布し、フォトリソグラフィに基づいて露光・現像することにより、ビアホールVHに導電性ペースト40を選択的に形成して第1配線層30と第2配線層32とを電気接続する。感光性導電性ペーストとしては、感光性の銀ペーストなどがある。感光性導電性ペーストを使用する場合は、インクジェット法で導電性ペースト40を形成する場合と同様にコンフォーマルビアとして形成される。
【0071】
あるいは、導電性ペースト40以外では、ビアホールVHにはんだを充填して第1配線層30と第2配線層32とをはんだで電気接続してもよい。この場合は、ビアホールVHにはんだボールを搭載し、リフロー加熱してビアホールVHにはんだを充填する。又は、はんだペースト(クリームはんだ)をビアホールVHに選択的に塗布してもよい。
【0072】
以上の手法により、コスト高を招くスパッタ法や環境負荷が大きく工程が煩雑なめっき法を使用することなく、ビアホールVHに導電性ペースト又ははんだを形成することにより、低コストで容易にビア導体を形成することができる。
【0073】
このようにして、シリコンウェハ10に設けられた金ワイヤバンプ18に多層構造の再配線(第1、第2配線層30,32)が接続される。再配線(第1、第2配線層30,32)によって、シリコンウェハ10の接続パッド12のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。
【0074】
なお、銅箔32aをパターニングして第2配線層32を形成する工程は、ウェットブラスト法でビアホールVHを形成した後に行っているが、ビアホールVHに導電性ペースト40を形成した後に行ってもよい。
【0075】
その後に、図12に示すように、第2配線層32の接続部上に開口部24aが設けられたソルダレジスト24を形成する。第2配線層32の表面は粗化されているため、ソルダレジスト24は密着性よく第2配線層32の上に形成される。その後に、ソルダレジスト24の表面を酸素プラズマによってアッシング処理することにより、表面を親水性に改質して濡れ性を向上させる。
【0076】
さらに、図13に示すように、ソルダレジスト24の開口部24aにはんだボールを搭載し、リフロー加熱することにより、第2配線層32の接続部に接続される外部接続端子34を形成する。はんだボールとして、樹脂ボールの外面にはんだ層が形成されたものを使用してもよい。
【0077】
続いて、同じく図13に示すように、必要に応じて、シリコンウェハ10の背面をグラインダーで研削することにより、シリコンウェハ10の厚みを50〜300μm程度に薄型化する。その後に、シリコンウェハ10をダイシングラインD(図1)に沿って切断する。
【0078】
これにより、図14に示すように、シリコンウェハ10が個々のシリコン基板10a(半導体基板)に個片化されて個々のCSP構造を有する半導体装置1(電子装置)が得られる。
【0079】
なお、本実施形態では、2層の多層配線(第1、第2配線層30,32)を例示するが、前述した図8(a)〜図11の工程を繰り返すことにより、任意の積層数の多層配線を形成することができる。
【0080】
以上説明したように、第1実施形態の電子装置の製造方法では、まず、回路素子が形成されたシリコンウェハ10の接続パッド12に金ワイヤバンプ18を形成し、その上部の接続部18aが露出するように第1層間絶縁層20を形成する。次いで、第1層間絶縁層20の上に金ワイヤバンプ18に接続される第1配線層30を形成する。
【0081】
続いて、第1配線層30の上に銅箔付き樹脂フィルムCFを圧着して樹脂フィルム22aを第2層間絶縁層22として利用する。さらに、第1配線層30の接続部に対応する部分に開口部23aが設けられたドライフィルムレジスト23を銅箔32aの上に形成し、銅箔32aをエッチングして開口部32xを形成する。
【0082】
次いで、この状態で、ウェットブラスト法により、銅箔32aの開口部32xから第2層間絶縁層22をエッチングして第1配線層30に到達するビアホールVHを形成する。
【0083】
その後に、ビアホールVHに導電性ペースト40又ははんだからなるビア導体を形成することにより、第1配線層30と第2配線層32とを電気接続する。所定の段階で銅箔32aがパターン化されて第2配線層32となる。
【0084】
このような手法を採用することにより、第1配線層30にビアホールVHを介して接続される第2配線層32を形成する際に、以下の技術を使用する必要がない。すなわち、1)感光性ポリイミドを用いるフォトビアの形成、2)スパッタ法による金属層(シード層など)の成膜、3)レーザによるビアホールの形成、4)過マンガン酸系強アルカリ液によるビアホールのデスミア処理、5)湿式めっき(無電解Cuめっき/電解Cuめっき)による配線形成に係る技術を使用する必要がない。
【0085】
従って、製造に係る工程数を大幅に削減できるので、製造コストを低減することができる。また、デスミア処理や湿式めっきプロセスが不要となるため、有害廃液を削減することができ、環境負荷の低減を図ることができる。
【0086】
このように、本実施形態では、低コスト化を図れる簡易な方法でシリコンウェハ10に多層構造の再配線(第1、第2配線層30,32)を形成することがきる。従って、ASICやLogicなどの多ピン化が要求される半導体装置の製造に容易に対応できるようになる。
【0087】
図14に示すように、第1実施形態に係る半導体装置1では、シリコン基板10a(半導体基板)には、トランジスタなどの回路素子が形成された素子形成領域T(図1)が設けられている。シリコン基板10aには接続パッド12が設けられており、接続パッド12は多層配線(不図示)を介して素子形成領域T(図1)に接続されている。
【0088】
接続パッド12には金ワイヤバンプ18が形成されており、金ワイヤバンプ18の横方向には第1層間絶縁層20が形成されている。金ワイヤバンプ18の接続部18aが第1層間絶縁層20の上面と同一高さに配置されて平坦化されている。
【0089】
さらに、第1層間絶縁層20の上には、金ワイヤバンプ18の接続部18aに接続される第1配線層30が形成されている。第1配線層30の上には第2層間絶縁層22が形成されており、第2層間絶縁層22には第1配線層30の接続部に到達するビアホールVHが形成されている。
【0090】
第2層間絶縁層22の上には、ビアホールVHの外周から外側に延在する第2配線層32が形成されている。第2配線層32は銅箔32aがパターニングされて形成される。
【0091】
さらに、ビアホールVH内には導電性ペースト40が充填されている。導電性ペースト40はビアホールVH内からその外側近傍まで形成され、ビアホールVHの近傍の第2配線層32を被覆して形成されている。
【0092】
これにより、第1配線層30が導電性ペースト40(ビア導体)を介して第2配線層32に電気的に接続されている。導電性ペースト40の代わりにはんだによって第1配線層30と第2配線層32とを接続してもよい。
【0093】
前述したように、導電性ペースト40は必ずしもビアホールVHを埋め込んで形成される必要はなく、ビアホールVHの底面及び側面に沿ってコンフォーマルビアとして形成されていてもよい。
【0094】
第1実施形態に係る半導体装置1では、前述した製造方法で製造されるので、ビアホールVH内の導電性ペースト40(ビア導体)の上に第2配線層32が配置されない構造となる。
【0095】
さらに、第2配線層32の接続部の上に開口部24aが設けられたソルダレジスト24が形成されている。そして、ソルダレジスト24の開口部24aに第2配線層32に接続される外部接続端子34が設けられている。
【0096】
第1実施形態に係る半導体装置1では、簡易な方法によって低コストで第1配線層30と第2配線層32とをビア導体(導電性ペーストやはんだ)で接続して多層配線構造を構築できる。従って、ASICやLogicなどの多ピンを有する半導体装置が容易に構成される。
【0097】
再配線(第1、第2配線層30,32)によって、シリコン基板10aの接続パッド12のピッチが実装基板の接続電極のピッチに対応するようにピッチ変換される。そして、半導体装置1の外部接続端子34が実装基板(マザーボードなど)の接続電極に接続された後に、半導体装置1の下側の隙間にアンダーフィル樹脂が充填される。
【0098】
(第2の実施の形態)
図15は本発明の第2実施形態の電子装置を示す断面図である。第2実施形態では、電子装置として配線基板を例に挙げる。つまり、第1実施形態で説明した多層配線構造を配線基板に適用してもよい。
【0099】
図15に示すように、第2実施形態に係る配線基板2では、ガラスエポキシ樹脂などからなるコア基板50の両面側に第1配線層60が形成されている。両面側の第1配線層60はコア基板50に設けられた貫通電極52を介して相互接続されている。
【0100】
コア基板50の両面側には第1配線層60を被覆する層間絶縁層70がそれぞれ形成されている。両面側の層間絶縁層70には第1配線層60に到達するビアホールVHがそれぞれ形成されている。
【0101】
また、層間絶縁層70の上には、ビアホールVHの外周から外側に延在する第2配線層62が形成されている。そして、ビアホールVHには導電性ペースト40(ビア導体)が充填されており、第1配線層60は導電性ペースト40によって第2配線層62に電気接続されている。導電性ペースト40の代わりに、はんだをビア導体として使用してもよい。
【0102】
さらに、コア基板50の両面側には、第2配線層62の接続部上に開口部72aが設けられたソルダレジスト72がそれぞれ形成されている。また、第2配線層62の接続部にニッケル/金めっき層などのコンタクト層(不図示)が形成される。
【0103】
そして、コア基板50の上面側の第2配線層62に半導体チップ(不図示)が実装され、コア基板50の下面側の第2配線層62にはんだボールを搭載するなどして外部接続端子(不図示)が設けられる。
【0104】
図15ではコア基板50の両面側に2層の多層配線がそれぞれ形成された形態を例示するが、積層数は任意に設定することができる。
【0105】
第2実施形態は、第1実施形態で説明した多層配線構造を配線基板に適用した例であり、製造方法及びビアホールVH周りの構造は第1実施形態と同一であるのでその詳しい説明を省略する。
【0106】
図15の例では、基板としてリジッド基板(コア基板50)を使用しているが、コアレスタイプのフレキシブル多層配線基板を使用してもよく、各種方式の配線基板を使用することができる。
【0107】
第2実施形態は、第1実施形態と同様に、簡易な方法によって低コストで多層配線基板を構成することができると共に、環境負荷の低減を図ることができる。
【符号の説明】
【0108】
1…半導体装置(電子装置)2…配線基板(電子装置)、5…ノズル、10…シリコンウェハ(半導体ウェハ)、10a…シリコン基板(半導体基板)、12…接続パッド、14…パッシベーション層、14a…シリコン窒化層、14b…ポリイミド樹脂層、14x,16a,19a,23a,24a,32x,72a…開口部、16,23…ドライフィルムレジスト、18…金ワイヤバンプ(バンプ電極)、18a…接続部、19…めっきレジスト、20…第1層間絶縁層、20a,22a…樹脂フィルム、22…第2層間絶縁層、24,72…ソルダレジスト、30,60…第1配線層、30a…シード層、30b…金属パターン層、32,62…第2配線層、32a…銅箔、34…外部接続端子、40…導電性ペースト(ビア導体)、50…コア基板、52…貫通電極、70…層間絶縁層、A…チップ領域、T…素子形成領域、CF…銅箔付き樹脂フィルム、D…ダイシングライン、VH…ビアホール。
【特許請求の範囲】
【請求項1】
第1配線層の上に、絶縁層の上に金属層が積層された積層膜を形成する工程と、
前記積層膜の上に、前記第1配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、
前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、
ウェットブラスト法により、前記金属層の開口部を通して前記絶縁層をエッチングすることにより、前記第1配線層に到達するビアホールを形成する工程と、
前記ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第1配線層と第2配線層となる前記金属層とを前記ビア導体で接続する工程と、
前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第2配線層を形成する工程とを有することを特徴とする電子装置の製造方法。
【請求項2】
前記第1配線層は、回路素子を備えた半導体ウェハのバンプ電極に接続されていることを特徴とする請求項1に記載の電子装置の製造方法。
【請求項3】
前記積層膜は、樹脂フィルムの上に銅箔が積層されて構成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
【請求項4】
前記導電性ペーストは、ディスペンス法又はインクジェット法によって前記ビアホールに選択的に形成されるか、あるいはフォトリソグラフィに基づいて感光性の前記導電性ペーストが前記ビアホールに選択的に形成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
【請求項5】
前記ビア導体を形成する工程において、
前記ビア導体は前記ビアホールに充填されると共に、前記ビアホールの近傍の前記第2配線層を被覆して形成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
【請求項6】
前記ビアホールを形成する工程において、
前記レジストは、前記ウェットブラスト法で前記絶縁層をエッチングする途中で消失し、前記金属層の表面が前記ウェットブラスト法によって粗化されることを特徴とする請求項1又は2に記載の電子部品装置の製造方法。
【請求項7】
第1配線層と、
前記第1配線層の上に形成された絶縁層と、
前記絶縁層に形成され、前記第1配線層に到達するビアホールと、
前記絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第2配線層と、
前記ビアホール内からその近傍の前記第2配線層の上に形成されて前記第1配線層と前記第2配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする電子装置。
【請求項8】
前記第1配線層は、回路素子を備えた半導体基板のバンプ電極に接続されていることを特徴とする請求項7に記載の電子装置。
【請求項9】
前記ビア導体は、前記ビアホールに充填されていることを特徴とする請求項7又は8に記載の電子装置。
【請求項10】
前記第2配線層は、銅箔から形成されることを特徴とする請求項7又は8に記載の電子装置。
【請求項1】
第1配線層の上に、絶縁層の上に金属層が積層された積層膜を形成する工程と、
前記積層膜の上に、前記第1配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、
前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、
ウェットブラスト法により、前記金属層の開口部を通して前記絶縁層をエッチングすることにより、前記第1配線層に到達するビアホールを形成する工程と、
前記ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第1配線層と第2配線層となる前記金属層とを前記ビア導体で接続する工程と、
前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第2配線層を形成する工程とを有することを特徴とする電子装置の製造方法。
【請求項2】
前記第1配線層は、回路素子を備えた半導体ウェハのバンプ電極に接続されていることを特徴とする請求項1に記載の電子装置の製造方法。
【請求項3】
前記積層膜は、樹脂フィルムの上に銅箔が積層されて構成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
【請求項4】
前記導電性ペーストは、ディスペンス法又はインクジェット法によって前記ビアホールに選択的に形成されるか、あるいはフォトリソグラフィに基づいて感光性の前記導電性ペーストが前記ビアホールに選択的に形成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
【請求項5】
前記ビア導体を形成する工程において、
前記ビア導体は前記ビアホールに充填されると共に、前記ビアホールの近傍の前記第2配線層を被覆して形成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
【請求項6】
前記ビアホールを形成する工程において、
前記レジストは、前記ウェットブラスト法で前記絶縁層をエッチングする途中で消失し、前記金属層の表面が前記ウェットブラスト法によって粗化されることを特徴とする請求項1又は2に記載の電子部品装置の製造方法。
【請求項7】
第1配線層と、
前記第1配線層の上に形成された絶縁層と、
前記絶縁層に形成され、前記第1配線層に到達するビアホールと、
前記絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第2配線層と、
前記ビアホール内からその近傍の前記第2配線層の上に形成されて前記第1配線層と前記第2配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする電子装置。
【請求項8】
前記第1配線層は、回路素子を備えた半導体基板のバンプ電極に接続されていることを特徴とする請求項7に記載の電子装置。
【請求項9】
前記ビア導体は、前記ビアホールに充填されていることを特徴とする請求項7又は8に記載の電子装置。
【請求項10】
前記第2配線層は、銅箔から形成されることを特徴とする請求項7又は8に記載の電子装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−4504(P2012−4504A)
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2010−140939(P2010−140939)
【出願日】平成22年6月21日(2010.6.21)
【出願人】(000190688)新光電気工業株式会社 (1,516)
【Fターム(参考)】
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願日】平成22年6月21日(2010.6.21)
【出願人】(000190688)新光電気工業株式会社 (1,516)
【Fターム(参考)】
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