半導体装置の製造方法および半導体装置
【課題】 ＮｉＳｉが用いられたシリサイド上ライナー窒化膜のエッチング特性を改善し、コンタクトホール底での過度のエッチングを防止する。
【解決手段】 半導体基板３０１の素子活性領域にシリサイド層３０８を形成する工程と、半導体基板上にライナーになるシリコン窒化膜３０９を形成する工程と、シリコン窒化膜上に層間絶縁膜を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程とを含み、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。これにより、窒化膜中の塩素濃度を低減でき、Ｓｉ−Ｎ結合が増やすことができるため、ウェットエッチング耐性を向上できる。
【解決手段】 半導体基板３０１の素子活性領域にシリサイド層３０８を形成する工程と、半導体基板上にライナーになるシリコン窒化膜３０９を形成する工程と、シリコン窒化膜上に層間絶縁膜を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程とを含み、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。これにより、窒化膜中の塩素濃度を低減でき、Ｓｉ−Ｎ結合が増やすことができるため、ウェットエッチング耐性を向上できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にコンタクトホールの形成方法において、低温原子層蒸着によるシリコン窒化膜をドライエッチングのストッパー（以下ライナー窒化膜と言う）に用いる半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
本発明の背景を明らかにするため、図７を用いて従来の半導体装置の一般的な製造方法及び構造を簡潔に説明する。
【０００３】
まず、図７（ａ）に示すように、シリコン基板等の半導体基板９０１の表面に素子分離９０２を形成し、素子活性領域を形成する。次いで、ウェル形成(図示せず)、ゲート絶縁膜９０３、ゲート電極９０４、サイドウォール９０５及び、ソース・ドレイン領域（図示せず）を形成する。
【０００４】
次に、素子活性領域には、半導体素子の微細化及び高速化に伴い、６５ｎｍノード以降、低抵抗かつ細線抵抗の小さいニッケルシリサイド（ＮｉＳｉ）を形成する。図７（ｂ）に示すように、シリサイド形成領域にニッケル９０６を１０ｎｍ程度スパッタ後、チタンナイトライド９０７を堆積し２５０℃〜３５０℃でアニールを行い、シリコンとニッケルを反応させる。
【０００５】
次に、図７（ｃ）に示すように、チタンナイトライド９０７及び未反応のニッケル９０６を除去した後、３５０℃〜５５０℃程度でアニールを行うことで、ＮｉＳｉ層９０８を形成する。ＮｉＳｉは耐熱性に乏しく、ＮｉＳｉからＮｉＳｉ2への相転移温度である５００度以下の熱処理でも、ＮｉＳｉが高抵抗なＮｉＳｉ2に転移する。
【０００６】
次に、図７（ｄ）に示すように、ドライエッチングストッパーとしてのライナー窒化膜９０９は、従来、低圧化学気相蒸着（ＬＰ−ＣＶＤ）法を用いて形成されていたが、５００℃程度が限界であるＬＰ−ＣＶＤでの成膜温度では、ＮｉＳｉが高抵抗なＮｉＳｉ2に相転移するため、４００度以下で成膜可能な原子層蒸着（Atomic Layer Deposition、以下ＡＬＤ）、又はプラズマＣＶＤで窒化膜を成膜する。
【０００７】
次に、図７（ｅ）に示すように、ライナー窒化膜９０９を形成した後、層間絶縁膜９１０（ＮＳＧ,ＢＰＳＧ等）を形成する。
【０００８】
次に、図７（ｆ）に示すように、層間絶縁膜９１０上にフォトレジストを塗布し、露光現像処理を行い、所定の形状にパターニングする。続いて、パターニングされたフォトレジストを介して層間絶縁膜９１０とライナー窒化膜９０９の選択比の高いドライエッチングを行い、次いでライナー窒化膜９０９を、窒化膜とシリコン基板の選択比の高いガスでエッチングすることによってコンタクトホール９１１を開口する。
【０００９】
次に、フォトレジストを除去した後、バリアメタルとしてＭＯＣＶＤにてチタン及びチタンナイトライドを成膜し、タングステンを埋め込みソース・ドレイン領域に電気的に接続されたコンタクトを形成する。
【特許文献１】特開２００４−１０４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９を参照し、従来構造の問題点を簡潔に説明する。ＮｉＳｉの耐熱性を考慮して、低温成膜された窒化膜は、エッチング耐性に乏しく、コンタクト形成ドライエッチ後にポリマー除去するためにフッ酸ウェットエッチングを行った場合、ライナー窒化膜２０２のウェットエッチング速度が、層間絶縁膜２０３より速いため、図９（ａ）に示すように、窒化膜が後退する。コンタクトホール底が広がった形状２０５だと、コンタクトホール底でのバリアメタルの被覆性が悪くなるため、接合リークの増大や、信頼性や歩留まりの低下の原因になっている。
【００１１】
また、図８に示すようにコンタクトホール底を曲面にしようとするとフッ素の割合の多いエッチングガスを用いることになり、ドライエッチング速度をコントロールしにくいため、図９（ｂ）に示すように、ＡＬＤ法で成膜された窒化膜をドライエッチした際に、コンタクトホール底が角型２０６になる。そのため、図９（ｃ）に示すように、続くＭＯＣＶＤでのバリアメタル２０７形成において微細化されたコンタクトホール底２０８でバリアメタルのカバレッジが悪化するという課題があった。
【００１２】
したがって、本発明の目的は、前記課題に鑑み、ライナー窒化膜のエッチング特性を改善し、コンタクトホール底での過度のエッチングを防止することができる半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の請求項１記載の半導体装置の製造方法は、半導体基板の素子活性領域にシリサイド層を形成する工程と、前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程とを含み、前記シリコン窒化膜は、原子層蒸着法（Atomic Layer Deposition）によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、前記成膜段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。
【００１４】
請求項２記載の半導体装置の製造方法は、半導体基板の素子活性領域にシリサイド層を形成する工程と、前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程とを含み、前記シリコン窒化膜は、原子層蒸着（Atomic Layer Deposition）法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、前記成膜の初期段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。
【００１５】
請求項３記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記緩和時間は、表面に吸着している前記ジクロロシラン中のシリコン−水素結合と前記アンモニアとの反応が律速するまでの時間である。
【００１６】
請求項４記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記成膜の初期段階は、前記成膜の全サイクル数の５０％以下である。
【００１７】
請求項５記載の半導体装置は、半導体基板の素子活性領域に形成されたシリサイド層と、前記半導体基板上に形成されたライナーになるシリコン窒化膜と、前記シリコン窒化膜上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールとを備え、前記シリコン窒化膜は膜中に塩素を含有し、前記膜中の塩素濃度より前記半導体基板側界面付近の塩素濃度が低い濃度勾配を持つ。
【００１８】
請求項６記載の半導体装置は、請求項５記載の半導体装置において、前記シリコン窒化膜は、膜中の窒素／シリコンの比より前記半導体基板側界面付近の窒素／シリコンの比が高い。
【発明の効果】
【００１９】
本発明の請求項１記載の半導体装置の製造方法によれば、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であるので、４００℃以下の低温にて、ＡＬＤ法を用いてライナー窒化膜としてシリコン窒化膜を形成しても、窒化膜中の塩素濃度を低減でき、Ｓｉ−Ｎ結合が増やすことができるため、ウェットエッチング耐性を向上できる。つまり、Ｓｉ−Ｃｌ結合がＳｉ−Ｎ結合へ置き換わっており、窒素／シリコン比を比較した場合、従来、４００℃以下のＡＬＤ法で成膜された窒化膜中に比べ窒素／シリコン比が高くなっているため、エッチングに対してＳｉ−Ｎ結合が切れにくく、エッチング耐性を持たせることができる。そのため、ドライエッチング阻止層のライナー窒化膜をドライエッチングした後にフッ酸洗浄を行っても、コンタクトホール底のライナー窒化膜が後退することを防ぎ、接合リークの低減や信頼性や歩留まりを向上できる。
【００２０】
また、ドライエッチング耐性を高めることができるので、ライナー窒化膜エッチング時に、過度のエッチングによりコンタクトホール底が角型形状になることを防ぐことができ、バリアメタルのカバレッジを改善できるため、接合リークの低減及び信頼性や歩留まりを向上することができる。
【００２１】
本発明の請求項２記載の半導体装置の製造方法によれば、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜の初期段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であるので、請求項１の効果に加えて成膜時間を短くすることができる。すわなち、ＡＬＤ法でシリコン窒化膜を形成する成膜開始時に、アンモニアプラズマ曝露時間を長くしてアンモニアラジカルと残留塩素を反応させ、ＮｉＳｉ／ライナー窒化膜界面付近の塩素濃度を低減させることで、ドライエッチング耐性を高めるとともにトータルの成膜時間を短くすることができる。
【００２２】
請求項３では、緩和時間は、表面に吸着しているジクロロシラン中のシリコン−水素結合とアンモニアとの反応が律速するまでの時間であり、この時間を基準にアンモニアガスの曝露時間を設定する。
【００２３】
請求項４では、請求項２記載の半導体装置の製造方法において、前記成膜の初期段階は、前記成膜の全サイクル数の５０％以下であることが好ましい。
【００２４】
本発明の請求項５記載の半導体装置によれば、シリコン窒化膜は膜中に塩素を含有し、膜中の塩素濃度より半導体基板側界面付近の塩素濃度が低い濃度勾配を持つので、請求項２記載の半導体装置の製造方法により製造することができ、同様の効果が得られる。
【００２５】
請求項６では、請求項５記載の半導体装置において、シリコン窒化膜は、膜中の窒素／シリコンの比より半導体基板側界面付近の窒素／シリコンの比が高いことが好ましい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、詳細に説明する。
（第１の実施形態）
本発明の第1の実施形態を図１〜図３に基づいて説明する。図１は、本発明の第1の実施形態の半導体装置の製造方法の工程を示した断面図である。
【００２７】
まず、図１（ａ）に示すように、シリコン基板等の半導体基板３０１の表面に、素子分離３０２を形成し、素子活性領域を形成する。次いで、ウェル形成(図示せず)、ゲート絶縁膜３０３、ゲート電極３０４、サイドウォール３０５及び、ソース・ドレイン領域（図示せず）を形成する。
【００２８】
次に、図１（ｂ）に示すように、2層の金属膜３０６及び３０７を順次堆積させる。好ましくは、下層の金属膜３０６はニッケル（Ｎｉ）であり、上層の金属膜３０７はチタンナイトライド（ＴｉＮ）である。
【００２９】
続いて、２５０℃〜３５０℃で第１アニールを行い、Ｎｉ膜３０６とシリコン基板３０１を反応させる。この結果、図１（ｃ）に示すように、シリコン基板３０１の表面に、半導体と金属との化合物（シリサイド）３０８が形成される。
【００３０】
その後、Ｎｉ膜３０６の未反応部分及びＴｉＮ膜３０７を除去し、第2アニールを３５０℃〜５５０℃程度で行いＮｉＳｉ層３０８を形成する。
【００３１】
尚、ＮｉＳｉは耐熱性に乏しく、相転移温度である５００℃以下の熱処理でもＮｉＳｉが高抵抗のＮｉＳｉ2に相転移する可能性がある。そのため、後工程であるコンタクトや配線工程でのプロセスを低温化する必要がある。
【００３２】
特に、シリサイド形成後のドライエッチストッパーとしてのライナー窒化膜形成でのプロセス温度は、ＮｉＳｉの耐熱性を考慮すれば、４５０℃以下の低温プロセスが必須となるため、従来のＬＰ−ＣＶＤで成膜することは困難である。本発明の実施形態では、図１（ｄ）に示すように、４００℃以下で成膜可能なＡＬＤ法によるシリコン窒化膜を用いてライナー窒化膜３０９を形成する。この後、前記図７（ｅ）、（ｆ）と同様にシリコン窒化膜上に層間絶縁膜を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程とを行う。
【００３３】
ＡＬＤ法でシリコン窒化膜を形成する場合、シリコンソースには、例えば、ジクロロシランを使用し、およそ3秒曝露した後、反応管内を窒素ガスで、およそ5秒パージし残留ジクロロシラン及び塩化水素等を取り除く。窒素ソースには、ウェハから隔離された場所でプラズマ処理されたアンモニアガス（アンモニアラジカル）を用い、約4秒曝露した後、再び窒素ガスを5秒パージする。図２（ａ）に示すように、これを1サイクルとし、所望の膜厚に達するまでサイクルを繰り返す。
【００３４】
アンモニアラジカルの曝露時間ｔａは、図２（ｂ）に示すように、デポレートが飽和する時間より決定され、炉内温度に依存するため、３５０℃での曝露時間ｔａは、5秒である。また、この曝露時間ｔａは、アンモニアをラジカル化するプラズマパワーなどによっても変化する。
【００３５】
シリコン基板上での反応を図３に示す。まず、熱分解されたジクロロシランがシリコン基板上に吸着、及び反応する（図３（ａ）〜（ｃ））。続いて、チューブ内を窒素ガスにてパージし残留ジクロロシラン及び、ジクロロシラン由来の塩化水素を取り除いた後、アンモニアラジカルを、曝露し表面に吸着反応しているジクロロシランと反応させる（図３（ｄ））。この時、表面での反応平衡状態は図３（ｅ）のようになる。４００℃以下の非常に低温でジクロロシランとアンモニアを反応させる場合、アンモニアラジカルは、ジクロロシラン中のＳｉ−ＣｌよりＳｉ−Ｈと反応しやすい。これは、３５０℃成膜されたＡＬＤのシリコン窒化膜のＦＴＩＲ吸収スペクトルを観察すると、波数２１７４ｃｍ−１付近の強度がほとんどないことから、シリコン窒化膜中のＳｉ−Ｈ結合がほとんどアンモニアラジカルと反応していることを示している。
【００３６】
このため、４００℃以下で成膜されたＡＬＤのシリコン窒化膜には多量に塩素が含まれる（図３（ｇ））。これは、塩素がシリコンと結合した状態であって、従来のシリコン窒化膜と比較して窒素−シリコンの結合が少なくなり、膜密度を低下するため、エッチングに対して耐性が低下する主因と考えられる。
【００３７】
特に４００℃以下で成膜されたＡＬＤのシリコン窒化膜のフッ酸に対する耐性は、層間絶縁膜であるＨＤＰ−ＮＳＧよりエッチング速度が速いため、コンタクトホール形成後にポリマー除去するためにフッ酸洗浄すると、図９（ａ）に示すように、コンタクトホール底のシリコン窒化膜が後退する。
【００３８】
そこで、ＡＬＤ法でシリコン窒化膜を形成する成膜時のアンモニアプラズマ曝露時間を、表面反応が平衡に達する時間（緩和時間）ｔａより、２〜１０倍程度延ばすことによって、残留塩素とアンモニアラジカルを反応させる（図４の２００サイクルまでの部分参照）。緩和時間ｔａは、表面に吸着しているジクロロシラン中のシリコン−水素結合とアンモニアとの反応が律速するまでの時間である。なお、図４において、第１の実施形態では全サイクルでアンモニアプラズマ曝露時間を２×ｔａとする。表面上での反応は式（１）に示すとおりであり、アンモニアラジカルの曝露時間を延ばすことによって、平衡を右に傾け、シリコン窒化膜中の塩素濃度を低減させる。
【００３９】
Ｓｉ(ＮＨ２)Ｃｌ＋ＮＨ3*→Ｓｉ(ＮＨ2)2＋ＨＣｌ …（１）
従来、４００℃以下のＡＬＤ法で成膜された窒化膜中の塩素濃度と比較して１/１０〜１/１００の塩素濃度を持つＡＬＤ窒化膜が形成される。つまり、図３（ｆ）、（ｈ）に示すように、Ｓｉ−Ｃｌ結合がＳｉ−Ｎ結合へ置き換わっており、窒素／シリコン比を比較した場合、従来、４００℃以下のＡＬＤ法で成膜された窒化膜中に比べ窒素／シリコン比が高くなっているため、エッチングに対してＳｉ−Ｎ結合が切れにくく、エッチング耐性を持たせることができる。
【００４０】
以上のようにして、シリコン窒化膜中の塩素濃度を低減し、シリコン−窒素結合を増やすことによって、４００℃以下の低温で成膜されたＡＬＤのシリコン窒化膜のウェットエッチング耐性を向上させることができ、コンタクトホール底のシリコン窒化膜が後退することを防ぐことができる。
（第2の実施形態）
本発明の第２の実施形態を図４〜図６に基づいて説明する。
【００４１】
基本的には、図１に示した、第1の実施形態と同様な構造をしている。異なる点は、過度のドライエッチングにより、コンタクトホール底が角型になり、バリアメタルのカバレッジが悪化することを防止するために、シリコン窒化膜中でのドライエッチング速度を変化させている点である。
【００４２】
第1の実施形態を用いて、ＡＬＤ法でライナー窒化膜を形成すれば、ドライエッチングに対して耐性を持つことができるが、この方法は成膜速度が遅く、３０ｎｍ成膜するには５００回程度サイクルを繰り返すことになり、成膜時間が長時間になるためスループットが落ちる。
【００４３】
さらに、耐熱性の低いＮｉＳｉを高温に曝す時間は、できるだけ短縮したいため、図２（ｂ）で示したようにソースガスの曝露時間を最適化し、トータルの成膜時間を短くしている。
【００４４】
しかし、従来の方法では、ドライエッチング耐性が乏しいので、ドライエッチング時にＮｉＳｉ表面に損傷を与え、接合リークが増大したり、コンタクトホール底が角型になりバリアメタルのカバレッジが悪化するため、ＮｉＳｉ／ライナー窒化膜界面付近でのドライエッチング耐性を高める必要がある。
【００４５】
そこで、図４に示すように、ＡＬＤ法でシリコン窒化膜を形成する成膜開始時、例えば、２００サイクルまでアンモニアプラズマ曝露時間を、表面反応が平衡に達する時間ｔａより、２〜１０倍程度延ばすことによって、アンモニアラジカルと残留塩素を反応させ、ＮｉＳｉ／ライナー窒化膜界面付近の塩素濃度を低減させる。この場合、アンモニアプラズマ曝露時間を２００までのサイクルで２×ｔａとし、２００以降のサイクルでｔａとする。
【００４６】
以上のようにして、図５（ａ）に示すように、塩素濃度が窒化膜中よりＮｉＳｉ／窒化膜界面付近で低い濃度プロファイルを持ったシリコン窒化膜７０２が形成される。
【００４７】
次に、図５（ｂ）に示すように、塩素濃度に勾配を持った前記シリコン窒化膜を形成された半導体基板７０１に、層間絶縁膜７０３を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。層間絶縁膜７０３は、シリコン酸化膜であって、ＢＰＳＧ、ＮＳＧなどを、単層あるいは多層膜として形成する。
【００４８】
次に、図５（ｃ）に示すように、所定の領域にフォトレジストをパターニングし、層間絶縁膜７０３をドライエッチングする。エッチングガスは、シリコン酸化膜／シリコン窒化膜に対して高選択比を持つものであり、例えば、ヘキサフルオロブタジエンと酸素、アルゴンの混合ガスを用い、窒化膜でエッチングが阻止されたコンタクトホール７０４を形成する。
【００４９】
続いて、図５（ｄ）に示すように、シリコン窒化膜７０２をドライエッチングする。エッチングガスは、例えば、トリフルオロメタンと酸素の混合ガスを用い、シリコン窒化膜／シリコン基板に対して高選択比を持たせ、シリコン基板まで続くコンタクトホール７０５を形成する。
【００５０】
窒化膜は、深さ方向に対して、塩素の濃度、及び窒素−シリコンの結合数が異なり、膜中でのエッチング速度が異なるため、ＮｉＳｉ表面に損傷を与えることなく、また、コンタクトホール底の形状が角型になることを防ぐ。
【００５１】
次に、図５（ｅ）に示すように、バリアメタル層７０６を形成する。バリアメタル層７０６は、例えば、ＭＯＣＶＤにて、チタン、チタンナイトライド等を用い、単層及び多層膜で形成する。コンタクトホール底が角型になっていれば、図９（ｃ）に示すように、バリアメタルのカバレッジが悪化する。しかしながら、第2の実施形態では、ＮｉＳｉ／シリコン窒化膜界面に高いドライエッチング耐性があり、エッチング面を曲面にするために、エッチング速度の速いフッ素の割合が大きいエッチングガスを用いても、容易に丸底のコンタクトホールを形成することができ、バリアメタルの良好なカバレッジを実現できる。
【００５２】
尚、第2の実施形態は、当業者によって、多くの変形が可能であり、図６（ａ）に示すように、アンモニアラジカルの曝露時間が連続的に変化していてもよい。
【００５３】
あるいは、図６（ｂ）のように、アンモニアラジカルの曝露時間だけに限らず、ジクロロシランの曝露時間を変化させ、相対的にアンモニアラジカルの曝露時間を増やすことも可能である。
【産業上の利用可能性】
【００５４】
本発明に係る半導体装置の製造方法は、ニッケルシリサイド上にコンタクトを形成する方法等に有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る半導体素子の製造工程の断面図である。
【図２】(ａ)はＡＬＤ窒化膜の形成方法についてガスサイクルを示した図、(ｂ)はアンモニアラジカルの曝露時間を最適化するためのグラフである。
【図３】ＡＬＤ窒化膜における従来の原子結合状態と本発明に係る原子結合状態を表した模式図である。
【図４】本発明の第2の実施形態に係るガスサイクルを示した図である。
【図５】本発明の第2の実施形態に係る半導体素子の製造工程の断面図である。
【図６】本発明の第2の実施形態に係る補足資料でアンモニアラジカルの曝露時間を増やす説明図である。
【図７】従来の技術に係る半導体素子のコンタクトホール形成までの断面図である。
【図８】コンタクトホールの説明図である。
【図９】コンタクトホール形成工程の課題について説明した図である。
【符号の説明】
【００５６】
３０１，７０１ 半導体基板
３０６ Ｎｉ
３０７ ＴｉＮ
３０８ ＮｉＳｉ
３０９，７０２ ライナー窒化膜
７０３ 層間絶縁膜
７０４，７０５ コンタクトホール
７０６ バリアメタル層
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にコンタクトホールの形成方法において、低温原子層蒸着によるシリコン窒化膜をドライエッチングのストッパー（以下ライナー窒化膜と言う）に用いる半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
本発明の背景を明らかにするため、図７を用いて従来の半導体装置の一般的な製造方法及び構造を簡潔に説明する。
【０００３】
まず、図７（ａ）に示すように、シリコン基板等の半導体基板９０１の表面に素子分離９０２を形成し、素子活性領域を形成する。次いで、ウェル形成(図示せず)、ゲート絶縁膜９０３、ゲート電極９０４、サイドウォール９０５及び、ソース・ドレイン領域（図示せず）を形成する。
【０００４】
次に、素子活性領域には、半導体素子の微細化及び高速化に伴い、６５ｎｍノード以降、低抵抗かつ細線抵抗の小さいニッケルシリサイド（ＮｉＳｉ）を形成する。図７（ｂ）に示すように、シリサイド形成領域にニッケル９０６を１０ｎｍ程度スパッタ後、チタンナイトライド９０７を堆積し２５０℃〜３５０℃でアニールを行い、シリコンとニッケルを反応させる。
【０００５】
次に、図７（ｃ）に示すように、チタンナイトライド９０７及び未反応のニッケル９０６を除去した後、３５０℃〜５５０℃程度でアニールを行うことで、ＮｉＳｉ層９０８を形成する。ＮｉＳｉは耐熱性に乏しく、ＮｉＳｉからＮｉＳｉ2への相転移温度である５００度以下の熱処理でも、ＮｉＳｉが高抵抗なＮｉＳｉ2に転移する。
【０００６】
次に、図７（ｄ）に示すように、ドライエッチングストッパーとしてのライナー窒化膜９０９は、従来、低圧化学気相蒸着（ＬＰ−ＣＶＤ）法を用いて形成されていたが、５００℃程度が限界であるＬＰ−ＣＶＤでの成膜温度では、ＮｉＳｉが高抵抗なＮｉＳｉ2に相転移するため、４００度以下で成膜可能な原子層蒸着（Atomic Layer Deposition、以下ＡＬＤ）、又はプラズマＣＶＤで窒化膜を成膜する。
【０００７】
次に、図７（ｅ）に示すように、ライナー窒化膜９０９を形成した後、層間絶縁膜９１０（ＮＳＧ,ＢＰＳＧ等）を形成する。
【０００８】
次に、図７（ｆ）に示すように、層間絶縁膜９１０上にフォトレジストを塗布し、露光現像処理を行い、所定の形状にパターニングする。続いて、パターニングされたフォトレジストを介して層間絶縁膜９１０とライナー窒化膜９０９の選択比の高いドライエッチングを行い、次いでライナー窒化膜９０９を、窒化膜とシリコン基板の選択比の高いガスでエッチングすることによってコンタクトホール９１１を開口する。
【０００９】
次に、フォトレジストを除去した後、バリアメタルとしてＭＯＣＶＤにてチタン及びチタンナイトライドを成膜し、タングステンを埋め込みソース・ドレイン領域に電気的に接続されたコンタクトを形成する。
【特許文献１】特開２００４−１０４０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９を参照し、従来構造の問題点を簡潔に説明する。ＮｉＳｉの耐熱性を考慮して、低温成膜された窒化膜は、エッチング耐性に乏しく、コンタクト形成ドライエッチ後にポリマー除去するためにフッ酸ウェットエッチングを行った場合、ライナー窒化膜２０２のウェットエッチング速度が、層間絶縁膜２０３より速いため、図９（ａ）に示すように、窒化膜が後退する。コンタクトホール底が広がった形状２０５だと、コンタクトホール底でのバリアメタルの被覆性が悪くなるため、接合リークの増大や、信頼性や歩留まりの低下の原因になっている。
【００１１】
また、図８に示すようにコンタクトホール底を曲面にしようとするとフッ素の割合の多いエッチングガスを用いることになり、ドライエッチング速度をコントロールしにくいため、図９（ｂ）に示すように、ＡＬＤ法で成膜された窒化膜をドライエッチした際に、コンタクトホール底が角型２０６になる。そのため、図９（ｃ）に示すように、続くＭＯＣＶＤでのバリアメタル２０７形成において微細化されたコンタクトホール底２０８でバリアメタルのカバレッジが悪化するという課題があった。
【００１２】
したがって、本発明の目的は、前記課題に鑑み、ライナー窒化膜のエッチング特性を改善し、コンタクトホール底での過度のエッチングを防止することができる半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の請求項１記載の半導体装置の製造方法は、半導体基板の素子活性領域にシリサイド層を形成する工程と、前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程とを含み、前記シリコン窒化膜は、原子層蒸着法（Atomic Layer Deposition）によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、前記成膜段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。
【００１４】
請求項２記載の半導体装置の製造方法は、半導体基板の素子活性領域にシリサイド層を形成する工程と、前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程とを含み、前記シリコン窒化膜は、原子層蒸着（Atomic Layer Deposition）法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、前記成膜の初期段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍である。
【００１５】
請求項３記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記緩和時間は、表面に吸着している前記ジクロロシラン中のシリコン−水素結合と前記アンモニアとの反応が律速するまでの時間である。
【００１６】
請求項４記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、前記成膜の初期段階は、前記成膜の全サイクル数の５０％以下である。
【００１７】
請求項５記載の半導体装置は、半導体基板の素子活性領域に形成されたシリサイド層と、前記半導体基板上に形成されたライナーになるシリコン窒化膜と、前記シリコン窒化膜上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールとを備え、前記シリコン窒化膜は膜中に塩素を含有し、前記膜中の塩素濃度より前記半導体基板側界面付近の塩素濃度が低い濃度勾配を持つ。
【００１８】
請求項６記載の半導体装置は、請求項５記載の半導体装置において、前記シリコン窒化膜は、膜中の窒素／シリコンの比より前記半導体基板側界面付近の窒素／シリコンの比が高い。
【発明の効果】
【００１９】
本発明の請求項１記載の半導体装置の製造方法によれば、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であるので、４００℃以下の低温にて、ＡＬＤ法を用いてライナー窒化膜としてシリコン窒化膜を形成しても、窒化膜中の塩素濃度を低減でき、Ｓｉ−Ｎ結合が増やすことができるため、ウェットエッチング耐性を向上できる。つまり、Ｓｉ−Ｃｌ結合がＳｉ−Ｎ結合へ置き換わっており、窒素／シリコン比を比較した場合、従来、４００℃以下のＡＬＤ法で成膜された窒化膜中に比べ窒素／シリコン比が高くなっているため、エッチングに対してＳｉ−Ｎ結合が切れにくく、エッチング耐性を持たせることができる。そのため、ドライエッチング阻止層のライナー窒化膜をドライエッチングした後にフッ酸洗浄を行っても、コンタクトホール底のライナー窒化膜が後退することを防ぎ、接合リークの低減や信頼性や歩留まりを向上できる。
【００２０】
また、ドライエッチング耐性を高めることができるので、ライナー窒化膜エッチング時に、過度のエッチングによりコンタクトホール底が角型形状になることを防ぐことができ、バリアメタルのカバレッジを改善できるため、接合リークの低減及び信頼性や歩留まりを向上することができる。
【００２１】
本発明の請求項２記載の半導体装置の製造方法によれば、シリコン窒化膜は、原子層蒸着法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、成膜の初期段階におけるアンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であるので、請求項１の効果に加えて成膜時間を短くすることができる。すわなち、ＡＬＤ法でシリコン窒化膜を形成する成膜開始時に、アンモニアプラズマ曝露時間を長くしてアンモニアラジカルと残留塩素を反応させ、ＮｉＳｉ／ライナー窒化膜界面付近の塩素濃度を低減させることで、ドライエッチング耐性を高めるとともにトータルの成膜時間を短くすることができる。
【００２２】
請求項３では、緩和時間は、表面に吸着しているジクロロシラン中のシリコン−水素結合とアンモニアとの反応が律速するまでの時間であり、この時間を基準にアンモニアガスの曝露時間を設定する。
【００２３】
請求項４では、請求項２記載の半導体装置の製造方法において、前記成膜の初期段階は、前記成膜の全サイクル数の５０％以下であることが好ましい。
【００２４】
本発明の請求項５記載の半導体装置によれば、シリコン窒化膜は膜中に塩素を含有し、膜中の塩素濃度より半導体基板側界面付近の塩素濃度が低い濃度勾配を持つので、請求項２記載の半導体装置の製造方法により製造することができ、同様の効果が得られる。
【００２５】
請求項６では、請求項５記載の半導体装置において、シリコン窒化膜は、膜中の窒素／シリコンの比より半導体基板側界面付近の窒素／シリコンの比が高いことが好ましい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、詳細に説明する。
（第１の実施形態）
本発明の第1の実施形態を図１〜図３に基づいて説明する。図１は、本発明の第1の実施形態の半導体装置の製造方法の工程を示した断面図である。
【００２７】
まず、図１（ａ）に示すように、シリコン基板等の半導体基板３０１の表面に、素子分離３０２を形成し、素子活性領域を形成する。次いで、ウェル形成(図示せず)、ゲート絶縁膜３０３、ゲート電極３０４、サイドウォール３０５及び、ソース・ドレイン領域（図示せず）を形成する。
【００２８】
次に、図１（ｂ）に示すように、2層の金属膜３０６及び３０７を順次堆積させる。好ましくは、下層の金属膜３０６はニッケル（Ｎｉ）であり、上層の金属膜３０７はチタンナイトライド（ＴｉＮ）である。
【００２９】
続いて、２５０℃〜３５０℃で第１アニールを行い、Ｎｉ膜３０６とシリコン基板３０１を反応させる。この結果、図１（ｃ）に示すように、シリコン基板３０１の表面に、半導体と金属との化合物（シリサイド）３０８が形成される。
【００３０】
その後、Ｎｉ膜３０６の未反応部分及びＴｉＮ膜３０７を除去し、第2アニールを３５０℃〜５５０℃程度で行いＮｉＳｉ層３０８を形成する。
【００３１】
尚、ＮｉＳｉは耐熱性に乏しく、相転移温度である５００℃以下の熱処理でもＮｉＳｉが高抵抗のＮｉＳｉ2に相転移する可能性がある。そのため、後工程であるコンタクトや配線工程でのプロセスを低温化する必要がある。
【００３２】
特に、シリサイド形成後のドライエッチストッパーとしてのライナー窒化膜形成でのプロセス温度は、ＮｉＳｉの耐熱性を考慮すれば、４５０℃以下の低温プロセスが必須となるため、従来のＬＰ−ＣＶＤで成膜することは困難である。本発明の実施形態では、図１（ｄ）に示すように、４００℃以下で成膜可能なＡＬＤ法によるシリコン窒化膜を用いてライナー窒化膜３０９を形成する。この後、前記図７（ｅ）、（ｆ）と同様にシリコン窒化膜上に層間絶縁膜を形成する工程と、層間絶縁膜にコンタクトホールを形成する工程とを行う。
【００３３】
ＡＬＤ法でシリコン窒化膜を形成する場合、シリコンソースには、例えば、ジクロロシランを使用し、およそ3秒曝露した後、反応管内を窒素ガスで、およそ5秒パージし残留ジクロロシラン及び塩化水素等を取り除く。窒素ソースには、ウェハから隔離された場所でプラズマ処理されたアンモニアガス（アンモニアラジカル）を用い、約4秒曝露した後、再び窒素ガスを5秒パージする。図２（ａ）に示すように、これを1サイクルとし、所望の膜厚に達するまでサイクルを繰り返す。
【００３４】
アンモニアラジカルの曝露時間ｔａは、図２（ｂ）に示すように、デポレートが飽和する時間より決定され、炉内温度に依存するため、３５０℃での曝露時間ｔａは、5秒である。また、この曝露時間ｔａは、アンモニアをラジカル化するプラズマパワーなどによっても変化する。
【００３５】
シリコン基板上での反応を図３に示す。まず、熱分解されたジクロロシランがシリコン基板上に吸着、及び反応する（図３（ａ）〜（ｃ））。続いて、チューブ内を窒素ガスにてパージし残留ジクロロシラン及び、ジクロロシラン由来の塩化水素を取り除いた後、アンモニアラジカルを、曝露し表面に吸着反応しているジクロロシランと反応させる（図３（ｄ））。この時、表面での反応平衡状態は図３（ｅ）のようになる。４００℃以下の非常に低温でジクロロシランとアンモニアを反応させる場合、アンモニアラジカルは、ジクロロシラン中のＳｉ−ＣｌよりＳｉ−Ｈと反応しやすい。これは、３５０℃成膜されたＡＬＤのシリコン窒化膜のＦＴＩＲ吸収スペクトルを観察すると、波数２１７４ｃｍ−１付近の強度がほとんどないことから、シリコン窒化膜中のＳｉ−Ｈ結合がほとんどアンモニアラジカルと反応していることを示している。
【００３６】
このため、４００℃以下で成膜されたＡＬＤのシリコン窒化膜には多量に塩素が含まれる（図３（ｇ））。これは、塩素がシリコンと結合した状態であって、従来のシリコン窒化膜と比較して窒素−シリコンの結合が少なくなり、膜密度を低下するため、エッチングに対して耐性が低下する主因と考えられる。
【００３７】
特に４００℃以下で成膜されたＡＬＤのシリコン窒化膜のフッ酸に対する耐性は、層間絶縁膜であるＨＤＰ−ＮＳＧよりエッチング速度が速いため、コンタクトホール形成後にポリマー除去するためにフッ酸洗浄すると、図９（ａ）に示すように、コンタクトホール底のシリコン窒化膜が後退する。
【００３８】
そこで、ＡＬＤ法でシリコン窒化膜を形成する成膜時のアンモニアプラズマ曝露時間を、表面反応が平衡に達する時間（緩和時間）ｔａより、２〜１０倍程度延ばすことによって、残留塩素とアンモニアラジカルを反応させる（図４の２００サイクルまでの部分参照）。緩和時間ｔａは、表面に吸着しているジクロロシラン中のシリコン−水素結合とアンモニアとの反応が律速するまでの時間である。なお、図４において、第１の実施形態では全サイクルでアンモニアプラズマ曝露時間を２×ｔａとする。表面上での反応は式（１）に示すとおりであり、アンモニアラジカルの曝露時間を延ばすことによって、平衡を右に傾け、シリコン窒化膜中の塩素濃度を低減させる。
【００３９】
Ｓｉ(ＮＨ２)Ｃｌ＋ＮＨ3*→Ｓｉ(ＮＨ2)2＋ＨＣｌ …（１）
従来、４００℃以下のＡＬＤ法で成膜された窒化膜中の塩素濃度と比較して１/１０〜１/１００の塩素濃度を持つＡＬＤ窒化膜が形成される。つまり、図３（ｆ）、（ｈ）に示すように、Ｓｉ−Ｃｌ結合がＳｉ−Ｎ結合へ置き換わっており、窒素／シリコン比を比較した場合、従来、４００℃以下のＡＬＤ法で成膜された窒化膜中に比べ窒素／シリコン比が高くなっているため、エッチングに対してＳｉ−Ｎ結合が切れにくく、エッチング耐性を持たせることができる。
【００４０】
以上のようにして、シリコン窒化膜中の塩素濃度を低減し、シリコン−窒素結合を増やすことによって、４００℃以下の低温で成膜されたＡＬＤのシリコン窒化膜のウェットエッチング耐性を向上させることができ、コンタクトホール底のシリコン窒化膜が後退することを防ぐことができる。
（第2の実施形態）
本発明の第２の実施形態を図４〜図６に基づいて説明する。
【００４１】
基本的には、図１に示した、第1の実施形態と同様な構造をしている。異なる点は、過度のドライエッチングにより、コンタクトホール底が角型になり、バリアメタルのカバレッジが悪化することを防止するために、シリコン窒化膜中でのドライエッチング速度を変化させている点である。
【００４２】
第1の実施形態を用いて、ＡＬＤ法でライナー窒化膜を形成すれば、ドライエッチングに対して耐性を持つことができるが、この方法は成膜速度が遅く、３０ｎｍ成膜するには５００回程度サイクルを繰り返すことになり、成膜時間が長時間になるためスループットが落ちる。
【００４３】
さらに、耐熱性の低いＮｉＳｉを高温に曝す時間は、できるだけ短縮したいため、図２（ｂ）で示したようにソースガスの曝露時間を最適化し、トータルの成膜時間を短くしている。
【００４４】
しかし、従来の方法では、ドライエッチング耐性が乏しいので、ドライエッチング時にＮｉＳｉ表面に損傷を与え、接合リークが増大したり、コンタクトホール底が角型になりバリアメタルのカバレッジが悪化するため、ＮｉＳｉ／ライナー窒化膜界面付近でのドライエッチング耐性を高める必要がある。
【００４５】
そこで、図４に示すように、ＡＬＤ法でシリコン窒化膜を形成する成膜開始時、例えば、２００サイクルまでアンモニアプラズマ曝露時間を、表面反応が平衡に達する時間ｔａより、２〜１０倍程度延ばすことによって、アンモニアラジカルと残留塩素を反応させ、ＮｉＳｉ／ライナー窒化膜界面付近の塩素濃度を低減させる。この場合、アンモニアプラズマ曝露時間を２００までのサイクルで２×ｔａとし、２００以降のサイクルでｔａとする。
【００４６】
以上のようにして、図５（ａ）に示すように、塩素濃度が窒化膜中よりＮｉＳｉ／窒化膜界面付近で低い濃度プロファイルを持ったシリコン窒化膜７０２が形成される。
【００４７】
次に、図５（ｂ）に示すように、塩素濃度に勾配を持った前記シリコン窒化膜を形成された半導体基板７０１に、層間絶縁膜７０３を堆積した後、ＣＭＰ（Chemical Mechanical Polishing）で平坦化する。層間絶縁膜７０３は、シリコン酸化膜であって、ＢＰＳＧ、ＮＳＧなどを、単層あるいは多層膜として形成する。
【００４８】
次に、図５（ｃ）に示すように、所定の領域にフォトレジストをパターニングし、層間絶縁膜７０３をドライエッチングする。エッチングガスは、シリコン酸化膜／シリコン窒化膜に対して高選択比を持つものであり、例えば、ヘキサフルオロブタジエンと酸素、アルゴンの混合ガスを用い、窒化膜でエッチングが阻止されたコンタクトホール７０４を形成する。
【００４９】
続いて、図５（ｄ）に示すように、シリコン窒化膜７０２をドライエッチングする。エッチングガスは、例えば、トリフルオロメタンと酸素の混合ガスを用い、シリコン窒化膜／シリコン基板に対して高選択比を持たせ、シリコン基板まで続くコンタクトホール７０５を形成する。
【００５０】
窒化膜は、深さ方向に対して、塩素の濃度、及び窒素−シリコンの結合数が異なり、膜中でのエッチング速度が異なるため、ＮｉＳｉ表面に損傷を与えることなく、また、コンタクトホール底の形状が角型になることを防ぐ。
【００５１】
次に、図５（ｅ）に示すように、バリアメタル層７０６を形成する。バリアメタル層７０６は、例えば、ＭＯＣＶＤにて、チタン、チタンナイトライド等を用い、単層及び多層膜で形成する。コンタクトホール底が角型になっていれば、図９（ｃ）に示すように、バリアメタルのカバレッジが悪化する。しかしながら、第2の実施形態では、ＮｉＳｉ／シリコン窒化膜界面に高いドライエッチング耐性があり、エッチング面を曲面にするために、エッチング速度の速いフッ素の割合が大きいエッチングガスを用いても、容易に丸底のコンタクトホールを形成することができ、バリアメタルの良好なカバレッジを実現できる。
【００５２】
尚、第2の実施形態は、当業者によって、多くの変形が可能であり、図６（ａ）に示すように、アンモニアラジカルの曝露時間が連続的に変化していてもよい。
【００５３】
あるいは、図６（ｂ）のように、アンモニアラジカルの曝露時間だけに限らず、ジクロロシランの曝露時間を変化させ、相対的にアンモニアラジカルの曝露時間を増やすことも可能である。
【産業上の利用可能性】
【００５４】
本発明に係る半導体装置の製造方法は、ニッケルシリサイド上にコンタクトを形成する方法等に有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る半導体素子の製造工程の断面図である。
【図２】(ａ)はＡＬＤ窒化膜の形成方法についてガスサイクルを示した図、(ｂ)はアンモニアラジカルの曝露時間を最適化するためのグラフである。
【図３】ＡＬＤ窒化膜における従来の原子結合状態と本発明に係る原子結合状態を表した模式図である。
【図４】本発明の第2の実施形態に係るガスサイクルを示した図である。
【図５】本発明の第2の実施形態に係る半導体素子の製造工程の断面図である。
【図６】本発明の第2の実施形態に係る補足資料でアンモニアラジカルの曝露時間を増やす説明図である。
【図７】従来の技術に係る半導体素子のコンタクトホール形成までの断面図である。
【図８】コンタクトホールの説明図である。
【図９】コンタクトホール形成工程の課題について説明した図である。
【符号の説明】
【００５６】
３０１，７０１ 半導体基板
３０６ Ｎｉ
３０７ ＴｉＮ
３０８ ＮｉＳｉ
３０９，７０２ ライナー窒化膜
７０３ 層間絶縁膜
７０４，７０５ コンタクトホール
７０６ バリアメタル層
【特許請求の範囲】
【請求項１】
半導体基板の素子活性領域にシリサイド層を形成する工程と、
前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程とを含み、
前記シリコン窒化膜は、原子層蒸着法（Atomic Layer Deposition）によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、
前記成膜段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の素子活性領域にシリサイド層を形成する工程と、
前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程とを含み、
前記シリコン窒化膜は、原子層蒸着（Atomic Layer Deposition）法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、
前記成膜の初期段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であることを特徴とする半導体装置の製造方法。
【請求項３】
前記緩和時間は、表面に吸着している前記ジクロロシラン中のシリコン−水素結合と前記アンモニアとの反応が律速するまでの時間である請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記成膜の初期段階は、前記成膜の全サイクル数の５０％以下である請求項２記載の半導体装置の製造方法。
【請求項５】
半導体基板の素子活性領域に形成されたシリサイド層と、
前記半導体基板上に形成されたライナーになるシリコン窒化膜と、
前記シリコン窒化膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトホールとを備え、
前記シリコン窒化膜は膜中に塩素を含有し、前記膜中の塩素濃度より前記半導体基板側界面付近の塩素濃度が低い濃度勾配を持つことを特徴とする半導体装置。
【請求項６】
前記シリコン窒化膜は、膜中の窒素／シリコンの比より前記半導体基板側界面付近の窒素／シリコンの比が高い請求項５記載の半導体装置。
【請求項１】
半導体基板の素子活性領域にシリサイド層を形成する工程と、
前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程とを含み、
前記シリコン窒化膜は、原子層蒸着法（Atomic Layer Deposition）によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、
前記成膜段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の素子活性領域にシリサイド層を形成する工程と、
前記半導体基板上にライナーになるシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程とを含み、
前記シリコン窒化膜は、原子層蒸着（Atomic Layer Deposition）法によりジクロロシランとアンモニアを用いて曝露するサイクルを繰り返すことにより成膜され、
前記成膜の初期段階における前記アンモニアガスの曝露時間は、表面反応が平衡状態になる緩和時間の２〜１０倍であることを特徴とする半導体装置の製造方法。
【請求項３】
前記緩和時間は、表面に吸着している前記ジクロロシラン中のシリコン−水素結合と前記アンモニアとの反応が律速するまでの時間である請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記成膜の初期段階は、前記成膜の全サイクル数の５０％以下である請求項２記載の半導体装置の製造方法。
【請求項５】
半導体基板の素子活性領域に形成されたシリサイド層と、
前記半導体基板上に形成されたライナーになるシリコン窒化膜と、
前記シリコン窒化膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトホールとを備え、
前記シリコン窒化膜は膜中に塩素を含有し、前記膜中の塩素濃度より前記半導体基板側界面付近の塩素濃度が低い濃度勾配を持つことを特徴とする半導体装置。
【請求項６】
前記シリコン窒化膜は、膜中の窒素／シリコンの比より前記半導体基板側界面付近の窒素／シリコンの比が高い請求項５記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−２５３２４８（Ｐ２００６−２５３２４８Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６４８２０（Ｐ２００５−６４８２０）
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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