半導体装置の製造方法
【課題】 本発明は、たとえメタル膜を加工したとしても、当該メタル膜の下に形成されている絶縁膜の膜減りを抑制することができる、半導体装置の製造方法を提供する。
【解決手段】 本発明に係わる半導体装置の製造方法では、ゲート絶縁膜3上に、ゲート電極を構成するメタル膜4を形成する。その後、当該メタル膜4を加工する際に、所定の薬液を用いたウエットエッチング処理により、当該メタル膜4の一部を除去する。
【解決手段】 本発明に係わる半導体装置の製造方法では、ゲート絶縁膜3上に、ゲート電極を構成するメタル膜4を形成する。その後、当該メタル膜4を加工する際に、所定の薬液を用いたウエットエッチング処理により、当該メタル膜4の一部を除去する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置の製造方法に係る発明であり、特に、ゲート絶縁膜上に形成されるメタル膜を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の微細化の観点から、ゲート絶縁膜の材料として高誘電率(High−k)であるものが採用されている。また、当該ゲート絶縁膜上にゲート電極を構成するメタル膜が形成された、半導体装置が存在する。当該構成を有する半導体装置の製造方法において、ドライエッチング処理を施すことにより、メタル膜の一部を除去する加工(パターニング)が行われていた。
【0003】
また、ドライエッチング処理後には、メタル膜のエッチング残渣が残存する。したがって、当該エッチング残渣を除去するために、たとえばフッ酸を用いた洗浄処理が実施する必要があった。
【0004】
なお、高誘電率であるゲート絶縁膜上にメタル膜を形成する技術として、特許文献1が存在する。
【0005】
【特許文献1】特開2005−72316号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、上記のようにドライエッチング処理後に洗浄処理を施した場合には、ゲート絶縁膜の膜減りが発生していた。当該ゲート絶縁膜の膜減りは、ドライエッチング処理の前後においても発生する。しかし、上記洗浄処理の前後におけるゲート絶縁膜の膜減りは、それ以上に大きいものであった。
【0007】
これは、ドライエッチング処理の際に発生するプラズマにより、除去されるメタル膜の下に存するゲート絶縁膜がダメージを受け、当該ダメージを受けた部分において、ゲート絶縁膜を構成する分子の結合が弱められるからであると考えられる。また、当該膜減りは、ゲート絶縁膜が高誘電率膜で無い場合にも発生し得る。
【0008】
たとえば、ドライエッチング処理後に20分程度の洗浄処理を施した場合、高誘電率であるゲート絶縁膜は、平均8nm〜9nm程度(または、これ以上)の膜減りが観測された。
【0009】
当該ゲート絶縁膜の膜減りは、トランジスタにおけるリーク電流のばらつき、および当該リーク電流値の上昇を引き起こしていた(つまり、製造されるトランジスタの電気特性を劣化を引き起こしていた)。したがって、当該ゲート絶縁膜の膜減りを抑制することが望ましい。
【0010】
そこで、本発明は、たとえメタル膜を加工したとしても、当該メタル膜の下に形成されている絶縁膜の膜減りを抑制することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記の目的を達成するために、本発明に係る請求項1に記載の半導体装置の製造方法は、(A)半導体基板上にゲート絶縁膜を形成する工程と、(B)前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、(C)所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている。
【発明の効果】
【0012】
本発明の請求項1に記載の半導体装置の製造方法は、(A)半導体基板上にゲート絶縁膜を形成する工程と、(B)前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、(C)所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている。したがって、メタル膜に対するドライエッチング処理の際に発生していた、ゲート絶縁膜へのダメージが無くなる。したがって、ゲート絶縁膜の膜減りを抑制することができる。
【発明を実施するための最良の形態】
【0013】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0014】
<実施の形態1>
本実施の形態に係わる半導体装置の製造方法を、工程断面図を用いて説明する。なお、以下では、nFET(n型の電界効果トランジスタ)とpFET(p型の電界効果トランジスタ)とが同一半導体基板に形成された半導体装置の製造方法に対して、本発明を適用する場合について説明する。
【0015】
はじめに、nFET形成領域100とpFET形成領域200とを有する、半導体基板1を用意する。ここで、図1に示すように、nFET形成領域100とpFET形成領域200とは、素子分離膜(STI膜)2により、電気的に分離されている。なお、図1には、図示されていないが、半導体基板1内には、所定の導電型のウエル領域および所定の導電型の活性領域が形成されている。
【0016】
次に、図2に示すように、半導体基板1上に、高誘電率(High−k)であるゲート絶縁膜3を形成する。当該ゲート絶縁膜3は、たとえばCVD(Chemical Vapor Deposition)法を用いて形成可能である。ここで、高誘電率であるゲート絶縁膜3の材料として、HfSiON(誘電率:10〜15)、HfO2(誘電率:24程度)、またはLa2O3(誘電率:27程度)を採用することができる。
【0017】
次に、図3に示すように、ゲート絶縁膜3上に、ゲート電極を構成するメタル膜4を形成する。当該メタル膜4は、たとえばCVD法を用いて形成可能である。ここで、メタル膜4の材料として、Al以外の金属膜を採用することができる。たとえばメタル膜4の材料として、TiN、Ru、RuO、TaN、HfN、Ni、Re、Ir、Pt、またはWN等の単層膜または、TiNとTiとが当該順に積層された積層膜、WNとWSiとが当該順に積層された積層膜等を採用することができる。
【0018】
次に、図4に示すように、メタル膜4上に、所定の形状のレジスト5を形成する。ここで、レスジス5は、後のウエットエッチング工程においてマスクとして用いられる。したがって、メタル膜4の不要な部分(ここでは、nFET領域100に形成されているメタル膜4)を除去できるように、当該レジスト5は所定の形状を有する。
【0019】
次に、レジスト5をマスクとして、所定の薬液を用いたウエットエッチング処理を実施する。これにより、図5に示すように、メタル膜4の一部(nFET形成領域100に形成されているメタル膜4)がエッチング(除去)される。換言すれば、pFET形成領域200にのみメタル膜4を残す。
【0020】
なお、ウエットエッチング処理を施しているので、ドライエッチング処理と比較して、メタル膜4のエッチング残渣は少ない。したがって、当該エッチング残渣を除去する洗浄工程を省略することができる。
【0021】
また、所定の薬液として、以下の条件を満足するものが望ましい。つまり、対レジスト耐性がより高いこと、高誘電率であるゲート絶縁膜3に与えるダメージが無い(または、より少ない)こと、メタル膜4に対するエッチング速度がより速いことが、当該望ましい条件である。
【0022】
当該各条件を満足する所定の薬液は、少なくとも酸を含む液である。したがって、所定の薬液として、たとえば過酸化水素水、混酸(2種類上の酸の混合液であり、たとえば燐酸・硝酸・酢酸・水の混合液)、過酸化水素水+アンモニア水、過酸化水素水+混酸等を採用することが、より望ましい。また、所定の薬液の温度として、23℃〜80℃が適温と考えられる。
【0023】
また、上記ウエットエッチング処理は、ディップ式、スプレー式、枚葉式等の装置において実施される。
【0024】
次に、レジスト5を除去し、ゲート絶縁膜3、メタル膜4を覆うように、半導体基板1上にポリシリコン膜6を形成する。その後、当該ポリシリコン膜6、メタル膜4、およびゲート絶縁膜3を所定の形状にパターニングする。
【0025】
これにより、図6に示すように、nFET形成領域100の半導体基板1上に、ゲート絶縁膜3とポリシリコン膜6とが当該順に積層された、ゲート部が形成される。また、pFET形成領域200の半導体基板上に、ゲート絶縁膜3、メタル膜4、およびポリシリコン膜6が当該順に積層された、ゲート部が形成される。
【0026】
なお、nFET形成領域100では、ポリシリコン膜6のみでゲート電極は構成されており、pFET形成領域200では、メタル膜4とポリシリコン膜6とでゲート電極は構成されている。
【0027】
以上のように、本実施の形態に係わる半導体装置の製造方法では、nFET形成領域100に形成されているメタル膜4を形成する際に、ウエットエッチング処理を施している。
【0028】
ここで、ウエットエッチング処理は、ドライエッチング処理とは異なり、プラズマを発生することも無い。つまり、当該ウエットエッチング処理により、エッチング(除去)されるメタル膜4の下に存する高誘電率であるゲート絶縁膜3が受けるダメージは、少なくて済む。
【0029】
したがって、半導体基板1の洗浄処理等が後工程で施されたとしても、nFET形成領域100において、当該ゲート絶縁膜3の膜減りを抑制することができる。よって、nFETにおけるリーク電流のばらつき、および当該リーク電流値の上昇は発生しない。
【0030】
なお、ウエットエッチング処理自体によるゲート絶縁膜3の膜減りは、ドライエッチング処理自体によるものよりも小さい。また、ウエットエッチング処理では、ドライエッチング処理の際に発生していたメタル膜4のエッチング残渣は、ほとんど発生しない。よって、当該エッチング残渣を除去する洗浄工程を、本実施の形態に係わる製造方法を採用することにより、省略できる。
【0031】
また、ウエットエッチング処理の際に用いる所定の薬液として、少なくとも酸を含む薬液(上述の各薬液)を用いた場合には、高誘電率であるゲート絶縁膜3に与えるダメージをより少なくすることができると共に、メタル膜4に対するエッチング速度がより速くなる。
【0032】
発明者らは、高誘電率絶縁膜上にメタル膜を形成し、当該メタル膜に対してウエットエッチング処理を施し、本発明の効果を確認した。
【0033】
ここで、高誘電率絶縁膜は、HfSiONであり、その膜厚は1nm〜5nmであった。また当該高誘電率絶縁膜は、焼き締めのために約1000℃のアニール処理が施された。また、メタル膜は、TiNであり、その膜厚は5nm以上であった。
【0034】
さらに、ウエットエッチングは、混酸(燐酸:硝酸:酢酸:水=40:1:2:3体積比)を薬液(当該薬液の温度は、65℃である)として用いて、ディップ式の処理装置内で実施された。
【0035】
結果、TiN(メタル膜)は、5分で平均8.5nm程度エッチングされ、エッチング時間を増加するに連れてエッチング量も増加し、20分で平均27.3nm程度エッチングされた。当該結果は、上記薬液によるウエットエッチングを行った場合、TiN(メタル膜)のエッチング速度が向上することを示している。
【0036】
また、HfSiON(高誘電率絶縁膜)は、3分で平均0.1nm程度しかエッチングされず、エッチング時間を増加してもエッチング量は若干増加するのみであり、20分で平均0.3nm程度しかエッチングされなかった。当該結果は、上記薬液によるウエットエッチングを行った場合、HfSiON(高誘電率絶縁膜)の膜減りがほとんど発生しないことを示している。
【0037】
なお、上述の通り、ウエットエッチング処理では、ドライエッチング処理のようにプラズマを発生させる必要も無いので、HfSiON(高誘電率絶縁膜)に対するダメージ(つまり、分子間の結合の劣化)もほとんど無い。したがって、当該ウエットエッチング処理後に、たとえば洗浄処理等を施したとしても、HfSiON(高誘電率絶縁膜)は膜減りしない(当該事項も、実験により確認されている)。
【0038】
なお、ウエットエッチング処理の場合には、ドライエッチング処理のようにエッチング残渣もほとんど発生しないので、洗浄処理を省略することも可能である。
【0039】
また、本実施の形態において、メタル膜4として単層膜の他に、TiN膜(またはWN膜)4aとTi膜(またはWSi膜)4bとが当該順に積層された積層膜を採用することができる(図7参照)。図7に示すように、TiN膜(またはWN膜)4aとポリシリコン膜6との間に、Ti膜(またはWSi膜)4bを介在させることにより、TiN膜(またはWN膜)4aとポリシリコン膜6との間の界面抵抗を低減することができる。
【0040】
ここで、TiN膜4aとTi膜4bとが当該順に積層された積層膜をメタル膜4として採用する場合には、たとえば過酸化水素水を用いたウエットエッチング処理を実施することにより、当該積層膜の除去可能となる。
【0041】
また、WN膜4aとWSi膜4bとが当該順に積層された積層膜をメタル膜4として採用する場合には、たとえばアンモニア水と過酸化水素水との混合液を用いたウエットエッチング処理を実施することにより、当該積層膜の除去可能となる(一種類の薬液によるメタル膜4の除去)。または、たとえばアンモニア水と過酸化水素水との混合液を用いたウエットエッチング処理を実施することにより、WSi膜4bを除去し、過酸化水素水または混酸(たとえば燐酸、硝酸、酢酸、水の混合液)を用いたウエットエッチング処理を実施することにより、WN膜4aを除去しても良い(二種類の薬液によるメタル膜4の除去)。
【0042】
なお、図7から分かるように、nFET形成領域100では、ポリシリコン膜6のみでゲート電極は構成されており、pFET形成領域200では、TiN膜(またはWN膜)4a、Ti膜(またはWSi膜)4b、およびポリシリコン膜6でゲート電極は構成されている。
【0043】
<実施の形態2>
実施の形態1において、メタル膜4として、TiN膜4aとTi膜4bとが当該順に積層された積層膜を採用する場合について言及した(図7参照)。以下、メタル膜4として、TiN膜4aとTi膜4bとから成る積層膜を採用した場合における、半導体装置の製造方法について説明する。
【0044】
まず、図1ないし図3を用いて説明した方法により、図3に示した構造を作成する。ここで本実施の形態では、図3においてメタル膜4は、TiN膜4aである。
【0045】
次に、図8に示すように、TiN膜4a上に、当該TiN膜4aと共にゲート電極を構成するTi膜4bを形成する。当該Ti膜4bは、たとえばCVD法を用いて形成可能である。
【0046】
次に、図9に示すように、Ti膜4b上に、所定の形状のレジスト10を形成する。ここで、レスジス10は、後のウエットエッチング工程においてマスクとして用いられる。したがって、TiN膜4aおよびTi膜4bの不要な部分(本実施の形態では、nFET領域100に形成されているTiN膜4aおよびTi膜4b)を除去できるように、当該レジスト10は所定の形状を有する。
【0047】
次に、レジスト10をマスクとして、所定の薬液を用いたウエットエッチング処理を実施する。
【0048】
ここで、TiN膜4aとTi膜4bとから成るメタル膜4に対して、実施の形態1に示したウエットエッチング処理を施したとする。この場合、ゲート絶縁膜3の膜減りを防止しつつ、nFET形成領域100におけるTiN膜4aとTi膜4bとを除去することができる。
【0049】
しかし、当該ウエットエッチング処理において、Ti膜4bのエッチングレートの方が、TiN膜4aのエッチングレートよりも大きい場合には、図10に示すように、Ti膜4bが図面水平方向にオーバエッチングされてしまう。当該オーバエッチングを防止するためには、Ti膜4bのエッチングレートの方がTiN膜4aのエッチングレートよりも小さくなる条件で、ウエットエッチング処理を実施する必要がある。
【0050】
ウエットエッチング処理の条件を検討する発明者らは、図11に示す実験データを得た。図11は、ウエットエッチング処理の際に使用される薬液(過酸化水素水)の温度と、当該薬液を用いたときのTiN膜4aおよびTi膜4bのエッチングレートとの関係を示す、実験結果である。
【0051】
図11において、横軸は、過酸化水素水の温度(℃)である。縦軸は、エッチングレート(Å/min)である。また、四角印はTiN膜4aに対するデータであり、丸印はTi膜4bに対するデータである。
【0052】
また、図11において、2本の近似直線が示されている。一方は、TiN膜4aのデータの近似直線(y=−333.80+8.33x)であり、他方は、Ti膜4bのデータの近似直線(y=−102+3.6333x)である。
【0053】
図11から分かるように、温度が50℃以上の過酸化水素水を用いてウエットエッチング処理をした場合には、Ti膜4bのエッチングレートの方がTiN膜4aのエッチングレートよりも小さくなる。
【0054】
したがって、本実施の形態では、TiN膜4aおよびTi膜4bを除去するウエットエッチング処理において、所定の薬液として、温度が50℃以上の過酸化水素水を採用する。
【0055】
当該所定の薬液を用いてウエットエッチング処理を実施することにより、図12に示すように、pFET形成領域200においてTi膜4bが図面水平方向にオーバエッチングされること無く(以下、当該状況を良好な形状と称する)、TiN膜4aの一部およびTi膜4bの一部(nFET形成領域100に形成されているTiN膜4aおよびTi膜4b)がエッチング(除去)される。換言すれば、良好な形状のTi膜4bを含むメタル膜4を、pFET形成領域200にのみ残すことができる。
【0056】
なお、ウエットエッチング処理を施しているので、実施の形態1で説明したように、nFET形成領域100に存するゲート絶縁膜3は、ダメージを受けずに済む。また、エッチング残渣もほとんど発生しない。
【0057】
次に、レジスト10を除去し、ゲート絶縁膜3、メタル膜4を覆うように、半導体基板1上にポリシリコン膜6を形成する。その後、当該ポリシリコン膜6、メタル膜4、およびゲート絶縁膜3を所定の形状にパターニングする。
【0058】
これにより、図7に示した構造が完成する。
【0059】
以上のように、本実施の形態に係わる半導体装置の製造方法では、メタル膜4として、TiN膜4aとTi膜4bとが当該順に積層された積層膜を採用している。したがって、Ti膜4b上にポリシリコン膜6を形成した場合には、TiN膜4aとポリシリコン膜6との間の接触抵抗を低減することができる。
【0060】
また、当該積層膜であるメタル膜4に対してウエットエッチング処理を実施する際に、所定の薬液として、温度が50℃以上の過酸化水素水を用いている。したがって、良好な形状のTi膜4bを含むメタル膜4を、pFET形成領域200にのみ残すことができる。なお、ウエットエッチング処理を施しているので、実施の形態1で説明したように、nFET形成領域100に存するゲート絶縁膜3は、ダメージを受けずに済む。また、エッチング残渣もほとんど発生しない。
【0061】
<実施の形態3>
本実施の形態に係わる半導体装置の製造方法は、実施の形態1で説明した図5の構造から図6の構造に至る工程に関するものである。
【0062】
当該工程において、図5の構造においてレジスト5を除去し、その後メタル膜4およびゲート絶縁膜3を覆うように、半導体基板1上にポリシリコン膜6を形成する(図13参照)。その後、ポリシリコン膜6上に、所定の形状のレジスト25を形成する(図13参照)。
【0063】
次に、ゲート部形成のために、レジスト25をマスクとして、ポリシリコン膜6、メタル膜4およびゲート絶縁膜3に対してエッチング処理を施す。当該エッチング処理を、ドライエッチング処理のみで実施したとする。
【0064】
この場合、図13からも分かるように、nFET形成領域100とpFET形成領域200との間において、ポリシリコン膜6の上面には段差が生じる。したがって、ポリシリコン膜6のドライエッチングが終わった段階で、pFET形成領域200では、メタル膜4とゲート絶縁膜3のドライエッチングが開始され、nFET形成領域100では、ゲート絶縁膜3のドライエッチングが開始される。
【0065】
すると、pFET形成領域200においてゲート絶縁膜3のドライエッチングが終了する頃には、nFET形成領域100では半導体基板1が露出している。つまり、nFET形成領域100の半導体基板1の上面付近は、ドライエッチングにより長い期間ダメージを受ける。半導体基板1における当該ダメージは、完成品であるトランジスタの性能を劣化させる。
【0066】
そこで、本実施の形態では、ゲート部形成に際して次の工程を実施する。
【0067】
まず、図13の状態において、レジスト25をマスクとしてドライエッチング処理を施す。ここで、当該ドライエッチング処理は、図14に示すように、pFET形成領域200においてメタル膜4が露出(到達)した段階で終了させる。当該ドライエッチング処理の終了のタイミングは、たとえばエンドポイント技術を用いることにより図ることができる。
【0068】
次に、レジスト25をマスクとして用いて、メタル膜4に対してウエットエッチング処理を施す。メタル膜4に対するウエットエッチング処理後の様子を、図15に示す。ここで、当該ウエットエッチング処理は、実施の形態1で説明した所定の薬液を用いて行われる。また、実施の形態1でも説明したように、当該所定の薬液を用いたウエットエッチング処理の場合には、ゲート絶縁膜3はほとんどエッチングされない。
【0069】
メタル膜4に対するウエットエッチング処理後、レジスト25をマスクとして用いて、nFET形成領域100およびpFET形成領域200におけるゲート絶縁膜3を除去する。
【0070】
当該ゲート絶縁膜3の除去は、たとえばウエットエッチング処理を実施することにより、可能となる。当該ゲート絶縁膜3除去後の様子を、図16に示す。なお、レジスト25を除去することにより、図6の構成となる。ここで、もし、ドライエッチング処理を実施することにより当該ゲート絶縁膜3を除去した場合、半導体基板1の上面に対してダメージを与えてしまう。したがって、ウエットエッチング処理を実施することにより当該ゲート絶縁膜3を除去した方が良い。
【0071】
以上のように、本実施の形態に係わる半導体装置の製造方法では、ポリシリコン膜6にはドライエッチング処理を施され、メタル膜4にはウエットエッチング処理が施されている。
【0072】
したがって、ポリシリコン膜6、メタル膜4に対してドライエッチング処理を施した場合に生じていた、当該ドライエッチング処理による、nFET形成領域100における半導体基板1の上面付近に対するダメージを防止することができる。
【0073】
また、メタル膜4が、TiN膜とTi膜とが当該順に積層された積層膜、WN膜とWSi膜とが当該順に積層された積層膜等の場合にも、本実施の形態に係わる半導体装置の製造方法は適用できることは言うまでも無い。
【0074】
ここで、TiN膜とTi膜とが当該順に積層された積層膜をメタル膜4として採用する場合には、当該積層膜に対するウエットエッチング処理の際には、実施の形態2で説明しように、温度が50℃以上の過酸化水素水を所定の薬液として採用することが望ましい。当該所定の薬液の採用により、Ti膜の水平方向のオーバエッチングを抑制することができるからである。
【0075】
また、WN膜とWSi膜とが当該順に積層された積層膜(つまり、第一のメタル膜と少なくともシリコンを含む第二のメタル膜とが、当該順に積層された積層膜)をメタル膜4として採用する場合には、以下の手順を採用することが望ましい。
【0076】
まず、ポリシリコン膜6およびWSi膜(第二のメタル膜)に対してドライエッチング処理を施す。ここで、WN膜(第一のメタル膜)に到達した段階で当該ドライエッチング処理を止める。当該ドライエッチング処理により、ポリシリコン膜6の一部およびWSi膜(第二のメタル膜)の一部を除去する。次に、ウエットエッチング処理により、WN膜(第一のメタル膜)の一部を除去する。
【0077】
もし、WSi膜(第二のメタル膜)に対しても、ウエットエッチング処理をした場合には、nFET形成領域100において、ゲート電極を構成するポリシリコン膜が水平方向に削れて(細って)しまう。これは、シリコンを含む膜を除去するために所定の薬液が選択されいるため、ポリシリコンも当該薬液により、水平方向にウエットエッチングされるからである。
【0078】
しかし、WSi膜(第二のメタル膜)までをドライエッチングし、WN膜(第一のメタル膜)のみウエットエッチングする工程を採用しているので、上記のような、ゲート電極を構成するポリシリコン膜6の水平方向の細りは、発生しなくなる。
【0079】
なお、上記各実施の形態では、半導体装置の微細化の観点から、ゲート絶縁膜3として高誘電率である材料を採用している。しかし、ゲート絶縁膜3はこれに限るもので無く、誘電率の低い材料から成るゲート絶縁膜3を有する半導体装置の製造方法においても、本発明は有効である。
【0080】
また、上記各実施の形態では、nFET形成領域100とpnFET形成領域200を有する半導体装置の製造方法に、本発明を適用する場合について言及してきた。しかし、ゲート絶縁膜上にゲート電極を構成するメタル膜が形成されている、すべての半導体装置の製造方法について本発明を適用できることは言うまでも無い。
【図面の簡単な説明】
【0081】
【図1】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図2】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図3】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図4】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図5】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図6】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図7】メタル膜が積層膜である場合を示す断面図である。
【図8】実施の形態2に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図9】実施の形態2に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図10】半導体装置の製造方法の問題点を説明するための、工程断面図である。
【図11】エッチングレートと温度との関係の実験結果を示す図である。
【図12】実施の形態2に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図13】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図14】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図15】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図16】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【符号の説明】
【0082】
1 半導体基板、2 素子分離膜、3 ゲート絶縁膜、4,4a,4b メタル膜、6 ポリシリコン膜、100 nFET形成領域、200 pFET形成領域。
【技術分野】
【0001】
この発明は、半導体装置の製造方法に係る発明であり、特に、ゲート絶縁膜上に形成されるメタル膜を有する半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の微細化の観点から、ゲート絶縁膜の材料として高誘電率(High−k)であるものが採用されている。また、当該ゲート絶縁膜上にゲート電極を構成するメタル膜が形成された、半導体装置が存在する。当該構成を有する半導体装置の製造方法において、ドライエッチング処理を施すことにより、メタル膜の一部を除去する加工(パターニング)が行われていた。
【0003】
また、ドライエッチング処理後には、メタル膜のエッチング残渣が残存する。したがって、当該エッチング残渣を除去するために、たとえばフッ酸を用いた洗浄処理が実施する必要があった。
【0004】
なお、高誘電率であるゲート絶縁膜上にメタル膜を形成する技術として、特許文献1が存在する。
【0005】
【特許文献1】特開2005−72316号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかし、上記のようにドライエッチング処理後に洗浄処理を施した場合には、ゲート絶縁膜の膜減りが発生していた。当該ゲート絶縁膜の膜減りは、ドライエッチング処理の前後においても発生する。しかし、上記洗浄処理の前後におけるゲート絶縁膜の膜減りは、それ以上に大きいものであった。
【0007】
これは、ドライエッチング処理の際に発生するプラズマにより、除去されるメタル膜の下に存するゲート絶縁膜がダメージを受け、当該ダメージを受けた部分において、ゲート絶縁膜を構成する分子の結合が弱められるからであると考えられる。また、当該膜減りは、ゲート絶縁膜が高誘電率膜で無い場合にも発生し得る。
【0008】
たとえば、ドライエッチング処理後に20分程度の洗浄処理を施した場合、高誘電率であるゲート絶縁膜は、平均8nm〜9nm程度(または、これ以上)の膜減りが観測された。
【0009】
当該ゲート絶縁膜の膜減りは、トランジスタにおけるリーク電流のばらつき、および当該リーク電流値の上昇を引き起こしていた(つまり、製造されるトランジスタの電気特性を劣化を引き起こしていた)。したがって、当該ゲート絶縁膜の膜減りを抑制することが望ましい。
【0010】
そこで、本発明は、たとえメタル膜を加工したとしても、当該メタル膜の下に形成されている絶縁膜の膜減りを抑制することができる、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記の目的を達成するために、本発明に係る請求項1に記載の半導体装置の製造方法は、(A)半導体基板上にゲート絶縁膜を形成する工程と、(B)前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、(C)所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている。
【発明の効果】
【0012】
本発明の請求項1に記載の半導体装置の製造方法は、(A)半導体基板上にゲート絶縁膜を形成する工程と、(B)前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、(C)所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている。したがって、メタル膜に対するドライエッチング処理の際に発生していた、ゲート絶縁膜へのダメージが無くなる。したがって、ゲート絶縁膜の膜減りを抑制することができる。
【発明を実施するための最良の形態】
【0013】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0014】
<実施の形態1>
本実施の形態に係わる半導体装置の製造方法を、工程断面図を用いて説明する。なお、以下では、nFET(n型の電界効果トランジスタ)とpFET(p型の電界効果トランジスタ)とが同一半導体基板に形成された半導体装置の製造方法に対して、本発明を適用する場合について説明する。
【0015】
はじめに、nFET形成領域100とpFET形成領域200とを有する、半導体基板1を用意する。ここで、図1に示すように、nFET形成領域100とpFET形成領域200とは、素子分離膜(STI膜)2により、電気的に分離されている。なお、図1には、図示されていないが、半導体基板1内には、所定の導電型のウエル領域および所定の導電型の活性領域が形成されている。
【0016】
次に、図2に示すように、半導体基板1上に、高誘電率(High−k)であるゲート絶縁膜3を形成する。当該ゲート絶縁膜3は、たとえばCVD(Chemical Vapor Deposition)法を用いて形成可能である。ここで、高誘電率であるゲート絶縁膜3の材料として、HfSiON(誘電率:10〜15)、HfO2(誘電率:24程度)、またはLa2O3(誘電率:27程度)を採用することができる。
【0017】
次に、図3に示すように、ゲート絶縁膜3上に、ゲート電極を構成するメタル膜4を形成する。当該メタル膜4は、たとえばCVD法を用いて形成可能である。ここで、メタル膜4の材料として、Al以外の金属膜を採用することができる。たとえばメタル膜4の材料として、TiN、Ru、RuO、TaN、HfN、Ni、Re、Ir、Pt、またはWN等の単層膜または、TiNとTiとが当該順に積層された積層膜、WNとWSiとが当該順に積層された積層膜等を採用することができる。
【0018】
次に、図4に示すように、メタル膜4上に、所定の形状のレジスト5を形成する。ここで、レスジス5は、後のウエットエッチング工程においてマスクとして用いられる。したがって、メタル膜4の不要な部分(ここでは、nFET領域100に形成されているメタル膜4)を除去できるように、当該レジスト5は所定の形状を有する。
【0019】
次に、レジスト5をマスクとして、所定の薬液を用いたウエットエッチング処理を実施する。これにより、図5に示すように、メタル膜4の一部(nFET形成領域100に形成されているメタル膜4)がエッチング(除去)される。換言すれば、pFET形成領域200にのみメタル膜4を残す。
【0020】
なお、ウエットエッチング処理を施しているので、ドライエッチング処理と比較して、メタル膜4のエッチング残渣は少ない。したがって、当該エッチング残渣を除去する洗浄工程を省略することができる。
【0021】
また、所定の薬液として、以下の条件を満足するものが望ましい。つまり、対レジスト耐性がより高いこと、高誘電率であるゲート絶縁膜3に与えるダメージが無い(または、より少ない)こと、メタル膜4に対するエッチング速度がより速いことが、当該望ましい条件である。
【0022】
当該各条件を満足する所定の薬液は、少なくとも酸を含む液である。したがって、所定の薬液として、たとえば過酸化水素水、混酸(2種類上の酸の混合液であり、たとえば燐酸・硝酸・酢酸・水の混合液)、過酸化水素水+アンモニア水、過酸化水素水+混酸等を採用することが、より望ましい。また、所定の薬液の温度として、23℃〜80℃が適温と考えられる。
【0023】
また、上記ウエットエッチング処理は、ディップ式、スプレー式、枚葉式等の装置において実施される。
【0024】
次に、レジスト5を除去し、ゲート絶縁膜3、メタル膜4を覆うように、半導体基板1上にポリシリコン膜6を形成する。その後、当該ポリシリコン膜6、メタル膜4、およびゲート絶縁膜3を所定の形状にパターニングする。
【0025】
これにより、図6に示すように、nFET形成領域100の半導体基板1上に、ゲート絶縁膜3とポリシリコン膜6とが当該順に積層された、ゲート部が形成される。また、pFET形成領域200の半導体基板上に、ゲート絶縁膜3、メタル膜4、およびポリシリコン膜6が当該順に積層された、ゲート部が形成される。
【0026】
なお、nFET形成領域100では、ポリシリコン膜6のみでゲート電極は構成されており、pFET形成領域200では、メタル膜4とポリシリコン膜6とでゲート電極は構成されている。
【0027】
以上のように、本実施の形態に係わる半導体装置の製造方法では、nFET形成領域100に形成されているメタル膜4を形成する際に、ウエットエッチング処理を施している。
【0028】
ここで、ウエットエッチング処理は、ドライエッチング処理とは異なり、プラズマを発生することも無い。つまり、当該ウエットエッチング処理により、エッチング(除去)されるメタル膜4の下に存する高誘電率であるゲート絶縁膜3が受けるダメージは、少なくて済む。
【0029】
したがって、半導体基板1の洗浄処理等が後工程で施されたとしても、nFET形成領域100において、当該ゲート絶縁膜3の膜減りを抑制することができる。よって、nFETにおけるリーク電流のばらつき、および当該リーク電流値の上昇は発生しない。
【0030】
なお、ウエットエッチング処理自体によるゲート絶縁膜3の膜減りは、ドライエッチング処理自体によるものよりも小さい。また、ウエットエッチング処理では、ドライエッチング処理の際に発生していたメタル膜4のエッチング残渣は、ほとんど発生しない。よって、当該エッチング残渣を除去する洗浄工程を、本実施の形態に係わる製造方法を採用することにより、省略できる。
【0031】
また、ウエットエッチング処理の際に用いる所定の薬液として、少なくとも酸を含む薬液(上述の各薬液)を用いた場合には、高誘電率であるゲート絶縁膜3に与えるダメージをより少なくすることができると共に、メタル膜4に対するエッチング速度がより速くなる。
【0032】
発明者らは、高誘電率絶縁膜上にメタル膜を形成し、当該メタル膜に対してウエットエッチング処理を施し、本発明の効果を確認した。
【0033】
ここで、高誘電率絶縁膜は、HfSiONであり、その膜厚は1nm〜5nmであった。また当該高誘電率絶縁膜は、焼き締めのために約1000℃のアニール処理が施された。また、メタル膜は、TiNであり、その膜厚は5nm以上であった。
【0034】
さらに、ウエットエッチングは、混酸(燐酸:硝酸:酢酸:水=40:1:2:3体積比)を薬液(当該薬液の温度は、65℃である)として用いて、ディップ式の処理装置内で実施された。
【0035】
結果、TiN(メタル膜)は、5分で平均8.5nm程度エッチングされ、エッチング時間を増加するに連れてエッチング量も増加し、20分で平均27.3nm程度エッチングされた。当該結果は、上記薬液によるウエットエッチングを行った場合、TiN(メタル膜)のエッチング速度が向上することを示している。
【0036】
また、HfSiON(高誘電率絶縁膜)は、3分で平均0.1nm程度しかエッチングされず、エッチング時間を増加してもエッチング量は若干増加するのみであり、20分で平均0.3nm程度しかエッチングされなかった。当該結果は、上記薬液によるウエットエッチングを行った場合、HfSiON(高誘電率絶縁膜)の膜減りがほとんど発生しないことを示している。
【0037】
なお、上述の通り、ウエットエッチング処理では、ドライエッチング処理のようにプラズマを発生させる必要も無いので、HfSiON(高誘電率絶縁膜)に対するダメージ(つまり、分子間の結合の劣化)もほとんど無い。したがって、当該ウエットエッチング処理後に、たとえば洗浄処理等を施したとしても、HfSiON(高誘電率絶縁膜)は膜減りしない(当該事項も、実験により確認されている)。
【0038】
なお、ウエットエッチング処理の場合には、ドライエッチング処理のようにエッチング残渣もほとんど発生しないので、洗浄処理を省略することも可能である。
【0039】
また、本実施の形態において、メタル膜4として単層膜の他に、TiN膜(またはWN膜)4aとTi膜(またはWSi膜)4bとが当該順に積層された積層膜を採用することができる(図7参照)。図7に示すように、TiN膜(またはWN膜)4aとポリシリコン膜6との間に、Ti膜(またはWSi膜)4bを介在させることにより、TiN膜(またはWN膜)4aとポリシリコン膜6との間の界面抵抗を低減することができる。
【0040】
ここで、TiN膜4aとTi膜4bとが当該順に積層された積層膜をメタル膜4として採用する場合には、たとえば過酸化水素水を用いたウエットエッチング処理を実施することにより、当該積層膜の除去可能となる。
【0041】
また、WN膜4aとWSi膜4bとが当該順に積層された積層膜をメタル膜4として採用する場合には、たとえばアンモニア水と過酸化水素水との混合液を用いたウエットエッチング処理を実施することにより、当該積層膜の除去可能となる(一種類の薬液によるメタル膜4の除去)。または、たとえばアンモニア水と過酸化水素水との混合液を用いたウエットエッチング処理を実施することにより、WSi膜4bを除去し、過酸化水素水または混酸(たとえば燐酸、硝酸、酢酸、水の混合液)を用いたウエットエッチング処理を実施することにより、WN膜4aを除去しても良い(二種類の薬液によるメタル膜4の除去)。
【0042】
なお、図7から分かるように、nFET形成領域100では、ポリシリコン膜6のみでゲート電極は構成されており、pFET形成領域200では、TiN膜(またはWN膜)4a、Ti膜(またはWSi膜)4b、およびポリシリコン膜6でゲート電極は構成されている。
【0043】
<実施の形態2>
実施の形態1において、メタル膜4として、TiN膜4aとTi膜4bとが当該順に積層された積層膜を採用する場合について言及した(図7参照)。以下、メタル膜4として、TiN膜4aとTi膜4bとから成る積層膜を採用した場合における、半導体装置の製造方法について説明する。
【0044】
まず、図1ないし図3を用いて説明した方法により、図3に示した構造を作成する。ここで本実施の形態では、図3においてメタル膜4は、TiN膜4aである。
【0045】
次に、図8に示すように、TiN膜4a上に、当該TiN膜4aと共にゲート電極を構成するTi膜4bを形成する。当該Ti膜4bは、たとえばCVD法を用いて形成可能である。
【0046】
次に、図9に示すように、Ti膜4b上に、所定の形状のレジスト10を形成する。ここで、レスジス10は、後のウエットエッチング工程においてマスクとして用いられる。したがって、TiN膜4aおよびTi膜4bの不要な部分(本実施の形態では、nFET領域100に形成されているTiN膜4aおよびTi膜4b)を除去できるように、当該レジスト10は所定の形状を有する。
【0047】
次に、レジスト10をマスクとして、所定の薬液を用いたウエットエッチング処理を実施する。
【0048】
ここで、TiN膜4aとTi膜4bとから成るメタル膜4に対して、実施の形態1に示したウエットエッチング処理を施したとする。この場合、ゲート絶縁膜3の膜減りを防止しつつ、nFET形成領域100におけるTiN膜4aとTi膜4bとを除去することができる。
【0049】
しかし、当該ウエットエッチング処理において、Ti膜4bのエッチングレートの方が、TiN膜4aのエッチングレートよりも大きい場合には、図10に示すように、Ti膜4bが図面水平方向にオーバエッチングされてしまう。当該オーバエッチングを防止するためには、Ti膜4bのエッチングレートの方がTiN膜4aのエッチングレートよりも小さくなる条件で、ウエットエッチング処理を実施する必要がある。
【0050】
ウエットエッチング処理の条件を検討する発明者らは、図11に示す実験データを得た。図11は、ウエットエッチング処理の際に使用される薬液(過酸化水素水)の温度と、当該薬液を用いたときのTiN膜4aおよびTi膜4bのエッチングレートとの関係を示す、実験結果である。
【0051】
図11において、横軸は、過酸化水素水の温度(℃)である。縦軸は、エッチングレート(Å/min)である。また、四角印はTiN膜4aに対するデータであり、丸印はTi膜4bに対するデータである。
【0052】
また、図11において、2本の近似直線が示されている。一方は、TiN膜4aのデータの近似直線(y=−333.80+8.33x)であり、他方は、Ti膜4bのデータの近似直線(y=−102+3.6333x)である。
【0053】
図11から分かるように、温度が50℃以上の過酸化水素水を用いてウエットエッチング処理をした場合には、Ti膜4bのエッチングレートの方がTiN膜4aのエッチングレートよりも小さくなる。
【0054】
したがって、本実施の形態では、TiN膜4aおよびTi膜4bを除去するウエットエッチング処理において、所定の薬液として、温度が50℃以上の過酸化水素水を採用する。
【0055】
当該所定の薬液を用いてウエットエッチング処理を実施することにより、図12に示すように、pFET形成領域200においてTi膜4bが図面水平方向にオーバエッチングされること無く(以下、当該状況を良好な形状と称する)、TiN膜4aの一部およびTi膜4bの一部(nFET形成領域100に形成されているTiN膜4aおよびTi膜4b)がエッチング(除去)される。換言すれば、良好な形状のTi膜4bを含むメタル膜4を、pFET形成領域200にのみ残すことができる。
【0056】
なお、ウエットエッチング処理を施しているので、実施の形態1で説明したように、nFET形成領域100に存するゲート絶縁膜3は、ダメージを受けずに済む。また、エッチング残渣もほとんど発生しない。
【0057】
次に、レジスト10を除去し、ゲート絶縁膜3、メタル膜4を覆うように、半導体基板1上にポリシリコン膜6を形成する。その後、当該ポリシリコン膜6、メタル膜4、およびゲート絶縁膜3を所定の形状にパターニングする。
【0058】
これにより、図7に示した構造が完成する。
【0059】
以上のように、本実施の形態に係わる半導体装置の製造方法では、メタル膜4として、TiN膜4aとTi膜4bとが当該順に積層された積層膜を採用している。したがって、Ti膜4b上にポリシリコン膜6を形成した場合には、TiN膜4aとポリシリコン膜6との間の接触抵抗を低減することができる。
【0060】
また、当該積層膜であるメタル膜4に対してウエットエッチング処理を実施する際に、所定の薬液として、温度が50℃以上の過酸化水素水を用いている。したがって、良好な形状のTi膜4bを含むメタル膜4を、pFET形成領域200にのみ残すことができる。なお、ウエットエッチング処理を施しているので、実施の形態1で説明したように、nFET形成領域100に存するゲート絶縁膜3は、ダメージを受けずに済む。また、エッチング残渣もほとんど発生しない。
【0061】
<実施の形態3>
本実施の形態に係わる半導体装置の製造方法は、実施の形態1で説明した図5の構造から図6の構造に至る工程に関するものである。
【0062】
当該工程において、図5の構造においてレジスト5を除去し、その後メタル膜4およびゲート絶縁膜3を覆うように、半導体基板1上にポリシリコン膜6を形成する(図13参照)。その後、ポリシリコン膜6上に、所定の形状のレジスト25を形成する(図13参照)。
【0063】
次に、ゲート部形成のために、レジスト25をマスクとして、ポリシリコン膜6、メタル膜4およびゲート絶縁膜3に対してエッチング処理を施す。当該エッチング処理を、ドライエッチング処理のみで実施したとする。
【0064】
この場合、図13からも分かるように、nFET形成領域100とpFET形成領域200との間において、ポリシリコン膜6の上面には段差が生じる。したがって、ポリシリコン膜6のドライエッチングが終わった段階で、pFET形成領域200では、メタル膜4とゲート絶縁膜3のドライエッチングが開始され、nFET形成領域100では、ゲート絶縁膜3のドライエッチングが開始される。
【0065】
すると、pFET形成領域200においてゲート絶縁膜3のドライエッチングが終了する頃には、nFET形成領域100では半導体基板1が露出している。つまり、nFET形成領域100の半導体基板1の上面付近は、ドライエッチングにより長い期間ダメージを受ける。半導体基板1における当該ダメージは、完成品であるトランジスタの性能を劣化させる。
【0066】
そこで、本実施の形態では、ゲート部形成に際して次の工程を実施する。
【0067】
まず、図13の状態において、レジスト25をマスクとしてドライエッチング処理を施す。ここで、当該ドライエッチング処理は、図14に示すように、pFET形成領域200においてメタル膜4が露出(到達)した段階で終了させる。当該ドライエッチング処理の終了のタイミングは、たとえばエンドポイント技術を用いることにより図ることができる。
【0068】
次に、レジスト25をマスクとして用いて、メタル膜4に対してウエットエッチング処理を施す。メタル膜4に対するウエットエッチング処理後の様子を、図15に示す。ここで、当該ウエットエッチング処理は、実施の形態1で説明した所定の薬液を用いて行われる。また、実施の形態1でも説明したように、当該所定の薬液を用いたウエットエッチング処理の場合には、ゲート絶縁膜3はほとんどエッチングされない。
【0069】
メタル膜4に対するウエットエッチング処理後、レジスト25をマスクとして用いて、nFET形成領域100およびpFET形成領域200におけるゲート絶縁膜3を除去する。
【0070】
当該ゲート絶縁膜3の除去は、たとえばウエットエッチング処理を実施することにより、可能となる。当該ゲート絶縁膜3除去後の様子を、図16に示す。なお、レジスト25を除去することにより、図6の構成となる。ここで、もし、ドライエッチング処理を実施することにより当該ゲート絶縁膜3を除去した場合、半導体基板1の上面に対してダメージを与えてしまう。したがって、ウエットエッチング処理を実施することにより当該ゲート絶縁膜3を除去した方が良い。
【0071】
以上のように、本実施の形態に係わる半導体装置の製造方法では、ポリシリコン膜6にはドライエッチング処理を施され、メタル膜4にはウエットエッチング処理が施されている。
【0072】
したがって、ポリシリコン膜6、メタル膜4に対してドライエッチング処理を施した場合に生じていた、当該ドライエッチング処理による、nFET形成領域100における半導体基板1の上面付近に対するダメージを防止することができる。
【0073】
また、メタル膜4が、TiN膜とTi膜とが当該順に積層された積層膜、WN膜とWSi膜とが当該順に積層された積層膜等の場合にも、本実施の形態に係わる半導体装置の製造方法は適用できることは言うまでも無い。
【0074】
ここで、TiN膜とTi膜とが当該順に積層された積層膜をメタル膜4として採用する場合には、当該積層膜に対するウエットエッチング処理の際には、実施の形態2で説明しように、温度が50℃以上の過酸化水素水を所定の薬液として採用することが望ましい。当該所定の薬液の採用により、Ti膜の水平方向のオーバエッチングを抑制することができるからである。
【0075】
また、WN膜とWSi膜とが当該順に積層された積層膜(つまり、第一のメタル膜と少なくともシリコンを含む第二のメタル膜とが、当該順に積層された積層膜)をメタル膜4として採用する場合には、以下の手順を採用することが望ましい。
【0076】
まず、ポリシリコン膜6およびWSi膜(第二のメタル膜)に対してドライエッチング処理を施す。ここで、WN膜(第一のメタル膜)に到達した段階で当該ドライエッチング処理を止める。当該ドライエッチング処理により、ポリシリコン膜6の一部およびWSi膜(第二のメタル膜)の一部を除去する。次に、ウエットエッチング処理により、WN膜(第一のメタル膜)の一部を除去する。
【0077】
もし、WSi膜(第二のメタル膜)に対しても、ウエットエッチング処理をした場合には、nFET形成領域100において、ゲート電極を構成するポリシリコン膜が水平方向に削れて(細って)しまう。これは、シリコンを含む膜を除去するために所定の薬液が選択されいるため、ポリシリコンも当該薬液により、水平方向にウエットエッチングされるからである。
【0078】
しかし、WSi膜(第二のメタル膜)までをドライエッチングし、WN膜(第一のメタル膜)のみウエットエッチングする工程を採用しているので、上記のような、ゲート電極を構成するポリシリコン膜6の水平方向の細りは、発生しなくなる。
【0079】
なお、上記各実施の形態では、半導体装置の微細化の観点から、ゲート絶縁膜3として高誘電率である材料を採用している。しかし、ゲート絶縁膜3はこれに限るもので無く、誘電率の低い材料から成るゲート絶縁膜3を有する半導体装置の製造方法においても、本発明は有効である。
【0080】
また、上記各実施の形態では、nFET形成領域100とpnFET形成領域200を有する半導体装置の製造方法に、本発明を適用する場合について言及してきた。しかし、ゲート絶縁膜上にゲート電極を構成するメタル膜が形成されている、すべての半導体装置の製造方法について本発明を適用できることは言うまでも無い。
【図面の簡単な説明】
【0081】
【図1】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図2】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図3】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図4】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図5】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図6】実施の形態1に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図7】メタル膜が積層膜である場合を示す断面図である。
【図8】実施の形態2に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図9】実施の形態2に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図10】半導体装置の製造方法の問題点を説明するための、工程断面図である。
【図11】エッチングレートと温度との関係の実験結果を示す図である。
【図12】実施の形態2に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図13】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図14】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図15】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【図16】実施の形態3に係わる半導体装置の製造方法を説明するための、工程断面図である。
【符号の説明】
【0082】
1 半導体基板、2 素子分離膜、3 ゲート絶縁膜、4,4a,4b メタル膜、6 ポリシリコン膜、100 nFET形成領域、200 pFET形成領域。
【特許請求の範囲】
【請求項1】
(A)半導体基板上にゲート絶縁膜を形成する工程と、
(B)前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、
(C)所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記半導体基板は、nFET形成領域とpFET形成領域とを有しており、
前記工程(C)は、
前記nFET形成領域に存する前記メタル膜を除去する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
(D)前記工程(C)の後に、前記ゲート絶縁膜および前記メタル膜を覆うように、前記半導体基板上にポリシリコン膜を形成する工程と、
(E)前記ポリシリコン膜に対してドライエッチング処理を施し、前記メタル膜に到達した段階で当該ドライエッチング処理を止めることにより、前記ポリシリコン膜の一部を除去する工程と、
(F)前記所定の薬液を用いたウエットエッチング処理により、前記pFET形成領域に存する前記メタル膜の一部を除去する工程とを、さらに備えている、
ことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記工程(B)は、
第一のメタル膜と少なくともシリコンを含む第二のメタル膜とが、当該順に積層された積層膜である前記メタル膜を形成する工程であり、
前記工程(E)は、
前記ポリシリコン膜および前記第二のメタル膜に対してドライエッチング処理を施し、前記第一のメタル膜に到達した段階で当該ドライエッチング処理を止めることにより、前記ポリシリコン膜の一部および前記第二のメタル膜の一部を除去する工程であり、
前記工程(F)は、
前記ウエットエッチング処理により、前記第一のメタル膜の一部を除去する工程である、
ことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記工程(C)は、
前記所定の薬液として、過酸化水素水、混酸、過酸化水素水+アンモニア水、および過酸化水素水+混酸のいずれかを用いる工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】
前記工程(B)は、
TiN、Tiが当該順に積層された積層膜である、メタル膜を形成する工程であり、
前記工程(C)は、
前記所定の薬液として、温度が50℃以上の過酸化水素水を用いる工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項1】
(A)半導体基板上にゲート絶縁膜を形成する工程と、
(B)前記ゲート絶縁膜上に、ゲート電極を構成するメタル膜を形成する工程と、
(C)所定の薬液を用いたウエットエッチング処理により、前記メタル膜の一部を除去する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記半導体基板は、nFET形成領域とpFET形成領域とを有しており、
前記工程(C)は、
前記nFET形成領域に存する前記メタル膜を除去する工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
(D)前記工程(C)の後に、前記ゲート絶縁膜および前記メタル膜を覆うように、前記半導体基板上にポリシリコン膜を形成する工程と、
(E)前記ポリシリコン膜に対してドライエッチング処理を施し、前記メタル膜に到達した段階で当該ドライエッチング処理を止めることにより、前記ポリシリコン膜の一部を除去する工程と、
(F)前記所定の薬液を用いたウエットエッチング処理により、前記pFET形成領域に存する前記メタル膜の一部を除去する工程とを、さらに備えている、
ことを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記工程(B)は、
第一のメタル膜と少なくともシリコンを含む第二のメタル膜とが、当該順に積層された積層膜である前記メタル膜を形成する工程であり、
前記工程(E)は、
前記ポリシリコン膜および前記第二のメタル膜に対してドライエッチング処理を施し、前記第一のメタル膜に到達した段階で当該ドライエッチング処理を止めることにより、前記ポリシリコン膜の一部および前記第二のメタル膜の一部を除去する工程であり、
前記工程(F)は、
前記ウエットエッチング処理により、前記第一のメタル膜の一部を除去する工程である、
ことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記工程(C)は、
前記所定の薬液として、過酸化水素水、混酸、過酸化水素水+アンモニア水、および過酸化水素水+混酸のいずれかを用いる工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】
前記工程(B)は、
TiN、Tiが当該順に積層された積層膜である、メタル膜を形成する工程であり、
前記工程(C)は、
前記所定の薬液として、温度が50℃以上の過酸化水素水を用いる工程である、
ことを特徴とする請求項1に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2007−123548(P2007−123548A)
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願番号】特願2005−313635(P2005−313635)
【出願日】平成17年10月28日(2005.10.28)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願日】平成17年10月28日(2005.10.28)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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