半導体装置の製造方法
【課題】ゲート電極を形成するときのハードマスクを除去するときにゲート絶縁膜の側面がエッチングされることを抑制し、かつ、サイドウォールの上端がゲート電極の上面より上に位置することを抑制する。
【解決手段】ゲート絶縁膜１１０上に、ゲート電極１２６となる導電膜１２０を形成する。次いで、導電膜１２０上に、ハードマスクパターン７０を形成する。次いで、ハードマスクパターン７０をマスクとして導電膜１２０を選択的に除去することにより、ゲート電極１２６を形成する。次いで、ゲート電極１２６の側面に第１のサイドウォール１４０を形成する。次いで、ハードマスクパターン７０をウェットエッチングにより除去する。ハードマスクパターン７０を形成した後、第１のサイドウォール１４０を形成する前に、ハードマスクパターン７０の側面５２を、上に行くにつれてハードマスクパターン７０の幅が狭くなる方向に傾斜させる。
【解決手段】ゲート絶縁膜１１０上に、ゲート電極１２６となる導電膜１２０を形成する。次いで、導電膜１２０上に、ハードマスクパターン７０を形成する。次いで、ハードマスクパターン７０をマスクとして導電膜１２０を選択的に除去することにより、ゲート電極１２６を形成する。次いで、ゲート電極１２６の側面に第１のサイドウォール１４０を形成する。次いで、ハードマスクパターン７０をウェットエッチングにより除去する。ハードマスクパターン７０を形成した後、第１のサイドウォール１４０を形成する前に、ハードマスクパターン７０の側面５２を、上に行くにつれてハードマスクパターン７０の幅が狭くなる方向に傾斜させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。半導体装置の微細化を支える技術のひとつに、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い絶縁膜を使用し、かつゲート電極としてメタルゲート電極を使用する技術がある。メタルゲート電極を選択的に形成するときには、酸化シリコン膜などのハードマスクが用いられる。このハードマスクは、メタルゲート電極を形成したのちに、ウェットエッチングにより除去される。しかし、ウェットエッチングは等方性が高いため、ハードマスクを除去するときに、ゲート絶縁膜の側面もエッチングされてしまう。
【０００３】
これに対して特許文献１には、サイドウォールを形成した後に、ゲート電極上のハードマスクを除去することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８６２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術は、サイドウォールを形成した後に、ゲート電極上のハードマスクを除去している。この技術によれば、ハードマスクを除去するときに、ゲート絶縁膜の側面はサイドウォールによって被覆されているため、エッチングされない、と考えられる。
【０００６】
しかし、ハードマスクを除去する前にサイドウォールを形成すると、サイドウォールの上端がゲート電極の上面より上に位置する可能性が出てくる。この場合、ハードマスクを除去した後に、サイドウォールの上端が折れて異物となり、半導体装置の歩留まりが下がる可能性がある。
【課題を解決するための手段】
【０００７】
本発明によれば、基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極となる導電膜を形成する工程と、
前記導電膜上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記導電膜を選択的に除去することにより、ゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ハードマスクパターンをウェットエッチングにより除去する工程と、
を備え、
前記ハードマスクパターンを形成する工程の後、前記サイドウォールを形成する工程の前に、前記ハードマスクパターンの側面を、上に行くにつれて前記ハードマスクパターンの幅が狭くなる方向に傾斜させる工程を備える半導体装置の製造方法が提供される。
【０００８】
本発明によれば、サイドウォールを形成する工程の前に、ハードマスクパターンの側面を、上に行くにつれて幅が狭くなる方向に傾斜させている。このため、サイドウォールを形成するときに、サイドウォールの上端がゲート電極の上面より上に位置することを抑制できる。また、ハードマスクパターンを除去する前にサイドウォールを形成しているため、ハードマスクパターンを除去するときにゲート絶縁膜の側面がエッチングされることを抑制できる。
【発明の効果】
【０００９】
本発明によれば、ハードマスクパターンを除去するときにゲート絶縁膜の側面がエッチングされることを抑制でき、かつ、サイドウォールの上端がゲート電極の上面より上に位置することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１〜図３の各図は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、以下の工程を有する。まず、基板１００上にゲート絶縁膜１１０を形成する。次いで、ゲート絶縁膜１１０上に、ゲート電極１２６となる導電膜１２０を形成する。次いで、導電膜１２０上に、ハードマスクパターン７０を形成する。次いで、ハードマスクパターン７０をマスクとして導電膜１２０を選択的に除去することにより、ゲート電極１２６を形成する。次いで、ゲート電極１２６の側面に第１のサイドウォール１４０を形成する。次いで、ハードマスクパターン７０をウェットエッチングにより除去する。ハードマスクパターン７０を形成した後、第１のサイドウォール１４０を形成する前に、ハードマスクパターン７０の側面５２を、上に行くにつれてハードマスクパターン７０の幅が狭くなる方向に傾斜させる。以下、詳細に説明する。
【００１３】
まず図１（ａ）に示すように、基板１００に素子分離膜１０２を形成する。基板１００は、例えばシリコン基板などの半導体基板である。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。次いで、基板１００上及び素子分離膜１０２上に、ゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、酸化シリコン膜より誘電率が高い材料、例えばＨｆＳｉＯ、ＨｆＳＩＯＮ、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、及びＨｆＡｌＯＮからなる群から選ばれた少なくとも一つにより形成されている。ゲート絶縁膜１１０は、例えばＣＶＤ法などにより形成される。ゲート絶縁膜１１０の厚さは、例えば１ｎｍ以上１０ｎｍ以下である。
【００１４】
次いで、ゲート絶縁膜１１０上に導電膜１２０を形成する。導電膜１２０は、金属膜１２２及びシリコン膜１２４をこの順に積層した膜である。金属膜１２２は、例えばＴｉＮやＴａＳｉＮから形成されており、その厚さは、例えば１ｎｍ以上２０ｎｍ以下である。シリコン膜１２４は、ポリシリコン膜又はアモルファスシリコン膜であり、その厚さは、例えば２０ｎｍ以上１００ｎｍ以下である。金属膜１２２は、例えばスパッタリング法により形成され、シリコン膜１２４は、例えばＬＰ（Low-Pressure）−ＣＶＤ法（低圧ＣＶＤ法）により形成される。
【００１５】
次いで、ゲート絶縁膜１１０上に、ハードマスクパターンとなる酸化シリコン膜５０及びシリコン膜６０をこの順に形成する。酸化シリコン膜５０は、例えばプラズマＣＶＤ法により形成され、その厚さは、例えば２０ｎｍ以上６０ｎｍ以下である。シリコン膜６０は、ポリシリコン膜又はアモルファスシリコン膜であり、その厚さは、例えば２０ｎｍ以上６０ｎｍ以下である。次いで、シリコン膜６０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化シリコン膜５０及びシリコン膜６０をエッチングする。これにより、ハードマスクパターン７０が形成される。その後、レジストパターンを除去する。
【００１６】
次いで図１（ｂ）に示すように、ハードマスクパターン７０をマスクとしてドライエッチング、例えばリアクティブイオンエッチングを行うことにより、導電膜１２０を選択的に除去する。これにより、ゲート電極１２６が形成される。ゲート電極１２６はメタルゲート電極であり、金属膜１２２及びシリコン膜１２４をこの順に積層した構成を有している。
【００１７】
なお、この工程において、ゲート電極１２６の側面には積層物１２８が形成される。またハードマスクパターン７０のうちシリコン膜６０は除去され、ハードマスクパターン７０は酸化シリコン膜５０のみとなる。
【００１８】
次いで図１（ｃ）に示すように、ハードマスクパターン７０としての酸化シリコン膜５０をウェットエッチングする。これにより、酸化シリコン膜５０の側面５２はテーパ形状となり、上に行くにつれて酸化シリコン膜５０の幅が狭くなる方向に傾斜する。また、積層物１２８、及びゲート絶縁膜１１０のうちゲート電極１２６に覆われていない部分が除去される。この工程において、ウェットエッチング液としては、例えばフッ酸に対する純水の比が２００倍以上１０００倍以下の希フッ酸液が用いられる。なお、希フッ酸液を用いたウェットエッチングにより酸化シリコン膜５０の側面５２が傾斜するのは、酸化シリコン膜５０が熱酸化膜ではなくＣＶＤ法により形成されていること、及び、フッ酸の希釈率を上げるとＨＦ２−に対するＨＦの比率が高くなるためである。
【００１９】
次いで図２（ａ）に示すように、ゲート電極１２６の側面及びゲート絶縁膜１１０の側面を含む全面に、絶縁膜を形成する。この絶縁膜は、例えばＳｉＮであり、その厚さは、例えば２ｎｍ以上２０ｎｍ以下である。次いで、この絶縁膜をエッチバックする。これにより、ゲート電極１２６の側面、及びゲート絶縁膜１１０の側面には第１のサイドウォール１４０が形成される。
【００２０】
次いで図２（ｂ）に示すように、ハードマスクパターン７０としての酸化シリコン膜５０を、ウェットエッチングにより除去する。このウェットエッチングは、例えば希フッ酸を用いて行われる。
【００２１】
次いで図３（ａ）に示すように、素子分離膜１０２及びゲート電極１２６をマスクとして、自己整合的にイオン注入を行う。これにより、ソース及びドレインのエクステンション領域１５０が形成される。
【００２２】
次いで図３（ｂ）に示すように、第１のサイドウォール１４０の側面上を含む全面に、絶縁膜を形成する。この絶縁膜は、例えばＳｉＯ２であり、その厚さは、例えば１０ｎｍ以上５０ｎｍ以下である。次いで、この絶縁膜をエッチバックする。これにより、第１のサイドウォール１４０の側面には第２のサイドウォール１４２が形成される。次いで、素子分離膜１０２、第２のサイドウォール１４２、及びゲート電極１２６をマスクとして、自己整合的にイオン注入を行う。これにより、ソース及びドレインとなる不純物拡散領域１６０が形成される。
【００２３】
その後、熱処理工程、シリサイド形成工程、並びに層間絶縁膜、コンタクト（又はビア）、及び多層配線層の形成工程が行われる。
【００２４】
次に、本実施形態の作用及び効果について説明する。本実施形態では、第１のサイドウォール１４０を形成する工程の前に、ハードマスクパターン７０としての酸化シリコン膜５０の側面５２を、上に行くにつれて幅が狭くなる方向に傾斜させている。このため、第１のサイドウォール１４０を形成するときに、第１のサイドウォール１４０の上端がゲート電極１２６の上面より上に位置することを抑制できる。従って、ハードマスクパターン７０を除去した後、第１のサイドウォール１４０の上端が折れて異物となり、半導体装置の歩留まりが下がることを抑制できる。
【００２５】
また、ハードマスクパターン７０を除去する前に第１のサイドウォール１４０を形成しているため、ハードマスクパターン７０をウェットエッチングにより除去するときには、ゲート絶縁膜１１０の側面は第１のサイドウォール１４０によって覆われている。このため、ゲート絶縁膜１１０の側面がエッチングされることを抑制できる。
【００２６】
図４は、第２の実施形態に係る半導体装置の製造方法を示す断面図であり、第１の実施形態における図１（ｂ）に相当する図である。本実施形態に係る半導体装置の製造方法は、以下の点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
【００２７】
まず、図１（ｃ）に示した、ウェットエッチングにより酸化シリコン膜５０の側面５２を傾斜させる工程を有していない。その代わり、図４に示すように、ゲート電極１２６を形成するためのドライエッチングにおいて、酸化シリコン膜５０の側面５２を、第１の実施形態と同様に傾斜させる。このようにするためには、酸化シリコン膜５０の成膜温度を例えば５００℃以下にして酸化シリコン膜５０の密度を低下させ、かつ、ドライエッチングにおけるエッチングレートを上げればよい。
【００２８】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００２９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３０】
５０ 酸化シリコン膜
５２ 側面
６０ シリコン膜
７０ ハードマスクパターン
１００ 基板
１０２ 素子分離膜
１１０ ゲート絶縁膜
１２０ 導電膜
１２２ 金属膜
１２４ シリコン膜
１２６ ゲート電極
１２８ 積層物
１４０ サイドウォール
１４２ サイドウォール
１５０ エクステンション領域
１６０ 不純物拡散領域
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。半導体装置の微細化を支える技術のひとつに、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い絶縁膜を使用し、かつゲート電極としてメタルゲート電極を使用する技術がある。メタルゲート電極を選択的に形成するときには、酸化シリコン膜などのハードマスクが用いられる。このハードマスクは、メタルゲート電極を形成したのちに、ウェットエッチングにより除去される。しかし、ウェットエッチングは等方性が高いため、ハードマスクを除去するときに、ゲート絶縁膜の側面もエッチングされてしまう。
【０００３】
これに対して特許文献１には、サイドウォールを形成した後に、ゲート電極上のハードマスクを除去することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８６２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術は、サイドウォールを形成した後に、ゲート電極上のハードマスクを除去している。この技術によれば、ハードマスクを除去するときに、ゲート絶縁膜の側面はサイドウォールによって被覆されているため、エッチングされない、と考えられる。
【０００６】
しかし、ハードマスクを除去する前にサイドウォールを形成すると、サイドウォールの上端がゲート電極の上面より上に位置する可能性が出てくる。この場合、ハードマスクを除去した後に、サイドウォールの上端が折れて異物となり、半導体装置の歩留まりが下がる可能性がある。
【課題を解決するための手段】
【０００７】
本発明によれば、基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極となる導電膜を形成する工程と、
前記導電膜上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記導電膜を選択的に除去することにより、ゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ハードマスクパターンをウェットエッチングにより除去する工程と、
を備え、
前記ハードマスクパターンを形成する工程の後、前記サイドウォールを形成する工程の前に、前記ハードマスクパターンの側面を、上に行くにつれて前記ハードマスクパターンの幅が狭くなる方向に傾斜させる工程を備える半導体装置の製造方法が提供される。
【０００８】
本発明によれば、サイドウォールを形成する工程の前に、ハードマスクパターンの側面を、上に行くにつれて幅が狭くなる方向に傾斜させている。このため、サイドウォールを形成するときに、サイドウォールの上端がゲート電極の上面より上に位置することを抑制できる。また、ハードマスクパターンを除去する前にサイドウォールを形成しているため、ハードマスクパターンを除去するときにゲート絶縁膜の側面がエッチングされることを抑制できる。
【発明の効果】
【０００９】
本発明によれば、ハードマスクパターンを除去するときにゲート絶縁膜の側面がエッチングされることを抑制でき、かつ、サイドウォールの上端がゲート電極の上面より上に位置することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】各図は第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
図１〜図３の各図は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、以下の工程を有する。まず、基板１００上にゲート絶縁膜１１０を形成する。次いで、ゲート絶縁膜１１０上に、ゲート電極１２６となる導電膜１２０を形成する。次いで、導電膜１２０上に、ハードマスクパターン７０を形成する。次いで、ハードマスクパターン７０をマスクとして導電膜１２０を選択的に除去することにより、ゲート電極１２６を形成する。次いで、ゲート電極１２６の側面に第１のサイドウォール１４０を形成する。次いで、ハードマスクパターン７０をウェットエッチングにより除去する。ハードマスクパターン７０を形成した後、第１のサイドウォール１４０を形成する前に、ハードマスクパターン７０の側面５２を、上に行くにつれてハードマスクパターン７０の幅が狭くなる方向に傾斜させる。以下、詳細に説明する。
【００１３】
まず図１（ａ）に示すように、基板１００に素子分離膜１０２を形成する。基板１００は、例えばシリコン基板などの半導体基板である。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。次いで、基板１００上及び素子分離膜１０２上に、ゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、酸化シリコン膜より誘電率が高い材料、例えばＨｆＳｉＯ、ＨｆＳＩＯＮ、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、及びＨｆＡｌＯＮからなる群から選ばれた少なくとも一つにより形成されている。ゲート絶縁膜１１０は、例えばＣＶＤ法などにより形成される。ゲート絶縁膜１１０の厚さは、例えば１ｎｍ以上１０ｎｍ以下である。
【００１４】
次いで、ゲート絶縁膜１１０上に導電膜１２０を形成する。導電膜１２０は、金属膜１２２及びシリコン膜１２４をこの順に積層した膜である。金属膜１２２は、例えばＴｉＮやＴａＳｉＮから形成されており、その厚さは、例えば１ｎｍ以上２０ｎｍ以下である。シリコン膜１２４は、ポリシリコン膜又はアモルファスシリコン膜であり、その厚さは、例えば２０ｎｍ以上１００ｎｍ以下である。金属膜１２２は、例えばスパッタリング法により形成され、シリコン膜１２４は、例えばＬＰ（Low-Pressure）−ＣＶＤ法（低圧ＣＶＤ法）により形成される。
【００１５】
次いで、ゲート絶縁膜１１０上に、ハードマスクパターンとなる酸化シリコン膜５０及びシリコン膜６０をこの順に形成する。酸化シリコン膜５０は、例えばプラズマＣＶＤ法により形成され、その厚さは、例えば２０ｎｍ以上６０ｎｍ以下である。シリコン膜６０は、ポリシリコン膜又はアモルファスシリコン膜であり、その厚さは、例えば２０ｎｍ以上６０ｎｍ以下である。次いで、シリコン膜６０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして酸化シリコン膜５０及びシリコン膜６０をエッチングする。これにより、ハードマスクパターン７０が形成される。その後、レジストパターンを除去する。
【００１６】
次いで図１（ｂ）に示すように、ハードマスクパターン７０をマスクとしてドライエッチング、例えばリアクティブイオンエッチングを行うことにより、導電膜１２０を選択的に除去する。これにより、ゲート電極１２６が形成される。ゲート電極１２６はメタルゲート電極であり、金属膜１２２及びシリコン膜１２４をこの順に積層した構成を有している。
【００１７】
なお、この工程において、ゲート電極１２６の側面には積層物１２８が形成される。またハードマスクパターン７０のうちシリコン膜６０は除去され、ハードマスクパターン７０は酸化シリコン膜５０のみとなる。
【００１８】
次いで図１（ｃ）に示すように、ハードマスクパターン７０としての酸化シリコン膜５０をウェットエッチングする。これにより、酸化シリコン膜５０の側面５２はテーパ形状となり、上に行くにつれて酸化シリコン膜５０の幅が狭くなる方向に傾斜する。また、積層物１２８、及びゲート絶縁膜１１０のうちゲート電極１２６に覆われていない部分が除去される。この工程において、ウェットエッチング液としては、例えばフッ酸に対する純水の比が２００倍以上１０００倍以下の希フッ酸液が用いられる。なお、希フッ酸液を用いたウェットエッチングにより酸化シリコン膜５０の側面５２が傾斜するのは、酸化シリコン膜５０が熱酸化膜ではなくＣＶＤ法により形成されていること、及び、フッ酸の希釈率を上げるとＨＦ２−に対するＨＦの比率が高くなるためである。
【００１９】
次いで図２（ａ）に示すように、ゲート電極１２６の側面及びゲート絶縁膜１１０の側面を含む全面に、絶縁膜を形成する。この絶縁膜は、例えばＳｉＮであり、その厚さは、例えば２ｎｍ以上２０ｎｍ以下である。次いで、この絶縁膜をエッチバックする。これにより、ゲート電極１２６の側面、及びゲート絶縁膜１１０の側面には第１のサイドウォール１４０が形成される。
【００２０】
次いで図２（ｂ）に示すように、ハードマスクパターン７０としての酸化シリコン膜５０を、ウェットエッチングにより除去する。このウェットエッチングは、例えば希フッ酸を用いて行われる。
【００２１】
次いで図３（ａ）に示すように、素子分離膜１０２及びゲート電極１２６をマスクとして、自己整合的にイオン注入を行う。これにより、ソース及びドレインのエクステンション領域１５０が形成される。
【００２２】
次いで図３（ｂ）に示すように、第１のサイドウォール１４０の側面上を含む全面に、絶縁膜を形成する。この絶縁膜は、例えばＳｉＯ２であり、その厚さは、例えば１０ｎｍ以上５０ｎｍ以下である。次いで、この絶縁膜をエッチバックする。これにより、第１のサイドウォール１４０の側面には第２のサイドウォール１４２が形成される。次いで、素子分離膜１０２、第２のサイドウォール１４２、及びゲート電極１２６をマスクとして、自己整合的にイオン注入を行う。これにより、ソース及びドレインとなる不純物拡散領域１６０が形成される。
【００２３】
その後、熱処理工程、シリサイド形成工程、並びに層間絶縁膜、コンタクト（又はビア）、及び多層配線層の形成工程が行われる。
【００２４】
次に、本実施形態の作用及び効果について説明する。本実施形態では、第１のサイドウォール１４０を形成する工程の前に、ハードマスクパターン７０としての酸化シリコン膜５０の側面５２を、上に行くにつれて幅が狭くなる方向に傾斜させている。このため、第１のサイドウォール１４０を形成するときに、第１のサイドウォール１４０の上端がゲート電極１２６の上面より上に位置することを抑制できる。従って、ハードマスクパターン７０を除去した後、第１のサイドウォール１４０の上端が折れて異物となり、半導体装置の歩留まりが下がることを抑制できる。
【００２５】
また、ハードマスクパターン７０を除去する前に第１のサイドウォール１４０を形成しているため、ハードマスクパターン７０をウェットエッチングにより除去するときには、ゲート絶縁膜１１０の側面は第１のサイドウォール１４０によって覆われている。このため、ゲート絶縁膜１１０の側面がエッチングされることを抑制できる。
【００２６】
図４は、第２の実施形態に係る半導体装置の製造方法を示す断面図であり、第１の実施形態における図１（ｂ）に相当する図である。本実施形態に係る半導体装置の製造方法は、以下の点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
【００２７】
まず、図１（ｃ）に示した、ウェットエッチングにより酸化シリコン膜５０の側面５２を傾斜させる工程を有していない。その代わり、図４に示すように、ゲート電極１２６を形成するためのドライエッチングにおいて、酸化シリコン膜５０の側面５２を、第１の実施形態と同様に傾斜させる。このようにするためには、酸化シリコン膜５０の成膜温度を例えば５００℃以下にして酸化シリコン膜５０の密度を低下させ、かつ、ドライエッチングにおけるエッチングレートを上げればよい。
【００２８】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００２９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３０】
５０ 酸化シリコン膜
５２ 側面
６０ シリコン膜
７０ ハードマスクパターン
１００ 基板
１０２ 素子分離膜
１１０ ゲート絶縁膜
１２０ 導電膜
１２２ 金属膜
１２４ シリコン膜
１２６ ゲート電極
１２８ 積層物
１４０ サイドウォール
１４２ サイドウォール
１５０ エクステンション領域
１６０ 不純物拡散領域
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極となる導電膜を形成する工程と、
前記導電膜上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記導電膜を選択的に除去することにより、ゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ハードマスクパターンをウェットエッチングにより除去する工程と、
を備え、
前記ハードマスクパターンを形成する工程の後、前記サイドウォールを形成する工程の前に、前記ハードマスクパターンの側面を、上に行くにつれて前記ハードマスクパターンの幅が狭くなる方向に傾斜させる工程を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ハードマスクパターンの側面を傾斜させる工程は、前記ハードマスクパターンをウェットエッチングする工程であり、前記ゲート電極を形成する工程と、前記サイドウォールを形成する工程の間に行われる半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記ハードマスクパターンは酸化シリコン膜であり、
前記ハードマスクパターンをウェットエッチングする工程において、ウェットエッチング液として、フッ酸に対する純水の比が２００倍以上１０００倍以下の希フッ酸液を用いる半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記ハードマスクパターンの側面を傾斜させる工程は、前記ゲート電極を形成する工程と同一工程であり、前記ゲート電極を形成するときのドライエッチングにより、前記ハードマスクパターンの側面が傾斜する半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、酸化シリコン膜より誘電率が高い材料により形成されている半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記ゲート絶縁膜は、ＨｆＳｉＯ、ＨｆＳＩＯＮ、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、及びＨｆＡｌＯＮからなる群から選ばれた少なくとも一つにより形成されている半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記導電膜は、金属膜とポリシリコン膜又はアモルファスシリコン膜の積層膜である半導体装置の製造方法。
【請求項１】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極となる導電膜を形成する工程と、
前記導電膜上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記導電膜を選択的に除去することにより、ゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ハードマスクパターンをウェットエッチングにより除去する工程と、
を備え、
前記ハードマスクパターンを形成する工程の後、前記サイドウォールを形成する工程の前に、前記ハードマスクパターンの側面を、上に行くにつれて前記ハードマスクパターンの幅が狭くなる方向に傾斜させる工程を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ハードマスクパターンの側面を傾斜させる工程は、前記ハードマスクパターンをウェットエッチングする工程であり、前記ゲート電極を形成する工程と、前記サイドウォールを形成する工程の間に行われる半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記ハードマスクパターンは酸化シリコン膜であり、
前記ハードマスクパターンをウェットエッチングする工程において、ウェットエッチング液として、フッ酸に対する純水の比が２００倍以上１０００倍以下の希フッ酸液を用いる半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記ハードマスクパターンの側面を傾斜させる工程は、前記ゲート電極を形成する工程と同一工程であり、前記ゲート電極を形成するときのドライエッチングにより、前記ハードマスクパターンの側面が傾斜する半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、酸化シリコン膜より誘電率が高い材料により形成されている半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記ゲート絶縁膜は、ＨｆＳｉＯ、ＨｆＳＩＯＮ、ＨｆＯ２、ＨｆＯＮ、ＨｆＡｌＯ、及びＨｆＡｌＯＮからなる群から選ばれた少なくとも一つにより形成されている半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記導電膜は、金属膜とポリシリコン膜又はアモルファスシリコン膜の積層膜である半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２０５９７１（Ｐ２０１０−２０５９７１Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−５０４７７（Ｐ２００９−５０４７７）
【出願日】平成２１年３月４日（２００９．３．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月４日（２００９．３．４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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