半導体装置の製造方法
【課題】反射防止膜を確実に除去して半導体装置の欠陥発生を低減する。
【解決手段】第１の層間絶縁膜の上に、絶縁膜と、反射防止膜と、レジスト膜とを順番に形成する。レジスト膜を用いて反射防止膜と絶縁膜をエッチングし、絶縁膜からハードマスクを作成する。この後、ラジカル照射によってレジスト膜と反射防止膜を除去する。ラジカル照射は、基板温度を１００℃、１５０℃、２５０℃と順番に上昇させながら行う。基板温度が低い初期段階では、反射防止膜の膜材料の飛散防止と、反射防止膜の表面に残留する他の物質の除去が行われる。この後、基板温度を高くすることで、反射防止膜が確実に除去される。
【解決手段】第１の層間絶縁膜の上に、絶縁膜と、反射防止膜と、レジスト膜とを順番に形成する。レジスト膜を用いて反射防止膜と絶縁膜をエッチングし、絶縁膜からハードマスクを作成する。この後、ラジカル照射によってレジスト膜と反射防止膜を除去する。ラジカル照射は、基板温度を１００℃、１５０℃、２５０℃と順番に上昇させながら行う。基板温度が低い初期段階では、反射防止膜の膜材料の飛散防止と、反射防止膜の表面に残留する他の物質の除去が行われる。この後、基板温度を高くすることで、反射防止膜が確実に除去される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、絶縁膜の上に形成したマスクを用いて絶縁膜をエッチングして配線溝を形成する。ここで、エッチングに使用されるマスクは、例えば絶縁膜の上にレジスト膜を形成した後、レジスト膜を露光及び現像することで形成される。さらに、レジスト膜を塗布する前に、絶縁膜の上にＢＡＲＣ膜（反射防止膜）を形成すると、下層の配線層などからの反射光の影響が除去され、高精度なマスクを形成することができる。
【０００３】
従来では、ＢＡＲＣ膜を塗布する前に、アニール処理、プラズマ処理、ＵＶ処理又は有機溶媒処理の少なくとも１つの処理を行い、露光時にレジスト中に発生する酸の触媒作用を阻害するアミン成分を除去している。これによって、レジストパターンの解像度の劣化が防止される。また、エッチングの際には、ＣｘＨｙＦｚガスを主体とし、かつＮ２及びＯ２を含まないガスを用いてエッチングすることが知られている。さらに、ＢＡＲＣ膜をＣＨＦ３とＣＦ４とＯ２の混合ガスでエッチングすると、ＢＡＲＣ膜の側面にポリマーの保護膜が形成されるので、微細なパターンを形成できるようになる。
【０００４】
ここで、半導体装置の製造工程では、基板端面の清浄度が欠陥発生に影響を与えることがある。特に、多層構造を有する半導体装置では、基板端面で発生した異物が半導体装置の性能に与え易くなる。一般に、基板周辺部は、レジスト材料やＢＡＲＣ膜の膜材料を塗布した後に薬液リンスによって取り除く。さらに、その後のエッチング工程でアッシング処理が実施される。基板端面を清浄にする方法として、スピンナー型の洗浄装置による基板の洗浄、薬液を用いての洗浄、あるいは研磨などがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特願２００３−２２９４８１
【特許文献２】特願２００６−３０２９２４
【特許文献３】特願２００６−４１３６４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、低誘電率材料として使われるＳＯＧ（Spin On Glass）膜は、スピンナー型の塗布装置を用いて基板や薄膜の表面に塗布される。続いて、縦型炉に導入して窒素雰囲気中で約４００℃の熱処理が行われる。しかしながら、前工程の影響などで、基板の端面に有機系の異物が付着していると、熱処理での高温環境により不純物成分が発生し、ＳＯＧ膜の表面に特異な欠陥を形成する。基板端面に付着する異物としては、フォトリソグラフィ工程でのレジスト膜材料や、ＢＡＲＣ膜の残りがある。特に、ＢＡＲＣ膜は、塗布後に行われる熱処理によって膜が強化され、薬液リンスによる除去が困難になり易い。
このため、ドライエッチングによるパターン形成後にアッシングし、レジスト材料やＢＡＲＣ膜を除去するが、それだけでは基板端面に付着したＢＡＲＣ膜を完全に除去できないことがあった。
この発明は、このような事情に鑑みてなされたものであり、ＢＡＲＣ膜を確実に除去して半導体装置の欠陥発生を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、ハードマスク膜と反射防止膜とレジスト膜を順番に形成し、前記レジスト膜を用いて前記反射防止膜及び前記ハードマスク膜をパターニングして、前記ハードマスク膜からハードマスクを形成する工程と、前記ハードマスク上の前記反射防止膜及び前記レジスト膜に対して、前記基板の加熱温度を上昇させながらラジカルを照射し、前記反射防止膜及び前記レジスト膜を除去する工程と、前記ハードマスクを用いて前記層間絶縁膜をエッチングして開口部を形成する工程と、前記開口部に導電材を埋め込む工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
低い温度でのラジカル照射で、反射防止膜の膜材料の飛散や、反射防止膜の表面に付着した物質を除去し、相対的に高い温度でのラジカル照射で、反射防止膜を除去する。これによって、反射防止膜が確実に除去される。反射防止膜の残留物に起因する欠陥の発生が防止される。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｊ】図１Ｊは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１１）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｌ】図１Ｌは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１２）である。
【図１Ｍ】図１Ｍは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１３）である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の製造方法におけるマスク及び反射防止膜の除去工程のラジカル照射条件の一例を工程毎にまとめた図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の製造方法におけるマスク及び反射防止膜の除去工程の温度シーケンスを示す図である。
【発明を実施するための最良の形態】
【００１０】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００１１】
（第１の実施の形態）
図面を参照して第１の実施の形態について詳細に説明する。
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を熱酸化することにより素子分離絶縁膜２を例えば３０ｎｍの深さに形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれる。素子分離領域２には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。
【００１２】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１３】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を形成する。ゲート電極６は、ｐウェル３上に互いに平行に複数形成され、その各々はゲート線の一部を構成する。
【００１４】
さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ｐウェル３のゲート電極６の両側の領域に、ｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション８が形成される。第１、第２ソース／ドレインエクステンション８は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。
【００１５】
続いて、ゲート電極６及び絶縁性サイドウォール１０をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。ソース／ドレイン拡散層１１は、エクステンションソース／ドレインの深い領域を構成する。
【００１６】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を１０ｎｍの厚さに形成する。この後、高融点金属膜を例えば、５００℃で３０秒加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えば硫酸と過酸化水素水の混合液によってウエットエッチングして除去する。この後、窒素雰囲気中、８００℃で３０秒のアニールを行う。こ
れにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。
【００１７】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。
【００１８】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
シリコン基板１の上側の全面に、酸化膜１４として、例えば酸化シリコン膜（ＳＩＯ膜）をプラズマＣＶＤ法によって１０００ｎｍの厚さに形成する。この後、ＣＭＰ法によって酸化膜１４の表面を研磨して平坦化する。
【００１９】
続いて、不図示のレジスト膜をマスクに用いて酸化膜１４をエッチングして、コンタクトホール１５を形成する。コンタクトホール１５の径は、例えば０．２５μｍとし、ソース／ドレイン電極１２Ａに到達するまでとする。
【００２０】
そして、コンタクトホール１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトホール１５の内面に密着膜として、例えばＴｉ／ＴｉＮ膜をＴｉＣｌ４ガスを用いたＣＶＤ法によって形成する。さらに、密着膜上にＷ膜を成長させる。Ｗ膜は、例えば、ＷＦ６ガスとＳｉＨ４ガス、又はＷＦ６ガスとＨ２ガスを用いたＣＶＤ法によって形成する。Ｗ膜は、酸化膜１４上で例えば３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトホール１５の空隙が埋まる。この後、酸化膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。
【００２１】
図１Ｃに示す断面構造を得るまでの工程について説明する。
酸化膜１４上及び導電性プラグ１６上に、第１層間絶縁膜２０として、第１のＳＯＧ膜２１と第１のＳＩＯ膜２２とを順番に形成する。第１の第１のＳＯＧ膜２１は、最初にスピンナー型の塗布装置を用いて例えば、３００ｎｍの厚さに塗布する。塗布材料は、例えばシクロヘキサンなどの溶剤にＳｉＯ２を溶かして形成される。
続いて、エッジカット工程を実施し、基板１の周辺部分の第１のＳＯＧ膜２１の膜材料を所定の幅で洗い流す。これによって、基板１の周辺部分では、下地の酸化膜１４が露出する。この後、縦型炉に基板１を導入して、地窒素ガス雰囲気中で、４００℃、３０分の熱処理を行う。
【００２２】
さらに、第１のＳＯＧ膜２１の上に、第１のＳＩＯ膜２２がＳｉＨ４ガスを用いたプラズマＣＶＤ法によって３００ｎｍの厚さに形成する。さらに、第１のＳＩＯ膜２２の上には、絶縁膜（ハードマスク膜）２３としてＳＩＮ膜を例えばＳｉＨ４ガスを用いたプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。
【００２３】
続いて、絶縁膜２３の上にＢＡＲＣ膜（反射防止膜）２４を形成する。ＢＡＲＣ膜は、例えば、プロピレングリコールモノエチルエーテルや、２-メトキシ-１-プロパノール、１-メトキシ-２-プロパノ−ル、プロピレングリコールモノメチルエーテルアセテートなどを含む膜材料をスピンナー型の塗布装置を用いて、１００ｎｍ以上の厚さに塗布する。この後、基板１を加熱炉に導入し、例えば窒素雰囲気中で１５０℃以上の温度で６０秒加熱処理する。これによって、膜材料が硬化してＢＡＲＣ膜２４が形成される。
【００２４】
次に、図１Ｄに示す断面構造を得るまでの工程について説明する。図１Ｄ（ａ）は、基板１の内周部分であって、半導体回路が形成される領域の断面構造を示している。また、
図１Ｄ（ｂ）は、基板１の周辺部分の断面構造を示している。
最初に、ＢＡＲＣ膜２４の上にレジスト膜２５を塗布する。フォトリソグラフィ技術を用いてレジスト膜２５をパターニングしてマスク２５Ａを形成する。さらに、マスク２５Ａを用いてＢＡＲＣ膜２４と絶縁膜２３を順番にエッチングする。これによって、絶縁膜２３がパターニングされて、ハードマスク２３Ａが形成される。図１Ｄ（ｂ）に示すように、基板１の周辺部分１Ａでは、エッジカット工程によって露出させられた酸化膜１４の上に、第１のＳＩＯ膜２２と、絶縁膜２３、ＢＡＲＣ膜２４、レジスト膜２５が順番に積層される。ドライエッチングの際には、エッチング装置内に例えば、Ａｒガスを４００ｓｃｃｍ、Ｏ２ガスを１５ｓｃｃｍ、ＣＦ４ガスを１０ｓｃｃｍ、ＣＨ２Ｆ２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を１７５０Ｗ、下部電極を２００Ｗとする。
【００２５】
続いて、Ｏ２ラジカル、ＣＦ４ラジカルを用いてマスク２５Ａ及びＢＡＲＣ膜２４を除去する。マスク２５Ａ及びＢＡＲＣ膜２４の除去方法の詳細について、図２及び図３を参照して説明する。
【００２６】
図２は、マスク２５Ａ及びＢＡＲＣ膜２４の除去工程におけるラジカル照射条件を工程毎にまとめた図であり、縦軸が温度、横軸が時間を示す。また、図３は、図２のラジカル照射条件の温度シーケンスを示す。
図２及び図３に示すように、第１のステップＳ１は、処理開始から５秒までの間とし、処理装置のチャンバ内圧を２００Ｐａ（１．５Ｔｏｒｒ）とし、基板温度をランプ照射によって１００℃まで昇温させる。この間、高周波電源はオフとし、チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。ガスは、チャンバ内の上部から下部に向けて流す。これによって、チャンバ内には、基板１にガスを吹き付けられるような、ダウンフローが形成される。
【００２７】
次の第２のステップＳ２では、基板温度１００℃を３０秒間保持する。このときのチャンバ内圧は２００Ｐａとし、高周波電源はオフとする。チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。
【００２８】
第３のステップＳ３では、基板温度１００℃で、高周波電源の出力を１７００Ｗにする。処理時間は、４０秒間とする。チャンバ内圧は２００Ｐａ、チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。高周波電源から印加された電力によって、チャンバ内のガスを構成する元素に起因するラジカルが形成され、これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４がエッチングされる。基板温度が低いことから、低いエッチングレート（第１のエッチングレート）になる。これによって、絶縁膜２３のパターニング時にエッチング生成物、例えばカーボンやカーボンの化合物などがＢＡＲＣ膜２４の表面から除去される。
【００２９】
第４のステップＳ４では、基板温度を１５０℃にして４０秒間保持する。このときのチャンバ内圧は２００Ｐａとし、高周波電源の出力は１７００Ｗにする。チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。高周波電源から印加された電力によって、チャンバ内のガスを構成する元素に起因するラジカルが形成され、これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４がエッチングされる。基板温度を１５０℃にしたので、第４のステップＳ４のエッチングレートは、第３のステップＳ３より高い第２のエッチングレートになる。
【００３０】
第５のステップＳ５では、５秒間で基板温度を２５０℃まで上昇させる。このとき、高周波電源の出力はオフにする。チャンバ内圧は２００Ｐａ、チャンバ内にはＯ２ガスを２
５００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４５０ｓｃｃｍ、ＣＦ４ガスを２５ｓｃｃｍ、それぞれ流す。
第６のステップＳ６では、基板温度を１５０℃にして５秒間保持する。このときのチャンバ内圧は２００Ｐａとし、高周波電源の出力はオフにする。チャンバ内にはＯ２ガスを２５００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４５０ｓｃｃｍ、ＣＦ４ガスを２５ｓｃｃｍ、それぞれ流す。
【００３１】
第７のステップＳ７では、基板温度を１５０℃にし、高周波電源の出力を１７００Ｗにする。処理時間は４５秒、チャンバ内圧は２００Ｐａとする。チャンバ内にはＯ２ガスを２５００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４５０ｓｃｃｍ、ＣＦ４ガスを２５ｓｃｃｍ、それぞれ流す。高周波電源から印加された電力によって、Ｏ２やＣＦ４などのラジカルが形成され、これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４がエッチングされる。高周波電源から印加された電力によって、チャンバ内のガスを構成する元素に起因するラジカルが形成される。これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４が相対的に高い第３のエッチングレートでエッチングされる。
【００３２】
ラジカル照射の初期段階は、基板温度が低いので、マスク２５Ａ及びＢＡＲＣ膜２４のエッチングレートは低い。これは、ラジカルによってエッチングされたＢＡＲＣ膜２４の飛散防止と、ＢＡＲＣ膜２４の表面に付着しているエッチング生成物を除去することを目的とする。この段階で通常の早いエッチングレートでラジカル照射を行うと、ＢＡＲＣ膜２４の表面に付着したエッチング生成物が残留した状態でエッチングが行われる。その結果、エッチング生成物がマスクとなって、ＢＡＲＣ膜２４が十分に除去されないことがある。このため、ラジカル照射の初期段階は基板温度を低く設定して、エッチングレートを低くする。さらに、チャンバ内に流すＯ２ガスに対してＣＦ４ガスの流量比を大きくして、よりエッチング生成物を除去し易くする。その後は、基板温度を２５０℃程度にしてエッチングレートを高くする。さらに、チャンバ内に流すＣＦ４ガスに対してＯ２ガスの流量比を大きくして、よりＢＡＲＣ膜２４を除去し易くする。これによって、マスク２５Ａ及びＢＡＲＣ膜２４が確実に除去される。
【００３３】
ラジカル照射の結果、図１Ｅに示すように、マスク２５Ａ及びＢＡＲＣ膜２４が除去される。図１Ｅ（ｂ）に示すように、基板１の周辺部分１ＡにおけるＢＡＲＣ膜２４が確実に除去され、ＢＡＲＣ膜２４に起因する残留物がなくなる。
【００３４】
さらに、図１Ｆに示す断面構造を得るまでの工程について説明する。
まず、ハードマスク２３Ａを用いて第１のＳＩＯ膜２２と第１のＳＯＧ膜２１をドライエッチングして配線溝２７（開口部）を形成する。第１のＳＩＯ膜２２のドライエッチングの条件は、例えば、エッチング装置のチャンバ内にＡｒガスを４００ｓｃｃｍ、Ｏ２ガスを１０ｓｃｃｍ、ＣＦ４ガスを１０ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を４９０Ｗ、下部電極を１８６０Ｗとする。さらに、第１のＳＯＧ膜２１のドライエッチングの条件は、例えば、チャンバ内にＮ２ガスを５００ｓｃｃｍ、Ｈ２ガスを１５０ｓｃｃｍ、ＣＨ２Ｆ２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上下の電極共に３５０Ｗとする。これによって、配線溝２７が形成される。さらに、配線溝２７の底部には、下層の導電性プラグ１６が露出する。
【００３５】
次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
配線溝２７の内壁および基板１の表面を含む全面に、バリア膜２８を例えばＰＶＤ法によって１０ｎｍの厚さに形成する。バリア膜２８としては、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜、又はこれらの積層を用いることができる。
【００３６】
続いて、バリア膜２８上に、不図示のシード層を例えばＰＶＤ法により形成した後、電
解メッキ法によって導電膜として銅（Ｃｕ）膜２９を成長させる。銅膜２９は、配線溝２７に埋め込まれると共に、第１層間絶縁膜２０上にも形成される。配線用の銅膜２９は、この他に、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）を含む導体膜でも良い。
【００３７】
次に、図１Ｈに示す断面構造を得るまでの工程について説明する。
第１のＳＩＯ膜２２の上の余分な銅膜２９をＣＭＰ法による研磨で除去する。研磨によって余分な銅膜２９を除去すると共に、第１のＳＩＯ膜２２上のバリア膜２８及びハードマスク２３Ａを除去する。これによって、第１層間絶縁膜２０に配線３０（回路パターン）が埋め込まれた第１の配線層３１が形成される。
【００３８】
続いて、図１Ｉに示すように、第１の配線層３１の上に酸化防止絶縁膜４１として、例えば、ＳＩＮ膜をＣＶＤ法によって約３０ｎｍの厚さに形成する。酸化防止絶縁膜４１の上には、第２のＳＩＯ膜４２を例えばプラズマＣＶＤ法によって形成する。
【００３９】
さらに、第２のＳＩＯ膜４２の上に、第２のＳＯＧ膜４３を形成する。第２のＳＯＧ膜４３は、最初にスピンナー型の塗布装置を用いて例えば、３００ｎｍの厚さに塗布する。続いて、エッジカット工程を実施し、基板１の周辺部分の第２のＳＯＧ膜４３の膜材料を所定の幅で洗い流す。この後、縦型炉に基板１を導入して、窒素ガス雰囲気中で、４００℃、３０分の熱処理を行う。これによって、第２層間絶縁膜４０が形成される。
【００４０】
このとき、第１の配線層３１の形成時に使用したＢＡＲＣ膜２４は、ラジカル照射によって基板１の周辺部分１Ａから除去されているので、ＢＡＲＣ膜２４の残留物が第２のＳＯＧ膜４３の表面に付着することはない。
【００４１】
さらに、第２のＳＯＧ膜４３の上に、絶縁膜（ハードマスク膜）４４としてＳＩＮ膜を例えばＳｉＨ４ガスを用いたプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。絶縁膜４４の上には、ＢＡＲＣ膜（反射防止膜）４５を形成する。この後、ＢＡＲＣ膜４５の上にレジスト膜４６を塗布する。ここで、図１Ｉ（ｂ）に示すように、基板１の周辺部分１Ａでは、第１の配線層３１の第１のＳＩＯ膜２２の上に、酸化防止絶縁膜４１、第２のＳＩＯ膜４２、絶縁膜４４、ＢＡＲＣ膜４５、レジスト膜４６が順番に積層される。
【００４２】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
フォトリソグラフィ技術を用いてレジスト膜４６をパターニングしてマスク４６Ａを形成する。マスク４６Ａを用いてＢＡＲＣ膜４５と絶縁膜４４を順番にエッチングする。これによって、絶縁膜４４がパターニングされて、ハードマスク４４Ａが形成される。ドライエッチングの条件は、例えば、チャンバ内にＡｒガスを４００ｓｃｃｍ、Ｏ２ガスを１５ｓｃｃｍ、ＣＦ４ガスを１０ｓｃｃｍ、ＣＨ２Ｆ２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を１７５０Ｗ、下部電極を２００Ｗとする。
【００４３】
続いて、図１Ｋに示すように、Ｏ２ラジカル、ＣＦ４ラジカルを用いてマスク４６Ａ及びＢＡＲＣ膜４５を除去する。ＢＡＲＣ膜４５の除去方法は、図２及び図３に示すステップにより実施される。即ち、基板温度を段階的に上昇させながら、低い温度領域では、エッチング生成物を除去し、その後、温度を上昇させると共に、Ｏ２ガス、Ｎ２−Ｈ２ガス、ＣＦ４ガスの流量を多くすることでＢＡＲＣ膜４５を確実に除去する。その結果、図１Ｋ（ｂ）に示すように、基板１の周辺部分１ＡにおけるＢＡＲＣ膜４５が確実に除去され、ＢＡＲＣ膜４５に起因する残留物がなくなる。
【００４４】
次に、図１Ｌに示す断面構造を得るまでの工程について説明する。
ハードマスク４４Ａを用いて第２のＳＯＧ膜４３、第２のＳＩＯ膜４２、酸化防止絶縁
膜４１をエッチングして複数のビアホール４７を形成する。ビアホール４７は、第１の配線層３１の配線３０の上方に形成される。ビアホール４７は、配線３０に到達する深さまで形成される。さらに、ビアホール４７及びハードマスク４４Ａの全面にレジストマスクを形成し、第２のＳＯＧ膜４３をエッチングして複数の配線溝４８（開口部）を形成する。
【００４５】
さらに、図１Ｍに示す断面構造を得るまでの工程について説明する。
配線溝４８及びビアホール４７及びハードマスク４４Ａの全面に、バリアメタル膜であるＴａＮ膜４９を例えばスパッタ法にて約８ｎｍの厚さに形成する。さらに、ＴａＮ膜４９上にＣｕ膜５０をメッキ法によって形成する。Ｃｕ膜５０の膜厚は、例えば８００ｎｍとする。この後、表面のＣｕ膜５０と、ＴａＮ膜４９と、ハードマスク４４ＡをＣＭＰ法による研磨で順番に除去する。これによって、ビアホール４７に導電性プラグ５１が形成されると共に、配線溝４８に配線５２が形成される。これによって、低誘電体膜である第２層間絶縁膜４０に配線５２及び導電性プラグ５１を有する回路パターンが埋め込まれた第２の配線層６１が形成される。そして、２層の配線構造を有する半導体装置６２が形成される。ここで、半導体装置６２の配線は２層に限定されない。
【００４６】
以上、説明したように、この実施の形態では、ＳＯＧ膜２１，４３をエッチングする前に、ハードマスク２３Ａ，４４Ａの上のＢＡＲＣ膜２４，４５をラジカル照射によって除去するようにした。ラジカル照射は、段階的に基板温度を上昇させるようにしたので、初期段階が相対的に低いエッチングレートになり、ＢＡＲＣ膜２４，４５の膜材料の飛散が防止される。さらに、ＢＡＲＣ膜２４，４５の表面に他の物質が残留してマスクとなることが防止される。これによって、ＢＡＲＣ膜２４，４５をハードマスク２３Ａ，４４Ａから確実に除去できる。
【００４７】
従来では、第１の配線層３１の形成時に、裏面を含む基板１の周辺部分１Ａに残留したＢＡＲＣ膜２４が、第２の配線層６１の第２のＳＯＧ膜４３の形成時の熱処理によって蒸発したり、拡散したりして、第２のＳＯＧ膜４３の表面に再付着して欠陥を形成することがあった。このような欠陥は、基板１の全面に広い範囲で多数形成される。これに対し、この実施の形態では、基板１の周辺部分１Ａを含めてＢＡＲＣ膜２４，４５を確実に除去できる。このために、第２のＳＯＧ膜４３の形成時の加熱工程で、ＢＡＲＣ膜２４，４５の残留物が蒸発等して、第２のＳＯＧ膜４３の表面に再付着することが防止される。これによって、第１の配線層３１の形成時に使用したＢＡＲＣ膜２４に起因して第２のＳＯＧ膜４３の表面に形成される欠陥を防止できる。
【００４８】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【符号の説明】
【００４９】
１ シリコン基板
２０ 第１層間絶縁膜
２３ 絶縁膜（ハードマスク膜）
２３Ａ ハードマスク
２４ ＢＡＲＣ膜（反射防止膜）
２５ レジスト膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、絶縁膜の上に形成したマスクを用いて絶縁膜をエッチングして配線溝を形成する。ここで、エッチングに使用されるマスクは、例えば絶縁膜の上にレジスト膜を形成した後、レジスト膜を露光及び現像することで形成される。さらに、レジスト膜を塗布する前に、絶縁膜の上にＢＡＲＣ膜（反射防止膜）を形成すると、下層の配線層などからの反射光の影響が除去され、高精度なマスクを形成することができる。
【０００３】
従来では、ＢＡＲＣ膜を塗布する前に、アニール処理、プラズマ処理、ＵＶ処理又は有機溶媒処理の少なくとも１つの処理を行い、露光時にレジスト中に発生する酸の触媒作用を阻害するアミン成分を除去している。これによって、レジストパターンの解像度の劣化が防止される。また、エッチングの際には、ＣｘＨｙＦｚガスを主体とし、かつＮ２及びＯ２を含まないガスを用いてエッチングすることが知られている。さらに、ＢＡＲＣ膜をＣＨＦ３とＣＦ４とＯ２の混合ガスでエッチングすると、ＢＡＲＣ膜の側面にポリマーの保護膜が形成されるので、微細なパターンを形成できるようになる。
【０００４】
ここで、半導体装置の製造工程では、基板端面の清浄度が欠陥発生に影響を与えることがある。特に、多層構造を有する半導体装置では、基板端面で発生した異物が半導体装置の性能に与え易くなる。一般に、基板周辺部は、レジスト材料やＢＡＲＣ膜の膜材料を塗布した後に薬液リンスによって取り除く。さらに、その後のエッチング工程でアッシング処理が実施される。基板端面を清浄にする方法として、スピンナー型の洗浄装置による基板の洗浄、薬液を用いての洗浄、あるいは研磨などがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特願２００３−２２９４８１
【特許文献２】特願２００６−３０２９２４
【特許文献３】特願２００６−４１３６４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、低誘電率材料として使われるＳＯＧ（Spin On Glass）膜は、スピンナー型の塗布装置を用いて基板や薄膜の表面に塗布される。続いて、縦型炉に導入して窒素雰囲気中で約４００℃の熱処理が行われる。しかしながら、前工程の影響などで、基板の端面に有機系の異物が付着していると、熱処理での高温環境により不純物成分が発生し、ＳＯＧ膜の表面に特異な欠陥を形成する。基板端面に付着する異物としては、フォトリソグラフィ工程でのレジスト膜材料や、ＢＡＲＣ膜の残りがある。特に、ＢＡＲＣ膜は、塗布後に行われる熱処理によって膜が強化され、薬液リンスによる除去が困難になり易い。
このため、ドライエッチングによるパターン形成後にアッシングし、レジスト材料やＢＡＲＣ膜を除去するが、それだけでは基板端面に付着したＢＡＲＣ膜を完全に除去できないことがあった。
この発明は、このような事情に鑑みてなされたものであり、ＢＡＲＣ膜を確実に除去して半導体装置の欠陥発生を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜の上に、ハードマスク膜と反射防止膜とレジスト膜を順番に形成し、前記レジスト膜を用いて前記反射防止膜及び前記ハードマスク膜をパターニングして、前記ハードマスク膜からハードマスクを形成する工程と、前記ハードマスク上の前記反射防止膜及び前記レジスト膜に対して、前記基板の加熱温度を上昇させながらラジカルを照射し、前記反射防止膜及び前記レジスト膜を除去する工程と、前記ハードマスクを用いて前記層間絶縁膜をエッチングして開口部を形成する工程と、前記開口部に導電材を埋め込む工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
低い温度でのラジカル照射で、反射防止膜の膜材料の飛散や、反射防止膜の表面に付着した物質を除去し、相対的に高い温度でのラジカル照射で、反射防止膜を除去する。これによって、反射防止膜が確実に除去される。反射防止膜の残留物に起因する欠陥の発生が防止される。
【図面の簡単な説明】
【０００９】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｊ】図１Ｊは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１１）であって、（ａ）は、基板の内周部分を示し、（ｂ）は、基板の周辺部分の断面構造を示す。
【図１Ｌ】図１Ｌは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１２）である。
【図１Ｍ】図１Ｍは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１３）である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置の製造方法におけるマスク及び反射防止膜の除去工程のラジカル照射条件の一例を工程毎にまとめた図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の製造方法におけるマスク及び反射防止膜の除去工程の温度シーケンスを示す図である。
【発明を実施するための最良の形態】
【００１０】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００１１】
（第１の実施の形態）
図面を参照して第１の実施の形態について詳細に説明する。
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を熱酸化することにより素子分離絶縁膜２を例えば３０ｎｍの深さに形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれる。素子分離領域２には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。
【００１２】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１３】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を形成する。ゲート電極６は、ｐウェル３上に互いに平行に複数形成され、その各々はゲート線の一部を構成する。
【００１４】
さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ｐウェル３のゲート電極６の両側の領域に、ｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション８が形成される。第１、第２ソース／ドレインエクステンション８は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。
【００１５】
続いて、ゲート電極６及び絶縁性サイドウォール１０をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。ソース／ドレイン拡散層１１は、エクステンションソース／ドレインの深い領域を構成する。
【００１６】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を１０ｎｍの厚さに形成する。この後、高融点金属膜を例えば、５００℃で３０秒加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えば硫酸と過酸化水素水の混合液によってウエットエッチングして除去する。この後、窒素雰囲気中、８００℃で３０秒のアニールを行う。こ
れにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。
【００１７】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。
【００１８】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
シリコン基板１の上側の全面に、酸化膜１４として、例えば酸化シリコン膜（ＳＩＯ膜）をプラズマＣＶＤ法によって１０００ｎｍの厚さに形成する。この後、ＣＭＰ法によって酸化膜１４の表面を研磨して平坦化する。
【００１９】
続いて、不図示のレジスト膜をマスクに用いて酸化膜１４をエッチングして、コンタクトホール１５を形成する。コンタクトホール１５の径は、例えば０．２５μｍとし、ソース／ドレイン電極１２Ａに到達するまでとする。
【００２０】
そして、コンタクトホール１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトホール１５の内面に密着膜として、例えばＴｉ／ＴｉＮ膜をＴｉＣｌ４ガスを用いたＣＶＤ法によって形成する。さらに、密着膜上にＷ膜を成長させる。Ｗ膜は、例えば、ＷＦ６ガスとＳｉＨ４ガス、又はＷＦ６ガスとＨ２ガスを用いたＣＶＤ法によって形成する。Ｗ膜は、酸化膜１４上で例えば３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトホール１５の空隙が埋まる。この後、酸化膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。
【００２１】
図１Ｃに示す断面構造を得るまでの工程について説明する。
酸化膜１４上及び導電性プラグ１６上に、第１層間絶縁膜２０として、第１のＳＯＧ膜２１と第１のＳＩＯ膜２２とを順番に形成する。第１の第１のＳＯＧ膜２１は、最初にスピンナー型の塗布装置を用いて例えば、３００ｎｍの厚さに塗布する。塗布材料は、例えばシクロヘキサンなどの溶剤にＳｉＯ２を溶かして形成される。
続いて、エッジカット工程を実施し、基板１の周辺部分の第１のＳＯＧ膜２１の膜材料を所定の幅で洗い流す。これによって、基板１の周辺部分では、下地の酸化膜１４が露出する。この後、縦型炉に基板１を導入して、地窒素ガス雰囲気中で、４００℃、３０分の熱処理を行う。
【００２２】
さらに、第１のＳＯＧ膜２１の上に、第１のＳＩＯ膜２２がＳｉＨ４ガスを用いたプラズマＣＶＤ法によって３００ｎｍの厚さに形成する。さらに、第１のＳＩＯ膜２２の上には、絶縁膜（ハードマスク膜）２３としてＳＩＮ膜を例えばＳｉＨ４ガスを用いたプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。
【００２３】
続いて、絶縁膜２３の上にＢＡＲＣ膜（反射防止膜）２４を形成する。ＢＡＲＣ膜は、例えば、プロピレングリコールモノエチルエーテルや、２-メトキシ-１-プロパノール、１-メトキシ-２-プロパノ−ル、プロピレングリコールモノメチルエーテルアセテートなどを含む膜材料をスピンナー型の塗布装置を用いて、１００ｎｍ以上の厚さに塗布する。この後、基板１を加熱炉に導入し、例えば窒素雰囲気中で１５０℃以上の温度で６０秒加熱処理する。これによって、膜材料が硬化してＢＡＲＣ膜２４が形成される。
【００２４】
次に、図１Ｄに示す断面構造を得るまでの工程について説明する。図１Ｄ（ａ）は、基板１の内周部分であって、半導体回路が形成される領域の断面構造を示している。また、
図１Ｄ（ｂ）は、基板１の周辺部分の断面構造を示している。
最初に、ＢＡＲＣ膜２４の上にレジスト膜２５を塗布する。フォトリソグラフィ技術を用いてレジスト膜２５をパターニングしてマスク２５Ａを形成する。さらに、マスク２５Ａを用いてＢＡＲＣ膜２４と絶縁膜２３を順番にエッチングする。これによって、絶縁膜２３がパターニングされて、ハードマスク２３Ａが形成される。図１Ｄ（ｂ）に示すように、基板１の周辺部分１Ａでは、エッジカット工程によって露出させられた酸化膜１４の上に、第１のＳＩＯ膜２２と、絶縁膜２３、ＢＡＲＣ膜２４、レジスト膜２５が順番に積層される。ドライエッチングの際には、エッチング装置内に例えば、Ａｒガスを４００ｓｃｃｍ、Ｏ２ガスを１５ｓｃｃｍ、ＣＦ４ガスを１０ｓｃｃｍ、ＣＨ２Ｆ２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を１７５０Ｗ、下部電極を２００Ｗとする。
【００２５】
続いて、Ｏ２ラジカル、ＣＦ４ラジカルを用いてマスク２５Ａ及びＢＡＲＣ膜２４を除去する。マスク２５Ａ及びＢＡＲＣ膜２４の除去方法の詳細について、図２及び図３を参照して説明する。
【００２６】
図２は、マスク２５Ａ及びＢＡＲＣ膜２４の除去工程におけるラジカル照射条件を工程毎にまとめた図であり、縦軸が温度、横軸が時間を示す。また、図３は、図２のラジカル照射条件の温度シーケンスを示す。
図２及び図３に示すように、第１のステップＳ１は、処理開始から５秒までの間とし、処理装置のチャンバ内圧を２００Ｐａ（１．５Ｔｏｒｒ）とし、基板温度をランプ照射によって１００℃まで昇温させる。この間、高周波電源はオフとし、チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。ガスは、チャンバ内の上部から下部に向けて流す。これによって、チャンバ内には、基板１にガスを吹き付けられるような、ダウンフローが形成される。
【００２７】
次の第２のステップＳ２では、基板温度１００℃を３０秒間保持する。このときのチャンバ内圧は２００Ｐａとし、高周波電源はオフとする。チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。
【００２８】
第３のステップＳ３では、基板温度１００℃で、高周波電源の出力を１７００Ｗにする。処理時間は、４０秒間とする。チャンバ内圧は２００Ｐａ、チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。高周波電源から印加された電力によって、チャンバ内のガスを構成する元素に起因するラジカルが形成され、これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４がエッチングされる。基板温度が低いことから、低いエッチングレート（第１のエッチングレート）になる。これによって、絶縁膜２３のパターニング時にエッチング生成物、例えばカーボンやカーボンの化合物などがＢＡＲＣ膜２４の表面から除去される。
【００２９】
第４のステップＳ４では、基板温度を１５０℃にして４０秒間保持する。このときのチャンバ内圧は２００Ｐａとし、高周波電源の出力は１７００Ｗにする。チャンバ内にはＯ２ガスを２１００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４００ｓｃｃｍ、ＣＦ４ガスを１００ｓｃｃｍ、それぞれ流す。高周波電源から印加された電力によって、チャンバ内のガスを構成する元素に起因するラジカルが形成され、これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４がエッチングされる。基板温度を１５０℃にしたので、第４のステップＳ４のエッチングレートは、第３のステップＳ３より高い第２のエッチングレートになる。
【００３０】
第５のステップＳ５では、５秒間で基板温度を２５０℃まで上昇させる。このとき、高周波電源の出力はオフにする。チャンバ内圧は２００Ｐａ、チャンバ内にはＯ２ガスを２
５００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４５０ｓｃｃｍ、ＣＦ４ガスを２５ｓｃｃｍ、それぞれ流す。
第６のステップＳ６では、基板温度を１５０℃にして５秒間保持する。このときのチャンバ内圧は２００Ｐａとし、高周波電源の出力はオフにする。チャンバ内にはＯ２ガスを２５００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４５０ｓｃｃｍ、ＣＦ４ガスを２５ｓｃｃｍ、それぞれ流す。
【００３１】
第７のステップＳ７では、基板温度を１５０℃にし、高周波電源の出力を１７００Ｗにする。処理時間は４５秒、チャンバ内圧は２００Ｐａとする。チャンバ内にはＯ２ガスを２５００ｓｃｃｍ、Ｎ２とＨ２の混合ガスを４５０ｓｃｃｍ、ＣＦ４ガスを２５ｓｃｃｍ、それぞれ流す。高周波電源から印加された電力によって、Ｏ２やＣＦ４などのラジカルが形成され、これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４がエッチングされる。高周波電源から印加された電力によって、チャンバ内のガスを構成する元素に起因するラジカルが形成される。これらラジカルによってマスク２５ＡやＢＡＲＣ膜２４が相対的に高い第３のエッチングレートでエッチングされる。
【００３２】
ラジカル照射の初期段階は、基板温度が低いので、マスク２５Ａ及びＢＡＲＣ膜２４のエッチングレートは低い。これは、ラジカルによってエッチングされたＢＡＲＣ膜２４の飛散防止と、ＢＡＲＣ膜２４の表面に付着しているエッチング生成物を除去することを目的とする。この段階で通常の早いエッチングレートでラジカル照射を行うと、ＢＡＲＣ膜２４の表面に付着したエッチング生成物が残留した状態でエッチングが行われる。その結果、エッチング生成物がマスクとなって、ＢＡＲＣ膜２４が十分に除去されないことがある。このため、ラジカル照射の初期段階は基板温度を低く設定して、エッチングレートを低くする。さらに、チャンバ内に流すＯ２ガスに対してＣＦ４ガスの流量比を大きくして、よりエッチング生成物を除去し易くする。その後は、基板温度を２５０℃程度にしてエッチングレートを高くする。さらに、チャンバ内に流すＣＦ４ガスに対してＯ２ガスの流量比を大きくして、よりＢＡＲＣ膜２４を除去し易くする。これによって、マスク２５Ａ及びＢＡＲＣ膜２４が確実に除去される。
【００３３】
ラジカル照射の結果、図１Ｅに示すように、マスク２５Ａ及びＢＡＲＣ膜２４が除去される。図１Ｅ（ｂ）に示すように、基板１の周辺部分１ＡにおけるＢＡＲＣ膜２４が確実に除去され、ＢＡＲＣ膜２４に起因する残留物がなくなる。
【００３４】
さらに、図１Ｆに示す断面構造を得るまでの工程について説明する。
まず、ハードマスク２３Ａを用いて第１のＳＩＯ膜２２と第１のＳＯＧ膜２１をドライエッチングして配線溝２７（開口部）を形成する。第１のＳＩＯ膜２２のドライエッチングの条件は、例えば、エッチング装置のチャンバ内にＡｒガスを４００ｓｃｃｍ、Ｏ２ガスを１０ｓｃｃｍ、ＣＦ４ガスを１０ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を４９０Ｗ、下部電極を１８６０Ｗとする。さらに、第１のＳＯＧ膜２１のドライエッチングの条件は、例えば、チャンバ内にＮ２ガスを５００ｓｃｃｍ、Ｈ２ガスを１５０ｓｃｃｍ、ＣＨ２Ｆ２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上下の電極共に３５０Ｗとする。これによって、配線溝２７が形成される。さらに、配線溝２７の底部には、下層の導電性プラグ１６が露出する。
【００３５】
次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
配線溝２７の内壁および基板１の表面を含む全面に、バリア膜２８を例えばＰＶＤ法によって１０ｎｍの厚さに形成する。バリア膜２８としては、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜、又はこれらの積層を用いることができる。
【００３６】
続いて、バリア膜２８上に、不図示のシード層を例えばＰＶＤ法により形成した後、電
解メッキ法によって導電膜として銅（Ｃｕ）膜２９を成長させる。銅膜２９は、配線溝２７に埋め込まれると共に、第１層間絶縁膜２０上にも形成される。配線用の銅膜２９は、この他に、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン（Ｗ）を含む導体膜でも良い。
【００３７】
次に、図１Ｈに示す断面構造を得るまでの工程について説明する。
第１のＳＩＯ膜２２の上の余分な銅膜２９をＣＭＰ法による研磨で除去する。研磨によって余分な銅膜２９を除去すると共に、第１のＳＩＯ膜２２上のバリア膜２８及びハードマスク２３Ａを除去する。これによって、第１層間絶縁膜２０に配線３０（回路パターン）が埋め込まれた第１の配線層３１が形成される。
【００３８】
続いて、図１Ｉに示すように、第１の配線層３１の上に酸化防止絶縁膜４１として、例えば、ＳＩＮ膜をＣＶＤ法によって約３０ｎｍの厚さに形成する。酸化防止絶縁膜４１の上には、第２のＳＩＯ膜４２を例えばプラズマＣＶＤ法によって形成する。
【００３９】
さらに、第２のＳＩＯ膜４２の上に、第２のＳＯＧ膜４３を形成する。第２のＳＯＧ膜４３は、最初にスピンナー型の塗布装置を用いて例えば、３００ｎｍの厚さに塗布する。続いて、エッジカット工程を実施し、基板１の周辺部分の第２のＳＯＧ膜４３の膜材料を所定の幅で洗い流す。この後、縦型炉に基板１を導入して、窒素ガス雰囲気中で、４００℃、３０分の熱処理を行う。これによって、第２層間絶縁膜４０が形成される。
【００４０】
このとき、第１の配線層３１の形成時に使用したＢＡＲＣ膜２４は、ラジカル照射によって基板１の周辺部分１Ａから除去されているので、ＢＡＲＣ膜２４の残留物が第２のＳＯＧ膜４３の表面に付着することはない。
【００４１】
さらに、第２のＳＯＧ膜４３の上に、絶縁膜（ハードマスク膜）４４としてＳＩＮ膜を例えばＳｉＨ４ガスを用いたプラズマＣＶＤ法によって１００ｎｍの厚さに形成する。絶縁膜４４の上には、ＢＡＲＣ膜（反射防止膜）４５を形成する。この後、ＢＡＲＣ膜４５の上にレジスト膜４６を塗布する。ここで、図１Ｉ（ｂ）に示すように、基板１の周辺部分１Ａでは、第１の配線層３１の第１のＳＩＯ膜２２の上に、酸化防止絶縁膜４１、第２のＳＩＯ膜４２、絶縁膜４４、ＢＡＲＣ膜４５、レジスト膜４６が順番に積層される。
【００４２】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
フォトリソグラフィ技術を用いてレジスト膜４６をパターニングしてマスク４６Ａを形成する。マスク４６Ａを用いてＢＡＲＣ膜４５と絶縁膜４４を順番にエッチングする。これによって、絶縁膜４４がパターニングされて、ハードマスク４４Ａが形成される。ドライエッチングの条件は、例えば、チャンバ内にＡｒガスを４００ｓｃｃｍ、Ｏ２ガスを１５ｓｃｃｍ、ＣＦ４ガスを１０ｓｃｃｍ、ＣＨ２Ｆ２ガスを２ｓｃｃｍ、それぞれ流し、高周波電源のパワーは上部電極を１７５０Ｗ、下部電極を２００Ｗとする。
【００４３】
続いて、図１Ｋに示すように、Ｏ２ラジカル、ＣＦ４ラジカルを用いてマスク４６Ａ及びＢＡＲＣ膜４５を除去する。ＢＡＲＣ膜４５の除去方法は、図２及び図３に示すステップにより実施される。即ち、基板温度を段階的に上昇させながら、低い温度領域では、エッチング生成物を除去し、その後、温度を上昇させると共に、Ｏ２ガス、Ｎ２−Ｈ２ガス、ＣＦ４ガスの流量を多くすることでＢＡＲＣ膜４５を確実に除去する。その結果、図１Ｋ（ｂ）に示すように、基板１の周辺部分１ＡにおけるＢＡＲＣ膜４５が確実に除去され、ＢＡＲＣ膜４５に起因する残留物がなくなる。
【００４４】
次に、図１Ｌに示す断面構造を得るまでの工程について説明する。
ハードマスク４４Ａを用いて第２のＳＯＧ膜４３、第２のＳＩＯ膜４２、酸化防止絶縁
膜４１をエッチングして複数のビアホール４７を形成する。ビアホール４７は、第１の配線層３１の配線３０の上方に形成される。ビアホール４７は、配線３０に到達する深さまで形成される。さらに、ビアホール４７及びハードマスク４４Ａの全面にレジストマスクを形成し、第２のＳＯＧ膜４３をエッチングして複数の配線溝４８（開口部）を形成する。
【００４５】
さらに、図１Ｍに示す断面構造を得るまでの工程について説明する。
配線溝４８及びビアホール４７及びハードマスク４４Ａの全面に、バリアメタル膜であるＴａＮ膜４９を例えばスパッタ法にて約８ｎｍの厚さに形成する。さらに、ＴａＮ膜４９上にＣｕ膜５０をメッキ法によって形成する。Ｃｕ膜５０の膜厚は、例えば８００ｎｍとする。この後、表面のＣｕ膜５０と、ＴａＮ膜４９と、ハードマスク４４ＡをＣＭＰ法による研磨で順番に除去する。これによって、ビアホール４７に導電性プラグ５１が形成されると共に、配線溝４８に配線５２が形成される。これによって、低誘電体膜である第２層間絶縁膜４０に配線５２及び導電性プラグ５１を有する回路パターンが埋め込まれた第２の配線層６１が形成される。そして、２層の配線構造を有する半導体装置６２が形成される。ここで、半導体装置６２の配線は２層に限定されない。
【００４６】
以上、説明したように、この実施の形態では、ＳＯＧ膜２１，４３をエッチングする前に、ハードマスク２３Ａ，４４Ａの上のＢＡＲＣ膜２４，４５をラジカル照射によって除去するようにした。ラジカル照射は、段階的に基板温度を上昇させるようにしたので、初期段階が相対的に低いエッチングレートになり、ＢＡＲＣ膜２４，４５の膜材料の飛散が防止される。さらに、ＢＡＲＣ膜２４，４５の表面に他の物質が残留してマスクとなることが防止される。これによって、ＢＡＲＣ膜２４，４５をハードマスク２３Ａ，４４Ａから確実に除去できる。
【００４７】
従来では、第１の配線層３１の形成時に、裏面を含む基板１の周辺部分１Ａに残留したＢＡＲＣ膜２４が、第２の配線層６１の第２のＳＯＧ膜４３の形成時の熱処理によって蒸発したり、拡散したりして、第２のＳＯＧ膜４３の表面に再付着して欠陥を形成することがあった。このような欠陥は、基板１の全面に広い範囲で多数形成される。これに対し、この実施の形態では、基板１の周辺部分１Ａを含めてＢＡＲＣ膜２４，４５を確実に除去できる。このために、第２のＳＯＧ膜４３の形成時の加熱工程で、ＢＡＲＣ膜２４，４５の残留物が蒸発等して、第２のＳＯＧ膜４３の表面に再付着することが防止される。これによって、第１の配線層３１の形成時に使用したＢＡＲＣ膜２４に起因して第２のＳＯＧ膜４３の表面に形成される欠陥を防止できる。
【００４８】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【符号の説明】
【００４９】
１ シリコン基板
２０ 第１層間絶縁膜
２３ 絶縁膜（ハードマスク膜）
２３Ａ ハードマスク
２４ ＢＡＲＣ膜（反射防止膜）
２５ レジスト膜
【特許請求の範囲】
【請求項１】
基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、ハードマスク膜と反射防止膜とレジスト膜を順番に形成し、前記レジスト膜を用いて前記反射防止膜及び前記ハードマスク膜をパターニングして、前記ハードマスク膜からハードマスクを形成する工程と、
前記ハードマスク上の前記反射防止膜及び前記レジスト膜に対して、前記基板の加熱温度を上昇させながらラジカルを照射し、前記反射防止膜及び前記レジスト膜を除去する工程と、
前記ハードマスクを用いて前記層間絶縁膜をエッチングして開口部を形成する工程と、
前記開口部に導電材を埋め込む工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ラジカルを照射して前記反射防止膜及び前記レジスト膜を除去する工程は、処理装置のチャンバ内にＯ２ガス、ＣＦ４ガス、Ｎ２ガス、Ｈ２ガスを流しつつ高周波電圧を印加することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ラジカルを照射して前記反射防止膜及び前記レジスト膜を除去する工程は、温度の上昇と共に、Ｏ２ガスの流量比を増加させ、かつＣＦ４ガスの流量比を減少させる工程を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
基板温度は、複数の段階に分けて上昇させることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜は、塗布材料を前記基板の上方に塗布した後に、加熱することで形成され、前記層間絶縁膜は、前記基板の上方に複数積層されることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、ハードマスク膜と反射防止膜とレジスト膜を順番に形成し、前記レジスト膜を用いて前記反射防止膜及び前記ハードマスク膜をパターニングして、前記ハードマスク膜からハードマスクを形成する工程と、
前記ハードマスク上の前記反射防止膜及び前記レジスト膜に対して、前記基板の加熱温度を上昇させながらラジカルを照射し、前記反射防止膜及び前記レジスト膜を除去する工程と、
前記ハードマスクを用いて前記層間絶縁膜をエッチングして開口部を形成する工程と、
前記開口部に導電材を埋め込む工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ラジカルを照射して前記反射防止膜及び前記レジスト膜を除去する工程は、処理装置のチャンバ内にＯ２ガス、ＣＦ４ガス、Ｎ２ガス、Ｈ２ガスを流しつつ高周波電圧を印加することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ラジカルを照射して前記反射防止膜及び前記レジスト膜を除去する工程は、温度の上昇と共に、Ｏ２ガスの流量比を増加させ、かつＣＦ４ガスの流量比を減少させる工程を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
基板温度は、複数の段階に分けて上昇させることを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜は、塗布材料を前記基板の上方に塗布した後に、加熱することで形成され、前記層間絶縁膜は、前記基板の上方に複数積層されることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図２】
【図３】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図１Ｋ】
【図１Ｌ】
【図１Ｍ】
【図２】
【図３】
【公開番号】特開２０１２−２４８５９９（Ｐ２０１２−２４８５９９Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１７７４２（Ｐ２０１１−１１７７４２）
【出願日】平成２３年５月２６日（２０１１．５．２６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２６日（２０１１．５．２６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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