検出素子
【課題】半導体層の端面を経由するリーク電流を抑制することができる検出素子を提供する。
【解決手段】光が照射されることにより電荷が発生するｉ層６Ｂと一対の電極７との間にそれぞれ設けたｎ＋層６Ａ、ｐ＋層６Ｃのうちｐ＋層６Ｃの形成面の端部をｉ層６Ｂよりも内側となるように形成した。
【解決手段】光が照射されることにより電荷が発生するｉ層６Ｂと一対の電極７との間にそれぞれ設けたｎ＋層６Ａ、ｐ＋層６Ｃのうちｐ＋層６Ｃの形成面の端部をｉ層６Ｂよりも内側となるように形成した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出素子に係り、特に、光が照射されることにより電荷が発生する半導体層と一対の電極との間にそれぞれコンタクト層が設けられた検出素子に関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin film transistor）アクティブマトリックス基板上にＸ線感応層を配置し、Ｘ線情報を直接デジタルデータに変換できるＦＰＤ（flat panel detector）等の検出素子が実用化されている。このＦＰＤは、従来のイメージングプレートに比べて、即時に画像を確認でき、動画も確認できるといったメリットがあり、急速に普及が進んでいる。
【０００３】
この種の検出素子は、種々のタイプのものが提案されており、例えば、放射線を一度ＣｓＩ：Ｔｌ、ＧＯＳ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）などのシンチレータで光に変換し、変換した光をフォトダイオードで電荷に変換して蓄積する間接変換方式がある。
【０００４】
この種の検出素子で用いられるフォトダイオードは、ｐ型、ｉ型、ｎ型の各半導体層を順に積層したＰＩＮ型の半導体層の一方の面にバイアス電圧を印加する電極（以下「バイアス電極」という。）を設けると共に、他方の面に電荷を収集する電極（以下「収集電極」という。）を設け、収集電極でＰＩＮ型の半導体層に発生した電荷を収集して画像を示す情報として蓄積する。
【０００５】
ところで、フォトダイオードには、リーク不良が発生する場合がある。このリーク不良の発生頻度は、バイアス電圧に依存して高くなり、また、フォトダイオードの端面での発生が主要因であることが分かった。
【０００６】
特許文献１には、ＰＩＮ型の半導体層の端面を経由するリークを抑制する目的で、収集電極の周端面をＰＩＮ型の半導体層の周端面よりも内側になるように形成する構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２４４２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、収集電極の周端面をＰＩＮ型の半導体層の周端面よりも内側になる構成としたとしても、半導体層の端面を経由するリーク電流を充分に抑制できない、という問題点があった。
【０００９】
本発明は上記問題点を解消するためになされたものであり、半導体層の端面を経由するリーク電流を抑制することができる検出素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の検出素子は、電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板と、前記基板上に形成され、検出対象とする電磁波が照射されることにより電荷を発生する半導体層と、形成された前記半導体層の両側にそれぞれ形成され、前記半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極と、前記半導体層と前記一対の電極との間にそれぞれ設けられて前記一対の電極と前記半導体層とを電気的に接続し、少なくとも一方の形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層と、を備えている。
【００１１】
本発明の検出素子は、電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板上に検出対象とする電磁波が照射されることにより電荷を発生する半導体層が形成され、当該半導体層の両側にそれぞれ半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極が形成されている。
【００１２】
そして、本発明では、半導体層と一対の電極との間にそれぞれ一対の電極と半導体層とを電気的に接続するコンタクト層が設けられ、少なくとも一方のコンタクト層の形成面の端部が半導体層よりも内側となるように形成されている。
【００１３】
このように、本発明の検出素子は、半導体層と一対の電極との間にそれぞれ設けたコンタクト層のうち少なくとも一方のコンタクト層の形成面の端部を半導体層よりも内側となるように形成したので、半導体層の端面を経由するリーク電流を抑制することができる
。
【００１４】
なお、上記検出素子は、前記コンタクト層が、少なくとも一方の形成面の端部が前記半導体層の形成面の端部より当該半導体層の層厚分以上内側に位置することが好ましい。
【００１５】
また、上記検出素子は、前記半導体層が、形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側で、当該コンタクト層部分に比べて当該コンタクト層の周辺部から端部に亘って層の厚さが薄いことが好ましい。
【００１６】
また、上記検出素子は、前記一対の電極のうち形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側の電極は、形成面が当該コンタクト層と同じ形状に形成されることが好ましい。
【００１７】
また、上記検出素子は、前記半導体層が、ｉ型の半導体により形成され、前記コンタクト層が、前記半導体層と前記一対の電極との間に設けられた一方がｐ型の半導体により形成され、他方がｎ型の半導体により形成されてもよい。
【発明の効果】
【００１８】
このように、本発明によれば、半導体層と一対の電極との間にそれぞれ設けたコンタクト層のうち少なくとも一方のコンタクト層の形成面の端部を半導体層よりも内側となるように形成したので、半導体層の端面を経由するリーク電流を抑制することができる、という優れた効果を有する。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る放射線画像検出装置の全体構成を示す構成図である。
【図２】実施の形態に係る検出素子の１画素単位の構成を示す平面図である。
【図３】実施の形態に係る検出素子の線断面図である。
【図４】実施の形態に係る検出素子の製造工程を説明するための図である。
【図５】実施の形態に係る検出素子の半導体層及び上部電極部分を拡大した拡大図である。
【図６】実施の形態に係る検出素子のフォトダイオードとして機能する半導体層、上部電極及び下部電極の層構成を概略的な構成に示した模式図が示されている。
【図７】他の形態に係る検出素子のフォトダイオードとして機能する半導体層、上部電極及び下部電極の層構成を概略的な構成に示した模式図が示されている。
【図８】実施の形態に係る検出素子の半導体層及び上部電極部分を模式的に示した断面図である
【図９】従来の検出素子の半導体層及び上部電極部分を模式的に示した断面図である
【図１０】本実施の形態の構造と従来構造とのリーク画素の割合Ｘの経時的な変化を示したグラフである。
【発明を実施するための形態】
【００２０】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下では、本発明を、放射線画像検出装置１００に適用した場合について説明する。
【００２１】
図１には、第１の実施の形態に係る放射線画像検出装置１００の全体構成が示されている。ただし、放射線を光に変換するシンチレータは省略されている。
【００２２】
同図に示すように、本実施の形態に係る放射線画像検出装置１００は、照射された放射線をシンチレータで変換した光に検出する検出素子１０を備えている。
【００２３】
検出素子１０は、後述する上部電極と半導体層と下部電極を備え、照射された放射線をシンチレータで変換した光を受けて電荷を蓄積するセンサ部１０３と、センサ部１０３に蓄積された電荷を読み出すためのＴＦＴスイッチ４と、を含んで構成される画素が２次元状に多数設けられている。
【００２４】
また、検出素子１０には、上記ＴＦＴスイッチ４をＯＮ／ＯＦＦするための複数の走査配線１０１と、上記センサ部１０３に蓄積された電荷を読み出すための複数の信号配線３と、が互いに交差して設けられている。
【００２５】
各信号配線３には、当該信号配線３に接続された何れかのＴＦＴスイッチ４がＯＮされることによりセンサ部１０３に蓄積された電荷量に応じた電気信号が流れる。各信号配線３には、各信号配線３に流れ出した電気信号を検出する信号検出回路１０５が接続されており、各走査配線１０１には、各走査配線１０１にＴＦＴスイッチ４をＯＮ／ＯＦＦするための制御信号を出力するスキャン信号制御装置１０４が接続されている。
【００２６】
信号検出回路１０５は、各信号配線３毎に、入力される電気信号を増幅する増幅回路を内蔵している。信号検出回路１０５は、各信号配線３より入力される電気信号を増幅回路により増幅して検出することにより、画像を構成する各画素の情報として、各センサ部１０３に蓄積された電荷量を検出する。
【００２７】
この信号検出回路１０５及びスキャン信号制御装置１０４には、信号検出回路１０５において検出された電気信号に所定の処理を施すとともに、信号検出回路１０５に対して信号検出のタイミングを示す制御信号を出力し、スキャン信号制御装置１０４に対してスキャン信号の出力のタイミングを示す制御信号を出力する信号処理装置１０６が接続されている。
【００２８】
次に、図２及び図３を参照して、本実施形態に係る検出素子１０についてより詳細に説明する。なお、図２には、本実施形態に係る検出素子１０の１画素単位の構造を示す平面図が示されており、図３には、図２のＡ−Ａ線断面図が示されている。
【００２９】
図３に示すように、検出素子１０は、無アルカリガラス等からなる絶縁性の基板１上に、走査配線１０１、ゲート電極２が形成されており、走査配線１０１とゲート電極２は接続されている（図２参照。）。走査配線１０１及びゲート電極２が形成された配線層（以下、この配線層を「第１信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜を用いて形成されているが、これらに限定されるものではない。
【００３０】
この走査配線１０１及びゲート電極２上には、走査配線１０１及びゲート電極２を覆い一面に絶縁膜１５が形成されている。絶縁膜１５はゲート電極２上に位置する部位がＴＦＴスイッチ４におけるゲート絶縁膜として作用する。この絶縁膜１５は、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ（Chemical Vapor Deposition）成膜により形成される。
【００３１】
絶縁膜１５上のゲート電極２上には、半導体活性層８が島状に形成されている。この半導体活性層８は、ＴＦＴスイッチ４のチャネル部であり、例えば、アモルファスシリコン膜からなる。
【００３２】
これらの上層には、ソース電極９、及びドレイン電極１３が形成されている。このソース電極９及びドレイン電極１３が形成された配線層には、ソース電極９、ドレイン電極１３とともに、信号配線３が形成されている。ソース電極９は信号配線３に接続されている（図２参照。）。信号配線３、及びソース電極９が形成された配線層（以下、この配線層を「第２信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜が用いて形成されるが、これらに限定されるものではない。
【００３３】
このソース電極９及びドレイン電極１３と半導体活性層８との間には不純物添加アモルファスシリコン等による不純物添加半導体層（不図示）が形成されている。これらによりスイッチング用のＴＦＴスイッチ４が構成される。
【００３４】
これら半導体活性層８、ソース電極９、ドレイン電極１３、及び信号配線３を覆い、基板１上の画素が設けられた領域のほぼ全面（ほぼ全領域）には、ＴＦＴ保護膜層１１が形成されている。このＴＦＴ保護膜層１１は、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ成膜により形成される。
【００３５】
このＴＦＴ保護膜層１１上には、塗布型の層間絶縁膜１２が形成されている。この層間絶縁膜１２は、低誘電率（比誘電率εｒ＝２〜４）の感光性の有機材料（例えば、ポジ型感光性アクリル系樹脂：メタクリル酸とグリシジルメタクリレートとの共重合体からなるベースポリマーに、ナフトキノンジアジド系ポジ型感光剤を混合した材料など）により１〜４μｍの膜厚で形成されている。本実施の形態に係る検出素子１０では、この層間絶縁膜１２によって層間絶縁膜１２上層と下層に配置される金属間の容量を低く抑えている。また、一般的にこのような材料は平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。これにより、上層に配置される半導体層６の形状が平坦化されるため、半導体層６の凹凸による吸収効率の低下や、リーク電流の増加を抑制することができる。この層間絶縁膜１２及びＴＦＴ保護膜層１１には、ドレイン電極１３と対向する位置にコンタクトホール１６が形成されている。
【００３６】
層間絶縁膜１２上には、コンタクトホール１６を埋めつつ、画素領域を覆うようにセンサ部１０３の下部電極１４が形成されており、この下部電極１４は、ＴＦＴスイッチ４のドレイン電極１３と接続されている。この下部電極１４は、後述する半導体層６が１μｍ前後と厚い場合には導電性があれば材料に制限がほとんどない。このため、Ａｌ系材料、ＩＴＯ（酸化スズインジウム）など導電性の金属を用いて形成すれば問題ない。
【００３７】
一方、半導体層６の膜厚が薄い場合（０．２〜０．５μｍ前後）、半導体層６で光が吸収が十分でないため、ＴＦＴスイッチ４への光照射によるリーク電流の増加を防ぐため、遮光性メタルを主体とする合金、若しくは積層膜とすることが好ましい。
【００３８】
下部電極１４上には、フォトダイオードとして機能する半導体層６が形成されている。本実施の形態では、半導体層６として、ｎ＋層、ｉ層、ｐ＋層（ｎ＋アモルファスシリコン、アモルファスシリコン、ｐ＋アモルファスシリコン）を積層したＰＩＮ構造のフォトダイオードを採用しており、下層からｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを順に積層して形成する。ｉ層６Ｂは、本発明の半導体層として機能し、光が照射されることにより電荷（自由電子と自由正孔のペア）が発生する。ｎ＋層６Ａ及びｐ＋層６Ｃは、本発明のコンタクト層として機能し、下部電極１４及び後述する上部電極７とｉ層６Ｂをと電気的に接続する。
【００３９】
なお、本実施の形態では、ｐ＋層６Ｃをｎ＋層６Ａ、ｉ層６Ｂよりも小さく、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させてｐ＋層６Ｃの形成面の端部がｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも内側となるように形成している。
【００４０】
また、本実施の形態では、下部電極１４を半導体層６よりも大きくしている。半導体層６の膜厚が薄い場合（例えば、０．５μｍ以下の場合）には、ＴＦＴスイッチ４への光入射を防ぐ目的で、遮光性金属を配置してＴＦＴスイッチ４を覆うことが好ましい。
【００４１】
また、本実施の形態では、デバイス内部の光の乱反射によるＴＦＴスイッチ４への光進入を抑制するため、ＴＦＴスイッチ４のチャネル部から遮光性金属からなる下部電極１４の端部への間隔を５μｍ以上確保している。
【００４２】
半導体層６上には、上部電極７が形成されている。この上部電極７には、例えば、ＩＴＯやＩＺＯ（酸化亜鉛インジウム）などの光透過性の高い材料を用いている。なお、本実施の形態では、上部電極７は半導体層６のｐ＋層６Ｃと同じ大きさで形成されている。
【００４３】
層間絶縁膜１２、半導体層６及び上部電極７上には、上部電極７に対応する一部で開口２７Ａを持つように保護絶縁膜１７が形成されている。保護絶縁膜１７はＴＦＴ保護膜層１１と同じく、例えば、ＳｉＮx等からなっており、例えば、ＣＶＤ成膜により形成される。
【００４４】
この保護絶縁膜１７上には、共通電極配線２５がＡｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした合金あるいは積層膜で形成されている。共通電極配線２５は、開口２７Ａ付近にコンタクトパッド２７が形成され、保護絶縁膜１７の開口２７Ａを介して上部電極７と電気的に接続される。
【００４５】
このように形成された検出素子１０には、必要に応じて保護絶縁膜１７上にさらに光吸収性の低い絶縁性の材料により保護膜が形成されて、その表面に光吸収性の低い接着樹脂を用いてＧＯＳ等からなるシンチレータが貼り付けられる。
【００４６】
次に、図４（Ａ）〜（Ｊ）を参照して、第１の実施形態に係る検出素子１０の製造工程の一例を説明する。
【００４７】
まず、基板１上に、第１信号配線層として、ゲート電極２、走査配線１０１（不図示）を形成する（図４（Ａ））。この第１信号配線層は、Ａｌ、Ａｌ合金等の低抵抗金属、若しくは高融点金属からなるバリアメタル層との積層膜からなり、膜厚が１００〜３００ｎｍ前後でスパッタリング法にて基板１上に堆積される。その後、フォトリソグラフィー技術にてレジスト膜のパターンニングを行う。その後、Ａｌ用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その後、レジストを除去することにより第１信号配線層が完成する。
【００４８】
次に、第１信号配線層上に、絶縁膜１５、半導体活性層８、不純物添加半導体層（不図示）を順次堆積する（図４（Ｂ））。絶縁膜１５はＳｉＮｘからなり膜厚は２００〜６００ｎｍ、半導体活性層８はアモルファスシリコンからなり膜厚２０〜２００ｎｍ前後、、不純物添加半導体層は不純物添加アモルファスシリコンからなり膜厚１０〜１００ｎｍ前後で、Ｐ−ＣＶＤ（Plasma-Chemical Vapor Deposition）法にて堆積する。その後、第１信号配線層と同様に、フォトリソグラフィー技術によりレジストのパターンニングを行う。その後、半導体活性層８に対し選択的にドライエッチングすることによりチャネル領域を形成する。
【００４９】
次に、絶縁膜１５、及び半導体活性層８の上層に、第２信号配線層として、信号配線３、ソース電極９、ドレイン電極１３を形成する（図４（Ｃ））。この第２信号配線層は、第１信号配線層と同様に、Ａｌ、Ａｌ合金等の低抵抗金属、若しくは高融点金属からなるバリアメタル層との積層膜、又はＭｏ等の高融点金属膜単層からなり、膜厚が１００〜３００ｎｍ前後である。第１信号配線層と同様に、フォトリソグラフィー技術にてパターンニングを行い、Ａｌ用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その際、選択的にエッチング法を採用することにより絶縁膜１５は除去されない。
【００５０】
次に、上記のように形成された層の上層に、ＴＦＴ保護膜層１１及び層間絶縁膜１２を順次形成する（図４（Ｄ））。ＴＦＴ保護膜層１１及び層間絶縁膜１２は無機材料単体の場合や、無機材料からなる保護絶縁膜と有機系材料からなる層間絶縁膜の積層により形成する場合や、有機系からなる層間絶縁膜単層により形成する場合がある。本実施形態では、下層の共通電極配線２５と下部電極１４間との静電容量を抑制する一方で、ＴＦＴスイッチ４の特性を安定させるため感光性の層間絶縁膜１２と無機材料からなるＴＦＴ保護膜層１１の積層構造としており、例えば、ＣＶＤ成膜によりＴＦＴ保護膜層１１を形成し、塗布系材料である感光性の層間絶縁膜１２材料を塗布、プリベーク後、露光、現像のステップを通過後、焼成を行なって各層を形成する。
【００５１】
次に、フォトリソグラフィー技術によりＴＦＴ保護膜層１１をパターンニングする（図４（Ｅ））。なお、ＴＦＴ保護膜１１を配置しない場合には、このステップは必要ない。
【００５２】
次に、上記の層の上層にＡｌ系材料、若しくはＩＴＯ等の金属材料をスパッタリング法により堆積する。膜厚は２０〜２００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして下部電極１４を形成する（図４（Ｆ））。
【００５３】
次に、ＣＶＤ法で下層より順にｎ＋、ｉ、ｐ＋の各層を堆積して半導体層６のｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを形成する（図４（Ｇ））。膜厚は、それぞれｎ＋層５０〜５００ｎｍ、ｉ層０．２〜２μｍ、ｐ＋層５０〜５００ｎｍである。半導体層６は各層を順に積層してフォトリソグラフィー技術により、半導体層６をパターンニングし、ドライエッチ、若しくはウェットエッチによる下層の層間絶縁膜１２との選択エッチすることにより完成する。
【００５４】
ここでは、ｎ＋、ｉ、ｐ＋の順で積層したが、ｐ＋、ｉ、ｎ＋の順で積層し、ＰＩＮダイオードとしてもかまわない。
【００５５】
次に、上部電極７を形成する（図４（Ｈ））。上部電極７は上記のようにして形成された層の上層に、ＩＴＯ等の透明電極材料をスパッタリング法により堆積する。膜厚は２０〜２００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、ＩＴＯ用のエッチャント等によるウェットエッチ法か、ドライエッチ法にて上部電極７をパターンニングする。その後、上部電極７をマスクとして半導体層６を選択エッチし、半導体層６の周辺においてｐ＋層６Ｃの全部及びｉ層６Ｂの表面を除去する。これにより、図５に示すように、ｉ層６Ｂは、ｐ＋層６Ｃの周辺部から端部に亘って表面部分が除去され、層の厚さがｐ＋層６Ｃ部分に比べてｐ＋層６Ｃの周辺部分で薄くなっている。
【００５６】
次に、ＣＶＤ法等で、上部電極７を覆うようにＳｉＮｘ膜からなる保護絶縁膜１７を堆積する。膜厚は１００〜３００ｎｍ前後である。その後、フォトリソグラフィー技術にてパターンニングを行い、ドライエッチ法にてパターンニングし、開口部２７Ａを形成する。（図４（Ｉ））。ここでは、一例としてＣＶＤ成膜のＳｉＮｘを記載したが、絶縁材料であれば適用でき、ＳｉＮｘに限定するものではない。
【００５７】
次に、共通電極配線２５を形成する（図４（Ｊ））。共通電極配線２５及びコンタクトパッド２７Ｂは、上記のようにして形成された層の上層に、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした合金等の金属材料をスパッタリング法により堆積する。膜厚は１００〜５００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして共通電極配線２５及びコンタクトパッド２７を形成する。
【００５８】
このように形成された検出素子１０の表面に接着樹脂等を用いてＧＯＳからなるシンチレータが貼り付ける。
【００５９】
次に、上記構造の放射線画像検出装置１００の動作原理について説明する。
【００６０】
Ｘ線が照射されると、照射されたＸ線は、シンチレータに吸収され、可視光に変換される。なお、Ｘ線は、検出素子１０の表側、裏側の何れから照射されてもかまわない。シンチレータで可視光に変換された光は、基板１上にアレイ状に配置されたセンサ部１０３の半導体層６に照射される。
【００６１】
検出素子１０には、半導体層６が各画素単位に分離して備えられている。半導体層６は、共通電極配線２５を介して上部電極７から所定のバイアス電圧が印加されており、光が照射されると内部に電荷が発生する。例えば、半導体層６が下層からｎ＋層、ｉ層、ｐ＋層の順に積層したＰＩＮ構造の場合は、上部電極７に負のバイアス電圧が印加されるものとされており、ｉ層６の膜厚が１μｍ程度の場合、印加されるバイアス電圧が−５〜−１０Ｖ程度である。
【００６２】
ここで、本実施の形態では、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させて、ｐ＋層６Ｃの形成面の端部がｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも内側となるように形成している。
【００６３】
図６には、検出素子１０のフォトダイオードとして機能する半導体層６、上部電極７及び下部電極１４の層構成を概略的な構成に示した模式図が示されている。
【００６４】
検出素子１０では、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させることにより、ｐ＋層６Ｃとｎ＋層６Ａ間の実効距離が拡大する。これにより、ｉ層６Ｂの端面に印加される電界強度が抑制され、ｉ層６Ｂの端面を介したリーク不良の発生を抑制することができる。ｎ＋層６Ａ、ｉ層６Ｂの形成面に対してｐ＋層６Ｃの形成面を後退させる後退量は、ｉ層６Ｂの端面に印加される電界強度を抑制するため、ｉ層６Ｂの層厚分以上であることが好ましい。例えば、ｉ層６の層厚が１μｍ程度である場合、パターンニング誤差を２〜４μｍ程度考慮して３〜５μｍ程度後退させる。
【００６５】
また、ｉ層６Ｂは、ｐ＋層６Ｃの周辺部から端部に亘って表面部分が除去され、層の厚さがｐ＋層６Ｃ部分に比べてｐ＋層６Ｃの周辺部分で薄くなっている。このように、ｉ層６Ｂのｐ＋層６Ｃの周辺部から端部に亘って表面部分を除去することにより、ｉ層６Ｂの表面に残留するｐ＋が除去されるため、端面を経由するリーク電流の発生が抑制される。
【００６６】
半導体層６には、バイアス電圧が印加された状態で光が未照射の場合、数ｐＡ／ｍｍ２以下の電流しか流れない。一方、半導体層６には、バイアス電圧が印加された状態で光が照射（１μＷ／ｃｍ２）されると、数〜数十ｎＡ／ｍｍ２程度の明電流が発生する。この発生した電荷は下部電極１４により収集される。下部電極１４は、ＴＦＴスイッチ４のドレイン電極１３と接続されており、ＴＦＴスイッチ４のソース電極９は、信号配線３に接続されている。画像検出時には、ＴＦＴスイッチ４のゲート電極２に負バイアスが印加されてオフ状態に保持されており、下部電極１４に収集された電荷が蓄積される。
【００６７】
画像読出時には、ＴＦＴスイッチ４のゲート電極２に走査配線１０１を介して順次ＯＮ信号（＋１０〜２０Ｖ）が印加される。これにより、ＴＦＴスイッチ４が順次ＯＮされることにより下部電極１４に蓄積された電荷量に応じた電気信号が信号配線３に流れ出す。信号検出回路１０５は、信号配線３に流れ出した電気信号に基づいて各センサ部１０３に蓄積された電荷量を、画像を構成する各画素の情報として検出する。これにより、検出素子１０に照射されたＸ線により示される画像を示す画像情報を得ることができる。
【００６８】
ここで、検出素子１０の半導体層６を、本実施の形態のようにｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させ、ｉ層６Ｂのｐ＋層６Ｃの周辺部から端部に亘って表面部分の表面を除去して、ｉ層６Ｂの層の厚さをｐ＋層６Ｃ部分に比べてｐ＋層６Ｃの周辺部分で薄した場合（図８）と、従来構造のようにｐ＋層６Ｃをｎ＋層６Ａ、ｉ層６Ｂと同じ範囲で形成した場合（図９）とでリークが発生するリーク画素の画素数を経時的に測定した。なお、ｉ層６Ｂの厚さは０．５μｍとし、ｐ＋層６Ｃの形成面端部のｎ＋層６Ａ、ｉ層６Ｂの形成面端部に対する後退量Ｌは５μｍとした。
【００６９】
図１０には、本実施の形態の構造（図８）と従来構造（図９）とで全画素に対するリーク画素の割合Ｘの経時的な変化が示されている。
【００７０】
図１０に示すように、本実施の形態の構造は、従来構造に比べてリーク画素が少ない。また、従来構造では、リーク画素が経時的に増加する変化がみられたが、本実施の形態の構造では、リーク画素の経時的な増加はみられなかった。
【００７１】
なお、上記実施の形態では、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させて、ｐ＋層６Ｃの形成面の端部がｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも内側となるように形成する場合について説明したが、これに限定されるものではない。例えば、ｐ＋層６Ｃとｉ層６Ｂを同じ大きさとして、ｎ＋層６Ａの形成面の端部をｉ層６Ｂ、ｐ＋層６Ｃの形成面の端部よりも後退させて、ｎ＋層６Ａの形成面の端部をｉ層６Ｂ、ｐ＋層６Ｃの形成面の端部よりも内側となるように形成してもよい。また、ｎ＋層６Ａとｐ＋層６Ｃの形成面の端部を共にｉ層６Ｂの形成面の端部よりも後退させてもよい。
【００７２】
また、上記実施の形態では、ｎ＋、ｉ、ｐ＋の各層を堆積し、フォトリソグラフィー技術によりパターンニングを行ってｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを形成し、その上層に、透明電極材料を堆積しウェットエッチ法か、ドライエッチ法にて上部電極７をパターンニングした後に、上部電極７をマスクとしてｐ＋層６Ｃの全部及びｉ層６Ｂの表面を除去する場合について説明したが、これに限定されるものではない。例えば、ｎ＋、ｉの各層を堆積し、フォトリソグラフィー技術によりパターンニングを行って半導体層６のｎ＋層６Ａ、ｉ層６Ｂを先に形成し、その上層にｐ＋及び透明電極材料を堆積してｐ＋層６Ｃ及び上部電極７をパターンニングしてもよい。この場合、ｐ＋層６Ｃと上部電極７を順に形成するため、ｐ＋層６Ｃの周辺部を除去する工程が不要となる。この場合も上部電極７をが半導体層６のｐ＋層６Ｃと同じ大きさで形成される。
【００７３】
また、上記実施の形態では、上部電極７が半導体層６のｐ＋層６Ｃと同じ大きさで形成されている場合について説明したが、これに限定されるものではない。例えば、ｐ＋層６Ｃと上部電極７をそれぞれ別な工程で形成して、図７に示すように、上部電極７が半導体層６のｐ＋層６Ｃよりも小さく形成されてもよい。
【００７４】
また、上記実施の形態では、基板１として無アルカリガラスを用いた場合について説明したが、これに限定されるものではない。例えば、ポリイミド等の絶縁体を用いて絶縁性の基板１を形成してもよい。基板の材料はこれに限定されるものではない。
【００７５】
また、上記実施の形態では、Ｘ線を検出することにより画像を検出する放射線画像検出装置１００に本発明を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、検出対象とする電磁波は可視光や紫外線、赤外線等いずれであってもよい。
【００７６】
その他、上記各実施の形態で説明した放射線画像検出装置１００の構成（図１参照。）及び検出素子１０の構成（図２〜図８）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
【符号の説明】
【００７７】
１ 基板
６Ａ ｎ＋層（コンタクト層）
６Ｂ ｉ層（半導体層）
６Ｃ ｐ＋層（コンタクト層）
７ 上部電極（電極）
１４ 下部電極（電極）
【技術分野】
【０００１】
本発明は、検出素子に係り、特に、光が照射されることにより電荷が発生する半導体層と一対の電極との間にそれぞれコンタクト層が設けられた検出素子に関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin film transistor）アクティブマトリックス基板上にＸ線感応層を配置し、Ｘ線情報を直接デジタルデータに変換できるＦＰＤ（flat panel detector）等の検出素子が実用化されている。このＦＰＤは、従来のイメージングプレートに比べて、即時に画像を確認でき、動画も確認できるといったメリットがあり、急速に普及が進んでいる。
【０００３】
この種の検出素子は、種々のタイプのものが提案されており、例えば、放射線を一度ＣｓＩ：Ｔｌ、ＧＯＳ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）などのシンチレータで光に変換し、変換した光をフォトダイオードで電荷に変換して蓄積する間接変換方式がある。
【０００４】
この種の検出素子で用いられるフォトダイオードは、ｐ型、ｉ型、ｎ型の各半導体層を順に積層したＰＩＮ型の半導体層の一方の面にバイアス電圧を印加する電極（以下「バイアス電極」という。）を設けると共に、他方の面に電荷を収集する電極（以下「収集電極」という。）を設け、収集電極でＰＩＮ型の半導体層に発生した電荷を収集して画像を示す情報として蓄積する。
【０００５】
ところで、フォトダイオードには、リーク不良が発生する場合がある。このリーク不良の発生頻度は、バイアス電圧に依存して高くなり、また、フォトダイオードの端面での発生が主要因であることが分かった。
【０００６】
特許文献１には、ＰＩＮ型の半導体層の端面を経由するリークを抑制する目的で、収集電極の周端面をＰＩＮ型の半導体層の周端面よりも内側になるように形成する構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２４４２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、収集電極の周端面をＰＩＮ型の半導体層の周端面よりも内側になる構成としたとしても、半導体層の端面を経由するリーク電流を充分に抑制できない、という問題点があった。
【０００９】
本発明は上記問題点を解消するためになされたものであり、半導体層の端面を経由するリーク電流を抑制することができる検出素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の検出素子は、電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板と、前記基板上に形成され、検出対象とする電磁波が照射されることにより電荷を発生する半導体層と、形成された前記半導体層の両側にそれぞれ形成され、前記半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極と、前記半導体層と前記一対の電極との間にそれぞれ設けられて前記一対の電極と前記半導体層とを電気的に接続し、少なくとも一方の形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層と、を備えている。
【００１１】
本発明の検出素子は、電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板上に検出対象とする電磁波が照射されることにより電荷を発生する半導体層が形成され、当該半導体層の両側にそれぞれ半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極が形成されている。
【００１２】
そして、本発明では、半導体層と一対の電極との間にそれぞれ一対の電極と半導体層とを電気的に接続するコンタクト層が設けられ、少なくとも一方のコンタクト層の形成面の端部が半導体層よりも内側となるように形成されている。
【００１３】
このように、本発明の検出素子は、半導体層と一対の電極との間にそれぞれ設けたコンタクト層のうち少なくとも一方のコンタクト層の形成面の端部を半導体層よりも内側となるように形成したので、半導体層の端面を経由するリーク電流を抑制することができる
。
【００１４】
なお、上記検出素子は、前記コンタクト層が、少なくとも一方の形成面の端部が前記半導体層の形成面の端部より当該半導体層の層厚分以上内側に位置することが好ましい。
【００１５】
また、上記検出素子は、前記半導体層が、形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側で、当該コンタクト層部分に比べて当該コンタクト層の周辺部から端部に亘って層の厚さが薄いことが好ましい。
【００１６】
また、上記検出素子は、前記一対の電極のうち形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側の電極は、形成面が当該コンタクト層と同じ形状に形成されることが好ましい。
【００１７】
また、上記検出素子は、前記半導体層が、ｉ型の半導体により形成され、前記コンタクト層が、前記半導体層と前記一対の電極との間に設けられた一方がｐ型の半導体により形成され、他方がｎ型の半導体により形成されてもよい。
【発明の効果】
【００１８】
このように、本発明によれば、半導体層と一対の電極との間にそれぞれ設けたコンタクト層のうち少なくとも一方のコンタクト層の形成面の端部を半導体層よりも内側となるように形成したので、半導体層の端面を経由するリーク電流を抑制することができる、という優れた効果を有する。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係る放射線画像検出装置の全体構成を示す構成図である。
【図２】実施の形態に係る検出素子の１画素単位の構成を示す平面図である。
【図３】実施の形態に係る検出素子の線断面図である。
【図４】実施の形態に係る検出素子の製造工程を説明するための図である。
【図５】実施の形態に係る検出素子の半導体層及び上部電極部分を拡大した拡大図である。
【図６】実施の形態に係る検出素子のフォトダイオードとして機能する半導体層、上部電極及び下部電極の層構成を概略的な構成に示した模式図が示されている。
【図７】他の形態に係る検出素子のフォトダイオードとして機能する半導体層、上部電極及び下部電極の層構成を概略的な構成に示した模式図が示されている。
【図８】実施の形態に係る検出素子の半導体層及び上部電極部分を模式的に示した断面図である
【図９】従来の検出素子の半導体層及び上部電極部分を模式的に示した断面図である
【図１０】本実施の形態の構造と従来構造とのリーク画素の割合Ｘの経時的な変化を示したグラフである。
【発明を実施するための形態】
【００２０】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下では、本発明を、放射線画像検出装置１００に適用した場合について説明する。
【００２１】
図１には、第１の実施の形態に係る放射線画像検出装置１００の全体構成が示されている。ただし、放射線を光に変換するシンチレータは省略されている。
【００２２】
同図に示すように、本実施の形態に係る放射線画像検出装置１００は、照射された放射線をシンチレータで変換した光に検出する検出素子１０を備えている。
【００２３】
検出素子１０は、後述する上部電極と半導体層と下部電極を備え、照射された放射線をシンチレータで変換した光を受けて電荷を蓄積するセンサ部１０３と、センサ部１０３に蓄積された電荷を読み出すためのＴＦＴスイッチ４と、を含んで構成される画素が２次元状に多数設けられている。
【００２４】
また、検出素子１０には、上記ＴＦＴスイッチ４をＯＮ／ＯＦＦするための複数の走査配線１０１と、上記センサ部１０３に蓄積された電荷を読み出すための複数の信号配線３と、が互いに交差して設けられている。
【００２５】
各信号配線３には、当該信号配線３に接続された何れかのＴＦＴスイッチ４がＯＮされることによりセンサ部１０３に蓄積された電荷量に応じた電気信号が流れる。各信号配線３には、各信号配線３に流れ出した電気信号を検出する信号検出回路１０５が接続されており、各走査配線１０１には、各走査配線１０１にＴＦＴスイッチ４をＯＮ／ＯＦＦするための制御信号を出力するスキャン信号制御装置１０４が接続されている。
【００２６】
信号検出回路１０５は、各信号配線３毎に、入力される電気信号を増幅する増幅回路を内蔵している。信号検出回路１０５は、各信号配線３より入力される電気信号を増幅回路により増幅して検出することにより、画像を構成する各画素の情報として、各センサ部１０３に蓄積された電荷量を検出する。
【００２７】
この信号検出回路１０５及びスキャン信号制御装置１０４には、信号検出回路１０５において検出された電気信号に所定の処理を施すとともに、信号検出回路１０５に対して信号検出のタイミングを示す制御信号を出力し、スキャン信号制御装置１０４に対してスキャン信号の出力のタイミングを示す制御信号を出力する信号処理装置１０６が接続されている。
【００２８】
次に、図２及び図３を参照して、本実施形態に係る検出素子１０についてより詳細に説明する。なお、図２には、本実施形態に係る検出素子１０の１画素単位の構造を示す平面図が示されており、図３には、図２のＡ−Ａ線断面図が示されている。
【００２９】
図３に示すように、検出素子１０は、無アルカリガラス等からなる絶縁性の基板１上に、走査配線１０１、ゲート電極２が形成されており、走査配線１０１とゲート電極２は接続されている（図２参照。）。走査配線１０１及びゲート電極２が形成された配線層（以下、この配線層を「第１信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜を用いて形成されているが、これらに限定されるものではない。
【００３０】
この走査配線１０１及びゲート電極２上には、走査配線１０１及びゲート電極２を覆い一面に絶縁膜１５が形成されている。絶縁膜１５はゲート電極２上に位置する部位がＴＦＴスイッチ４におけるゲート絶縁膜として作用する。この絶縁膜１５は、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ（Chemical Vapor Deposition）成膜により形成される。
【００３１】
絶縁膜１５上のゲート電極２上には、半導体活性層８が島状に形成されている。この半導体活性層８は、ＴＦＴスイッチ４のチャネル部であり、例えば、アモルファスシリコン膜からなる。
【００３２】
これらの上層には、ソース電極９、及びドレイン電極１３が形成されている。このソース電極９及びドレイン電極１３が形成された配線層には、ソース電極９、ドレイン電極１３とともに、信号配線３が形成されている。ソース電極９は信号配線３に接続されている（図２参照。）。信号配線３、及びソース電極９が形成された配線層（以下、この配線層を「第２信号配線層」ともいう。）は、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜が用いて形成されるが、これらに限定されるものではない。
【００３３】
このソース電極９及びドレイン電極１３と半導体活性層８との間には不純物添加アモルファスシリコン等による不純物添加半導体層（不図示）が形成されている。これらによりスイッチング用のＴＦＴスイッチ４が構成される。
【００３４】
これら半導体活性層８、ソース電極９、ドレイン電極１３、及び信号配線３を覆い、基板１上の画素が設けられた領域のほぼ全面（ほぼ全領域）には、ＴＦＴ保護膜層１１が形成されている。このＴＦＴ保護膜層１１は、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ成膜により形成される。
【００３５】
このＴＦＴ保護膜層１１上には、塗布型の層間絶縁膜１２が形成されている。この層間絶縁膜１２は、低誘電率（比誘電率εｒ＝２〜４）の感光性の有機材料（例えば、ポジ型感光性アクリル系樹脂：メタクリル酸とグリシジルメタクリレートとの共重合体からなるベースポリマーに、ナフトキノンジアジド系ポジ型感光剤を混合した材料など）により１〜４μｍの膜厚で形成されている。本実施の形態に係る検出素子１０では、この層間絶縁膜１２によって層間絶縁膜１２上層と下層に配置される金属間の容量を低く抑えている。また、一般的にこのような材料は平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。これにより、上層に配置される半導体層６の形状が平坦化されるため、半導体層６の凹凸による吸収効率の低下や、リーク電流の増加を抑制することができる。この層間絶縁膜１２及びＴＦＴ保護膜層１１には、ドレイン電極１３と対向する位置にコンタクトホール１６が形成されている。
【００３６】
層間絶縁膜１２上には、コンタクトホール１６を埋めつつ、画素領域を覆うようにセンサ部１０３の下部電極１４が形成されており、この下部電極１４は、ＴＦＴスイッチ４のドレイン電極１３と接続されている。この下部電極１４は、後述する半導体層６が１μｍ前後と厚い場合には導電性があれば材料に制限がほとんどない。このため、Ａｌ系材料、ＩＴＯ（酸化スズインジウム）など導電性の金属を用いて形成すれば問題ない。
【００３７】
一方、半導体層６の膜厚が薄い場合（０．２〜０．５μｍ前後）、半導体層６で光が吸収が十分でないため、ＴＦＴスイッチ４への光照射によるリーク電流の増加を防ぐため、遮光性メタルを主体とする合金、若しくは積層膜とすることが好ましい。
【００３８】
下部電極１４上には、フォトダイオードとして機能する半導体層６が形成されている。本実施の形態では、半導体層６として、ｎ＋層、ｉ層、ｐ＋層（ｎ＋アモルファスシリコン、アモルファスシリコン、ｐ＋アモルファスシリコン）を積層したＰＩＮ構造のフォトダイオードを採用しており、下層からｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを順に積層して形成する。ｉ層６Ｂは、本発明の半導体層として機能し、光が照射されることにより電荷（自由電子と自由正孔のペア）が発生する。ｎ＋層６Ａ及びｐ＋層６Ｃは、本発明のコンタクト層として機能し、下部電極１４及び後述する上部電極７とｉ層６Ｂをと電気的に接続する。
【００３９】
なお、本実施の形態では、ｐ＋層６Ｃをｎ＋層６Ａ、ｉ層６Ｂよりも小さく、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させてｐ＋層６Ｃの形成面の端部がｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも内側となるように形成している。
【００４０】
また、本実施の形態では、下部電極１４を半導体層６よりも大きくしている。半導体層６の膜厚が薄い場合（例えば、０．５μｍ以下の場合）には、ＴＦＴスイッチ４への光入射を防ぐ目的で、遮光性金属を配置してＴＦＴスイッチ４を覆うことが好ましい。
【００４１】
また、本実施の形態では、デバイス内部の光の乱反射によるＴＦＴスイッチ４への光進入を抑制するため、ＴＦＴスイッチ４のチャネル部から遮光性金属からなる下部電極１４の端部への間隔を５μｍ以上確保している。
【００４２】
半導体層６上には、上部電極７が形成されている。この上部電極７には、例えば、ＩＴＯやＩＺＯ（酸化亜鉛インジウム）などの光透過性の高い材料を用いている。なお、本実施の形態では、上部電極７は半導体層６のｐ＋層６Ｃと同じ大きさで形成されている。
【００４３】
層間絶縁膜１２、半導体層６及び上部電極７上には、上部電極７に対応する一部で開口２７Ａを持つように保護絶縁膜１７が形成されている。保護絶縁膜１７はＴＦＴ保護膜層１１と同じく、例えば、ＳｉＮx等からなっており、例えば、ＣＶＤ成膜により形成される。
【００４４】
この保護絶縁膜１７上には、共通電極配線２５がＡｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした合金あるいは積層膜で形成されている。共通電極配線２５は、開口２７Ａ付近にコンタクトパッド２７が形成され、保護絶縁膜１７の開口２７Ａを介して上部電極７と電気的に接続される。
【００４５】
このように形成された検出素子１０には、必要に応じて保護絶縁膜１７上にさらに光吸収性の低い絶縁性の材料により保護膜が形成されて、その表面に光吸収性の低い接着樹脂を用いてＧＯＳ等からなるシンチレータが貼り付けられる。
【００４６】
次に、図４（Ａ）〜（Ｊ）を参照して、第１の実施形態に係る検出素子１０の製造工程の一例を説明する。
【００４７】
まず、基板１上に、第１信号配線層として、ゲート電極２、走査配線１０１（不図示）を形成する（図４（Ａ））。この第１信号配線層は、Ａｌ、Ａｌ合金等の低抵抗金属、若しくは高融点金属からなるバリアメタル層との積層膜からなり、膜厚が１００〜３００ｎｍ前後でスパッタリング法にて基板１上に堆積される。その後、フォトリソグラフィー技術にてレジスト膜のパターンニングを行う。その後、Ａｌ用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その後、レジストを除去することにより第１信号配線層が完成する。
【００４８】
次に、第１信号配線層上に、絶縁膜１５、半導体活性層８、不純物添加半導体層（不図示）を順次堆積する（図４（Ｂ））。絶縁膜１５はＳｉＮｘからなり膜厚は２００〜６００ｎｍ、半導体活性層８はアモルファスシリコンからなり膜厚２０〜２００ｎｍ前後、、不純物添加半導体層は不純物添加アモルファスシリコンからなり膜厚１０〜１００ｎｍ前後で、Ｐ−ＣＶＤ（Plasma-Chemical Vapor Deposition）法にて堆積する。その後、第１信号配線層と同様に、フォトリソグラフィー技術によりレジストのパターンニングを行う。その後、半導体活性層８に対し選択的にドライエッチングすることによりチャネル領域を形成する。
【００４９】
次に、絶縁膜１５、及び半導体活性層８の上層に、第２信号配線層として、信号配線３、ソース電極９、ドレイン電極１３を形成する（図４（Ｃ））。この第２信号配線層は、第１信号配線層と同様に、Ａｌ、Ａｌ合金等の低抵抗金属、若しくは高融点金属からなるバリアメタル層との積層膜、又はＭｏ等の高融点金属膜単層からなり、膜厚が１００〜３００ｎｍ前後である。第１信号配線層と同様に、フォトリソグラフィー技術にてパターンニングを行い、Ａｌ用のエッチャントによるウェットエッチ法か、ドライエッチ法にて金属膜をパターンニングする。その際、選択的にエッチング法を採用することにより絶縁膜１５は除去されない。
【００５０】
次に、上記のように形成された層の上層に、ＴＦＴ保護膜層１１及び層間絶縁膜１２を順次形成する（図４（Ｄ））。ＴＦＴ保護膜層１１及び層間絶縁膜１２は無機材料単体の場合や、無機材料からなる保護絶縁膜と有機系材料からなる層間絶縁膜の積層により形成する場合や、有機系からなる層間絶縁膜単層により形成する場合がある。本実施形態では、下層の共通電極配線２５と下部電極１４間との静電容量を抑制する一方で、ＴＦＴスイッチ４の特性を安定させるため感光性の層間絶縁膜１２と無機材料からなるＴＦＴ保護膜層１１の積層構造としており、例えば、ＣＶＤ成膜によりＴＦＴ保護膜層１１を形成し、塗布系材料である感光性の層間絶縁膜１２材料を塗布、プリベーク後、露光、現像のステップを通過後、焼成を行なって各層を形成する。
【００５１】
次に、フォトリソグラフィー技術によりＴＦＴ保護膜層１１をパターンニングする（図４（Ｅ））。なお、ＴＦＴ保護膜１１を配置しない場合には、このステップは必要ない。
【００５２】
次に、上記の層の上層にＡｌ系材料、若しくはＩＴＯ等の金属材料をスパッタリング法により堆積する。膜厚は２０〜２００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして下部電極１４を形成する（図４（Ｆ））。
【００５３】
次に、ＣＶＤ法で下層より順にｎ＋、ｉ、ｐ＋の各層を堆積して半導体層６のｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを形成する（図４（Ｇ））。膜厚は、それぞれｎ＋層５０〜５００ｎｍ、ｉ層０．２〜２μｍ、ｐ＋層５０〜５００ｎｍである。半導体層６は各層を順に積層してフォトリソグラフィー技術により、半導体層６をパターンニングし、ドライエッチ、若しくはウェットエッチによる下層の層間絶縁膜１２との選択エッチすることにより完成する。
【００５４】
ここでは、ｎ＋、ｉ、ｐ＋の順で積層したが、ｐ＋、ｉ、ｎ＋の順で積層し、ＰＩＮダイオードとしてもかまわない。
【００５５】
次に、上部電極７を形成する（図４（Ｈ））。上部電極７は上記のようにして形成された層の上層に、ＩＴＯ等の透明電極材料をスパッタリング法により堆積する。膜厚は２０〜２００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、ＩＴＯ用のエッチャント等によるウェットエッチ法か、ドライエッチ法にて上部電極７をパターンニングする。その後、上部電極７をマスクとして半導体層６を選択エッチし、半導体層６の周辺においてｐ＋層６Ｃの全部及びｉ層６Ｂの表面を除去する。これにより、図５に示すように、ｉ層６Ｂは、ｐ＋層６Ｃの周辺部から端部に亘って表面部分が除去され、層の厚さがｐ＋層６Ｃ部分に比べてｐ＋層６Ｃの周辺部分で薄くなっている。
【００５６】
次に、ＣＶＤ法等で、上部電極７を覆うようにＳｉＮｘ膜からなる保護絶縁膜１７を堆積する。膜厚は１００〜３００ｎｍ前後である。その後、フォトリソグラフィー技術にてパターンニングを行い、ドライエッチ法にてパターンニングし、開口部２７Ａを形成する。（図４（Ｉ））。ここでは、一例としてＣＶＤ成膜のＳｉＮｘを記載したが、絶縁材料であれば適用でき、ＳｉＮｘに限定するものではない。
【００５７】
次に、共通電極配線２５を形成する（図４（Ｊ））。共通電極配線２５及びコンタクトパッド２７Ｂは、上記のようにして形成された層の上層に、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした合金等の金属材料をスパッタリング法により堆積する。膜厚は１００〜５００ｎｍ前後である。フォトリソグラフィー技術にてパターンニングを行い、メタル用のエッチャント等によるウェットエッチ法か、ドライエッチ法にてパターンニングして共通電極配線２５及びコンタクトパッド２７を形成する。
【００５８】
このように形成された検出素子１０の表面に接着樹脂等を用いてＧＯＳからなるシンチレータが貼り付ける。
【００５９】
次に、上記構造の放射線画像検出装置１００の動作原理について説明する。
【００６０】
Ｘ線が照射されると、照射されたＸ線は、シンチレータに吸収され、可視光に変換される。なお、Ｘ線は、検出素子１０の表側、裏側の何れから照射されてもかまわない。シンチレータで可視光に変換された光は、基板１上にアレイ状に配置されたセンサ部１０３の半導体層６に照射される。
【００６１】
検出素子１０には、半導体層６が各画素単位に分離して備えられている。半導体層６は、共通電極配線２５を介して上部電極７から所定のバイアス電圧が印加されており、光が照射されると内部に電荷が発生する。例えば、半導体層６が下層からｎ＋層、ｉ層、ｐ＋層の順に積層したＰＩＮ構造の場合は、上部電極７に負のバイアス電圧が印加されるものとされており、ｉ層６の膜厚が１μｍ程度の場合、印加されるバイアス電圧が−５〜−１０Ｖ程度である。
【００６２】
ここで、本実施の形態では、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させて、ｐ＋層６Ｃの形成面の端部がｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも内側となるように形成している。
【００６３】
図６には、検出素子１０のフォトダイオードとして機能する半導体層６、上部電極７及び下部電極１４の層構成を概略的な構成に示した模式図が示されている。
【００６４】
検出素子１０では、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させることにより、ｐ＋層６Ｃとｎ＋層６Ａ間の実効距離が拡大する。これにより、ｉ層６Ｂの端面に印加される電界強度が抑制され、ｉ層６Ｂの端面を介したリーク不良の発生を抑制することができる。ｎ＋層６Ａ、ｉ層６Ｂの形成面に対してｐ＋層６Ｃの形成面を後退させる後退量は、ｉ層６Ｂの端面に印加される電界強度を抑制するため、ｉ層６Ｂの層厚分以上であることが好ましい。例えば、ｉ層６の層厚が１μｍ程度である場合、パターンニング誤差を２〜４μｍ程度考慮して３〜５μｍ程度後退させる。
【００６５】
また、ｉ層６Ｂは、ｐ＋層６Ｃの周辺部から端部に亘って表面部分が除去され、層の厚さがｐ＋層６Ｃ部分に比べてｐ＋層６Ｃの周辺部分で薄くなっている。このように、ｉ層６Ｂのｐ＋層６Ｃの周辺部から端部に亘って表面部分を除去することにより、ｉ層６Ｂの表面に残留するｐ＋が除去されるため、端面を経由するリーク電流の発生が抑制される。
【００６６】
半導体層６には、バイアス電圧が印加された状態で光が未照射の場合、数ｐＡ／ｍｍ２以下の電流しか流れない。一方、半導体層６には、バイアス電圧が印加された状態で光が照射（１μＷ／ｃｍ２）されると、数〜数十ｎＡ／ｍｍ２程度の明電流が発生する。この発生した電荷は下部電極１４により収集される。下部電極１４は、ＴＦＴスイッチ４のドレイン電極１３と接続されており、ＴＦＴスイッチ４のソース電極９は、信号配線３に接続されている。画像検出時には、ＴＦＴスイッチ４のゲート電極２に負バイアスが印加されてオフ状態に保持されており、下部電極１４に収集された電荷が蓄積される。
【００６７】
画像読出時には、ＴＦＴスイッチ４のゲート電極２に走査配線１０１を介して順次ＯＮ信号（＋１０〜２０Ｖ）が印加される。これにより、ＴＦＴスイッチ４が順次ＯＮされることにより下部電極１４に蓄積された電荷量に応じた電気信号が信号配線３に流れ出す。信号検出回路１０５は、信号配線３に流れ出した電気信号に基づいて各センサ部１０３に蓄積された電荷量を、画像を構成する各画素の情報として検出する。これにより、検出素子１０に照射されたＸ線により示される画像を示す画像情報を得ることができる。
【００６８】
ここで、検出素子１０の半導体層６を、本実施の形態のようにｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させ、ｉ層６Ｂのｐ＋層６Ｃの周辺部から端部に亘って表面部分の表面を除去して、ｉ層６Ｂの層の厚さをｐ＋層６Ｃ部分に比べてｐ＋層６Ｃの周辺部分で薄した場合（図８）と、従来構造のようにｐ＋層６Ｃをｎ＋層６Ａ、ｉ層６Ｂと同じ範囲で形成した場合（図９）とでリークが発生するリーク画素の画素数を経時的に測定した。なお、ｉ層６Ｂの厚さは０．５μｍとし、ｐ＋層６Ｃの形成面端部のｎ＋層６Ａ、ｉ層６Ｂの形成面端部に対する後退量Ｌは５μｍとした。
【００６９】
図１０には、本実施の形態の構造（図８）と従来構造（図９）とで全画素に対するリーク画素の割合Ｘの経時的な変化が示されている。
【００７０】
図１０に示すように、本実施の形態の構造は、従来構造に比べてリーク画素が少ない。また、従来構造では、リーク画素が経時的に増加する変化がみられたが、本実施の形態の構造では、リーク画素の経時的な増加はみられなかった。
【００７１】
なお、上記実施の形態では、ｐ＋層６Ｃの形成面の端部をｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも後退させて、ｐ＋層６Ｃの形成面の端部がｎ＋層６Ａ、ｉ層６Ｂの形成面の端部よりも内側となるように形成する場合について説明したが、これに限定されるものではない。例えば、ｐ＋層６Ｃとｉ層６Ｂを同じ大きさとして、ｎ＋層６Ａの形成面の端部をｉ層６Ｂ、ｐ＋層６Ｃの形成面の端部よりも後退させて、ｎ＋層６Ａの形成面の端部をｉ層６Ｂ、ｐ＋層６Ｃの形成面の端部よりも内側となるように形成してもよい。また、ｎ＋層６Ａとｐ＋層６Ｃの形成面の端部を共にｉ層６Ｂの形成面の端部よりも後退させてもよい。
【００７２】
また、上記実施の形態では、ｎ＋、ｉ、ｐ＋の各層を堆積し、フォトリソグラフィー技術によりパターンニングを行ってｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを形成し、その上層に、透明電極材料を堆積しウェットエッチ法か、ドライエッチ法にて上部電極７をパターンニングした後に、上部電極７をマスクとしてｐ＋層６Ｃの全部及びｉ層６Ｂの表面を除去する場合について説明したが、これに限定されるものではない。例えば、ｎ＋、ｉの各層を堆積し、フォトリソグラフィー技術によりパターンニングを行って半導体層６のｎ＋層６Ａ、ｉ層６Ｂを先に形成し、その上層にｐ＋及び透明電極材料を堆積してｐ＋層６Ｃ及び上部電極７をパターンニングしてもよい。この場合、ｐ＋層６Ｃと上部電極７を順に形成するため、ｐ＋層６Ｃの周辺部を除去する工程が不要となる。この場合も上部電極７をが半導体層６のｐ＋層６Ｃと同じ大きさで形成される。
【００７３】
また、上記実施の形態では、上部電極７が半導体層６のｐ＋層６Ｃと同じ大きさで形成されている場合について説明したが、これに限定されるものではない。例えば、ｐ＋層６Ｃと上部電極７をそれぞれ別な工程で形成して、図７に示すように、上部電極７が半導体層６のｐ＋層６Ｃよりも小さく形成されてもよい。
【００７４】
また、上記実施の形態では、基板１として無アルカリガラスを用いた場合について説明したが、これに限定されるものではない。例えば、ポリイミド等の絶縁体を用いて絶縁性の基板１を形成してもよい。基板の材料はこれに限定されるものではない。
【００７５】
また、上記実施の形態では、Ｘ線を検出することにより画像を検出する放射線画像検出装置１００に本発明を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、検出対象とする電磁波は可視光や紫外線、赤外線等いずれであってもよい。
【００７６】
その他、上記各実施の形態で説明した放射線画像検出装置１００の構成（図１参照。）及び検出素子１０の構成（図２〜図８）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
【符号の説明】
【００７７】
１ 基板
６Ａ ｎ＋層（コンタクト層）
６Ｂ ｉ層（半導体層）
６Ｃ ｐ＋層（コンタクト層）
７ 上部電極（電極）
１４ 下部電極（電極）
【特許請求の範囲】
【請求項１】
電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板と、
前記基板上に形成され、検出対象とする電磁波が照射されることにより電荷を発生する半導体層と、
形成された前記半導体層の両側にそれぞれ形成され、前記半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極と、
前記半導体層と前記一対の電極との間にそれぞれ設けられて前記一対の電極と前記半導体層とを電気的に接続し、少なくとも一方の形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層と、
を備えた検出素子。
【請求項２】
前記コンタクト層は、少なくとも一方の形成面の端部が前記半導体層の形成面の端部より当該半導体層の層厚分以上内側に位置している
請求項１記載の検出素子。
【請求項３】
前記半導体層は、形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側で、当該コンタクト層部分に比べて当該コンタクト層の周辺部から端部に亘って層の厚さが薄い
請求項１又は請求項２記載の検出素子。
【請求項４】
前記一対の電極のうち形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側の電極は、形成面が当該コンタクト層と同じ形状に形成された
請求項１〜請求項３の何れか１項記載の検出素子。
【請求項５】
前記半導体層は、ｉ型の半導体により形成され、
前記コンタクト層は、前記半導体層と前記一対の電極との間に設けられた一方がｐ型の半導体により形成され、他方がｎ型の半導体により形成された
請求項１〜請求項４の何れか１項記載の検出素子。
【請求項１】
電荷を読み出すためのスイッチ素子が設けられた絶縁性の基板と、
前記基板上に形成され、検出対象とする電磁波が照射されることにより電荷を発生する半導体層と、
形成された前記半導体層の両側にそれぞれ形成され、前記半導体層に対して電圧を印加すると共に当該半導体層に発生した電荷を収集する一対の電極と、
前記半導体層と前記一対の電極との間にそれぞれ設けられて前記一対の電極と前記半導体層とを電気的に接続し、少なくとも一方の形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層と、
を備えた検出素子。
【請求項２】
前記コンタクト層は、少なくとも一方の形成面の端部が前記半導体層の形成面の端部より当該半導体層の層厚分以上内側に位置している
請求項１記載の検出素子。
【請求項３】
前記半導体層は、形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側で、当該コンタクト層部分に比べて当該コンタクト層の周辺部から端部に亘って層の厚さが薄い
請求項１又は請求項２記載の検出素子。
【請求項４】
前記一対の電極のうち形成面の端部が前記半導体層よりも内側となるように形成されたコンタクト層側の電極は、形成面が当該コンタクト層と同じ形状に形成された
請求項１〜請求項３の何れか１項記載の検出素子。
【請求項５】
前記半導体層は、ｉ型の半導体により形成され、
前記コンタクト層は、前記半導体層と前記一対の電極との間に設けられた一方がｐ型の半導体により形成され、他方がｎ型の半導体により形成された
請求項１〜請求項４の何れか１項記載の検出素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−７７１８４（Ｐ２０１１−７７１８４Ａ）
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願番号】特願２００９−２２５２８５（Ｐ２００９−２２５２８５）
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
【公開日】平成２３年４月１４日（２０１１．４．１４）
【国際特許分類】
【出願日】平成２１年９月２９日（２００９．９．２９）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
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