画素アレイ
【課題】TFTをそれぞれ有する複数の画素からなる画素アレイにおいて、画素の電気的特性に影響を及ぼすことなく、容易に高密度化することが可能な画素アレイを提供する。
【解決手段】複数の画素を有する画素アレイにおいて、隣接する所定数の画素にそれぞれ設けられたTFTは互いに近接配置され、該TFTの半導体膜は近接する複数のTFTに渡って連続して形成される。画素アレイは、同一の列に配列された複数の画素にそれぞれ設けられたTFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、複数の画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、を有する。半導体膜が連続して形成された複数のTFTのうち、行方向に近接配置される各TFTは、2本の列信号線を挟んで近接配置されており、列方向に近接配置される各TFTは、行共通線を挟んで近接配置されている。
【解決手段】複数の画素を有する画素アレイにおいて、隣接する所定数の画素にそれぞれ設けられたTFTは互いに近接配置され、該TFTの半導体膜は近接する複数のTFTに渡って連続して形成される。画素アレイは、同一の列に配列された複数の画素にそれぞれ設けられたTFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、複数の画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、を有する。半導体膜が連続して形成された複数のTFTのうち、行方向に近接配置される各TFTは、2本の列信号線を挟んで近接配置されており、列方向に近接配置される各TFTは、行共通線を挟んで近接配置されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画素アレイに関し、特にTFTをそれぞれ有する複数の画素からなる画素アレイに関する。
【背景技術】
【0002】
近年、基板上に薄膜トランジスタ(以下、TFTとも記す)を形成する技術が大幅に進歩し、特にアクティブマトリクス型の大画面表示装置の駆動素子への応用開発が進められている。現在実用化されているTFTは、a−Siやpoly−SiといったSi系の無機材料で製造されているが、このような無機材料を用いたTFTの製造においては、真空プロセスや高温プロセスを必要とし、製造コストに大きく影響を及ぼしている。
【0003】
そこで、このような問題に対応する為、近年、有機材料を用いたTFT(有機TFT)が種々検討されている。有機材料は無機材料に比べ、材料の選択肢が広く、また、有機TFTの製造工程においては、前述の真空プロセス、高温プロセスに代わり、印刷、塗布といった生産性に優れたプロセスが用いられるため、製造コストを抑えることができる。さらに耐熱性の乏しい、例えば、プラスティックフィルム基板等にも形成することができる可能性があり、多方面への応用が期待されている。
【0004】
ここで、TFTの基本構造を図27に示す、図27(a)は、半導体層SFに対してゲート電極G、ソース電極S、ドレイン電極Dが下(基板P側)に配置された、いわゆるボトムゲートボトムコンタクト型TFT、図27(b)は、半導体層SFに対してゲート電極Gが上に、ソース電極S、ドレイン電極Dが下に配置された、いわゆるトップゲートボトムコンタクト型TFT、図27(c)は、半導体層SFに対してゲート電極Gが下に、ソース電極S、ドレイン電極Dが上に配置された、いわゆるボトムゲートトップコンタクト型TFT、図27(d)は、半導体層SFに対してゲート電極G、ソース電極S、ドレイン電極Dが上に配置された、いわゆるトップゲートトップコンタクト型TFTの基本構造を示す模式図である。
【0005】
TFTは、図27(a)乃至(d)に示す様に、ゲート電極Gと、絶縁膜IFを挟んで対向した位置に配置された半導体層SFと、半導体層SFに接触する2つの電極であるソース電極S、ドレイン電極Dから構成される。
【0006】
TFTの駆動は、ソース電極S−ドレイン電極D間に電位差を与えた状態で、ゲート電極Gの電位を制御することで行なわれる。すなわち、半導体層SFのソース電極Sとドレイン電極Dに挟まれた部分をチャネルと呼んでいるが、ゲート電極Gの電位を変化させることでチャネルの電荷密度を変化させ、ソース電極S−ドレイン電極D間に流れる電流を制御する。
【0007】
TFTの基本レイアウトを図28に示す。図28(a)は、トップゲートボトムコンタクト型TFT、ボトムゲートボトムコンタクト型TFT、図28(b)はトップゲートトップコンタクト型TFT、ボトムゲートトップコンタクト型TFTの基本レイアウトの一例を示す模式図である。尚、図28(a)、(b)において絶縁膜IFの図示は省略した。
【0008】
TFTのチャネル長、チャネル幅は、それぞれ図28(a)、(b)中のL、Wで示された長さである。半導体層SFを形成するにあたり、その大きさはチャネル長、チャネル幅を十分覆っていればできるだけ小さいほうが望ましい。これは、半導体層SFが大きすぎると、半導体層SFの一部でゲート電極Gの電位変化に対して電荷密度が変化しなくなり、漏れ電流が発生して、電気的特性が著しく劣化することによるものである。
【0009】
図29に半導体層SFの大きさによる漏れ電流の発生の様子を示す。図29(a)は、単一のTFTにおいて、ソース電極S−ドレイン電極D間に漏れ電流が発生する様子、図29(b)は、隣接する2つのTFT間に漏れ電流が発生する様子を示す模式図である。図29(a)の場合は、単一のTFTにおいて、半導体層SFがゲート電極Gの範囲よりも大きく形成されている。この場合、図29(a)中に示した経路P1では半導体層SFがゲート電極Gによる電荷密度制御を受けないため、たとえゲート電極Gにオフ電圧(ソース電極S−ドレイン電極D間に流れる電流を遮断する電圧)を印加しても電流は遮断できない。したがって漏れ電流が発生し、TFTのオフ特性が著しく劣化する。図29(b)の場合は、隣接する2つのTFTの間にも半導体層SFが形成されている。この場合、図29(b)中に示した経路P2にはそもそもゲート電極Gが形成されていないため、電荷密度制御が行なわれず、図29(a)の場合と同様に漏れ電流が発生する。その結果、2つのTFT間に信号の混信が起こる。したがって、半導体層SFは所定の位置のみに形成される必要がある。
【0010】
有機半導体層を所定の位置のみに形成する方法としては、全面に半導体材料を蒸着してから、フォトリソグラフィー技術を用いて半導体蒸着膜の不要部分を取り去るエッチング法や、蒸着マスクを用いた蒸着法、また、半導体材料を溶媒に溶かした溶液の液滴を、所定位置のみに滴下塗布して基板に堆積させるインクジェット法、ディスペンサ法などがある。このうちインクジェット法や、ディスペンサ法は、その他の方法と比較して、次のような利点がある。1.真空プロセスが不要。2.材料資源の浪費がなく、エッチング法と比べると不要部分の半導体膜の除去というプロセスが不要。これらの利点により、製造コストを抑えることができることから、多方面において種々検討されている(例えば、特許文献1、特許文献2、特許文献3参照)。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2003−234473号公報
【特許文献2】特開2003−301116号公報
【特許文献3】特開2003−309265号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
ところで、アクティブマトリックス型の表示装置においては、TFTは、画素を駆動する手段として、1つの画素に少なくとも1つ配置されている。近年の表示装置の高解像度化の要求に伴い、画素サイズの縮小化が望まれている。画素サイズの縮小化に伴い、TFTサイズも縮小されることから、形成すべき半導体層の大きさも小さくする必要がある。
【0013】
特許文献1乃至3に開示されているインクジェット法では、インク液滴の大きさを小さくすることで、形成される半導体層の大きさ、つまり塗布寸法を小さくすることができる。しかしながら、液滴の大きさを小さくするのは技術的に容易なことではない。これは液滴の塗布寸法に対し、液滴体積が3乗に比例し、塗布寸法を、例えば1/nにするには液滴体積を1/n3にする必要があるからである。
【0014】
本発明は、上記課題を鑑みてなされたもので、TFTをそれぞれ有する複数の画素からなる画素アレイにおいて、画素の電気的特性に影響を及ぼすことなく、容易に高密度化することが可能な画素アレイを提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的は、下記の1乃至5いずれか1項に記載の発明によって達成される。
【0016】
1.2次元マトリクス状に配列され、TFTをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記TFTは互いに近接して配置され、該TFTの半導体膜は近接する複数の前記TFTに渡って連続して形成され、
該画素アレイは、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、
を有し、
前記半導体膜が連続して形成された複数の前記TFTのうち、
行方向に近接して配置される各TFTは、該各TFTにそれぞれ接続される2本の前記列信号線を挟んで近接して配置されており、
列方向に近接して配置される各TFTは、前記行共通線を挟んで近接して配置されていることを特徴とする画素アレイ。
【0017】
2.前記TFTを第1のTFTとすると、
1つの画素は、前記第1のTFTに加えて第2のTFTをさらに有しており、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記第2のTFTは互いに近接して配置され、該第2のTFTの半導体膜は近接する複数の前記第2のTFTに渡って連続して形成され、
該画素アレイは、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線をさらに有し、
前記半導体膜が連続して形成された複数の前記第2のTFTのうち、
行方向に近接して配置される各第2のTFTは、前記列共通線を挟んで近接して配置されており、
列方向に近接して配置される各第2のTFTは、前記行共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0018】
3.前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする前記1または2に記載の画素アレイ。
【0019】
4.前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする前記3に記載の画素アレイ。
【0020】
5.前記半導体膜の材料は、有機材料であることを特徴とする前記1乃至4のいずれか1項に記載の画素アレイ
【発明の効果】
【0021】
本発明によれば、複数の画素のうち隣接する所定数の画素にそれぞれ設けられたTFTを互いに近接させて配置し、該TFTの半導体膜を近接する複数のTFTに渡って連続して形成する様にした。すなわち、半導体膜の塗布寸法を個々の画素のTFTに必要な塗布寸法より大きくする様にした。これにより、TFTサイズの縮小化に伴う、前述の液滴体積の縮小化を強いられることなく半導体膜を形成することができる。
【0022】
一方、半導体膜を複数のTFTに渡って連続させて形成することによるTFT間の漏れ電流の発生に関しては、列信号線、行共通線、列共通線によって、近接するTFTを電気的に分離することにより防止することができる。また、半導体膜は所定数の画素単位に離散的に形成されることから、半導体膜間では電気的に分離され、漏れ電流は発生しない。
【0023】
したがって、本発明によれば、画素の電気的特性に影響を及ぼすことなく、容易に高密度化を実現することが可能となる。
【図面の簡単な説明】
【0024】
【図1】従来の画素アレイを用いた表示装置の概略構成図である。
【図2】表示装置における画素駆動信号のタイムチャートである。
【図3】表示装置における画素の等価回路の一例を示す図である。
【図4】従来の画素の概略構造を示す断面図である。
【図5】従来の画素レイアウトを示す図である。
【図6】TFTの製造工程の一例を示す図である。
【図7】TFTの製造工程の別例を示す図である。
【図8】本発明の実施形態1による画素アレイを示す図である。
【図9】従来の画素アレイを示す図である。
【図10】本発明の実施形態1による画素レイアウトを示す図である。
【図11】図10におけるA−A’、B−B’矢視図である。
【図12】本発明の実施形態2による画素アレイを示す図である。
【図13】本発明の実施形態3(デルタ配列)による画素アレイを示す図である。
【図14】従来のデルタ配列による画素アレイを示す図である。
【図15】本発明の実施形態4による画素の等価回路を示す図である。
【図16】従来の画素構造を示す断面図である。
【図17】従来の画素レイアウトを示す図である。
【図18】TFTの製造工程の一例を示す図である。
【図19】本発明の実施形態4による画素アレイを示す図である。
【図20】従来の画素アレイを示す図である。
【図21】本発明の実施形態5による画素アレイを示す図である。
【図22】本発明の実施形態6による画素アレイを示す図である。
【図23】従来の画素アレイを用いた撮像装置の概略構成図である。
【図24】撮像装置における画素駆動信号のタイムチャートである。
【図25】撮像装置における画素の等価回路を示す図である。
【図26】本発明の実施形態7による画素アレイを示す図である。
【図27】TFTの構造を示す断面図である。
【図28】TFTのレイアウトを示す図である。
【図29】TFTの半導体層における漏れ電流を説明する図である。
【発明を実施するための形態】
【0025】
以下図面に基づいて、本発明に係る画素アレイの実施の形態を説明する。尚、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限られない。
【0026】
〔実施形態1〕
最初に本発明に係る画素アレイの代表的な用途の一つである、表示装置の周知の構成を図1を用いて説明する。図1は、従来の画素アレイ11を用いた表示装置1の概略構成図である。
【0027】
表示装置1は、図1に示す様に、表示装置1に入力される映像信号に基づき映像を表示する画素アレイ11を駆動するための行ドライバHD、列ドライバVDがそれぞれ行選択線HL、列データ線VLを介して画素アレイ11に接続されている。1つの行選択線HLには、該当する行の画素Pxがすべて接続され、1つの列データ線VLには該当する列の画素Pxがすべて接続されている。
【0028】
表示装置1で行われる表示動作の流れを図2を用いて説明する。図2は、画素駆動信号のタイムチャートである。
【0029】
最初に、行ドライバHDにより表示データを設定すべき行を1つだけ選択する。行の選択は、選択する行の行選択線HLを活性化し、その他の行選択線HLを不活性にすることで行なわれる。活性化とは、画素Pxと列データ線VLとを接続する図示しないスイッチング素子(例えば、TFT)のオン駆動を意味し、不活性化とはオフ駆動を意味する。次に表示データを列ドライバVDから、列データ線VLを介して画素Pxに伝達する。ここで、行選択線VLを不活性化すると、画素Pxに伝達された信号は記憶され、画素Pxは記憶された信号に基づいた表示を行う。この一連の動作をすべての行について行なうことで、一画面分の表示がなされる。
【0030】
次に、画素Pxの周知の等価回路、及び構造を図3、図4を用いて説明する。図3は、画素Pxの等価回路の一例を示す図である。図4は、画素Pxの概略構造を示す断面図である。但し、図4において配向膜、偏光板等の図示は省略した。尚、後述の実施形態1による画素Pxの等価回路は、図3に示す等価回路と同様であり、また、実施形態1による画素Pxの構造は、半導体膜SFの形成領域を除き図4に示す構造と略同様である。
【0031】
画素Pxは、図3、図4に示す様に、薄膜トランジスタTr(以下、トランジスタTrと略称す)を一つ有し、ゲート電極Gが行選択線HLに、ソース電極Sが列データ線VLに接続されている。ドレイン電極Dは、表示層EFの電極、すなわち画素電極Eに接続されている。表示層EFは、例えば液晶層から構成されている。画素電極Eと対向して対向電極Fが設けられており、画素電極Eと対向電極Fとの間の電位差に応じて表示層EFの状態が変化する(光の透過率あるいは反射率が変化する)。対向電極Fは、行選択線HL、列データ線VLとは異なる図示しない基板に配置されており、全ての画素Pxで共通となっている。また、画素Pxの周知のレイアウトを図5に示す。図5は、画素Pxのレイアウトの一例を示す平面図である。
【0032】
次に、このような構造の画素PxにおけるトランジスタTrの周知の製造工程を図6に示す。図6(a)乃至(f)は、図5におけるA−A′断面を示し、トランジスタTrの製造工程の一例を示す模式図である。尚、後述の実施形態1によるトランジスタTrの製造工程は、半導体膜SFの形成領域を除き図6に示す製造工程に準拠するものである。
【0033】
最初に、基板Pに第1電極層GFを形成し、所定の形状にパターニングしゲート電極Gを形成する(図6(a)、(b))。次に第1絶縁膜IFを形成する(図6(c))。必要に応じて、例えば、電極パッド用の第1絶縁膜IFのパターニングを行なう。尚、図5で示した構造では、第1絶縁膜IFのパターニングは不要なので、図示を省略している。次に、第2電極層SDFを形成した後、所定の形状にパターニングしソース電極S、ドレイン電極Dを形成する(図6(d)、(e))。最後に半導体膜SFを所定位置に形成し(図6(f))、トランジスタTrを完成する。なお図示しないが、必要に応じて半導体膜SFを外部雰囲気から遮断するための保護膜PFを形成する。
【0034】
基板Pの材料としては、ガラス、ポリイミド、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)などを用いる。
【0035】
第1電極層GF、第2電極層SDFは、蒸着、スパッタ技術などを用いて形成され、材料としては、Au,Ag,Pd,Al,Cr,Pt,Cu,ITOなどを用いる。また、パターニング方法としては、フォトリソグラフィー技術を用いる。
【0036】
第1絶縁膜IFは、スピンコート法、CVD法、スパッタ法などを用いて形成され、材料としては、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン等の無機酸化物や、窒化ケイ素、窒化アルミニウム等の無機窒化物、あるいは、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、光ラジカル重合系、光カチオン重合系の光硬化性樹脂、アクリロニトリル成分を含有する共重合体、ポリビニルフェノール、ポリビニルアルコール、ノボラック樹脂、シアノエチルプルラン等の有機化合物を用いる。また、パターニング方法としては、フォトリソグラフィー技術を用いる。
【0037】
半導体膜SFは、インクジェット法やディスペンサ法による液滴塗布法を用いて形成され、材料としては、ペンタセン誘導体、ペンタセン前駆体、オリゴチオフェン前駆体、ポルフィリン前駆体などの有機材料を溶媒に溶解したものを用いる。液滴塗布後、乾燥させて得た膜をそのまま半導体膜としたり、あるいは、加熱処理などを行なったりして半導体膜を得る。
【0038】
図7にトランジスタTrの別例による製造工程を示す。図7(a)乃至(d)は、図5におけるA−A′断面を示し、トランジスタTrの製造工程の別例を示す模式図である。
【0039】
第1電極層GF、第2電極層SDFの形成に、インクジェット法やディスペンサ法のように所定位置へ直接材料膜を形成できる方法を用いるものであり、図7中パターニング成膜と表した(図7(a)、(c))。材料としては、AgナノインクやAuナノインクなどを用いる。パターニング成膜工程では、成膜工程とパターニング工程を1つにできるので、工程が簡略化される。尚、図7(a)乃至(d)に示す工程では、第1電極層GF、第2電極層SDFのみをパターニング成膜で形成したが、これに限られるものではなく、第1絶縁膜IFもパターニング成膜が可能である。
【0040】
次に、実施形態1による画素アレイの構成を図8を用いて説明する。図8は、実施形態1による画素アレイ10の構成を示す平面模式図である。図8中、破線で囲われたA部の領域が1画素Pxを示す。
【0041】
実施形態1による画素レイアウトは、図8に示す様に、前述の図5で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0042】
隣接する4つの画素Px11〜Px22にそれぞれ設けられたトランジスタTr11〜Tr22は、本発明における行信号線に該当する2本の行選択線HL1、HL2、列信号線に該当する2本の列データ線VL1、VL2を挟んで近接して配置されている。また、行選択線HL1、HL2、及び列データ線VL1、VL2は、本発明におけるTFT分離手段として機能するものである。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図3に示したものと同様であり、電気的な特性に差異はない。
【0043】
半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。従来の画素アレイ11を図9に示す。従来の画素アレイ11においては、半導体膜SFは、トランジスタTr毎に分離して形成されている。
【0044】
図8、図9を比較すると分かるように、実施形態1による半導体膜SFは、従来の場合よりも大きな面積にわたって形成することができるので、インクジェット等の液滴塗布法による半導体膜SFの形成では、液滴体積を従来よりも大きくすることができる。例えば、図8と図9の比較では、実施形態1の構成における液滴寸法は従来の場合の約2倍であるから、液滴体積は約8倍とすることができる。これにより、トランジスタTrのサイズ縮小化に伴い、従来要求されていた液滴の微細化を強いられることなく、容易に半導体膜SFを形成することができる。
【0045】
実施形態1による画素レイアウトにおいては、4つの画素Px11〜Px22のトランジスタTr11〜Tr22が同一の半導体膜SFを共有している。しかしながら、4つのトランジスタTr11〜Tr22は電気的に分離されている。具体的には以下に説明する。
【0046】
図10に半導体膜SFを共有する4つの画素Px11〜Px22のレイアウト図、図11(a)、図11(b)に、それぞれ図10におけるA−A′断面、B−B′断面を示す。
【0047】
まず、図11(a)に示す様に、半導体膜SFは、2つのトランジスタTr11、Tr21のドレイン電極D11、D21に渡って形成されているが、2つのトランジスタTr11、Tr21のゲート電極G11、G21にそれぞれ接続された行選択線HL1、HL2がドレイン電極D11、D21よりも内側にまで延在している。これにより、半導体層SFの、図11(a)中のS1、S2で示した領域は、ゲート電圧により電荷密度制御がなされる。前述の様に、画素アレイ10の駆動時には、行選択線HLは1本のみが活性化され、その他は不活性化されるのでゲート電極G11、G21のうち少なくとも一方はオフ駆動される。つまり領域S1、S2の少なくとも一方は電流が遮断されるような電荷密度制御がなされるため、たとえ2つのドレイン電極D11、D21間に電位差があったとしてもドレイン電極D11、D21間の電流は遮断され、電気的に分離される。
【0048】
次に、図11(b)に示す様に、半導体膜SFは、2つの列データ線VL1、VL2に渡って形成されている。2つの列データ線VL1、VL2の間の半導体膜SFの下部には特にゲート電極が形成されておらず、電荷密度制御がなされないため、この部分には漏れ電流が発生するが、この漏れ電流は列データ線VL1、VL2同士にしか流れない。列データ線VLは前述のように列ドライバVDに接続されており、列ドライバVDは、通常漏れ電流よりも十分に大きな電流駆動能力を備えているので、漏れ電流による列データ線VLの電位変化は無視できる。よって、それぞれのトランジスタTr11〜Tr12は漏れ電流に影響されることなく、電気的に分離される。
【0049】
尚、実施形態1による画素レイアウトにおいては、図10中B1部、B2部に示す様に、行選択線HL1、HL2の一部が、半導体膜SFを迂回するように配線されている。これは、2つの列データ線VL1、VL2と半導体膜SF、行選択線HL1、HL2による寄生トランジスタの形成を避けるためである。寄生トランジスタが形成されてしまうと、行選択線HL1、HL2が活性化したときに大きな電流が2つの列データ線VL1、VL2に流れてしまう。
【0050】
この様に、本発明の実施形態1による画素アレイ10においては、従来よりも大きな液滴を用いて半導体膜SFを形成することが可能となり、トランジスタTrの縮小化に伴う液滴微細化の技術的困難を回避できる。また、半導体膜SFを共有するトランジスタTrの電気的分離も同時に達成される。これにより、画素Pxの電気的特性に影響を及ぼすことなく、容易に高密度化を実現することが可能となる。
【0051】
〔実施形態2〕
実施形態2による画素アレイの構成を図12を用いて説明する。図12は、実施形態2による画素アレイ20の構成を示す平面模式図である。実施形態2による画素アレイ20は、実施形態1の場合の変形例である。
【0052】
実施形態2による画素アレイ20は、図12に示す様に、行選択線HL1、HL2が直線状に配置され、ここからゲート電極G(G11〜G22)が半導体膜SFに向かってL字状に形成されている。半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22は、ゲート電極G(G11〜G22)のそれぞれ上下に対向する端部に形成されたC11部〜C22部によって電気的に分離される。また、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22は、列データ線VL1、VL2によって、実施形態1の場合と同様にして電気的に分離される。
【0053】
これにより、実施形態1の場合と同様の効果を得ることができる。また、実施形態1の場合に比べて行選択線HLの長さを短くすることができ、配線抵抗による駆動速度の低下を抑えることができる。
【0054】
〔実施形態3〕
実施形態3による画素アレイの構成を図13を用いて説明する。図13は、実施形態3による画素アレイ30の構成を示す平面模式図である。実施形態3による画素アレイ30は、実施形態1の場合の変形例であり、画素Pxが3つ単位で配列されたデルタ配列である。画素Pxを3つ単位で配列することによりR,G,Bの3原色のカラー表示を行うことができる。
【0055】
隣接する3つの画素Px12、Px13、Px22にそれぞれ設けられたトランジスタTr12、Tr13、Tr22は、2本の行選択線HL1、HL2、2本の列データ線VL2、VL3を挟んで近接して配置されている。半導体膜SFは、3つの画素Px12、Px13、Px22のトランジスタTr12、Tr13、Tr22に渡って連続して共通に形成されている。このような構成においても、3つのトランジスタTr12、Tr13、Tr22は、2本の行選択線HL1、HL2、2本の列データ線VL2、VL3によって、実施形態1の場合と同様にして電気的に分離され、実施形態1の場合と同様の効果を得ることができる。
【0056】
従来の画素アレイ31を図14に示す。従来の画素アレイ11においては、半導体膜SFは、トランジスタTr毎に分離して形成されている。
【0057】
〔実施形態4〕
実施形態4による画素アレイの構成を説明する。実施形態4による画素アレイ40は、1つの画素Pxに2つのトランジスタTrを有する。
【0058】
最初に、2つのトランジスタTrを有する画素Pxの周知の等価回路、及び構造を図15、図16を用いて説明する。図15は、画素Pxの等価回路の一例を示す図である。図16は、画素Pxの概略構造を示す断面図である。尚、後述の実施形態4による画素Pxの等価回路は、図15に示す等価回路と同様であり、また、実施形態4による画素Pxの構造は、半導体膜SFの形成領域を除き図16に示す構造と略同様である。
【0059】
画素Pxは、図15、図16に示す様に、2つのトランジスタTr1、Tr2を有す。トランジスタTr1のゲート電極G1が行選択線HLに、ソース電極S1が列データ線VLに接続されている。トランジスタTr1のドレイン電極D1は、トランジスタ2のゲート電極G2に接続されている。トランジスタ2のソース電極S2は電源線VcLに接続され、ドレイン電極D2は、表示層EFの電極、すなわち画素電極Eに接続されている。尚、トランジスタTr2のソース電極S2とゲート電極G2の間には図示しない電気容量が形成されている。表示層EFは、例えば有機EL(エレクトロルミネッセンス)層からなっている。画素電極Eと対向して対向電極Fが設けられている。トランジスタTr2の電気容量に蓄積された電圧に依存してトランジスタTr2のソース電極S2、ドレイン電極D2間に電流が流れ、この電流が画素電極Eから表示層EFを通して対向電極Fに流れることで、表示層EFの状態が変化する(発光する)。対向電極Fは、行選択線HL、列データ線VL、電源線VcLとは異なる基板に配置されており、全ての画素Pxで共通となっている。また、画素Pxの周知のレイアウトを図17に示す。図17は、画素Pxのレイアウトの一例を示す平面図である。
【0060】
次に、このような構造の画素PxにおけるトランジスタTrの周知の製造工程を図18に示す。図18(a)乃至(g)は、図17におけるA−A′断面を示し、トランジスタTrの製造工程の一例を示す模式図である。尚、本製造工程の詳細は、前述の図6、図7に示した工程と略同様なので、その説明は省略する。また、後述の実施形態4によるトランジスタTrの製造工程は、半導体膜SFの形成領域を除き図18に示す製造工程に準拠するものである。
【0061】
次に、実施形態4による画素アレイの構成を図19を用いて説明する。図19は、実施形態4による画素アレイ40の構成を示す平面模式図である。
【0062】
実施形態4による画素レイアウトは、図19に示す様に、前述の図17で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0063】
隣接する4つの画素Px11、Px12、Px21、Px22にそれぞれ設けられ、図17中のトランジスタTr1に該当するトランジスタTr111、Tr121、Tr211、Tr221は、2本の行選択線HL1、HL2、2本の列データ線VL1、VL2を挟んで近接して配置されている。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図15に示したものと同様であり、電気的な特性に差異はない。また、半導体膜SF1は、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221に渡って連続して共通に形成されている。
【0064】
一方、隣接する4つの画素Px12、Px13、Px22、Px23にそれぞれ設けられ、図17中のトランジスタTr2に該当するトランジスタTr122、Tr132、Tr222、Tr232は、2本の行選択線HL1、HL2、及び本発明における列共通線に該当する電源線VcL1を挟んで近接して配置されている。尚、電源線VcL1は、本発明におけるTFT分離手段として機能するものである。半導体膜SF2は、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232に渡って連続して共通に形成されている。
【0065】
従来の画素アレイ41を図20に示す。従来の画素アレイ41においては、半導体膜SFは、トランジスタTr毎に分離して形成されている。
【0066】
図19、図20を比較すると分かるように、実施形態4による半導体膜SFは、従来の場合よりも大きな面積にわたって形成することができるので、インクジェット等の液滴塗布法による半導体膜形成では、液滴体積を従来よりも大きくすることができる。例えば、図19と図20の比較では、実施形態4の構成における液滴寸法は従来の場合の約2倍であるから、液滴体積は約8倍とすることができる。これにより、トランジスタTrのサイズ縮小化に伴い、従来要求されていた液滴の微細化を強いられることなく、容易に半導体膜SFを形成することができる。
【0067】
実施形態4による画素レイアウトにおいては、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221が同一の半導体膜SF1を共有している。また、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232が同一の半導体膜SF2を共有している。しかしながら、それぞれのトランジスタTrは電気的に分離されている。具体的には以下に説明する。
【0068】
まず、4つのトランジスタTr111、Tr121、Tr211、Tr221は、2本の行選択線HL1、HL2、2本の列データ線VL1、VL2によって、実施形態1の場合と同様にして電気的に分離される。
【0069】
次に、トランジスタTr122、Tr132、Tr222、Tr232について、上下に隣接するトランジスタTr122、Tr222、及びTr132、Tr232は、2本の行選択線HL1、HL2によって、実施形態1の場合と同様にして電気的に分離される。また、左右に隣接するトランジスタTr122、Tr132、及びTr222、Tr232は、電圧が固定された電源線VcL1によって電気的に分離される。電源線VcL1は、これに接触している半導体膜SFの部分の電位を強制的に固定するものであり、半導体膜SFの固定電位部分を越えて隣接トランジスタTr間には電流が流れない。これにより、実施形態1の場合と同様の効果を得ることができる。
【0070】
〔実施形態5〕
実施形態5による画素アレイの構成を図21を用いて説明する。図21は、実施形態5による画素アレイ50の構成を示す平面模式図である。
【0071】
実施形態5による画素レイアウトは、図21に示す様に、前述の図5で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0072】
隣接する4つの画素Px11〜Px22にそれぞれ設けられたトランジスタTr11〜Tr22は、行共通線HcL1、2本の列データ線VL1、VL2を挟んで近接して配置されている。また、行共通線HcL1は、本発明におけるTFT分離手段として機能するものである。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図3に示したものと同様であり、電気的な特性に差異はない。半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。
【0073】
上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22は、行共通線HcL1によって電気的に分離される。行共通線HcL1には半導体膜SFを共通化することにより生じる漏れ電流や寄生トランジスタ等をオフ駆動するための電圧が常に印加されている。このため、上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22間において電流が遮断されるため電気的分離が達成される。
【0074】
また、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22は、列データ線VL1、VL2によって、実施形態1の場合と同様にして電気的に分離される。これにより、実施形態1の場合と同様の効果を得ることができる。
【0075】
〔実施形態6〕
実施形態6による画素アレイは、1つの画素Pxに2つのトランジスタTrを有する。実施形態6による画素アレイの構成を図22を用いて説明する。図22は、実施形態6による画素アレイ60の構成を示す平面模式図である。
【0076】
実施形態6による画素レイアウトは、図22に示す様に、前述の図17で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0077】
隣接する4つの画素Px11、Px12、Px21、Px22にそれぞれ設けられ、図17中のトランジスタTr1に該当するトランジスタTr111、Tr121、Tr211、Tr221は、行共通線HcL1、2本の列データ線VL1、VL2を挟んで近接して配置されている。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図15に示したものと同様であり、電気的な特性に差異はない。また、半導体膜SF1は、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221に渡って連続して共通に形成されている。
【0078】
一方、隣接する4つの画素Px12、Px13、Px22、Px23にそれぞれ設けられ、図17中のトランジスタTr2に該当するトランジスタTr122、Tr132、Tr222、Tr232は、行共通線HcL1、及び電源線VcL1を挟んで近接して配置されている。半導体膜SF2は、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232に渡って連続して共通に形成されている。
【0079】
実施形態6による画素レイアウトにおいては、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221が同一の半導体膜SF1を共有している。また、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232が同一の半導体膜SF2を共有している。しかしながら、それぞれのトランジスタTrは電気的に分離されている。具体的には以下に説明する。
【0080】
まず、4つのトランジスタTr111、Tr121、Tr211、Tr221は、行共通線HcL1、2本の列データ線VL1、VL2によって、実施形態5の場合と同様にして電気的に分離される。
【0081】
次に、トランジスタTr122、Tr132、Tr222、Tr232について、上下に隣接するトランジスタTr122、Tr222、及びTr132、Tr232は、行共通線HcL1によって電気的に分離される。また、左右に隣接するトランジスタTr122、Tr132、及びTr222、Tr232は、電源線VcL1によって、実施形態4の場合と同様にして電気的に分離される。これにより、実施形態1の場合と同様の効果を得ることができる。
【0082】
〔実施形態7〕
次に、本発明に係る画素アレイの代表的な用途の一つである、撮像装置の周知の構成を図23を用いて説明する。図23は、従来の画素アレイ81を用いた撮像装置8の概略構成図である。
【0083】
撮像装置8は、図23に示す様に、画素アレイ81で光電変換された映像信号を外部に出力するための行ドライバHD、出力信号検知回路VsDがそれぞれ行選択線HL、列出力線VLを介して画素アレイ81に接続されている。1つの行選択線HLには、該当する行の画素Pxがすべて接続され、1つの列出力線VLには該当する列の画素Pxがすべて接続されている。
【0084】
撮像装置8で行われる撮像動作の流れを図24を用いて説明する。図24は、画素駆動信号のタイムチャートである。
【0085】
最初に、行ドライバHDにより撮像データを読み出すべき行を1つだけ選択する。行の選択は、選択する行の行選択線HLを活性化し、その他の行選択線HLを不活性にすることで行なわれる。活性化とは、画素Pxと列出力線VLとを接続する図示しないスイッチング素子(例えば、TFT)のオン駆動を意味し、不活性化とはオフ駆動を意味する。次に撮像データを、選択された行の画素Pxから、列出力線VLを介して出力信号検知回路VsDに伝達する。出力信号検知回路VsDにて、画素Pxからの撮像データが記憶された後、行選択線HDを不活性化する。出力信号検知回路VsDにて記憶された撮像データは映像出力として1つずつ順番に外部に出力される。この動作をすべての行について行なうことで、一画面分の撮像がなされる。尚、図24に示すタイミングチャートでは、一行の撮像データを出力信号検知回路VsDに読み出してからその行の撮像データを映像出力として出力し、これが終わってから次の行の撮像データを出力信号検知回路VsDに読み出しているが、出力信号検知回路VsDに撮像データ記憶回路を別に設けることで、ある行の撮像データの読み出しと、前の行のデータの映像出力を同時に行なうことも可能である。
【0086】
次に、画素Pxの周知の等価回路を図25を用いて説明する。図25は、画素Pxの等価回路の一例を示す図である。尚、後述の実施形態7による画素Pxの等価回路は、図25に示す等価回路と同様である。
【0087】
画素Pxは、図25に示す様に、トランジスタTrを一つ有し、ゲート電極Gが行選択線HLに、ソース電極Sが列出力線VLに接続されている。ドレイン電極Dは、光電変換層OFの電極、すなわち画素電極Eに接続されている。光電変換層OFは、例えば半導体層から構成されている。画素電極Eと対向して対向電極Fが設けられている。対向電極Eは、行選択線HL、列出力線VLとは異なる基板に配置されており、全ての画素Pxで共通となっている。トランジスタTrがオン駆動されるとトランジスタTrを介して列出力線VLと画素電極Eとが接続される。列出力線VLと画素電極Eの間には電圧が印加されており、入射した光量に応じた電流が光電変換層OFで発生し、列出力線VLに出力される。
【0088】
次に、実施形態7による画素アレイの構成を図26を用いて説明する。図26は、実施形態7による画素アレイ70の構成を示す平面模式図である。
【0089】
隣接する4つの画素Px11〜Px22にそれぞれ設けられたトランジスタTr11〜Tr22は、行共通線HcL1、2本の列出力線VL1、VL2を挟んで近接して配置されている。
【0090】
半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。
【0091】
上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22は、行共通線HcL1によって電気的に分離される。行共通線HcL1には半導体膜SFを共通化することにより生じる漏れ電流や寄生トランジスタ等をオフ駆動するための電圧が常に印加されている。このため、上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22間において電流が遮断されるため電気的分離が達成される。
【0092】
また、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22も、行共通線HcL1によって電気的に分離される。行共通線HcL1は、水平方向に直線状に延在する配線パターンであるが、2本の列出力線VL1、VL2間で半導体膜SFが形成されている領域には、図26中D1部、D2部に示す様に、垂直方向にも延在している。この行共通線HcL1に設けられた配線パターンD1部、D2部によって、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22は電気的に分離される。列出力線VL1、VL2間にはオフ駆動される部分(D1部、D2部)が挟まれるため、たとえ半導体膜SFが両者間に存在しても、両者間で良好に電気的な絶縁が行なわれ、正確な信号検知が可能となる。
【0093】
以上、本発明を実施の形態を参照して説明してきたが、本発明は前述の実施の形態に限定して解釈されるべきでなく、適宜変更、改良が可能であることは勿論である。例えば、実施形態1乃至7においては、1つの画素には、トランジスタが1つあるいは2つ設けられているが、3つ以上設けられていても同様の効果を得ることができる。
【0094】
なお、以上で説明した画素アレイは、以下のように表現することもできる。
【0095】
1.2次元マトリクス状に配列され、TFTをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記TFTは互いに近接して配置され、該TFTの半導体膜は近接する複数の前記TFTに渡って連続して形成され、
前記半導体膜が連続して形成された複数の前記TFTを電気的に分離するTFT分離手段を有することを特徴とする画素アレイ。
【0096】
2.前記TFT分離手段は、
前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTの駆動を制御する信号を供給する行信号線と、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、を有し、
前記行信号線は行毎に設けられ、同一時刻には多くても1本の前記行信号線にのみ前記TFTをオン状態にしうる電圧信号が印加されるものであって、
前記半導体膜が連続して形成された複数の前記TFTは、2本の前記行信号線または2本の前記列信号線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0097】
3.前記TFT分離手段は、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、を有し、
前記半導体膜が連続して形成された複数の前記TFTは、前記行共通線または2本の前記列信号線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0098】
4.前記TFT分離手段は、
前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTの駆動を制御する信号を供給する行信号線と、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線と、を有し、
前記行信号線は行毎に設けられ、同一時刻には多くても1本の前記行信号線にのみ前記TFTをオン状態にしうる電圧信号が印加されるものであって、
前記半導体膜が連続して形成された複数の前記TFTは、2本の前記行信号線または2本の前記列信号線、あるいは前記列共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0099】
5.前記TFT分離手段は、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線と、を有し、
前記半導体膜が連続して形成された複数の前記TFTは、前記行共通線または2本の前記列信号線、あるいは前記列共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0100】
6.前記TFT分離手段は、
複数の前記画素の隣接する行間および列間の所定領域に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線を有し、
前記半導体膜が連続して形成された複数の前記TFTは、前記行共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0101】
7.前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする前記1乃至6のいずれか1項に記載の画素アレイ。
【0102】
8.前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする前記7に記載の画素アレイ。
【0103】
9.前記半導体膜の材料は、有機材料であることを特徴とする前記1乃至8のいずれか1項に記載の画素アレイ。
【符号の説明】
【0104】
1 表示装置
8 撮像装置
10、11、20、30、31、40、41、50、60、70、81 画素アレイ
D ドレイン電極
E 画素電極
EF 表示層
F 対向電極
G ゲート電極
GF 第1電極層
HD 行ドライバ
HcL 行共通線
HL 行選択線
IF 絶縁膜
OF 光電変換層
P 基板
PF 保護膜
Px 画素
S ソース電極
SF 半導体膜(半導体層)
SDF 第2電極層
Tr 薄膜トランジスタ(TFT)
VcL 電源線
VD 列ドライバ
VL 列データ線、列出力線
VsD 出力信号検知回路
【技術分野】
【0001】
本発明は、画素アレイに関し、特にTFTをそれぞれ有する複数の画素からなる画素アレイに関する。
【背景技術】
【0002】
近年、基板上に薄膜トランジスタ(以下、TFTとも記す)を形成する技術が大幅に進歩し、特にアクティブマトリクス型の大画面表示装置の駆動素子への応用開発が進められている。現在実用化されているTFTは、a−Siやpoly−SiといったSi系の無機材料で製造されているが、このような無機材料を用いたTFTの製造においては、真空プロセスや高温プロセスを必要とし、製造コストに大きく影響を及ぼしている。
【0003】
そこで、このような問題に対応する為、近年、有機材料を用いたTFT(有機TFT)が種々検討されている。有機材料は無機材料に比べ、材料の選択肢が広く、また、有機TFTの製造工程においては、前述の真空プロセス、高温プロセスに代わり、印刷、塗布といった生産性に優れたプロセスが用いられるため、製造コストを抑えることができる。さらに耐熱性の乏しい、例えば、プラスティックフィルム基板等にも形成することができる可能性があり、多方面への応用が期待されている。
【0004】
ここで、TFTの基本構造を図27に示す、図27(a)は、半導体層SFに対してゲート電極G、ソース電極S、ドレイン電極Dが下(基板P側)に配置された、いわゆるボトムゲートボトムコンタクト型TFT、図27(b)は、半導体層SFに対してゲート電極Gが上に、ソース電極S、ドレイン電極Dが下に配置された、いわゆるトップゲートボトムコンタクト型TFT、図27(c)は、半導体層SFに対してゲート電極Gが下に、ソース電極S、ドレイン電極Dが上に配置された、いわゆるボトムゲートトップコンタクト型TFT、図27(d)は、半導体層SFに対してゲート電極G、ソース電極S、ドレイン電極Dが上に配置された、いわゆるトップゲートトップコンタクト型TFTの基本構造を示す模式図である。
【0005】
TFTは、図27(a)乃至(d)に示す様に、ゲート電極Gと、絶縁膜IFを挟んで対向した位置に配置された半導体層SFと、半導体層SFに接触する2つの電極であるソース電極S、ドレイン電極Dから構成される。
【0006】
TFTの駆動は、ソース電極S−ドレイン電極D間に電位差を与えた状態で、ゲート電極Gの電位を制御することで行なわれる。すなわち、半導体層SFのソース電極Sとドレイン電極Dに挟まれた部分をチャネルと呼んでいるが、ゲート電極Gの電位を変化させることでチャネルの電荷密度を変化させ、ソース電極S−ドレイン電極D間に流れる電流を制御する。
【0007】
TFTの基本レイアウトを図28に示す。図28(a)は、トップゲートボトムコンタクト型TFT、ボトムゲートボトムコンタクト型TFT、図28(b)はトップゲートトップコンタクト型TFT、ボトムゲートトップコンタクト型TFTの基本レイアウトの一例を示す模式図である。尚、図28(a)、(b)において絶縁膜IFの図示は省略した。
【0008】
TFTのチャネル長、チャネル幅は、それぞれ図28(a)、(b)中のL、Wで示された長さである。半導体層SFを形成するにあたり、その大きさはチャネル長、チャネル幅を十分覆っていればできるだけ小さいほうが望ましい。これは、半導体層SFが大きすぎると、半導体層SFの一部でゲート電極Gの電位変化に対して電荷密度が変化しなくなり、漏れ電流が発生して、電気的特性が著しく劣化することによるものである。
【0009】
図29に半導体層SFの大きさによる漏れ電流の発生の様子を示す。図29(a)は、単一のTFTにおいて、ソース電極S−ドレイン電極D間に漏れ電流が発生する様子、図29(b)は、隣接する2つのTFT間に漏れ電流が発生する様子を示す模式図である。図29(a)の場合は、単一のTFTにおいて、半導体層SFがゲート電極Gの範囲よりも大きく形成されている。この場合、図29(a)中に示した経路P1では半導体層SFがゲート電極Gによる電荷密度制御を受けないため、たとえゲート電極Gにオフ電圧(ソース電極S−ドレイン電極D間に流れる電流を遮断する電圧)を印加しても電流は遮断できない。したがって漏れ電流が発生し、TFTのオフ特性が著しく劣化する。図29(b)の場合は、隣接する2つのTFTの間にも半導体層SFが形成されている。この場合、図29(b)中に示した経路P2にはそもそもゲート電極Gが形成されていないため、電荷密度制御が行なわれず、図29(a)の場合と同様に漏れ電流が発生する。その結果、2つのTFT間に信号の混信が起こる。したがって、半導体層SFは所定の位置のみに形成される必要がある。
【0010】
有機半導体層を所定の位置のみに形成する方法としては、全面に半導体材料を蒸着してから、フォトリソグラフィー技術を用いて半導体蒸着膜の不要部分を取り去るエッチング法や、蒸着マスクを用いた蒸着法、また、半導体材料を溶媒に溶かした溶液の液滴を、所定位置のみに滴下塗布して基板に堆積させるインクジェット法、ディスペンサ法などがある。このうちインクジェット法や、ディスペンサ法は、その他の方法と比較して、次のような利点がある。1.真空プロセスが不要。2.材料資源の浪費がなく、エッチング法と比べると不要部分の半導体膜の除去というプロセスが不要。これらの利点により、製造コストを抑えることができることから、多方面において種々検討されている(例えば、特許文献1、特許文献2、特許文献3参照)。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2003−234473号公報
【特許文献2】特開2003−301116号公報
【特許文献3】特開2003−309265号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
ところで、アクティブマトリックス型の表示装置においては、TFTは、画素を駆動する手段として、1つの画素に少なくとも1つ配置されている。近年の表示装置の高解像度化の要求に伴い、画素サイズの縮小化が望まれている。画素サイズの縮小化に伴い、TFTサイズも縮小されることから、形成すべき半導体層の大きさも小さくする必要がある。
【0013】
特許文献1乃至3に開示されているインクジェット法では、インク液滴の大きさを小さくすることで、形成される半導体層の大きさ、つまり塗布寸法を小さくすることができる。しかしながら、液滴の大きさを小さくするのは技術的に容易なことではない。これは液滴の塗布寸法に対し、液滴体積が3乗に比例し、塗布寸法を、例えば1/nにするには液滴体積を1/n3にする必要があるからである。
【0014】
本発明は、上記課題を鑑みてなされたもので、TFTをそれぞれ有する複数の画素からなる画素アレイにおいて、画素の電気的特性に影響を及ぼすことなく、容易に高密度化することが可能な画素アレイを提供することを目的とする。
【課題を解決するための手段】
【0015】
上記目的は、下記の1乃至5いずれか1項に記載の発明によって達成される。
【0016】
1.2次元マトリクス状に配列され、TFTをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記TFTは互いに近接して配置され、該TFTの半導体膜は近接する複数の前記TFTに渡って連続して形成され、
該画素アレイは、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、
を有し、
前記半導体膜が連続して形成された複数の前記TFTのうち、
行方向に近接して配置される各TFTは、該各TFTにそれぞれ接続される2本の前記列信号線を挟んで近接して配置されており、
列方向に近接して配置される各TFTは、前記行共通線を挟んで近接して配置されていることを特徴とする画素アレイ。
【0017】
2.前記TFTを第1のTFTとすると、
1つの画素は、前記第1のTFTに加えて第2のTFTをさらに有しており、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記第2のTFTは互いに近接して配置され、該第2のTFTの半導体膜は近接する複数の前記第2のTFTに渡って連続して形成され、
該画素アレイは、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線をさらに有し、
前記半導体膜が連続して形成された複数の前記第2のTFTのうち、
行方向に近接して配置される各第2のTFTは、前記列共通線を挟んで近接して配置されており、
列方向に近接して配置される各第2のTFTは、前記行共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0018】
3.前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする前記1または2に記載の画素アレイ。
【0019】
4.前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする前記3に記載の画素アレイ。
【0020】
5.前記半導体膜の材料は、有機材料であることを特徴とする前記1乃至4のいずれか1項に記載の画素アレイ
【発明の効果】
【0021】
本発明によれば、複数の画素のうち隣接する所定数の画素にそれぞれ設けられたTFTを互いに近接させて配置し、該TFTの半導体膜を近接する複数のTFTに渡って連続して形成する様にした。すなわち、半導体膜の塗布寸法を個々の画素のTFTに必要な塗布寸法より大きくする様にした。これにより、TFTサイズの縮小化に伴う、前述の液滴体積の縮小化を強いられることなく半導体膜を形成することができる。
【0022】
一方、半導体膜を複数のTFTに渡って連続させて形成することによるTFT間の漏れ電流の発生に関しては、列信号線、行共通線、列共通線によって、近接するTFTを電気的に分離することにより防止することができる。また、半導体膜は所定数の画素単位に離散的に形成されることから、半導体膜間では電気的に分離され、漏れ電流は発生しない。
【0023】
したがって、本発明によれば、画素の電気的特性に影響を及ぼすことなく、容易に高密度化を実現することが可能となる。
【図面の簡単な説明】
【0024】
【図1】従来の画素アレイを用いた表示装置の概略構成図である。
【図2】表示装置における画素駆動信号のタイムチャートである。
【図3】表示装置における画素の等価回路の一例を示す図である。
【図4】従来の画素の概略構造を示す断面図である。
【図5】従来の画素レイアウトを示す図である。
【図6】TFTの製造工程の一例を示す図である。
【図7】TFTの製造工程の別例を示す図である。
【図8】本発明の実施形態1による画素アレイを示す図である。
【図9】従来の画素アレイを示す図である。
【図10】本発明の実施形態1による画素レイアウトを示す図である。
【図11】図10におけるA−A’、B−B’矢視図である。
【図12】本発明の実施形態2による画素アレイを示す図である。
【図13】本発明の実施形態3(デルタ配列)による画素アレイを示す図である。
【図14】従来のデルタ配列による画素アレイを示す図である。
【図15】本発明の実施形態4による画素の等価回路を示す図である。
【図16】従来の画素構造を示す断面図である。
【図17】従来の画素レイアウトを示す図である。
【図18】TFTの製造工程の一例を示す図である。
【図19】本発明の実施形態4による画素アレイを示す図である。
【図20】従来の画素アレイを示す図である。
【図21】本発明の実施形態5による画素アレイを示す図である。
【図22】本発明の実施形態6による画素アレイを示す図である。
【図23】従来の画素アレイを用いた撮像装置の概略構成図である。
【図24】撮像装置における画素駆動信号のタイムチャートである。
【図25】撮像装置における画素の等価回路を示す図である。
【図26】本発明の実施形態7による画素アレイを示す図である。
【図27】TFTの構造を示す断面図である。
【図28】TFTのレイアウトを示す図である。
【図29】TFTの半導体層における漏れ電流を説明する図である。
【発明を実施するための形態】
【0025】
以下図面に基づいて、本発明に係る画素アレイの実施の形態を説明する。尚、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限られない。
【0026】
〔実施形態1〕
最初に本発明に係る画素アレイの代表的な用途の一つである、表示装置の周知の構成を図1を用いて説明する。図1は、従来の画素アレイ11を用いた表示装置1の概略構成図である。
【0027】
表示装置1は、図1に示す様に、表示装置1に入力される映像信号に基づき映像を表示する画素アレイ11を駆動するための行ドライバHD、列ドライバVDがそれぞれ行選択線HL、列データ線VLを介して画素アレイ11に接続されている。1つの行選択線HLには、該当する行の画素Pxがすべて接続され、1つの列データ線VLには該当する列の画素Pxがすべて接続されている。
【0028】
表示装置1で行われる表示動作の流れを図2を用いて説明する。図2は、画素駆動信号のタイムチャートである。
【0029】
最初に、行ドライバHDにより表示データを設定すべき行を1つだけ選択する。行の選択は、選択する行の行選択線HLを活性化し、その他の行選択線HLを不活性にすることで行なわれる。活性化とは、画素Pxと列データ線VLとを接続する図示しないスイッチング素子(例えば、TFT)のオン駆動を意味し、不活性化とはオフ駆動を意味する。次に表示データを列ドライバVDから、列データ線VLを介して画素Pxに伝達する。ここで、行選択線VLを不活性化すると、画素Pxに伝達された信号は記憶され、画素Pxは記憶された信号に基づいた表示を行う。この一連の動作をすべての行について行なうことで、一画面分の表示がなされる。
【0030】
次に、画素Pxの周知の等価回路、及び構造を図3、図4を用いて説明する。図3は、画素Pxの等価回路の一例を示す図である。図4は、画素Pxの概略構造を示す断面図である。但し、図4において配向膜、偏光板等の図示は省略した。尚、後述の実施形態1による画素Pxの等価回路は、図3に示す等価回路と同様であり、また、実施形態1による画素Pxの構造は、半導体膜SFの形成領域を除き図4に示す構造と略同様である。
【0031】
画素Pxは、図3、図4に示す様に、薄膜トランジスタTr(以下、トランジスタTrと略称す)を一つ有し、ゲート電極Gが行選択線HLに、ソース電極Sが列データ線VLに接続されている。ドレイン電極Dは、表示層EFの電極、すなわち画素電極Eに接続されている。表示層EFは、例えば液晶層から構成されている。画素電極Eと対向して対向電極Fが設けられており、画素電極Eと対向電極Fとの間の電位差に応じて表示層EFの状態が変化する(光の透過率あるいは反射率が変化する)。対向電極Fは、行選択線HL、列データ線VLとは異なる図示しない基板に配置されており、全ての画素Pxで共通となっている。また、画素Pxの周知のレイアウトを図5に示す。図5は、画素Pxのレイアウトの一例を示す平面図である。
【0032】
次に、このような構造の画素PxにおけるトランジスタTrの周知の製造工程を図6に示す。図6(a)乃至(f)は、図5におけるA−A′断面を示し、トランジスタTrの製造工程の一例を示す模式図である。尚、後述の実施形態1によるトランジスタTrの製造工程は、半導体膜SFの形成領域を除き図6に示す製造工程に準拠するものである。
【0033】
最初に、基板Pに第1電極層GFを形成し、所定の形状にパターニングしゲート電極Gを形成する(図6(a)、(b))。次に第1絶縁膜IFを形成する(図6(c))。必要に応じて、例えば、電極パッド用の第1絶縁膜IFのパターニングを行なう。尚、図5で示した構造では、第1絶縁膜IFのパターニングは不要なので、図示を省略している。次に、第2電極層SDFを形成した後、所定の形状にパターニングしソース電極S、ドレイン電極Dを形成する(図6(d)、(e))。最後に半導体膜SFを所定位置に形成し(図6(f))、トランジスタTrを完成する。なお図示しないが、必要に応じて半導体膜SFを外部雰囲気から遮断するための保護膜PFを形成する。
【0034】
基板Pの材料としては、ガラス、ポリイミド、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)などを用いる。
【0035】
第1電極層GF、第2電極層SDFは、蒸着、スパッタ技術などを用いて形成され、材料としては、Au,Ag,Pd,Al,Cr,Pt,Cu,ITOなどを用いる。また、パターニング方法としては、フォトリソグラフィー技術を用いる。
【0036】
第1絶縁膜IFは、スピンコート法、CVD法、スパッタ法などを用いて形成され、材料としては、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化チタン等の無機酸化物や、窒化ケイ素、窒化アルミニウム等の無機窒化物、あるいは、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、光ラジカル重合系、光カチオン重合系の光硬化性樹脂、アクリロニトリル成分を含有する共重合体、ポリビニルフェノール、ポリビニルアルコール、ノボラック樹脂、シアノエチルプルラン等の有機化合物を用いる。また、パターニング方法としては、フォトリソグラフィー技術を用いる。
【0037】
半導体膜SFは、インクジェット法やディスペンサ法による液滴塗布法を用いて形成され、材料としては、ペンタセン誘導体、ペンタセン前駆体、オリゴチオフェン前駆体、ポルフィリン前駆体などの有機材料を溶媒に溶解したものを用いる。液滴塗布後、乾燥させて得た膜をそのまま半導体膜としたり、あるいは、加熱処理などを行なったりして半導体膜を得る。
【0038】
図7にトランジスタTrの別例による製造工程を示す。図7(a)乃至(d)は、図5におけるA−A′断面を示し、トランジスタTrの製造工程の別例を示す模式図である。
【0039】
第1電極層GF、第2電極層SDFの形成に、インクジェット法やディスペンサ法のように所定位置へ直接材料膜を形成できる方法を用いるものであり、図7中パターニング成膜と表した(図7(a)、(c))。材料としては、AgナノインクやAuナノインクなどを用いる。パターニング成膜工程では、成膜工程とパターニング工程を1つにできるので、工程が簡略化される。尚、図7(a)乃至(d)に示す工程では、第1電極層GF、第2電極層SDFのみをパターニング成膜で形成したが、これに限られるものではなく、第1絶縁膜IFもパターニング成膜が可能である。
【0040】
次に、実施形態1による画素アレイの構成を図8を用いて説明する。図8は、実施形態1による画素アレイ10の構成を示す平面模式図である。図8中、破線で囲われたA部の領域が1画素Pxを示す。
【0041】
実施形態1による画素レイアウトは、図8に示す様に、前述の図5で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0042】
隣接する4つの画素Px11〜Px22にそれぞれ設けられたトランジスタTr11〜Tr22は、本発明における行信号線に該当する2本の行選択線HL1、HL2、列信号線に該当する2本の列データ線VL1、VL2を挟んで近接して配置されている。また、行選択線HL1、HL2、及び列データ線VL1、VL2は、本発明におけるTFT分離手段として機能するものである。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図3に示したものと同様であり、電気的な特性に差異はない。
【0043】
半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。従来の画素アレイ11を図9に示す。従来の画素アレイ11においては、半導体膜SFは、トランジスタTr毎に分離して形成されている。
【0044】
図8、図9を比較すると分かるように、実施形態1による半導体膜SFは、従来の場合よりも大きな面積にわたって形成することができるので、インクジェット等の液滴塗布法による半導体膜SFの形成では、液滴体積を従来よりも大きくすることができる。例えば、図8と図9の比較では、実施形態1の構成における液滴寸法は従来の場合の約2倍であるから、液滴体積は約8倍とすることができる。これにより、トランジスタTrのサイズ縮小化に伴い、従来要求されていた液滴の微細化を強いられることなく、容易に半導体膜SFを形成することができる。
【0045】
実施形態1による画素レイアウトにおいては、4つの画素Px11〜Px22のトランジスタTr11〜Tr22が同一の半導体膜SFを共有している。しかしながら、4つのトランジスタTr11〜Tr22は電気的に分離されている。具体的には以下に説明する。
【0046】
図10に半導体膜SFを共有する4つの画素Px11〜Px22のレイアウト図、図11(a)、図11(b)に、それぞれ図10におけるA−A′断面、B−B′断面を示す。
【0047】
まず、図11(a)に示す様に、半導体膜SFは、2つのトランジスタTr11、Tr21のドレイン電極D11、D21に渡って形成されているが、2つのトランジスタTr11、Tr21のゲート電極G11、G21にそれぞれ接続された行選択線HL1、HL2がドレイン電極D11、D21よりも内側にまで延在している。これにより、半導体層SFの、図11(a)中のS1、S2で示した領域は、ゲート電圧により電荷密度制御がなされる。前述の様に、画素アレイ10の駆動時には、行選択線HLは1本のみが活性化され、その他は不活性化されるのでゲート電極G11、G21のうち少なくとも一方はオフ駆動される。つまり領域S1、S2の少なくとも一方は電流が遮断されるような電荷密度制御がなされるため、たとえ2つのドレイン電極D11、D21間に電位差があったとしてもドレイン電極D11、D21間の電流は遮断され、電気的に分離される。
【0048】
次に、図11(b)に示す様に、半導体膜SFは、2つの列データ線VL1、VL2に渡って形成されている。2つの列データ線VL1、VL2の間の半導体膜SFの下部には特にゲート電極が形成されておらず、電荷密度制御がなされないため、この部分には漏れ電流が発生するが、この漏れ電流は列データ線VL1、VL2同士にしか流れない。列データ線VLは前述のように列ドライバVDに接続されており、列ドライバVDは、通常漏れ電流よりも十分に大きな電流駆動能力を備えているので、漏れ電流による列データ線VLの電位変化は無視できる。よって、それぞれのトランジスタTr11〜Tr12は漏れ電流に影響されることなく、電気的に分離される。
【0049】
尚、実施形態1による画素レイアウトにおいては、図10中B1部、B2部に示す様に、行選択線HL1、HL2の一部が、半導体膜SFを迂回するように配線されている。これは、2つの列データ線VL1、VL2と半導体膜SF、行選択線HL1、HL2による寄生トランジスタの形成を避けるためである。寄生トランジスタが形成されてしまうと、行選択線HL1、HL2が活性化したときに大きな電流が2つの列データ線VL1、VL2に流れてしまう。
【0050】
この様に、本発明の実施形態1による画素アレイ10においては、従来よりも大きな液滴を用いて半導体膜SFを形成することが可能となり、トランジスタTrの縮小化に伴う液滴微細化の技術的困難を回避できる。また、半導体膜SFを共有するトランジスタTrの電気的分離も同時に達成される。これにより、画素Pxの電気的特性に影響を及ぼすことなく、容易に高密度化を実現することが可能となる。
【0051】
〔実施形態2〕
実施形態2による画素アレイの構成を図12を用いて説明する。図12は、実施形態2による画素アレイ20の構成を示す平面模式図である。実施形態2による画素アレイ20は、実施形態1の場合の変形例である。
【0052】
実施形態2による画素アレイ20は、図12に示す様に、行選択線HL1、HL2が直線状に配置され、ここからゲート電極G(G11〜G22)が半導体膜SFに向かってL字状に形成されている。半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22は、ゲート電極G(G11〜G22)のそれぞれ上下に対向する端部に形成されたC11部〜C22部によって電気的に分離される。また、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22は、列データ線VL1、VL2によって、実施形態1の場合と同様にして電気的に分離される。
【0053】
これにより、実施形態1の場合と同様の効果を得ることができる。また、実施形態1の場合に比べて行選択線HLの長さを短くすることができ、配線抵抗による駆動速度の低下を抑えることができる。
【0054】
〔実施形態3〕
実施形態3による画素アレイの構成を図13を用いて説明する。図13は、実施形態3による画素アレイ30の構成を示す平面模式図である。実施形態3による画素アレイ30は、実施形態1の場合の変形例であり、画素Pxが3つ単位で配列されたデルタ配列である。画素Pxを3つ単位で配列することによりR,G,Bの3原色のカラー表示を行うことができる。
【0055】
隣接する3つの画素Px12、Px13、Px22にそれぞれ設けられたトランジスタTr12、Tr13、Tr22は、2本の行選択線HL1、HL2、2本の列データ線VL2、VL3を挟んで近接して配置されている。半導体膜SFは、3つの画素Px12、Px13、Px22のトランジスタTr12、Tr13、Tr22に渡って連続して共通に形成されている。このような構成においても、3つのトランジスタTr12、Tr13、Tr22は、2本の行選択線HL1、HL2、2本の列データ線VL2、VL3によって、実施形態1の場合と同様にして電気的に分離され、実施形態1の場合と同様の効果を得ることができる。
【0056】
従来の画素アレイ31を図14に示す。従来の画素アレイ11においては、半導体膜SFは、トランジスタTr毎に分離して形成されている。
【0057】
〔実施形態4〕
実施形態4による画素アレイの構成を説明する。実施形態4による画素アレイ40は、1つの画素Pxに2つのトランジスタTrを有する。
【0058】
最初に、2つのトランジスタTrを有する画素Pxの周知の等価回路、及び構造を図15、図16を用いて説明する。図15は、画素Pxの等価回路の一例を示す図である。図16は、画素Pxの概略構造を示す断面図である。尚、後述の実施形態4による画素Pxの等価回路は、図15に示す等価回路と同様であり、また、実施形態4による画素Pxの構造は、半導体膜SFの形成領域を除き図16に示す構造と略同様である。
【0059】
画素Pxは、図15、図16に示す様に、2つのトランジスタTr1、Tr2を有す。トランジスタTr1のゲート電極G1が行選択線HLに、ソース電極S1が列データ線VLに接続されている。トランジスタTr1のドレイン電極D1は、トランジスタ2のゲート電極G2に接続されている。トランジスタ2のソース電極S2は電源線VcLに接続され、ドレイン電極D2は、表示層EFの電極、すなわち画素電極Eに接続されている。尚、トランジスタTr2のソース電極S2とゲート電極G2の間には図示しない電気容量が形成されている。表示層EFは、例えば有機EL(エレクトロルミネッセンス)層からなっている。画素電極Eと対向して対向電極Fが設けられている。トランジスタTr2の電気容量に蓄積された電圧に依存してトランジスタTr2のソース電極S2、ドレイン電極D2間に電流が流れ、この電流が画素電極Eから表示層EFを通して対向電極Fに流れることで、表示層EFの状態が変化する(発光する)。対向電極Fは、行選択線HL、列データ線VL、電源線VcLとは異なる基板に配置されており、全ての画素Pxで共通となっている。また、画素Pxの周知のレイアウトを図17に示す。図17は、画素Pxのレイアウトの一例を示す平面図である。
【0060】
次に、このような構造の画素PxにおけるトランジスタTrの周知の製造工程を図18に示す。図18(a)乃至(g)は、図17におけるA−A′断面を示し、トランジスタTrの製造工程の一例を示す模式図である。尚、本製造工程の詳細は、前述の図6、図7に示した工程と略同様なので、その説明は省略する。また、後述の実施形態4によるトランジスタTrの製造工程は、半導体膜SFの形成領域を除き図18に示す製造工程に準拠するものである。
【0061】
次に、実施形態4による画素アレイの構成を図19を用いて説明する。図19は、実施形態4による画素アレイ40の構成を示す平面模式図である。
【0062】
実施形態4による画素レイアウトは、図19に示す様に、前述の図17で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0063】
隣接する4つの画素Px11、Px12、Px21、Px22にそれぞれ設けられ、図17中のトランジスタTr1に該当するトランジスタTr111、Tr121、Tr211、Tr221は、2本の行選択線HL1、HL2、2本の列データ線VL1、VL2を挟んで近接して配置されている。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図15に示したものと同様であり、電気的な特性に差異はない。また、半導体膜SF1は、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221に渡って連続して共通に形成されている。
【0064】
一方、隣接する4つの画素Px12、Px13、Px22、Px23にそれぞれ設けられ、図17中のトランジスタTr2に該当するトランジスタTr122、Tr132、Tr222、Tr232は、2本の行選択線HL1、HL2、及び本発明における列共通線に該当する電源線VcL1を挟んで近接して配置されている。尚、電源線VcL1は、本発明におけるTFT分離手段として機能するものである。半導体膜SF2は、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232に渡って連続して共通に形成されている。
【0065】
従来の画素アレイ41を図20に示す。従来の画素アレイ41においては、半導体膜SFは、トランジスタTr毎に分離して形成されている。
【0066】
図19、図20を比較すると分かるように、実施形態4による半導体膜SFは、従来の場合よりも大きな面積にわたって形成することができるので、インクジェット等の液滴塗布法による半導体膜形成では、液滴体積を従来よりも大きくすることができる。例えば、図19と図20の比較では、実施形態4の構成における液滴寸法は従来の場合の約2倍であるから、液滴体積は約8倍とすることができる。これにより、トランジスタTrのサイズ縮小化に伴い、従来要求されていた液滴の微細化を強いられることなく、容易に半導体膜SFを形成することができる。
【0067】
実施形態4による画素レイアウトにおいては、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221が同一の半導体膜SF1を共有している。また、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232が同一の半導体膜SF2を共有している。しかしながら、それぞれのトランジスタTrは電気的に分離されている。具体的には以下に説明する。
【0068】
まず、4つのトランジスタTr111、Tr121、Tr211、Tr221は、2本の行選択線HL1、HL2、2本の列データ線VL1、VL2によって、実施形態1の場合と同様にして電気的に分離される。
【0069】
次に、トランジスタTr122、Tr132、Tr222、Tr232について、上下に隣接するトランジスタTr122、Tr222、及びTr132、Tr232は、2本の行選択線HL1、HL2によって、実施形態1の場合と同様にして電気的に分離される。また、左右に隣接するトランジスタTr122、Tr132、及びTr222、Tr232は、電圧が固定された電源線VcL1によって電気的に分離される。電源線VcL1は、これに接触している半導体膜SFの部分の電位を強制的に固定するものであり、半導体膜SFの固定電位部分を越えて隣接トランジスタTr間には電流が流れない。これにより、実施形態1の場合と同様の効果を得ることができる。
【0070】
〔実施形態5〕
実施形態5による画素アレイの構成を図21を用いて説明する。図21は、実施形態5による画素アレイ50の構成を示す平面模式図である。
【0071】
実施形態5による画素レイアウトは、図21に示す様に、前述の図5で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0072】
隣接する4つの画素Px11〜Px22にそれぞれ設けられたトランジスタTr11〜Tr22は、行共通線HcL1、2本の列データ線VL1、VL2を挟んで近接して配置されている。また、行共通線HcL1は、本発明におけるTFT分離手段として機能するものである。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図3に示したものと同様であり、電気的な特性に差異はない。半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。
【0073】
上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22は、行共通線HcL1によって電気的に分離される。行共通線HcL1には半導体膜SFを共通化することにより生じる漏れ電流や寄生トランジスタ等をオフ駆動するための電圧が常に印加されている。このため、上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22間において電流が遮断されるため電気的分離が達成される。
【0074】
また、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22は、列データ線VL1、VL2によって、実施形態1の場合と同様にして電気的に分離される。これにより、実施形態1の場合と同様の効果を得ることができる。
【0075】
〔実施形態6〕
実施形態6による画素アレイは、1つの画素Pxに2つのトランジスタTrを有する。実施形態6による画素アレイの構成を図22を用いて説明する。図22は、実施形態6による画素アレイ60の構成を示す平面模式図である。
【0076】
実施形態6による画素レイアウトは、図22に示す様に、前述の図17で示した画素レイアウトと電気的特性が実質的に等価な画素レイアウトを基本として、このレイアウトを左右対称、上下対称あるいは左右上下対称に反転した画素Pxが周期的に配置されている。
【0077】
隣接する4つの画素Px11、Px12、Px21、Px22にそれぞれ設けられ、図17中のトランジスタTr1に該当するトランジスタTr111、Tr121、Tr211、Tr221は、行共通線HcL1、2本の列データ線VL1、VL2を挟んで近接して配置されている。尚、画素レイアウトが左右対称、上下対称、あるいは左右上下対称になっても画素Pxの等価回路は前述の図15に示したものと同様であり、電気的な特性に差異はない。また、半導体膜SF1は、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221に渡って連続して共通に形成されている。
【0078】
一方、隣接する4つの画素Px12、Px13、Px22、Px23にそれぞれ設けられ、図17中のトランジスタTr2に該当するトランジスタTr122、Tr132、Tr222、Tr232は、行共通線HcL1、及び電源線VcL1を挟んで近接して配置されている。半導体膜SF2は、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232に渡って連続して共通に形成されている。
【0079】
実施形態6による画素レイアウトにおいては、4つの画素Px11、Px12、Px21、Px22のトランジスタTr111、Tr121、Tr211、Tr221が同一の半導体膜SF1を共有している。また、4つの画素Px12、Px13、Px22、Px23のトランジスタTr122、Tr132、Tr222、Tr232が同一の半導体膜SF2を共有している。しかしながら、それぞれのトランジスタTrは電気的に分離されている。具体的には以下に説明する。
【0080】
まず、4つのトランジスタTr111、Tr121、Tr211、Tr221は、行共通線HcL1、2本の列データ線VL1、VL2によって、実施形態5の場合と同様にして電気的に分離される。
【0081】
次に、トランジスタTr122、Tr132、Tr222、Tr232について、上下に隣接するトランジスタTr122、Tr222、及びTr132、Tr232は、行共通線HcL1によって電気的に分離される。また、左右に隣接するトランジスタTr122、Tr132、及びTr222、Tr232は、電源線VcL1によって、実施形態4の場合と同様にして電気的に分離される。これにより、実施形態1の場合と同様の効果を得ることができる。
【0082】
〔実施形態7〕
次に、本発明に係る画素アレイの代表的な用途の一つである、撮像装置の周知の構成を図23を用いて説明する。図23は、従来の画素アレイ81を用いた撮像装置8の概略構成図である。
【0083】
撮像装置8は、図23に示す様に、画素アレイ81で光電変換された映像信号を外部に出力するための行ドライバHD、出力信号検知回路VsDがそれぞれ行選択線HL、列出力線VLを介して画素アレイ81に接続されている。1つの行選択線HLには、該当する行の画素Pxがすべて接続され、1つの列出力線VLには該当する列の画素Pxがすべて接続されている。
【0084】
撮像装置8で行われる撮像動作の流れを図24を用いて説明する。図24は、画素駆動信号のタイムチャートである。
【0085】
最初に、行ドライバHDにより撮像データを読み出すべき行を1つだけ選択する。行の選択は、選択する行の行選択線HLを活性化し、その他の行選択線HLを不活性にすることで行なわれる。活性化とは、画素Pxと列出力線VLとを接続する図示しないスイッチング素子(例えば、TFT)のオン駆動を意味し、不活性化とはオフ駆動を意味する。次に撮像データを、選択された行の画素Pxから、列出力線VLを介して出力信号検知回路VsDに伝達する。出力信号検知回路VsDにて、画素Pxからの撮像データが記憶された後、行選択線HDを不活性化する。出力信号検知回路VsDにて記憶された撮像データは映像出力として1つずつ順番に外部に出力される。この動作をすべての行について行なうことで、一画面分の撮像がなされる。尚、図24に示すタイミングチャートでは、一行の撮像データを出力信号検知回路VsDに読み出してからその行の撮像データを映像出力として出力し、これが終わってから次の行の撮像データを出力信号検知回路VsDに読み出しているが、出力信号検知回路VsDに撮像データ記憶回路を別に設けることで、ある行の撮像データの読み出しと、前の行のデータの映像出力を同時に行なうことも可能である。
【0086】
次に、画素Pxの周知の等価回路を図25を用いて説明する。図25は、画素Pxの等価回路の一例を示す図である。尚、後述の実施形態7による画素Pxの等価回路は、図25に示す等価回路と同様である。
【0087】
画素Pxは、図25に示す様に、トランジスタTrを一つ有し、ゲート電極Gが行選択線HLに、ソース電極Sが列出力線VLに接続されている。ドレイン電極Dは、光電変換層OFの電極、すなわち画素電極Eに接続されている。光電変換層OFは、例えば半導体層から構成されている。画素電極Eと対向して対向電極Fが設けられている。対向電極Eは、行選択線HL、列出力線VLとは異なる基板に配置されており、全ての画素Pxで共通となっている。トランジスタTrがオン駆動されるとトランジスタTrを介して列出力線VLと画素電極Eとが接続される。列出力線VLと画素電極Eの間には電圧が印加されており、入射した光量に応じた電流が光電変換層OFで発生し、列出力線VLに出力される。
【0088】
次に、実施形態7による画素アレイの構成を図26を用いて説明する。図26は、実施形態7による画素アレイ70の構成を示す平面模式図である。
【0089】
隣接する4つの画素Px11〜Px22にそれぞれ設けられたトランジスタTr11〜Tr22は、行共通線HcL1、2本の列出力線VL1、VL2を挟んで近接して配置されている。
【0090】
半導体膜SFは、4つの画素Px11〜Px22のトランジスタTr11〜Tr22に渡って連続して共通に形成されている。
【0091】
上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22は、行共通線HcL1によって電気的に分離される。行共通線HcL1には半導体膜SFを共通化することにより生じる漏れ電流や寄生トランジスタ等をオフ駆動するための電圧が常に印加されている。このため、上下に隣接するトランジスタTr11、Tr21、及びトランジスタTr12、Tr22間において電流が遮断されるため電気的分離が達成される。
【0092】
また、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22も、行共通線HcL1によって電気的に分離される。行共通線HcL1は、水平方向に直線状に延在する配線パターンであるが、2本の列出力線VL1、VL2間で半導体膜SFが形成されている領域には、図26中D1部、D2部に示す様に、垂直方向にも延在している。この行共通線HcL1に設けられた配線パターンD1部、D2部によって、左右に隣接するトランジスタTr11、Tr12、及びトランジスタTr21、Tr22は電気的に分離される。列出力線VL1、VL2間にはオフ駆動される部分(D1部、D2部)が挟まれるため、たとえ半導体膜SFが両者間に存在しても、両者間で良好に電気的な絶縁が行なわれ、正確な信号検知が可能となる。
【0093】
以上、本発明を実施の形態を参照して説明してきたが、本発明は前述の実施の形態に限定して解釈されるべきでなく、適宜変更、改良が可能であることは勿論である。例えば、実施形態1乃至7においては、1つの画素には、トランジスタが1つあるいは2つ設けられているが、3つ以上設けられていても同様の効果を得ることができる。
【0094】
なお、以上で説明した画素アレイは、以下のように表現することもできる。
【0095】
1.2次元マトリクス状に配列され、TFTをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記TFTは互いに近接して配置され、該TFTの半導体膜は近接する複数の前記TFTに渡って連続して形成され、
前記半導体膜が連続して形成された複数の前記TFTを電気的に分離するTFT分離手段を有することを特徴とする画素アレイ。
【0096】
2.前記TFT分離手段は、
前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTの駆動を制御する信号を供給する行信号線と、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、を有し、
前記行信号線は行毎に設けられ、同一時刻には多くても1本の前記行信号線にのみ前記TFTをオン状態にしうる電圧信号が印加されるものであって、
前記半導体膜が連続して形成された複数の前記TFTは、2本の前記行信号線または2本の前記列信号線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0097】
3.前記TFT分離手段は、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、を有し、
前記半導体膜が連続して形成された複数の前記TFTは、前記行共通線または2本の前記列信号線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0098】
4.前記TFT分離手段は、
前記複数の画素のうち同一の行に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTの駆動を制御する信号を供給する行信号線と、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線と、を有し、
前記行信号線は行毎に設けられ、同一時刻には多くても1本の前記行信号線にのみ前記TFTをオン状態にしうる電圧信号が印加されるものであって、
前記半導体膜が連続して形成された複数の前記TFTは、2本の前記行信号線または2本の前記列信号線、あるいは前記列共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0099】
5.前記TFT分離手段は、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線と、を有し、
前記半導体膜が連続して形成された複数の前記TFTは、前記行共通線または2本の前記列信号線、あるいは前記列共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0100】
6.前記TFT分離手段は、
複数の前記画素の隣接する行間および列間の所定領域に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線を有し、
前記半導体膜が連続して形成された複数の前記TFTは、前記行共通線を挟んで近接して配置されていることを特徴とする前記1に記載の画素アレイ。
【0101】
7.前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする前記1乃至6のいずれか1項に記載の画素アレイ。
【0102】
8.前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする前記7に記載の画素アレイ。
【0103】
9.前記半導体膜の材料は、有機材料であることを特徴とする前記1乃至8のいずれか1項に記載の画素アレイ。
【符号の説明】
【0104】
1 表示装置
8 撮像装置
10、11、20、30、31、40、41、50、60、70、81 画素アレイ
D ドレイン電極
E 画素電極
EF 表示層
F 対向電極
G ゲート電極
GF 第1電極層
HD 行ドライバ
HcL 行共通線
HL 行選択線
IF 絶縁膜
OF 光電変換層
P 基板
PF 保護膜
Px 画素
S ソース電極
SF 半導体膜(半導体層)
SDF 第2電極層
Tr 薄膜トランジスタ(TFT)
VcL 電源線
VD 列ドライバ
VL 列データ線、列出力線
VsD 出力信号検知回路
【特許請求の範囲】
【請求項1】
2次元マトリクス状に配列され、TFTをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記TFTは互いに近接して配置され、該TFTの半導体膜は近接する複数の前記TFTに渡って連続して形成され、
該画素アレイは、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、
を有し、
前記半導体膜が連続して形成された複数の前記TFTのうち、
行方向に近接して配置される各TFTは、該各TFTにそれぞれ接続される2本の前記列信号線を挟んで近接して配置されており、
列方向に近接して配置される各TFTは、前記行共通線を挟んで近接して配置されていることを特徴とする画素アレイ。
【請求項2】
前記TFTを第1のTFTとすると、
1つの画素は、前記第1のTFTに加えて第2のTFTをさらに有しており、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記第2のTFTは互いに近接して配置され、該第2のTFTの半導体膜は近接する複数の前記第2のTFTに渡って連続して形成され、
該画素アレイは、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線をさらに有し、
前記半導体膜が連続して形成された複数の前記第2のTFTのうち、
行方向に近接して配置される各第2のTFTは、前記列共通線を挟んで近接して配置されており、
列方向に近接して配置される各第2のTFTは、前記行共通線を挟んで近接して配置されていることを特徴とする請求項1に記載の画素アレイ。
【請求項3】
前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする請求項1または2に記載の画素アレイ。
【請求項4】
前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする請求項3に記載の画素アレイ。
【請求項5】
前記半導体膜の材料は、有機材料であることを特徴とする請求項1乃至4のいずれか1項に記載の画素アレイ。
【請求項1】
2次元マトリクス状に配列され、TFTをそれぞれ備えた複数の画素を有する画素アレイにおいて、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記TFTは互いに近接して配置され、該TFTの半導体膜は近接する複数の前記TFTに渡って連続して形成され、
該画素アレイは、
前記複数の画素のうち同一の列に配列された複数の前記画素にそれぞれ設けられた前記TFTに接続され、該TFTに信号を供給、または該TFTから信号を読み出す列信号線と、
複数の前記画素の隣接する行間に設けられ、TFTをオフ状態にしうる電圧信号が印加された行共通線と、
を有し、
前記半導体膜が連続して形成された複数の前記TFTのうち、
行方向に近接して配置される各TFTは、該各TFTにそれぞれ接続される2本の前記列信号線を挟んで近接して配置されており、
列方向に近接して配置される各TFTは、前記行共通線を挟んで近接して配置されていることを特徴とする画素アレイ。
【請求項2】
前記TFTを第1のTFTとすると、
1つの画素は、前記第1のTFTに加えて第2のTFTをさらに有しており、
前記複数の画素のうち隣接する所定数の前記画素にそれぞれ設けられた前記第2のTFTは互いに近接して配置され、該第2のTFTの半導体膜は近接する複数の前記第2のTFTに渡って連続して形成され、
該画素アレイは、
複数の前記画素の隣接する列間に設けられ、所定の電圧信号が印加された列共通線をさらに有し、
前記半導体膜が連続して形成された複数の前記第2のTFTのうち、
行方向に近接して配置される各第2のTFTは、前記列共通線を挟んで近接して配置されており、
列方向に近接して配置される各第2のTFTは、前記行共通線を挟んで近接して配置されていることを特徴とする請求項1に記載の画素アレイ。
【請求項3】
前記半導体膜は、半導体材料が溶媒に溶解された溶液を塗布されることによって形成されることを特徴とする請求項1または2に記載の画素アレイ。
【請求項4】
前記半導体膜は、前記溶液を液滴として塗布されることによって形成されることを特徴とする請求項3に記載の画素アレイ。
【請求項5】
前記半導体膜の材料は、有機材料であることを特徴とする請求項1乃至4のいずれか1項に記載の画素アレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【公開番号】特開2013−30788(P2013−30788A)
【公開日】平成25年2月7日(2013.2.7)
【国際特許分類】
【出願番号】特願2012−196879(P2012−196879)
【出願日】平成24年9月7日(2012.9.7)
【分割の表示】特願2007−61647(P2007−61647)の分割
【原出願日】平成19年3月12日(2007.3.12)
【出願人】(000001270)コニカミノルタホールディングス株式会社 (4,463)
【Fターム(参考)】
【公開日】平成25年2月7日(2013.2.7)
【国際特許分類】
【出願日】平成24年9月7日(2012.9.7)
【分割の表示】特願2007−61647(P2007−61647)の分割
【原出願日】平成19年3月12日(2007.3.12)
【出願人】(000001270)コニカミノルタホールディングス株式会社 (4,463)
【Fターム(参考)】
[ Back to top ]