薄膜トランジスタを備えた半導体装置及びその製造方法
【課題】 従来よりも総工程数を減少でき、且つ動作特性及び信頼性を改善することができる半導体装置及びその製造方法を提供することにある。
【解決手段】 基板１０に直接または下地膜１２を介してアイランド状に形成された、活性層として機能する半導体膜４５と、この半導体膜４５内に形成された一対のソース・ドレイン領域２０ａ及び２０ｂとを備える。一対のソース・ドレイン領域２０ａ及び２０ｂは、半導体膜４５のソース・ドレイン領域２０ａ及び２０ｂ以外の部分よりも薄くされており、その厚さの差が１０オングストローム〜１００オングストロームの範囲内に設定されている。
【解決手段】 基板１０に直接または下地膜１２を介してアイランド状に形成された、活性層として機能する半導体膜４５と、この半導体膜４５内に形成された一対のソース・ドレイン領域２０ａ及び２０ｂとを備える。一対のソース・ドレイン領域２０ａ及び２０ｂは、半導体膜４５のソース・ドレイン領域２０ａ及び２０ｂ以外の部分よりも薄くされており、その厚さの差が１０オングストローム〜１００オングストロームの範囲内に設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin-Film Transistor,以下、ＴＦＴという）を備えた半導体装置と、その製造方法に関する。ここに、ＴＦＴとしては、活性層として多結晶シリコン（ポリシリコン）の薄膜を用いたものが好適である。
【背景技術】
【０００２】
液晶表示装置は、一般に、マトリックス状に配置された複数のＴＦＴを持つ基板（以下、ＴＦＴ基板という）と、所定間隔をあけて当該ＴＦＴ基板に対向せしめられた対向基板と、前記ＴＦＴ基板と前記対向基板の間に配置された液晶層とから構成される。ＴＦＴ基板の製造プロセスにおいては、製造歩留りやトランジスタ特性の安定性を確保するという目的から、各工程毎にパターン同士のアライメントを正確に制御することが重要である。
【０００３】
従来の一般的なＴＦＴ基板の製造方法は次のとおりである。すなわち、まず最初に、ガラス基板上にＳｉＯ2、ＳｉＮ、あるいはＳｉＯＮ等からなる下地絶縁膜を形成し、その上にＣＶＤ法等により非晶質シリコン膜を形成する。その後、その非晶質シリコン膜の上に第１感光性レジスト膜を形成してからその感光性レジスト膜に対して選択的露光及び現像を行い、アライメントマーク形成用パターンを持つ第１マスクを得る。そして、この第１マスクを用いて前記非晶質シリコン膜を選択的にエッチングし、第１アライメントマークを形成する。その後、前記第１マスクを剥離する。
【０００４】
次に、固相成長、エキシマレーザー・アニール等の方法により、前記非晶質シリコン膜（前記第１アライメントマークが形成されている）の結晶化を行なって多結晶シリコン膜（以下、ポリシリコン膜ともいう）とする。続いて、前記ポリシリコン膜の上に第２感光性レジスト膜を形成してからその感光性レジスト膜に対して選択的露光及び現像を行い、半導体アイランド（島）形成用パターンと第２アライメントマーク形成用パターンを持つ第２マスクを得る。前記第２感光性レジスト膜を選択的露光する際のアライメントには、前記第１アライメントマークを使用する。
【０００５】
次に、前記第２マスクを用いて前記ポリシリコン膜を選択的にエッチングする。これにより、前記ポリシリコン膜がアイランド状にパターン化されて半導体アイランド（ポリシリコン・アイランド）が形成されるが、それと同時に、前記ポリシリコン膜によって前記第２アライメントマークが形成される。その後、前記第２マスクを剥離する。
【０００６】
続いて、第３感光性レジスト膜を形成してから選択的露光及び現像を行い、不純物注入用パターンを持つ第３マスクを形成する。そして、この第３マスクを用いて、アイランド状にパターン化された前記ポリシリコン膜（ポリシリコン・アイランド）のソース・ドレイン形成領域（ソース・ドレイン領域が形成されるべき領域、以下、Ｓ／Ｄ形成領域ともいう）に選択的に不純物を注入する。これによりポリシリコン・アイランド中に一対のソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）が形成される。さらに、前記第３マスクを剥離してから、エキシマレーザー・アニールや熱アニール等の方法により、前記ポリシリコン膜中に注入された前記不純物の活性化を行う。
【０００７】
その後、ゲート絶縁膜の形成、ゲート電極・配線の形成、層間絶縁膜の形成、コンタクト・ホールの形成、ソース・ドレイン配線の形成を順に行ってＴＦＴを完成する。
【０００８】
上述したように、上記従来のＴＦＴ基板の製造方法では、前記第１アライメントマークだけを形成するために、前記第１感光性レジスト膜の形成・露光・現像、前記非晶質シリコン膜のエッチング、そして前記第１感光性レジスト膜の剥離という五つの工程を実行する必要がある。したがって、総工程数が増加して製造コストが高くなる、という問題がある。そこで、総工程数を低減するために、従来より、例えば特開２００３−３３２３４９号公報に開示されているような対策が提案されている。
【０００９】
特開２００３−３３２３４９号公報に開示された方法は、次のようなものである。すなわち、基板に形成された下地膜の上に非晶質シリコン膜を形成する際に、当該基板の外周部に非晶質シリコン膜が形成されない領域（非晶質シリコン膜不在領域）を設けると共に、その内側に非晶質シリコン膜が形成される領域（非晶質シリコン膜形成領域）を設けておく。前記非晶質シリコン膜不在領域は、非晶質シリコン膜の形成時に前記基板の外周部を覆い隠すことによって形成する。そして、前記非晶質シリコン膜不在領域と前記非晶質シリコン膜形成領域の双方の上に感光性レジスト膜を形成してから、当該レジスト膜の選択的露光及び現像を行うことにより、当該レジスト膜に不純物注入用パターン及びアライメントマーク形成用パターンを形成し、マスクとする。前記不純物注入用パターンは前記非晶質シリコン膜形成領域の上に配置され、前記アライメントマーク形成用パターンは前記非晶質シリコン膜不在領域の上に配置される。
【００１０】
その後、前記マスクを用いて、前記非晶質シリコン膜中に所定の不純物を注入してから、同じマスクを用いて、前記下地膜を選択的にエッチングする。これにより、前記非晶質シリコン膜形成領域にある前記非晶質シリコン膜にＳ／Ｄ形成領域が形成されると同時に、前記非晶質シリコン膜不在領域にある前記下地膜にアライメントマークが形成される。エッチング完了後、前記マスクを剥離する。
【００１１】
特開２００３−３３２３４９号公報に開示された方法では、このようにして、上記従来のＴＦＴ基板の製造方法における前記第１アライメントマーク形成用の五つの工程を省略している。このため、製造コストの上昇を抑制することができる。
【００１２】
また、製造工程の短縮化のために、シリコン膜中に注入された不純物の活性化工程を省略する場合、以下に示す特許第３２１１３４０号公報に開示されているような方法が提案されている。この方法は、絶縁基板上に非晶質シリコン膜を堆積し、この非晶質シリコン膜のＳ／Ｄ形成領域に不純物を注入して不純物注入領域を形成した後、前記不純物注入領域に直接的にエキシマレーザを照射することにより、前記非晶質シリコン膜を多結晶化すると同時に前記不純物注入領域を活性化するものである。この方法（エキシマレーザ・アニール法と呼ばれる）によれば、エキシマレーザ照射により、非晶質シリコン膜の多結晶化とその非晶質シリコン膜中に注入された不純物の活性化の双方を同時に実行できるため、製造工程が短縮される。その結果、製造コストの上昇を防止することができる。
【特許文献１】特開２００３−３３２３４９号公報（請求項１、図１）
【特許文献２】特許第３２１１３４０号公報（請求項１、図１〜図８）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した特開２００３−３３２３４９号公報に記載された方法からも明らかなように、ＴＦＴ基板の製造プロセスを短縮する（総工程数を減少する）ためには、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像で形成したり、非晶質シリコン膜の結晶化とその非晶質シリコン膜中に注入された不純物の活性化とを同時に行ったりすることが有効である。しかし、上記特開２００３−３３２３４９号公報に開示された方法を用いて、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像工程で形成する場合、アライメントマークを基板の外周部にしか形成できないため、前記基板の中央部でのアライメント精度が低下する、という難点がある。
【００１４】
また、アライメントマーク形成用領域を前記基板の外周部に設ける必要があるため、それだけＴＦＴの形成に使用される領域が減少し、その結果、製造コストが上昇する、という難点もある。
【００１５】
さらに、上述した特許第３２１１３４０号公報に記載された方法のように、非晶質シリコン膜のソース・ドレイン形成領域に所望の不純物を注入した後、エキシマレーザ照射によって、当該非晶質シリコン膜の結晶化と注入不純物の活性化とを同時に行う場合、前記所望の不純物と共に当該非晶質シリコン膜の表面近傍に注入される重金属不純物が、当該非晶質シリコン膜の内部に拡散する。そして、この重金属不純物に起因して、当該非晶質シリコン膜を用いて形成されるＴＦＴの特性及び信頼性が低下する、という難点がある。
【００１６】
そこで、本発明の目的は、従来よりも総工程数を減少することができ、しかも動作特性及び信頼性を改善することができる半導体装置及びその製造方法を提供することにある。
【００１７】
本発明の他の目的は、従来よりも高いアライメント精度を確保することができる半導体装置及びその製造方法を提供することにある。
【００１８】
本発明のさらに他の目的は、従来のこの種半導体装置よりも製造コストをいっそう削減できる半導体装置及びその製造方法を提供することにある。
【００１９】
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかであろう。
【課題を解決するための手段】
【００２０】
（１） 本発明の第１の観点では、ＴＦＴを備えた半導体装置が提供される。この半導体装置は、
基板と、
前記基板上に直接または下地膜を介してアイランド状に形成された、活性層として機能する半導体膜と、
前記半導体膜内に形成された一対のＳ／Ｄ領域とを備え、
前記一対のＳ／Ｄ領域が、前記半導体膜の前記一対のＳ／Ｄ領域以外の部分よりも薄くされており、その厚さの差が１０オングストローム〜１００オングストロームの範囲内に設定されていることを特徴とするものである。
【００２１】
ここで、前記厚さの差が、１０オングストローム〜１００オングストロームの範囲内に設定されているのは、次のような理由による。すなわち、最小値が１０オングストロームであるのは、露光装置によるアライメントマークの読み取りが可能な最小深さ（最小の厚さの差）が１０オングストロームだからである。最大値が１００オングストロームであるのは、エキシマレーザ・アニール法で非晶質の前記半導体膜を結晶化する場合に、露光装置による読み取りが可能なレベルにアライメントマークの形状を維持できる最大深さが１００オングストロームだからである。
【００２２】
（２） 本発明の第１の観点の半導体装置では、前記一対のＳ／Ｄ領域の厚さが、前記半導体膜の前記一対のＳ／Ｄ領域以外の部分の厚さよりも１０オングストローム〜１００オングストロームの範囲内の任意の値だけ小さくされている。これは、前記半導体膜の前記一対のＳ／Ｄ領域の表面部分が選択的に除去されていることを意味する。このため、前記半導体膜の前記一対のＳ／Ｄ領域となるべき箇所（ソース・ドレイン形成領域）に所望の不純物を注入する際に、当該所望の不純物と一緒に注入される重金属不純物は、前記一対のＳ／Ｄ形成領域の表面部分の選択的除去に伴って除去される。したがって、エキシマレーザ・アニール法で前記半導体膜の結晶化と当該半導体膜中に導入された不純物の活性化を同時に行う際に、前記重金属不純物が前記一対のＳ／Ｄ領域中に拡散する恐れがない。よって、当該半導体装置（ＴＦＴ）の特性及び信頼性を改善することができる。
【００２３】
さらに、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像で形成すると共に、前記半導体膜の結晶化と当該半導体膜中に注入された不純物の活性化とを同時に行うことにより、総工程数を減少することができる。その結果、製造コストをいっそう削減することができる。
【００２４】
（３） 本発明の第１の観点の半導体装置の好ましい例では、前記半導体膜の外部近傍に当該半導体膜と同一の材料で形成されたアライメントマークをさらに備える。この例では、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、前記アライメントマークが前記半導体膜の外部近傍に設けられているため、前記半導体膜に対してそれより上位のパターンの位置決めする際に、前記アライメントマークを用いることができる。よって、従来よりも高いアライメント精度を得ることができるという利点がある。
【００２５】
本発明の第１の観点の半導体装置の他の好ましい例では、前記アライメントマークの厚さが、前記半導体膜の前記一対のＳ／Ｄ領域以外の部分の厚さと同一とされる。この例では、いっそう高いアライメント精度を得ることができる、という利点がある。
【００２６】
（４） 本発明の第２の観点では、ＴＦＴを備えた半導体装置の製造方法が提供される。この製造方法は、基板上にＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、Ｓ／Ｄ領域用パターン及び第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に不純物を選択的に注入し、もって前記Ｓ／Ｄ領域用パターンによって第１不純物注入領域を形成すると共に、前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域を含む前記非晶質半導体膜にレーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域及び前記第２不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって一対のＳ／Ｄ領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、
前記多結晶半導体膜をエッチングする前記工程において、一対の前記Ｓ／Ｄ領域が前記半導体アイランドの内部に包含されるように形成されることを特徴とするものである。
【００２７】
（５） 本発明の第２の観点の半導体装置の製造方法では、前記第１マスク用のレジスト膜形成、露光、現像及びエッチングという一連の作業を１回行うだけで、表面部分がエッチングされた前記第１不純物注入領域及び前記第２不純物注入領域が得られる。また、エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域を含む前記非晶質半導体膜にレーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域及び前記第２不純物注入領域の内部の前記不純物を活性化するので、当該不純物を活性化するための工程を別に設ける必要がない。よって、本発明の半導体装置の製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる。
【００２８】
また、前記第１マスクを用いて、前記非晶質半導体膜中の前記第１不純物注入領域の表面部分と一対の前記第２不純物注入領域の表面部分とが選択的にエッチング除去されるので、前記非晶質半導体膜への前記不純物の注入の際に当該不純物と共に注入される重金属不純物を確実に除去することができる。このため、重金属不純物が除去されない従来の場合に比べて、一対の前記Ｓ／Ｄ領域を用いて形成されるＴＦＴ（当該半導体装置）の初期の特性ばらつきが改善され、信頼性も向上する。
【００２９】
（６） 本発明の第２の観点の半導体装置の製造方法の好ましい例では、前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される。この例では、前記半導体アイランドを従来よりも高いアライメント精度で形成することができるという利点がある。
【００３０】
本発明の第２の観点の半導体装置の製造方法の他の好ましい例では、前記第２マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される。この例では、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、一対の前記Ｓ／Ｄ領域に近接して前記第１アライメントマークが前記多結晶半導体膜中に設けられると共に、前記半導体アイランドの外部近傍に前記第２アライメントマークが設けられるから、前記半導体アイランドより上位のパターンのアライメントをする際に、前記第２アライメントマークを用いることができる。よって、従来よりも高いアライメント精度で前記半導体アイランドより上位のパターンのアライメントをすることができるという利点がある。
【００３１】
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む。この不純物注入工程は、前記第１マスクを剥離してから行うのが好ましいが、マスクを用いて前記不純物がＴＦＴのチャネル領域のみに選択的に注入されるようにしてもよい。この例では、形成されるＴＦＴの閾値を制御できるという利点がある。
【００３２】
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分にＬＤＤ構造形成のための不純物を注入する工程を含む。この例では、ＬＤＤ構造を持つＴＦＴを形成できるという利点がある。
【００３３】
（７） 本発明の第３の観点では、ＴＦＴを備えた半導体装置の他の製造方法が提供される。この製造方法は、基板上に第１導電型のＴＦＴと第２導電型のＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、前記第１導電型のＴＦＴのＳ／Ｄ領域用パターン及び前記第１導電型のＴＦＴの第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に前記第１導電型の不純物を選択的に注入し、もって前記第１導電型のＴＦＴの前記Ｓ／Ｄ領域用パターンによって第１不純物注入領域を形成すると共に、前記第１導電型のＴＦＴの前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
前記非晶質半導体膜の上に、前記第２導電型のＴＦＴのＳ／Ｄ領域用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記非晶質半導体膜に前記第２導電型の不純物を選択的に注入し、もって前記第２導電型のＴＦＴの前記Ｓ／Ｄ領域用パターンによって第３不純物注入領域を形成する工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域と前記第３不純物注入領域及び前記第４不純物注入領域とを含む前記非晶質半導体膜に、レーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域、前記第２不純物注入領域、前記第３不純物注入領域及び前記第４不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第３マスクを形成する工程と、
前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって前記第１導電型のＴＦＴ用の半導体アイランド及び前記第２導電型のＴＦＴ用の半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって前記第２導電型のＴＦＴの一対のＳ／Ｄ領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、さらに、前記第３不純物注入領域によって前記第２導電型のＴＦＴの一対のＳ／Ｄ領域が形成され、
前記多結晶半導体膜をエッチングする前記工程において、前記第１導電型のＴＦＴの一対の前記Ｓ／Ｄ領域が前記第１導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されると共に、前記第２導電型のＴＦＴの一対の前記Ｓ／Ｄ領域が前記第２導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されることを特徴とするものである。
【００３４】
（８） 本発明の第３の観点の半導体装置の製造方法は、異なる導電型のＴＦＴを同一基板上に形成する点を除いて、本発明の第２の観点の半導体装置の製造方法と同じである。よって、本発明の第２の観点の半導体装置の製造方法と同じ理由により、それと同じ効果が得られることが明らかである。
【００３５】
なお、前記第１アライメントマークは、前記第１導電型のＴＦＴと前記第２導電型のＴＦＴとで共用できるので、前記第２マスクには前記第１アライメントマークに対応するパターンは設けられていない。しかし、前記第２マスクに前記第１アライメントマークに対応するパターンを設けてもよいことは言うまでもない。これは、前記第２アライメントマークについても同様である。
【００３６】
（９） 本発明の第３の観点の半導体装置の製造方法の好ましい例では、前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される。この例では、前記半導体アイランドを従来よりも高いアライメント精度で形成することができるという利点がある。
【００３７】
本発明の第３の観点の半導体装置の製造方法の他の好ましい例では、前記第３マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される。この例では、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、二対の前記Ｓ／Ｄ領域に近接して前記第１アライメントマークが前記多結晶半導体膜中に設けられると共に、前記半導体アイランドの外部近傍に前記第２アライメントマークが設けられるから、前記半導体アイランドより上位のパターンのアライメントをする際に前記第２アライメントマークを用いることができる。よって、従来よりも高いアライメント精度で前記半導体アイランドより上位のパターンのアライメントをすることができるという利点がある。
【００３８】
本発明の第３の観点の半導体装置の製造方法のさらに他の好ましい例では、前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む。この不純物注入工程は、マスクを用いて前記不純物が前記第１導電型のＴＦＴと前記第２導電型のＴＦＴのチャネル領域のみに選択的に注入されるようにしてもよいし、前記非晶質半導体膜の全体に注入されるようにしてもよい。この例では、形成される両ＴＦＴの閾値を制御できるという利点がある。
【発明の効果】
【００３９】
本発明の半導体装置及びその製造方法によれば、（ａ）従来よりも総工程数を減少することができ、しかも動作特性及び信頼性を改善することができる、（ｂ）従来よりも高いアライメント精度を確保することができる、（ｃ）従来のこの種半導体装置よりも製造コストをいっそう削減できる、という効果が得られる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
【００４１】
（第１実施形態の半導体装置の構成）
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。図１（ｂ）は、当該半導体装置のアイランド（島）状にパターン化されたポリシリコン膜（ポリシリコン・アイランド）と第２アライメントマークの概略レイアウトを示す平面図である。
【００４２】
本実施形態に係る半導体装置１は、図１（ａ）及び（ｂ）に示すように、矩形のガラス基板１０の上に下地膜１２が形成されており、その下地膜１２の上に島状にパターン化されたポリシリコン膜（ポリシリコン・アイランド）４５と、一対の第２アライメントマーク４７ａ及び４７ｂが形成されている。ポリシリコン・アイランド４５の中央には、チャネル領域２０ｃが形成されており、その両側には一対のＳ／Ｄ領域２０ａ及び２０ｂが形成されている。つまり、チャネル領域２０ｃは、一対のＳ／Ｄ領域２０ａ及び２０ｂによって挟まれている。Ｓ／Ｄ領域２０ａの左側には、Ｓ／Ｄ領域２０ａから少し離れて第２アライメントマーク４７ａが形成されている。Ｓ／Ｄ領域２０ｂの右側には、Ｓ／Ｄ領域２０ｂから少し離れて第２アライメントマーク４７ｂが形成されている。
【００４３】
Ｓ／Ｄ領域２０ａ及び２０ｂの厚さＴａ及びＴｂは、いずれも、ポリシリコン・アイランド４５の厚さＴｃより薄くなっている。すなわち、Ｔａ＝Ｔｂ＞Ｔｃである。第２アライメントマーク４７ａ及び４７ｂの厚さは、ポリシリコン・アイランド４５の厚さＴｃと同一である。
【００４４】
ポリシリコン・アイランド４５の厚さＴｃと、Ｓ／Ｄ領域２０ａ及び２０ｂの厚さＴａ及びＴｂとの差ΔＴａ（＝Ｔｃ−Ｔａ）及びΔＴｂ（＝Ｔｃ−Ｔｂ）は、いずれも、１０オングストローム〜１００オングストロームの範囲内に設定されている。すなわち、
１０オングストローム≦ΔＴａ≦１００オングストローム
１０オングストローム≦ΔＴｂ≦１００オングストローム
ΔＴａ＝ΔＴｂ
である。
【００４５】
ΔＴａ及びΔＴｂが１０オングストローム〜１００オングストロームの範囲内に設定されているのは、次のような理由による。すなわち、ΔＴａ及びΔＴｂの最小値が１０オングストロームであるのは、現行の露光装置による第２アライメントマーク４７ａ及び４７ｂの読み取りが可能な、第２アライメントマーク４７ａ及び４７ｂの厚さＴｃ（これはポリシリコン・アイランド４５の厚さに等しい）を基準とする最小深さ（最小の厚さの差）が、１０オングストロームだからである。また、ΔＴａ及びΔＴｂの最大値が１００オングストロームであるのは、エキシマレーザ・アニール法で非晶質シリコン膜を結晶化してポリシリコン膜を形成する場合（後にこれをパターン化してポリシリコン・アイランド４５とする）に、現行の露光装置による読み取りが可能なレベルに第２アライメントマーク４７ａ及び４７ｂの形状を維持できる最大深さが１００オングストロームだからである。
【００４６】
なお、これらの読み取り可能条件を満たしていれば、第２アライメントマーク４７ａ及び４７ｂの厚さは、ポリシリコン・アイランド４５の厚さＴｃと同一でなくてもよいし、ΔＴａ≠ΔＴｂであってもよい。
【００４７】
ポリシリコン・アイランド４５と一対の第２アライメントマーク４７ａ及び４７ｂは、下地膜１２の上に形成されたゲート絶縁膜５０で覆われている。このゲート絶縁膜５０は、基板１０の全面を覆っている。ゲート絶縁膜５０の上には、ゲート電極・配線５５が形成されている。ゲート電極・配線５５は、アイランド４５のチャネル領域２０ｃの全面と重なり合うように形成されており、チャネル領域２０ｃと重なっている部分がＴＦＴのゲート電極として機能し、他の部分がゲート配線として機能する。ゲート電極・配線５５は、ゲート絶縁膜５０上に形成された厚い層間絶縁膜６０で覆われている。層間絶縁膜６０は、基板１０の全面を覆っており、その表面は平坦化されている。
【００４８】
一対のＳ／Ｄ領域２０ａ及び２０ｂとゲート絶縁膜５０ゲート電極・配線５５は、ＴＦＴを構成している。
【００４９】
層間絶縁膜６０の上には、パターン化された金属膜からなる一対のソース・ドレイン配線（Ｓ／Ｄ配線）７０ａ及び７０ｂが形成されている。Ｓ／Ｄ配線７０ａは、ゲート絶縁膜５０と層間絶縁膜６０の双方を貫通するコンタクトホール６５ａ内の導電性プラグを介して、Ｓ／Ｄ領域２０ａに機械的・電気的に接続されている。同様に、Ｓ／Ｄ配線７０ｂは、ゲート絶縁膜５０と層間絶縁膜６０の双方を貫通するコンタクトホール６５ｂ内の導電性プラグを介して、Ｓ／Ｄ領域２０ｂに機械的・電気的に接続されている。
【００５０】
以上述べたように、図１（ａ）及び（ｂ）に示した本発明の第１実施形態の半導体装置では、一対のＳ／Ｄ領域２０ａ及び２０ｂの厚さＴａ及びＴｂが、アイランド状にパターン化されたポリシリコン膜（ポリシリコン・アイランド）４５のＳ／Ｄ領域２０ａ及び２０ｂ以外の部分（すなわちチャネル領域２０ｃ）の厚さＴｃよりも１０オングストローム〜１００オングストロームの範囲内に設定された任意の値だけ小さくされている。これは、ポリシリコン・アイランド４５のＳ／Ｄ領域２０ａ及び２０ｂの表面部分のみが選択的に除去されていることを意味する。
【００５１】
このため、ポリシリコン・アイランド４５のＳ／Ｄ領域２０ａ及び２０ｂとなるべき箇所（つまりＳ／Ｄ形成領域）に所望の不純物を導入する際に、当該所望の不純物と一緒に導入される重金属不純物が、Ｓ／Ｄ形成領域の表面部分の選択的除去に伴って除去される。したがって、エキシマレーザ・アニール法で非晶質シリコン膜の結晶化とその中に導入された不純物の活性化を同時に行う際に、前記重金属不純物がＳ／Ｄ領域２０ａ及び２０ｂ中に拡散する恐れがない。よって、重金属不純物が除去されない従来の場合に比べて、Ｓ／Ｄ領域２０ａ及び２０ｂを用いて形成されるＴＦＴ（つまり当該半導体装置１）の初期の特性ばらつきが改善され、信頼性も向上する。つまり、当該ＴＦＴ（半導体装置１）の動作特性及び信頼性を改善することができる。
【００５２】
また、上述した特開２００３−３３２３４９号公報に記載されたような、アライメントマークが基板１０の外周部に選択的に形成される場合とは異なり、一対の第２アライメントマーク４７ａ及び４７ｂがポリシリコン・アイランド４５の一対のＳ／Ｄ領域２０ａ及び２０ｂのそれぞれに近接して設けられている。（換言すれば、ＴＦＴの各々に対して一対の第２アライメントマーク４７ａ及び４７ｂが設けられている。）このため、ゲート電極・配線５５を形成する際のアライメントに、上記特開２００３−３３２３４９号公報に記載の方法における「非晶質シリコン膜形成領域」に対応する箇所に配置された第２アライメントマーク４７ａ及び４７ｂを用いることができるから、従来よりも高いアライメント精度でゲート電極・配線５５等の上位パターンを形成することができる。
【００５３】
さらに、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像で形成すると共に、非晶質シリコン膜の結晶化によるポリシリコン膜４５の形成とその中に注入された不純物の活性化とを同時に行うことにより、露光・現像工程数の削減を通じて総工程数の減少ができる。よって、製造コストをいっそう削減することができる。
【００５４】
なお、上記構成の半導体装置１では、ゲート電極・配線５５等の上位パターンを形成する際に従来よりも高いアライメント精度が得られないことになるが、一対の第２アライメントマーク４７ａ及び４７ｂを省略することもできる。
【００５５】
（第１実施形態の半導体装置の製造方法）
次に、図２（ａ）〜図５（ｍ）を参照しながら、上記構成を持つ本発明の第１実施形態に係る半導体装置の製造方法について説明する。
【００５６】
最初に、図２（ａ）に示すように、所望の大きさのガラス基板１０の上に下地膜１２を形成する。この下地膜１２は、ガラス基板１０中の不純物に起因する汚染を防止する目的で形成されるものであり、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮx）、シリコン酸窒化膜（ＳｉＮＯ）、あるいはシリコン酸化膜とシリコン窒化膜の積層体で構成される。下地膜１２の膜厚は、１０００〜５０００オングストロームの範囲で任意に設定されるが、ここでは５０００オングストロームのＳｉＯ2膜とする。
【００５７】
次に、図２（ｂ）に示すように、下地膜12の上に、LPCVD法（Low-Pressure Chemical Vapor Deposition、低圧ＣＶＤ法）またはPECVD法（Plasma-Enhanced Chemical Vapor Deposition、プラズマＣＶＤ法）によって非晶質シリコン膜１４を形成する。この非晶質シリコン膜１４は、ＴＦＴの活性層として使用されるため、リーク電流値を低く抑えるという観点からすると、膜厚は薄いほうがよいが、後で行なう結晶化工程のプロセスマージンを考慮すると、膜厚は３００〜３０００オングストロームの範囲内で設定するのが好ましい。ここでは６００オングストロームとする。
【００５８】
次に、図２（ｃ）に示すように、塗布法により非晶質シリコン膜１４の上に所望厚さの感光性レジスト膜を形成し、これを露光・現像することによりパターン化して、一対の第１アライメントマーク１８ａ及び１８ｂと一対のＳ／Ｄ領域２０ａ及び２０ｂを形成するためのマスク１６を形成する。マスク１６は、一対の第１アライメントマーク１８ａ及び１８ｂに対応する透孔１６ｃ及び１６ｄと、一対のＳ／Ｄ領域２０ａ及び２０ｂに対応する透孔１６ａ及び１６ｂとを有している。
【００５９】
次に、このマスク１６を用いて、図２（ｄ）に示すように、非晶質シリコン膜１４の内部に選択的に所望の不純物（例えば硼素）を注入する。この時のドース量は、１×１０15ｃｍ-2とする。これにより、マスク１６の透孔１６ａ、１６ｂ、１６ｃ及び１６ｄを介して不純物が注入され、非晶質シリコン膜１４の内部に一対の不純物注入領域２０ａ’及び２０ｂ’が形成されるが、同時に一対の不純物注入領域１８ａ’及び１８ｂ’も形成される。一対の不純物注入領域１８ａ’及び１８ｂ’が一対の不純物注入領域２０ａ’及び２０ｂ’毎に形成される点で、上述した特開２００３−３３２３４９号公報に記載された場合（つまり、アライメントマークが基板の外周部のみに選択的に形成される）とは異なる。その結果、不純物注入領域１８ａ’及び１８ｂ’（すなわち第１アライメントマーク１８ａ及び１８ｂ）を利用して行う次の露光工程（ポリシリコン・アイランド形成用）のアライメント精度を高めることができる利点がある。
【００６０】
図２（ｄ）の工程における不純物の注入深さは、非晶質シリコン膜１４の膜厚のほぼ全体に及ぶように設定されており、後工程で行われる当該不純物に対する活性化によって、当該注入不純物は非晶質シリコン膜１４の膜厚の全体に及ぶ。また、図２（ｄ）の工程で、不純物注入領域２０ａ’及び２０ｂ’の近傍に不純物注入領域１８ａ’及び１８ｂ’がそれぞれ形成されるが、これら不純物注入領域１８ａ’及び１８ｂ’はＴＦＴの特性には影響を与えない。不純物注入領域１８ａ’及び１８ｂ’は、後の工程で除去されるからである。
【００６１】
次に、図３（ｅ）に示すように、同じマスク１６を用いて、非晶質シリコン膜１４の不純物注入領域１８ａ’及び１８ｂ’の表面部分と不純物注入領域２０ａ’及び２０ｂ’の表面部分を選択的にエッチングする。エッチング完了後、マスク１６を剥離する。ここでは、表面部分がエッチング除去された不純物注入領域１８ａ’及び１８ｂ’を、それぞれ不純物注入領域１８ａ”及び１８ｂ”と表示する。また、表面部分がエッチング除去された不純物注入領域２０ａ’及び２０ｂ’を、それぞれ不純物注入領域２０ａ”及び２０ｂ”と表示する。
【００６２】
この工程でエッチング除去する深さは、１０〜１００オングストロームの範囲内で任意に設定する。これは、現行の露光装置による第１アライメントマーク１８ａ及び１８ｂの読み取りが可能な最小深さが１０オングストロームであること、そして、後述する非晶質シリコン膜１４の結晶化をエキシマレーザー・アニール（Excimer Laser Annealing）法（以下、ＥＬＡ法という）で行う場合に、現行の露光装置による読み取りが可能なレベルに第１アライメントマーク１８ａ及び１８ｂの形状を維持できる最大深さが１００オングストロームだからである。ここでは、エッチングする深さは５０オングストロームとする。
【００６３】
以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、表面部分がエッチングされた不純物注入領域１８ａ”及び１８ｂ”と表面部分がエッチングされた不純物注入領域２０ａ”及び２０ｂ”が得られる。
【００６４】
図３（ｅ）に示されているように、後にＳ／Ｄ領域となる不純物注入領域２０ａ”及び２０ｂ”の表面部分が選択的にエッチング除去されていることから、前記所望の不純物注入の際に当該不純物と共に注入される重金属不純物が除去される。このため、当該Ｓ／Ｄ領域を用いて形成されるＴＦＴ（当該半導体装置）の初期の特性ばらつきが、重金属不純物が除去されない従来の場合に比べて１０％以上改善することが分かった。また信頼性についても、当該重金属不純物が除去されない従来の場合に比べて2倍以上に向上することが分かった。
【００６５】
次に、図３（ｆ）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４（不純物注入領域１８ａ”及び１８ｂ”と不純物注入領域２０ａ”及び２０ｂ”を含む）の全面に照射してこれを結晶化し、ポリシリコン膜３５を得る。この時、エキシマレーザ光Ｂによって、不純物注入領域２０ａ”及び２０ｂ”に注入された不純物（硼素）が活性化されるから、当該不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、不純物注入領域１８ａ”及び１８ｂ”はそれぞれ第１アライメントマーク１８ａ及び１８ｂとなり、不純物注入領域２０ａ”及び２０ｂ”はそれぞれＳ／Ｄ領域２０ａ及び２０ｂとなる。
【００６６】
次に、図３（ｇ）に示すように、ポリシリコン膜３５上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５と第２アライメントマーク４７ａ及び４７ｂを形成するためのマスク３９を形成する。このマスク３９は、ポリシリコン・アイランド４５形成用の部分４０と、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１８ａ及び１８ｂを用いて行なうが、第１アライメントマーク１８ａ及び１８ｂはＳ／Ｄ領域２０ａ及び２０ｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【００６７】
ここでは、説明を簡単にするために、基板１０上に一つのＴＦＴ（一対のＳ／Ｄ領域２０ａ及び２０ｂと１個のゲート電極・配線５５）が形成される場合について説明しているが、実際は基板１０上に多数のＴＦＴがマトリックス状に形成・配置される。本実施形態では、第１アライメントマーク１８ａ及び１８ｂが対応するＳ／Ｄ領域２０ａ及び２０ｂの近傍に形成されるので、ＴＦＴすなわちＳ／Ｄ領域２０ａ及び２０ｂのレイアウトに伴って、第１アライメントマーク１８ａ及び１８ｂのレイアウトも基板１０の全面に及ぶ。このため、基板１０の全面にわたって±０．１μｍ以内の精度でアライメントが可能である。これに対し、特開２００３−３３２３４９号公報に記載された方法では、アライメントマークが基板の外周部のみに配置されるため、当該基板の内側におけるアライメント精度は±０．３μｍ以上となり、本実施形態に比べてかなり劣化する。
【００６８】
次に、図３（ｈ）に示すように、マスク３９を用いて、ポリシリコン膜３５を選択的にエッチングし、島状にパターン化されたポリシリコン膜３５すなわちポリシリコン・アイランド４５を得る。この時、ポリシリコン・アイランド４５の左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５は、一対のＳ／Ｄ領域２０ａ及び２０ｂを含んでおり、Ｓ／Ｄ領域２０ａ及び２０ｂの間の部分がチャネル領域２０ｃとなる。
【００６９】
次に、図４（ｉ）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５と第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでおり、その膜厚は１０００オングストロームである。ゲート絶縁膜５０は、シリコン酸化膜（ＳｉＯ2）やシリコン窒化膜（ＳｉＮx）やシリコン酸窒化膜（ＳｉＯＮ）やシリコン酸化膜とシリコン窒化膜の積層膜のいずれかで形成すればよいが、ここではＳｉＯ2膜で形成する。
【００７０】
次に、図４（ｊ）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５を形成する。ゲート電極・配線５５は、Ｓｉ、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、ＷＳｉなどの導電性材料で形成できるが、ここでは膜厚２０００オングストロームのＣｒ膜を用いて形成する。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５と第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【００７１】
次に、図４（ｋ）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでおり、膜厚４０００オングストロームのＳｉＯ2膜で形成されている。層間絶縁膜６０の表面は公知の方法で平坦化される。
【００７２】
次に、図４（ｌ）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５の一対のＳ／Ｄ領域２０ａ及び２０ｂにまで到達している。
【００７３】
次に、図５（ｍ）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、Ｓ／Ｄ領域２０ａ及び２０ｂに機械的・電気的に接続されている。図５（ｍ）の構成は、図１のそれと同じである。
【００７４】
以上の工程を経て、ポリシリコン膜３５を活性層に用いたＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第１実施形態の半導体装置１が得られる。
【００７５】
上述した本発明の第１実施形態の半導体装置１の製造方法では、マスク１６用のレジスト膜形成、露光、現像、不純物注入及びエッチング（図２（ｃ）〜図３（ｅ）の工程を参照）という一連の作業を１回行うだけで、表面部分がエッチングされた不純物注入領域１８ａ”及び１８ｂ”と表面部分がエッチングされた不純物注入領域２０ａ”及び２０ｂ”が得られる。また、不純物が注入された非晶質シリコン膜１４の全面にエキシマレーザ光Ｂを照射してこれを結晶化し、ポリシリコン膜３５を形成する（図３（ｆ）の工程を参照）ので、非晶質シリコン膜１４の結晶化と同時に、不純物注入領域２０ａ”及び２０ｂ”（これらは後にＳ／Ｄ領域２０ａ及び２０ｂとなる）に注入された不純物が活性化される。このため、当該不純物を活性化するための工程を別に設ける必要がない。よって、本発明の第１実施形態の半導体装置１の製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる。
【００７６】
また、後にＳ／Ｄ領域２０ａ及び２０ｂとなる不純物注入領域２０ａ”及び２０ｂ”の表面部分が選択的にエッチング除去される（図３（ｅ）の工程を参照）ことから、前記所望の不純物注入の際に当該不純物と共に注入される重金属不純物を確実に除去することができる。このため、重金属不純物が除去されない従来の場合に比べて、Ｓ／Ｄ領域２０ａ及び２０ｂを用いて形成されるＴＦＴ（半導体装置１）の初期の特性ばらつきが改善され、信頼性も向上する。つまり、当該ＴＦＴ（半導体装置１）の動作特性及び信頼性を改善することができる。
【００７７】
さらに、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、一対のＳ／Ｄ領域２０ａ及び２０ｂとに近接して一対の第１アライメントマーク１８ａ及び１８ｂがポリシリコン膜３５中に設けられていると共に、ポリシリコン・アイランド４５の外部近傍に一対の第２アライメントマーク４７ａ及び４７ｂが設けられるから、ポリシリコン膜３５中のＳ／Ｄ領域２０ａ及び２０ｂあるいはポリシリコン・アイランド４５に対してそれより上位のパターンのアライメントをする際に、第１アライメントマーク１８ａ及び１８ｂと第２アライメントマーク４７ａ及び４７ｂを用いることができる。よって、従来よりも高いアライメント精度を得ることができる。
【００７８】
（第２実施形態の半導体装置の製造方法）
次に、図６（ａ）〜図７（ｉ）を参照しながら、本発明の第２実施形態に係る半導体装置の製造方法について説明する。第２実施形態の製造方法は、ＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を、第１実施形態の製造方法に追加したものに相当する。したがって、この製造方法で得られる半導体装置１ａは、第１実施形態の半導体装置１において、ＴＦＴのチャネル領域に閾値制御用の不純物注入部分を追加したものに相当する。
【００７９】
最初に、第１実施形態の製造方法における図２（ａ）〜図３（ｅ）の工程を実施する。これにより、図３（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去された不純物注入領域１８ａ”及び１８ｂ”と、表面部分がエッチング除去された不純物注入領域２０ａ”及び２０ｂ”が形成される。この工程でエッチング除去する深さは、第１実施形態と同様に、１０〜１００オングストロームの範囲内で任意に設定されるが、ここでは５０オングストロームとする。以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、表面部分がエッチングされた不純物注入領域１８ａ”及び１８ｂ”と表面部分がエッチングされた不純物注入領域２０ａ”及び２０ｂ”が得られる。
【００８０】
次に、マスク１６を剥離してから、ＴＦＴの閾値を制御するための不純物（例えば硼素）を、１×１０12ｃｍ-2のドース量で非晶質シリコン膜１４の内部に注入する。この不純物注入は、基板１０の全面にわたって行うので、不純物注入領域１８ａａ”及び１８ｂｂ”と不純物注入領域２０ａａ”及び２０ｂｂ”に閾値制御用不純物（硼素）が注入されると共に、これら領域以外の部分にも当該閾値制御用不純物が注入される。ここでは、当該閾値制御用不純物が注入された不純物注入領域１８ａ”及び１８ｂ”を、それぞれ１８ａａ”及び１８ｂｂ”と表す。また、当該閾値制御用不純物が注入された不純物注入領域２０ａ”及び２０ｂ”を、それぞれ２０ａａ”及び２０ｂｂ”と表す。不純物注入領域１８ａａ”、１８ｂｂ”、２０ａａ”及び２０ｂｂ”以外の非晶質シリコン膜１４の当該閾値制御用不純物が注入された部分を、１４ａで表す。この時の状態は図６（ａ）のようになる。
【００８１】
ここで注入される閾値制御用の不純物（硼素）の濃度は、不純物注入領域１８ａａ”及び１８ｂｂ”と不純物注入領域２０ａａ”及び２０ｂｂ”に注入される不純物のそれよりも一桁以上低いので、当該閾値制御用不純物はＴＦＴの動作には影響を与えない。
【００８２】
次に、第１実施形態における図３（ｆ）と同様に、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４（不純物注入領域１８ａａ”及び１８ｂｂ”と不純物注入領域２０ａａ”及び２０ｂｂ”と不純物注入領域１４ａを含む）の全面に照射してこれを結晶化し、ポリシリコン膜３５ａを得る（図６（ｂ）を参照）。この時、エキシマレーザ光Ｂによって、不純物注入領域２０ａａ”及び２０ｂｂ”に注入された不純物（硼素）が活性化されるから、当該不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、不純物注入領域１８ａａ”及び１８ｂｂ”はそれぞれ第１アライメントマーク１８ａａ及び１８ｂｂとなり、不純物注入領域２０ａａ”及び２０ｂｂ”はそれぞれＳ／Ｄ領域２０ａａ及び２０ｂｂとなる。不純物注入領域１４ａは、不純物注入領域３５ａａとなる。
【００８３】
それ以後の工程は、第１実施形態での工程と同じである。すなわち、図６（ｃ）（図３（ｇ）を参照）に示すように、ポリシリコン膜３５上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５ａと第２アライメントマーク４７ａａ及び４７ｂｂを形成するためのマスク３９ａを形成する。このマスク３９ａは、ポリシリコン・アイランド４５ａ形成用の部分４０ａと、第２アライメントマーク４７ａａ及び４７ｂｂ形成用の部分４２ａａ及び４２ｂｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１８ａａ及び１８ｂｂを用いて行なうが、第１アライメントマーク１８ａａ及び１８ｂｂはＳ／Ｄ領域２０ａａ及び２０ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【００８４】
ここでは、説明を簡単にするために、基板１０上に一つのＴＦＴ（一対のＳ／Ｄ領域２０ａａ及び２０ｂｂと１個のゲート電極・配線５５）が形成される場合について説明しているが、実際は基板１０上に多数のＴＦＴがマトリックス状に形成・配置される。本実施形態では、第１アライメントマーク１８ａａ及び１８ｂｂが対応するＳ／Ｄ領域２０ａａ及び２０ｂｂの近傍に形成されるので、ＴＦＴすなわちＳ／Ｄ領域２０ａａ及び２０ｂｂのレイアウトに伴って、第１アライメントマーク１８ａａ及び１８ｂｂのレイアウトも基板１０の全面に及ぶ。このため、基板１０の全面にわたって±０．１μｍ以内の精度でアライメントが可能である。これに対し、特開２００３−３３２３４９号公報に記載された方法では、アライメントマークが基板の外周部のみに配置されるため、当該基板の内側におけるアライメント精度は±０．３μｍ以上となり、本実施形態に比べてかなり劣化する。
【００８５】
次に、図６（ｄ）（図３（ｈ）を参照）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ａを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ａすなわちポリシリコン・アイランド４５ａを得る。この時、ポリシリコン・アイランド４５ａの左右の近傍に一対の第２アライメントマーク４７ａａ及び４７ｂｂが同時に形成される。ポリシリコン・アイランド４５ａは、一対のＳ／Ｄ領域２０ａａ及び２０ｂｂを含んでおり、Ｓ／Ｄ領域２０ａａ及び２０ｂｂの間の部分がチャネル領域２０ｃｃとなる。
【００８６】
次に、図７（ｅ）（図４（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０（膜厚１０００オングストロームのＳｉＯ2膜）を形成し、ポリシリコン・アイランド４５ａと第２アライメントマーク４７ａａ及び４７ｂｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同じ材料・膜厚で形成すればよい。
【００８７】
次に、図７（ｆ）（図４（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５を形成する。ゲート電極・配線５５は、第１実施形態と同様に、膜厚２０００オングストロームのＣｒ膜で形成すればよい。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５ａと第２アライメントマーク４７ａａ及び４７ｂｂを用いて行う。
【００８８】
次に、図７（ｇ）（図４（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜（膜厚４０００オングストロームのＳｉＯ2膜）６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０の表面は公知の方法で平坦化される。
【００８９】
次に、図７（ｈ）（図４（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５ａの一対のＳ／Ｄ領域２０ａａ及び２０ｂｂにまで到達している。
【００９０】
次に、図７（ｉ）（図５（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、Ｓ／Ｄ領域２０ａａ及び２０ｂｂに機械的・電気的に接続されている。
【００９１】
以上の工程を経て、ポリシリコン膜３５ａを活性層に用いたＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第１実施形態の半導体装置１ａが得られる。この半導体装置１ａは、ＴＦＴのチャネル領域２０ｃｃの表面部分と、第２アライメントマーク４７ａａ及び４７ｂｂの表面部分に、それぞれ不純物注入領域３５ａａが形成されている点を除き、第１実施形態の半導体装置１と同じ構成である。
【００９２】
上述した本発明の第２実施形態の半導体装置１ａの製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ａの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ａ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られる。また、それらの効果に加えて、（ｄ）ＴＦＴの閾値を良好に制御できる、という効果もある。
【００９３】
（第３実施形態の半導体装置の製造方法）
次に、図８（ａ）〜図１１（ｍ）を参照しながら、本発明の第３実施形態に係る半導体装置の製造方法について説明する。第３実施形態の製造方法は、一方の導電型（ｎチャネルまたはｐチャネル）のＴＦＴのみを形成する第１実施形態の製造方法において、双方の導電型（ｎチャネル及びｐチャネル）のＴＦＴを形成するようにしたものに相当する。したがって、この製造方法で得られる半導体装置１ｂは、第１実施形態の半導体装置１を相補型に構成したものに相当する。
【００９４】
最初に、図８（ａ）に示すように、所望の大きさのガラス基板１０の上に下地膜１２（膜厚５０００オングストロームのＳｉＯ2膜）を形成し、その上に非晶質シリコン膜１４（膜厚６００オングストローム）を形成する。その後、塗布法により非晶質シリコン膜１４の上に所望厚さの感光性レジスト膜を形成し、これを露光・現像することによりパターン化して、一対の第１アライメントマーク１９Ａａ及び１９Ａｂと、ｎチャネルＴＦＴ用の一対のＳ／Ｄ領域２０ａ及び２０ｂを形成するためのマスク１７Ａを形成する。これらは第１実施形態の製造方法と同じ方法で製造される。マスク１７Ａは、一対の第１アライメントマーク１９Ａａ及び１９Ａｂに対応する透孔１７Ａｃ及び１７Ａｄと、一対のＳ／Ｄ領域２１Ａａ及び２１Ａｂに対応する透孔１７Ａａ及び１７Ａｂとを有している。
【００９５】
次に、このマスク１７Ａを用いて、図８（ｂ）に示すように、非晶質シリコン膜１４の内部に選択的に所望のｎ型不純物（例えば燐）を注入する。ドース量は、１×１０15ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部に一対のｎ型不純物注入領域２１Ａａ’及び２１Ａｂ’が形成されるが、同時に一対のｎ型不純物注入領域１９Ａａ’及び１９Ａｂ’も形成される。一対のｎ型不純物注入領域１９Ａａ’及び１９Ａｂ’が一対の不純物注入領域２１Ａａ’及び２１Ａｂ’毎に形成される点で、上述した特開２００３−３３２３４９号公報に記載された場合（つまり、アライメントマークが基板の外周部に選択的に形成される）とは異なる。その結果、不純物注入領域１９Ａａ’及び１９Ａｂ’（すなわち第１アライメントマーク１９Ａａ及び１９Ａｂ）を利用して行う次の露光工程（ポリシリコン・アイランド形成用）のアライメント精度を高めることができる利点がある。
【００９６】
図８（ｂ）の工程におけるｎ型不純物（燐）の注入深さは、非晶質シリコン膜１４の膜厚のほぼ全体に及ぶように設定されており、後工程で行われる当該不純物に対する活性化によって、当該注入不純物は非晶質シリコン膜１４の膜厚の全体に及ぶ。また、図８（ｂ）の工程で、不純物注入領域２１Ａａ’及び２１Ａｂ’の近傍に不純物注入領域１９Ａａ’及び１９Ａｂ’がそれぞれ形成されるが、これら不純物注入領域１９Ａａ’及び１９Ａｂ’はＴＦＴの特性には影響を与えない。不純物注入領域１９Ａａ’及び１９Ａｂ’は、後の工程で除去されるからである。
【００９７】
次に、図８（ｃ）に示すように、同じマスク１７Ａを用いて、非晶質シリコン膜１４の不純物注入領域１９Ａａ’及び１９Ａｂ’の表面部分と不純物注入領域２１Ａａ’及び２１Ａｂ’の表面部分を選択的にエッチングする。エッチング完了後、マスク１７Ａを剥離する。ここでは、表面部分がエッチング除去された不純物注入領域１９Ａａ’及び１９Ａｂ’を、それぞれ不純物注入領域１９Ａａ”及び１９Ａｂ”と表示する。また、表面部分がエッチング除去された不純物注入領域２１Ａａ’及び２１Ａｂ’を、それぞれ不純物注入領域２１Ａａ”及び２１Ａｂ”と表示する。
【００９８】
この工程でエッチング除去する深さは、第１実施形態の場合と同様に、５０オングストロームとする。
【００９９】
以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、表面部分がエッチングされたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と表面部分がエッチングされたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”が、非晶質シリコン膜１４の内部に得られる。その後、マスク１７Ａを剥離する。
【０１００】
図８（ｃ）に示されているように、後にｎ型Ｓ／Ｄ領域となるｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”の表面部分が選択的にエッチング除去されていることから、前記所望のｎ型不純物注入の際に当該不純物と共に注入される重金属不純物が除去される。このため、当該Ｓ／Ｄ領域を用いて形成されるＴＦＴの初期の特性ばらつきが、重金属不純物が除去されない従来の場合に比べて１０％以上改善する。また信頼性についても、当該重金属不純物が除去されない従来の場合に比べて2倍以上に向上する。
【０１０１】
次に、図９（ｄ）に示すように、非晶質シリコン膜１４の上に所望厚さの感光性レジスト膜を形成し、これを露光・現像することによりパターン化して、一対のｐチャネルＴＦＴ用の一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを形成するためのマスク１７Ｂを形成する。マスク１７Ｂは、マスク１７Ａと同じ方法で製造される。マスク１７Ｂは、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに対応する透孔１７Ｂａ及び１７Ｂｂとを有している。
【０１０２】
次に、このマスク１７Ｂを用いて、図９（ｅ）に示すように、非晶質シリコン膜１４の内部に選択的に所望のｐ型不純物（例えば硼素）を注入する。この時のドース量は、１×１０15ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部に一対のｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’が形成される。ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’の表面部分は、エッチングされない。
【０１０３】
図９（ｅ）の工程におけるｐ型不純物（硼素）の注入深さは、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを形成するのに必要な深さに設定され、図８（ｂ）の工程におけるｎ型不純物の注入深さよりも小さくなっている。これは、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’の表面部分はエッチングされないからである。
【０１０４】
以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’（これらの表面部分はエッチングされていない）が、非晶質シリコン膜１４の内部に得られる。その後、マスク１７Ｂを剥離する。
【０１０５】
次に、図９（ｆ）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４（ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”とｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”とｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’を含む）の全面に照射してこれを結晶化し、ポリシリコン膜３５ｂを得る。この時、エキシマレーザ光Ｂによって、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”に注入されたｎ型不純物（燐）とｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’に注入されたｐ型不純物（硼素）が活性化されるから、これらの不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”はそれぞれ第１アライメントマーク１９Ａａ及び１９Ａｂとなり、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”はそれぞれｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなり、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’はそれぞれｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる。
【０１０６】
次に、図９（ｇ）に示すように、ポリシリコン膜３５ｂ上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５ａ及び４５ｂと第２アライメントマーク４７ａ及び４７ｂを形成するためのマスク３９ａを形成する。このマスク３９ａは、ポリシリコン・アイランド４５ａ形成用の部分４０ａ（ｎチャネルＴＦＴ用）と、ポリシリコン・アイランド４５ｂ形成用の部分４０ｂ（ｐチャネルＴＦＴ用）と、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１９Ａａ及び１９Ａｂを用いて行なうが、第１アライメントマーク１９Ａａ及び１９Ａｂは、それぞれ、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの近傍と、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１０７】
ここでは、説明を簡単にするために、基板１０上に一対のｎチャネルＴＦＴとｐチャネルＴＦＴが形成される場合について説明しているが、実際は基板１０上に多数のＴＦＴがマトリックス状に形成・配置される。本実施形態では、第１アライメントマーク１９Ａａ及び１９Ａｂが対応する一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されるので、これらＴＦＴすなわちＳ／Ｄ領域２１Ａａ、２１Ａｂ、２１Ｂａ及び２１Ｂｂのレイアウトに伴って、第１アライメントマーク１９Ａａ及び１９Ａｂのレイアウトも基板１０の全面に及ぶ。このため、基板１０の全面にわたって±０．１μｍ以内の精度でアライメントが可能である。これに対し、特開２００３−３３２３４９号公報に記載された方法では、アライメントマークが基板の外周部のみに配置されるため、当該基板の内側におけるアライメント精度は±０．３μｍ以上となり、本実施形態に比べてかなり劣化する。
【０１０８】
次に、図１０（ｈ）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ｂを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｂすなわち二つのポリシリコン・アイランド４５Ａ及び４５Ｂを得る。この時、ポリシリコン・アイランド４５Ａ及び４５Ｂの左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５Ａは、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを含んでおり、Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの間の部分がチャネル領域２１Ａｃとなる。同様に、ポリシリコン・アイランド４５Ｂは、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを含んでおり、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの間の部分がチャネル領域２１Ｂｃとなる。
【０１０９】
次に、図１０（ｉ）に示すように、下地膜１２の上にゲート絶縁膜（膜厚１０００オングストロームのＳｉＯ2膜）５０を形成し、ポリシリコン・アイランド４５Ａ及び４５Ｂと第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同じ方法で形成すればよい。
【０１１０】
次に、図１０（ｊ）に示すように、ゲート絶縁膜５０の上にゲート電極・配線（膜厚２０００オングストロームのＣｒ膜）５５を形成する。ゲート電極・配線５５は、第１実施形態と同じ方法で形成すればよい。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５Ａ及び４５Ｂと第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１１１】
次に、図１０（ｋ）に示すように、ゲート絶縁膜５０の上に層間絶縁膜（膜厚４０００オングストロームのＳｉＯ2膜）６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１１２】
次に、図１１（ｌ）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂと一対のコンタクトホール６５ｃ及び６５ｄを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５Ａの一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂにまで到達している。コンタクトホール６５ｃ及び６５ｄは、それぞれ、ポリシリコン・アイランド４５Ｂの一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂにまで到達している。
【０１１３】
次に、図１１（ｍ）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂと一対のＳ／Ｄ配線７０ｃ及び７０ｄを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂに機械的・電気的に接続されている。Ｓ／Ｄ配線７０ｃ及び７０ｄは、それぞれ、コンタクトホール６５ｃ及び６５ｄを介して、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに機械的・電気的に接続されている。
【０１１４】
以上の工程を経て、ポリシリコン膜３５ｂを活性層に用いた一対のｎチャネル及びｐチャネルＴＦＴ（いずれもポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第３実施形態の半導体装置１ｂが得られる。
【０１１５】
上述した本発明の第３実施形態の半導体装置１ｂの製造方法では、マスク１７Ａ用のレジスト膜形成、露光、現像、不純物注入及びエッチング（図８（ａ）〜（ｃ）の工程を参照）という一連の作業を１回行うだけで、表面部分がエッチングされたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と表面部分がエッチングされたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”が得られる。同様に、マスク１７Ｂ用のレジスト膜形成、露光、現像及び不純物注入（図９（ｄ）〜（ｅ）の工程を参照）という一連の作業を１回行うだけで、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’が得られる。また、ｎ型及びｐ型の不純物（燐及び硼素）が注入された非晶質シリコン膜１４の全面にエキシマレーザ光Ｂを照射してこれを結晶化し、ポリシリコン膜３５ｂを形成する（図９（ｆ）の工程を参照）ので、非晶質シリコン膜１４の結晶化と同時に、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”（これらは後にｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなる）と、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’（これらは後にｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる）に注入された不純物（燐及び硼素）が活性化される。このため、これらの不純物を活性化するための工程を別に設ける必要がない。よって、本発明の第３実施形態の半導体装置１の製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる。
【０１１６】
また、後にｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなるｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”の表面部分が選択的にエッチング除去される（図８（ｃ）の工程を参照）ことから、前記所望のｎ型不純物（燐）の注入の際に当該不純物と共に注入される重金属不純物を確実に除去することができる。このため、重金属不純物が除去されない従来の場合に比べて、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを用いて形成されるｎチャネルＴＦＴ（ひいては半導体装置１ｂ）の初期の特性ばらつきが改善され、信頼性も向上する。つまり、当該ＴＦＴ（半導体装置１ｂ）の動作特性及び信頼性を改善することができる。
【０１１７】
さらに、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂと一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに近接して、それぞれ、一対の第１アライメントマーク１９Ａａ及び１９Ａｂがポリシリコン膜３５ｂ中に設けられると共に、ポリシリコン・アイランド４５Ａ及び４５Ｂの外部近傍に一対の第２アライメントマーク４７ａ及び４７ｂが設けられるから、ポリシリコン膜３５ｂ中のＳ／Ｄ領域２１Ａａ及び２１Ａｂあるいはポリシリコン・アイランド４５ＡとＳ／Ｄ領域２１Ｂａ及び２１Ｂｂあるいはポリシリコン・アイランド４５Ｂに対して、それらより上位のパターンのアライメントをする際に、第１アライメントマーク１９Ａａ及び１９Ａｂと第２アライメントマーク４７ａ及び４７ｂを用いることができる。よって、従来よりも高いアライメント精度を得ることができる。
【０１１８】
（第４実施形態の半導体装置の製造方法）
次に、図１２（ａ）〜図１４（ｌ）を参照しながら、本発明の第４実施形態に係る半導体装置の製造方法について説明する。第４実施形態の製造方法は、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を、第３実施形態の製造方法に追加したものに相当する。したがって、この製造方法で得られる半導体装置１ｃは、第３実施形態の半導体装置１ｂにおいて、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのチャネル領域にそれぞれ閾値制御用の不純物注入部分を追加したものに相当する。
【０１１９】
最初に、第３実施形態の製造方法における図８（ａ）〜図９（ｅ）の工程を実施する。これにより、図９（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去されたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と、表面部分がエッチング除去されたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”と、表面部分がエッチング除去されていないｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”とが形成される。これらの工程でエッチング除去する深さは、第１実施形態と同様に、５０オングストロームとする。不純物注入が完了すると、マスク１７Ｂを剥離する。
【０１２０】
次に、図１２（ａ）に示すように、非晶質シリコン膜１４の上に、透孔２６ａを持つマスク２６を形成する。透孔２６ａは、ｎチャネルＴＦＴのチャネル領域２１Ａｃに対応する箇所に形成されている。その後、図１２（ｂ）に示すように、マスク２６を用いて、非晶質シリコン膜１４の内部にＴＦＴの閾値を制御するためのｐ型不純物（例えば硼素）を選択的に注入する。この時のドース量は、１×１０12ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部にｐ型不純物注入領域１４ｂ１が形成される。不純物注入の完了後、マスク２６を剥離する。
【０１２１】
次に、図１２（ｃ）に示すように、非晶質シリコン膜１４の上に、透孔２８ａを持つマスク２８を形成する。透孔２８ａは、ｐチャネルＴＦＴのチャネル領域２１Ｂｃに対応する箇所に形成されている。その後、図１３（ｄ）に示すように、マスク２８を用いて、非晶質シリコン膜１４の内部にＴＦＴの閾値を制御するためのｎ型不純物（例えば燐）を選択的に注入する。この時のドース量は、１×１０12ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部にｎ型不純物注入領域１４ｂ２が形成される。不純物注入の完了後、マスク２８を剥離する。
【０１２２】
それ以後の工程は、第３実施形態での工程と同じである。すなわち、図１３（ｅ）（図９（ｆ）を参照）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４の全面に照射してこれを結晶化し、ポリシリコン膜３５ｃを得る。この時、エキシマレーザ光Ｂによって、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”に注入されたｎ型不純物（燐）とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”に注入されたｐ型不純物（硼素）が活性化されるから、これらの不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”はそれぞれ第１アライメントマーク１９Ａａ及び１９Ａｂとなり、ｎ型不純物注入領域２１Ａａａ”及び２１Ａｂ”はそれぞれｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなる。ｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”はそれぞれｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる。ｐ型不純物注入領域１４ｂ１は、ｐ型不純物注入領域３５ｃ１となる。ｎ型不純物注入領域１４ｂ２は、ｎ型不純物注入領域３５ｃ２となる。
【０１２３】
次に、図１３（ｆ）（図９（ｇ）を参照）に示すように、ポリシリコン膜３５ｃ上にマスク３９ａを形成する。マスク３９ａは、ポリシリコン・アイランド４５ａ形成用の部分４０ａと、ポリシリコン・アイランド４５ｂ形成用の部分４０ｂと、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１９Ａａ及び１９Ａｂを用いて行なうが、第１アライメントマーク１９Ａａ及び１９Ａｂｂは、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１２４】
次に、図１３（ｇ）（図１０（ｈ）を参照）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ｃを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｃすなわち二つのポリシリコン・アイランド４５Ａ’及び４５Ｂ’を得る。この時、ポリシリコン・アイランド４５Ａ’及び４５Ｂ’の左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５Ａ’は、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを含んでおり、Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの間の部分がチャネル領域２１Ａｃとなる。ポリシリコン・アイランド４５Ｂ’は、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを含んでおり、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの間の部分がチャネル領域２１Ｂｃとなる。
【０１２５】
次に、図１４（ｈ）（図１０（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５Ａ’及び４５Ｂ’と第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第３実施形態と同様にして形成すればよい。
【０１２６】
次に、図１４（ｉ）（図１０（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５ａ及び５５ｂを形成する。ゲート電極・配線５５ａ及び５５ｂは、第３実施形態と同様にして形成すればよい。ゲート電極・配線５５ａ及び５５ｂを形成する際のアライメントは、ポリシリコン・アイランド４５Ａ’及び４５Ｂ’と第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１２７】
次に、図１４（ｊ）（図１０（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０は、第３実施形態と同様にして形成すればよい。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１２８】
次に、図１４（ｋ）（図１１（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ、６５ｂ、６５ｃ及び６５ｄを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５Ａ’の一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂにまで到達している。コンタクトホール６５ｃ及び６５ｄは、それぞれ、ポリシリコン・アイランド４５Ｂ’の一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂにまで到達している。
【０１２９】
次に、図１４（ｌ）（図１１（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に二対のＳ／Ｄ配線７０ａ及び７０ｂとＳ／Ｄ配線７０ｃ及び７０ｄを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂに機械的・電気的に接続されている。Ｓ／Ｄ配線７０ｃ及び７０ｄは、それぞれ、コンタクトホール６５ｃ及び６５ｄを介して、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに機械的・電気的に接続されている。
【０１３０】
以上の工程を経て、ポリシリコン膜３５ｃを活性層に用いた一対のｎチャネル及びｐチャネルＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第４実施形態の半導体装置１ｃが得られる。
【０１３１】
上述した本発明の第４実施形態の半導体装置１ｃの製造方法は、第３実施形態の製造方法に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を追加したものに相当するから、この製造方法で得られる半導体装置１ｃは、第３実施形態の半導体装置１ｂにおいて、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのチャネル領域にそれぞれ閾値制御用のｐ型不純物注入領域３５ｃ１及びｎ型不純物注入領域３５ｃ２を追加したものに相当する。
【０１３２】
本発明の第４実施形態の半導体装置１ｃ及びその製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ｃの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ｃ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られることが明らかである。また、それらの効果に加えて、（ｄ）両ＴＦＴの閾値を良好に制御できる、という効果もある。
【０１３３】
（第５実施形態の半導体装置の製造方法）
次に、図１５（ａ）〜図１６（ｉ）を参照しながら、本発明の第５実施形態に係る半導体装置の製造方法について説明する。第５実施形態の製造方法は、第４実施形態と同様に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を、第３実施形態の製造方法に追加したものに相当するが、閾値制御のための不純物注入が基板全面にわたって行われる点で、第４実施形態とは異なる。
【０１３４】
最初に、第３実施形態の製造方法における図８（ａ）〜図９（ｅ）の工程を実施する。これにより、図９（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去されたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と、表面部分がエッチング除去されたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”と、表面部分がエッチング除去されていないｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”とが形成される。これらの工程でエッチング除去する深さは、第１実施形態と同様に、５０オングストロームとする。不純物注入が完了すると、マスク１７Ｂを剥離する。
【０１３５】
次に、図１５（ａ）に示すように、マスクを使用せずに、非晶質シリコン膜１４の全面にわたってその内部にＴＦＴの閾値を制御するためのｎ型またはｐ型の不純物（例えば硼素）を注入する。この時のドース量は、１×１０12ｃｍ-2とする。これにより、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”とｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”以外の箇所において、非晶質シリコン膜１４の表面にｐ型不純物注入領域１４ｂが形成される。
【０１３６】
ここで注入される閾値制御用の不純物（硼素）の濃度は、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”に注入される不純物のそれよりも一桁以上低いので、当該閾値制御用不純物はＴＦＴの動作には影響を与えない。
【０１３７】
それ以後の工程は、第３実施形態での工程と同じである。すなわち、図１５（ｂ）（図９（ｆ）を参照）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４の全面に照射してこれを結晶化し、ポリシリコン膜３５ｄを得る。この時、エキシマレーザ光Ｂによって、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”に注入されたｎ型不純物（燐）とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”に注入されたｐ型不純物（硼素）が活性化されるから、これらの不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”はそれぞれ第１アライメントマーク１９Ａａ及び１９Ａｂとなり、ｎ型不純物注入領域２１Ａａａ”及び２１Ａｂ”はそれぞれｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなる。ｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”はそれぞれｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる。不純物注入領域１４ｂは、ｐ型不純物注入領域３５ｄｄとなる。
【０１３８】
次に、図１５（ｃ）（図９（ｇ）を参照）に示すように、ポリシリコン膜３５ｄ上にマスク３９ａを形成する。マスク３９ａは、ポリシリコン・アイランド４５Ａ”形成用の部分４０ａと、ポリシリコン・アイランド４５Ｂ”形成用の部分４０ｂと、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１９Ａａ及び１９Ａｂを用いて行なうが、第１アライメントマーク１９Ａａ及び１９Ａｂｂは、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１３９】
次に、図１５（ｄ）（図１０（ｈ）を参照）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ｄを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｄすなわち二つのポリシリコン・アイランド４５Ａ”及び４５Ｂ”を得る。この時、ポリシリコン・アイランド４５Ａ”及び４５Ｂ”の左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５Ａ”は、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを含んでおり、Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの間の部分がチャネル領域２１Ａｃとなる。ポリシリコン・アイランド４５Ｂ”は、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを含んでおり、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの間の部分がチャネル領域２１Ｂｃとなる。
【０１４０】
次に、図１５（ｅ）（図１０（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５Ａ”及び４５Ｂ”と第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同様にして形成すればよい。
【０１４１】
次に、図１６（ｆ）（図１０（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５ａ及び５５ｂを形成する。ゲート電極・配線５５ａ及び５５ｂは、第１実施形態と同様にして形成すればよい。ゲート電極・配線５５ａ及び５５ｂを形成する際のアライメントは、ポリシリコン・アイランド４５Ａ”及び４５Ｂ”と第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１４２】
次に、図１６（ｇ）（図１０（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０は、第１実施形態と同様にして形成すればよい。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１４３】
次に、図１６（ｈ）（図１１（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ、６５ｂ、６５ｃ及び６５ｄを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５Ａ”の一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂにまで到達している。コンタクトホール６５ｃ及び６５ｄは、それぞれ、ポリシリコン・アイランド４５Ｂ”の一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂにまで到達している。
【０１４４】
次に、図１６（ｉ）（図１１（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に二対のＳ／Ｄ配線７０ａ及び７０ｂとＳ／Ｄ配線７０ｃ及び７０ｄを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂに機械的・電気的に接続されている。Ｓ／Ｄ配線７０ｃ及び７０ｄは、それぞれ、コンタクトホール６５ｃ及び６５ｄを介して、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに機械的・電気的に接続されている。
【０１４５】
以上の工程を経て、ポリシリコン膜３５ｄを活性層に用いた一対のｎチャネル及びｐチャネルＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第５実施形態の半導体装置１ｄが得られる。
【０１４６】
上述した本発明の第５実施形態の半導体装置１ｄの製造方法は、第３実施形態の製造方法に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を追加したものに相当するから、この製造方法で得られる半導体装置１ｃは、第３実施形態の半導体装置１ｂにおいて、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのチャネル領域にそれぞれ閾値制御用のｐ型不純物注入領域３５ｄｄを追加したものに相当する。
【０１４７】
本発明の第５実施形態の半導体装置１ｄ及びその製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ｄの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ｃ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られることが明らかである。また、それらの効果に加えて、（ｄ）両ＴＦＴの閾値を良好に制御できる、という効果もある。
【０１４８】
（第６実施形態の半導体装置の製造方法）
次に、図１７（ａ）〜図１９（ｊ）を参照しながら、本発明の第６実施形態に係る半導体装置の製造方法について説明する。第６実施形態の製造方法は、第１実施形態の製造方法において、ＴＦＴのＬＤＤ（Lightly Doped Drain）領域を形成する工程を追加したものに相当する。したがって、この製造方法で得られる半導体装置１ｅは、第１実施形態の半導体装置１においてＴＦＴをＬＤＤ構造を持つように構成したものに相当する。
【０１４９】
最初に、第１実施形態の製造方法における図２（ａ）〜図３（ｅ）の工程を実施する。これにより、図３（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去されたｐ型不純物注入領域１８ａ”及び１８ｂ”と、表面部分がエッチング除去されたｐ型不純物注入領域２０ａ”及び２０ｂ”が形成される。この工程でエッチング除去する深さは、第１実施形態と同様に、５０オングストロームとする。
【０１５０】
次に、マスク１６を剥離してから、図１７（ａ）に示すように、ＬＤＤ領域を形成するためのマスク３０を非晶質シリコン膜１４の上に形成する。このマスク３０は、感光性レジストを塗布し、これに露光・現像を行なうことにより得られる。その後、マスク３０を用いて、ＬＤＤ領域を形成するための不純物（例えば硼素）を非晶質シリコン膜１４の内部に選択的に注入する。この時のドース量は、１×１０13ｃｍ-2とする。これにより、ｐ型不純物注入領域２０ａａ”と２０ｂｂ”の間に、間隔をあけてｐ型不純物注入領域２２ａ”及び２２ｂ”が形成される。ｐ型不純物注入領域２２ａ”及び２２ｂ”は、それぞれ、ｐ型不純物注入領域２０ａａ”と２０ｂｂ”に接触せしめられている。不純物注入が完了すると、マスク３０を剥離する。
【０１５１】
それ以後の工程は、第１実施形態での工程と同じである。すなわち、図１７（ｃ）（図３（ｆ）を参照）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４の全面に照射してこれを結晶化し、ポリシリコン膜３５ｅを得る。この時、エキシマレーザ光Ｂによって、不純物注入領域２０ａａ”及び２０ｂｂ”と不純物注入領域２２ａ”及び２２ｂ”に注入された不純物（硼素）が活性化されるから、当該不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、不純物注入領域１８ａ”及び１８ｂ”はそれぞれ第１アライメントマーク１８ａ及び１８ｂとなり、不純物注入領域２０ａ”及び２０ｂ”はそれぞれＳ／Ｄ領域２０ａ及び２０ｂとなる。不純物注入領域２２ａ”及び２２ｂ”は、それぞれＬＤＤ領域２２ａ及び２２ｂとなる。
【０１５２】
次に、図１７（ｄ）（図３（ｇ）を参照）に示すように、ポリシリコン膜３５ｅ上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５ｂと第２アライメントマーク４７ａ及び４７ｂを形成するためのマスク３９を形成する。このマスク３９は、ポリシリコン・アイランド４５ｂ形成用の部分４０と、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１８ａ及び１８ｂを用いて行なうが、第１アライメントマーク１８ａ及び１８ｂはＳ／Ｄ領域２０ａ及び２０ｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１５３】
次に、図１８（ｄ）（図３（ｈ）を参照）に示すように、マスク３９を用いて、ポリシリコン膜３５ｅを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｅすなわちポリシリコン・アイランド４５ｂを得る。この時、ポリシリコン・アイランド４５ｂの左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５ｂは、一対のｐ型Ｓ／Ｄ領域２０ａ及び２０ｂと一対のｐ型ＬＤＤ領域２２ａ及び２２ｂを含んでおり、ＬＤＤ領域２２ａ及び２２ｂの間の部分がチャネル領域２０ｃとなる。
【０１５４】
次に、図１８（ｆ）（図４（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５ｂと第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同様にして形成すればよい。
【０１５５】
次に、図１８（ｇ）（図４（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５を形成する。ゲート電極・配線５５は、第１実施形態と同様にして形成すればよい。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５ｂと第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１５６】
次に、図１８（ｈ）（図４（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０は、第１実施形態と同様にして形成すればよい。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１５７】
次に、図１９（ｉ）（図４（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５ｂの一対のＳ／Ｄ領域２０ａ及び２０ｂにまで到達している。
【０１５８】
次に、図１９（ｊ）（図５（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、Ｓ／Ｄ領域２０ａ及び２０ｂに機械的・電気的に接続されている。
【０１５９】
以上の工程を経て、ポリシリコン膜３５ｅを活性層に用いたＬＤＤ構造のＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第６実施形態の半導体装置１ｅが得られる。
【０１６０】
上述した本発明の第６実施形態の半導体装置１ｅの製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ｅの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ｅ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られる。また、それらの効果に加えて、（ｄ）ＬＤＤ構造によりドレイン耐圧を改善できる、という効果もある。
【０１６１】
（変形例）
上述した第１〜第６実施形態は本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【０１６２】
例えば、上記第３実施形態では、先にｎチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してからｐチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行しているが、順序を逆にして、先にｐチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してからｎチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してもよい。
【０１６３】
また、上記第４実施形態では、先にｎチャネルＴＦＴの閾値制御用の不純物注入を実行してからｐチャネルＴＦＴの閾値制御用の不純物注入を実行しているが、順序を逆にして、先にｐチャネルＴＦＴの閾値制御用の不純物注入を実行してからｎチャネルＴＦＴの閾値制御用の不純物注入を実行してもよい。
【０１６４】
また、上記第５実施形態では、先にＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してからＬＤＤ領域形成用の不純物注入を実行しているが、順序を逆にして、先にＬＤＤ形成用の不純物注入を実行してからＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してもよい。
【産業上の利用可能性】
【０１６５】
本発明に係る半導体装置は、液晶表示装置において、画素スイッチング素子や駆動回路用素子として利用可能である。
【図面の簡単な説明】
【０１６６】
【図１】（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、（ｂ）は、当該半導体装置のアイランド状にパターン化されたポリシリコン膜と第２アライメントマークの概略レイアウトを示す平面図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図３】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図２の続きである。
【図４】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図３の続きである。
【図５】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図４の続きである。
【図６】本発明の第２実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図７】本発明の第２実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図６の続きである。
【図８】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図９】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図８の続きである。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図９の続きである。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１０の続きである。
【図１２】本発明の第４実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図１３】本発明の第４実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１２の続きである。
【図１４】本発明の第４実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１３の続きである。
【図１５】本発明の第５実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図１６】本発明の第５実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１５の続きである。
【図１７】本発明の第６実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図１８】本発明の第６実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１７の続きである。
【図１９】本発明の第６実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１８の続きである。
【符号の説明】
【０１６７】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ 半導体装置
１０ ガラス基板
１２ 下地膜
１４ 非晶質シリコン膜
１４ａ、１４ｂ１、１４ｂ２ 非晶質シリコン膜の不純物注入領域
１６ マスク
１６ａ、１６ｂ、１６ｃ、１６ｄ マスクの透孔
１７Ａ マスク
１７Ａａ、１７Ａｂ、１７Ａｃ、１７Ａｄ マスクの透孔
１７Ｂ マスク
１７Ｂａ、１７Ｂｂ マスクの透孔
１８ａ、１８ｂ 第１アライメントマーク
１８ａ’、１８ｂ’ 不純物注入領域
１８ａ”、１８ｂ”、１８ａａ”、１８ｂｂ” 表面部分がエッチング除去された不純物注入領域
１９Ａａ、１９Ａｂ 第１アライメントマーク
１９Ａａ’、１９Ａｂ’ 不純物注入領域
１９Ａａ”、１９Ａｂ” 表面部分がエッチング除去された不純物注入領域
２０ａ’、２０ｂ 不純物注入領域
２０ａ”、２０ｂ”、２０ａａ”、２０ｂｂ” 表面部分がエッチング除去された不純物注入領域
２０ａ、２０ａａ、２０ｂ、２０ｂｂ ソース・ドレイン（Ｓ／Ｄ）領域
２０ｃ、２０ｃｃ チャネル領域
２１Ａａ、２１Ａｂ ソース・ドレイン（Ｓ／Ｄ）領域
２１Ａａ’、２１Ａｂ’ 不純物注入領域
２１Ａａ”、２１Ａｂ” 表面部分がエッチング除去された不純物注入領域
２１Ａｃ チャネル領域
２１Ｂａ、２１Ｂｂ ソース・ドレイン（Ｓ／Ｄ）領域
２１Ｂａ’、２１Ｂｂ’ 不純物注入領域
２１Ｂｃ チャネル領域
２６ マスク
２６ａ マスクの透孔
２８ マスク
２８ａ マスクの透孔
３５、３５ａ、３５ｂ、３５ｃ１、３５ｃ２ ポリシリコン膜
３５ａａ ポリシリコン膜の不純物注入領域
３９、３９ａ マスク
４０、４０ａ マスクのポリシリコン・アイランド形成用部分
４２ａ、４２ａａ、４２ｂ、４２ｂｂ マスクの第２アライメントマーク形成用部分
４５、４５ａ、４５ｂ、４５Ａ、４５Ｂ、４５Ａ’、４５Ｂ’、４５Ａ“、４５Ｂ” ポリシリコン・アイランド（島状のポリシリコン膜）
４７ａ、４７ａａ、４７ｂ、４７ｂｂ 第２アライメントマーク
５０ ゲート絶縁膜５０
５５、５５ａ、５５ｂ ゲート電極・配線
６０ 層間絶縁膜
６５ａ、６５ｂ、６５ｃ、６５ｄ コンタクトホール
７０ａ、７０ｂ、７０ｃ、７０ｄ ソース・ドレイン（Ｓ／Ｄ）配線
Ｂ レーザ光
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin-Film Transistor,以下、ＴＦＴという）を備えた半導体装置と、その製造方法に関する。ここに、ＴＦＴとしては、活性層として多結晶シリコン（ポリシリコン）の薄膜を用いたものが好適である。
【背景技術】
【０００２】
液晶表示装置は、一般に、マトリックス状に配置された複数のＴＦＴを持つ基板（以下、ＴＦＴ基板という）と、所定間隔をあけて当該ＴＦＴ基板に対向せしめられた対向基板と、前記ＴＦＴ基板と前記対向基板の間に配置された液晶層とから構成される。ＴＦＴ基板の製造プロセスにおいては、製造歩留りやトランジスタ特性の安定性を確保するという目的から、各工程毎にパターン同士のアライメントを正確に制御することが重要である。
【０００３】
従来の一般的なＴＦＴ基板の製造方法は次のとおりである。すなわち、まず最初に、ガラス基板上にＳｉＯ2、ＳｉＮ、あるいはＳｉＯＮ等からなる下地絶縁膜を形成し、その上にＣＶＤ法等により非晶質シリコン膜を形成する。その後、その非晶質シリコン膜の上に第１感光性レジスト膜を形成してからその感光性レジスト膜に対して選択的露光及び現像を行い、アライメントマーク形成用パターンを持つ第１マスクを得る。そして、この第１マスクを用いて前記非晶質シリコン膜を選択的にエッチングし、第１アライメントマークを形成する。その後、前記第１マスクを剥離する。
【０００４】
次に、固相成長、エキシマレーザー・アニール等の方法により、前記非晶質シリコン膜（前記第１アライメントマークが形成されている）の結晶化を行なって多結晶シリコン膜（以下、ポリシリコン膜ともいう）とする。続いて、前記ポリシリコン膜の上に第２感光性レジスト膜を形成してからその感光性レジスト膜に対して選択的露光及び現像を行い、半導体アイランド（島）形成用パターンと第２アライメントマーク形成用パターンを持つ第２マスクを得る。前記第２感光性レジスト膜を選択的露光する際のアライメントには、前記第１アライメントマークを使用する。
【０００５】
次に、前記第２マスクを用いて前記ポリシリコン膜を選択的にエッチングする。これにより、前記ポリシリコン膜がアイランド状にパターン化されて半導体アイランド（ポリシリコン・アイランド）が形成されるが、それと同時に、前記ポリシリコン膜によって前記第２アライメントマークが形成される。その後、前記第２マスクを剥離する。
【０００６】
続いて、第３感光性レジスト膜を形成してから選択的露光及び現像を行い、不純物注入用パターンを持つ第３マスクを形成する。そして、この第３マスクを用いて、アイランド状にパターン化された前記ポリシリコン膜（ポリシリコン・アイランド）のソース・ドレイン形成領域（ソース・ドレイン領域が形成されるべき領域、以下、Ｓ／Ｄ形成領域ともいう）に選択的に不純物を注入する。これによりポリシリコン・アイランド中に一対のソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）が形成される。さらに、前記第３マスクを剥離してから、エキシマレーザー・アニールや熱アニール等の方法により、前記ポリシリコン膜中に注入された前記不純物の活性化を行う。
【０００７】
その後、ゲート絶縁膜の形成、ゲート電極・配線の形成、層間絶縁膜の形成、コンタクト・ホールの形成、ソース・ドレイン配線の形成を順に行ってＴＦＴを完成する。
【０００８】
上述したように、上記従来のＴＦＴ基板の製造方法では、前記第１アライメントマークだけを形成するために、前記第１感光性レジスト膜の形成・露光・現像、前記非晶質シリコン膜のエッチング、そして前記第１感光性レジスト膜の剥離という五つの工程を実行する必要がある。したがって、総工程数が増加して製造コストが高くなる、という問題がある。そこで、総工程数を低減するために、従来より、例えば特開２００３−３３２３４９号公報に開示されているような対策が提案されている。
【０００９】
特開２００３−３３２３４９号公報に開示された方法は、次のようなものである。すなわち、基板に形成された下地膜の上に非晶質シリコン膜を形成する際に、当該基板の外周部に非晶質シリコン膜が形成されない領域（非晶質シリコン膜不在領域）を設けると共に、その内側に非晶質シリコン膜が形成される領域（非晶質シリコン膜形成領域）を設けておく。前記非晶質シリコン膜不在領域は、非晶質シリコン膜の形成時に前記基板の外周部を覆い隠すことによって形成する。そして、前記非晶質シリコン膜不在領域と前記非晶質シリコン膜形成領域の双方の上に感光性レジスト膜を形成してから、当該レジスト膜の選択的露光及び現像を行うことにより、当該レジスト膜に不純物注入用パターン及びアライメントマーク形成用パターンを形成し、マスクとする。前記不純物注入用パターンは前記非晶質シリコン膜形成領域の上に配置され、前記アライメントマーク形成用パターンは前記非晶質シリコン膜不在領域の上に配置される。
【００１０】
その後、前記マスクを用いて、前記非晶質シリコン膜中に所定の不純物を注入してから、同じマスクを用いて、前記下地膜を選択的にエッチングする。これにより、前記非晶質シリコン膜形成領域にある前記非晶質シリコン膜にＳ／Ｄ形成領域が形成されると同時に、前記非晶質シリコン膜不在領域にある前記下地膜にアライメントマークが形成される。エッチング完了後、前記マスクを剥離する。
【００１１】
特開２００３−３３２３４９号公報に開示された方法では、このようにして、上記従来のＴＦＴ基板の製造方法における前記第１アライメントマーク形成用の五つの工程を省略している。このため、製造コストの上昇を抑制することができる。
【００１２】
また、製造工程の短縮化のために、シリコン膜中に注入された不純物の活性化工程を省略する場合、以下に示す特許第３２１１３４０号公報に開示されているような方法が提案されている。この方法は、絶縁基板上に非晶質シリコン膜を堆積し、この非晶質シリコン膜のＳ／Ｄ形成領域に不純物を注入して不純物注入領域を形成した後、前記不純物注入領域に直接的にエキシマレーザを照射することにより、前記非晶質シリコン膜を多結晶化すると同時に前記不純物注入領域を活性化するものである。この方法（エキシマレーザ・アニール法と呼ばれる）によれば、エキシマレーザ照射により、非晶質シリコン膜の多結晶化とその非晶質シリコン膜中に注入された不純物の活性化の双方を同時に実行できるため、製造工程が短縮される。その結果、製造コストの上昇を防止することができる。
【特許文献１】特開２００３−３３２３４９号公報（請求項１、図１）
【特許文献２】特許第３２１１３４０号公報（請求項１、図１〜図８）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した特開２００３−３３２３４９号公報に記載された方法からも明らかなように、ＴＦＴ基板の製造プロセスを短縮する（総工程数を減少する）ためには、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像で形成したり、非晶質シリコン膜の結晶化とその非晶質シリコン膜中に注入された不純物の活性化とを同時に行ったりすることが有効である。しかし、上記特開２００３−３３２３４９号公報に開示された方法を用いて、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像工程で形成する場合、アライメントマークを基板の外周部にしか形成できないため、前記基板の中央部でのアライメント精度が低下する、という難点がある。
【００１４】
また、アライメントマーク形成用領域を前記基板の外周部に設ける必要があるため、それだけＴＦＴの形成に使用される領域が減少し、その結果、製造コストが上昇する、という難点もある。
【００１５】
さらに、上述した特許第３２１１３４０号公報に記載された方法のように、非晶質シリコン膜のソース・ドレイン形成領域に所望の不純物を注入した後、エキシマレーザ照射によって、当該非晶質シリコン膜の結晶化と注入不純物の活性化とを同時に行う場合、前記所望の不純物と共に当該非晶質シリコン膜の表面近傍に注入される重金属不純物が、当該非晶質シリコン膜の内部に拡散する。そして、この重金属不純物に起因して、当該非晶質シリコン膜を用いて形成されるＴＦＴの特性及び信頼性が低下する、という難点がある。
【００１６】
そこで、本発明の目的は、従来よりも総工程数を減少することができ、しかも動作特性及び信頼性を改善することができる半導体装置及びその製造方法を提供することにある。
【００１７】
本発明の他の目的は、従来よりも高いアライメント精度を確保することができる半導体装置及びその製造方法を提供することにある。
【００１８】
本発明のさらに他の目的は、従来のこの種半導体装置よりも製造コストをいっそう削減できる半導体装置及びその製造方法を提供することにある。
【００１９】
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかであろう。
【課題を解決するための手段】
【００２０】
（１） 本発明の第１の観点では、ＴＦＴを備えた半導体装置が提供される。この半導体装置は、
基板と、
前記基板上に直接または下地膜を介してアイランド状に形成された、活性層として機能する半導体膜と、
前記半導体膜内に形成された一対のＳ／Ｄ領域とを備え、
前記一対のＳ／Ｄ領域が、前記半導体膜の前記一対のＳ／Ｄ領域以外の部分よりも薄くされており、その厚さの差が１０オングストローム〜１００オングストロームの範囲内に設定されていることを特徴とするものである。
【００２１】
ここで、前記厚さの差が、１０オングストローム〜１００オングストロームの範囲内に設定されているのは、次のような理由による。すなわち、最小値が１０オングストロームであるのは、露光装置によるアライメントマークの読み取りが可能な最小深さ（最小の厚さの差）が１０オングストロームだからである。最大値が１００オングストロームであるのは、エキシマレーザ・アニール法で非晶質の前記半導体膜を結晶化する場合に、露光装置による読み取りが可能なレベルにアライメントマークの形状を維持できる最大深さが１００オングストロームだからである。
【００２２】
（２） 本発明の第１の観点の半導体装置では、前記一対のＳ／Ｄ領域の厚さが、前記半導体膜の前記一対のＳ／Ｄ領域以外の部分の厚さよりも１０オングストローム〜１００オングストロームの範囲内の任意の値だけ小さくされている。これは、前記半導体膜の前記一対のＳ／Ｄ領域の表面部分が選択的に除去されていることを意味する。このため、前記半導体膜の前記一対のＳ／Ｄ領域となるべき箇所（ソース・ドレイン形成領域）に所望の不純物を注入する際に、当該所望の不純物と一緒に注入される重金属不純物は、前記一対のＳ／Ｄ形成領域の表面部分の選択的除去に伴って除去される。したがって、エキシマレーザ・アニール法で前記半導体膜の結晶化と当該半導体膜中に導入された不純物の活性化を同時に行う際に、前記重金属不純物が前記一対のＳ／Ｄ領域中に拡散する恐れがない。よって、当該半導体装置（ＴＦＴ）の特性及び信頼性を改善することができる。
【００２３】
さらに、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像で形成すると共に、前記半導体膜の結晶化と当該半導体膜中に注入された不純物の活性化とを同時に行うことにより、総工程数を減少することができる。その結果、製造コストをいっそう削減することができる。
【００２４】
（３） 本発明の第１の観点の半導体装置の好ましい例では、前記半導体膜の外部近傍に当該半導体膜と同一の材料で形成されたアライメントマークをさらに備える。この例では、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、前記アライメントマークが前記半導体膜の外部近傍に設けられているため、前記半導体膜に対してそれより上位のパターンの位置決めする際に、前記アライメントマークを用いることができる。よって、従来よりも高いアライメント精度を得ることができるという利点がある。
【００２５】
本発明の第１の観点の半導体装置の他の好ましい例では、前記アライメントマークの厚さが、前記半導体膜の前記一対のＳ／Ｄ領域以外の部分の厚さと同一とされる。この例では、いっそう高いアライメント精度を得ることができる、という利点がある。
【００２６】
（４） 本発明の第２の観点では、ＴＦＴを備えた半導体装置の製造方法が提供される。この製造方法は、基板上にＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、Ｓ／Ｄ領域用パターン及び第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に不純物を選択的に注入し、もって前記Ｓ／Ｄ領域用パターンによって第１不純物注入領域を形成すると共に、前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域を含む前記非晶質半導体膜にレーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域及び前記第２不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって一対のＳ／Ｄ領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、
前記多結晶半導体膜をエッチングする前記工程において、一対の前記Ｓ／Ｄ領域が前記半導体アイランドの内部に包含されるように形成されることを特徴とするものである。
【００２７】
（５） 本発明の第２の観点の半導体装置の製造方法では、前記第１マスク用のレジスト膜形成、露光、現像及びエッチングという一連の作業を１回行うだけで、表面部分がエッチングされた前記第１不純物注入領域及び前記第２不純物注入領域が得られる。また、エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域を含む前記非晶質半導体膜にレーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域及び前記第２不純物注入領域の内部の前記不純物を活性化するので、当該不純物を活性化するための工程を別に設ける必要がない。よって、本発明の半導体装置の製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる。
【００２８】
また、前記第１マスクを用いて、前記非晶質半導体膜中の前記第１不純物注入領域の表面部分と一対の前記第２不純物注入領域の表面部分とが選択的にエッチング除去されるので、前記非晶質半導体膜への前記不純物の注入の際に当該不純物と共に注入される重金属不純物を確実に除去することができる。このため、重金属不純物が除去されない従来の場合に比べて、一対の前記Ｓ／Ｄ領域を用いて形成されるＴＦＴ（当該半導体装置）の初期の特性ばらつきが改善され、信頼性も向上する。
【００２９】
（６） 本発明の第２の観点の半導体装置の製造方法の好ましい例では、前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される。この例では、前記半導体アイランドを従来よりも高いアライメント精度で形成することができるという利点がある。
【００３０】
本発明の第２の観点の半導体装置の製造方法の他の好ましい例では、前記第２マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される。この例では、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、一対の前記Ｓ／Ｄ領域に近接して前記第１アライメントマークが前記多結晶半導体膜中に設けられると共に、前記半導体アイランドの外部近傍に前記第２アライメントマークが設けられるから、前記半導体アイランドより上位のパターンのアライメントをする際に、前記第２アライメントマークを用いることができる。よって、従来よりも高いアライメント精度で前記半導体アイランドより上位のパターンのアライメントをすることができるという利点がある。
【００３１】
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む。この不純物注入工程は、前記第１マスクを剥離してから行うのが好ましいが、マスクを用いて前記不純物がＴＦＴのチャネル領域のみに選択的に注入されるようにしてもよい。この例では、形成されるＴＦＴの閾値を制御できるという利点がある。
【００３２】
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分にＬＤＤ構造形成のための不純物を注入する工程を含む。この例では、ＬＤＤ構造を持つＴＦＴを形成できるという利点がある。
【００３３】
（７） 本発明の第３の観点では、ＴＦＴを備えた半導体装置の他の製造方法が提供される。この製造方法は、基板上に第１導電型のＴＦＴと第２導電型のＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、前記第１導電型のＴＦＴのＳ／Ｄ領域用パターン及び前記第１導電型のＴＦＴの第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に前記第１導電型の不純物を選択的に注入し、もって前記第１導電型のＴＦＴの前記Ｓ／Ｄ領域用パターンによって第１不純物注入領域を形成すると共に、前記第１導電型のＴＦＴの前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
前記非晶質半導体膜の上に、前記第２導電型のＴＦＴのＳ／Ｄ領域用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記非晶質半導体膜に前記第２導電型の不純物を選択的に注入し、もって前記第２導電型のＴＦＴの前記Ｓ／Ｄ領域用パターンによって第３不純物注入領域を形成する工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域と前記第３不純物注入領域及び前記第４不純物注入領域とを含む前記非晶質半導体膜に、レーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域、前記第２不純物注入領域、前記第３不純物注入領域及び前記第４不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第３マスクを形成する工程と、
前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって前記第１導電型のＴＦＴ用の半導体アイランド及び前記第２導電型のＴＦＴ用の半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって前記第２導電型のＴＦＴの一対のＳ／Ｄ領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、さらに、前記第３不純物注入領域によって前記第２導電型のＴＦＴの一対のＳ／Ｄ領域が形成され、
前記多結晶半導体膜をエッチングする前記工程において、前記第１導電型のＴＦＴの一対の前記Ｓ／Ｄ領域が前記第１導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されると共に、前記第２導電型のＴＦＴの一対の前記Ｓ／Ｄ領域が前記第２導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されることを特徴とするものである。
【００３４】
（８） 本発明の第３の観点の半導体装置の製造方法は、異なる導電型のＴＦＴを同一基板上に形成する点を除いて、本発明の第２の観点の半導体装置の製造方法と同じである。よって、本発明の第２の観点の半導体装置の製造方法と同じ理由により、それと同じ効果が得られることが明らかである。
【００３５】
なお、前記第１アライメントマークは、前記第１導電型のＴＦＴと前記第２導電型のＴＦＴとで共用できるので、前記第２マスクには前記第１アライメントマークに対応するパターンは設けられていない。しかし、前記第２マスクに前記第１アライメントマークに対応するパターンを設けてもよいことは言うまでもない。これは、前記第２アライメントマークについても同様である。
【００３６】
（９） 本発明の第３の観点の半導体装置の製造方法の好ましい例では、前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される。この例では、前記半導体アイランドを従来よりも高いアライメント精度で形成することができるという利点がある。
【００３７】
本発明の第３の観点の半導体装置の製造方法の他の好ましい例では、前記第３マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される。この例では、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、二対の前記Ｓ／Ｄ領域に近接して前記第１アライメントマークが前記多結晶半導体膜中に設けられると共に、前記半導体アイランドの外部近傍に前記第２アライメントマークが設けられるから、前記半導体アイランドより上位のパターンのアライメントをする際に前記第２アライメントマークを用いることができる。よって、従来よりも高いアライメント精度で前記半導体アイランドより上位のパターンのアライメントをすることができるという利点がある。
【００３８】
本発明の第３の観点の半導体装置の製造方法のさらに他の好ましい例では、前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む。この不純物注入工程は、マスクを用いて前記不純物が前記第１導電型のＴＦＴと前記第２導電型のＴＦＴのチャネル領域のみに選択的に注入されるようにしてもよいし、前記非晶質半導体膜の全体に注入されるようにしてもよい。この例では、形成される両ＴＦＴの閾値を制御できるという利点がある。
【発明の効果】
【００３９】
本発明の半導体装置及びその製造方法によれば、（ａ）従来よりも総工程数を減少することができ、しかも動作特性及び信頼性を改善することができる、（ｂ）従来よりも高いアライメント精度を確保することができる、（ｃ）従来のこの種半導体装置よりも製造コストをいっそう削減できる、という効果が得られる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
【００４１】
（第１実施形態の半導体装置の構成）
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。図１（ｂ）は、当該半導体装置のアイランド（島）状にパターン化されたポリシリコン膜（ポリシリコン・アイランド）と第２アライメントマークの概略レイアウトを示す平面図である。
【００４２】
本実施形態に係る半導体装置１は、図１（ａ）及び（ｂ）に示すように、矩形のガラス基板１０の上に下地膜１２が形成されており、その下地膜１２の上に島状にパターン化されたポリシリコン膜（ポリシリコン・アイランド）４５と、一対の第２アライメントマーク４７ａ及び４７ｂが形成されている。ポリシリコン・アイランド４５の中央には、チャネル領域２０ｃが形成されており、その両側には一対のＳ／Ｄ領域２０ａ及び２０ｂが形成されている。つまり、チャネル領域２０ｃは、一対のＳ／Ｄ領域２０ａ及び２０ｂによって挟まれている。Ｓ／Ｄ領域２０ａの左側には、Ｓ／Ｄ領域２０ａから少し離れて第２アライメントマーク４７ａが形成されている。Ｓ／Ｄ領域２０ｂの右側には、Ｓ／Ｄ領域２０ｂから少し離れて第２アライメントマーク４７ｂが形成されている。
【００４３】
Ｓ／Ｄ領域２０ａ及び２０ｂの厚さＴａ及びＴｂは、いずれも、ポリシリコン・アイランド４５の厚さＴｃより薄くなっている。すなわち、Ｔａ＝Ｔｂ＞Ｔｃである。第２アライメントマーク４７ａ及び４７ｂの厚さは、ポリシリコン・アイランド４５の厚さＴｃと同一である。
【００４４】
ポリシリコン・アイランド４５の厚さＴｃと、Ｓ／Ｄ領域２０ａ及び２０ｂの厚さＴａ及びＴｂとの差ΔＴａ（＝Ｔｃ−Ｔａ）及びΔＴｂ（＝Ｔｃ−Ｔｂ）は、いずれも、１０オングストローム〜１００オングストロームの範囲内に設定されている。すなわち、
１０オングストローム≦ΔＴａ≦１００オングストローム
１０オングストローム≦ΔＴｂ≦１００オングストローム
ΔＴａ＝ΔＴｂ
である。
【００４５】
ΔＴａ及びΔＴｂが１０オングストローム〜１００オングストロームの範囲内に設定されているのは、次のような理由による。すなわち、ΔＴａ及びΔＴｂの最小値が１０オングストロームであるのは、現行の露光装置による第２アライメントマーク４７ａ及び４７ｂの読み取りが可能な、第２アライメントマーク４７ａ及び４７ｂの厚さＴｃ（これはポリシリコン・アイランド４５の厚さに等しい）を基準とする最小深さ（最小の厚さの差）が、１０オングストロームだからである。また、ΔＴａ及びΔＴｂの最大値が１００オングストロームであるのは、エキシマレーザ・アニール法で非晶質シリコン膜を結晶化してポリシリコン膜を形成する場合（後にこれをパターン化してポリシリコン・アイランド４５とする）に、現行の露光装置による読み取りが可能なレベルに第２アライメントマーク４７ａ及び４７ｂの形状を維持できる最大深さが１００オングストロームだからである。
【００４６】
なお、これらの読み取り可能条件を満たしていれば、第２アライメントマーク４７ａ及び４７ｂの厚さは、ポリシリコン・アイランド４５の厚さＴｃと同一でなくてもよいし、ΔＴａ≠ΔＴｂであってもよい。
【００４７】
ポリシリコン・アイランド４５と一対の第２アライメントマーク４７ａ及び４７ｂは、下地膜１２の上に形成されたゲート絶縁膜５０で覆われている。このゲート絶縁膜５０は、基板１０の全面を覆っている。ゲート絶縁膜５０の上には、ゲート電極・配線５５が形成されている。ゲート電極・配線５５は、アイランド４５のチャネル領域２０ｃの全面と重なり合うように形成されており、チャネル領域２０ｃと重なっている部分がＴＦＴのゲート電極として機能し、他の部分がゲート配線として機能する。ゲート電極・配線５５は、ゲート絶縁膜５０上に形成された厚い層間絶縁膜６０で覆われている。層間絶縁膜６０は、基板１０の全面を覆っており、その表面は平坦化されている。
【００４８】
一対のＳ／Ｄ領域２０ａ及び２０ｂとゲート絶縁膜５０ゲート電極・配線５５は、ＴＦＴを構成している。
【００４９】
層間絶縁膜６０の上には、パターン化された金属膜からなる一対のソース・ドレイン配線（Ｓ／Ｄ配線）７０ａ及び７０ｂが形成されている。Ｓ／Ｄ配線７０ａは、ゲート絶縁膜５０と層間絶縁膜６０の双方を貫通するコンタクトホール６５ａ内の導電性プラグを介して、Ｓ／Ｄ領域２０ａに機械的・電気的に接続されている。同様に、Ｓ／Ｄ配線７０ｂは、ゲート絶縁膜５０と層間絶縁膜６０の双方を貫通するコンタクトホール６５ｂ内の導電性プラグを介して、Ｓ／Ｄ領域２０ｂに機械的・電気的に接続されている。
【００５０】
以上述べたように、図１（ａ）及び（ｂ）に示した本発明の第１実施形態の半導体装置では、一対のＳ／Ｄ領域２０ａ及び２０ｂの厚さＴａ及びＴｂが、アイランド状にパターン化されたポリシリコン膜（ポリシリコン・アイランド）４５のＳ／Ｄ領域２０ａ及び２０ｂ以外の部分（すなわちチャネル領域２０ｃ）の厚さＴｃよりも１０オングストローム〜１００オングストロームの範囲内に設定された任意の値だけ小さくされている。これは、ポリシリコン・アイランド４５のＳ／Ｄ領域２０ａ及び２０ｂの表面部分のみが選択的に除去されていることを意味する。
【００５１】
このため、ポリシリコン・アイランド４５のＳ／Ｄ領域２０ａ及び２０ｂとなるべき箇所（つまりＳ／Ｄ形成領域）に所望の不純物を導入する際に、当該所望の不純物と一緒に導入される重金属不純物が、Ｓ／Ｄ形成領域の表面部分の選択的除去に伴って除去される。したがって、エキシマレーザ・アニール法で非晶質シリコン膜の結晶化とその中に導入された不純物の活性化を同時に行う際に、前記重金属不純物がＳ／Ｄ領域２０ａ及び２０ｂ中に拡散する恐れがない。よって、重金属不純物が除去されない従来の場合に比べて、Ｓ／Ｄ領域２０ａ及び２０ｂを用いて形成されるＴＦＴ（つまり当該半導体装置１）の初期の特性ばらつきが改善され、信頼性も向上する。つまり、当該ＴＦＴ（半導体装置１）の動作特性及び信頼性を改善することができる。
【００５２】
また、上述した特開２００３−３３２３４９号公報に記載されたような、アライメントマークが基板１０の外周部に選択的に形成される場合とは異なり、一対の第２アライメントマーク４７ａ及び４７ｂがポリシリコン・アイランド４５の一対のＳ／Ｄ領域２０ａ及び２０ｂのそれぞれに近接して設けられている。（換言すれば、ＴＦＴの各々に対して一対の第２アライメントマーク４７ａ及び４７ｂが設けられている。）このため、ゲート電極・配線５５を形成する際のアライメントに、上記特開２００３−３３２３４９号公報に記載の方法における「非晶質シリコン膜形成領域」に対応する箇所に配置された第２アライメントマーク４７ａ及び４７ｂを用いることができるから、従来よりも高いアライメント精度でゲート電極・配線５５等の上位パターンを形成することができる。
【００５３】
さらに、不純物注入用パターンとアライメントマーク形成用パターンを１回の露光・現像で形成すると共に、非晶質シリコン膜の結晶化によるポリシリコン膜４５の形成とその中に注入された不純物の活性化とを同時に行うことにより、露光・現像工程数の削減を通じて総工程数の減少ができる。よって、製造コストをいっそう削減することができる。
【００５４】
なお、上記構成の半導体装置１では、ゲート電極・配線５５等の上位パターンを形成する際に従来よりも高いアライメント精度が得られないことになるが、一対の第２アライメントマーク４７ａ及び４７ｂを省略することもできる。
【００５５】
（第１実施形態の半導体装置の製造方法）
次に、図２（ａ）〜図５（ｍ）を参照しながら、上記構成を持つ本発明の第１実施形態に係る半導体装置の製造方法について説明する。
【００５６】
最初に、図２（ａ）に示すように、所望の大きさのガラス基板１０の上に下地膜１２を形成する。この下地膜１２は、ガラス基板１０中の不純物に起因する汚染を防止する目的で形成されるものであり、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮx）、シリコン酸窒化膜（ＳｉＮＯ）、あるいはシリコン酸化膜とシリコン窒化膜の積層体で構成される。下地膜１２の膜厚は、１０００〜５０００オングストロームの範囲で任意に設定されるが、ここでは５０００オングストロームのＳｉＯ2膜とする。
【００５７】
次に、図２（ｂ）に示すように、下地膜12の上に、LPCVD法（Low-Pressure Chemical Vapor Deposition、低圧ＣＶＤ法）またはPECVD法（Plasma-Enhanced Chemical Vapor Deposition、プラズマＣＶＤ法）によって非晶質シリコン膜１４を形成する。この非晶質シリコン膜１４は、ＴＦＴの活性層として使用されるため、リーク電流値を低く抑えるという観点からすると、膜厚は薄いほうがよいが、後で行なう結晶化工程のプロセスマージンを考慮すると、膜厚は３００〜３０００オングストロームの範囲内で設定するのが好ましい。ここでは６００オングストロームとする。
【００５８】
次に、図２（ｃ）に示すように、塗布法により非晶質シリコン膜１４の上に所望厚さの感光性レジスト膜を形成し、これを露光・現像することによりパターン化して、一対の第１アライメントマーク１８ａ及び１８ｂと一対のＳ／Ｄ領域２０ａ及び２０ｂを形成するためのマスク１６を形成する。マスク１６は、一対の第１アライメントマーク１８ａ及び１８ｂに対応する透孔１６ｃ及び１６ｄと、一対のＳ／Ｄ領域２０ａ及び２０ｂに対応する透孔１６ａ及び１６ｂとを有している。
【００５９】
次に、このマスク１６を用いて、図２（ｄ）に示すように、非晶質シリコン膜１４の内部に選択的に所望の不純物（例えば硼素）を注入する。この時のドース量は、１×１０15ｃｍ-2とする。これにより、マスク１６の透孔１６ａ、１６ｂ、１６ｃ及び１６ｄを介して不純物が注入され、非晶質シリコン膜１４の内部に一対の不純物注入領域２０ａ’及び２０ｂ’が形成されるが、同時に一対の不純物注入領域１８ａ’及び１８ｂ’も形成される。一対の不純物注入領域１８ａ’及び１８ｂ’が一対の不純物注入領域２０ａ’及び２０ｂ’毎に形成される点で、上述した特開２００３−３３２３４９号公報に記載された場合（つまり、アライメントマークが基板の外周部のみに選択的に形成される）とは異なる。その結果、不純物注入領域１８ａ’及び１８ｂ’（すなわち第１アライメントマーク１８ａ及び１８ｂ）を利用して行う次の露光工程（ポリシリコン・アイランド形成用）のアライメント精度を高めることができる利点がある。
【００６０】
図２（ｄ）の工程における不純物の注入深さは、非晶質シリコン膜１４の膜厚のほぼ全体に及ぶように設定されており、後工程で行われる当該不純物に対する活性化によって、当該注入不純物は非晶質シリコン膜１４の膜厚の全体に及ぶ。また、図２（ｄ）の工程で、不純物注入領域２０ａ’及び２０ｂ’の近傍に不純物注入領域１８ａ’及び１８ｂ’がそれぞれ形成されるが、これら不純物注入領域１８ａ’及び１８ｂ’はＴＦＴの特性には影響を与えない。不純物注入領域１８ａ’及び１８ｂ’は、後の工程で除去されるからである。
【００６１】
次に、図３（ｅ）に示すように、同じマスク１６を用いて、非晶質シリコン膜１４の不純物注入領域１８ａ’及び１８ｂ’の表面部分と不純物注入領域２０ａ’及び２０ｂ’の表面部分を選択的にエッチングする。エッチング完了後、マスク１６を剥離する。ここでは、表面部分がエッチング除去された不純物注入領域１８ａ’及び１８ｂ’を、それぞれ不純物注入領域１８ａ”及び１８ｂ”と表示する。また、表面部分がエッチング除去された不純物注入領域２０ａ’及び２０ｂ’を、それぞれ不純物注入領域２０ａ”及び２０ｂ”と表示する。
【００６２】
この工程でエッチング除去する深さは、１０〜１００オングストロームの範囲内で任意に設定する。これは、現行の露光装置による第１アライメントマーク１８ａ及び１８ｂの読み取りが可能な最小深さが１０オングストロームであること、そして、後述する非晶質シリコン膜１４の結晶化をエキシマレーザー・アニール（Excimer Laser Annealing）法（以下、ＥＬＡ法という）で行う場合に、現行の露光装置による読み取りが可能なレベルに第１アライメントマーク１８ａ及び１８ｂの形状を維持できる最大深さが１００オングストロームだからである。ここでは、エッチングする深さは５０オングストロームとする。
【００６３】
以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、表面部分がエッチングされた不純物注入領域１８ａ”及び１８ｂ”と表面部分がエッチングされた不純物注入領域２０ａ”及び２０ｂ”が得られる。
【００６４】
図３（ｅ）に示されているように、後にＳ／Ｄ領域となる不純物注入領域２０ａ”及び２０ｂ”の表面部分が選択的にエッチング除去されていることから、前記所望の不純物注入の際に当該不純物と共に注入される重金属不純物が除去される。このため、当該Ｓ／Ｄ領域を用いて形成されるＴＦＴ（当該半導体装置）の初期の特性ばらつきが、重金属不純物が除去されない従来の場合に比べて１０％以上改善することが分かった。また信頼性についても、当該重金属不純物が除去されない従来の場合に比べて2倍以上に向上することが分かった。
【００６５】
次に、図３（ｆ）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４（不純物注入領域１８ａ”及び１８ｂ”と不純物注入領域２０ａ”及び２０ｂ”を含む）の全面に照射してこれを結晶化し、ポリシリコン膜３５を得る。この時、エキシマレーザ光Ｂによって、不純物注入領域２０ａ”及び２０ｂ”に注入された不純物（硼素）が活性化されるから、当該不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、不純物注入領域１８ａ”及び１８ｂ”はそれぞれ第１アライメントマーク１８ａ及び１８ｂとなり、不純物注入領域２０ａ”及び２０ｂ”はそれぞれＳ／Ｄ領域２０ａ及び２０ｂとなる。
【００６６】
次に、図３（ｇ）に示すように、ポリシリコン膜３５上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５と第２アライメントマーク４７ａ及び４７ｂを形成するためのマスク３９を形成する。このマスク３９は、ポリシリコン・アイランド４５形成用の部分４０と、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１８ａ及び１８ｂを用いて行なうが、第１アライメントマーク１８ａ及び１８ｂはＳ／Ｄ領域２０ａ及び２０ｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【００６７】
ここでは、説明を簡単にするために、基板１０上に一つのＴＦＴ（一対のＳ／Ｄ領域２０ａ及び２０ｂと１個のゲート電極・配線５５）が形成される場合について説明しているが、実際は基板１０上に多数のＴＦＴがマトリックス状に形成・配置される。本実施形態では、第１アライメントマーク１８ａ及び１８ｂが対応するＳ／Ｄ領域２０ａ及び２０ｂの近傍に形成されるので、ＴＦＴすなわちＳ／Ｄ領域２０ａ及び２０ｂのレイアウトに伴って、第１アライメントマーク１８ａ及び１８ｂのレイアウトも基板１０の全面に及ぶ。このため、基板１０の全面にわたって±０．１μｍ以内の精度でアライメントが可能である。これに対し、特開２００３−３３２３４９号公報に記載された方法では、アライメントマークが基板の外周部のみに配置されるため、当該基板の内側におけるアライメント精度は±０．３μｍ以上となり、本実施形態に比べてかなり劣化する。
【００６８】
次に、図３（ｈ）に示すように、マスク３９を用いて、ポリシリコン膜３５を選択的にエッチングし、島状にパターン化されたポリシリコン膜３５すなわちポリシリコン・アイランド４５を得る。この時、ポリシリコン・アイランド４５の左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５は、一対のＳ／Ｄ領域２０ａ及び２０ｂを含んでおり、Ｓ／Ｄ領域２０ａ及び２０ｂの間の部分がチャネル領域２０ｃとなる。
【００６９】
次に、図４（ｉ）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５と第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでおり、その膜厚は１０００オングストロームである。ゲート絶縁膜５０は、シリコン酸化膜（ＳｉＯ2）やシリコン窒化膜（ＳｉＮx）やシリコン酸窒化膜（ＳｉＯＮ）やシリコン酸化膜とシリコン窒化膜の積層膜のいずれかで形成すればよいが、ここではＳｉＯ2膜で形成する。
【００７０】
次に、図４（ｊ）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５を形成する。ゲート電極・配線５５は、Ｓｉ、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、ＷＳｉなどの導電性材料で形成できるが、ここでは膜厚２０００オングストロームのＣｒ膜を用いて形成する。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５と第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【００７１】
次に、図４（ｋ）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでおり、膜厚４０００オングストロームのＳｉＯ2膜で形成されている。層間絶縁膜６０の表面は公知の方法で平坦化される。
【００７２】
次に、図４（ｌ）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５の一対のＳ／Ｄ領域２０ａ及び２０ｂにまで到達している。
【００７３】
次に、図５（ｍ）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、Ｓ／Ｄ領域２０ａ及び２０ｂに機械的・電気的に接続されている。図５（ｍ）の構成は、図１のそれと同じである。
【００７４】
以上の工程を経て、ポリシリコン膜３５を活性層に用いたＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第１実施形態の半導体装置１が得られる。
【００７５】
上述した本発明の第１実施形態の半導体装置１の製造方法では、マスク１６用のレジスト膜形成、露光、現像、不純物注入及びエッチング（図２（ｃ）〜図３（ｅ）の工程を参照）という一連の作業を１回行うだけで、表面部分がエッチングされた不純物注入領域１８ａ”及び１８ｂ”と表面部分がエッチングされた不純物注入領域２０ａ”及び２０ｂ”が得られる。また、不純物が注入された非晶質シリコン膜１４の全面にエキシマレーザ光Ｂを照射してこれを結晶化し、ポリシリコン膜３５を形成する（図３（ｆ）の工程を参照）ので、非晶質シリコン膜１４の結晶化と同時に、不純物注入領域２０ａ”及び２０ｂ”（これらは後にＳ／Ｄ領域２０ａ及び２０ｂとなる）に注入された不純物が活性化される。このため、当該不純物を活性化するための工程を別に設ける必要がない。よって、本発明の第１実施形態の半導体装置１の製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる。
【００７６】
また、後にＳ／Ｄ領域２０ａ及び２０ｂとなる不純物注入領域２０ａ”及び２０ｂ”の表面部分が選択的にエッチング除去される（図３（ｅ）の工程を参照）ことから、前記所望の不純物注入の際に当該不純物と共に注入される重金属不純物を確実に除去することができる。このため、重金属不純物が除去されない従来の場合に比べて、Ｓ／Ｄ領域２０ａ及び２０ｂを用いて形成されるＴＦＴ（半導体装置１）の初期の特性ばらつきが改善され、信頼性も向上する。つまり、当該ＴＦＴ（半導体装置１）の動作特性及び信頼性を改善することができる。
【００７７】
さらに、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、一対のＳ／Ｄ領域２０ａ及び２０ｂとに近接して一対の第１アライメントマーク１８ａ及び１８ｂがポリシリコン膜３５中に設けられていると共に、ポリシリコン・アイランド４５の外部近傍に一対の第２アライメントマーク４７ａ及び４７ｂが設けられるから、ポリシリコン膜３５中のＳ／Ｄ領域２０ａ及び２０ｂあるいはポリシリコン・アイランド４５に対してそれより上位のパターンのアライメントをする際に、第１アライメントマーク１８ａ及び１８ｂと第２アライメントマーク４７ａ及び４７ｂを用いることができる。よって、従来よりも高いアライメント精度を得ることができる。
【００７８】
（第２実施形態の半導体装置の製造方法）
次に、図６（ａ）〜図７（ｉ）を参照しながら、本発明の第２実施形態に係る半導体装置の製造方法について説明する。第２実施形態の製造方法は、ＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を、第１実施形態の製造方法に追加したものに相当する。したがって、この製造方法で得られる半導体装置１ａは、第１実施形態の半導体装置１において、ＴＦＴのチャネル領域に閾値制御用の不純物注入部分を追加したものに相当する。
【００７９】
最初に、第１実施形態の製造方法における図２（ａ）〜図３（ｅ）の工程を実施する。これにより、図３（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去された不純物注入領域１８ａ”及び１８ｂ”と、表面部分がエッチング除去された不純物注入領域２０ａ”及び２０ｂ”が形成される。この工程でエッチング除去する深さは、第１実施形態と同様に、１０〜１００オングストロームの範囲内で任意に設定されるが、ここでは５０オングストロームとする。以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、表面部分がエッチングされた不純物注入領域１８ａ”及び１８ｂ”と表面部分がエッチングされた不純物注入領域２０ａ”及び２０ｂ”が得られる。
【００８０】
次に、マスク１６を剥離してから、ＴＦＴの閾値を制御するための不純物（例えば硼素）を、１×１０12ｃｍ-2のドース量で非晶質シリコン膜１４の内部に注入する。この不純物注入は、基板１０の全面にわたって行うので、不純物注入領域１８ａａ”及び１８ｂｂ”と不純物注入領域２０ａａ”及び２０ｂｂ”に閾値制御用不純物（硼素）が注入されると共に、これら領域以外の部分にも当該閾値制御用不純物が注入される。ここでは、当該閾値制御用不純物が注入された不純物注入領域１８ａ”及び１８ｂ”を、それぞれ１８ａａ”及び１８ｂｂ”と表す。また、当該閾値制御用不純物が注入された不純物注入領域２０ａ”及び２０ｂ”を、それぞれ２０ａａ”及び２０ｂｂ”と表す。不純物注入領域１８ａａ”、１８ｂｂ”、２０ａａ”及び２０ｂｂ”以外の非晶質シリコン膜１４の当該閾値制御用不純物が注入された部分を、１４ａで表す。この時の状態は図６（ａ）のようになる。
【００８１】
ここで注入される閾値制御用の不純物（硼素）の濃度は、不純物注入領域１８ａａ”及び１８ｂｂ”と不純物注入領域２０ａａ”及び２０ｂｂ”に注入される不純物のそれよりも一桁以上低いので、当該閾値制御用不純物はＴＦＴの動作には影響を与えない。
【００８２】
次に、第１実施形態における図３（ｆ）と同様に、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４（不純物注入領域１８ａａ”及び１８ｂｂ”と不純物注入領域２０ａａ”及び２０ｂｂ”と不純物注入領域１４ａを含む）の全面に照射してこれを結晶化し、ポリシリコン膜３５ａを得る（図６（ｂ）を参照）。この時、エキシマレーザ光Ｂによって、不純物注入領域２０ａａ”及び２０ｂｂ”に注入された不純物（硼素）が活性化されるから、当該不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、不純物注入領域１８ａａ”及び１８ｂｂ”はそれぞれ第１アライメントマーク１８ａａ及び１８ｂｂとなり、不純物注入領域２０ａａ”及び２０ｂｂ”はそれぞれＳ／Ｄ領域２０ａａ及び２０ｂｂとなる。不純物注入領域１４ａは、不純物注入領域３５ａａとなる。
【００８３】
それ以後の工程は、第１実施形態での工程と同じである。すなわち、図６（ｃ）（図３（ｇ）を参照）に示すように、ポリシリコン膜３５上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５ａと第２アライメントマーク４７ａａ及び４７ｂｂを形成するためのマスク３９ａを形成する。このマスク３９ａは、ポリシリコン・アイランド４５ａ形成用の部分４０ａと、第２アライメントマーク４７ａａ及び４７ｂｂ形成用の部分４２ａａ及び４２ｂｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１８ａａ及び１８ｂｂを用いて行なうが、第１アライメントマーク１８ａａ及び１８ｂｂはＳ／Ｄ領域２０ａａ及び２０ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【００８４】
ここでは、説明を簡単にするために、基板１０上に一つのＴＦＴ（一対のＳ／Ｄ領域２０ａａ及び２０ｂｂと１個のゲート電極・配線５５）が形成される場合について説明しているが、実際は基板１０上に多数のＴＦＴがマトリックス状に形成・配置される。本実施形態では、第１アライメントマーク１８ａａ及び１８ｂｂが対応するＳ／Ｄ領域２０ａａ及び２０ｂｂの近傍に形成されるので、ＴＦＴすなわちＳ／Ｄ領域２０ａａ及び２０ｂｂのレイアウトに伴って、第１アライメントマーク１８ａａ及び１８ｂｂのレイアウトも基板１０の全面に及ぶ。このため、基板１０の全面にわたって±０．１μｍ以内の精度でアライメントが可能である。これに対し、特開２００３−３３２３４９号公報に記載された方法では、アライメントマークが基板の外周部のみに配置されるため、当該基板の内側におけるアライメント精度は±０．３μｍ以上となり、本実施形態に比べてかなり劣化する。
【００８５】
次に、図６（ｄ）（図３（ｈ）を参照）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ａを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ａすなわちポリシリコン・アイランド４５ａを得る。この時、ポリシリコン・アイランド４５ａの左右の近傍に一対の第２アライメントマーク４７ａａ及び４７ｂｂが同時に形成される。ポリシリコン・アイランド４５ａは、一対のＳ／Ｄ領域２０ａａ及び２０ｂｂを含んでおり、Ｓ／Ｄ領域２０ａａ及び２０ｂｂの間の部分がチャネル領域２０ｃｃとなる。
【００８６】
次に、図７（ｅ）（図４（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０（膜厚１０００オングストロームのＳｉＯ2膜）を形成し、ポリシリコン・アイランド４５ａと第２アライメントマーク４７ａａ及び４７ｂｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同じ材料・膜厚で形成すればよい。
【００８７】
次に、図７（ｆ）（図４（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５を形成する。ゲート電極・配線５５は、第１実施形態と同様に、膜厚２０００オングストロームのＣｒ膜で形成すればよい。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５ａと第２アライメントマーク４７ａａ及び４７ｂｂを用いて行う。
【００８８】
次に、図７（ｇ）（図４（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜（膜厚４０００オングストロームのＳｉＯ2膜）６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０の表面は公知の方法で平坦化される。
【００８９】
次に、図７（ｈ）（図４（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５ａの一対のＳ／Ｄ領域２０ａａ及び２０ｂｂにまで到達している。
【００９０】
次に、図７（ｉ）（図５（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、Ｓ／Ｄ領域２０ａａ及び２０ｂｂに機械的・電気的に接続されている。
【００９１】
以上の工程を経て、ポリシリコン膜３５ａを活性層に用いたＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第１実施形態の半導体装置１ａが得られる。この半導体装置１ａは、ＴＦＴのチャネル領域２０ｃｃの表面部分と、第２アライメントマーク４７ａａ及び４７ｂｂの表面部分に、それぞれ不純物注入領域３５ａａが形成されている点を除き、第１実施形態の半導体装置１と同じ構成である。
【００９２】
上述した本発明の第２実施形態の半導体装置１ａの製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ａの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ａ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られる。また、それらの効果に加えて、（ｄ）ＴＦＴの閾値を良好に制御できる、という効果もある。
【００９３】
（第３実施形態の半導体装置の製造方法）
次に、図８（ａ）〜図１１（ｍ）を参照しながら、本発明の第３実施形態に係る半導体装置の製造方法について説明する。第３実施形態の製造方法は、一方の導電型（ｎチャネルまたはｐチャネル）のＴＦＴのみを形成する第１実施形態の製造方法において、双方の導電型（ｎチャネル及びｐチャネル）のＴＦＴを形成するようにしたものに相当する。したがって、この製造方法で得られる半導体装置１ｂは、第１実施形態の半導体装置１を相補型に構成したものに相当する。
【００９４】
最初に、図８（ａ）に示すように、所望の大きさのガラス基板１０の上に下地膜１２（膜厚５０００オングストロームのＳｉＯ2膜）を形成し、その上に非晶質シリコン膜１４（膜厚６００オングストローム）を形成する。その後、塗布法により非晶質シリコン膜１４の上に所望厚さの感光性レジスト膜を形成し、これを露光・現像することによりパターン化して、一対の第１アライメントマーク１９Ａａ及び１９Ａｂと、ｎチャネルＴＦＴ用の一対のＳ／Ｄ領域２０ａ及び２０ｂを形成するためのマスク１７Ａを形成する。これらは第１実施形態の製造方法と同じ方法で製造される。マスク１７Ａは、一対の第１アライメントマーク１９Ａａ及び１９Ａｂに対応する透孔１７Ａｃ及び１７Ａｄと、一対のＳ／Ｄ領域２１Ａａ及び２１Ａｂに対応する透孔１７Ａａ及び１７Ａｂとを有している。
【００９５】
次に、このマスク１７Ａを用いて、図８（ｂ）に示すように、非晶質シリコン膜１４の内部に選択的に所望のｎ型不純物（例えば燐）を注入する。ドース量は、１×１０15ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部に一対のｎ型不純物注入領域２１Ａａ’及び２１Ａｂ’が形成されるが、同時に一対のｎ型不純物注入領域１９Ａａ’及び１９Ａｂ’も形成される。一対のｎ型不純物注入領域１９Ａａ’及び１９Ａｂ’が一対の不純物注入領域２１Ａａ’及び２１Ａｂ’毎に形成される点で、上述した特開２００３−３３２３４９号公報に記載された場合（つまり、アライメントマークが基板の外周部に選択的に形成される）とは異なる。その結果、不純物注入領域１９Ａａ’及び１９Ａｂ’（すなわち第１アライメントマーク１９Ａａ及び１９Ａｂ）を利用して行う次の露光工程（ポリシリコン・アイランド形成用）のアライメント精度を高めることができる利点がある。
【００９６】
図８（ｂ）の工程におけるｎ型不純物（燐）の注入深さは、非晶質シリコン膜１４の膜厚のほぼ全体に及ぶように設定されており、後工程で行われる当該不純物に対する活性化によって、当該注入不純物は非晶質シリコン膜１４の膜厚の全体に及ぶ。また、図８（ｂ）の工程で、不純物注入領域２１Ａａ’及び２１Ａｂ’の近傍に不純物注入領域１９Ａａ’及び１９Ａｂ’がそれぞれ形成されるが、これら不純物注入領域１９Ａａ’及び１９Ａｂ’はＴＦＴの特性には影響を与えない。不純物注入領域１９Ａａ’及び１９Ａｂ’は、後の工程で除去されるからである。
【００９７】
次に、図８（ｃ）に示すように、同じマスク１７Ａを用いて、非晶質シリコン膜１４の不純物注入領域１９Ａａ’及び１９Ａｂ’の表面部分と不純物注入領域２１Ａａ’及び２１Ａｂ’の表面部分を選択的にエッチングする。エッチング完了後、マスク１７Ａを剥離する。ここでは、表面部分がエッチング除去された不純物注入領域１９Ａａ’及び１９Ａｂ’を、それぞれ不純物注入領域１９Ａａ”及び１９Ａｂ”と表示する。また、表面部分がエッチング除去された不純物注入領域２１Ａａ’及び２１Ａｂ’を、それぞれ不純物注入領域２１Ａａ”及び２１Ａｂ”と表示する。
【００９８】
この工程でエッチング除去する深さは、第１実施形態の場合と同様に、５０オングストロームとする。
【００９９】
以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、表面部分がエッチングされたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と表面部分がエッチングされたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”が、非晶質シリコン膜１４の内部に得られる。その後、マスク１７Ａを剥離する。
【０１００】
図８（ｃ）に示されているように、後にｎ型Ｓ／Ｄ領域となるｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”の表面部分が選択的にエッチング除去されていることから、前記所望のｎ型不純物注入の際に当該不純物と共に注入される重金属不純物が除去される。このため、当該Ｓ／Ｄ領域を用いて形成されるＴＦＴの初期の特性ばらつきが、重金属不純物が除去されない従来の場合に比べて１０％以上改善する。また信頼性についても、当該重金属不純物が除去されない従来の場合に比べて2倍以上に向上する。
【０１０１】
次に、図９（ｄ）に示すように、非晶質シリコン膜１４の上に所望厚さの感光性レジスト膜を形成し、これを露光・現像することによりパターン化して、一対のｐチャネルＴＦＴ用の一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを形成するためのマスク１７Ｂを形成する。マスク１７Ｂは、マスク１７Ａと同じ方法で製造される。マスク１７Ｂは、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに対応する透孔１７Ｂａ及び１７Ｂｂとを有している。
【０１０２】
次に、このマスク１７Ｂを用いて、図９（ｅ）に示すように、非晶質シリコン膜１４の内部に選択的に所望のｐ型不純物（例えば硼素）を注入する。この時のドース量は、１×１０15ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部に一対のｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’が形成される。ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’の表面部分は、エッチングされない。
【０１０３】
図９（ｅ）の工程におけるｐ型不純物（硼素）の注入深さは、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを形成するのに必要な深さに設定され、図８（ｂ）の工程におけるｎ型不純物の注入深さよりも小さくなっている。これは、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’の表面部分はエッチングされないからである。
【０１０４】
以上のようにして、レジスト膜形成、露光、現像及びエッチングという一連の作業を一回行うだけで、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’（これらの表面部分はエッチングされていない）が、非晶質シリコン膜１４の内部に得られる。その後、マスク１７Ｂを剥離する。
【０１０５】
次に、図９（ｆ）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４（ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”とｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”とｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’を含む）の全面に照射してこれを結晶化し、ポリシリコン膜３５ｂを得る。この時、エキシマレーザ光Ｂによって、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”に注入されたｎ型不純物（燐）とｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’に注入されたｐ型不純物（硼素）が活性化されるから、これらの不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”はそれぞれ第１アライメントマーク１９Ａａ及び１９Ａｂとなり、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”はそれぞれｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなり、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’はそれぞれｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる。
【０１０６】
次に、図９（ｇ）に示すように、ポリシリコン膜３５ｂ上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５ａ及び４５ｂと第２アライメントマーク４７ａ及び４７ｂを形成するためのマスク３９ａを形成する。このマスク３９ａは、ポリシリコン・アイランド４５ａ形成用の部分４０ａ（ｎチャネルＴＦＴ用）と、ポリシリコン・アイランド４５ｂ形成用の部分４０ｂ（ｐチャネルＴＦＴ用）と、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１９Ａａ及び１９Ａｂを用いて行なうが、第１アライメントマーク１９Ａａ及び１９Ａｂは、それぞれ、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの近傍と、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１０７】
ここでは、説明を簡単にするために、基板１０上に一対のｎチャネルＴＦＴとｐチャネルＴＦＴが形成される場合について説明しているが、実際は基板１０上に多数のＴＦＴがマトリックス状に形成・配置される。本実施形態では、第１アライメントマーク１９Ａａ及び１９Ａｂが対応する一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されるので、これらＴＦＴすなわちＳ／Ｄ領域２１Ａａ、２１Ａｂ、２１Ｂａ及び２１Ｂｂのレイアウトに伴って、第１アライメントマーク１９Ａａ及び１９Ａｂのレイアウトも基板１０の全面に及ぶ。このため、基板１０の全面にわたって±０．１μｍ以内の精度でアライメントが可能である。これに対し、特開２００３−３３２３４９号公報に記載された方法では、アライメントマークが基板の外周部のみに配置されるため、当該基板の内側におけるアライメント精度は±０．３μｍ以上となり、本実施形態に比べてかなり劣化する。
【０１０８】
次に、図１０（ｈ）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ｂを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｂすなわち二つのポリシリコン・アイランド４５Ａ及び４５Ｂを得る。この時、ポリシリコン・アイランド４５Ａ及び４５Ｂの左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５Ａは、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを含んでおり、Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの間の部分がチャネル領域２１Ａｃとなる。同様に、ポリシリコン・アイランド４５Ｂは、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを含んでおり、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの間の部分がチャネル領域２１Ｂｃとなる。
【０１０９】
次に、図１０（ｉ）に示すように、下地膜１２の上にゲート絶縁膜（膜厚１０００オングストロームのＳｉＯ2膜）５０を形成し、ポリシリコン・アイランド４５Ａ及び４５Ｂと第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同じ方法で形成すればよい。
【０１１０】
次に、図１０（ｊ）に示すように、ゲート絶縁膜５０の上にゲート電極・配線（膜厚２０００オングストロームのＣｒ膜）５５を形成する。ゲート電極・配線５５は、第１実施形態と同じ方法で形成すればよい。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５Ａ及び４５Ｂと第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１１１】
次に、図１０（ｋ）に示すように、ゲート絶縁膜５０の上に層間絶縁膜（膜厚４０００オングストロームのＳｉＯ2膜）６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１１２】
次に、図１１（ｌ）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂと一対のコンタクトホール６５ｃ及び６５ｄを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５Ａの一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂにまで到達している。コンタクトホール６５ｃ及び６５ｄは、それぞれ、ポリシリコン・アイランド４５Ｂの一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂにまで到達している。
【０１１３】
次に、図１１（ｍ）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂと一対のＳ／Ｄ配線７０ｃ及び７０ｄを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂに機械的・電気的に接続されている。Ｓ／Ｄ配線７０ｃ及び７０ｄは、それぞれ、コンタクトホール６５ｃ及び６５ｄを介して、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに機械的・電気的に接続されている。
【０１１４】
以上の工程を経て、ポリシリコン膜３５ｂを活性層に用いた一対のｎチャネル及びｐチャネルＴＦＴ（いずれもポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第３実施形態の半導体装置１ｂが得られる。
【０１１５】
上述した本発明の第３実施形態の半導体装置１ｂの製造方法では、マスク１７Ａ用のレジスト膜形成、露光、現像、不純物注入及びエッチング（図８（ａ）〜（ｃ）の工程を参照）という一連の作業を１回行うだけで、表面部分がエッチングされたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と表面部分がエッチングされたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”が得られる。同様に、マスク１７Ｂ用のレジスト膜形成、露光、現像及び不純物注入（図９（ｄ）〜（ｅ）の工程を参照）という一連の作業を１回行うだけで、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’が得られる。また、ｎ型及びｐ型の不純物（燐及び硼素）が注入された非晶質シリコン膜１４の全面にエキシマレーザ光Ｂを照射してこれを結晶化し、ポリシリコン膜３５ｂを形成する（図９（ｆ）の工程を参照）ので、非晶質シリコン膜１４の結晶化と同時に、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”（これらは後にｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなる）と、ｐ型不純物注入領域２１Ｂａ’及び２１Ｂｂ’（これらは後にｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる）に注入された不純物（燐及び硼素）が活性化される。このため、これらの不純物を活性化するための工程を別に設ける必要がない。よって、本発明の第３実施形態の半導体装置１の製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる。
【０１１６】
また、後にｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなるｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”の表面部分が選択的にエッチング除去される（図８（ｃ）の工程を参照）ことから、前記所望のｎ型不純物（燐）の注入の際に当該不純物と共に注入される重金属不純物を確実に除去することができる。このため、重金属不純物が除去されない従来の場合に比べて、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを用いて形成されるｎチャネルＴＦＴ（ひいては半導体装置１ｂ）の初期の特性ばらつきが改善され、信頼性も向上する。つまり、当該ＴＦＴ（半導体装置１ｂ）の動作特性及び信頼性を改善することができる。
【０１１７】
さらに、上述した特開２００３−３３２３４９号公報に記載されたようなアライメントマークが基板の外周部に形成される場合とは異なり、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂと一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに近接して、それぞれ、一対の第１アライメントマーク１９Ａａ及び１９Ａｂがポリシリコン膜３５ｂ中に設けられると共に、ポリシリコン・アイランド４５Ａ及び４５Ｂの外部近傍に一対の第２アライメントマーク４７ａ及び４７ｂが設けられるから、ポリシリコン膜３５ｂ中のＳ／Ｄ領域２１Ａａ及び２１Ａｂあるいはポリシリコン・アイランド４５ＡとＳ／Ｄ領域２１Ｂａ及び２１Ｂｂあるいはポリシリコン・アイランド４５Ｂに対して、それらより上位のパターンのアライメントをする際に、第１アライメントマーク１９Ａａ及び１９Ａｂと第２アライメントマーク４７ａ及び４７ｂを用いることができる。よって、従来よりも高いアライメント精度を得ることができる。
【０１１８】
（第４実施形態の半導体装置の製造方法）
次に、図１２（ａ）〜図１４（ｌ）を参照しながら、本発明の第４実施形態に係る半導体装置の製造方法について説明する。第４実施形態の製造方法は、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を、第３実施形態の製造方法に追加したものに相当する。したがって、この製造方法で得られる半導体装置１ｃは、第３実施形態の半導体装置１ｂにおいて、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのチャネル領域にそれぞれ閾値制御用の不純物注入部分を追加したものに相当する。
【０１１９】
最初に、第３実施形態の製造方法における図８（ａ）〜図９（ｅ）の工程を実施する。これにより、図９（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去されたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と、表面部分がエッチング除去されたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”と、表面部分がエッチング除去されていないｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”とが形成される。これらの工程でエッチング除去する深さは、第１実施形態と同様に、５０オングストロームとする。不純物注入が完了すると、マスク１７Ｂを剥離する。
【０１２０】
次に、図１２（ａ）に示すように、非晶質シリコン膜１４の上に、透孔２６ａを持つマスク２６を形成する。透孔２６ａは、ｎチャネルＴＦＴのチャネル領域２１Ａｃに対応する箇所に形成されている。その後、図１２（ｂ）に示すように、マスク２６を用いて、非晶質シリコン膜１４の内部にＴＦＴの閾値を制御するためのｐ型不純物（例えば硼素）を選択的に注入する。この時のドース量は、１×１０12ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部にｐ型不純物注入領域１４ｂ１が形成される。不純物注入の完了後、マスク２６を剥離する。
【０１２１】
次に、図１２（ｃ）に示すように、非晶質シリコン膜１４の上に、透孔２８ａを持つマスク２８を形成する。透孔２８ａは、ｐチャネルＴＦＴのチャネル領域２１Ｂｃに対応する箇所に形成されている。その後、図１３（ｄ）に示すように、マスク２８を用いて、非晶質シリコン膜１４の内部にＴＦＴの閾値を制御するためのｎ型不純物（例えば燐）を選択的に注入する。この時のドース量は、１×１０12ｃｍ-2とする。これにより、非晶質シリコン膜１４の内部にｎ型不純物注入領域１４ｂ２が形成される。不純物注入の完了後、マスク２８を剥離する。
【０１２２】
それ以後の工程は、第３実施形態での工程と同じである。すなわち、図１３（ｅ）（図９（ｆ）を参照）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４の全面に照射してこれを結晶化し、ポリシリコン膜３５ｃを得る。この時、エキシマレーザ光Ｂによって、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”に注入されたｎ型不純物（燐）とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”に注入されたｐ型不純物（硼素）が活性化されるから、これらの不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”はそれぞれ第１アライメントマーク１９Ａａ及び１９Ａｂとなり、ｎ型不純物注入領域２１Ａａａ”及び２１Ａｂ”はそれぞれｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなる。ｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”はそれぞれｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる。ｐ型不純物注入領域１４ｂ１は、ｐ型不純物注入領域３５ｃ１となる。ｎ型不純物注入領域１４ｂ２は、ｎ型不純物注入領域３５ｃ２となる。
【０１２３】
次に、図１３（ｆ）（図９（ｇ）を参照）に示すように、ポリシリコン膜３５ｃ上にマスク３９ａを形成する。マスク３９ａは、ポリシリコン・アイランド４５ａ形成用の部分４０ａと、ポリシリコン・アイランド４５ｂ形成用の部分４０ｂと、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１９Ａａ及び１９Ａｂを用いて行なうが、第１アライメントマーク１９Ａａ及び１９Ａｂｂは、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１２４】
次に、図１３（ｇ）（図１０（ｈ）を参照）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ｃを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｃすなわち二つのポリシリコン・アイランド４５Ａ’及び４５Ｂ’を得る。この時、ポリシリコン・アイランド４５Ａ’及び４５Ｂ’の左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５Ａ’は、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを含んでおり、Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの間の部分がチャネル領域２１Ａｃとなる。ポリシリコン・アイランド４５Ｂ’は、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを含んでおり、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの間の部分がチャネル領域２１Ｂｃとなる。
【０１２５】
次に、図１４（ｈ）（図１０（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５Ａ’及び４５Ｂ’と第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第３実施形態と同様にして形成すればよい。
【０１２６】
次に、図１４（ｉ）（図１０（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５ａ及び５５ｂを形成する。ゲート電極・配線５５ａ及び５５ｂは、第３実施形態と同様にして形成すればよい。ゲート電極・配線５５ａ及び５５ｂを形成する際のアライメントは、ポリシリコン・アイランド４５Ａ’及び４５Ｂ’と第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１２７】
次に、図１４（ｊ）（図１０（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０は、第３実施形態と同様にして形成すればよい。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１２８】
次に、図１４（ｋ）（図１１（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ、６５ｂ、６５ｃ及び６５ｄを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５Ａ’の一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂにまで到達している。コンタクトホール６５ｃ及び６５ｄは、それぞれ、ポリシリコン・アイランド４５Ｂ’の一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂにまで到達している。
【０１２９】
次に、図１４（ｌ）（図１１（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に二対のＳ／Ｄ配線７０ａ及び７０ｂとＳ／Ｄ配線７０ｃ及び７０ｄを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂに機械的・電気的に接続されている。Ｓ／Ｄ配線７０ｃ及び７０ｄは、それぞれ、コンタクトホール６５ｃ及び６５ｄを介して、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに機械的・電気的に接続されている。
【０１３０】
以上の工程を経て、ポリシリコン膜３５ｃを活性層に用いた一対のｎチャネル及びｐチャネルＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第４実施形態の半導体装置１ｃが得られる。
【０１３１】
上述した本発明の第４実施形態の半導体装置１ｃの製造方法は、第３実施形態の製造方法に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を追加したものに相当するから、この製造方法で得られる半導体装置１ｃは、第３実施形態の半導体装置１ｂにおいて、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのチャネル領域にそれぞれ閾値制御用のｐ型不純物注入領域３５ｃ１及びｎ型不純物注入領域３５ｃ２を追加したものに相当する。
【０１３２】
本発明の第４実施形態の半導体装置１ｃ及びその製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ｃの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ｃ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られることが明らかである。また、それらの効果に加えて、（ｄ）両ＴＦＴの閾値を良好に制御できる、という効果もある。
【０１３３】
（第５実施形態の半導体装置の製造方法）
次に、図１５（ａ）〜図１６（ｉ）を参照しながら、本発明の第５実施形態に係る半導体装置の製造方法について説明する。第５実施形態の製造方法は、第４実施形態と同様に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を、第３実施形態の製造方法に追加したものに相当するが、閾値制御のための不純物注入が基板全面にわたって行われる点で、第４実施形態とは異なる。
【０１３４】
最初に、第３実施形態の製造方法における図８（ａ）〜図９（ｅ）の工程を実施する。これにより、図９（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去されたｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”と、表面部分がエッチング除去されたｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”と、表面部分がエッチング除去されていないｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”とが形成される。これらの工程でエッチング除去する深さは、第１実施形態と同様に、５０オングストロームとする。不純物注入が完了すると、マスク１７Ｂを剥離する。
【０１３５】
次に、図１５（ａ）に示すように、マスクを使用せずに、非晶質シリコン膜１４の全面にわたってその内部にＴＦＴの閾値を制御するためのｎ型またはｐ型の不純物（例えば硼素）を注入する。この時のドース量は、１×１０12ｃｍ-2とする。これにより、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”とｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”以外の箇所において、非晶質シリコン膜１４の表面にｐ型不純物注入領域１４ｂが形成される。
【０１３６】
ここで注入される閾値制御用の不純物（硼素）の濃度は、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”に注入される不純物のそれよりも一桁以上低いので、当該閾値制御用不純物はＴＦＴの動作には影響を与えない。
【０１３７】
それ以後の工程は、第３実施形態での工程と同じである。すなわち、図１５（ｂ）（図９（ｆ）を参照）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４の全面に照射してこれを結晶化し、ポリシリコン膜３５ｄを得る。この時、エキシマレーザ光Ｂによって、ｎ型不純物注入領域２１Ａａ”及び２１Ａｂ”に注入されたｎ型不純物（燐）とｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”に注入されたｐ型不純物（硼素）が活性化されるから、これらの不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、ｎ型不純物注入領域１９Ａａ”及び１９Ａｂ”はそれぞれ第１アライメントマーク１９Ａａ及び１９Ａｂとなり、ｎ型不純物注入領域２１Ａａａ”及び２１Ａｂ”はそれぞれｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとなる。ｐ型不純物注入領域２１Ｂａ”及び２１Ｂｂ”はそれぞれｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂとなる。不純物注入領域１４ｂは、ｐ型不純物注入領域３５ｄｄとなる。
【０１３８】
次に、図１５（ｃ）（図９（ｇ）を参照）に示すように、ポリシリコン膜３５ｄ上にマスク３９ａを形成する。マスク３９ａは、ポリシリコン・アイランド４５Ａ”形成用の部分４０ａと、ポリシリコン・アイランド４５Ｂ”形成用の部分４０ｂと、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１９Ａａ及び１９Ａｂを用いて行なうが、第１アライメントマーク１９Ａａ及び１９Ａｂｂは、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂとｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１３９】
次に、図１５（ｄ）（図１０（ｈ）を参照）に示すように、マスク３９ａを用いて、ポリシリコン膜３５ｄを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｄすなわち二つのポリシリコン・アイランド４５Ａ”及び４５Ｂ”を得る。この時、ポリシリコン・アイランド４５Ａ”及び４５Ｂ”の左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５Ａ”は、一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂを含んでおり、Ｓ／Ｄ領域２１Ａａ及び２１Ａｂの間の部分がチャネル領域２１Ａｃとなる。ポリシリコン・アイランド４５Ｂ”は、一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂを含んでおり、Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂの間の部分がチャネル領域２１Ｂｃとなる。
【０１４０】
次に、図１５（ｅ）（図１０（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５Ａ”及び４５Ｂ”と第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同様にして形成すればよい。
【０１４１】
次に、図１６（ｆ）（図１０（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５ａ及び５５ｂを形成する。ゲート電極・配線５５ａ及び５５ｂは、第１実施形態と同様にして形成すればよい。ゲート電極・配線５５ａ及び５５ｂを形成する際のアライメントは、ポリシリコン・アイランド４５Ａ”及び４５Ｂ”と第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１４２】
次に、図１６（ｇ）（図１０（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０は、第１実施形態と同様にして形成すればよい。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１４３】
次に、図１６（ｈ）（図１１（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ、６５ｂ、６５ｃ及び６５ｄを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５Ａ”の一対のｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂにまで到達している。コンタクトホール６５ｃ及び６５ｄは、それぞれ、ポリシリコン・アイランド４５Ｂ”の一対のｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂにまで到達している。
【０１４４】
次に、図１６（ｉ）（図１１（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に二対のＳ／Ｄ配線７０ａ及び７０ｂとＳ／Ｄ配線７０ｃ及び７０ｄを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、ｎ型Ｓ／Ｄ領域２１Ａａ及び２１Ａｂに機械的・電気的に接続されている。Ｓ／Ｄ配線７０ｃ及び７０ｄは、それぞれ、コンタクトホール６５ｃ及び６５ｄを介して、ｐ型Ｓ／Ｄ領域２１Ｂａ及び２１Ｂｂに機械的・電気的に接続されている。
【０１４５】
以上の工程を経て、ポリシリコン膜３５ｄを活性層に用いた一対のｎチャネル及びｐチャネルＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第５実施形態の半導体装置１ｄが得られる。
【０１４６】
上述した本発明の第５実施形態の半導体装置１ｄの製造方法は、第３実施形態の製造方法に、ｎチャネルＴＦＴ及びｐチャネルＴＦＴの閾値制御のための不純物注入をチャネル領域に対して行う工程を追加したものに相当するから、この製造方法で得られる半導体装置１ｃは、第３実施形態の半導体装置１ｂにおいて、ｎチャネルＴＦＴ及びｐチャネルＴＦＴのチャネル領域にそれぞれ閾値制御用のｐ型不純物注入領域３５ｄｄを追加したものに相当する。
【０１４７】
本発明の第５実施形態の半導体装置１ｄ及びその製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ｄの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ｃ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られることが明らかである。また、それらの効果に加えて、（ｄ）両ＴＦＴの閾値を良好に制御できる、という効果もある。
【０１４８】
（第６実施形態の半導体装置の製造方法）
次に、図１７（ａ）〜図１９（ｊ）を参照しながら、本発明の第６実施形態に係る半導体装置の製造方法について説明する。第６実施形態の製造方法は、第１実施形態の製造方法において、ＴＦＴのＬＤＤ（Lightly Doped Drain）領域を形成する工程を追加したものに相当する。したがって、この製造方法で得られる半導体装置１ｅは、第１実施形態の半導体装置１においてＴＦＴをＬＤＤ構造を持つように構成したものに相当する。
【０１４９】
最初に、第１実施形態の製造方法における図２（ａ）〜図３（ｅ）の工程を実施する。これにより、図３（ｅ）に示すように、非晶質シリコン膜１４の内部に、表面部分がエッチング除去されたｐ型不純物注入領域１８ａ”及び１８ｂ”と、表面部分がエッチング除去されたｐ型不純物注入領域２０ａ”及び２０ｂ”が形成される。この工程でエッチング除去する深さは、第１実施形態と同様に、５０オングストロームとする。
【０１５０】
次に、マスク１６を剥離してから、図１７（ａ）に示すように、ＬＤＤ領域を形成するためのマスク３０を非晶質シリコン膜１４の上に形成する。このマスク３０は、感光性レジストを塗布し、これに露光・現像を行なうことにより得られる。その後、マスク３０を用いて、ＬＤＤ領域を形成するための不純物（例えば硼素）を非晶質シリコン膜１４の内部に選択的に注入する。この時のドース量は、１×１０13ｃｍ-2とする。これにより、ｐ型不純物注入領域２０ａａ”と２０ｂｂ”の間に、間隔をあけてｐ型不純物注入領域２２ａ”及び２２ｂ”が形成される。ｐ型不純物注入領域２２ａ”及び２２ｂ”は、それぞれ、ｐ型不純物注入領域２０ａａ”と２０ｂｂ”に接触せしめられている。不純物注入が完了すると、マスク３０を剥離する。
【０１５１】
それ以後の工程は、第１実施形態での工程と同じである。すなわち、図１７（ｃ）（図３（ｆ）を参照）に示すように、ＥＬＡ法により、エキシマレーザ光Ｂを非晶質シリコン膜１４の全面に照射してこれを結晶化し、ポリシリコン膜３５ｅを得る。この時、エキシマレーザ光Ｂによって、不純物注入領域２０ａａ”及び２０ｂｂ”と不純物注入領域２２ａ”及び２２ｂ”に注入された不純物（硼素）が活性化されるから、当該不純物を活性化するための工程を別に設ける必要がない。また、非晶質シリコン膜１４の結晶化により、不純物注入領域１８ａ”及び１８ｂ”はそれぞれ第１アライメントマーク１８ａ及び１８ｂとなり、不純物注入領域２０ａ”及び２０ｂ”はそれぞれＳ／Ｄ領域２０ａ及び２０ｂとなる。不純物注入領域２２ａ”及び２２ｂ”は、それぞれＬＤＤ領域２２ａ及び２２ｂとなる。
【０１５２】
次に、図１７（ｄ）（図３（ｇ）を参照）に示すように、ポリシリコン膜３５ｅ上に感光性レジストを塗布し、これに露光・現像を行なうことによって、ポリシリコン・アイランド４５ｂと第２アライメントマーク４７ａ及び４７ｂを形成するためのマスク３９を形成する。このマスク３９は、ポリシリコン・アイランド４５ｂ形成用の部分４０と、第２アライメントマーク４７ａ及び４７ｂ形成用の部分４２ａ及び４２ｂが残存し、他の部分が削除されたパターンを有している。この時のアライメントは、先ほど形成した第１アライメントマーク１８ａ及び１８ｂを用いて行なうが、第１アライメントマーク１８ａ及び１８ｂはＳ／Ｄ領域２０ａ及び２０ｂの近傍に形成されているので、±０．１μｍ以内の精度でアライメントが可能である。
【０１５３】
次に、図１８（ｄ）（図３（ｈ）を参照）に示すように、マスク３９を用いて、ポリシリコン膜３５ｅを選択的にエッチングし、島状にパターン化されたポリシリコン膜３５ｅすなわちポリシリコン・アイランド４５ｂを得る。この時、ポリシリコン・アイランド４５ｂの左右の近傍に一対の第２アライメントマーク４７ａ及び４７ｂが同時に形成される。ポリシリコン・アイランド４５ｂは、一対のｐ型Ｓ／Ｄ領域２０ａ及び２０ｂと一対のｐ型ＬＤＤ領域２２ａ及び２２ｂを含んでおり、ＬＤＤ領域２２ａ及び２２ｂの間の部分がチャネル領域２０ｃとなる。
【０１５４】
次に、図１８（ｆ）（図４（ｉ）を参照）に示すように、下地膜１２の上にゲート絶縁膜５０を形成し、ポリシリコン・アイランド４５ｂと第２アライメントマーク４７ａ及び４７ｂを覆う。ゲート絶縁膜５０は、基板１０の全面に及んでいる。ゲート絶縁膜５０は、第１実施形態と同様にして形成すればよい。
【０１５５】
次に、図１８（ｇ）（図４（ｊ）を参照）に示すように、ゲート絶縁膜５０の上にゲート電極・配線５５を形成する。ゲート電極・配線５５は、第１実施形態と同様にして形成すればよい。ゲート電極・配線５５を形成する際のアライメントは、ポリシリコン・アイランド４５ｂと第２アライメントマーク４７ａ及び４７ｂを用いて行う。
【０１５６】
次に、図１８（ｈ）（図４（ｋ）を参照）に示すように、ゲート絶縁膜５０の上に層間絶縁膜６０を形成し、ゲート電極・配線５５を覆う。層間絶縁膜６０は、基板１０の全面に及んでいる。層間絶縁膜６０は、第１実施形態と同様にして形成すればよい。層間絶縁膜６０の表面は公知の方法で平坦化される。
【０１５７】
次に、図１９（ｉ）（図４（ｌ）を参照）に示すように、公知の方法で、層間絶縁膜６０とゲート絶縁膜５０を貫通する一対のコンタクトホール６５ａ及び６５ｂを形成する。コンタクトホール６５ａ及び６５ｂは、それぞれ、ポリシリコン・アイランド４５ｂの一対のＳ／Ｄ領域２０ａ及び２０ｂにまで到達している。
【０１５８】
次に、図１９（ｊ）（図５（ｍ）を参照）に示すように、公知の方法で、層間絶縁膜６０の上に金属膜を形成してパターン化することにより、層間絶縁膜６０の上に一対のＳ／Ｄ配線７０ａ及び７０ｂを形成する。Ｓ／Ｄ配線７０ａ及び７０ｂは、それぞれ、コンタクトホール６５ａ及び６５ｂを介して、Ｓ／Ｄ領域２０ａ及び２０ｂに機械的・電気的に接続されている。
【０１５９】
以上の工程を経て、ポリシリコン膜３５ｅを活性層に用いたＬＤＤ構造のＴＦＴ（ポリシリコンＴＦＴ）が、基板１０上に完成する。その結果、本発明の第６実施形態の半導体装置１ｅが得られる。
【０１６０】
上述した本発明の第６実施形態の半導体装置１ｅの製造方法では、本発明の第１実施形態の半導体装置１の場合と同様の理由により、（ａ）半導体装置１ｅの製造に要する総工程数を減少することができ、製造コストをいっそう削減することができる、（ｂ）ＴＦＴ（半導体装置１ｅ）の動作特性及び信頼性を改善することができる、（ｃ）従来よりも高いアライメント精度を得ることができる、といった効果が得られる。また、それらの効果に加えて、（ｄ）ＬＤＤ構造によりドレイン耐圧を改善できる、という効果もある。
【０１６１】
（変形例）
上述した第１〜第６実施形態は本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。
【０１６２】
例えば、上記第３実施形態では、先にｎチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してからｐチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行しているが、順序を逆にして、先にｐチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してからｎチャネルＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してもよい。
【０１６３】
また、上記第４実施形態では、先にｎチャネルＴＦＴの閾値制御用の不純物注入を実行してからｐチャネルＴＦＴの閾値制御用の不純物注入を実行しているが、順序を逆にして、先にｐチャネルＴＦＴの閾値制御用の不純物注入を実行してからｎチャネルＴＦＴの閾値制御用の不純物注入を実行してもよい。
【０１６４】
また、上記第５実施形態では、先にＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してからＬＤＤ領域形成用の不純物注入を実行しているが、順序を逆にして、先にＬＤＤ形成用の不純物注入を実行してからＴＦＴのＳ／Ｄ領域形成用の不純物注入を実行してもよい。
【産業上の利用可能性】
【０１６５】
本発明に係る半導体装置は、液晶表示装置において、画素スイッチング素子や駆動回路用素子として利用可能である。
【図面の簡単な説明】
【０１６６】
【図１】（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、（ｂ）は、当該半導体装置のアイランド状にパターン化されたポリシリコン膜と第２アライメントマークの概略レイアウトを示す平面図である。
【図２】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図３】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図２の続きである。
【図４】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図３の続きである。
【図５】本発明の第１実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図４の続きである。
【図６】本発明の第２実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図７】本発明の第２実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図６の続きである。
【図８】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図９】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図８の続きである。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図９の続きである。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１０の続きである。
【図１２】本発明の第４実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図１３】本発明の第４実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１２の続きである。
【図１４】本発明の第４実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１３の続きである。
【図１５】本発明の第５実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図１６】本発明の第５実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１５の続きである。
【図１７】本発明の第６実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図である。
【図１８】本発明の第６実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１７の続きである。
【図１９】本発明の第６実施形態に係る半導体装置の製造方法の各工程を示す要部概略断面図で、図１８の続きである。
【符号の説明】
【０１６７】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ 半導体装置
１０ ガラス基板
１２ 下地膜
１４ 非晶質シリコン膜
１４ａ、１４ｂ１、１４ｂ２ 非晶質シリコン膜の不純物注入領域
１６ マスク
１６ａ、１６ｂ、１６ｃ、１６ｄ マスクの透孔
１７Ａ マスク
１７Ａａ、１７Ａｂ、１７Ａｃ、１７Ａｄ マスクの透孔
１７Ｂ マスク
１７Ｂａ、１７Ｂｂ マスクの透孔
１８ａ、１８ｂ 第１アライメントマーク
１８ａ’、１８ｂ’ 不純物注入領域
１８ａ”、１８ｂ”、１８ａａ”、１８ｂｂ” 表面部分がエッチング除去された不純物注入領域
１９Ａａ、１９Ａｂ 第１アライメントマーク
１９Ａａ’、１９Ａｂ’ 不純物注入領域
１９Ａａ”、１９Ａｂ” 表面部分がエッチング除去された不純物注入領域
２０ａ’、２０ｂ 不純物注入領域
２０ａ”、２０ｂ”、２０ａａ”、２０ｂｂ” 表面部分がエッチング除去された不純物注入領域
２０ａ、２０ａａ、２０ｂ、２０ｂｂ ソース・ドレイン（Ｓ／Ｄ）領域
２０ｃ、２０ｃｃ チャネル領域
２１Ａａ、２１Ａｂ ソース・ドレイン（Ｓ／Ｄ）領域
２１Ａａ’、２１Ａｂ’ 不純物注入領域
２１Ａａ”、２１Ａｂ” 表面部分がエッチング除去された不純物注入領域
２１Ａｃ チャネル領域
２１Ｂａ、２１Ｂｂ ソース・ドレイン（Ｓ／Ｄ）領域
２１Ｂａ’、２１Ｂｂ’ 不純物注入領域
２１Ｂｃ チャネル領域
２６ マスク
２６ａ マスクの透孔
２８ マスク
２８ａ マスクの透孔
３５、３５ａ、３５ｂ、３５ｃ１、３５ｃ２ ポリシリコン膜
３５ａａ ポリシリコン膜の不純物注入領域
３９、３９ａ マスク
４０、４０ａ マスクのポリシリコン・アイランド形成用部分
４２ａ、４２ａａ、４２ｂ、４２ｂｂ マスクの第２アライメントマーク形成用部分
４５、４５ａ、４５ｂ、４５Ａ、４５Ｂ、４５Ａ’、４５Ｂ’、４５Ａ“、４５Ｂ” ポリシリコン・アイランド（島状のポリシリコン膜）
４７ａ、４７ａａ、４７ｂ、４７ｂｂ 第２アライメントマーク
５０ ゲート絶縁膜５０
５５、５５ａ、５５ｂ ゲート電極・配線
６０ 層間絶縁膜
６５ａ、６５ｂ、６５ｃ、６５ｄ コンタクトホール
７０ａ、７０ｂ、７０ｃ、７０ｄ ソース・ドレイン（Ｓ／Ｄ）配線
Ｂ レーザ光
【特許請求の範囲】
【請求項１】
ＴＦＴを備えた半導体装置であって、
基板と、
前記基板上に直接または下地膜を介してアイランド状に形成された、活性層として機能する半導体膜と、
前記半導体膜内に形成された一対のソース・ドレイン領域とを備え、
前記一対のソース・ドレイン領域が、前記半導体膜の前記一対のソース・ドレイン領域以外の部分よりも薄くされており、その厚さの差が１０オングストローム〜１００オングストロームの範囲内に設定されていることを特徴とする半導体装置。
【請求項２】
前記半導体膜の外部近傍に当該半導体膜と同一の材料で形成されたアライメントマークをさらに備えている請求項１に記載の半導体装置。
【請求項３】
前記アライメントマークの厚さが、前記半導体膜の前記一対のソース・ドレイン領域以外の部分の厚さと同一とされている請求項２に記載の半導体装置。
【請求項４】
基板上にＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、ソース・ドレイン領域用パターン及び第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に不純物を選択的に注入し、もって前記ソース・ドレイン領域用パターンによって第１不純物注入領域を形成すると共に、前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域を含む前記非晶質半導体膜にレーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域及び前記第２不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって一対のソース・ドレイン領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、
前記多結晶半導体膜をエッチングする前記工程において、一対の前記ソース・ドレイン領域が前記半導体アイランドの内部に包含されるように形成されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分にＬＤＤ構造形成のための不純物を注入する工程を含む請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板上に第１導電型のＴＦＴと第２導電型のＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、前記第１導電型のＴＦＴのソース・ドレイン領域用パターン及び前記第１導電型のＴＦＴの第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に前記第１導電型の不純物を選択的に注入し、もって前記第１導電型のＴＦＴの前記ソース・ドレイン領域用パターンによって第１不純物注入領域を形成すると共に、前記第１導電型のＴＦＴの前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
前記非晶質半導体膜の上に、前記第２導電型のＴＦＴのソース・ドレイン領域用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記非晶質半導体膜に前記第２導電型の不純物を選択的に注入し、もって前記第２導電型のＴＦＴの前記ソース・ドレイン領域用パターンによって第３不純物注入領域を形成する工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域と前記第３不純物注入領域及び前記第４不純物注入領域とを含む前記非晶質半導体膜に、レーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域、前記第２不純物注入領域、前記第３不純物注入領域及び前記第４不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第３マスクを形成する工程と、
前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって前記第１導電型のＴＦＴ用の半導体アイランド及び前記第２導電型のＴＦＴ用の半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって前記第２導電型のＴＦＴの一対のソース・ドレイン領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、さらに、前記第３不純物注入領域によって前記第２導電型のＴＦＴの一対のソース・ドレイン領域が形成され、
前記多結晶半導体膜をエッチングする前記工程において、前記第１導電型のＴＦＴの一対の前記ソース・ドレイン領域が前記第１導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されると共に、前記第２導電型のＴＦＴの一対の前記ソース・ドレイン領域が前記第２導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ＴＦＴを備えた半導体装置であって、
基板と、
前記基板上に直接または下地膜を介してアイランド状に形成された、活性層として機能する半導体膜と、
前記半導体膜内に形成された一対のソース・ドレイン領域とを備え、
前記一対のソース・ドレイン領域が、前記半導体膜の前記一対のソース・ドレイン領域以外の部分よりも薄くされており、その厚さの差が１０オングストローム〜１００オングストロームの範囲内に設定されていることを特徴とする半導体装置。
【請求項２】
前記半導体膜の外部近傍に当該半導体膜と同一の材料で形成されたアライメントマークをさらに備えている請求項１に記載の半導体装置。
【請求項３】
前記アライメントマークの厚さが、前記半導体膜の前記一対のソース・ドレイン領域以外の部分の厚さと同一とされている請求項２に記載の半導体装置。
【請求項４】
基板上にＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、ソース・ドレイン領域用パターン及び第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に不純物を選択的に注入し、もって前記ソース・ドレイン領域用パターンによって第１不純物注入領域を形成すると共に、前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域を含む前記非晶質半導体膜にレーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域及び前記第２不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって一対のソース・ドレイン領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、
前記多結晶半導体膜をエッチングする前記工程において、一対の前記ソース・ドレイン領域が前記半導体アイランドの内部に包含されるように形成されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第２マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分にＬＤＤ構造形成のための不純物を注入する工程を含む請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板上に第１導電型のＴＦＴと第２導電型のＴＦＴを配置してなる半導体装置の製造方法であって、
基板上に直接または下地膜を介して非晶質半導体膜を形成する工程と、
前記非晶質半導体膜の上に、前記第１導電型のＴＦＴのソース・ドレイン領域用パターン及び前記第１導電型のＴＦＴの第１アライメントマーク用パターンを持つ第１マスクを形成する工程と、
前記第１マスクを用いて前記非晶質半導体膜に前記第１導電型の不純物を選択的に注入し、もって前記第１導電型のＴＦＴの前記ソース・ドレイン領域用パターンによって第１不純物注入領域を形成すると共に、前記第１導電型のＴＦＴの前記第１アライメントマーク用パターンによって一対の第２不純物注入領域を形成する工程と、
前記第１マスクを用いて、前記第１不純物注入領域の表面部分と、一対の前記第２不純物注入領域の表面部分とを選択的にエッチングする工程と、
前記非晶質半導体膜の上に、前記第２導電型のＴＦＴのソース・ドレイン領域用パターンを持つ第２マスクを形成する工程と、
前記第２マスクを用いて前記非晶質半導体膜に前記第２導電型の不純物を選択的に注入し、もって前記第２導電型のＴＦＴの前記ソース・ドレイン領域用パターンによって第３不純物注入領域を形成する工程と、
エッチングされた前記第１不純物注入領域及び前記第２不純物注入領域と前記第３不純物注入領域及び前記第４不純物注入領域とを含む前記非晶質半導体膜に、レーザ光を照射することにより、前記非晶質半導体膜を結晶化して多結晶半導体膜を形成すると共に、前記第１不純物注入領域、前記第２不純物注入領域、前記第３不純物注入領域及び前記第４不純物注入領域の内部の前記不純物を活性化する工程と、
前記多結晶半導体膜の上に、アイランド用パターンを持つ第３マスクを形成する工程と、
前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングし、もって前記アイランド用パターンによって前記第１導電型のＴＦＴ用の半導体アイランド及び前記第２導電型のＴＦＴ用の半導体アイランドを形成する工程とを備え、
前記非晶質半導体膜にレーザ光を照射する前記工程において、前記多結晶半導体膜の内部には、前記第１不純物注入領域によって前記第２導電型のＴＦＴの一対のソース・ドレイン領域が形成されると共に、前記第２不純物注入領域によって第１アライメントマークが形成され、さらに、前記第３不純物注入領域によって前記第２導電型のＴＦＴの一対のソース・ドレイン領域が形成され、
前記多結晶半導体膜をエッチングする前記工程において、前記第１導電型のＴＦＴの一対の前記ソース・ドレイン領域が前記第１導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されると共に、前記第２導電型のＴＦＴの一対の前記ソース・ドレイン領域が前記第２導電型のＴＦＴ用の半導体アイランドの内部に包含されるように形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングする際に、前記第１アライメントマークを利用してアライメントが実行される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３マスクが、前記アイランド用パターンに加えて第２アライメントマーク用パターンを持っており、前記第３マスクを用いて前記多結晶半導体膜を選択的にエッチングして前記半導体アイランドを形成する際に、前記第２アライメントマーク用パターンによって第２アライメントマークが前記半導体アイランドの近傍に形成される請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記非晶質半導体膜にレーザ光を照射する工程の前に実行される、前記非晶質半導体膜の表面部分に閾値制御のための不純物を注入する工程を含む請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−４８７７７（Ｐ２００７−４８７７７Ａ）
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願番号】特願２００５−２２８５８６（Ｐ２００５−２２８５８６）
【出願日】平成１７年８月５日（２００５．８．５）
【出願人】（３０３０１８８２７）ＮＥＣ液晶テクノロジー株式会社 (547)
【Ｆターム（参考）】
【公開日】平成１９年２月２２日（２００７．２．２２）
【国際特許分類】
【出願日】平成１７年８月５日（２００５．８．５）
【出願人】（３０３０１８８２７）ＮＥＣ液晶テクノロジー株式会社 (547)
【Ｆターム（参考）】
[ Back to top ]