ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
【課題】高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供すること
【解決手段】（０００１）面に対して４°以下のオフ角θ１で傾斜したＳｉ面が主面４とされたＳｉＣ基板２と、ＳｉＣ基板２の主面４に形成されたＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１において、ＳｉＣ基板２の主面４のオフ方向Ｄを、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向にする。
【解決手段】（０００１）面に対して４°以下のオフ角θ１で傾斜したＳｉ面が主面４とされたＳｉＣ基板２と、ＳｉＣ基板２の主面４に形成されたＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１において、ＳｉＣ基板２の主面４のオフ方向Ｄを、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のオフ角を有するＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子に関する。
【背景技術】
【０００２】
近年、Ｓｉ半導体に比べて高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチングなどを実現できるＳｉＣ（シリコンカーバイド：炭化ケイ素）半導体が注目されている。
ＳｉＣ半導体は、通常、ＳｉＣインゴットから切り出す際に、（０００１）面から所定のオフ角を付ける。切り出されたウエハは研磨などの加工が施され、加工面上にエピタキシャル層が形成されたエピタキシャルウエハの状態で使用される。ＳｉＣエピタキシャル層の成長過程では、オフ角により生じる原子ステップとテラスとよぶ原子平坦面からなる表面に成長の結晶核が生成する。結晶核は熱力学的エネルギーによりテラス上を拡散し、ステップ端で安定化する。このような成長メカニズムはステップフローと呼ばれる。理想的には、成長初期のテラス幅を保ったまま成長するため、ＳｉＣの分子１層分の高さのステップも同様に保たれるが、実際には、ウエハ表面の欠陥の有無や、成長温度や成長中の雰囲気などの熱力学的な要因が影響して、結晶核の拡散速度に不均一性が生じて、テラス幅も不均一になる。テラス幅が狭くなるところでは、ステップが集まって束になり（以降、ステップバンチングと呼ぶ）、ＳｉＣの分子２層分以上の高さになる。
【０００３】
そこで、非特許文献１では、ＳｉＣエピタキシャルウエハの表面のステップバンチングの線密度は、ＳｉＣエピタキシャル層形成時の温度およびＣ／Ｓｉ比（Ｃ（炭素）とＳｉ（シリコン）との供給比）に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチングの発生を防止できると報告されている。
【先行技術文献】
【特許文献】
【０００４】
【非特許文献１】Keiji Wada, et al. Journal of Crystal Growth 291 (2006) pp.370-374
【非特許文献２】J. J. Sumakeris, et al. Material Science Forum Vol.457-460 (2004) p.1113-1116
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳｉＣ基板のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層の表面に発生するステップバンチングの線密度が大きくなるという不具合がある。たとえば、Ｃ／Ｓｉ比＝０．５の場合ではステップバンチングの線密度は５００ｃｍ−１であるのに対し、Ｃ／Ｓｉ比＝１．５の場合では、ステップバンチングの線密度が６０００ｃｍ−１となり、Ｃ／Ｓｉ比の増加に伴ってステップバンチングの線密度は増加してしまう。
【０００６】
本発明の目的は、高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明のＳｉＣ発明のエピタキシャルウエハは、（０００１）面に対して４°以下のオフ角θ１で傾斜したＳｉ面が主面とされたＳｉＣ基板と、前記ＳｉＣ基板の主面に形成されたＳｉＣエピタキシャル層とを含み、前記ＳｉＣ基板の前記主面のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向である。
【０００８】
オフ方向とは、［０００１］軸に対するＳｉＣ基板の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、本発明では、法線ｎの投影ベクトルの向きが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度で傾斜した方向と一致している。また「１５°＋／−１０°」とは、たとえば、［１１−２０］軸方向に対して、θ２＝５°〜２５°の範囲に収まる方向のことであり、［０１−１０］軸方向に関しても同様である。
【０００９】
そして、本発明のＳｉＣエピタキシャルウエハによれば、ＳｉＣ基板の主面のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向であるため、ＳｉＣエピタキシャル層を成長させる際に、ＳｉＣ基板の基底面転位（ＢＰＤ：Basal Plane Dislocation）がＳｉＣエピタキシャル層に伝播することを抑制することができる。そのため、ＳｉＣエピタキシャル層の基底面転位密度（ＢＰＤ密度）を小さくすることができる。その結果、ＳｉＣエピタキシャル層におけるステップバンチングの発生箇所を減らすことができるので、ステップバンチングの線密度を小さくすることができる。
【００１０】
そのため、高いＣ／Ｓｉ比でＳｉＣエピタキシャル層を成長させても、ステップバンチングの線密度を従来に比べて小さくすることができるので、ステップバンチングの線密度を適当な大きさに抑えながら、ＳｉＣエピタキシャル層の残留電子濃度を小さくすることができる。たとえば、ＳｉＣエピタキシャル層の残留電子濃度を１×１０１６ｃｍ−３以下にすることができる。
【００１１】
したがって、このＳｉＣエピタキシャルウエハを用いて作製された、ショットキーバリアダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（バイポーラトランジスタ)、ｐｎダイオード、サイリスタ、ＩＧＢＴ（Insulated gate bipolar transistor)などの各種ＳｉＣ半導体素子を動作させた場合でも、ステップバンチングの線密度が比較的小さいため、ＳｉＣエピタキシャル層の表面または界面の欠陥領域を減らすことができる。その結果、素子のリーク電流、酸化膜厚の不均一性、界面準位、表面再結合などの低減や、電界効果移動度の向上に効果があるので、高品質かつ高信頼性のＳｉＣ半導体素子を提供することができる。
【００１２】
このような効果は、オフ方向Ｄを角度θ２で傾けたことにより、面方位が（１１−２０）面である第１面および面方位が（０１−１０）面である第２面が交互に連続してなるステップ面を有するＳｉＣエピタキシャル層がステップフロー成長（横方向成長）するためである。
また、本発明のＳｉＣエピタキシャルウエハによれば、前記ＳｉＣエピタキシャル層の前記ステップ面のステップラインに沿って０．５ｎｍ以上の高さのステップバンチングが形成される場合に、そのステップバンチングの線密度を４０ｃｍ−１以下にすることができる。また、前記ＳｉＣエピタキシャル層の基底面転位密度を１０ｃｍ−２以下にすることができる。ステップバンチングの線密度およびＳｉＣエピタキシャル層の基底面転位密度を上記範囲にできれば、素子のリーク電流を一層低減することができる。
【００１３】
また、前記ＳｉＣエピタキシャル層の厚さが３μｍ以上であることが好ましく、４μｍ〜１００μｍであることがさらに好ましい。一般的に半導体素子の耐圧は、耐圧を保持する層の厚さに比例し、ＳｉＣ半導体素子の場合、ＳｉＣエピタキシャル層の厚さをこの範囲にすることにより、３００Ｖから１０ｋＶの耐圧を確保することができる。また、ＳｉＣエピタキシャル層および／またはＳｉＣ基板は、４Ｈ−ＳｉＣからなることが好ましい。
【００１４】
そして、本発明のＳｉＣ半導体素子は、上記した本発明のＳｉＣエピタキシャルウエハを用いて形成されている。そのため、ＳｉＣエピタキシャル層の表面における欠陥密度減少に因る、リーク電流低減、電界効果移動度向上、電流増幅率増加などの効果があり、非常に高品質かつ高信頼性のある素子である。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。
【図２】図２は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図３】図３は、図２のユニットセルを（０００１）面の真上から見た図である。
【図４】図４は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図４（ａ）は平面図、図４（ｂ）は断面図であって、図４（ａ）の切断線Ａ−Ａでの断面を示している。
【図５】図５は、ステップバンチングの線密度を説明するための図である。
【図６】図６は、ステップバンチングと基底面転位との対応関係を示す図である。
【図７】図７は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
【図８】図８は、ＳｉＣエピタキシャル成長前の酸化処理の有無により、エピ表面のＢＰＤがどの程度変化するかを説明するための図である。
【図９】図９は、従来技術および本発明における、Ｃ／Ｓｉ比とステップバンチングの線密度との関係を示すグラフである。
【図１０】図１０は、Ｓｉ面およびＣ面それぞれに形成されたＳｉＣエピタキシャル層における、Ｃ／Ｓｉ比と残留電子濃度との関係を示すグラフである。
【図１１】図１１は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
【図１２】図１２は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
【図１３】図１３は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。
ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣからなり、ＳｉＣ基板２と、ＳｉＣ基板２に積層されたＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ＳｉＣエピタキシャル層３の厚さｔ２は、ＳｉＣ基板２よりも薄く、たとえば、１００μｍ以上、好ましくは、４μｍ〜１００μｍである。また、ＳｉＣエピタキシャル層３の窒素濃度は、たとえば、５×１０１６ｃｍ−３以下である。
【００１７】
なお、ＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣに限らず、たとえば、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。
【００１８】
そして、この実施形態では、ＳｉＣ基板２は４°以下のオフ角θ１を有している。具体的には、ＳｉＣ基板２の主面４（基板表面）が、（０００１）面に対して４°以下のオフ角で傾斜した面となっている。
（０００１）などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図２および図３を参照して説明することができる。
【００１９】
図２は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図３は、図２のユニットセルを（０００１）面の真上から見た図である。なお、図２の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図２に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
【００２０】
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
【００２１】
図３に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角注の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００２２】
そして、ＳｉＣ基板２の主面４は、図４（ａ）（ｂ）に示すように、（０００１）面に対して４°以下のオフ角θ１で傾斜した面となっている。
図４は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図４（ａ）は平面図、図４（ｂ）は断面図であって、図４（ａ）の切断線Ａ−Ａでの断面を示している。
図４（ａ）（ｂ）に示すように、ＳｉＣ基板２の主面４は、その法線ｎの方向が［０００１］軸方向と一致しておらず、（０００１）面に対して［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜したオフ方向Ｄに、４°以下のオフ角θ１で傾斜している。オフ方向とは、図２に示すように、［０００１］軸に対するＳｉＣ基板２の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向と一致している。また「１５°＋／−１０°」とは、たとえば、［１１−２０］軸方向に対して、θ２＝５°〜２５°の範囲に収まる方向のことであり、［０１−１０］軸方向に関しても同様である。角度θ２は、好ましくは、１５°＋／−５°であり、さらに好ましくは、ジャスト１５°である。つまり、［１１−２０］軸方向と［０１−１０］軸方向との間に形成される挟角（３０°）を２等分するように、いずれの軸方向からも１５°で傾斜した方向であることが好ましいが、当該ジャスト１５°の方向から多少ずれた＋／−１０°の範囲は許容範囲である。
【００２３】
これにより、ＳｉＣ基板２は、規則的に配列された、面方位が（０００１）面である平坦なテラス面５と、主面４が（０００１）面に対して傾斜することにより生じるテラス面５の段差部分に形成され、面方位が（１１−２０）面である第１面６ａおよび面方位が（０１−１０）面である第２面６ｂが交互に連続してなるステップ面６とを有する複数のレイヤ７（bi-layer）により構成されており、テラス面５およびステップ面６が主面４を形成している。なお、（１１−２０）面は［１１−２０］軸を法線とする面であり、（０１−１０）面は［０１−１０］軸を法線とする面である。
【００２４】
各レイヤ７は、１つのシリコン原子に対して４つの炭素原子が結合して形成された正四面体からなる原子層１層分で構成されており、その高さ（ステップ高さｈ）は、０．２５ｎｍである。
図４に示すように、各レイヤ７のステップ面６は、オフ方向Ｄにテラス面５の幅を保ちながら規則的に並ぶことになる。また、ステップ面６のステップエッジとなるステップライン８は、［１１−２０］軸方向および［０１−１０］軸それぞれと垂直の関係を保ちながら（言い換えれば、［１−１００］軸方向および［−２１１０］軸方向それぞれと平行の関係を保ちながら）、テラス面５の幅を取りながら各面６ａ，６ｂが平行に交互に並ぶようになる。
【００２５】
そして、ＳｉＣエピタキシャル層３は、ＳｉＣ基板２のテラス面５およびステップ面６を保ちながら、各レイヤ７が［１１−２０］軸方向および［０１−１０］軸方向に沿って交互にステップフロー成長（横方向成長）することにより形成されている。具体的には、まず各レイヤ７が［１１−２０］軸方向に所定の第１テラス幅Ｗ１分の第１成長をし、次に［０１−１０］軸方向に所定の第２テラス幅Ｗ２分の第２成長し、この第１成長および第２成長が繰り返し行われることにより、ＳｉＣエピタキシャル層３が形成されている。第１テラス幅Ｗ１および第２テラス幅Ｗ２は同じであることが好ましく、この条件を満たすことにより、各レイヤ７のステップ面６は、オフ方向Ｄに沿って一定のテラス面５の幅を保ちながら規則的に並ぶことになる。
【００２６】
また、各レイヤ７の成長方向の幅（ステップ成長幅ｓ）は、ＳｉＣエピタキシャル層３の厚さｔ２を用いて、ｔ２／ｓｉｎθで表すことができる。また、ＳｉＣエピタキシャル層３の表面１０（エピ表面）での、各レイヤ７の成長方向の幅（ステップ進行幅Ｌ）は、ｔ２／ｔａｎθで表すことができる。
一方、ＳｉＣエピタキシャル層３の成長過程では、各レイヤ７（原子層）が横方向に結晶成長していくため、ステップバンチング９が発生する場合がある。ステップバンチング９とは、図４に示すように、ＳｉＣエピタキシャル層３の表面１０において、レイヤ７（原子層）が２層以上統合されて形成されるものであり、０．５ｎｍ以上のステップ高さｈを有するステップ面６が形成された状態のことをいう。この実施形態では、ステップバンチング９は、たとえば、［１１−２０］軸方向と垂直な方向に平行なステップライン８に沿って形成されている。
【００２７】
この実施形態においても、ＳｉＣエピタキシャル層３の表面１０にステップバンチング９が形成されているが、その線密度が４０ｃｍ−１以下であり、従来に比べて非常に小さい。ステップバンチング９の線密度は、たとえば、図５に示すように測定することができる。
図５は、ステップバンチングの線密度を説明するための図である。
【００２８】
ステップバンチング９の線密度は、たとえば、ＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）を用いて測定することができる。具体的には、ＡＭＦを用いて、ＳｉＣエピタキシャル層３の表面１０の複数箇所をそれぞれ撮影し、撮影された各像に存在するステップバンチング９を数え、複数の像から得られたステップバンチング９の数の平均値を求める。
【００２９】
このようなステップバンチング９は、図４に示すように、結晶成長の際にＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播した基底面転位１１（ＢＰＤ：Basal Plane Dislocation）の位置に対応して存在している。すなわち、基底面転位１１が存在するところにはステップバンチング９が発生し易いので、ステップバンチング９を減らすには、ＳｉＣ基板２の主面４が大きな凹凸が形成されていない平滑な面であることは必要だが、さらに、ＳｉＣエピタキシャル層３の基底面転位１１の密度（ＢＰＤ密度）が小さいことも重要である。ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくできれば、ステップバンチング９の発生箇所を少なくできて線密度を小さくできるとともに、基底面転位１１自体が少なくなるので、素子のリーク電流を一層低減することができる。
【００３０】
なお、基底面転位１１とは、ＳｉＣ基板２およびＳｉＣエピタキシャル層３の基底面（０００１）面内に平行な転位のことを示している。
ステップバンチング９と基底面転位１１との対応関係は、たとえば、図６に示すように、ＳｉＣエピタキシャル層３の表面１０を、溶融ＫＯＨ（水酸化カリウム）でウエットエッチングしてエッチピット１２を形成し、当該エッチピット１２がステップバンチング９の線上に形成されることを確認することにより証明できる。
【００３１】
そして、このようなエッチピットを、ＳｉＣのエピタキシャル成長前に、ＳｉＣ基板２の主面４を５００℃以上の溶融ＫＯＨを用いてエッチングすることにより形成すれば、ＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播するＢＰＤ密度を減少させることができると、非特許文献２には開示されている。
しかしながら、ＳｉＣ基板２にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融ＫＯＨの温度が１０℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融ＫＯＨを用いたエッチングにより、基底面転位以外の転位、たとえば、貫通螺旋転位（ＴＳＤ：Threading Screw Dislocation）や貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）のエッチピットも出現するので、ＳｉＣ基板２の主面４の凹凸が数μｍ以上の大きさになる。その結果、ＳｉＣエピタキシャル層３の形成後の表面凹凸も大きくなる。そのため、ＳｉＣエピタキシャル層３にデバイスを形成する前に、ＳｉＣエピタキシャル層３の表面１０を平坦化するための加工が必要であるが、平坦化加工の際に、ＳｉＣエピタキシャル層３の表面１０にダメージを与えてしまう。
【００３２】
そこで、この実施形態では、前述したように、ＳｉＣ基板２の主面４を、（０００１）面に対して［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜したオフ方向Ｄに、４°以下のオフ角θ１で傾斜させている。これにより、ＳｉＣ基板２からＳｉＣエピタキシャル層３への基底面転位１１の伝播を抑制することができ、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくすることができる。
【００３３】
次に、図７を参照して、ＳｉＣエピタキシャルウエハの製造方法を具体的に説明する。
図７は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
まず、図７（ａ）に示すように、六方晶ＳｉＣインゴット１３を用意する。次に、当該ＳｉＣインゴット１３を、（０００１）面に対して［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜したオフ方向Ｄに、４°以下のオフ角θ１を付けて切り出すことにより、複数枚のＳｉＣベアウエハ１４を得る。次に、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を、ラップ加工などの機械加工により研磨する。
【００３４】
機械加工後、図７（ｂ）に示すように、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を１００ｎｍ以上研削する。研削は、たとえば、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）、プラズマエッチングにより行なうことができるが、好ましくは、プラズマエッチングで行う。それぞれの処理の条件は、次の通りである。
＜ＣＭＰ条件＞
・研磨速度：０．０１ｎｍ／ｈ〜０．５ｎｍ／ｈ、好ましくは、０．１ｎｍ／ｈ
＜エッチング条件 ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）＞
・圧力：２００Ｐａ〜４００Ｐａ、好ましくは、４００Ｐａ
・原料ガス（流量）：ＡｒもしくはＯ２を３０ｓｃｃｍおよびＣＦ４を６０ｓｃｃｍ、またはＣｌ２単独で１００ｓｃｃｍ
・ＲＦパワー：１００Ｗ〜１０００Ｗ、好ましくは、５００Ｗ
・基板バイアス：１０Ｗ〜１００Ｗ、好ましくは、５０Ｗ
・エッチングレート：１０ｎｍ／ｍｉｎ〜２００ｎｍ／ｍｉｎ、好ましくは、５０ｎｍ／ｍｉｎ
プラズマエッチングが好ましい理由は、ＳｉＣは非常に硬い材料であるため、ダメージの少ないＣＭＰで１００ｎｍ以上研削するには数時間必要であるが、プラズマエッチングでは１０分程度の短時間で済むためである。一方、ＳｉＣベアウエハ１４の切り出し面１５が受けるダメージについては、ＳｉなどのＳｉＣよりも柔らかい材料では大きなダメージを受けるおそれがあるが、ＳｉＣは非常に硬いため、プラズマエッチングによるダメージを少なくできるので、特に問題とならない。
【００３５】
この１００ｎｍ以上の研削により、切り出し後の機械加工により発生したＳｉＣベアウエハ１４の切り出し面１５のダメージ層が十分に除去され、厚さｔ１が２００μｍ〜５００μｍのＳｉＣ基板２が得られる。なお、この研削工程は、たとえば、ＳｉＣベアウエハ１４の切り出し直後に機械加工を行わず、代わりにＣＭＰにより研磨をした場合には省略してもよい。
【００３６】
たとえばＣＭＰにより研磨もしくは研削を行った場合には、研磨・研削後、ＳｉＣエピタキシャル層３の形成前に、ＣＭＰにより発生するパーティクルを除去するための表面洗浄工程と、表面洗浄工程で用いられた洗浄液の乾燥させる乾燥工程とを実行することが好ましい。ＣＭＰにより発生するパーティクルは、ＳｉＣエピタキシャル層３の表面１０でステップをバンチングさせる原因となるためである。
【００３７】
表面洗浄工程では、メガソニック洗浄を利用することができ、好ましくは、機能水（オゾン水、水素水など）を用いてＳｉＣ基板２の主面４をメガソニック洗浄する。なお、メガソニック洗浄に限らず、ジェット洗浄、スクラバー洗浄によりパーティクルを除去してもよい。
乾燥工程では、ＳｉＣ基板２が乾燥するにつれて、その主面４にパーティクルが再付着するおそれがあるので、イオナイザもしくはイオナイズドエアを使用することが好ましい。これにより、ＳｉＣエピタキシャル層３でのステップバンチング９の発生を確実に抑えることができる。
【００３８】
次に、図７（ｃ）に示すように、ＳｉＣ基板２の主面４（０００１）面を酸化処理することにより、ＳｉＣ基板２の主面４に酸化膜１６を形成する。酸化処理は、ドライ酸化法、ウエット酸化法のどちらで行なってもよい。酸化処理の条件は、たとえば、次の通りである。なお、図示は省略するが、当該酸化膜１６は、ＳｉＣ基板２の裏面および周面にも形成される。
＜酸化条件＞
・酸化温度：１０００℃〜１４００℃、好ましくは、１１００℃〜１３００℃
・雰囲気：Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２、ＡｉｒおよびＨ２Ｏ、好ましくは、Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２
・酸化時間：２ｈ〜４８ｈ、好ましくは、８ｈ
・酸化膜厚：１０ｎｍ〜２０００ｎｍ、好ましくは、２０ｎｍ〜８０ｎｍ、具体的に好ましくは、ドライ酸化法で４０ｎｍ
その後、フッ酸（ＨＦ）を用いて、酸化膜１６を除去する。
【００３９】
この酸化膜１６の形成工程および除去工程を行うことにより、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。
なお、酸化膜１６の形成工程および除去工程は、５００ｎｍ以上の研削処理後だけでなく、研削処理前でのみ行ってもよいし、研削処理の前後両方で行ってもよい。
【００４０】
次に、図７（ｄ）に示すように、ＳｉＣ基板２上に、ＳｉＣエピタキシャル層３を結晶成長させる。結晶成長の条件は、たとえば、次の通りである。
＜ＳｉＣエピタキシャル層の形成条件＞
・成長温度：１６００℃〜１７００℃
・圧力：１０ｋＰａ〜１５ｋＰａ
・Ｈ２流量：１００ｓｌｍ〜２００ｓｌｍ
・原料ガス：ＳｉＨ４、Ｃ３Ｈ８、Ｎ２
・成長速度：１μｍ／ｈ〜２０μｍ／ｈ
・Ｃ／Ｓｉ供給比：１．０〜１０．０、好ましくは、１．３〜２．０
ＳｉＣエピタキシャル層３を成長させることにより、図１のＳｉＣエピタキシャルウエハ１を得ることができる。
【００４１】
このようにして得られたＳｉＣエピタキシャルウエハ１では、ステップバンチング９（図４（ａ）（ｂ）参照）の線密度を４０ｃｍ−１以下にすることができる。これは、ＳｉＣ基板２の主面４のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向であるため、ＳｉＣエピタキシャル層３を成長させる際に、ＳｉＣ基板２の基底面転位１１がＳｉＣエピタキシャル層３に伝播することを抑制することができるためである。そのため、ＳｉＣエピタキシャル層３の基底面転位密度（ＢＰＤ密度）を小さくすることができる。その結果、ＳｉＣエピタキシャル層３におけるステップバンチング９の発生箇所を減らすことができるので、ステップバンチングの線密度を４０ｃｍ−１以下、好ましくは、無くすことができる。
【００４２】
しかも、この実施形態では、ＣＭＰもしくはプラズマエッチングによる１００ｎｍ以上の研削後に酸化膜１６の形成工程および除去工程を行うので、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。また、酸化膜１６の形成工程および除去工程を行うことにより、ＳｉＣ基板２の主面４に基底面転位１１のピットを適切なサイズで形成できるので、これらの工程を行うことによっても、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくすることができる。
【００４３】
具体的には、図８に示すように、ＳｉＣ基板２の主面４に１０００ｃｍ−２前後の基底面転位１１が存在する場合において、ＳｉＣエピタキシャル層３の成長前に酸化膜１６を形成しないと、ＳｉＣエピタキシャル層３のＢＰＤ密度は８０ｃｍ−２前後であった。これに対し、酸化膜１６を形成した場合には、ＢＰＤ密度を１０ｃｍ−２以下にまで減らすことができる。
【００４４】
また、非特許文献１で報告されているように、ＳｉＣエピタキシャルウエハ１の表面のステップバンチング９の線密度は、ＳｉＣエピタキシャル層３形成時の温度およびＣ／Ｓｉ比に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチング９の発生を防止できる
しかしながら、ＳｉＣ基板２のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層３の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層３の表面１０に発生するステップバンチング９の線密度が大きくなるという不具合がある。
【００４５】
これに対し、この実施形態では、Ｃ／Ｓｉ比を高くしても、ステップバンチング９の線密度を従来に比べて小さくすることができる。具体的には、図９に示すように、Ｃ／Ｓｉ比が１．３のときでもステップバンチング９の線密度を４０ｃｍ−１以下にすることができ、同時に、ＢＰＤ密度も１０ｃｍ−２にすることができた。
すなわち、非特許文献１にあるように、高いＣ／Ｓ比でエピタキシャル成長することで、残留電子濃度の低減が可能になるが、従来技術では、ステップバンチング９の線密度が１０００ｃｍ−１以上と非常に高くなるため、デバイス用途には不適切であった。
【００４６】
そこで、この実施形態の手法を用いれば、高いＣ／Ｓｉ比でＳｉＣエピタキシャル層３を成長させても、ステップバンチング９の線密度が４０ｃｍ−１以下となる。そのため、図１０に示すように、ＳｉＣ基板２のＳｉ面およびＣ面のどちらにＳｉＣエピタキシャル層３を成長させた場合でも、残留電子濃度が１×１０１６ｃｍ−３以下となる条件で高品質なエピタキシャル成長が可能になる。その結果、高品質かつ高信頼性のある半導体素子を製造することができる。このＳｉＣエピタキシャルウエハ１は、とりわけ、１０ｋＶ以上の高耐圧素子用途に非常に適している。
【００４７】
しかも、この実施形態では、ＳｉＣエピタキシャル層３をＳｉＣ基板２のＳｉ面に形成しているので、Ｃ面に形成する場合に比べて、ＳｉＣエピタキシャル層３の残留電子濃度を一層小さくすることができる。
以上のＳｉＣエピタキシャルウエハ１は、たとえば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ショットキーバリアダイオード、トレンチゲート型ＭＯＳＦＥＴ、およびプレーナゲート型ＭＯＳＦＥＴの例を示す。
【００４８】
図１１は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
ＳｉＣ半導体素子としてのショットキーバリアダイオード２１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。これらにドーピングされたｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
【００４９】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにカソード電極２２が形成されている。
また、ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）には、ＳｉＣエピタキシャル層３の一部を活性領域２３として露出させるコンタクトホール２４を有し、当該活性領域２３を取り囲むフィールド領域２５を覆うフィールド絶縁膜２６が形成されている。フィールド絶縁膜２６は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成されている。
【００５０】
ＳｉＣエピタキシャル層３の表面１０近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、当該コンタクトホール２４の輪郭に沿って形成されている。
このショットキーバリアダイオード２１によれば、従来に比べて、リーク電流が１桁以上低減できることが確認できた。
【００５１】
図１２は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのトレンチゲート型ＭＯＳＦＥＴ３１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００５２】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極３２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度がたとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域３３が形成されている。ＳｉＣエピタキシャル層３において、ボディ領域３３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域３４である。
【００５３】
ＳｉＣエピタキシャル層３には、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル層３の表面１０からボディ領域３３を貫通し、その最深部がドレイン領域３４に達している。
ゲートトレンチ３５の内面およびＳｉＣエピタキシャル層３の表面１０には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで埋め尽くすことにより、ゲートトレンチ３５内にゲート電極３７が埋設されている。
【００５４】
ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ＋型のソース領域３８が形成されている。
また、ＳｉＣエピタキシャル層３には、その表面１０からソース領域３８を貫通し、ボディ領域３３に接続されるｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域３９が形成されている。
【００５５】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８およびボディコンタクト領域３９に接続されている。
ソース電極４２とドレイン電極３２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、トレンチゲート型ＭＯＳＦＥＴ３１をオン状態にさせることができる。
【００５６】
このトレンチゲート型ＭＯＳＦＥＴ３１の製造工程では、イオン注入領域（たとえば、ボディ領域３３、ソース領域３８など）を活性化させるために高温アニール（たとえば、１５００℃以上）を行う。高温アニール工程では、通常、カーボンキャップなどを用いてＳｉＣエピタキシャル層３の表面１０を保護しなければ、ステップバンチング９が増加し易い。
【００５７】
そこで、この実施形態で得られたＳｉＣエピタキシャルウエハ１を用いれば、高温アニールの際に表面１０保護を施さなくても、ステップバンチング９の増加を防止することができる。
また、ＳｉＣエピタキシャル層３のステップバンチング９は、ＭＯＳＦＥＴ３１の酸化膜１６界面においてキャリアの散乱要因になるため、ステップバンチング９の線密度が大きいと、キャリア移動度が低下する。この実施形態では、ステップバンチング９の線密度を従来に比べて１／５０に小さくすることができるので、キャリア移動度を向上させることができる。
【００５８】
図１３は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのプレーナゲート型ＭＯＳＦＥＴ５１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００５９】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極５２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度がたとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル層３において、ボディ領域５３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域５４である。
【００６０】
ボディ領域５３の表層部には、ｎ＋型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
ソース領域５５の内側には、ｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
【００６１】
ＳｉＣエピタキシャル層３の表面１０には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）およびソース領域５５の外周縁を覆っている。
ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。
【００６２】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５およびボディコンタクト領域５６に接続されている。
ソース電極６１とドレイン電極５２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
【００６３】
このプレーナゲート型ＭＯＳＦＥＴ５１においても、図１２のトレンチゲート型ＭＯＳＦＥＴ３１と同様に、高温アニールの際に表面保護を施さなくてもステップバンチング９の増加を防止でき、キャリア移動度を向上させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてＭＯＳキャパシタを製造することもできる。そのＭＯＳキャパシタでは、歩留まりおよび信頼性を向上させることができ、とりわけ歩留まりに関しては、２０％以上向上させることができる。また、信頼性については初期不良を減少させることができる。
【００６４】
また、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてバイポーラトランジスタを製造することもできる。バイポーラトランジスタは、増幅率が高い方が好ましいが、ステップバンチング９の線密度が高いと、表面１０再結合の影響により高い増幅率が得ることが困難である。そこで、この実施形態のＳｉＣエピタキシャルウエハ１を用いれば、ＳｉＣエピタキシャル層３のステップバンチング９の線密度および残留電子濃度が低い上に、高いＣ／Ｓｉ比でエピ成長したものであるので、バイポーラトランジスタの増幅率を、従来に比べて一層向上させることができる。
【００６５】
その他、この実施形態のＳｉＣエピタキシャルウエハ１は、ｐｎダイオード、ＩＧＢＴ（Insulated Gate Bipolar Semiconductor：絶縁ゲートバイポーラトランジスタ）、ＣＭＯＳなどの製造に用いることもできる。
また、前述のショットキーバリアダイオード２１、トレンチゲート型ＭＯＳＦＥＴ３１およびプレーナゲート型ＭＯＳＦＥＴ５１に関して、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード２１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００６６】
本発明の半導体素子は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００６７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６８】
１ ＳｉＣエピタキシャルウエハ
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ （ＳｉＣ基板の）主面
５ テラス面
６ ステップ面
７ レイヤ
８ ステップライン
９ ステップバンチング
１０ （ＳｉＣエピタキシャル層の）表面
１１ 基底面転位
１２ エッチピット
１３ ＳｉＣインゴット
１４ ＳｉＣベアウエハ
１５ 切り出し面
１６ 酸化膜
２１ ショットキーバリアダイオード
２２ カソード電極
２３ 活性領域
２４ コンタクトホール
２５ フィールド領域
２６ フィールド絶縁膜
２７ アノード電極
２８ ＪＴＥ構造
３１ トレンチゲート型ＭＯＳＦＥＴ
３２ ドレイン電極
３３ ボディ領域
３４ ドレイン領域
３５ ゲートトレンチ
３６ ゲート絶縁膜
３７ ゲート電極
３８ ソース領域
３９ ボディコンタクト領域
４０ 層間絶縁膜
４１ コンタクトホール
４２ ソース電極
５１ プレーナゲート型ＭＯＳＦＥＴ
５２ ドレイン電極
５３ ボディ領域
５４ ドレイン領域
５５ ソース領域
５６ ボディコンタクト領域
５７ ゲート絶縁膜
５８ ゲート電極
５９ 層間絶縁膜
６０ コンタクトホール
６１ ソース電極
【技術分野】
【０００１】
本発明は、所定のオフ角を有するＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子に関する。
【背景技術】
【０００２】
近年、Ｓｉ半導体に比べて高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチングなどを実現できるＳｉＣ（シリコンカーバイド：炭化ケイ素）半導体が注目されている。
ＳｉＣ半導体は、通常、ＳｉＣインゴットから切り出す際に、（０００１）面から所定のオフ角を付ける。切り出されたウエハは研磨などの加工が施され、加工面上にエピタキシャル層が形成されたエピタキシャルウエハの状態で使用される。ＳｉＣエピタキシャル層の成長過程では、オフ角により生じる原子ステップとテラスとよぶ原子平坦面からなる表面に成長の結晶核が生成する。結晶核は熱力学的エネルギーによりテラス上を拡散し、ステップ端で安定化する。このような成長メカニズムはステップフローと呼ばれる。理想的には、成長初期のテラス幅を保ったまま成長するため、ＳｉＣの分子１層分の高さのステップも同様に保たれるが、実際には、ウエハ表面の欠陥の有無や、成長温度や成長中の雰囲気などの熱力学的な要因が影響して、結晶核の拡散速度に不均一性が生じて、テラス幅も不均一になる。テラス幅が狭くなるところでは、ステップが集まって束になり（以降、ステップバンチングと呼ぶ）、ＳｉＣの分子２層分以上の高さになる。
【０００３】
そこで、非特許文献１では、ＳｉＣエピタキシャルウエハの表面のステップバンチングの線密度は、ＳｉＣエピタキシャル層形成時の温度およびＣ／Ｓｉ比（Ｃ（炭素）とＳｉ（シリコン）との供給比）に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチングの発生を防止できると報告されている。
【先行技術文献】
【特許文献】
【０００４】
【非特許文献１】Keiji Wada, et al. Journal of Crystal Growth 291 (2006) pp.370-374
【非特許文献２】J. J. Sumakeris, et al. Material Science Forum Vol.457-460 (2004) p.1113-1116
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳｉＣ基板のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層の表面に発生するステップバンチングの線密度が大きくなるという不具合がある。たとえば、Ｃ／Ｓｉ比＝０．５の場合ではステップバンチングの線密度は５００ｃｍ−１であるのに対し、Ｃ／Ｓｉ比＝１．５の場合では、ステップバンチングの線密度が６０００ｃｍ−１となり、Ｃ／Ｓｉ比の増加に伴ってステップバンチングの線密度は増加してしまう。
【０００６】
本発明の目的は、高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明のＳｉＣ発明のエピタキシャルウエハは、（０００１）面に対して４°以下のオフ角θ１で傾斜したＳｉ面が主面とされたＳｉＣ基板と、前記ＳｉＣ基板の主面に形成されたＳｉＣエピタキシャル層とを含み、前記ＳｉＣ基板の前記主面のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向である。
【０００８】
オフ方向とは、［０００１］軸に対するＳｉＣ基板の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、本発明では、法線ｎの投影ベクトルの向きが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度で傾斜した方向と一致している。また「１５°＋／−１０°」とは、たとえば、［１１−２０］軸方向に対して、θ２＝５°〜２５°の範囲に収まる方向のことであり、［０１−１０］軸方向に関しても同様である。
【０００９】
そして、本発明のＳｉＣエピタキシャルウエハによれば、ＳｉＣ基板の主面のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向であるため、ＳｉＣエピタキシャル層を成長させる際に、ＳｉＣ基板の基底面転位（ＢＰＤ：Basal Plane Dislocation）がＳｉＣエピタキシャル層に伝播することを抑制することができる。そのため、ＳｉＣエピタキシャル層の基底面転位密度（ＢＰＤ密度）を小さくすることができる。その結果、ＳｉＣエピタキシャル層におけるステップバンチングの発生箇所を減らすことができるので、ステップバンチングの線密度を小さくすることができる。
【００１０】
そのため、高いＣ／Ｓｉ比でＳｉＣエピタキシャル層を成長させても、ステップバンチングの線密度を従来に比べて小さくすることができるので、ステップバンチングの線密度を適当な大きさに抑えながら、ＳｉＣエピタキシャル層の残留電子濃度を小さくすることができる。たとえば、ＳｉＣエピタキシャル層の残留電子濃度を１×１０１６ｃｍ−３以下にすることができる。
【００１１】
したがって、このＳｉＣエピタキシャルウエハを用いて作製された、ショットキーバリアダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（バイポーラトランジスタ)、ｐｎダイオード、サイリスタ、ＩＧＢＴ（Insulated gate bipolar transistor)などの各種ＳｉＣ半導体素子を動作させた場合でも、ステップバンチングの線密度が比較的小さいため、ＳｉＣエピタキシャル層の表面または界面の欠陥領域を減らすことができる。その結果、素子のリーク電流、酸化膜厚の不均一性、界面準位、表面再結合などの低減や、電界効果移動度の向上に効果があるので、高品質かつ高信頼性のＳｉＣ半導体素子を提供することができる。
【００１２】
このような効果は、オフ方向Ｄを角度θ２で傾けたことにより、面方位が（１１−２０）面である第１面および面方位が（０１−１０）面である第２面が交互に連続してなるステップ面を有するＳｉＣエピタキシャル層がステップフロー成長（横方向成長）するためである。
また、本発明のＳｉＣエピタキシャルウエハによれば、前記ＳｉＣエピタキシャル層の前記ステップ面のステップラインに沿って０．５ｎｍ以上の高さのステップバンチングが形成される場合に、そのステップバンチングの線密度を４０ｃｍ−１以下にすることができる。また、前記ＳｉＣエピタキシャル層の基底面転位密度を１０ｃｍ−２以下にすることができる。ステップバンチングの線密度およびＳｉＣエピタキシャル層の基底面転位密度を上記範囲にできれば、素子のリーク電流を一層低減することができる。
【００１３】
また、前記ＳｉＣエピタキシャル層の厚さが３μｍ以上であることが好ましく、４μｍ〜１００μｍであることがさらに好ましい。一般的に半導体素子の耐圧は、耐圧を保持する層の厚さに比例し、ＳｉＣ半導体素子の場合、ＳｉＣエピタキシャル層の厚さをこの範囲にすることにより、３００Ｖから１０ｋＶの耐圧を確保することができる。また、ＳｉＣエピタキシャル層および／またはＳｉＣ基板は、４Ｈ−ＳｉＣからなることが好ましい。
【００１４】
そして、本発明のＳｉＣ半導体素子は、上記した本発明のＳｉＣエピタキシャルウエハを用いて形成されている。そのため、ＳｉＣエピタキシャル層の表面における欠陥密度減少に因る、リーク電流低減、電界効果移動度向上、電流増幅率増加などの効果があり、非常に高品質かつ高信頼性のある素子である。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。
【図２】図２は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図３】図３は、図２のユニットセルを（０００１）面の真上から見た図である。
【図４】図４は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図４（ａ）は平面図、図４（ｂ）は断面図であって、図４（ａ）の切断線Ａ−Ａでの断面を示している。
【図５】図５は、ステップバンチングの線密度を説明するための図である。
【図６】図６は、ステップバンチングと基底面転位との対応関係を示す図である。
【図７】図７は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
【図８】図８は、ＳｉＣエピタキシャル成長前の酸化処理の有無により、エピ表面のＢＰＤがどの程度変化するかを説明するための図である。
【図９】図９は、従来技術および本発明における、Ｃ／Ｓｉ比とステップバンチングの線密度との関係を示すグラフである。
【図１０】図１０は、Ｓｉ面およびＣ面それぞれに形成されたＳｉＣエピタキシャル層における、Ｃ／Ｓｉ比と残留電子濃度との関係を示すグラフである。
【図１１】図１１は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
【図１２】図１２は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
【図１３】図１３は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。
ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣからなり、ＳｉＣ基板２と、ＳｉＣ基板２に積層されたＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ＳｉＣエピタキシャル層３の厚さｔ２は、ＳｉＣ基板２よりも薄く、たとえば、１００μｍ以上、好ましくは、４μｍ〜１００μｍである。また、ＳｉＣエピタキシャル層３の窒素濃度は、たとえば、５×１０１６ｃｍ−３以下である。
【００１７】
なお、ＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣに限らず、たとえば、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。
【００１８】
そして、この実施形態では、ＳｉＣ基板２は４°以下のオフ角θ１を有している。具体的には、ＳｉＣ基板２の主面４（基板表面）が、（０００１）面に対して４°以下のオフ角で傾斜した面となっている。
（０００１）などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図２および図３を参照して説明することができる。
【００１９】
図２は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図３は、図２のユニットセルを（０００１）面の真上から見た図である。なお、図２の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図２に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
【００２０】
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
【００２１】
図３に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角注の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００２２】
そして、ＳｉＣ基板２の主面４は、図４（ａ）（ｂ）に示すように、（０００１）面に対して４°以下のオフ角θ１で傾斜した面となっている。
図４は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図４（ａ）は平面図、図４（ｂ）は断面図であって、図４（ａ）の切断線Ａ−Ａでの断面を示している。
図４（ａ）（ｂ）に示すように、ＳｉＣ基板２の主面４は、その法線ｎの方向が［０００１］軸方向と一致しておらず、（０００１）面に対して［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜したオフ方向Ｄに、４°以下のオフ角θ１で傾斜している。オフ方向とは、図２に示すように、［０００１］軸に対するＳｉＣ基板２の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向と一致している。また「１５°＋／−１０°」とは、たとえば、［１１−２０］軸方向に対して、θ２＝５°〜２５°の範囲に収まる方向のことであり、［０１−１０］軸方向に関しても同様である。角度θ２は、好ましくは、１５°＋／−５°であり、さらに好ましくは、ジャスト１５°である。つまり、［１１−２０］軸方向と［０１−１０］軸方向との間に形成される挟角（３０°）を２等分するように、いずれの軸方向からも１５°で傾斜した方向であることが好ましいが、当該ジャスト１５°の方向から多少ずれた＋／−１０°の範囲は許容範囲である。
【００２３】
これにより、ＳｉＣ基板２は、規則的に配列された、面方位が（０００１）面である平坦なテラス面５と、主面４が（０００１）面に対して傾斜することにより生じるテラス面５の段差部分に形成され、面方位が（１１−２０）面である第１面６ａおよび面方位が（０１−１０）面である第２面６ｂが交互に連続してなるステップ面６とを有する複数のレイヤ７（bi-layer）により構成されており、テラス面５およびステップ面６が主面４を形成している。なお、（１１−２０）面は［１１−２０］軸を法線とする面であり、（０１−１０）面は［０１−１０］軸を法線とする面である。
【００２４】
各レイヤ７は、１つのシリコン原子に対して４つの炭素原子が結合して形成された正四面体からなる原子層１層分で構成されており、その高さ（ステップ高さｈ）は、０．２５ｎｍである。
図４に示すように、各レイヤ７のステップ面６は、オフ方向Ｄにテラス面５の幅を保ちながら規則的に並ぶことになる。また、ステップ面６のステップエッジとなるステップライン８は、［１１−２０］軸方向および［０１−１０］軸それぞれと垂直の関係を保ちながら（言い換えれば、［１−１００］軸方向および［−２１１０］軸方向それぞれと平行の関係を保ちながら）、テラス面５の幅を取りながら各面６ａ，６ｂが平行に交互に並ぶようになる。
【００２５】
そして、ＳｉＣエピタキシャル層３は、ＳｉＣ基板２のテラス面５およびステップ面６を保ちながら、各レイヤ７が［１１−２０］軸方向および［０１−１０］軸方向に沿って交互にステップフロー成長（横方向成長）することにより形成されている。具体的には、まず各レイヤ７が［１１−２０］軸方向に所定の第１テラス幅Ｗ１分の第１成長をし、次に［０１−１０］軸方向に所定の第２テラス幅Ｗ２分の第２成長し、この第１成長および第２成長が繰り返し行われることにより、ＳｉＣエピタキシャル層３が形成されている。第１テラス幅Ｗ１および第２テラス幅Ｗ２は同じであることが好ましく、この条件を満たすことにより、各レイヤ７のステップ面６は、オフ方向Ｄに沿って一定のテラス面５の幅を保ちながら規則的に並ぶことになる。
【００２６】
また、各レイヤ７の成長方向の幅（ステップ成長幅ｓ）は、ＳｉＣエピタキシャル層３の厚さｔ２を用いて、ｔ２／ｓｉｎθで表すことができる。また、ＳｉＣエピタキシャル層３の表面１０（エピ表面）での、各レイヤ７の成長方向の幅（ステップ進行幅Ｌ）は、ｔ２／ｔａｎθで表すことができる。
一方、ＳｉＣエピタキシャル層３の成長過程では、各レイヤ７（原子層）が横方向に結晶成長していくため、ステップバンチング９が発生する場合がある。ステップバンチング９とは、図４に示すように、ＳｉＣエピタキシャル層３の表面１０において、レイヤ７（原子層）が２層以上統合されて形成されるものであり、０．５ｎｍ以上のステップ高さｈを有するステップ面６が形成された状態のことをいう。この実施形態では、ステップバンチング９は、たとえば、［１１−２０］軸方向と垂直な方向に平行なステップライン８に沿って形成されている。
【００２７】
この実施形態においても、ＳｉＣエピタキシャル層３の表面１０にステップバンチング９が形成されているが、その線密度が４０ｃｍ−１以下であり、従来に比べて非常に小さい。ステップバンチング９の線密度は、たとえば、図５に示すように測定することができる。
図５は、ステップバンチングの線密度を説明するための図である。
【００２８】
ステップバンチング９の線密度は、たとえば、ＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）を用いて測定することができる。具体的には、ＡＭＦを用いて、ＳｉＣエピタキシャル層３の表面１０の複数箇所をそれぞれ撮影し、撮影された各像に存在するステップバンチング９を数え、複数の像から得られたステップバンチング９の数の平均値を求める。
【００２９】
このようなステップバンチング９は、図４に示すように、結晶成長の際にＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播した基底面転位１１（ＢＰＤ：Basal Plane Dislocation）の位置に対応して存在している。すなわち、基底面転位１１が存在するところにはステップバンチング９が発生し易いので、ステップバンチング９を減らすには、ＳｉＣ基板２の主面４が大きな凹凸が形成されていない平滑な面であることは必要だが、さらに、ＳｉＣエピタキシャル層３の基底面転位１１の密度（ＢＰＤ密度）が小さいことも重要である。ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくできれば、ステップバンチング９の発生箇所を少なくできて線密度を小さくできるとともに、基底面転位１１自体が少なくなるので、素子のリーク電流を一層低減することができる。
【００３０】
なお、基底面転位１１とは、ＳｉＣ基板２およびＳｉＣエピタキシャル層３の基底面（０００１）面内に平行な転位のことを示している。
ステップバンチング９と基底面転位１１との対応関係は、たとえば、図６に示すように、ＳｉＣエピタキシャル層３の表面１０を、溶融ＫＯＨ（水酸化カリウム）でウエットエッチングしてエッチピット１２を形成し、当該エッチピット１２がステップバンチング９の線上に形成されることを確認することにより証明できる。
【００３１】
そして、このようなエッチピットを、ＳｉＣのエピタキシャル成長前に、ＳｉＣ基板２の主面４を５００℃以上の溶融ＫＯＨを用いてエッチングすることにより形成すれば、ＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播するＢＰＤ密度を減少させることができると、非特許文献２には開示されている。
しかしながら、ＳｉＣ基板２にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融ＫＯＨの温度が１０℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融ＫＯＨを用いたエッチングにより、基底面転位以外の転位、たとえば、貫通螺旋転位（ＴＳＤ：Threading Screw Dislocation）や貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）のエッチピットも出現するので、ＳｉＣ基板２の主面４の凹凸が数μｍ以上の大きさになる。その結果、ＳｉＣエピタキシャル層３の形成後の表面凹凸も大きくなる。そのため、ＳｉＣエピタキシャル層３にデバイスを形成する前に、ＳｉＣエピタキシャル層３の表面１０を平坦化するための加工が必要であるが、平坦化加工の際に、ＳｉＣエピタキシャル層３の表面１０にダメージを与えてしまう。
【００３２】
そこで、この実施形態では、前述したように、ＳｉＣ基板２の主面４を、（０００１）面に対して［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜したオフ方向Ｄに、４°以下のオフ角θ１で傾斜させている。これにより、ＳｉＣ基板２からＳｉＣエピタキシャル層３への基底面転位１１の伝播を抑制することができ、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくすることができる。
【００３３】
次に、図７を参照して、ＳｉＣエピタキシャルウエハの製造方法を具体的に説明する。
図７は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
まず、図７（ａ）に示すように、六方晶ＳｉＣインゴット１３を用意する。次に、当該ＳｉＣインゴット１３を、（０００１）面に対して［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜したオフ方向Ｄに、４°以下のオフ角θ１を付けて切り出すことにより、複数枚のＳｉＣベアウエハ１４を得る。次に、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を、ラップ加工などの機械加工により研磨する。
【００３４】
機械加工後、図７（ｂ）に示すように、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を１００ｎｍ以上研削する。研削は、たとえば、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）、プラズマエッチングにより行なうことができるが、好ましくは、プラズマエッチングで行う。それぞれの処理の条件は、次の通りである。
＜ＣＭＰ条件＞
・研磨速度：０．０１ｎｍ／ｈ〜０．５ｎｍ／ｈ、好ましくは、０．１ｎｍ／ｈ
＜エッチング条件 ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）＞
・圧力：２００Ｐａ〜４００Ｐａ、好ましくは、４００Ｐａ
・原料ガス（流量）：ＡｒもしくはＯ２を３０ｓｃｃｍおよびＣＦ４を６０ｓｃｃｍ、またはＣｌ２単独で１００ｓｃｃｍ
・ＲＦパワー：１００Ｗ〜１０００Ｗ、好ましくは、５００Ｗ
・基板バイアス：１０Ｗ〜１００Ｗ、好ましくは、５０Ｗ
・エッチングレート：１０ｎｍ／ｍｉｎ〜２００ｎｍ／ｍｉｎ、好ましくは、５０ｎｍ／ｍｉｎ
プラズマエッチングが好ましい理由は、ＳｉＣは非常に硬い材料であるため、ダメージの少ないＣＭＰで１００ｎｍ以上研削するには数時間必要であるが、プラズマエッチングでは１０分程度の短時間で済むためである。一方、ＳｉＣベアウエハ１４の切り出し面１５が受けるダメージについては、ＳｉなどのＳｉＣよりも柔らかい材料では大きなダメージを受けるおそれがあるが、ＳｉＣは非常に硬いため、プラズマエッチングによるダメージを少なくできるので、特に問題とならない。
【００３５】
この１００ｎｍ以上の研削により、切り出し後の機械加工により発生したＳｉＣベアウエハ１４の切り出し面１５のダメージ層が十分に除去され、厚さｔ１が２００μｍ〜５００μｍのＳｉＣ基板２が得られる。なお、この研削工程は、たとえば、ＳｉＣベアウエハ１４の切り出し直後に機械加工を行わず、代わりにＣＭＰにより研磨をした場合には省略してもよい。
【００３６】
たとえばＣＭＰにより研磨もしくは研削を行った場合には、研磨・研削後、ＳｉＣエピタキシャル層３の形成前に、ＣＭＰにより発生するパーティクルを除去するための表面洗浄工程と、表面洗浄工程で用いられた洗浄液の乾燥させる乾燥工程とを実行することが好ましい。ＣＭＰにより発生するパーティクルは、ＳｉＣエピタキシャル層３の表面１０でステップをバンチングさせる原因となるためである。
【００３７】
表面洗浄工程では、メガソニック洗浄を利用することができ、好ましくは、機能水（オゾン水、水素水など）を用いてＳｉＣ基板２の主面４をメガソニック洗浄する。なお、メガソニック洗浄に限らず、ジェット洗浄、スクラバー洗浄によりパーティクルを除去してもよい。
乾燥工程では、ＳｉＣ基板２が乾燥するにつれて、その主面４にパーティクルが再付着するおそれがあるので、イオナイザもしくはイオナイズドエアを使用することが好ましい。これにより、ＳｉＣエピタキシャル層３でのステップバンチング９の発生を確実に抑えることができる。
【００３８】
次に、図７（ｃ）に示すように、ＳｉＣ基板２の主面４（０００１）面を酸化処理することにより、ＳｉＣ基板２の主面４に酸化膜１６を形成する。酸化処理は、ドライ酸化法、ウエット酸化法のどちらで行なってもよい。酸化処理の条件は、たとえば、次の通りである。なお、図示は省略するが、当該酸化膜１６は、ＳｉＣ基板２の裏面および周面にも形成される。
＜酸化条件＞
・酸化温度：１０００℃〜１４００℃、好ましくは、１１００℃〜１３００℃
・雰囲気：Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２、ＡｉｒおよびＨ２Ｏ、好ましくは、Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２
・酸化時間：２ｈ〜４８ｈ、好ましくは、８ｈ
・酸化膜厚：１０ｎｍ〜２０００ｎｍ、好ましくは、２０ｎｍ〜８０ｎｍ、具体的に好ましくは、ドライ酸化法で４０ｎｍ
その後、フッ酸（ＨＦ）を用いて、酸化膜１６を除去する。
【００３９】
この酸化膜１６の形成工程および除去工程を行うことにより、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。
なお、酸化膜１６の形成工程および除去工程は、５００ｎｍ以上の研削処理後だけでなく、研削処理前でのみ行ってもよいし、研削処理の前後両方で行ってもよい。
【００４０】
次に、図７（ｄ）に示すように、ＳｉＣ基板２上に、ＳｉＣエピタキシャル層３を結晶成長させる。結晶成長の条件は、たとえば、次の通りである。
＜ＳｉＣエピタキシャル層の形成条件＞
・成長温度：１６００℃〜１７００℃
・圧力：１０ｋＰａ〜１５ｋＰａ
・Ｈ２流量：１００ｓｌｍ〜２００ｓｌｍ
・原料ガス：ＳｉＨ４、Ｃ３Ｈ８、Ｎ２
・成長速度：１μｍ／ｈ〜２０μｍ／ｈ
・Ｃ／Ｓｉ供給比：１．０〜１０．０、好ましくは、１．３〜２．０
ＳｉＣエピタキシャル層３を成長させることにより、図１のＳｉＣエピタキシャルウエハ１を得ることができる。
【００４１】
このようにして得られたＳｉＣエピタキシャルウエハ１では、ステップバンチング９（図４（ａ）（ｂ）参照）の線密度を４０ｃｍ−１以下にすることができる。これは、ＳｉＣ基板２の主面４のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向であるため、ＳｉＣエピタキシャル層３を成長させる際に、ＳｉＣ基板２の基底面転位１１がＳｉＣエピタキシャル層３に伝播することを抑制することができるためである。そのため、ＳｉＣエピタキシャル層３の基底面転位密度（ＢＰＤ密度）を小さくすることができる。その結果、ＳｉＣエピタキシャル層３におけるステップバンチング９の発生箇所を減らすことができるので、ステップバンチングの線密度を４０ｃｍ−１以下、好ましくは、無くすことができる。
【００４２】
しかも、この実施形態では、ＣＭＰもしくはプラズマエッチングによる１００ｎｍ以上の研削後に酸化膜１６の形成工程および除去工程を行うので、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。また、酸化膜１６の形成工程および除去工程を行うことにより、ＳｉＣ基板２の主面４に基底面転位１１のピットを適切なサイズで形成できるので、これらの工程を行うことによっても、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくすることができる。
【００４３】
具体的には、図８に示すように、ＳｉＣ基板２の主面４に１０００ｃｍ−２前後の基底面転位１１が存在する場合において、ＳｉＣエピタキシャル層３の成長前に酸化膜１６を形成しないと、ＳｉＣエピタキシャル層３のＢＰＤ密度は８０ｃｍ−２前後であった。これに対し、酸化膜１６を形成した場合には、ＢＰＤ密度を１０ｃｍ−２以下にまで減らすことができる。
【００４４】
また、非特許文献１で報告されているように、ＳｉＣエピタキシャルウエハ１の表面のステップバンチング９の線密度は、ＳｉＣエピタキシャル層３形成時の温度およびＣ／Ｓｉ比に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチング９の発生を防止できる
しかしながら、ＳｉＣ基板２のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層３の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層３の表面１０に発生するステップバンチング９の線密度が大きくなるという不具合がある。
【００４５】
これに対し、この実施形態では、Ｃ／Ｓｉ比を高くしても、ステップバンチング９の線密度を従来に比べて小さくすることができる。具体的には、図９に示すように、Ｃ／Ｓｉ比が１．３のときでもステップバンチング９の線密度を４０ｃｍ−１以下にすることができ、同時に、ＢＰＤ密度も１０ｃｍ−２にすることができた。
すなわち、非特許文献１にあるように、高いＣ／Ｓ比でエピタキシャル成長することで、残留電子濃度の低減が可能になるが、従来技術では、ステップバンチング９の線密度が１０００ｃｍ−１以上と非常に高くなるため、デバイス用途には不適切であった。
【００４６】
そこで、この実施形態の手法を用いれば、高いＣ／Ｓｉ比でＳｉＣエピタキシャル層３を成長させても、ステップバンチング９の線密度が４０ｃｍ−１以下となる。そのため、図１０に示すように、ＳｉＣ基板２のＳｉ面およびＣ面のどちらにＳｉＣエピタキシャル層３を成長させた場合でも、残留電子濃度が１×１０１６ｃｍ−３以下となる条件で高品質なエピタキシャル成長が可能になる。その結果、高品質かつ高信頼性のある半導体素子を製造することができる。このＳｉＣエピタキシャルウエハ１は、とりわけ、１０ｋＶ以上の高耐圧素子用途に非常に適している。
【００４７】
しかも、この実施形態では、ＳｉＣエピタキシャル層３をＳｉＣ基板２のＳｉ面に形成しているので、Ｃ面に形成する場合に比べて、ＳｉＣエピタキシャル層３の残留電子濃度を一層小さくすることができる。
以上のＳｉＣエピタキシャルウエハ１は、たとえば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ショットキーバリアダイオード、トレンチゲート型ＭＯＳＦＥＴ、およびプレーナゲート型ＭＯＳＦＥＴの例を示す。
【００４８】
図１１は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
ＳｉＣ半導体素子としてのショットキーバリアダイオード２１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。これらにドーピングされたｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
【００４９】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにカソード電極２２が形成されている。
また、ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）には、ＳｉＣエピタキシャル層３の一部を活性領域２３として露出させるコンタクトホール２４を有し、当該活性領域２３を取り囲むフィールド領域２５を覆うフィールド絶縁膜２６が形成されている。フィールド絶縁膜２６は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成されている。
【００５０】
ＳｉＣエピタキシャル層３の表面１０近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、当該コンタクトホール２４の輪郭に沿って形成されている。
このショットキーバリアダイオード２１によれば、従来に比べて、リーク電流が１桁以上低減できることが確認できた。
【００５１】
図１２は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのトレンチゲート型ＭＯＳＦＥＴ３１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００５２】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極３２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度がたとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域３３が形成されている。ＳｉＣエピタキシャル層３において、ボディ領域３３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域３４である。
【００５３】
ＳｉＣエピタキシャル層３には、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル層３の表面１０からボディ領域３３を貫通し、その最深部がドレイン領域３４に達している。
ゲートトレンチ３５の内面およびＳｉＣエピタキシャル層３の表面１０には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで埋め尽くすことにより、ゲートトレンチ３５内にゲート電極３７が埋設されている。
【００５４】
ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ＋型のソース領域３８が形成されている。
また、ＳｉＣエピタキシャル層３には、その表面１０からソース領域３８を貫通し、ボディ領域３３に接続されるｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域３９が形成されている。
【００５５】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８およびボディコンタクト領域３９に接続されている。
ソース電極４２とドレイン電極３２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、トレンチゲート型ＭＯＳＦＥＴ３１をオン状態にさせることができる。
【００５６】
このトレンチゲート型ＭＯＳＦＥＴ３１の製造工程では、イオン注入領域（たとえば、ボディ領域３３、ソース領域３８など）を活性化させるために高温アニール（たとえば、１５００℃以上）を行う。高温アニール工程では、通常、カーボンキャップなどを用いてＳｉＣエピタキシャル層３の表面１０を保護しなければ、ステップバンチング９が増加し易い。
【００５７】
そこで、この実施形態で得られたＳｉＣエピタキシャルウエハ１を用いれば、高温アニールの際に表面１０保護を施さなくても、ステップバンチング９の増加を防止することができる。
また、ＳｉＣエピタキシャル層３のステップバンチング９は、ＭＯＳＦＥＴ３１の酸化膜１６界面においてキャリアの散乱要因になるため、ステップバンチング９の線密度が大きいと、キャリア移動度が低下する。この実施形態では、ステップバンチング９の線密度を従来に比べて１／５０に小さくすることができるので、キャリア移動度を向上させることができる。
【００５８】
図１３は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのプレーナゲート型ＭＯＳＦＥＴ５１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００５９】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極５２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度がたとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル層３において、ボディ領域５３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域５４である。
【００６０】
ボディ領域５３の表層部には、ｎ＋型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
ソース領域５５の内側には、ｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
【００６１】
ＳｉＣエピタキシャル層３の表面１０には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）およびソース領域５５の外周縁を覆っている。
ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。
【００６２】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５およびボディコンタクト領域５６に接続されている。
ソース電極６１とドレイン電極５２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
【００６３】
このプレーナゲート型ＭＯＳＦＥＴ５１においても、図１２のトレンチゲート型ＭＯＳＦＥＴ３１と同様に、高温アニールの際に表面保護を施さなくてもステップバンチング９の増加を防止でき、キャリア移動度を向上させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてＭＯＳキャパシタを製造することもできる。そのＭＯＳキャパシタでは、歩留まりおよび信頼性を向上させることができ、とりわけ歩留まりに関しては、２０％以上向上させることができる。また、信頼性については初期不良を減少させることができる。
【００６４】
また、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてバイポーラトランジスタを製造することもできる。バイポーラトランジスタは、増幅率が高い方が好ましいが、ステップバンチング９の線密度が高いと、表面１０再結合の影響により高い増幅率が得ることが困難である。そこで、この実施形態のＳｉＣエピタキシャルウエハ１を用いれば、ＳｉＣエピタキシャル層３のステップバンチング９の線密度および残留電子濃度が低い上に、高いＣ／Ｓｉ比でエピ成長したものであるので、バイポーラトランジスタの増幅率を、従来に比べて一層向上させることができる。
【００６５】
その他、この実施形態のＳｉＣエピタキシャルウエハ１は、ｐｎダイオード、ＩＧＢＴ（Insulated Gate Bipolar Semiconductor：絶縁ゲートバイポーラトランジスタ）、ＣＭＯＳなどの製造に用いることもできる。
また、前述のショットキーバリアダイオード２１、トレンチゲート型ＭＯＳＦＥＴ３１およびプレーナゲート型ＭＯＳＦＥＴ５１に関して、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード２１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００６６】
本発明の半導体素子は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００６７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６８】
１ ＳｉＣエピタキシャルウエハ
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ （ＳｉＣ基板の）主面
５ テラス面
６ ステップ面
７ レイヤ
８ ステップライン
９ ステップバンチング
１０ （ＳｉＣエピタキシャル層の）表面
１１ 基底面転位
１２ エッチピット
１３ ＳｉＣインゴット
１４ ＳｉＣベアウエハ
１５ 切り出し面
１６ 酸化膜
２１ ショットキーバリアダイオード
２２ カソード電極
２３ 活性領域
２４ コンタクトホール
２５ フィールド領域
２６ フィールド絶縁膜
２７ アノード電極
２８ ＪＴＥ構造
３１ トレンチゲート型ＭＯＳＦＥＴ
３２ ドレイン電極
３３ ボディ領域
３４ ドレイン領域
３５ ゲートトレンチ
３６ ゲート絶縁膜
３７ ゲート電極
３８ ソース領域
３９ ボディコンタクト領域
４０ 層間絶縁膜
４１ コンタクトホール
４２ ソース電極
５１ プレーナゲート型ＭＯＳＦＥＴ
５２ ドレイン電極
５３ ボディ領域
５４ ドレイン領域
５５ ソース領域
５６ ボディコンタクト領域
５７ ゲート絶縁膜
５８ ゲート電極
５９ 層間絶縁膜
６０ コンタクトホール
６１ ソース電極
【特許請求の範囲】
【請求項１】
（０００１）面に対して４°以下のオフ角θ１で傾斜したＳｉ面が主面とされたＳｉＣ基板と、
前記ＳｉＣ基板の主面に形成されたＳｉＣエピタキシャル層とを含み、
前記ＳｉＣ基板の前記主面のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向である、ＳｉＣエピタキシャルウエハ。
【請求項２】
前記ＳｉＣエピタキシャル層は、面方位が（０００１）面であるテラス面と、前記ＳｉＣ基板の前記主面が（０００１）面に対して傾斜することにより生じる前記テラス面の段差部分に形成され、面方位が（１１−２０）面である第１面および面方位が（０１−１０）面である第２面が交互に連続してなるステップ面とを有する、請求項１に記載のＳｉＣエピタキシャルウエハ。
【請求項３】
前記ＳｉＣエピタキシャル層の表面には、前記ステップ面のステップラインに沿って０．５ｎｍ以上の高さのステップバンチングが形成されており、そのステップバンチングの線密度が４０ｃｍ−１以下である、請求項２に記載のＳｉＣエピタキシャルウエハ。
【請求項４】
前記ＳｉＣエピタキシャル層の基底面転位密度が、１０ｃｍ−２以下である、請求項２または３に記載のＳｉＣエピタキシャルウエハ。
【請求項５】
前記ＳｉＣエピタキシャル層の残留電子濃度が、１×１０１６ｃｍ−３以下である、請求項２〜４のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項６】
前記ＳｉＣエピタキシャル層の厚さが１００μｍ以上である、請求項２〜５のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項７】
前記ＳｉＣエピタキシャル層は４Ｈ−ＳｉＣからなる、請求項２〜６のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項８】
前記ＳｉＣ基板は４Ｈ−ＳｉＣからなる、請求項１〜７のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項９】
請求項１〜８のいずれか一項に記載のＳｉＣエピタキシャルウエハを用いて形成されている、ＳｉＣ半導体素子。
【請求項１】
（０００１）面に対して４°以下のオフ角θ１で傾斜したＳｉ面が主面とされたＳｉＣ基板と、
前記ＳｉＣ基板の主面に形成されたＳｉＣエピタキシャル層とを含み、
前記ＳｉＣ基板の前記主面のオフ方向Ｄが、［１１−２０］軸方向および［０１−１０］軸方向に対して１５°＋／−１０°の角度θ２で傾斜した方向である、ＳｉＣエピタキシャルウエハ。
【請求項２】
前記ＳｉＣエピタキシャル層は、面方位が（０００１）面であるテラス面と、前記ＳｉＣ基板の前記主面が（０００１）面に対して傾斜することにより生じる前記テラス面の段差部分に形成され、面方位が（１１−２０）面である第１面および面方位が（０１−１０）面である第２面が交互に連続してなるステップ面とを有する、請求項１に記載のＳｉＣエピタキシャルウエハ。
【請求項３】
前記ＳｉＣエピタキシャル層の表面には、前記ステップ面のステップラインに沿って０．５ｎｍ以上の高さのステップバンチングが形成されており、そのステップバンチングの線密度が４０ｃｍ−１以下である、請求項２に記載のＳｉＣエピタキシャルウエハ。
【請求項４】
前記ＳｉＣエピタキシャル層の基底面転位密度が、１０ｃｍ−２以下である、請求項２または３に記載のＳｉＣエピタキシャルウエハ。
【請求項５】
前記ＳｉＣエピタキシャル層の残留電子濃度が、１×１０１６ｃｍ−３以下である、請求項２〜４のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項６】
前記ＳｉＣエピタキシャル層の厚さが１００μｍ以上である、請求項２〜５のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項７】
前記ＳｉＣエピタキシャル層は４Ｈ−ＳｉＣからなる、請求項２〜６のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項８】
前記ＳｉＣ基板は４Ｈ−ＳｉＣからなる、請求項１〜７のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項９】
請求項１〜８のいずれか一項に記載のＳｉＣエピタキシャルウエハを用いて形成されている、ＳｉＣ半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−４９６０９（Ｐ２０１３−４９６０９Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８９６４２（Ｐ２０１１−１８９６４２）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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