不揮発性半導体記憶装置
【課題】ＭＯＮＯＳ型不揮発性メモリセルの書込特性を改善する。
【解決手段】第１方向に伸び、且つ、半導体基板１を複数の素子領域に分離する素子分離絶縁膜ＳＴＩと、第１方向と交差する第２方向に伸びる複数のワード線と、素子領域上に接続された複数のメモリセルを含むメモリセルストリングと、メモリセルストリングの一端に選択ゲートトランジスタを介して接続されたビット線コンタクトと、メモリセルストリングの他端に選択ゲートトランジスタを介して接続されたソース線コンタクトとを備え、メモリセル４は、半導体基板１上に形成されたトンネル絶縁膜４１と、トンネル絶縁膜４１上に形成され、且つ、絶縁膜を含む電荷蓄積層４２と、電荷蓄積層４２上に形成され、且つ、ワード線に接続されるゲート電極４４とを有し、書込時に、選択ワード線に隣接する第１及び第２隣接ワード線のうち、第１隣接ワード線に、パス電圧より大きい補助電圧が印加される。
【解決手段】第１方向に伸び、且つ、半導体基板１を複数の素子領域に分離する素子分離絶縁膜ＳＴＩと、第１方向と交差する第２方向に伸びる複数のワード線と、素子領域上に接続された複数のメモリセルを含むメモリセルストリングと、メモリセルストリングの一端に選択ゲートトランジスタを介して接続されたビット線コンタクトと、メモリセルストリングの他端に選択ゲートトランジスタを介して接続されたソース線コンタクトとを備え、メモリセル４は、半導体基板１上に形成されたトンネル絶縁膜４１と、トンネル絶縁膜４１上に形成され、且つ、絶縁膜を含む電荷蓄積層４２と、電荷蓄積層４２上に形成され、且つ、ワード線に接続されるゲート電極４４とを有し、書込時に、選択ワード線に隣接する第１及び第２隣接ワード線のうち、第１隣接ワード線に、パス電圧より大きい補助電圧が印加される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般的に、ＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置では、メモリセルのビット線が延びる方向の端部において電界ロスが発生する。そのため、メモリセルの中央部に比べて、メモリセルのビット線が延びる方向の端部にトラップされる電子の量が少なくなる。この現象は、メモリセルトランジスタのゲート長をスケーリングするにつれて顕著になる。
【０００３】
近年、微細化技術の発展により、メモリセルトランジスタのゲート長が３０ｎｍよりも微細なＭＯＮＯＳ型メモリセルの開発が進められている。このような微細なＭＯＮＯＳ型メモリセルでは、メモリセルのビット線が延びる方向の端部における電界ロスが顕著になるので、メモリセルの閾値電圧Ｖｔｈが低下する（特許文献１を参照）。その結果、メモリセルの書込特性が劣化する。特に、メモリセルの書込速度が低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２４８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＭＯＮＯＳ構造を有する不揮発性半導体記憶装置のメモリセルの書込特性を改善することである。
【課題を解決するための手段】
【０００６】
本発明によれば、
第１方向に伸び、且つ、半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記第１方向と交差する第２方向に伸びる複数のワード線と、
各ワード線と各素子領域とが交差する領域に形成されるメモリセルと、
前記素子領域上に直列に接続された複数のメモリセルを含むメモリセルストリングと、
前記メモリセルストリングの一端に選択ゲートトランジスタを介して接続されたビット線コンタクトと、
前記メモリセルストリングの他端に選択ゲートトランジスタを介して接続されたソース線コンタクトと、を備え、
前記メモリセルは、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、且つ、絶縁膜を含む電荷蓄積層と、
前記電荷蓄積層上に形成され、且つ、前記ワード線に接続されるゲート電極と、を有し、
書込時に、選択ワード線に隣接する第１及び第２隣接ワード線のうち、前記第１隣接ワード線に、パス電圧より大きい補助電圧が印加されることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、ＭＯＮＯＳ構造を有する不揮発性半導体記憶装置のメモリセルの書込特性を改善することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置１００の構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図２に示すメモリセル４の構造を示す断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４の電界分布を示す概略図である。
【図５】一般的な不揮発性半導体記憶装置のページ書込の制御を示す概略図である。
【図６】本発明の実施形態に係る不揮発性半導体記憶装置１００のページ書込の制御を示す概略図である。
【図７】一般的な不揮発性半導体記憶装置のページ消去の制御を示す概略図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去の制御を示す概略図である。
【図９】本発明の実施形態に係るメモリ制御処理の手順を示すフローチャートである。
【図１０】ＥＡＳＢ書込方式を用いた場合の本発明の実施形態に係る不揮発性半導体記憶装置１００のシーケンシャル書込の制御を示す概略図である。
【図１１】ＲＥＡＳＢ書込方式を用いた場合の本発明の実施形態に係る不揮発性半導体記憶装置１００のページ書込の制御を示す概略図である。
【図１２】ＲＥＡＳＢ書込方式を用いた場合の本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去の制御を示す概略図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１０】
本発明の実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の構造を示す平面図である。なお、図１（Ａ）は、本発明の実施形態に係る不揮発性半導体記憶装置１００の回路図であり、図１（Ｂ）は、本発明の実施形態に係る不揮発性半導体記憶装置１００の平面図である。図２は、図１のＡ−Ａ線に沿った断面図である。図３は、図２に示すメモリセル４の構造を示す断面図である。なお、図３（Ａ）は、メモリセル４のカラム方向の断面図であり、図３（Ｂ）は、メモリセル４のロウ方向の断面図である。
【００１１】
図１（Ａ）に示すように、不揮発性半導体記憶装置１００には、複数のメモリセル４が設けられている。複数のメモリセル４はメモリセルブロックを構成する。複数のメモリセルブロックはメモリセルアレイを構成する。ここで、半導体記憶装置１００は、ＮＡＮＤ型フラッシュメモリである。
【００１２】
図１（Ａ）に示すように、メモリセル４には、センスアンプ（図示せず）に接続されるビット線ＢＬ側及びソース線ＳＬ側に選択トランジスタＳＴが設けられている。これらのビット線ＢＬ側及びソース線ＳＬ側に設けられた選択トランジスタＳＴ間に直列接続される複数のメモリセルトランジスタＭＴが設けられている。ビット線ＢＬ１乃至ＢＬ３と、制御線ＳＧＤ、ワード線ＷＬ１乃至ワードＷＬｍ、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。
【００１３】
図１（Ａ）に示すように、制御線ＳＧＤは、センスアンプ（図示せず）に接続されるビット線ＢＬ１乃至ＢＬ３側の選択トランジスタＳＴのゲートに接続される。ワード線ＷＬｍは、ビット線ＢＬ１乃至ＢＬ３に接続されるｍ番目のメモリセルトランジスタＭＴのコントロールゲートに接続されている。例えば、ワード線ＷＬ４は、ビット線ＢＬ１乃至ＢＬ３に接続される制御線ＳＧＳ側から数えて４番目のメモリセルトランジスタＭＴのコントロールゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至ＢＬ３側の選択トランジスタＳＴのゲートに接続される。
【００１４】
図１（Ｂ）に示すように、不揮発性半導体記憶装置１００では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１乃至ワード線ＷＬｍ、及び制御線ＳＧＤが縦方向（図１（Ｂ）のＹ方向）に互いに離間され並列配置されている。ビット線ＢＬ１乃至ＢＬ３が横方向（図１（Ｂ）のＸ方向）に互いに離間され並列配置されている。このビット線ＢＬ１乃至ＢＬ３の下には素子領域（図示せず）が形成され、この素子領域間には素子分離領域（図示せず）が設けられている。すなわち、半導体基板は、素子分離領域によって複数の素子領域に分離されている。ソース線ＳＬとビット線ＢＬ１乃至ＢＬ３の交差部分には、ソース線コンタクトＳＬＣが設けられている。制御線ＳＧＤとセンスアンプ（図示せず）の間には、ビット線コンタクトＢＬＣが設けられている。このビット線コンタクトＢＬＣはビット線ＢＬと接続されている。
【００１５】
図１（Ｂ）に示すように、ワード線ＷＬ１乃至ワード線ＷＬｍとビット線ＢＬ１乃至ＢＬ３の交点部分には、メモリセルが配置されている。同様に、制御線ＳＧＳ、ＳＧＤとビット線ＢＬ１乃至ＢＬ３の交点部分には、選択トランジスタＳＴが配置されている。
【００１６】
図２に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００は、半導体基板（ウエル領域）１に形成された複数の拡散層２と、半導体基板（ウエル領域）１（例えば、シリコン基板）及び拡散層２上に形成されたトンネル絶縁膜（例えば、シリコン酸化膜）４１と、拡散層２間のトンネル絶縁膜４１上に形成された複数のメモリセル４と、を備えている。例えば、トンネル絶縁膜４１の厚さは４乃至６ｎｍである。
【００１７】
図２に示すように、各メモリセル４ｎ−１乃至４ｎ＋２は、両端が各拡散層２の上方に位置するように形成されている。また、各メモリセル４ｎ−１乃至４ｎ＋２は、複数のワード線ＷＬｎ−１乃至ＷＬｎ＋２（図示せず）と接続されている。
【００１８】
図３（Ａ）及び（Ｂ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４は、ＭＯＮＯＳ型メモリセルである。本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４は、半導体基板（ウエル領域）１上に形成されたトンネル絶縁膜４１上に形成され、且つ、所定の絶縁膜（例えば、シリコン窒化膜）を含む電荷蓄積層４２と、半導体基板（ウエル領域）１及び素子分離絶縁膜ＳＴＩ上に電荷蓄積層４２を覆うように形成されたブロック膜４３（例えば、アルミナ）と、ブロック膜４３を介して電荷蓄積層４２上に形成され、且つ、後述するワード線ＷＬに接続されるゲート電極４４と、を備えている。例えば、電荷蓄積層４２の厚さは４乃至８ｎｍであり、ブロック膜４３の厚さは１０乃至１７ｎｍである。例えば、メモリセル４のカラム方向の断面におけるゲート電極４４の幅（メモリセルトランジスタのゲート長）をＬとし、素子分離絶縁膜ＳＴＩの幅をＳとする。
【００１９】
図３（Ａ）に示すように、ゲート電極４４は、ブロック層４３上に形成され、且つ、ｎ型ポリシリコンの仕事関数より高い仕事関数を有する金属層４４ａ（例えば、タングステン（W）、タンタルナイトライド（ＴａＮ）等）と、金属層４４ａ上に形成されたポリシリコン層４４ｂと、ポリシリコン層４４ｂ上に形成されたシリサイド層４４ｃ（例えば、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）等）と、を備えている。また、メモリセル４を覆うように層間絶縁膜５が形成されている。ここで、層間絶縁膜５の誘電率はブロック膜４３の誘電率よりも低い材料（例えば、シリコン酸化膜）である。
【００２０】
図３（Ｂ）に示すように、素子分離絶縁膜ＳＴＩ及び電荷蓄積層４２上には、ブロック膜４３が連続して形成されている。金属層４４ａ、ポリシリコン層４４ｂ、及びシリサイド層４４ｃは、ブロック膜４３の上方に、図３（Ｂ）のＹ方向において連続して形成されている。金属層４４ａは、ブロック層４３上に形成されている。素子分離絶縁膜ＳＴＩの上面は、電荷蓄積層４２の上面と下面の間に位置している。ブロック層４３は、図３（Ｂ）のＹ方向において、電荷蓄積層４２及び素子分離絶縁膜ＳＴＩ上に連続して形成され、電荷蓄積層４２の上面及び上部側面と接している。すなわち、ブロック層４３の上面は、電荷蓄積層４２及び素子分離絶縁膜ＳＴＩの上面に対応する凸凹になっている。金属層４４ａの最下面は、ブロック層４３の上面よりも低くなっている。ただし、ブロック層４３を厚く堆積することにより、金属層４４ａの下面は平らになる場合がある。
【００２１】
本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４の特性について説明する。図４は、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセルの電界分布を示す概略図である。なお、図４（Ａ）は、カラム方向（図２のＸ方向）及びロウ方向（図２のＹ方向）の電界分布を示し、図４（Ｂ）は、電界とカラム方向のメモリセル４の位置との関係を示し、図４（Ｃ）は、電界とロウ方向のメモリセル４の位置との関係を示している。
【００２２】
図４（Ａ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４では、カラム方向について、端部で低電界ＥＬが分布し、ロウ方向について、端部で高電界ＥＨが分布する。
【００２３】
図４（Ｂ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４では、カラム方向について、メモリセル４の中心で電界が最も高くなり、メモリセル４の中心から端部に向かって電界が低くなる。これは、カラム方向において、電荷蓄積層４２の端部側面が誘電率の低い層間絶縁膜５と接しているからである。
【００２４】
一方、図４（Ｃ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４では、ロウ方向について、メモリセル４の両端で最も電界が高くなり、メモリセル４の端部から中心に向かって電界が低くなる。ロウ方向について、メモリセル４の中心では、メモリセル４の端部より電界が低くなる。これは、ロウ方向において、電荷蓄積層４２が誘電率の高いブロック膜４３に覆われているからである。
【００２５】
本発明の実施形態に係るページ書込の制御について説明する。図５は、一般的な不揮発性半導体記憶装置のページ書込の制御を示す概略図である。図６は、本発明の実施形態に係る不揮発性半導体記憶装置１００のページ書込の制御を示す概略図である。
【００２６】
図５に示すように、一般的な不揮発性半導体記憶装置では、ページ書込時において、半導体基板（ウエル領域）１’に０［Ｖ］が印加され、選択ワード線ＷＬｎに書込電圧Ｖｐｇｍが印加され、選択ワード線以外のワード線（以下、「非選択ワード線」という）ＷＬｎ＋１、ＷＬｎ＋２、及びＷＬｎ−１にパス電圧Ｖｐａｓｓが印加される。このとき、選択ワード線ＷＬｎに接続されるメモリセル４’ｎのカラム方向（図５のＸ方向）について、電荷蓄積層４２の端部で電界ロスが発生する（図３（Ｂ）を参照）。
【００２７】
これに対して、図６に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００では、ページ書込時において、半導体基板（ウエル領域）１に０［Ｖ］が印加され、選択ワード線ＷＬｎに書込電圧Ｖｐｇｍが印加され、選択ワード線ＷＬｎに対してビット線コンタクト側に隣接する第１隣接ワード線ＷＬｎ＋１に補助電圧Ｖａｓｓｉｓｔが印加され、第１隣接ワード線ＷＬｎ＋１を除く非選択ワード線（選択ワード線ＷＬｎに対してソース線コンタクト側に隣接する第２隣接ワード線）ＷＬｎ−１及びその他のワード線ＷＬｎ＋２にパス電圧Ｖｐａｓｓが印加される。
【００２８】
補助電圧Ｖａｓｓｉｓｔは、パス電圧Ｖｐａｓｓより大きく、且つ、書込電圧Ｖｐｇｍより小さい。例えば、書込電圧Ｖｐｇｍは２０［Ｖ］であり、補助電圧Ｖａｓｓｉｓｔは［１２Ｖ］であり、パスＶｐａｓｓは８［Ｖ］である。このとき、第１隣接ワード線ＷＬｎ＋１に印加されたパス電圧Ｖｐａｓｓより大きい補助電圧Ｖａｓｓｉｓｔの影響により、選択ワード線ＷＬｎに接続されるメモリセル４ｎのカラム方向について、電荷蓄積層４２の端部での電界ロスが抑えられる。なお、本発明の実施形態に係る不揮発性半導体記憶装置１００では、ソース線コンタクト側に設けられたワード線ＷＬに接続されるメモリセル４から順にページ書込が行われる。例えば、メモリセル４ｎのページ書込が行われた後は、メモリセル４ｎ＋１のページ書込が行われる。
【００２９】
本発明の実施形態に係るページ消去の制御について説明する。図７は、一般的な不揮発性半導体記憶装置のチップ消去又はブロック消去の制御を示す概略図である。図８は、本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去の制御を示す概略図である。
【００３０】
ここで、図６に示す本発明の実施形態に係るページ書込の制御に従ってページ書込が行われていた場合には、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１に接続されるメモリセル４ｎ＋１は、補助電圧Ｖａｓｓｉｓｔの影響により、誤りビットを記憶した状態になっている可能性がある。例えば、メモリセル４ｎ＋１が電荷を蓄積しない状態（“０データ”書き込み）にしたい場合であるにも関わらず、補助電圧Ｖａｓｓｉｓｔの影響により電荷を蓄積する状態（“１データ”書き込み）になっている可能性がある。
【００３１】
そこで、図８に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００では、図６に示す本発明の実施形態に係るページ書込の制御が行われた後に、半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線及び第２隣接ワード線ＷＬｎ−１、並びにその他のワード線ＷＬｎ＋２に第３消去電圧Ｖｅｒａ（３）が印加される。第３消去電圧Ｖｅｒａ（３）は、第２消去電圧Ｖｅｒａ（２）より大きく、且つ、第１消去電圧Ｖｅｒａ（１）以下である。例えば、第１消去電圧Ｖｅｒａ（１）は１５［Ｖ］程度であり、第２消去電圧Ｖｅｒａ（２）は、０［Ｖ］であり、第３消去電圧Ｖｅｒａ（３）は第１消去電圧Ｖｅｒａ（１）と等しい電圧である。このとき、第１隣接ワード線ＷＬｎ＋１に接続されたメモリセル４ｎ＋１では、第１消去電圧Ｖｅｒａ（１）と第２消去電圧Ｖｅｒａ（２）との電位差により、電荷蓄積層４２にホールが注入されるので、メモリセル４ｎ＋１に記憶されていた誤りビット（“１データ”）が確実に消去される。
【００３２】
ここで、図８に示す本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去と、図７に示す一般的な不揮発性半導体記憶装置のチップ消去又はブロック消去との違いを説明する。図７に示すように、一般的な不揮発性半導体記憶装置では、チップ消去又はブロック消去時において、半導体基板（ウエル領域）１’に消去電圧Ｖｅｒａが印加され、全てのワード線ＷＬｎ−１乃至ＷＬｎ＋２に０［Ｖ］が印加される。すなわち、メモリセル４’ｎ−１乃至メモリセル４’ｎ＋２に記憶された“１データ”が全て消去されてしまう。換言すると、メモリセル４’ｎ−１に記憶された誤りビット（“１データ”）のみを消去することはできず、メモリセル４’ｎに記憶された“１データ”まで消去されてしまう。
【００３３】
一方、図８に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００では、半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線ＷＬｎ及び第２隣接ワード線ＷＷＬｎ−１、並びにその他のワード線ＷＬｎ＋２に第３消去電圧Ｖｅｒａ（３）が印加される。その結果、本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去では、メモリセル４ｎ及びメモリセル４ｎ−１に記憶された“１データ”は消去されず、メモリセル４ｎ＋１に記憶された誤りビット（“１データ”）のみが消去される。
【００３４】
本発明の実施形態に係るメモリ制御処理について説明する。図９は、本発明の実施形態に係るメモリ制御処理の手順を示すフローチャートである。
【００３５】
＜ページ書込工程（図９：Ｓ９０１）＞ データ書込要求があった後に、図６に示すページ書込の制御が行われる。その結果、所定のメモリセル４ｎにデータが書き込まれる。このとき、メモリセル４ｎ＋１は、補助電圧Ｖａｓｓｉｓｔの影響により、誤りビットを記憶した状態となっている。
【００３６】
＜弱ページ消去工程（図９：Ｓ９０２）＞ 図８に示す弱ページ消去の制御が行われる。その結果、メモリセル４ｎ＋１に記憶された誤りビットが確実に消去される。
【００３７】
＜データ保持工程（図９：Ｓ９０３）＞ メモリセル４は、データ読出要求又はデータ消去要求があるまで、書き込まれたデータを保持した状態を維持する。データ読出要求があった場合には、メモリセル４に記憶されたデータが不揮発性半導体記憶装置１００の外部に出力される。一方、データ消去要求があった場合には、メモリセル４に記憶されたデータが消去される。なお、データ読出要求があった場合の処理及びデータ消去要求があった場合の処理は、一般的な方法を用いて行われる。
【００３８】
本発明の実施形態によれば、ＭＯＮＯＳ構造型メモリセル４を備える不揮発性半導体記憶装置１００において、ページ書込時に、選択ワード線ＷＬｎに隣接する第１及び第２隣接ワード線ＷＬｎ＋１及びＷＬｎ−１のうち一方に、パス電圧Ｖｐａｓｓ（６［Ｖ］程度）より大きい補助電圧Ｖａｓｓｉｓｔ（６〜１４［Ｖ］）が印加される。この場合には、選択ワード線ＷＬｎに接続されるメモリセル４ｎでは、補助電圧補助電圧Ｖａｓｓｉｓｔの影響により、カラム方向について、電界ロスが抑えられる。すなわち、メモリセル４の電荷蓄積層４２の端部における電界ロス領域が抑えられ、書込可能領域が広がる。その結果、書込特性が改善する。
【００３９】
また、本発明の実施形態によれば、ページ書込が完了した後に、メモリセル４の半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線ＷＬｎ及び第２隣接ワード線ＷＬｎ−１に第２消去電圧Ｖｅｒａ（２）より大きい第３消去電圧Ｖｅｒａ（３）が印加される。この場合には、第１隣接ワード線ＷＬｎ＋１に接続されたメモリセル４ｎ＋１では、第２消去電圧Ｖｅｒａ（２）の影響により、電荷蓄積層４２にホールが注入される。その結果、メモリセル４ｎ＋１に記憶されていた誤りビットが確実に消去される。
【００４０】
また、本発明の実施形態によれば、第３消去電圧Ｖｅｒａ（３）は、第１消去電圧Ｖｅｒａ（１）と等しくても良い。
【００４１】
本発明の実施形態において、第１乃至第３消去電圧Ｖｅｒａ（１）乃至Ｖｅｒａ（３）は、図７に示す一般的な不揮発性半導体記憶装置のチップ消去又はブロック消去に用いられる消去電圧Ｖｅｒａよりも低く設定できる。なぜなら、一般的な不揮発性半導体記憶装置では、高い閾値のビットを完全に消去する必要があるのに対して、本発明の実施形態では、高い閾値のビットを完全に消去する必要がないためである。第１乃至第３消去電圧を下げることによって、ウエル領域を充電する時間が短縮できるため、その結果、ページ消去の処理時間が短縮する。
【００４２】
特に、図４に示すように、上述したカラム方向の電荷蓄積層４２の端部における電界ロスは、ＭＯＮＯＳ構造のメモリセルにおいて問題となる。例えば、ポリシリコン等の導電体または半導体を電荷蓄積層４２に用いる場合には、電荷蓄積層４２内を電荷が自由に移動できる。すなわち、電荷蓄積層４２には、ロウ方向における強電界のみにより、電荷蓄積層４２のカラム方向の端部にまで電荷を蓄積される。その結果、電荷蓄積層４２は、データを記憶するのに十分な電荷を蓄積することができるようになる。
【００４３】
一方、絶縁膜を電荷蓄積層４２に用いるＭＯＮＯＳ構造のメモリセルの場合には、電荷蓄積層４２内を電荷が自由に移動できない。すなわち、ロウ方向における強電界により、電荷をトラップしてもカラム方向まで電荷が移動しない。すなわち、電荷蓄積層４２には、ロウ方向における強電界によっても、電荷蓄積層４２のカラム方向の端部にまで電荷が蓄積されない。その結果、電荷蓄積層４２はデータを記憶するのに十分な電荷を蓄積することができなくなる。
【００４４】
そこで、本発明の実施形態では、パス電圧Ｖｐａｓｓよりも高い補助電圧Ｖａｓｓｉｓｔを選択メモリセルのカラム方向に隣接するメモリセルに加えることにより、絶縁膜を電荷蓄積層４２に用いるＭＯＮＯＳ構造のメモリセルにおいても、電化蓄積層４２がデータを記憶するのに十分な電荷を蓄積するこができるようになる。さらに、弱ページ消去により、補助電圧Ｖａｓｓｉｓｔによるカラム方向に隣接するメモリセルの誤りビットも消去することができる。
【００４５】
また、本発明の実施形態によれば、第１隣接ワード線ＷＬｎ＋１は、選択ワード線ＷＬｎに対してビット線コンタクト側に設けられ、第２隣接ワード線ＷＬｎ−１は、選択ワード線ＷＬｎに対してソース線コンタクト側に設けられても良い。例えば、図１０に示す、ＥＡＳＢ（Ｅｒａｓｅ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ）書込方式を用いた場合には、図１（Ｂ）に示すソース線コンタクトＳＬＣ側のメモリセルトランジスタＭＴから順番に書込を行うシーケンシャル書込を前提としている。すなわち、ソース線側に隣接する第２隣接ワード線ＷＬｎ−１には既に“１データ”又は“０データ”が書き込まれた状態である。ここで、第２隣接ワード線ＷＬｎ−１に印加されているのはパス電圧Ｖｐａｓｓよりも低い、カットオフ電圧Ｖｓｓ（例えば、０［Ｖ］）である。その結果、メモリセル４ｎ−１よりもソース線側のメモリセルに書き込まれたデータの破壊を効果的に防止することができる。
【００４６】
さらに、第２隣接ワード線ＷＬｎ−１にカットオフ電圧Ｖｓｓ（例えば、０［Ｖ］）が印加される。その結果、ブーストされる領域は、メモリセル４ｎ−１よりもビット線コンタクト側に位置するメモリセルに限定される。そして、上述のシーケンシャル書込により、ブーストされる領域のこれらのメモリセル４ｎ＋１、４ｎ＋２・・・は全て消去状態になっているので、高いチャネル電圧が得られる。
【００４７】
また、本発明の実施形態では、ページ書込時に、ソース線側に隣接する第２隣接ワード線ＷＬｎ−１にパス電圧Ｖｐａｓｓ又はカットオフ電圧Ｖｓｓが印加されているが、本発明の範囲はこれに限られるものではない。例えば、図１１に示すように、ＲＥＡＳＢ（Ｒｅｖｉｓｅｄ Ｅｒａｓｅ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ）書込方式を用いた場合には、選択ワード線Ｌｎの両側に隣接する第１及び第２隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に補助電圧Ｖａｓｓｉｓｔを印加することも可能である。この場合には、第１及ワード線ＷＬｎ−１のソース線コンタクト側に隣接する第３ワード線ＷＬｎ−２には、例えば、０［Ｖ］のカットオフ電圧Ｖｓｓが印加される。
【００４８】
その結果、選択メモリセル４ｎに隣接する、第１及び第２ワード線ＷＬｎ−１及びＷＬｎ＋１にパス電圧Ｖｐａｓｓよりも高い補助電圧Ｖａｓｓｉｓｔが印加されるので、カラム方向におけるメモリセル４の電荷蓄積層４２の両端部における電界ロス領域が抑えられ、書込可能領域が広がる。その結果、メモリセル４の書込特性が改善する。
【００４９】
さらに、第３隣接ワード線ＷＬｎ−１にカットオフ電圧Ｖｓｓが印加される。その結果、ブーストされる領域は、第２隣接ワード線ＷＬｎ−１よりもビット線コンタクト側に位置するメモリセル（図示せず）に限定される。そして、上述のシーケンシャル書込により、ブーストされる領域のこれらのメモリセル４ｎ＋１、４ｎ＋２・・・は全て消去状態になっているので、高いチャネル電圧が得られる。
【００５０】
なお、本発明の実施形態に係る不揮発性半導体記憶装置１００では、ソース線コンタクト側に設けられたワード線ＷＬに接続されるメモリセル４から順にページ書込が行われるので、第２隣接ワード線ＷＬｎ−１は、既に“１データ”又は“０データ”が書き込まれた状態である。ここで、第２隣接ワード線ＷＬｎ−１に、メモリセル４ｎ−１にデータが書き込まれない程度の第２補助電圧Ｖａｓｓｉｓｔ２（すなわち、補助電圧Ｖａｓｓｉｓｔよりも低くパス電圧Ｖｐａｓｓよりも高い電圧）を印加することも可能である。その結果、メモリセル４ｎ−１のデータ変動を効果的に防止することができる。
【００５１】
また、ＲＥＡＳＢ書込方式を用いた場合の弱ページ消去では、例えば、図１２に示すように、半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線及び第２隣接ワード線ＷＬｎ及びＷＬｎ−１、並びにその他のワード線ＷＬｎ＋２に第３消去電圧Ｖｅｒａ（３）が印加される。このとき、第２隣接ワード線ＷＬｎ−１に接続されたメモリセル４ｎ−１には、データが書き込まれている場合があるので、第２消去電圧Ｖｅｒａ（3）を加えることにより、電荷蓄積層４２にホールが注入されるのを防止することができる。これは、メモリセル４ｎ−１にデータが書き込まれない程度の第２補助電圧Ｖａｓｓｉｓｔ２が印加された場合に有効である。
【００５２】
なお、本発明の実施形態では、図１（Ｂ）に示すように、ソース線コンタクトＳＬＣ側に設けられたワード線ＷＬ１に接続されるメモリセル４から順にページ書込が行われる例について説明したが、本発明の範囲はこれに限られるものではない。本発明は、ビット線コンタクトＢＬＣ側に設けられたワード線ＷＬｎに接続されるメモリセル４から順にページ書込が行われる場合にも適用可能である。この場合には、ソース線コンタクトＳＬＣ側に隣接するワード線ＷＬ１が第１隣接ワード線ＷＬｎ＋１となり、ビット線コンタクトＢＬＣ側に隣接するワード線ＷＬｍが第２隣接ワード線ＷＬｎ−１となる。
【００５３】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５４】
１００ 不揮発性半導体記憶装置
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
ＳＧＤ，ＳＧＳ 制御線
ＢＬＣ ビット線コンタクト
ＳＬＣ ソース線コンタクト
ＭＴ メモリセルトランジスタ
ＳＴ 選択トランジスタ
１ 半導体基板（ウエル領域）
２ 拡散層
４ メモリセル
５ 層間絶縁膜
４１ トンネル絶縁膜
４２ 電荷蓄積層
４３ ブロック膜
４４ ゲート電極
４４ａ 金属層
４４ｂ ポリシリコン層
４４ｃ シリサイド層
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリセルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般的に、ＭＯＮＯＳ型メモリセルを有する不揮発性半導体記憶装置では、メモリセルのビット線が延びる方向の端部において電界ロスが発生する。そのため、メモリセルの中央部に比べて、メモリセルのビット線が延びる方向の端部にトラップされる電子の量が少なくなる。この現象は、メモリセルトランジスタのゲート長をスケーリングするにつれて顕著になる。
【０００３】
近年、微細化技術の発展により、メモリセルトランジスタのゲート長が３０ｎｍよりも微細なＭＯＮＯＳ型メモリセルの開発が進められている。このような微細なＭＯＮＯＳ型メモリセルでは、メモリセルのビット線が延びる方向の端部における電界ロスが顕著になるので、メモリセルの閾値電圧Ｖｔｈが低下する（特許文献１を参照）。その結果、メモリセルの書込特性が劣化する。特に、メモリセルの書込速度が低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２４８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＭＯＮＯＳ構造を有する不揮発性半導体記憶装置のメモリセルの書込特性を改善することである。
【課題を解決するための手段】
【０００６】
本発明によれば、
第１方向に伸び、且つ、半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記第１方向と交差する第２方向に伸びる複数のワード線と、
各ワード線と各素子領域とが交差する領域に形成されるメモリセルと、
前記素子領域上に直列に接続された複数のメモリセルを含むメモリセルストリングと、
前記メモリセルストリングの一端に選択ゲートトランジスタを介して接続されたビット線コンタクトと、
前記メモリセルストリングの他端に選択ゲートトランジスタを介して接続されたソース線コンタクトと、を備え、
前記メモリセルは、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、且つ、絶縁膜を含む電荷蓄積層と、
前記電荷蓄積層上に形成され、且つ、前記ワード線に接続されるゲート電極と、を有し、
書込時に、選択ワード線に隣接する第１及び第２隣接ワード線のうち、前記第１隣接ワード線に、パス電圧より大きい補助電圧が印加されることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明によれば、ＭＯＮＯＳ構造を有する不揮発性半導体記憶装置のメモリセルの書込特性を改善することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置１００の構造を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図２に示すメモリセル４の構造を示す断面図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４の電界分布を示す概略図である。
【図５】一般的な不揮発性半導体記憶装置のページ書込の制御を示す概略図である。
【図６】本発明の実施形態に係る不揮発性半導体記憶装置１００のページ書込の制御を示す概略図である。
【図７】一般的な不揮発性半導体記憶装置のページ消去の制御を示す概略図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去の制御を示す概略図である。
【図９】本発明の実施形態に係るメモリ制御処理の手順を示すフローチャートである。
【図１０】ＥＡＳＢ書込方式を用いた場合の本発明の実施形態に係る不揮発性半導体記憶装置１００のシーケンシャル書込の制御を示す概略図である。
【図１１】ＲＥＡＳＢ書込方式を用いた場合の本発明の実施形態に係る不揮発性半導体記憶装置１００のページ書込の制御を示す概略図である。
【図１２】ＲＥＡＳＢ書込方式を用いた場合の本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去の制御を示す概略図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１０】
本発明の実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置１００の構造を示す平面図である。なお、図１（Ａ）は、本発明の実施形態に係る不揮発性半導体記憶装置１００の回路図であり、図１（Ｂ）は、本発明の実施形態に係る不揮発性半導体記憶装置１００の平面図である。図２は、図１のＡ−Ａ線に沿った断面図である。図３は、図２に示すメモリセル４の構造を示す断面図である。なお、図３（Ａ）は、メモリセル４のカラム方向の断面図であり、図３（Ｂ）は、メモリセル４のロウ方向の断面図である。
【００１１】
図１（Ａ）に示すように、不揮発性半導体記憶装置１００には、複数のメモリセル４が設けられている。複数のメモリセル４はメモリセルブロックを構成する。複数のメモリセルブロックはメモリセルアレイを構成する。ここで、半導体記憶装置１００は、ＮＡＮＤ型フラッシュメモリである。
【００１２】
図１（Ａ）に示すように、メモリセル４には、センスアンプ（図示せず）に接続されるビット線ＢＬ側及びソース線ＳＬ側に選択トランジスタＳＴが設けられている。これらのビット線ＢＬ側及びソース線ＳＬ側に設けられた選択トランジスタＳＴ間に直列接続される複数のメモリセルトランジスタＭＴが設けられている。ビット線ＢＬ１乃至ＢＬ３と、制御線ＳＧＤ、ワード線ＷＬ１乃至ワードＷＬｍ、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。
【００１３】
図１（Ａ）に示すように、制御線ＳＧＤは、センスアンプ（図示せず）に接続されるビット線ＢＬ１乃至ＢＬ３側の選択トランジスタＳＴのゲートに接続される。ワード線ＷＬｍは、ビット線ＢＬ１乃至ＢＬ３に接続されるｍ番目のメモリセルトランジスタＭＴのコントロールゲートに接続されている。例えば、ワード線ＷＬ４は、ビット線ＢＬ１乃至ＢＬ３に接続される制御線ＳＧＳ側から数えて４番目のメモリセルトランジスタＭＴのコントロールゲートに接続されている。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至ＢＬ３側の選択トランジスタＳＴのゲートに接続される。
【００１４】
図１（Ｂ）に示すように、不揮発性半導体記憶装置１００では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１乃至ワード線ＷＬｍ、及び制御線ＳＧＤが縦方向（図１（Ｂ）のＹ方向）に互いに離間され並列配置されている。ビット線ＢＬ１乃至ＢＬ３が横方向（図１（Ｂ）のＸ方向）に互いに離間され並列配置されている。このビット線ＢＬ１乃至ＢＬ３の下には素子領域（図示せず）が形成され、この素子領域間には素子分離領域（図示せず）が設けられている。すなわち、半導体基板は、素子分離領域によって複数の素子領域に分離されている。ソース線ＳＬとビット線ＢＬ１乃至ＢＬ３の交差部分には、ソース線コンタクトＳＬＣが設けられている。制御線ＳＧＤとセンスアンプ（図示せず）の間には、ビット線コンタクトＢＬＣが設けられている。このビット線コンタクトＢＬＣはビット線ＢＬと接続されている。
【００１５】
図１（Ｂ）に示すように、ワード線ＷＬ１乃至ワード線ＷＬｍとビット線ＢＬ１乃至ＢＬ３の交点部分には、メモリセルが配置されている。同様に、制御線ＳＧＳ、ＳＧＤとビット線ＢＬ１乃至ＢＬ３の交点部分には、選択トランジスタＳＴが配置されている。
【００１６】
図２に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００は、半導体基板（ウエル領域）１に形成された複数の拡散層２と、半導体基板（ウエル領域）１（例えば、シリコン基板）及び拡散層２上に形成されたトンネル絶縁膜（例えば、シリコン酸化膜）４１と、拡散層２間のトンネル絶縁膜４１上に形成された複数のメモリセル４と、を備えている。例えば、トンネル絶縁膜４１の厚さは４乃至６ｎｍである。
【００１７】
図２に示すように、各メモリセル４ｎ−１乃至４ｎ＋２は、両端が各拡散層２の上方に位置するように形成されている。また、各メモリセル４ｎ−１乃至４ｎ＋２は、複数のワード線ＷＬｎ−１乃至ＷＬｎ＋２（図示せず）と接続されている。
【００１８】
図３（Ａ）及び（Ｂ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４は、ＭＯＮＯＳ型メモリセルである。本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４は、半導体基板（ウエル領域）１上に形成されたトンネル絶縁膜４１上に形成され、且つ、所定の絶縁膜（例えば、シリコン窒化膜）を含む電荷蓄積層４２と、半導体基板（ウエル領域）１及び素子分離絶縁膜ＳＴＩ上に電荷蓄積層４２を覆うように形成されたブロック膜４３（例えば、アルミナ）と、ブロック膜４３を介して電荷蓄積層４２上に形成され、且つ、後述するワード線ＷＬに接続されるゲート電極４４と、を備えている。例えば、電荷蓄積層４２の厚さは４乃至８ｎｍであり、ブロック膜４３の厚さは１０乃至１７ｎｍである。例えば、メモリセル４のカラム方向の断面におけるゲート電極４４の幅（メモリセルトランジスタのゲート長）をＬとし、素子分離絶縁膜ＳＴＩの幅をＳとする。
【００１９】
図３（Ａ）に示すように、ゲート電極４４は、ブロック層４３上に形成され、且つ、ｎ型ポリシリコンの仕事関数より高い仕事関数を有する金属層４４ａ（例えば、タングステン（W）、タンタルナイトライド（ＴａＮ）等）と、金属層４４ａ上に形成されたポリシリコン層４４ｂと、ポリシリコン層４４ｂ上に形成されたシリサイド層４４ｃ（例えば、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）等）と、を備えている。また、メモリセル４を覆うように層間絶縁膜５が形成されている。ここで、層間絶縁膜５の誘電率はブロック膜４３の誘電率よりも低い材料（例えば、シリコン酸化膜）である。
【００２０】
図３（Ｂ）に示すように、素子分離絶縁膜ＳＴＩ及び電荷蓄積層４２上には、ブロック膜４３が連続して形成されている。金属層４４ａ、ポリシリコン層４４ｂ、及びシリサイド層４４ｃは、ブロック膜４３の上方に、図３（Ｂ）のＹ方向において連続して形成されている。金属層４４ａは、ブロック層４３上に形成されている。素子分離絶縁膜ＳＴＩの上面は、電荷蓄積層４２の上面と下面の間に位置している。ブロック層４３は、図３（Ｂ）のＹ方向において、電荷蓄積層４２及び素子分離絶縁膜ＳＴＩ上に連続して形成され、電荷蓄積層４２の上面及び上部側面と接している。すなわち、ブロック層４３の上面は、電荷蓄積層４２及び素子分離絶縁膜ＳＴＩの上面に対応する凸凹になっている。金属層４４ａの最下面は、ブロック層４３の上面よりも低くなっている。ただし、ブロック層４３を厚く堆積することにより、金属層４４ａの下面は平らになる場合がある。
【００２１】
本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４の特性について説明する。図４は、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセルの電界分布を示す概略図である。なお、図４（Ａ）は、カラム方向（図２のＸ方向）及びロウ方向（図２のＹ方向）の電界分布を示し、図４（Ｂ）は、電界とカラム方向のメモリセル４の位置との関係を示し、図４（Ｃ）は、電界とロウ方向のメモリセル４の位置との関係を示している。
【００２２】
図４（Ａ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４では、カラム方向について、端部で低電界ＥＬが分布し、ロウ方向について、端部で高電界ＥＨが分布する。
【００２３】
図４（Ｂ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４では、カラム方向について、メモリセル４の中心で電界が最も高くなり、メモリセル４の中心から端部に向かって電界が低くなる。これは、カラム方向において、電荷蓄積層４２の端部側面が誘電率の低い層間絶縁膜５と接しているからである。
【００２４】
一方、図４（Ｃ）に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００のメモリセル４では、ロウ方向について、メモリセル４の両端で最も電界が高くなり、メモリセル４の端部から中心に向かって電界が低くなる。ロウ方向について、メモリセル４の中心では、メモリセル４の端部より電界が低くなる。これは、ロウ方向において、電荷蓄積層４２が誘電率の高いブロック膜４３に覆われているからである。
【００２５】
本発明の実施形態に係るページ書込の制御について説明する。図５は、一般的な不揮発性半導体記憶装置のページ書込の制御を示す概略図である。図６は、本発明の実施形態に係る不揮発性半導体記憶装置１００のページ書込の制御を示す概略図である。
【００２６】
図５に示すように、一般的な不揮発性半導体記憶装置では、ページ書込時において、半導体基板（ウエル領域）１’に０［Ｖ］が印加され、選択ワード線ＷＬｎに書込電圧Ｖｐｇｍが印加され、選択ワード線以外のワード線（以下、「非選択ワード線」という）ＷＬｎ＋１、ＷＬｎ＋２、及びＷＬｎ−１にパス電圧Ｖｐａｓｓが印加される。このとき、選択ワード線ＷＬｎに接続されるメモリセル４’ｎのカラム方向（図５のＸ方向）について、電荷蓄積層４２の端部で電界ロスが発生する（図３（Ｂ）を参照）。
【００２７】
これに対して、図６に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００では、ページ書込時において、半導体基板（ウエル領域）１に０［Ｖ］が印加され、選択ワード線ＷＬｎに書込電圧Ｖｐｇｍが印加され、選択ワード線ＷＬｎに対してビット線コンタクト側に隣接する第１隣接ワード線ＷＬｎ＋１に補助電圧Ｖａｓｓｉｓｔが印加され、第１隣接ワード線ＷＬｎ＋１を除く非選択ワード線（選択ワード線ＷＬｎに対してソース線コンタクト側に隣接する第２隣接ワード線）ＷＬｎ−１及びその他のワード線ＷＬｎ＋２にパス電圧Ｖｐａｓｓが印加される。
【００２８】
補助電圧Ｖａｓｓｉｓｔは、パス電圧Ｖｐａｓｓより大きく、且つ、書込電圧Ｖｐｇｍより小さい。例えば、書込電圧Ｖｐｇｍは２０［Ｖ］であり、補助電圧Ｖａｓｓｉｓｔは［１２Ｖ］であり、パスＶｐａｓｓは８［Ｖ］である。このとき、第１隣接ワード線ＷＬｎ＋１に印加されたパス電圧Ｖｐａｓｓより大きい補助電圧Ｖａｓｓｉｓｔの影響により、選択ワード線ＷＬｎに接続されるメモリセル４ｎのカラム方向について、電荷蓄積層４２の端部での電界ロスが抑えられる。なお、本発明の実施形態に係る不揮発性半導体記憶装置１００では、ソース線コンタクト側に設けられたワード線ＷＬに接続されるメモリセル４から順にページ書込が行われる。例えば、メモリセル４ｎのページ書込が行われた後は、メモリセル４ｎ＋１のページ書込が行われる。
【００２９】
本発明の実施形態に係るページ消去の制御について説明する。図７は、一般的な不揮発性半導体記憶装置のチップ消去又はブロック消去の制御を示す概略図である。図８は、本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去の制御を示す概略図である。
【００３０】
ここで、図６に示す本発明の実施形態に係るページ書込の制御に従ってページ書込が行われていた場合には、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１に接続されるメモリセル４ｎ＋１は、補助電圧Ｖａｓｓｉｓｔの影響により、誤りビットを記憶した状態になっている可能性がある。例えば、メモリセル４ｎ＋１が電荷を蓄積しない状態（“０データ”書き込み）にしたい場合であるにも関わらず、補助電圧Ｖａｓｓｉｓｔの影響により電荷を蓄積する状態（“１データ”書き込み）になっている可能性がある。
【００３１】
そこで、図８に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００では、図６に示す本発明の実施形態に係るページ書込の制御が行われた後に、半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線及び第２隣接ワード線ＷＬｎ−１、並びにその他のワード線ＷＬｎ＋２に第３消去電圧Ｖｅｒａ（３）が印加される。第３消去電圧Ｖｅｒａ（３）は、第２消去電圧Ｖｅｒａ（２）より大きく、且つ、第１消去電圧Ｖｅｒａ（１）以下である。例えば、第１消去電圧Ｖｅｒａ（１）は１５［Ｖ］程度であり、第２消去電圧Ｖｅｒａ（２）は、０［Ｖ］であり、第３消去電圧Ｖｅｒａ（３）は第１消去電圧Ｖｅｒａ（１）と等しい電圧である。このとき、第１隣接ワード線ＷＬｎ＋１に接続されたメモリセル４ｎ＋１では、第１消去電圧Ｖｅｒａ（１）と第２消去電圧Ｖｅｒａ（２）との電位差により、電荷蓄積層４２にホールが注入されるので、メモリセル４ｎ＋１に記憶されていた誤りビット（“１データ”）が確実に消去される。
【００３２】
ここで、図８に示す本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去と、図７に示す一般的な不揮発性半導体記憶装置のチップ消去又はブロック消去との違いを説明する。図７に示すように、一般的な不揮発性半導体記憶装置では、チップ消去又はブロック消去時において、半導体基板（ウエル領域）１’に消去電圧Ｖｅｒａが印加され、全てのワード線ＷＬｎ−１乃至ＷＬｎ＋２に０［Ｖ］が印加される。すなわち、メモリセル４’ｎ−１乃至メモリセル４’ｎ＋２に記憶された“１データ”が全て消去されてしまう。換言すると、メモリセル４’ｎ−１に記憶された誤りビット（“１データ”）のみを消去することはできず、メモリセル４’ｎに記憶された“１データ”まで消去されてしまう。
【００３３】
一方、図８に示すように、本発明の実施形態に係る不揮発性半導体記憶装置１００では、半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線ＷＬｎ及び第２隣接ワード線ＷＷＬｎ−１、並びにその他のワード線ＷＬｎ＋２に第３消去電圧Ｖｅｒａ（３）が印加される。その結果、本発明の実施形態に係る不揮発性半導体記憶装置１００の弱ページ消去では、メモリセル４ｎ及びメモリセル４ｎ−１に記憶された“１データ”は消去されず、メモリセル４ｎ＋１に記憶された誤りビット（“１データ”）のみが消去される。
【００３４】
本発明の実施形態に係るメモリ制御処理について説明する。図９は、本発明の実施形態に係るメモリ制御処理の手順を示すフローチャートである。
【００３５】
＜ページ書込工程（図９：Ｓ９０１）＞ データ書込要求があった後に、図６に示すページ書込の制御が行われる。その結果、所定のメモリセル４ｎにデータが書き込まれる。このとき、メモリセル４ｎ＋１は、補助電圧Ｖａｓｓｉｓｔの影響により、誤りビットを記憶した状態となっている。
【００３６】
＜弱ページ消去工程（図９：Ｓ９０２）＞ 図８に示す弱ページ消去の制御が行われる。その結果、メモリセル４ｎ＋１に記憶された誤りビットが確実に消去される。
【００３７】
＜データ保持工程（図９：Ｓ９０３）＞ メモリセル４は、データ読出要求又はデータ消去要求があるまで、書き込まれたデータを保持した状態を維持する。データ読出要求があった場合には、メモリセル４に記憶されたデータが不揮発性半導体記憶装置１００の外部に出力される。一方、データ消去要求があった場合には、メモリセル４に記憶されたデータが消去される。なお、データ読出要求があった場合の処理及びデータ消去要求があった場合の処理は、一般的な方法を用いて行われる。
【００３８】
本発明の実施形態によれば、ＭＯＮＯＳ構造型メモリセル４を備える不揮発性半導体記憶装置１００において、ページ書込時に、選択ワード線ＷＬｎに隣接する第１及び第２隣接ワード線ＷＬｎ＋１及びＷＬｎ−１のうち一方に、パス電圧Ｖｐａｓｓ（６［Ｖ］程度）より大きい補助電圧Ｖａｓｓｉｓｔ（６〜１４［Ｖ］）が印加される。この場合には、選択ワード線ＷＬｎに接続されるメモリセル４ｎでは、補助電圧補助電圧Ｖａｓｓｉｓｔの影響により、カラム方向について、電界ロスが抑えられる。すなわち、メモリセル４の電荷蓄積層４２の端部における電界ロス領域が抑えられ、書込可能領域が広がる。その結果、書込特性が改善する。
【００３９】
また、本発明の実施形態によれば、ページ書込が完了した後に、メモリセル４の半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線ＷＬｎ及び第２隣接ワード線ＷＬｎ−１に第２消去電圧Ｖｅｒａ（２）より大きい第３消去電圧Ｖｅｒａ（３）が印加される。この場合には、第１隣接ワード線ＷＬｎ＋１に接続されたメモリセル４ｎ＋１では、第２消去電圧Ｖｅｒａ（２）の影響により、電荷蓄積層４２にホールが注入される。その結果、メモリセル４ｎ＋１に記憶されていた誤りビットが確実に消去される。
【００４０】
また、本発明の実施形態によれば、第３消去電圧Ｖｅｒａ（３）は、第１消去電圧Ｖｅｒａ（１）と等しくても良い。
【００４１】
本発明の実施形態において、第１乃至第３消去電圧Ｖｅｒａ（１）乃至Ｖｅｒａ（３）は、図７に示す一般的な不揮発性半導体記憶装置のチップ消去又はブロック消去に用いられる消去電圧Ｖｅｒａよりも低く設定できる。なぜなら、一般的な不揮発性半導体記憶装置では、高い閾値のビットを完全に消去する必要があるのに対して、本発明の実施形態では、高い閾値のビットを完全に消去する必要がないためである。第１乃至第３消去電圧を下げることによって、ウエル領域を充電する時間が短縮できるため、その結果、ページ消去の処理時間が短縮する。
【００４２】
特に、図４に示すように、上述したカラム方向の電荷蓄積層４２の端部における電界ロスは、ＭＯＮＯＳ構造のメモリセルにおいて問題となる。例えば、ポリシリコン等の導電体または半導体を電荷蓄積層４２に用いる場合には、電荷蓄積層４２内を電荷が自由に移動できる。すなわち、電荷蓄積層４２には、ロウ方向における強電界のみにより、電荷蓄積層４２のカラム方向の端部にまで電荷を蓄積される。その結果、電荷蓄積層４２は、データを記憶するのに十分な電荷を蓄積することができるようになる。
【００４３】
一方、絶縁膜を電荷蓄積層４２に用いるＭＯＮＯＳ構造のメモリセルの場合には、電荷蓄積層４２内を電荷が自由に移動できない。すなわち、ロウ方向における強電界により、電荷をトラップしてもカラム方向まで電荷が移動しない。すなわち、電荷蓄積層４２には、ロウ方向における強電界によっても、電荷蓄積層４２のカラム方向の端部にまで電荷が蓄積されない。その結果、電荷蓄積層４２はデータを記憶するのに十分な電荷を蓄積することができなくなる。
【００４４】
そこで、本発明の実施形態では、パス電圧Ｖｐａｓｓよりも高い補助電圧Ｖａｓｓｉｓｔを選択メモリセルのカラム方向に隣接するメモリセルに加えることにより、絶縁膜を電荷蓄積層４２に用いるＭＯＮＯＳ構造のメモリセルにおいても、電化蓄積層４２がデータを記憶するのに十分な電荷を蓄積するこができるようになる。さらに、弱ページ消去により、補助電圧Ｖａｓｓｉｓｔによるカラム方向に隣接するメモリセルの誤りビットも消去することができる。
【００４５】
また、本発明の実施形態によれば、第１隣接ワード線ＷＬｎ＋１は、選択ワード線ＷＬｎに対してビット線コンタクト側に設けられ、第２隣接ワード線ＷＬｎ−１は、選択ワード線ＷＬｎに対してソース線コンタクト側に設けられても良い。例えば、図１０に示す、ＥＡＳＢ（Ｅｒａｓｅ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ）書込方式を用いた場合には、図１（Ｂ）に示すソース線コンタクトＳＬＣ側のメモリセルトランジスタＭＴから順番に書込を行うシーケンシャル書込を前提としている。すなわち、ソース線側に隣接する第２隣接ワード線ＷＬｎ−１には既に“１データ”又は“０データ”が書き込まれた状態である。ここで、第２隣接ワード線ＷＬｎ−１に印加されているのはパス電圧Ｖｐａｓｓよりも低い、カットオフ電圧Ｖｓｓ（例えば、０［Ｖ］）である。その結果、メモリセル４ｎ−１よりもソース線側のメモリセルに書き込まれたデータの破壊を効果的に防止することができる。
【００４６】
さらに、第２隣接ワード線ＷＬｎ−１にカットオフ電圧Ｖｓｓ（例えば、０［Ｖ］）が印加される。その結果、ブーストされる領域は、メモリセル４ｎ−１よりもビット線コンタクト側に位置するメモリセルに限定される。そして、上述のシーケンシャル書込により、ブーストされる領域のこれらのメモリセル４ｎ＋１、４ｎ＋２・・・は全て消去状態になっているので、高いチャネル電圧が得られる。
【００４７】
また、本発明の実施形態では、ページ書込時に、ソース線側に隣接する第２隣接ワード線ＷＬｎ−１にパス電圧Ｖｐａｓｓ又はカットオフ電圧Ｖｓｓが印加されているが、本発明の範囲はこれに限られるものではない。例えば、図１１に示すように、ＲＥＡＳＢ（Ｒｅｖｉｓｅｄ Ｅｒａｓｅ Ａｒｅａ Ｓｅｌｆ Ｂｏｏｓｔ）書込方式を用いた場合には、選択ワード線Ｌｎの両側に隣接する第１及び第２隣接ワード線ＷＬｎ−１、ＷＬｎ＋１に補助電圧Ｖａｓｓｉｓｔを印加することも可能である。この場合には、第１及ワード線ＷＬｎ−１のソース線コンタクト側に隣接する第３ワード線ＷＬｎ−２には、例えば、０［Ｖ］のカットオフ電圧Ｖｓｓが印加される。
【００４８】
その結果、選択メモリセル４ｎに隣接する、第１及び第２ワード線ＷＬｎ−１及びＷＬｎ＋１にパス電圧Ｖｐａｓｓよりも高い補助電圧Ｖａｓｓｉｓｔが印加されるので、カラム方向におけるメモリセル４の電荷蓄積層４２の両端部における電界ロス領域が抑えられ、書込可能領域が広がる。その結果、メモリセル４の書込特性が改善する。
【００４９】
さらに、第３隣接ワード線ＷＬｎ−１にカットオフ電圧Ｖｓｓが印加される。その結果、ブーストされる領域は、第２隣接ワード線ＷＬｎ−１よりもビット線コンタクト側に位置するメモリセル（図示せず）に限定される。そして、上述のシーケンシャル書込により、ブーストされる領域のこれらのメモリセル４ｎ＋１、４ｎ＋２・・・は全て消去状態になっているので、高いチャネル電圧が得られる。
【００５０】
なお、本発明の実施形態に係る不揮発性半導体記憶装置１００では、ソース線コンタクト側に設けられたワード線ＷＬに接続されるメモリセル４から順にページ書込が行われるので、第２隣接ワード線ＷＬｎ−１は、既に“１データ”又は“０データ”が書き込まれた状態である。ここで、第２隣接ワード線ＷＬｎ−１に、メモリセル４ｎ−１にデータが書き込まれない程度の第２補助電圧Ｖａｓｓｉｓｔ２（すなわち、補助電圧Ｖａｓｓｉｓｔよりも低くパス電圧Ｖｐａｓｓよりも高い電圧）を印加することも可能である。その結果、メモリセル４ｎ−１のデータ変動を効果的に防止することができる。
【００５１】
また、ＲＥＡＳＢ書込方式を用いた場合の弱ページ消去では、例えば、図１２に示すように、半導体基板（ウエル領域）１に第１消去電圧Ｖｅｒａ（１）が印加され、第１隣接ワード線ＷＬｎ＋１に第２消去電圧Ｖｅｒａ（２）が印加され、選択ワード線及び第２隣接ワード線ＷＬｎ及びＷＬｎ−１、並びにその他のワード線ＷＬｎ＋２に第３消去電圧Ｖｅｒａ（３）が印加される。このとき、第２隣接ワード線ＷＬｎ−１に接続されたメモリセル４ｎ−１には、データが書き込まれている場合があるので、第２消去電圧Ｖｅｒａ（3）を加えることにより、電荷蓄積層４２にホールが注入されるのを防止することができる。これは、メモリセル４ｎ−１にデータが書き込まれない程度の第２補助電圧Ｖａｓｓｉｓｔ２が印加された場合に有効である。
【００５２】
なお、本発明の実施形態では、図１（Ｂ）に示すように、ソース線コンタクトＳＬＣ側に設けられたワード線ＷＬ１に接続されるメモリセル４から順にページ書込が行われる例について説明したが、本発明の範囲はこれに限られるものではない。本発明は、ビット線コンタクトＢＬＣ側に設けられたワード線ＷＬｎに接続されるメモリセル４から順にページ書込が行われる場合にも適用可能である。この場合には、ソース線コンタクトＳＬＣ側に隣接するワード線ＷＬ１が第１隣接ワード線ＷＬｎ＋１となり、ビット線コンタクトＢＬＣ側に隣接するワード線ＷＬｍが第２隣接ワード線ＷＬｎ−１となる。
【００５３】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５４】
１００ 不揮発性半導体記憶装置
ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線
ＳＧＤ，ＳＧＳ 制御線
ＢＬＣ ビット線コンタクト
ＳＬＣ ソース線コンタクト
ＭＴ メモリセルトランジスタ
ＳＴ 選択トランジスタ
１ 半導体基板（ウエル領域）
２ 拡散層
４ メモリセル
５ 層間絶縁膜
４１ トンネル絶縁膜
４２ 電荷蓄積層
４３ ブロック膜
４４ ゲート電極
４４ａ 金属層
４４ｂ ポリシリコン層
４４ｃ シリサイド層
【特許請求の範囲】
【請求項１】
第１方向に伸び、且つ、半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記第１方向と交差する第２方向に伸びる複数のワード線と、
各ワード線と各素子領域とが交差する領域に形成されるメモリセルと、
前記素子領域上に直列に接続された複数のメモリセルを含むメモリセルストリングと、
前記メモリセルストリングの一端に選択ゲートトランジスタを介して接続されたビット線コンタクトと、
前記メモリセルストリングの他端に選択ゲートトランジスタを介して接続されたソース線コンタクトと、を備え、
前記メモリセルは、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、且つ、絶縁膜を含む電荷蓄積層と、
前記電荷蓄積層上に形成され、且つ、前記ワード線に接続されるゲート電極と、を有し、
書込時に、選択ワード線に隣接する第１及び第２隣接ワード線のうち、前記第１隣接ワード線に、パス電圧より大きい補助電圧が印加されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
書込が完了した後に、
前記メモリセルのウエル領域に第１消去電圧が印加され、
前記第１隣接ワード線に、第２消去電圧が印加され、
前記選択ワード線及び前記第２隣接ワード線に、前記第２消去電圧より大きい第３消去電圧が印加される請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第３消去電圧は、前記第１消去電圧と等しいことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
書込時に、前記第２隣接ワード線に、前記パス電圧が印加される請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１隣接ワード線は、前記選択ワード線に対して前記ビット線コンタクト側に設けられ、
前記第２隣接ワード線は、前記選択ワード線に対して前記ソース線コンタクト側に設けられている請求項１乃至４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１】
第１方向に伸び、且つ、半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記第１方向と交差する第２方向に伸びる複数のワード線と、
各ワード線と各素子領域とが交差する領域に形成されるメモリセルと、
前記素子領域上に直列に接続された複数のメモリセルを含むメモリセルストリングと、
前記メモリセルストリングの一端に選択ゲートトランジスタを介して接続されたビット線コンタクトと、
前記メモリセルストリングの他端に選択ゲートトランジスタを介して接続されたソース線コンタクトと、を備え、
前記メモリセルは、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、且つ、絶縁膜を含む電荷蓄積層と、
前記電荷蓄積層上に形成され、且つ、前記ワード線に接続されるゲート電極と、を有し、
書込時に、選択ワード線に隣接する第１及び第２隣接ワード線のうち、前記第１隣接ワード線に、パス電圧より大きい補助電圧が印加されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
書込が完了した後に、
前記メモリセルのウエル領域に第１消去電圧が印加され、
前記第１隣接ワード線に、第２消去電圧が印加され、
前記選択ワード線及び前記第２隣接ワード線に、前記第２消去電圧より大きい第３消去電圧が印加される請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第３消去電圧は、前記第１消去電圧と等しいことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
書込時に、前記第２隣接ワード線に、前記パス電圧が印加される請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１隣接ワード線は、前記選択ワード線に対して前記ビット線コンタクト側に設けられ、
前記第２隣接ワード線は、前記選択ワード線に対して前記ソース線コンタクト側に設けられている請求項１乃至４の何れか１項に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１１−１４１８２（Ｐ２０１１−１４１８２Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５５４７２（Ｐ２００９−１５５４７２）
【出願日】平成２１年６月３０日（２００９．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年６月３０日（２００９．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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