【課題】シフトレジスタなどに用いられる新規な回路を提供する。
【解決手段】基本構成は、第１のトランジスタ〜第４のトランジスタと、第１の配線〜第
４の配線を有する。第１の配線には電源電位ＶＤＤが供給され、第２の配線には電源電位
ＶＳＳが供給されている。第３の配線、第４の配線には２値の値を持つデジタル信号が供
給される。このデジタル信号は、高レベルのときには電源電位ＶＤＤと同電位となり、低
レベルのときには電源電位ＶＳＳと同電位である。第３の配線と第４の配線の電位の組み
合わせは４とおりあるが、第１のトランジスタ〜第４トランジスタは、いずれかの電位の
組み合わせによりオフさせることができる。つまり、定常的にオン状態となるトランジス
タがないため、トランジスタの特性劣化が抑制することができる。

【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のトランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）は、前記第２のトランジスタのＷ／Ｌよりも小さい値を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタのＷ／Ｌは、前記第３のトランジスタのＷ／Ｌよりも小さい値を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオンである第１の期間と、
前記第２のトランジスタがオンであり、且つ前記第３のトランジスタがオンである第２の期間と、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオフである第３の期間と、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオフである第４の期間と、を有することを特徴とする半導体装置。
【請求項４】
第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のトランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）は、前記第３のトランジスタのＷ／Ｌよりも小さい値を有することを特徴とする半導体装置。
【請求項５】
請求項４項において、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオンである第１の期間と、
前記第２のトランジスタがオンであり、且つ前記第３のトランジスタがオンである第２の期間と、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオフである第３の期間と、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオフである第４の期間と、を有することを特徴とする半導体装置。
【請求項６】
第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオンである第１の期間と、
前記第２のトランジスタがオンであり、且つ前記第３のトランジスタがオンである第２の期間と、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオフである第３の期間と、
前記第２のトランジスタがオフであり、且つ前記第３のトランジスタがオフである第４の期間と、を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の半導体装置を含む駆動回路と、
画素と、を有し、
前記画素は、表示素子を有し、
前記画素は、前記駆動回路と電気的に接続されていることを特徴とする表示装置。
【請求項８】
請求項１乃至請求項６のいずれか一項に記載の半導体装置を含む駆動回路と、
画素と、を有し、
前記画素は、発光素子を有し、
前記画素は、前記駆動回路と電気的に接続されていることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項６のいずれか一項に記載の半導体装置を含む駆動回路と、
画素と、を有し、
前記画素は、液晶素子を有し、
前記画素は、前記駆動回路と電気的に接続されていることを特徴とする液晶表示装置。
【請求項１０】
請求項１乃至請求項６のいずれか一項に記載の半導体装置、請求項７若しくは請求項８に記載の表示装置、又は請求項９に記載の液晶表示装置と、
ＦＰＣと、を有する表示モジュール。
【請求項１１】
請求項１乃至請求項６のいずれか一項に記載の半導体装置、請求項７若しくは請求項８に記載の表示装置、請求項９に記載の液晶表示装置、又は請求項１０に記載の表示モジュールと、
操作スイッチ、バッテリー又はアンテナと、を有する電子機器。
【請求項１２】
請求項１乃至請求項６のいずれか一項に記載の半導体装置、請求項７若しくは請求項８に記載の表示装置、請求項９に記載の液晶表示装置、又は請求項１０に記載の表示モジュール、を有する電子機器。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【図６８】

【図６９】

【図７０】

【図７１】

【図７２】

【図７３】

【図７４】

【図７５】

【図７６】

【図７７】

【図７８】

【公開番号】特開２０１２−２３８００３（Ｐ２０１２−２３８００３Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１２−１３８０６６（Ｐ２０１２−１３８０６６）
【出願日】平成２４年６月１９日（２０１２．６．１９）
【分割の表示】特願２００７−１３６３８５（Ｐ２００７−１３６３８５）の分割
【原出願日】平成１９年５月２３日（２００７．５．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】