半導体装置およびその欠陥検査方法
【課題】ショート欠陥を容易に速やかに検出することができ、ショート欠陥の原因となるマイクロスクラッチ対策にも有用な半導体装置およびその欠陥検査方法を提供する。
【解決手段】半導体基板１１上の最上層の絶縁膜１２の上に、前記半導体基板１１あるいは下層配線に対して電気的に接続された第１の線分導体パターン１４と電気的に接続されない第２の線分導体パターン１３とが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターン１６を有した半導体装置とする。
【解決手段】半導体基板１１上の最上層の絶縁膜１２の上に、前記半導体基板１１あるいは下層配線に対して電気的に接続された第１の線分導体パターン１４と電気的に接続されない第２の線分導体パターン１３とが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターン１６を有した半導体装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその欠陥検査方法に関し、特に化学機械研磨（ＣＭＰ）工程、たとえばＣｕ配線を形成するデュアルダマシンプロセスで発生するマイクロスクラッチなどの欠陥を検出する技術に関するものである。
【背景技術】
【０００２】
半導体集積回路の配線の微細化に伴って、電流密度増大による配線信頼性の低下や上下配線層間の接続不良等が起こりやすくなっていた。それに対処するために、配線構造の積層化やＣｕなどの新素材が採用され、さらに配線層間を接続するビアと配線溝とを同時にＣｕのような金属膜で埋め込むデュアルダマシン構造が採用されている。またＣｕ配線を形成する過程の最終段階でメッキにより成膜したＣｕ膜をＣＭＰ技術で平坦化する処理法が採用されている。しかしＣｕ膜のＣＭＰ工程で膜表面がえぐられるマイクロスクラッチが発生することがあり、えぐり取られた微小なＣｕ片は２つ以上の配線に跨がって配線間ショートを起こすなど、デバイス特性に影響を与え、歩留り低下を引き起こす原因となっている。
【０００３】
ＣＭＰ工程後における光学式欠陥検査装置を用いた欠陥検査では、リソグラフィー工程に起因するパターン欠陥や各工程で発生した異物などは検出可能であるが、マイクロスクラッチは非常に検出しにくい。つまり光学式欠陥検査装置によってはＣｕ膜のグレインや層間絶縁膜の色むら等が多く検出されてしまい、マイクロスクラッチのみを抽出することは困難である。
【０００４】
近年では、より高感度なＳＥＭ（走査型電子顕微鏡）を利用した検査装置が用いられており、同検査装置で自動的に直接にマイクロスクラッチを観察して検出する方法があるほか、たとえば特許文献１に、検査対象の半導体集積回路装置（以下、単に半導体装置という）に予めテストパターンを作成しておく方法が提案されている。この検査方法では、半導体装置の基板（あるいはその上に絶縁膜を介して設けられた導体）に電気的に接続する第１の線分導体と接続しない第２の線分導体とを千鳥状に配置したテストパターンを作成しておき、このテストパターンに電子ビームを照射し、各線分導体から放出される２次電子量を検出し、第１および第２の線分導体のそれぞれで決まっている所定の基準値を超えるか下回る線分導体を検出し、高倍率ＳＥＭで観察を行って、ショート欠陥箇所を調べるようにしている。
【特許文献１】特開２００１−３０５１９４公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＥＭを利用した検査装置で自動的・直接的にマイクロスクラッチを検出する方法で欠陥数、欠陥箇所を特定するには、まず不良箇所を探し、チャージコントロールを行うなど、ＳＥＭ特有の画像調整を多く要し、多大な時間がかかる。
【０００６】
特許文献１に記載された検査方法では、幅、長さが同等な第１および第２の線分導体を縦横に規則正しく配置したテストパターンを用いているため、マイクロスクラッチ対策を講じるうえで重要な要素であり非常に特徴的でもある、（１）マイクロスクラッチ発生率の配線幅依存性を検出すること、および、（２）マイクロスクラッチ発生率の配線（配置）方向依存性を配線が走る方向ごとに分離してとらえることはできなかった。
【０００７】
マイクロスクラッチ発生率の配線幅依存性は次のようなことである。マイクロスクラッチは、上述したようにＣＭＰ工程でＣｕ膜を平坦化する際に、ＣＭＰ装置の研磨パッドの研磨屑やスラリー中の粗大化した砥粒によってＣｕ膜の表面がえぐられることで発生し、えぐり取られ押し伸ばされたＣｕ片が配線溝の外まではみ出して隣の配線と接触した場合にショートを引き起こす。その際に、図６（平面図）および図７（断面図）に示すように、半導体基板１上の絶縁膜２の表面に太さの異なる２種以上のＣｕ配線３、４がある場合、半導体基板１と相対的に矢印Ａの方向に動く研磨パッドによってＣｕ配線３、４からえぐり取られ押し伸ばされるＣｕ片５の量は、Ｃｕ配線３、４の太さに依存する。この配線幅依存性というパラメーターはマイクロスクラッチ対策を進める上で重要な要素である。
【０００８】
マイクロスクラッチ発生率の配線方向依存性は、ＣＭＰ装置の装置ごとに仕上がりにバラツキがあることに関するもので、同一処理を行う場合でも、たとえば図８に示すように複数個配列されたＣｕパターン６に、Ａ装置では縦方向のマイクロスクラッチ７が発生し、Ｂ装置では横方向のマイクロスクラッチ８が発生するというような特徴のことをいう。このパラメーターもマイクロスクラッチ対策を進める上で重要な要素である。
【０００９】
本発明は、ショート欠陥を容易に速やかに検出することができ、ショート欠陥の原因となるマイクロスクラッチ対策にも有用な半導体装置およびその欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明の半導体装置は、基板上の最上層の絶縁膜の上に、前記基板あるいは下層配線に対して電気的に接続された第１の線分導体パターンと電気的に接続されない第２の線分導体パターンとが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターンを有した構成としたことを特徴とする。
【００１１】
第１および第２の線分導体パターンは、銅からなり、それぞれの表面が最上層の絶縁膜と同一高さに平坦化されたデュアルダマシン構造を有していることを特徴とする。
第１および第２の線分導体パターンは互いに幅が異なるのが好ましい。またテストパターンは、第１および第２の線分導体パターンが一定方向に沿って配列された第１のパターン群と、第１および第２の線分導体パターンが前記第１のパターン群とは異なる一定方向に沿って配列された第２のパターン群とで構成されているのが好ましい。第１のパターン群の配列方向と第２のパターン群の配列方向とは直交する向きであるのが好ましい。
【００１２】
上記した半導体装置を欠陥検査する際には、半導体装置上を荷電ビームで走査し、それにより放出される二次電子を検出し、検出された二次電子量に応じたコントラストで表示されるテストパターンの画像を観察し、コントラスト異常が発生した第２の線分導体パターンの箇所をショート欠陥箇所と判定することを特徴とする。
【００１３】
複数に配されるテストパターンの単位寸法は、検査に用いるＳＥＭ式欠陥検査装置の最大比較幅に合わせて設定しておくのが好ましい。
【発明の効果】
【００１４】
本発明の半導体装置は、第１の線分導体パターンと第２の線分導体パターンとがショートした場合、ＳＥＭ式欠陥検査で検出される２次電子量分布に異常が生じるので、つまり本来は孤立していて２次電子量が少なく黒く表示される第２の線分導体パターンの２次電子量が増大し、第１の線分導体パターンとのコントラストが小さくなるというコントラスト異常が発生するので、このようなコントラスト異常が発生した第２の線分導体パターンの箇所をショート欠陥箇所と判定することができる。
【００１５】
ショート欠陥を発生させるマイクロスクラッチ（それによる微小な導体片）は第２の線分導体パターンという大きなパターンのコントラスト異常（変化）として検出されるので、欠陥検査装置の検査感度を低下させることが可能となり、電気的欠陥以外の欠陥を検出しない感度での欠陥検査が可能となる。たとえば第１および第２の線分導体パターンがデュアルダマシン構造を持つ場合のマイクロスクラッチを高感度に検出することが可能である。
【００１６】
第１および第２の線分導体パターンは、交互に並列に配列しながら、配線幅、配線方向を相違させておくことにより、マイクロスクラッチの発生に配線幅や配線方向が大きく関わっているなどの、ＣＭＰ装置、パターン依存性等の情報を得ることが可能となる。また複数に配するテストパターンの単位寸法をＳＥＭ式欠陥検査装置の最大比較幅に合わせておくことで、検査時間の短縮が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は本発明の一実施形態における半導体装置の構成を示し、（ａ）は平面図、（ｂ）は断面図、（ｃ）は一部拡大断面図である。
【００１８】
図１（ａ）（ｂ）に示すように、半導体装置は、半導体基板１１と、半導体基板１１上に設けられた絶縁膜１２と、絶縁膜１２に埋め込まれた線分導体パターン１３，１４と、線分導体パターン１４を半導体基板１１に接続した導体１５とを備えている。半導体基板１１に接続していない線分導体パターン１３（以下、孤立配線１３という）と、導体１５を介して半導体基板１１に接続した線分導体パターン１４（以下、導体配線１４という）とは、配線幅が異なり、交互に且つ並列に複数本ずつ、ここでは３本ずつ配列されている。これら複数本の孤立配線１３および導体配線１４はテストパターン１６を構成している。
【００１９】
この半導体装置の製造方法を、図１（ｃ）を参照しながら説明する。まず、例えばＰ型で比抵抗１１.０程度のＳｉ基板２５をアニール処理して熱酸化膜２６を例えば２０nm成長させ、一方の面の熱酸化膜２６上に減圧ＣＶＤ法によりＳｉＮ膜２７を例えば２００nm成長させ、さらに例えばＣＶＤ法によりＴＥＯＳ膜２８を３００nmを成膜する。この段階でＴＥＯＳ膜２８の平坦化処理を行い、その後にＣＶＤ法でＦＳＧ膜２９を例えば４００nm成膜する。
【００２０】
次に、図示を一部省略するが、反射防止膜を例えばＣＶＤ法で成長させ、ビア形成用マスク合わせを例えばＫＲＦ線ステッパーを使用して実施し、前記マスクを用いて反射防止膜、ＦＳＧ膜２９、ＴＥＯＳ膜２８をドライエッチして深い開口であるビアを形成する。次に、配線溝形成用マスク合わせを例えばＫＲＦ線ステッパーを使用して実施し、前記マスクを用いて反射防止膜、ＦＳＧ膜２９をドライエッチして、ビアに接続する配線溝と接続しない配線溝とを交互に形成する。その後に更に別のドライエッチ処理でビア底面のＳｉＮ膜２７、熱酸化膜２６をエッチングしてＳｉ基板２５を露出させる。
【００２１】
次に、スパッタ処理によりＴａ／ＴａＮのバリア膜３０、３１を例えば１０nm／２０nm形成し、さらにＣｕシード層３２を例えば１００nm成膜する。その後に電解メッキ法により例えばＣｕ膜３３を６００nm成膜してビア・配線溝を埋め込み、次いでアニール処理にてＣｕ膜３３の焼き締めを行う。最後に、ＣＭＰ法によってＣｕ膜３３、Ｃｕシード層３２、Ｔａ／ＴａＮのバリア膜３０、３１、ＦＳＧ膜２９を研磨する。
【００２２】
このようにしてＣｕ膜３３より形成されるのが、上記した孤立配線１３および導体配線１４である。Ｓｉ基板２５は上記の半導体基板１１に対応し、熱酸化膜２６〜ＦＳＧ膜２９は上記の絶縁膜１２に対応している。
【００２３】
なお孤立配線１３と導体配線１４とよりなるテストパターン１６は、半導体装置（個片分割前のウエハをも指すものとする）の一部領域にモニター専用に形成してもよいが、半導体装置の配線領域に敢えて孤立配線を配して形成してもよい。その場合には当然ながら、ビア底面のＳｉ基板２５に高濃度不純物拡散層を形成するなどしてもよい。また図２に示すように、導体配線１４を導体１５によって下層配線１５ａに接続させてもよいし、同じパターンで２層、３層と積層化することも可能である。
【００２４】
以上の構造を有する半導体装置について、ＣＭＰ工程で発生しうるマイクロスクラッチを認知するために、ＳＥＭ式欠陥検査装置を用いて欠陥検査を行う方法を説明する。
半導体装置を真空中におき、電子ビーム条件を例えば加速電圧８００Ｖ、引き出し電圧８１０Ｖに設定して、孤立配線１３および導体配線１４の上を走査し、それにより発生する二次電子量を検出器で検出し、画像として表示させる。検出器に入る２次電子量が多いほど画像は白くなり、少ないほど黒くなるので、二次電子量の差異はコントラスト差として表れる。
【００２５】
図３（ａ）はショート欠陥がないときの画像を示している。孤立配線１３は二次電子量が少ないため黒く表示され、導体配線１４は半導体基板１１とほぼ同一の電位であるため白く表示されている。
【００２６】
図３（ｂ）はショート欠陥があるときの画像を示している。一組の孤立配線１３と導体配線１４とが、その少なくとも一方に発生し配線溝外に出たマイクロスクラッチ（Ｃｕ片）１４ａを通じてショートした結果、孤立配線１３は、導体配線１４を通じて半導体基板１１とほぼ同一の電位となり、本来黒く表示されるはずのところが白に反転している。マイクロスクラッチ１４ａが数百ナノメートル程度であっても、ショートした孤立配線１３のサイズ、たとえば数十マイクロメートル程度の大きさのコントラスト反転が起こることになる。このコントラスト反転を捕らえて直ちに、ショート欠陥、マイクロスクラッチの発生を認識できる。
【００２７】
このようにマイクロスクラッチ（微小な導体片）が孤立配線１３の大きなコントラスト変化として観察されるので、従来の高感度欠陥検査方法、すなわちマイクロスクラッチ像を直接検出するＳＥＭ像による欠陥検査方法を用いる必要はない。この本発明方法によれば、ＳＥＭ式欠陥検査装置に設定する画像のピクセルサイズを例えば０.３μｍと大きくすることにより（これがほぼ最大値である）、検査感度を下げること、つまり欠陥検出のしきい値を高くすることが可能となり、電気的欠陥以外の欠陥を検出しない感度で欠陥検査して、マイクロスクラッチを高感度に検出することが可能である。画像のピクセルサイズを大きくすることによってはさらに、像のスキャンを速めることが可能になり、半導体装置、さらにはウエハ全面に対する検査時間を短縮することが可能になる。
【００２８】
さらに、ここで説明した半導体装置では、孤立配線１３と導体配線１４とで配線幅を相違させているので、マイクロスクラッチの配線幅依存性を確認することができ、マイクロスクラッチ発生率を配線幅で分離できる。これにより、設備管理に用いるパターンのないモニターや実製品に比べ、高感度に精度の高い設備管理が可能となる。
【００２９】
図４に示すように、図１を用いて説明したテストパターン１６を上下左右に２個ずつ、隣り合うテストパターン１６の配線方向が互いに直交する向きに配列して、テストパターンブロック１７とし、このテストパターンブロック１７を１ユニットとして所定の間隙をあけて上下左右に格子状に配列してもよい。このように配列したテストパターン１６によれば、上述したのと同様にしてショート欠陥、マイクロスクラッチの発生を認識できるほか、マイクロスクラッチの配線幅依存性および配線方向依存性を確認することができる。
テストパターンブロック１７の単位寸法Ｌ１は、たとえばウエハに形成した複数の半導体装置のそれぞれの寸法に合わせてもよいし、検査時間の短縮のためにＳＥＭ式欠陥検査装置のセル比較検査(Array Mode 検査)でのセル幅の最大値に合わせてもよい。
【００３０】
このように配列したテストパターンブロック１７において、導体配線１４を孤立配線１３の５倍の配線幅として形成しておき、上述したのと同様にして検査したところ、ショート欠陥、マイクロスクラッチの発生数は、広幅の導体配線１４群が狭幅の孤立配線１３群の３倍以上にもなる傾向があることが定量的に認められた。この結果は、先に図７を用いて説明したように、粗大粒子によって配線幅に応じた量の銅材料が削られるため、広幅の導体配線１４はそれだけ多量の銅材料（銅片）が削り取られて、絶縁膜上に長く乗り上げ、隣りの孤立配線１３（配線幅に関わらない）との間がショートしやすくなることを示すものである。なおショート発生箇所は、欠陥観察用ＳＥＭで直上と右斜め像と左斜め像との３種類のイメージを取得することにより、凹凸情報が得られ、凹んでいる配線がショートを引き起こす核となっていることが区別できる。
【００３１】
図５に示すように、孤立配線１３と導体配線１４とを同一の配線幅とし（識別を容易にするために色分けして示している）、配線１３，１４を上下方向（Ｙ方向）に延びる向きとして交互に並列に配置した第１の配線群と、配線１３，１４を前記第１の配線群の配線方向と直交する横方向（Ｘ方向）に延びる向きとして交互に並列に配置した第２の配線群とを設けてテストパターン１８としてもよい。そして、このテストパターン１８を２個ずつ、隣り合う配線群の配線方向が互いに直交する向きに配列して、テストパターンブロック１９とし、このテストパターンブロック１９を１ユニットとして所定の間隙をあけて上下左右に格子状に配列してもよい。
【００３２】
このように配列したテストパターンブロック１９について、上述したのと同様にして検査したところ、マイクロスクラッチは、孤立配線１３，導体配線１４のそれぞれについて、特定方向、すなわちテストパターンブロック１９のＹ方向に多めに発生するなどの特徴があることが認められた。この結果は、ＣＭＰ研磨では基板と研磨パッドを相対的にランダムな方向に移動させて研磨していることから、マイクロスクラッチの走向には特定の方向性が無いものと予想されたのに反していた。これは、マイクロスクラッチ発生には各設備固有の方向性があることを示すもので、ＣＭＰ平坦化設備の管理、対策の実施に有効に使用できる。
【００３３】
なおＳＥＭ式欠陥検査装置では、テストパターン１６，１８、より大きなテストパターンであるテストパターンブロック１７，１９を検査するときには、互いに隣接するピクセルのコントラストを比較していく。その際に、既述したようにショート欠陥の原因となったマイクロスクラッチに比べればサイズの大きい孤立配線１３全体のコントラスト変化をとらえるので、ピクセルサイズを大きくしても検出できる。
【００３４】
このことにより、ウエハ全面での画像取得回数、比較回数などが大幅に減少し、検査速度は、たとえば２００mmウエハについてＳＥＭ式欠陥検査装置で高感度にマイクロスクラッチを検出できる条件の検査の約２００倍程度と非常に高速化することが可能になる。したがって、たとえばウエハ全面がテストパターンであるというような大規模なモニターを作成して欠陥検査を行うことにより、ウエハ面内でのマイクロスクラッチの発生分布について、各設備ごとに特有な偏り、例えばウエハ右に発生しやすいなどの偏りがあることなども容易に確認できるようになり、生産装置、製品レイアウトの検討に生かすことが可能になる。
【産業上の利用可能性】
【００３５】
本発明の半導体装置および欠陥検査方法は、デュアルダマシン構造のＣｕ配線を作成する過程で発生しうるマイクロスクラッチを高速に検出することを可能にするものであり、歩留り向上などの取り組みにおいて、生産装置や製品レイアウトを検討するためにも有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態における半導体装置の構成図
【図２】図１の半導体装置の変形例の構成図
【図３】図１あるいは図２の半導体装置に形成されたテストパターン部分の画像の模式図
【図４】テストパターンのレイアウト図
【図５】テストパターンの他のレイアウト図
【図６】半導体装置に発生するマイクロスクラッチを示す模式図
【図７】半導体装置に発生するマイクロスクラッチの傾向を示す模式図
【図８】半導体装置に発生するマイクロスクラッチの他の傾向を示す模式図
【符号の説明】
【００３７】
11 半導体基板
12 絶縁膜
13 第１の線分導体パターン
14 第２の線分導体パターン
14a マイクロスクラッチ
16 テストパターン
17 テストパターン
【技術分野】
【０００１】
本発明は、半導体装置およびその欠陥検査方法に関し、特に化学機械研磨（ＣＭＰ）工程、たとえばＣｕ配線を形成するデュアルダマシンプロセスで発生するマイクロスクラッチなどの欠陥を検出する技術に関するものである。
【背景技術】
【０００２】
半導体集積回路の配線の微細化に伴って、電流密度増大による配線信頼性の低下や上下配線層間の接続不良等が起こりやすくなっていた。それに対処するために、配線構造の積層化やＣｕなどの新素材が採用され、さらに配線層間を接続するビアと配線溝とを同時にＣｕのような金属膜で埋め込むデュアルダマシン構造が採用されている。またＣｕ配線を形成する過程の最終段階でメッキにより成膜したＣｕ膜をＣＭＰ技術で平坦化する処理法が採用されている。しかしＣｕ膜のＣＭＰ工程で膜表面がえぐられるマイクロスクラッチが発生することがあり、えぐり取られた微小なＣｕ片は２つ以上の配線に跨がって配線間ショートを起こすなど、デバイス特性に影響を与え、歩留り低下を引き起こす原因となっている。
【０００３】
ＣＭＰ工程後における光学式欠陥検査装置を用いた欠陥検査では、リソグラフィー工程に起因するパターン欠陥や各工程で発生した異物などは検出可能であるが、マイクロスクラッチは非常に検出しにくい。つまり光学式欠陥検査装置によってはＣｕ膜のグレインや層間絶縁膜の色むら等が多く検出されてしまい、マイクロスクラッチのみを抽出することは困難である。
【０００４】
近年では、より高感度なＳＥＭ（走査型電子顕微鏡）を利用した検査装置が用いられており、同検査装置で自動的に直接にマイクロスクラッチを観察して検出する方法があるほか、たとえば特許文献１に、検査対象の半導体集積回路装置（以下、単に半導体装置という）に予めテストパターンを作成しておく方法が提案されている。この検査方法では、半導体装置の基板（あるいはその上に絶縁膜を介して設けられた導体）に電気的に接続する第１の線分導体と接続しない第２の線分導体とを千鳥状に配置したテストパターンを作成しておき、このテストパターンに電子ビームを照射し、各線分導体から放出される２次電子量を検出し、第１および第２の線分導体のそれぞれで決まっている所定の基準値を超えるか下回る線分導体を検出し、高倍率ＳＥＭで観察を行って、ショート欠陥箇所を調べるようにしている。
【特許文献１】特開２００１−３０５１９４公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＥＭを利用した検査装置で自動的・直接的にマイクロスクラッチを検出する方法で欠陥数、欠陥箇所を特定するには、まず不良箇所を探し、チャージコントロールを行うなど、ＳＥＭ特有の画像調整を多く要し、多大な時間がかかる。
【０００６】
特許文献１に記載された検査方法では、幅、長さが同等な第１および第２の線分導体を縦横に規則正しく配置したテストパターンを用いているため、マイクロスクラッチ対策を講じるうえで重要な要素であり非常に特徴的でもある、（１）マイクロスクラッチ発生率の配線幅依存性を検出すること、および、（２）マイクロスクラッチ発生率の配線（配置）方向依存性を配線が走る方向ごとに分離してとらえることはできなかった。
【０００７】
マイクロスクラッチ発生率の配線幅依存性は次のようなことである。マイクロスクラッチは、上述したようにＣＭＰ工程でＣｕ膜を平坦化する際に、ＣＭＰ装置の研磨パッドの研磨屑やスラリー中の粗大化した砥粒によってＣｕ膜の表面がえぐられることで発生し、えぐり取られ押し伸ばされたＣｕ片が配線溝の外まではみ出して隣の配線と接触した場合にショートを引き起こす。その際に、図６（平面図）および図７（断面図）に示すように、半導体基板１上の絶縁膜２の表面に太さの異なる２種以上のＣｕ配線３、４がある場合、半導体基板１と相対的に矢印Ａの方向に動く研磨パッドによってＣｕ配線３、４からえぐり取られ押し伸ばされるＣｕ片５の量は、Ｃｕ配線３、４の太さに依存する。この配線幅依存性というパラメーターはマイクロスクラッチ対策を進める上で重要な要素である。
【０００８】
マイクロスクラッチ発生率の配線方向依存性は、ＣＭＰ装置の装置ごとに仕上がりにバラツキがあることに関するもので、同一処理を行う場合でも、たとえば図８に示すように複数個配列されたＣｕパターン６に、Ａ装置では縦方向のマイクロスクラッチ７が発生し、Ｂ装置では横方向のマイクロスクラッチ８が発生するというような特徴のことをいう。このパラメーターもマイクロスクラッチ対策を進める上で重要な要素である。
【０００９】
本発明は、ショート欠陥を容易に速やかに検出することができ、ショート欠陥の原因となるマイクロスクラッチ対策にも有用な半導体装置およびその欠陥検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明の半導体装置は、基板上の最上層の絶縁膜の上に、前記基板あるいは下層配線に対して電気的に接続された第１の線分導体パターンと電気的に接続されない第２の線分導体パターンとが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターンを有した構成としたことを特徴とする。
【００１１】
第１および第２の線分導体パターンは、銅からなり、それぞれの表面が最上層の絶縁膜と同一高さに平坦化されたデュアルダマシン構造を有していることを特徴とする。
第１および第２の線分導体パターンは互いに幅が異なるのが好ましい。またテストパターンは、第１および第２の線分導体パターンが一定方向に沿って配列された第１のパターン群と、第１および第２の線分導体パターンが前記第１のパターン群とは異なる一定方向に沿って配列された第２のパターン群とで構成されているのが好ましい。第１のパターン群の配列方向と第２のパターン群の配列方向とは直交する向きであるのが好ましい。
【００１２】
上記した半導体装置を欠陥検査する際には、半導体装置上を荷電ビームで走査し、それにより放出される二次電子を検出し、検出された二次電子量に応じたコントラストで表示されるテストパターンの画像を観察し、コントラスト異常が発生した第２の線分導体パターンの箇所をショート欠陥箇所と判定することを特徴とする。
【００１３】
複数に配されるテストパターンの単位寸法は、検査に用いるＳＥＭ式欠陥検査装置の最大比較幅に合わせて設定しておくのが好ましい。
【発明の効果】
【００１４】
本発明の半導体装置は、第１の線分導体パターンと第２の線分導体パターンとがショートした場合、ＳＥＭ式欠陥検査で検出される２次電子量分布に異常が生じるので、つまり本来は孤立していて２次電子量が少なく黒く表示される第２の線分導体パターンの２次電子量が増大し、第１の線分導体パターンとのコントラストが小さくなるというコントラスト異常が発生するので、このようなコントラスト異常が発生した第２の線分導体パターンの箇所をショート欠陥箇所と判定することができる。
【００１５】
ショート欠陥を発生させるマイクロスクラッチ（それによる微小な導体片）は第２の線分導体パターンという大きなパターンのコントラスト異常（変化）として検出されるので、欠陥検査装置の検査感度を低下させることが可能となり、電気的欠陥以外の欠陥を検出しない感度での欠陥検査が可能となる。たとえば第１および第２の線分導体パターンがデュアルダマシン構造を持つ場合のマイクロスクラッチを高感度に検出することが可能である。
【００１６】
第１および第２の線分導体パターンは、交互に並列に配列しながら、配線幅、配線方向を相違させておくことにより、マイクロスクラッチの発生に配線幅や配線方向が大きく関わっているなどの、ＣＭＰ装置、パターン依存性等の情報を得ることが可能となる。また複数に配するテストパターンの単位寸法をＳＥＭ式欠陥検査装置の最大比較幅に合わせておくことで、検査時間の短縮が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は本発明の一実施形態における半導体装置の構成を示し、（ａ）は平面図、（ｂ）は断面図、（ｃ）は一部拡大断面図である。
【００１８】
図１（ａ）（ｂ）に示すように、半導体装置は、半導体基板１１と、半導体基板１１上に設けられた絶縁膜１２と、絶縁膜１２に埋め込まれた線分導体パターン１３，１４と、線分導体パターン１４を半導体基板１１に接続した導体１５とを備えている。半導体基板１１に接続していない線分導体パターン１３（以下、孤立配線１３という）と、導体１５を介して半導体基板１１に接続した線分導体パターン１４（以下、導体配線１４という）とは、配線幅が異なり、交互に且つ並列に複数本ずつ、ここでは３本ずつ配列されている。これら複数本の孤立配線１３および導体配線１４はテストパターン１６を構成している。
【００１９】
この半導体装置の製造方法を、図１（ｃ）を参照しながら説明する。まず、例えばＰ型で比抵抗１１.０程度のＳｉ基板２５をアニール処理して熱酸化膜２６を例えば２０nm成長させ、一方の面の熱酸化膜２６上に減圧ＣＶＤ法によりＳｉＮ膜２７を例えば２００nm成長させ、さらに例えばＣＶＤ法によりＴＥＯＳ膜２８を３００nmを成膜する。この段階でＴＥＯＳ膜２８の平坦化処理を行い、その後にＣＶＤ法でＦＳＧ膜２９を例えば４００nm成膜する。
【００２０】
次に、図示を一部省略するが、反射防止膜を例えばＣＶＤ法で成長させ、ビア形成用マスク合わせを例えばＫＲＦ線ステッパーを使用して実施し、前記マスクを用いて反射防止膜、ＦＳＧ膜２９、ＴＥＯＳ膜２８をドライエッチして深い開口であるビアを形成する。次に、配線溝形成用マスク合わせを例えばＫＲＦ線ステッパーを使用して実施し、前記マスクを用いて反射防止膜、ＦＳＧ膜２９をドライエッチして、ビアに接続する配線溝と接続しない配線溝とを交互に形成する。その後に更に別のドライエッチ処理でビア底面のＳｉＮ膜２７、熱酸化膜２６をエッチングしてＳｉ基板２５を露出させる。
【００２１】
次に、スパッタ処理によりＴａ／ＴａＮのバリア膜３０、３１を例えば１０nm／２０nm形成し、さらにＣｕシード層３２を例えば１００nm成膜する。その後に電解メッキ法により例えばＣｕ膜３３を６００nm成膜してビア・配線溝を埋め込み、次いでアニール処理にてＣｕ膜３３の焼き締めを行う。最後に、ＣＭＰ法によってＣｕ膜３３、Ｃｕシード層３２、Ｔａ／ＴａＮのバリア膜３０、３１、ＦＳＧ膜２９を研磨する。
【００２２】
このようにしてＣｕ膜３３より形成されるのが、上記した孤立配線１３および導体配線１４である。Ｓｉ基板２５は上記の半導体基板１１に対応し、熱酸化膜２６〜ＦＳＧ膜２９は上記の絶縁膜１２に対応している。
【００２３】
なお孤立配線１３と導体配線１４とよりなるテストパターン１６は、半導体装置（個片分割前のウエハをも指すものとする）の一部領域にモニター専用に形成してもよいが、半導体装置の配線領域に敢えて孤立配線を配して形成してもよい。その場合には当然ながら、ビア底面のＳｉ基板２５に高濃度不純物拡散層を形成するなどしてもよい。また図２に示すように、導体配線１４を導体１５によって下層配線１５ａに接続させてもよいし、同じパターンで２層、３層と積層化することも可能である。
【００２４】
以上の構造を有する半導体装置について、ＣＭＰ工程で発生しうるマイクロスクラッチを認知するために、ＳＥＭ式欠陥検査装置を用いて欠陥検査を行う方法を説明する。
半導体装置を真空中におき、電子ビーム条件を例えば加速電圧８００Ｖ、引き出し電圧８１０Ｖに設定して、孤立配線１３および導体配線１４の上を走査し、それにより発生する二次電子量を検出器で検出し、画像として表示させる。検出器に入る２次電子量が多いほど画像は白くなり、少ないほど黒くなるので、二次電子量の差異はコントラスト差として表れる。
【００２５】
図３（ａ）はショート欠陥がないときの画像を示している。孤立配線１３は二次電子量が少ないため黒く表示され、導体配線１４は半導体基板１１とほぼ同一の電位であるため白く表示されている。
【００２６】
図３（ｂ）はショート欠陥があるときの画像を示している。一組の孤立配線１３と導体配線１４とが、その少なくとも一方に発生し配線溝外に出たマイクロスクラッチ（Ｃｕ片）１４ａを通じてショートした結果、孤立配線１３は、導体配線１４を通じて半導体基板１１とほぼ同一の電位となり、本来黒く表示されるはずのところが白に反転している。マイクロスクラッチ１４ａが数百ナノメートル程度であっても、ショートした孤立配線１３のサイズ、たとえば数十マイクロメートル程度の大きさのコントラスト反転が起こることになる。このコントラスト反転を捕らえて直ちに、ショート欠陥、マイクロスクラッチの発生を認識できる。
【００２７】
このようにマイクロスクラッチ（微小な導体片）が孤立配線１３の大きなコントラスト変化として観察されるので、従来の高感度欠陥検査方法、すなわちマイクロスクラッチ像を直接検出するＳＥＭ像による欠陥検査方法を用いる必要はない。この本発明方法によれば、ＳＥＭ式欠陥検査装置に設定する画像のピクセルサイズを例えば０.３μｍと大きくすることにより（これがほぼ最大値である）、検査感度を下げること、つまり欠陥検出のしきい値を高くすることが可能となり、電気的欠陥以外の欠陥を検出しない感度で欠陥検査して、マイクロスクラッチを高感度に検出することが可能である。画像のピクセルサイズを大きくすることによってはさらに、像のスキャンを速めることが可能になり、半導体装置、さらにはウエハ全面に対する検査時間を短縮することが可能になる。
【００２８】
さらに、ここで説明した半導体装置では、孤立配線１３と導体配線１４とで配線幅を相違させているので、マイクロスクラッチの配線幅依存性を確認することができ、マイクロスクラッチ発生率を配線幅で分離できる。これにより、設備管理に用いるパターンのないモニターや実製品に比べ、高感度に精度の高い設備管理が可能となる。
【００２９】
図４に示すように、図１を用いて説明したテストパターン１６を上下左右に２個ずつ、隣り合うテストパターン１６の配線方向が互いに直交する向きに配列して、テストパターンブロック１７とし、このテストパターンブロック１７を１ユニットとして所定の間隙をあけて上下左右に格子状に配列してもよい。このように配列したテストパターン１６によれば、上述したのと同様にしてショート欠陥、マイクロスクラッチの発生を認識できるほか、マイクロスクラッチの配線幅依存性および配線方向依存性を確認することができる。
テストパターンブロック１７の単位寸法Ｌ１は、たとえばウエハに形成した複数の半導体装置のそれぞれの寸法に合わせてもよいし、検査時間の短縮のためにＳＥＭ式欠陥検査装置のセル比較検査(Array Mode 検査)でのセル幅の最大値に合わせてもよい。
【００３０】
このように配列したテストパターンブロック１７において、導体配線１４を孤立配線１３の５倍の配線幅として形成しておき、上述したのと同様にして検査したところ、ショート欠陥、マイクロスクラッチの発生数は、広幅の導体配線１４群が狭幅の孤立配線１３群の３倍以上にもなる傾向があることが定量的に認められた。この結果は、先に図７を用いて説明したように、粗大粒子によって配線幅に応じた量の銅材料が削られるため、広幅の導体配線１４はそれだけ多量の銅材料（銅片）が削り取られて、絶縁膜上に長く乗り上げ、隣りの孤立配線１３（配線幅に関わらない）との間がショートしやすくなることを示すものである。なおショート発生箇所は、欠陥観察用ＳＥＭで直上と右斜め像と左斜め像との３種類のイメージを取得することにより、凹凸情報が得られ、凹んでいる配線がショートを引き起こす核となっていることが区別できる。
【００３１】
図５に示すように、孤立配線１３と導体配線１４とを同一の配線幅とし（識別を容易にするために色分けして示している）、配線１３，１４を上下方向（Ｙ方向）に延びる向きとして交互に並列に配置した第１の配線群と、配線１３，１４を前記第１の配線群の配線方向と直交する横方向（Ｘ方向）に延びる向きとして交互に並列に配置した第２の配線群とを設けてテストパターン１８としてもよい。そして、このテストパターン１８を２個ずつ、隣り合う配線群の配線方向が互いに直交する向きに配列して、テストパターンブロック１９とし、このテストパターンブロック１９を１ユニットとして所定の間隙をあけて上下左右に格子状に配列してもよい。
【００３２】
このように配列したテストパターンブロック１９について、上述したのと同様にして検査したところ、マイクロスクラッチは、孤立配線１３，導体配線１４のそれぞれについて、特定方向、すなわちテストパターンブロック１９のＹ方向に多めに発生するなどの特徴があることが認められた。この結果は、ＣＭＰ研磨では基板と研磨パッドを相対的にランダムな方向に移動させて研磨していることから、マイクロスクラッチの走向には特定の方向性が無いものと予想されたのに反していた。これは、マイクロスクラッチ発生には各設備固有の方向性があることを示すもので、ＣＭＰ平坦化設備の管理、対策の実施に有効に使用できる。
【００３３】
なおＳＥＭ式欠陥検査装置では、テストパターン１６，１８、より大きなテストパターンであるテストパターンブロック１７，１９を検査するときには、互いに隣接するピクセルのコントラストを比較していく。その際に、既述したようにショート欠陥の原因となったマイクロスクラッチに比べればサイズの大きい孤立配線１３全体のコントラスト変化をとらえるので、ピクセルサイズを大きくしても検出できる。
【００３４】
このことにより、ウエハ全面での画像取得回数、比較回数などが大幅に減少し、検査速度は、たとえば２００mmウエハについてＳＥＭ式欠陥検査装置で高感度にマイクロスクラッチを検出できる条件の検査の約２００倍程度と非常に高速化することが可能になる。したがって、たとえばウエハ全面がテストパターンであるというような大規模なモニターを作成して欠陥検査を行うことにより、ウエハ面内でのマイクロスクラッチの発生分布について、各設備ごとに特有な偏り、例えばウエハ右に発生しやすいなどの偏りがあることなども容易に確認できるようになり、生産装置、製品レイアウトの検討に生かすことが可能になる。
【産業上の利用可能性】
【００３５】
本発明の半導体装置および欠陥検査方法は、デュアルダマシン構造のＣｕ配線を作成する過程で発生しうるマイクロスクラッチを高速に検出することを可能にするものであり、歩留り向上などの取り組みにおいて、生産装置や製品レイアウトを検討するためにも有用である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態における半導体装置の構成図
【図２】図１の半導体装置の変形例の構成図
【図３】図１あるいは図２の半導体装置に形成されたテストパターン部分の画像の模式図
【図４】テストパターンのレイアウト図
【図５】テストパターンの他のレイアウト図
【図６】半導体装置に発生するマイクロスクラッチを示す模式図
【図７】半導体装置に発生するマイクロスクラッチの傾向を示す模式図
【図８】半導体装置に発生するマイクロスクラッチの他の傾向を示す模式図
【符号の説明】
【００３７】
11 半導体基板
12 絶縁膜
13 第１の線分導体パターン
14 第２の線分導体パターン
14a マイクロスクラッチ
16 テストパターン
17 テストパターン
【特許請求の範囲】
【請求項１】
基板上の最上層の絶縁膜の上に、前記基板あるいは下層配線に対して電気的に接続された第１の線分導体パターンと電気的に接続されない第２の線分導体パターンとが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターンを有した半導体装置。
【請求項２】
第１および第２の線分導体パターンは、銅からなり、それぞれの表面が最上層の絶縁膜と同一高さに平坦化されたデュアルダマシン構造を有している請求項１記載の半導体装置。
【請求項３】
第１および第２の線分導体パターンは互いに幅が異なる請求項１記載の半導体装置。
【請求項４】
テストパターンは、第１および第２の線分導体パターンが一定方向に沿って配列された第１のパターン群と、第１および第２の線分導体パターンが前記第１のパターン群とは異なる一定方向に沿って配列された第２のパターン群とで構成されている請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
第１のパターン群の配列方向と第２のパターン群の配列方向とは直交する向きである請求項３記載の半導体装置。
【請求項６】
請求項１記載の半導体装置を検査する際に、半導体装置上を荷電ビームで走査し、それにより放出される二次電子を検出し、検出された二次電子量に応じたコントラストで表示されるテストパターンの画像を観察し、コントラスト異常が発生した第２の線分導体パターンの箇所をショート欠陥箇所と判定する半導体装置の欠陥検査方法。
【請求項７】
複数に配されるテストパターンの単位寸法は、検査に用いるＳＥＭ式欠陥検査装置の最大比較幅に合わせて設定しておく請求項６記載の半導体装置の欠陥検査方法。
【請求項１】
基板上の最上層の絶縁膜の上に、前記基板あるいは下層配線に対して電気的に接続された第１の線分導体パターンと電気的に接続されない第２の線分導体パターンとが交互に並列に配列されてなる、荷電ビームによる画像上で検査されるテストパターンを有した半導体装置。
【請求項２】
第１および第２の線分導体パターンは、銅からなり、それぞれの表面が最上層の絶縁膜と同一高さに平坦化されたデュアルダマシン構造を有している請求項１記載の半導体装置。
【請求項３】
第１および第２の線分導体パターンは互いに幅が異なる請求項１記載の半導体装置。
【請求項４】
テストパターンは、第１および第２の線分導体パターンが一定方向に沿って配列された第１のパターン群と、第１および第２の線分導体パターンが前記第１のパターン群とは異なる一定方向に沿って配列された第２のパターン群とで構成されている請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
第１のパターン群の配列方向と第２のパターン群の配列方向とは直交する向きである請求項３記載の半導体装置。
【請求項６】
請求項１記載の半導体装置を検査する際に、半導体装置上を荷電ビームで走査し、それにより放出される二次電子を検出し、検出された二次電子量に応じたコントラストで表示されるテストパターンの画像を観察し、コントラスト異常が発生した第２の線分導体パターンの箇所をショート欠陥箇所と判定する半導体装置の欠陥検査方法。
【請求項７】
複数に配されるテストパターンの単位寸法は、検査に用いるＳＥＭ式欠陥検査装置の最大比較幅に合わせて設定しておく請求項６記載の半導体装置の欠陥検査方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−６７２４７（Ｐ２００７−６７２４７Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−２５２９３０（Ｐ２００５−２５２９３０）
【出願日】平成１７年９月１日（２００５．９．１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年９月１日（２００５．９．１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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