半導体装置の製造方法
【目的】キャップ成膜時に起因するlow−k膜の絶縁性劣化を低減する半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程(S104)と、前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程(S106)と、前記キャップ膜を形成した後に、前記キャップ膜を介して前記前記キャップ膜の下層のシリル化処理を行なう工程(S108)と、前記シリル化処理の後、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程(S114)と、前記開口部に導電性材料を堆積させる工程(S124)と、を備えたことを特徴とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程(S104)と、前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程(S106)と、前記キャップ膜を形成した後に、前記キャップ膜を介して前記前記キャップ膜の下層のシリル化処理を行なう工程(S108)と、前記シリル化処理の後、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程(S114)と、前記開口部に導電性材料を堆積させる工程(S124)と、を備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。例えば、低誘電率材料の層間絶縁膜を用いた半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体集積回路(LSI)の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はLSIの高速性能化を達成するために、配線材料を従来のアルミ(Al)合金から低抵抗の銅(Cu)或いはCu合金(以下、まとめてCuと称する。)に代える動きが進んでいる。Cuは、Al合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にCu膜を堆積し、溝内に埋め込まれた部分以外のCu膜を化学機械研磨(CMP)により除去して埋め込み配線を形成する、いわゆるダマシン(damascene)法が主に採用されている。さらに、多層Cu配線を形成する場合は、下層配線上に絶縁膜を堆積し、所定のヴィアホール(孔)を形成して、プラグ材料となるCuを埋め込み、さらに、上層の配線へとつなげていくことになる。また、通常、Cuの拡散を防止するため層間絶縁膜とCu膜との間にはタンタル(Ta)等のバリアメタル膜が形成される。
【0003】
そして、層間絶縁膜には、比誘電率の低い低誘電率材料膜(low−k膜)を用いることが検討されている。将来の高密度化、配線寸法の微細化に向けて、low−k膜の比誘電率kはより低減させることが要求されている。ITRS2006(International Technology Roadmap For Semiconductors 2006)によると、45nmノードでは比誘電率kが2.8以下のlow−k膜が導入される見込みとなっている。すなわち、比誘電率kが、約4.2のシリコン酸化膜(SiO2)膜から比誘電率kが2.8以下のlow−k膜を用いることにより、配線間の寄生容量を低減することが試みられている。かかる低誘電率化のために絶縁膜中に微細な空孔を導入する方法(ポーラス化)がとられている。例えば、low−k膜として、ポーラス化したSiOCH膜(p−SiOCH膜)が用いられる。
【0004】
そして、通常、ダマシン法を用いるLSI金属配線構造においては、low−k膜の上に例えばSiO2膜を主体とする緻密なキャップ膜層を積層する。これは、反応性イオンエッチング(RIE)法やCMP法を用いて絶縁膜を加工する際に密度が低く強度に乏しいlow−k膜を直接加工することが困難であるためである。そのため、緻密なキャップ膜層で上面を覆った状態でlow−k膜の加工が行われる場合が多い。
【0005】
しかしながら、キャップ膜層をプラズマCVD(化学気相成長)法を用いて形成する際に、low−k膜は表面から変質し、ダメージを受ける。また、元々疎水性が高いlow−k膜上にSiO2膜を主体とするキャップ膜を形成するには密着性が不十分であるため、密着性を向上させるためにlow−k膜上にヘリウム(He)などのプラズマを照射することもある。これにより膜剥がれの問題の軽減ができるものの、かかるプラズマ照射によってもlow−k膜の表面層全面にダメージ層が導入されてしまう。ダメージの内容は、ポーラス膜の緻密化のほかに、メチル基(−CH3)の減少、ダングリング・ボンドの生成などが推察される。ダメージ層が導入されると親水性が高くなり、キャップ膜形成以降のプロセスにおいて吸湿しやすくなり、絶縁性が劣化し、その結果、リーク電流が増加してしまうといった問題があった。
【0006】
さらに、キャップ膜を形成する際に受けたダメージ層が存在する状態で、配線用のトレンチやヴィアホールをlow−k膜に形成すると、少なくとも開口部側壁の上部にかかるダメージ層が露出することになる。ダメージ層は、Si−O結合を主体とするため、エッチング後の洗浄工程で使用される例えば希フッ酸により開口部側壁に露出したダメージ層が浸食されてしまう。そのため、その後のプロセスで形成されるバリアメタル膜が、侵食された箇所に形成されず膜切れを起こしてしまうおそれがあった。バリアメタル膜が膜切れを起こすと、そこからバリアメタル膜上に形成されるCuが絶縁膜中へと拡散してしまいCuに対するバリア性の劣化につながる。その結果、さらに絶縁性が劣化してしまう、或いは配線間でショートを引き起こしてしまうことになりかねない。
【0007】
ここで、low−k膜にヴィアホールを形成する際のエッチングにより受けた開口部内面のダメージを回復させるために、エッチングによりヴィアホールを形成した後に、開口部内をシリル化処理することが文献に開示されている(例えば、特許文献1参照)。しかしながら、ヴィアホールを形成した後に、開口部内をシリル化処理するかかる文献の技術では、上述したダメージ層の浸食を防ぐことが困難であり、バリアメタル膜の膜切れを回避できない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2006−49798号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の一態様は、上述したような従来の問題点を克服し、キャップ成膜時に起因するlow−k膜の絶縁性劣化を低減する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程と、前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程と、前記キャップ膜を形成した後、前記キャップ膜を介して前記キャップ膜の下層のシリル化処理を行なう工程と、前記シリル化処理の後に、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程と、前記開口部に導電性材料を堆積させる工程と、を備えたことを特徴とする。
【発明の効果】
【0011】
本発明によれば、キャップ膜の成膜時に起因するダメージ層を修復できる。その結果、low−k膜の絶縁性劣化を低減できる。また、開口部内壁の侵食を抑制できる。その結果、導電性材料に対するバリア性に優れた信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【0012】
【図1】実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。
【図2】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図3】実施の形態1におけるシリル化処理装置の構成を示す概念図である。
【図4】実施の形態1におけるシリル化処理の反応を説明するための図である。
【図5】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図6】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図7】実施の形態1におけるシリル化処理をエッチング前に行なわない場合の状況を説明するための概念図である。
【図8】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図9】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図10】実施の形態2における処理システムの構成を示す概念図である。
【図11】実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。
【図12】図11のフローチャートに対応して実施される工程を表す工程断面図である。
【図13】図11のフローチャートに対応して実施される工程を表す工程断面図である。
【図14】実施の形態4における半導体装置の製造方法の要部を表すフローチャートである。
【図15】図14のフローチャートに対応して実施される工程を表す工程断面図である。
【発明を実施するための形態】
【0013】
実施の形態1.
以下、実施の形態1について、図面を用いて説明する。
図1は、実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。図1において、実施の形態1の半導体装置の製造方法では、エッチングストッパ膜形成工程(S102)と、p−low−k膜形成工程(S104)と、キャップ膜形成工程(S106)と、シリル化処理工程(S108)と、レジスト塗布工程(S110)と、リソグラフィ工程(S112)と、開口部形成工程(S114)と、レジスト除去工程(S116)と、洗浄工程(S118)と、バリアメタル膜形成工程(S120)と、シード膜形成工程(S122)と、めっき及びアニール工程(S124)と、研磨工程(S126)という一連の工程を実施する。
【0014】
図2は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図2では、図1のエッチングストッパ膜形成工程(S102)からシリル化処理工程(S108)までを示している。
【0015】
図2(a)において、エッチングストッパ膜形成工程(S102)として、基板200上に、化学気相成長(CVD)法によってエッチングストッパ膜210を例えば20〜40nmの膜厚で形成する。エッチングストッパ膜の材料として、例えば、多孔質ではない炭酸化シリコン(SiCO)を用いると好適である。このようなSiOCを主体とした絶縁膜は、テトラメチルシラン(4MS:Tetra−Methyl−Silane)等をプリカーサとして、マイクロ波によって励起したプラズマにより形成できる。その他、例えば、炭窒化シリコン(SiCN)、或いは、炭化シリコン(SiC)等が好適である。形成方法は、CVD法に限るものではなくその他の方法で成膜しても構わない。また、基板200として、例えば、直径300ミリのシリコンウェハを用いる。ここでは、コンタクトプラグ層やデバイス部分等の図示は省略している。そして、基板200上には、その他の金属配線またはヴィアプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
【0016】
図2(b)において、p−low−k膜形成工程(S104)として、エッチングストッパ膜210上に、多孔質の低誘電率絶縁材料を用いたlow−k膜(p−low−k膜)220を例えば100nmの厚さで形成する。low−k膜220を形成することで、比誘電率kが1.5〜2.8程度の絶縁膜を得ることができる。low−k膜220は、1層分の配線層の層間絶縁膜における主たる絶縁膜となる。ここでは、一例として、エッチングストッパ膜210を形成した同じCVD装置でプラズマCVD法を用いて比誘電率kが2.5未満の低誘電率絶縁材料となる多孔質のp−SiOCH膜を形成する。p−SiOCH膜は、例えば、4MSやトリメチルシラン(3MS:Tri−Methyl−Silane)をプリカーサとして、さらにポロジェンとして直鎖状のハイドロカーボン分子を含有させて成膜する。成膜時には基板を例えば300℃に加熱するとよい。その後、図示しない紫外光(UV)キュア装置でUVキュアを行う。ここでは、p−SiOCH膜が成膜された基板200を350℃に加熱しながらエキシマランプにて発生させたUV光を照射する。UVキュアによりポロジェンが除去されるともにO−Si−Oの骨格の形成を促進できる。これにより機械的強度を向上させながら低い比誘電率kの値のp−SiOCH膜を形成できる。low−k材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、ここでは空孔率30%で、比誘電率kが2.1〜2.2、ポア径が1.5〜2nmのp−SiOCH膜を形成する。
【0017】
形成方法は、CVD法に限るものではなく、例えば、溶液をスピンコートし熱処理して薄膜を形成するSOD(spin on dielectric coating)法を用いても好適である。SOD法で形成するlow−k膜220の材料としては、例えば、多孔質のメチルシルセスキオキサン(methyl silsesquioxane:MSQ)を用いることができる。また、MSQの他に、例えば、ポリメチルシロキサン、ポリシロキサン、ハイドロジェンシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるlow−k膜220の材料では、比誘電率が2.5未満の低誘電率を得ることができる。SOD法では、例えば、スピナーで成膜し、このウエハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。low−k材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【0018】
図2(c)において、キャップ膜形成工程(S106)として、low−k膜220上に、プラズマCVD法を用いて、ポロジェン成分を含有するSiOCを主体とした絶縁材料を用いてキャップ膜230を例えば50nmの厚さで形成する。ここでは、一例として、low−k膜220を形成した同じCVD装置によりプラズマCVD法を用いて比誘電率kが2.8未満の低誘電率絶縁材料となる多孔質のp−SiOCH膜を形成する。キャップ膜230用のp−SiOCH膜は、例えば、4MSや3MSをプリカーサとして、さらにポロジェンとして直鎖状のハイドロカーボン分子を含有させて成膜する。その後、キャップ膜230用のp−SiOCH膜が成膜された基板200を加熱しながら基板200上にUV光を照射する。UVキュアによりポロジェンが除去されるともにO−Si−Oの骨格の形成を促進させる。ここでは、キャップ膜230がlow−k膜220よりも炭素(C)量が多くなるように調整される。C量を多くすることでプラズマ耐性を向上させることができる。そして、例えば、ここでは空孔率2〜5%で、比誘電率kが2.7、ポア径が2〜3nmのp−SiOCH膜を形成する。low−k膜220よりも空孔率を下げることで、low−k膜220よりも機械的強度を向上させることができる。このようなプラズマ耐性及び機械的強度がlow−k膜220よりも向上したキャップ膜230をlow−k膜220上に形成することで、その後の加工の際にlow−k膜220を保護することができる。また、キャップ膜230は後述するCMPによる研磨工程において研磨のストッパ絶縁膜となる。また、ポア径については、後述するシリル化ガスのガス分子が膜内を通過可能なサイズであればよい。このように、キャップ膜230は、後述するシリル化ガスのガス分子が膜内を通過可能なサイズのポアが形成されたポーラス膜となる。また、キャップ膜230は、low−k膜220よりも比誘電率kが高くなるように形成するが、キャップ膜230自体がlow−k膜としても使用可能な程度の低密度の膜に形成すると好適である。
【0019】
以上のように、プラズマCVD法にてキャップ膜230を形成することで、図2(c)に示したように、low−k膜220表面、すなわち、low−k膜220におけるキャップ膜230との界面付近には、ダメージ層10が全面に形成されてしまう。これにより疎水性の高い膜が親水性側へと変化してしまう。そのため、上述したように以降のプロセスにおいて吸湿しやすくなりこのままでは絶縁性が劣化してしまう。そこで、実施の形態1では、かかる表面全面に形成されたダメージ層10を以下のようにまず修復する。
【0020】
図2(d)において、シリル化処理工程(S108)として、キャップ膜230が形成された後に、キャップ膜230を介してlow−k膜220にシリル化ガスを供給し、low−k膜220の表面部分をシリル化処理する。ダメージ層10を修復して、親水性から疎水性に変化させると共に、ダメージ層10が形成された部分を含むlow−k膜220全体のk値をlow−k膜220の成膜直後に近い値まで回復させることができる。以下、具体的に説明する。
【0021】
図3は、実施の形態1におけるシリル化処理装置の構成を示す概念図である。図3において、シリル化処理装置100は、キャップ膜230が表面に形成された基板300を収容するチャンバ102を備えている。そして、チャンバ102内には、ホットプレート104と、ガスの供給口となるシャワーヘッド106とが配置され、ホットプレート104上に基板300が載置されている。また、ホットプレート104内には、ヒータ108が埋設されており、このヒータ108によって、例えば、室温〜200℃の範囲で温度調節が可能となっている。また、シャワーヘッド106には、チャンバ102外から供給配管130が接続され、後述するシリル化ガスがチャンバ102内の基板300上に供給可能となっている。液状のシリル化剤が収納された供給源110から供給された液状のシリル化剤は、気化器112によって気化されて蒸気(シリル化ガス)となり、キャリアガスの供給源120から供給されたキャリアガスと共に供給配管130を通ってチャンバ102内に供給される。シリル化ガスの流量は、マスフローセンサー(MFC)114によって調整される。また、キャリアガスの流量は、マスフローセンサー(MFC)124によって調整される。シリル化ガスの供給ラインは、MFC114の下流側に配置されたバルブ116によって開閉可能に構成される。同様に、キャリアガスの供給ラインは、MFC124の下流側に配置されたバルブ126によって開閉可能に構成される。また、チャンバ102の排気口109には、真空ポンプ140が接続され、真空ポンプ140がチャンバ102内に供給されたガスを排気すると共に、チャンバ102内を所望の圧力の真空雰囲気に調整する。
【0022】
ここで、実施の形態1では、シリル化剤として、シリル化反応を起こす物質であれば特に制限なく使用可能であるが、分子内にシラザン結合(Si−N結合)を有する化合物群の中で比較的小さな分子構造を持つもの、例えば分子量が260以下のものが好ましく、分子量170以下のものがより好ましい。具体的には、TMDS(1,1,3,3−Tetramethyldisilazane)、TMSDMA(Trimethylsilyldimethylamine)、DMSDMA(Dimethylsilyldimethylamine)、TMSPyroe(1−Trimethylsilylpyrole)、BSTFA(N,0−Bis(trimethylsilyl)trifluoroacetamide)、及びBDMADMS(Bis(dimethylamino)dimethylsilane)のうちの1つを用いると好適である。そして、これらの化合物の中でも、シリル化後の安定性の観点からは、シラザン結合を構成するSiが3つのアルキル基(例えばメチル基)と結合している構造のもの(例えばTMSDMA、TMDSなど)がより好ましい。Siが3つのアルキル基と結合している構造のものの中でも、さらに、誘電率の回復効果やリーク電流の低減効果が高いものとして、TMSDMAを用いることがより好ましい。ここでは、例えば、TMSDMAを用いる。また、キャリアガスとして、窒素(N2)を用いると好適である。
【0023】
シリル化処理の条件は、シリル化剤(シリル化ガス)の種類に応じて選択すればよいが、例えば、気化器112の温度は、室温〜50℃、シリル化剤流量は0.1〜1.0g/min、N2ガスの流量は1.67〜16.7Pa・m3/s(1〜10slm)、チャンバ102内の処理圧力は666〜96000Pa(5〜720Torr)に設定されると好適である。その際、ヒータ108によって加熱される基板300の温度は、例えば、50℃から200℃の範囲が好ましく、130℃から180℃の範囲がより好ましい。基板300は、シリル化ガスがチャンバ102内に供給される前に加熱されていることが望ましいが、シリル化ガスがチャンバ102内に供給された後であって、供給され続けている間に所望の温度まで加熱されても構わない。例えば、チャンバ102内を666Pa(5Torr)より低い圧力になるまで減圧し、その後TMSDMAの蒸気をN2ガスにキャリアさせてチャンバ102内の圧力が666Pa(5Torr)になるまで供給し、その圧力を維持しながら、例えば3分間保持し、処理する方法が挙げられる。
【0024】
以上のようにして、供給配管130を通ってきたシリル化ガスであるTMSDMAガス20がシャワーヘッド106から基板300に向かって供給される。シリル化ガスは、キャップ膜230のポアを通過してlow−k膜220の表面に達し、ダメージ層10を修復する。例えば、TMSDMAのガス分子サイズは0.6nm程度であり、キャップ膜230のポア径2〜3nmに対して十分小さいので50nm程度の膜厚であればTMSDMAのガス分子が十分通過可能である。また、その他のシリル化剤を用いた場合でも同様にシリル化ガスのガス分子はキャップ膜230を十分通過できる。
【0025】
図4は、実施の形態1におけるシリル化処理の反応を説明するための図である。図4において、low−k膜220の表面に形成されたダメージ層10は、主にSi−O結合となっており、表面ではSiにOH基がつながった分子構造になっている。そこに、TMSDMAガス20を導入し、Si−OHの水素(H)をSi(−CH3)3に置換することで、親水性のSi−OHを疎水性のSi(−CH3)3に修復する。シリル化ガスは、シラザン結合(Si−N結合)を有しているので揮発性が高く、Hをより置換しやすい。置換されたHは、大気圧で沸点が7℃のジメチルアミン(NH(CH3)2)24となって、その蒸気圧が比較的高いことに基づきlow−k膜220の表面から速やかに離散する。かかるシリル化処理では、親水性のダメージ層10を疎水性の層に修復すると共にメチル(CH3)基が元々のlow−k膜220の分子構造よりも密となる分子構造になるのでC量が多くなり、その後のアッシング等で晒されることになるプラズマに対して耐性を向上させることができる。
【0026】
ここで、上述した例では、液体のTMSDMAガスを気化器112により気化させ、N2ガスによりキャリアさせてチャンバ102に供給するようにしたが、TMSDMAを気化させたガス(すなわちTMSDMA蒸気)のみをチャンバ102に供給する構成としてもよい。TMSDMAをチャンバ102内に供給する際には、チャンバ102内は所定の真空度に保持されているので、気化器112とチャンバ102の圧力差を利用して、TMSDMAガスをチャンバ102に導入することは容易に行うことができる。
【0027】
以降、修復されたダメージ層10については、low−k膜220と区別なく図示する。
【0028】
図5は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図5では、図1のレジスト塗布工程(S110)からリソグラフィ工程(S112)までを示している。
【0029】
図5(a)において、レジスト塗布工程(S110)として、シリル化処理後、まず、キャップ膜230上に反射防止膜232を塗布し、反射防止膜232上にフォトレジスト材を塗布してフォトレジスト膜234を形成する。
【0030】
図5(b)において、リソグラフィ工程(S112)として、図示しない露光装置内で所定のパターンをフォトレジスト膜234に露光し、現像装置にて現像処理する。これにより、開口部150が形成されたレジストパターンを形成する。
【0031】
図6は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図6では、図1の開口部形成工程(S114)から洗浄工程(S118)までを示している。
【0032】
図6(a)において、開口部形成工程(S114)として、エッチング法を用いて、フォトレジスト膜234をマスクとして、露出した反射防止膜232と共に、その下のキャップ膜230上からlow−k膜220内へと続く開口部152を形成する。露出した反射防止膜232とその下層のキャップ膜230とlow−k膜220を異方性エッチング法により実質的に同じ幅で続けてエッチングすることにより、配線溝(トレンチ)或いはヴィアホールとなる開口部152を形成する。その際、エッチングストッパ膜210をエッチングストッパとしてエッチングする。その後、エッチングストッパ膜210をエッチングして、基板200まで届くように開口部152を形成する。例えば、エッチング装置には二極高周波プラズマエッチング装置を用いる。40.68MHzの高周波を1200W、バイアスとして13.56MHzの高周波を500W印加し、エッチングガスとしてCF4/アルゴン(Ar)/N2の混合ガスを用いる。異方性エッチング法により除去することで、基板200の表面に対し、略垂直に開口部152を形成することができる。例えば、一例として、反応性イオンエッチング(RIE)法により開口部152を形成すればよい。エッチングの際、機械的強度がlow−k膜220よりも強いキャップ膜230がlow−k膜220のマスクとなるのでlow−k膜220を保護することができる。
【0033】
図6(b)において、レジスト除去工程(S116)として、図示しないアッシング装置内でアッシング法により、水素を含むガス、例えば水素とヘリウムの混合ガスをプラズマ化させることにより、水素ラジカルを生成し、反射防止膜232およびフォトレジスト膜234をアッシングすることで除去する。シリル化処理されたlow−k膜220表面は、上述したようにC量が増えているのでかかるアッシング時のプラズマ耐性が向上されている。そのため、ここでのlow−k膜220表面のダメージ(親水化)を抑制できる。
【0034】
図6(c)において、洗浄工程(S118)として、開口部形成工程(S114)でのエッチングにより開口部152側壁に付着したフロロカーボン等からなる堆積膜30を図示しない洗浄装置にて薬液洗浄する。ここでは、フッ酸(HF)を含む薬液にて洗浄する。ここでは、有機成分を効率よく除去するために、HFの他に、IPA(IsoPropylAlcohol)、メタノール、エタノール、プロパノールの有機溶剤、有機酸類、或いは有機塩を含んでいる薬液を適用すると好適である。かかる薬液処理により開口部152の側壁に付着した堆積膜30を除去できる。
【0035】
図7は、実施の形態1におけるシリル化処理をエッチング前に行なわない場合の状況を説明するための概念図である。シリル化処理(S108)をエッチング前に行なわない場合、図7(a)に示すように、開口部が形成された際にはまだダメージ層10が残っていることになる。そして、フロロカーボン等からなる堆積膜30が開口部側壁に付着している。かかる状態で、洗浄工程(S118)を行なうと、HFで堆積膜30は除去されるが、同時にSiO2が主体となるダメージ層10もエッチングされてしまう。ダメージ層10は、開口部の露出した表面だけに留まらず、low−k膜220におけるキャップ膜230との界面全面に形成されているため、開口部側壁からダメージ層10内部へと大きくエッチングされてしまう。そのため、図7(b)に示すように、開口部内で露出したダメージ層10の部分にはアンダーカット(段差)12が形成されてしまう。かかる状態で後述するバリアメタル膜240をスパッタ法等により形成すると、図7(c)に示すように、アンダーカット12部分で膜切れ14が生じ、バリア性を劣化させてしまうことになる。これに対して、実施の形態1におけるシリル化処理(S108)をエッチング前に行なった場合、エッチング時にはダメージ層10が既に修復されているので図6(c)で示したように、薬液洗浄を行っても上述したアンダーカット12の発生を回避できる。
【0036】
ここで、上述した特許文献1では、エッチングを行って開口部を形成し、引き続きアッシングによりレジストを除去した後、エッチングとは別の真空容器に真空搬送し、シリル化を行う方法を示している。特許文献1では、エッチングによってエッチング時にダメージを受けた開口部側壁に露出した絶縁膜面を修復しようというものである。エッチング後は、図7(a)に示したように、開口部の側壁にフロロカーボンから成る堆積膜30が形成されているので堆積膜30がシリル化ガスの透過を阻害することにより側壁ダメージ層のシリル化が困難な場合がある。そこで、特許文献1では、エッチング後にまずフッ化化合物を含む薬液で洗浄処理を行うことによってフロロカーボンの堆積膜30を除去することによりシリル化の効率を上げる一連の工程も示されている。
【0037】
しかしながら、図7において説明したように、エッチング前にダメージ層10を修復しておかないと、エッチングにより開口部が形成された際にはダメージ層10がキャップ膜230との界面全面に残っているので、図7(b)に示すように、開口部内で露出したダメージ層10の部分にはアンダーカット12が形成されてしまう。よって、特許文献1では、開口部内で露出したダメージ層10の部分にはアンダーカット12が形成されてしまうことになる。そのため、後述するバリアメタル膜240を形成すると、図7(c)に示したように、アンダーカット12部分で膜切れ14が生じ、Cuのバリア性を劣化させてしまうことになる。その結果、配線不良や信頼性の低下などの問題を発生してしまう。よって、実施の形態1のように、キャップ膜230の形成後、開口部形成の際のエッチングを行う前に、ダメージ層10を修復しておくことが好適である。
【0038】
図8は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図8では、図1のバリアメタル膜形成工程(S120)からめっき及びアニール工程(S124)までを示している。
【0039】
図8(a)において、バリアメタル膜形成工程(S120)として、エッチングにより形成された開口部152面上及びキャップ膜230表面上に導電性材料の一例となるバリアメタル材料を用いたバリアメタル膜240を形成する。スパッタ法を用いるスパッタリング装置内でTaN膜を例えば膜厚5nm堆積し、バリアメタル膜240を形成する。バリアメタル材料の堆積方法としては、PVD法に限らず、原子層気相成長(atomic layer deposition:ALD、あるいは、atomic layer chemical vapor deposition:ALCVD)法やCVD法などを用いることができる。PVD法を用いる場合より被覆率を良くすることができる。バリアメタル膜240の材料としては、TaNの他、タンタル(Ta)、チタン(Ti)、ルテニウム(Ru)、タングステン(W)、ジルコニウム(Zr)、アルミニウム(Al)、ニオブ(Nb)等の金属、窒化チタン(TiN)、窒化タングステン(WN)等に代表されるこれらの金属の窒化物、或いはこれらの金属を含有するその他の材料を単独でまたは積層して用いることができる。
【0040】
図8(b)において、シード膜形成工程(S122)として、スパッタ等の物理気相成長(PVD)法により、次の工程である電解めっき工程のカソード極となるCu薄膜をシード膜250としてバリアメタル膜240が形成された開口部152内壁及び基板200表面に堆積(形成)させる。
【0041】
図8(c)において、めっき及びアニール工程(S124)として、めっき装置内で、シード膜250をカソード極として、電解めっき等の電気化学成長法により導電性材料の一例となるCu膜260をシード膜250が形成された開口部152及び基板200表面に堆積させる。ここでは、例えば、膜厚300nmのCu膜260を堆積させ、堆積させた後にアニール装置にてアニール処理を例えば250℃の温度で30分間行なう。
【0042】
図9は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図9では、図1の研磨工程(S126)を示している。
【0043】
図9において、研磨工程(S126)として、CMP装置にて、CMP法によって、基板200の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜250を含むCu膜260とバリアメタル膜240を研磨除去する。その結果、図9に示すように、Cu膜260の表面とキャップ膜230の表面とが同一面となるように平坦化される。以上によりCu配線を形成することができる。研磨の際、low−k膜220よりも機械的強度の強いキャップ膜230がlow−k膜220上に形成されているのでlow−k膜220を保護することができる。
【0044】
以上のようにして、所望の半導体装置の配線を得ることができる。ここで、実施の形態1の効果を確認した実験結果について説明する。low−k膜220として、UVキュア後のk値が2.3のp−SiOCH膜を用い、キャップ膜230としてk値が3.1のp−SiOCH膜をHeプラズマ前処理後に形成した。次に、配線間に高周波(100kHz)を印加して容量測定を行なった。また、直流電圧を印加してのリーク電流値の測定を行った。対向配線長は2,300μmである。従来の技術で製造した半導体装置と実施の形態1で製造した半導体装置とを比較するため、キャップ膜230成膜後にTMSDMAを用いたシリル化処理による修復を行わなかったリファレンス(サンプル1)とシリル化処理を行ったサンプル(サンプル2)とを用意した。各々のキャパシタのブレークダウン電圧およびリーク電流値を表1に示す。
【0045】
【表1】
【0046】
表1に示すとおり、TMSDMA処理により、ブレークダウン電圧を高めると共に、リーク電流の低減が可能であることが判明した。かかる結果から、薄いキャップ膜230を通じてTMSDMAがキャップ膜230とlow−k膜220界面およびキャップ膜230に近い部分でのlow−k膜220のシリル化を促進したことにより、以降のプロセスでの吸湿を抑制していると結論付けることができる。
【0047】
以上のように実施の形態1によれば、キャップ膜230の成膜時に起因するダメージ層10を修復できる。その結果、配線間のリーク電流を低減でき、すなわちlow−k膜220の絶縁性劣化を低減できる。また、開口部152内壁の侵食(アンダーカット12)を抑制できる。その結果、導電性材料に対するバリア性に優れた半導体装置を得ることができる。よって、電気的特性・信頼性に優れた高集積度の半導体装置を得ることができる。
【0048】
実施の形態2.
実施の形態2では、エッチングストッパ膜形成工程(S102)からシリル化処理工程(S108)までを大気開放されることなく真空雰囲気のまま連続して処理する構成とする場合について説明する。特に、キャップ膜230の形成とその後のシリル化処理は、大気開放されることなく真空雰囲気のまま実施されると好適である。図1で示した各工程の内容は実施の形態1と同様である。また、以下に記載しない内容については実施の形態1と同様である。
【0049】
図10は、実施の形態2における処理システムの構成を示す概念図である。図10において、チャンバ102,202,204、及び搬送系208内は、図示しない真空ポンプで真空雰囲気に維持されている。かかる状態から、まず、基板200がロードロック(L/L)チャンバ206に配置されると、L/Lチャンバ206内を図示しない真空ポンプで真空雰囲気にし、その後、基板200が搬送系208に搬入される。そして、搬送系208は、基板200をチャンバ204内に搬送し、チャンバ204内にて、プラズマCVD法によるエッチングストッパ膜210の成膜(S102)と、プラズマCVD法によるポロジェンが含有したSiOCH膜の成膜(S104の一部)とが行なわれる。続いて、ポロジェン含有のSiOCH膜が成膜された基板をチャンバ204から搬送系208に搬出し、搬送系208は、基板をチャンバ202内に搬送する。そして、チャンバ202内でUVキュアを行なうことでlow−k膜220を形成する(S104の残部)。
かかるlow−k膜220が形成された基板を大気に晒されることなくチャンバ202から搬送系208に搬出し、搬送系208は、基板をチャンバ204内に搬送する。そして、チャンバ204内にてプラズマCVD法によるポロジェンが含有したSiOCH膜の成膜(S106の一部)が実施される。続いて、ポロジェン含有のSiOCH膜が成膜された基板をチャンバ204から搬送系208に搬出し、搬送系208は、基板をチャンバ202内に搬送する。そして、チャンバ202内でUVキュアを行なうことでキャップ膜230を形成する(S106の残部)。
次に、キャップ膜230が形成された基板をチャンバ204から搬送系208に搬出し、搬送系208は基板をチャンバ102内に搬送する。そして、チャンバ102内でシリル化処理(S108)を行なう。このように、エッチングストッパ膜210の成膜(S102)からシリル化処理(S108)までの各工程を大気に晒されることなく真空雰囲気のまま実施する。少なくともキャップ膜230の形成(S106)とその後のシリル化処理(S108)は、大気開放されることなく真空雰囲気のまま連続して処理されると好適である。これにより、low−k膜220表面の酸化を抑制すると共にキャップ膜230の形成時にダメージを受け親水性になったlow−k膜220上部のダメージ層10が大気から不必要に吸湿することを防げる。その結果、シリル化で回復不可能となるようなダメージ層の出現を防げる。すなわち、シリル化処理(S108)による修復効果を向上させることができる。なお、図10では、シリル化処理用のチャンバ102をCVD用のチャンバ204及びUVキュア用のチャンバ202とは別のチャンバとしたが、これはCVDとUVキュア時の基板温度は300℃以上であるのに対し、シリル化処理時の基板温度は200℃以下であるためである。
【0050】
実施の形態3.
実施の形態1,2では、キャップ膜230を形成後、シリル化処理を1回行なったが、実施の形態3では、キャップ膜の形成とシリル化処理との処理グループを複数回繰り返す構成について説明する。
【0051】
図11は、実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。図11において、実施の形態3の半導体装置の製造方法では、キャップ膜形成工程(S106)とシリル化処理工程(S108)とを相互に繰り返す点以外は図1と同様である。また、図11における各工程の内容は、以下に説明する点以外は実施の形態1或いは実施の形態2と同様である。まず、エッチングストッパ膜形成工程(S102)と、p−low−k膜形成工程(S104)の各工程の内容は実施の形態1と同様である。よって、図2(b)で示した状態から以下に説明する。
【0052】
図12は、図11のフローチャートに対応して実施される工程を表す工程断面図である。図12では、図11のキャップ膜形成工程(S106)とシリル化処理工程(S108)との繰り返し処理の内容を示している。
【0053】
図12(a)において、キャップ膜形成工程(S106)として、low−k膜220上に、プラズマCVD法を用いて、ポロジェン成分を含有するSiOCを主体とした絶縁材料を用いてキャップ膜230aを例えば20nmの厚さで形成する。これにより、low−k膜220表面全体にダメージ層10が形成される。
【0054】
図12(b)において、シリル化処理工程(S108)として、キャップ膜230aが形成された後に、薄いキャップ膜230aを介してlow−k膜220の表面部分をシリル化処理して、ダメージ層10を修復する。キャップ膜230aの膜厚が薄ければ薄いほど、キャップ膜230aを通過するシリル化ガスが増加し、シリル化処理の効果を高めることができる。
【0055】
図12(c)において、第2回目のキャップ膜形成工程(S106)として、キャップ膜230a上に、プラズマCVD法を用いて、ポロジェン成分を含有するSiOCを主体とした絶縁材料を用いてキャップ膜230bを例えば20nmの厚さで形成する。これにより、前回よりキャップ膜側に形成位置がずれて、キャップ膜230aの表面付近全面にダメージ層10が形成される。1回目のシリル化処理でlow−k膜220表面はメチル基が増え、C量が増加しているので、2回目のキャップ膜形成時にlow−k膜220が受けるダメージを抑制することができる。逆に、今度はキャップ膜230aにダメージ層10が形成される。但し、元々キャップ膜230aは、low−k膜220よりもC量が多いため、ダメージ層10が形成されるとしてもlow−k膜220よりダメージは少なくて済む。キャップ膜の積層回数を適宜調整することで、ダメージ層はlow−k膜220に形成されず、積層されたキャップ膜層内にとどめることができる。
【0056】
図12(d)において、第2回目のシリル化処理工程(S108)として、キャップ膜230bが形成された後に、薄いキャップ膜230bを介してキャップ膜230aとlow−k膜220の表面部分をシリル化処理して、ダメージ層10を修復する。キャップ膜230bの膜厚が薄ければ薄いほど、キャップ膜230bを通過するシリル化ガスが増加し、シリル化処理の効果を高めることができる。また、第2回目のシリル化処理によりさらにlow−k膜220の表面部分のプラズマ耐性を向上させることができる。
【0057】
以上のようにして、キャップ膜の形成とシリル化処理とを繰り返す。キャップ膜の形成とシリル化処理とを繰り返す回数は特に限定するものではなく、適宜設定すればよいが、少なくとも1回以上繰り返す。すなわち、キャップ膜形成とシリル化処理とを交互に少なくとも2回ずつ行なう。
【0058】
図13は、図11のフローチャートに対応して実施される工程を表す工程断面図である。図13では、図11の研磨工程(S126)後の状態を示している。
【0059】
次に、実施の形態1と同様に、レジスト塗布工程(S110)から研磨工程(S126)という一連の工程を実施する。これにより、図13に示すように、Cu膜260の表面と複数層のうちの最上層のキャップ膜230bの表面とが同一面となるように平坦化される。以上によりCu配線を形成することができる。なお図13の例では、キャップ膜230a,230bを残しているが、その一部分、例えばキャップ膜230bの形成時にダメージを受けた可能性のあるキャップ膜230aのキャップ膜230bとの界面近傍までを一緒に研磨除去しても構わない。
【0060】
実施の形態3でも、実施の形態2で説明したように、エッチングストッパ膜210の成膜(S102)からシリル化処理(S108)までの各工程を大気に晒されることなく真空雰囲気のまま実施するとより好適である。少なくともキャップ膜230の形成(S106)とその後のシリル化処理(S108)は、大気開放されることなく真空雰囲気のまま連続して処理されるとさらにより好適である。これにより、low−k膜220表面の酸化を抑制すると共にキャップ膜230aの形成時にダメージを受け親水性になったlow−k膜220上部のダメージ層10が大気から不必要に吸湿することを防げる。また、キャップ膜230bの形成時にダメージを受け親水性になったキャップ膜230aのダメージ層10が大気から不必要に吸湿することを防げる。その結果、シリル化で回復不可能となるようなダメージ層の出現を防げる。すなわち、シリル化処理(S108)による修復効果を向上させることができる。
【0061】
実施の形態4.
上述した各実施の形態では、SiOCを主体としたキャップ膜230を形成した後にシリル化処理を行なうことで、キャップ膜230表面が疎水化されることになる。その後、反射防止膜232を例えばスピンコート法により成膜したとき、或いは反射防止膜を介さずフォトレジスト膜234を直接塗布したとき、上述したようにシリル化ガスによってキャップ膜230表面が疎水化されているため、表面にレジストが塗布され難い。そのため例えば膜厚にばらつきが発生し、その結果、高精度のリソグラフィができない場合が起こり得る。そこで、実施の形態4では、1層または積層されたキャップ膜230上に親水性の表面をもつ親水性膜を形成する場合について説明する。
【0062】
図14は、実施の形態4における半導体装置の製造方法の要部を表すフローチャートである。図14において、実施の形態4の半導体装置の製造方法では、シリル化処理工程(S108)とレジスト塗布工程(S110)の間に、親水性膜形成工程(S109)を追加した点以外は図1と同様である。また、図14における各工程の内容は、以下に説明する点以外は実施の形態1と同様である。まず、エッチングストッパ膜形成工程(S102)からシリル化処理(S108)までの各工程の内容は実施の形態1と同様である。よって、図2(d)で示した状態から以下に説明する。
【0063】
図15は、図14のフローチャートに対応して実施される工程を表す工程断面図である。図15では、図14の親水性膜形成工程(S109)とレジスト塗布工程(S110)の内容を示している。
【0064】
図15(a)において、親水性膜形成工程(S109)として、キャップ膜230上に、例えばTEOS(テトラエチルオキシシラン)と酸素(O2)ガスを用いたプラズマCVDにより、SiO2を主体とした絶縁材料を用いて親水性膜231を例えば20nmの厚さで形成する。親水性膜231として、シリル化処理後のキャップ膜230よりも親水性のSiO2膜を形成することで、露出する最上層の膜表面をシリル化処理後のキャップ膜表面よりも親水性にすることができる。
【0065】
図15(b)において、レジスト塗布工程(S110)として、親水性膜231上に反射防止膜232を塗布し、反射防止膜232上にフォトレジスト材を塗布してフォトレジスト膜234を形成する。以上のように、実施の形態4では、キャップ膜230の上層に親水性の表面をもつSiO2膜を形成するため、レジスト塗布工程(S110)において親水性膜231上に反射防止膜232やフォトレジスト膜234を均一に成膜することができる。そして、レジスト塗布工程(S110)から研磨工程(S126)という一連の工程を実施の形態1と同様に実施することで、図9に示すように所望の半導体装置のCu配線を得ることができる。また、研磨工程(S126)においては、比誘電率kがキャップ膜230より高い親水性膜231も同時に研磨除去すると好適である。
【0066】
上述した例では、実施の形態1で説明したように1層のキャップ膜230を形成したが、実施の形態3で説明したように複数層が積層されたキャップ膜を形成してもよい。かかる場合には、親水性膜とその下層で親水性膜形成時のダメージ層が残った最上層のキャップ膜も同時に研磨除去することでキャップ膜内のダメージ層も除去できる。或いは、1層または積層されたキャップ膜に対し、その膜厚が若干薄くなる程度にダメージを受けた可能性のある表面側の一部を一緒に研磨除去しても構わない。
【0067】
実施の形態4でも、実施の形態2で説明したように、エッチングストッパ膜210の成膜(S102)からシリル化処理(S108)までの各工程を大気に晒されることなく真空雰囲気のまま実施するとより好適である。少なくともキャップ膜230の形成(S106)とその後のシリル化処理(S108)は、大気開放されることなく真空雰囲気のまま連続して処理されるとさらにより好適である。これにより、low−k膜220表面の酸化を抑制すると共にキャップ膜230の形成時にダメージを受け親水性になったlow−k膜220上部のダメージ層10が大気から不必要に吸湿することを防げる。
【0068】
以上の説明において、上記各実施の形態における配線層の材料として、Cu以外に、Cu−Sn合金、Cu−Ti合金、Cu−Al合金等の、半導体産業で用いられるCuを主成分とする材料を用いても同様の効果が得られる。
【0069】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、上述した例では、シングルダマシン法により一層分の配線層を形成する場合について説明したが、デュアルダマシン法により配線とヴィアプラグとを同時に形成する場合の主たる絶縁膜となるlow−k膜とlow−k膜上に位置することになるキャップ膜とについても同様に成り立つ。
【0070】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【0071】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
【0072】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【0073】
10 ダメージ層、20 TMSDMAガス、150,152 開口部、200,300 基板、220 low−k膜、230 キャップ膜、231 親水性膜、232 反射防止膜、234 レジスト膜、240 バリアメタル膜、260 Cu膜
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。例えば、低誘電率材料の層間絶縁膜を用いた半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体集積回路(LSI)の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はLSIの高速性能化を達成するために、配線材料を従来のアルミ(Al)合金から低抵抗の銅(Cu)或いはCu合金(以下、まとめてCuと称する。)に代える動きが進んでいる。Cuは、Al合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にCu膜を堆積し、溝内に埋め込まれた部分以外のCu膜を化学機械研磨(CMP)により除去して埋め込み配線を形成する、いわゆるダマシン(damascene)法が主に採用されている。さらに、多層Cu配線を形成する場合は、下層配線上に絶縁膜を堆積し、所定のヴィアホール(孔)を形成して、プラグ材料となるCuを埋め込み、さらに、上層の配線へとつなげていくことになる。また、通常、Cuの拡散を防止するため層間絶縁膜とCu膜との間にはタンタル(Ta)等のバリアメタル膜が形成される。
【0003】
そして、層間絶縁膜には、比誘電率の低い低誘電率材料膜(low−k膜)を用いることが検討されている。将来の高密度化、配線寸法の微細化に向けて、low−k膜の比誘電率kはより低減させることが要求されている。ITRS2006(International Technology Roadmap For Semiconductors 2006)によると、45nmノードでは比誘電率kが2.8以下のlow−k膜が導入される見込みとなっている。すなわち、比誘電率kが、約4.2のシリコン酸化膜(SiO2)膜から比誘電率kが2.8以下のlow−k膜を用いることにより、配線間の寄生容量を低減することが試みられている。かかる低誘電率化のために絶縁膜中に微細な空孔を導入する方法(ポーラス化)がとられている。例えば、low−k膜として、ポーラス化したSiOCH膜(p−SiOCH膜)が用いられる。
【0004】
そして、通常、ダマシン法を用いるLSI金属配線構造においては、low−k膜の上に例えばSiO2膜を主体とする緻密なキャップ膜層を積層する。これは、反応性イオンエッチング(RIE)法やCMP法を用いて絶縁膜を加工する際に密度が低く強度に乏しいlow−k膜を直接加工することが困難であるためである。そのため、緻密なキャップ膜層で上面を覆った状態でlow−k膜の加工が行われる場合が多い。
【0005】
しかしながら、キャップ膜層をプラズマCVD(化学気相成長)法を用いて形成する際に、low−k膜は表面から変質し、ダメージを受ける。また、元々疎水性が高いlow−k膜上にSiO2膜を主体とするキャップ膜を形成するには密着性が不十分であるため、密着性を向上させるためにlow−k膜上にヘリウム(He)などのプラズマを照射することもある。これにより膜剥がれの問題の軽減ができるものの、かかるプラズマ照射によってもlow−k膜の表面層全面にダメージ層が導入されてしまう。ダメージの内容は、ポーラス膜の緻密化のほかに、メチル基(−CH3)の減少、ダングリング・ボンドの生成などが推察される。ダメージ層が導入されると親水性が高くなり、キャップ膜形成以降のプロセスにおいて吸湿しやすくなり、絶縁性が劣化し、その結果、リーク電流が増加してしまうといった問題があった。
【0006】
さらに、キャップ膜を形成する際に受けたダメージ層が存在する状態で、配線用のトレンチやヴィアホールをlow−k膜に形成すると、少なくとも開口部側壁の上部にかかるダメージ層が露出することになる。ダメージ層は、Si−O結合を主体とするため、エッチング後の洗浄工程で使用される例えば希フッ酸により開口部側壁に露出したダメージ層が浸食されてしまう。そのため、その後のプロセスで形成されるバリアメタル膜が、侵食された箇所に形成されず膜切れを起こしてしまうおそれがあった。バリアメタル膜が膜切れを起こすと、そこからバリアメタル膜上に形成されるCuが絶縁膜中へと拡散してしまいCuに対するバリア性の劣化につながる。その結果、さらに絶縁性が劣化してしまう、或いは配線間でショートを引き起こしてしまうことになりかねない。
【0007】
ここで、low−k膜にヴィアホールを形成する際のエッチングにより受けた開口部内面のダメージを回復させるために、エッチングによりヴィアホールを形成した後に、開口部内をシリル化処理することが文献に開示されている(例えば、特許文献1参照)。しかしながら、ヴィアホールを形成した後に、開口部内をシリル化処理するかかる文献の技術では、上述したダメージ層の浸食を防ぐことが困難であり、バリアメタル膜の膜切れを回避できない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2006−49798号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の一態様は、上述したような従来の問題点を克服し、キャップ成膜時に起因するlow−k膜の絶縁性劣化を低減する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程と、前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程と、前記キャップ膜を形成した後、前記キャップ膜を介して前記キャップ膜の下層のシリル化処理を行なう工程と、前記シリル化処理の後に、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程と、前記開口部に導電性材料を堆積させる工程と、を備えたことを特徴とする。
【発明の効果】
【0011】
本発明によれば、キャップ膜の成膜時に起因するダメージ層を修復できる。その結果、low−k膜の絶縁性劣化を低減できる。また、開口部内壁の侵食を抑制できる。その結果、導電性材料に対するバリア性に優れた信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【0012】
【図1】実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。
【図2】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図3】実施の形態1におけるシリル化処理装置の構成を示す概念図である。
【図4】実施の形態1におけるシリル化処理の反応を説明するための図である。
【図5】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図6】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図7】実施の形態1におけるシリル化処理をエッチング前に行なわない場合の状況を説明するための概念図である。
【図8】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図9】図1のフローチャートに対応して実施される工程を表す工程断面図である。
【図10】実施の形態2における処理システムの構成を示す概念図である。
【図11】実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。
【図12】図11のフローチャートに対応して実施される工程を表す工程断面図である。
【図13】図11のフローチャートに対応して実施される工程を表す工程断面図である。
【図14】実施の形態4における半導体装置の製造方法の要部を表すフローチャートである。
【図15】図14のフローチャートに対応して実施される工程を表す工程断面図である。
【発明を実施するための形態】
【0013】
実施の形態1.
以下、実施の形態1について、図面を用いて説明する。
図1は、実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。図1において、実施の形態1の半導体装置の製造方法では、エッチングストッパ膜形成工程(S102)と、p−low−k膜形成工程(S104)と、キャップ膜形成工程(S106)と、シリル化処理工程(S108)と、レジスト塗布工程(S110)と、リソグラフィ工程(S112)と、開口部形成工程(S114)と、レジスト除去工程(S116)と、洗浄工程(S118)と、バリアメタル膜形成工程(S120)と、シード膜形成工程(S122)と、めっき及びアニール工程(S124)と、研磨工程(S126)という一連の工程を実施する。
【0014】
図2は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図2では、図1のエッチングストッパ膜形成工程(S102)からシリル化処理工程(S108)までを示している。
【0015】
図2(a)において、エッチングストッパ膜形成工程(S102)として、基板200上に、化学気相成長(CVD)法によってエッチングストッパ膜210を例えば20〜40nmの膜厚で形成する。エッチングストッパ膜の材料として、例えば、多孔質ではない炭酸化シリコン(SiCO)を用いると好適である。このようなSiOCを主体とした絶縁膜は、テトラメチルシラン(4MS:Tetra−Methyl−Silane)等をプリカーサとして、マイクロ波によって励起したプラズマにより形成できる。その他、例えば、炭窒化シリコン(SiCN)、或いは、炭化シリコン(SiC)等が好適である。形成方法は、CVD法に限るものではなくその他の方法で成膜しても構わない。また、基板200として、例えば、直径300ミリのシリコンウェハを用いる。ここでは、コンタクトプラグ層やデバイス部分等の図示は省略している。そして、基板200上には、その他の金属配線またはヴィアプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
【0016】
図2(b)において、p−low−k膜形成工程(S104)として、エッチングストッパ膜210上に、多孔質の低誘電率絶縁材料を用いたlow−k膜(p−low−k膜)220を例えば100nmの厚さで形成する。low−k膜220を形成することで、比誘電率kが1.5〜2.8程度の絶縁膜を得ることができる。low−k膜220は、1層分の配線層の層間絶縁膜における主たる絶縁膜となる。ここでは、一例として、エッチングストッパ膜210を形成した同じCVD装置でプラズマCVD法を用いて比誘電率kが2.5未満の低誘電率絶縁材料となる多孔質のp−SiOCH膜を形成する。p−SiOCH膜は、例えば、4MSやトリメチルシラン(3MS:Tri−Methyl−Silane)をプリカーサとして、さらにポロジェンとして直鎖状のハイドロカーボン分子を含有させて成膜する。成膜時には基板を例えば300℃に加熱するとよい。その後、図示しない紫外光(UV)キュア装置でUVキュアを行う。ここでは、p−SiOCH膜が成膜された基板200を350℃に加熱しながらエキシマランプにて発生させたUV光を照射する。UVキュアによりポロジェンが除去されるともにO−Si−Oの骨格の形成を促進できる。これにより機械的強度を向上させながら低い比誘電率kの値のp−SiOCH膜を形成できる。low−k材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、ここでは空孔率30%で、比誘電率kが2.1〜2.2、ポア径が1.5〜2nmのp−SiOCH膜を形成する。
【0017】
形成方法は、CVD法に限るものではなく、例えば、溶液をスピンコートし熱処理して薄膜を形成するSOD(spin on dielectric coating)法を用いても好適である。SOD法で形成するlow−k膜220の材料としては、例えば、多孔質のメチルシルセスキオキサン(methyl silsesquioxane:MSQ)を用いることができる。また、MSQの他に、例えば、ポリメチルシロキサン、ポリシロキサン、ハイドロジェンシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるlow−k膜220の材料では、比誘電率が2.5未満の低誘電率を得ることができる。SOD法では、例えば、スピナーで成膜し、このウエハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。low−k材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。
【0018】
図2(c)において、キャップ膜形成工程(S106)として、low−k膜220上に、プラズマCVD法を用いて、ポロジェン成分を含有するSiOCを主体とした絶縁材料を用いてキャップ膜230を例えば50nmの厚さで形成する。ここでは、一例として、low−k膜220を形成した同じCVD装置によりプラズマCVD法を用いて比誘電率kが2.8未満の低誘電率絶縁材料となる多孔質のp−SiOCH膜を形成する。キャップ膜230用のp−SiOCH膜は、例えば、4MSや3MSをプリカーサとして、さらにポロジェンとして直鎖状のハイドロカーボン分子を含有させて成膜する。その後、キャップ膜230用のp−SiOCH膜が成膜された基板200を加熱しながら基板200上にUV光を照射する。UVキュアによりポロジェンが除去されるともにO−Si−Oの骨格の形成を促進させる。ここでは、キャップ膜230がlow−k膜220よりも炭素(C)量が多くなるように調整される。C量を多くすることでプラズマ耐性を向上させることができる。そして、例えば、ここでは空孔率2〜5%で、比誘電率kが2.7、ポア径が2〜3nmのp−SiOCH膜を形成する。low−k膜220よりも空孔率を下げることで、low−k膜220よりも機械的強度を向上させることができる。このようなプラズマ耐性及び機械的強度がlow−k膜220よりも向上したキャップ膜230をlow−k膜220上に形成することで、その後の加工の際にlow−k膜220を保護することができる。また、キャップ膜230は後述するCMPによる研磨工程において研磨のストッパ絶縁膜となる。また、ポア径については、後述するシリル化ガスのガス分子が膜内を通過可能なサイズであればよい。このように、キャップ膜230は、後述するシリル化ガスのガス分子が膜内を通過可能なサイズのポアが形成されたポーラス膜となる。また、キャップ膜230は、low−k膜220よりも比誘電率kが高くなるように形成するが、キャップ膜230自体がlow−k膜としても使用可能な程度の低密度の膜に形成すると好適である。
【0019】
以上のように、プラズマCVD法にてキャップ膜230を形成することで、図2(c)に示したように、low−k膜220表面、すなわち、low−k膜220におけるキャップ膜230との界面付近には、ダメージ層10が全面に形成されてしまう。これにより疎水性の高い膜が親水性側へと変化してしまう。そのため、上述したように以降のプロセスにおいて吸湿しやすくなりこのままでは絶縁性が劣化してしまう。そこで、実施の形態1では、かかる表面全面に形成されたダメージ層10を以下のようにまず修復する。
【0020】
図2(d)において、シリル化処理工程(S108)として、キャップ膜230が形成された後に、キャップ膜230を介してlow−k膜220にシリル化ガスを供給し、low−k膜220の表面部分をシリル化処理する。ダメージ層10を修復して、親水性から疎水性に変化させると共に、ダメージ層10が形成された部分を含むlow−k膜220全体のk値をlow−k膜220の成膜直後に近い値まで回復させることができる。以下、具体的に説明する。
【0021】
図3は、実施の形態1におけるシリル化処理装置の構成を示す概念図である。図3において、シリル化処理装置100は、キャップ膜230が表面に形成された基板300を収容するチャンバ102を備えている。そして、チャンバ102内には、ホットプレート104と、ガスの供給口となるシャワーヘッド106とが配置され、ホットプレート104上に基板300が載置されている。また、ホットプレート104内には、ヒータ108が埋設されており、このヒータ108によって、例えば、室温〜200℃の範囲で温度調節が可能となっている。また、シャワーヘッド106には、チャンバ102外から供給配管130が接続され、後述するシリル化ガスがチャンバ102内の基板300上に供給可能となっている。液状のシリル化剤が収納された供給源110から供給された液状のシリル化剤は、気化器112によって気化されて蒸気(シリル化ガス)となり、キャリアガスの供給源120から供給されたキャリアガスと共に供給配管130を通ってチャンバ102内に供給される。シリル化ガスの流量は、マスフローセンサー(MFC)114によって調整される。また、キャリアガスの流量は、マスフローセンサー(MFC)124によって調整される。シリル化ガスの供給ラインは、MFC114の下流側に配置されたバルブ116によって開閉可能に構成される。同様に、キャリアガスの供給ラインは、MFC124の下流側に配置されたバルブ126によって開閉可能に構成される。また、チャンバ102の排気口109には、真空ポンプ140が接続され、真空ポンプ140がチャンバ102内に供給されたガスを排気すると共に、チャンバ102内を所望の圧力の真空雰囲気に調整する。
【0022】
ここで、実施の形態1では、シリル化剤として、シリル化反応を起こす物質であれば特に制限なく使用可能であるが、分子内にシラザン結合(Si−N結合)を有する化合物群の中で比較的小さな分子構造を持つもの、例えば分子量が260以下のものが好ましく、分子量170以下のものがより好ましい。具体的には、TMDS(1,1,3,3−Tetramethyldisilazane)、TMSDMA(Trimethylsilyldimethylamine)、DMSDMA(Dimethylsilyldimethylamine)、TMSPyroe(1−Trimethylsilylpyrole)、BSTFA(N,0−Bis(trimethylsilyl)trifluoroacetamide)、及びBDMADMS(Bis(dimethylamino)dimethylsilane)のうちの1つを用いると好適である。そして、これらの化合物の中でも、シリル化後の安定性の観点からは、シラザン結合を構成するSiが3つのアルキル基(例えばメチル基)と結合している構造のもの(例えばTMSDMA、TMDSなど)がより好ましい。Siが3つのアルキル基と結合している構造のものの中でも、さらに、誘電率の回復効果やリーク電流の低減効果が高いものとして、TMSDMAを用いることがより好ましい。ここでは、例えば、TMSDMAを用いる。また、キャリアガスとして、窒素(N2)を用いると好適である。
【0023】
シリル化処理の条件は、シリル化剤(シリル化ガス)の種類に応じて選択すればよいが、例えば、気化器112の温度は、室温〜50℃、シリル化剤流量は0.1〜1.0g/min、N2ガスの流量は1.67〜16.7Pa・m3/s(1〜10slm)、チャンバ102内の処理圧力は666〜96000Pa(5〜720Torr)に設定されると好適である。その際、ヒータ108によって加熱される基板300の温度は、例えば、50℃から200℃の範囲が好ましく、130℃から180℃の範囲がより好ましい。基板300は、シリル化ガスがチャンバ102内に供給される前に加熱されていることが望ましいが、シリル化ガスがチャンバ102内に供給された後であって、供給され続けている間に所望の温度まで加熱されても構わない。例えば、チャンバ102内を666Pa(5Torr)より低い圧力になるまで減圧し、その後TMSDMAの蒸気をN2ガスにキャリアさせてチャンバ102内の圧力が666Pa(5Torr)になるまで供給し、その圧力を維持しながら、例えば3分間保持し、処理する方法が挙げられる。
【0024】
以上のようにして、供給配管130を通ってきたシリル化ガスであるTMSDMAガス20がシャワーヘッド106から基板300に向かって供給される。シリル化ガスは、キャップ膜230のポアを通過してlow−k膜220の表面に達し、ダメージ層10を修復する。例えば、TMSDMAのガス分子サイズは0.6nm程度であり、キャップ膜230のポア径2〜3nmに対して十分小さいので50nm程度の膜厚であればTMSDMAのガス分子が十分通過可能である。また、その他のシリル化剤を用いた場合でも同様にシリル化ガスのガス分子はキャップ膜230を十分通過できる。
【0025】
図4は、実施の形態1におけるシリル化処理の反応を説明するための図である。図4において、low−k膜220の表面に形成されたダメージ層10は、主にSi−O結合となっており、表面ではSiにOH基がつながった分子構造になっている。そこに、TMSDMAガス20を導入し、Si−OHの水素(H)をSi(−CH3)3に置換することで、親水性のSi−OHを疎水性のSi(−CH3)3に修復する。シリル化ガスは、シラザン結合(Si−N結合)を有しているので揮発性が高く、Hをより置換しやすい。置換されたHは、大気圧で沸点が7℃のジメチルアミン(NH(CH3)2)24となって、その蒸気圧が比較的高いことに基づきlow−k膜220の表面から速やかに離散する。かかるシリル化処理では、親水性のダメージ層10を疎水性の層に修復すると共にメチル(CH3)基が元々のlow−k膜220の分子構造よりも密となる分子構造になるのでC量が多くなり、その後のアッシング等で晒されることになるプラズマに対して耐性を向上させることができる。
【0026】
ここで、上述した例では、液体のTMSDMAガスを気化器112により気化させ、N2ガスによりキャリアさせてチャンバ102に供給するようにしたが、TMSDMAを気化させたガス(すなわちTMSDMA蒸気)のみをチャンバ102に供給する構成としてもよい。TMSDMAをチャンバ102内に供給する際には、チャンバ102内は所定の真空度に保持されているので、気化器112とチャンバ102の圧力差を利用して、TMSDMAガスをチャンバ102に導入することは容易に行うことができる。
【0027】
以降、修復されたダメージ層10については、low−k膜220と区別なく図示する。
【0028】
図5は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図5では、図1のレジスト塗布工程(S110)からリソグラフィ工程(S112)までを示している。
【0029】
図5(a)において、レジスト塗布工程(S110)として、シリル化処理後、まず、キャップ膜230上に反射防止膜232を塗布し、反射防止膜232上にフォトレジスト材を塗布してフォトレジスト膜234を形成する。
【0030】
図5(b)において、リソグラフィ工程(S112)として、図示しない露光装置内で所定のパターンをフォトレジスト膜234に露光し、現像装置にて現像処理する。これにより、開口部150が形成されたレジストパターンを形成する。
【0031】
図6は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図6では、図1の開口部形成工程(S114)から洗浄工程(S118)までを示している。
【0032】
図6(a)において、開口部形成工程(S114)として、エッチング法を用いて、フォトレジスト膜234をマスクとして、露出した反射防止膜232と共に、その下のキャップ膜230上からlow−k膜220内へと続く開口部152を形成する。露出した反射防止膜232とその下層のキャップ膜230とlow−k膜220を異方性エッチング法により実質的に同じ幅で続けてエッチングすることにより、配線溝(トレンチ)或いはヴィアホールとなる開口部152を形成する。その際、エッチングストッパ膜210をエッチングストッパとしてエッチングする。その後、エッチングストッパ膜210をエッチングして、基板200まで届くように開口部152を形成する。例えば、エッチング装置には二極高周波プラズマエッチング装置を用いる。40.68MHzの高周波を1200W、バイアスとして13.56MHzの高周波を500W印加し、エッチングガスとしてCF4/アルゴン(Ar)/N2の混合ガスを用いる。異方性エッチング法により除去することで、基板200の表面に対し、略垂直に開口部152を形成することができる。例えば、一例として、反応性イオンエッチング(RIE)法により開口部152を形成すればよい。エッチングの際、機械的強度がlow−k膜220よりも強いキャップ膜230がlow−k膜220のマスクとなるのでlow−k膜220を保護することができる。
【0033】
図6(b)において、レジスト除去工程(S116)として、図示しないアッシング装置内でアッシング法により、水素を含むガス、例えば水素とヘリウムの混合ガスをプラズマ化させることにより、水素ラジカルを生成し、反射防止膜232およびフォトレジスト膜234をアッシングすることで除去する。シリル化処理されたlow−k膜220表面は、上述したようにC量が増えているのでかかるアッシング時のプラズマ耐性が向上されている。そのため、ここでのlow−k膜220表面のダメージ(親水化)を抑制できる。
【0034】
図6(c)において、洗浄工程(S118)として、開口部形成工程(S114)でのエッチングにより開口部152側壁に付着したフロロカーボン等からなる堆積膜30を図示しない洗浄装置にて薬液洗浄する。ここでは、フッ酸(HF)を含む薬液にて洗浄する。ここでは、有機成分を効率よく除去するために、HFの他に、IPA(IsoPropylAlcohol)、メタノール、エタノール、プロパノールの有機溶剤、有機酸類、或いは有機塩を含んでいる薬液を適用すると好適である。かかる薬液処理により開口部152の側壁に付着した堆積膜30を除去できる。
【0035】
図7は、実施の形態1におけるシリル化処理をエッチング前に行なわない場合の状況を説明するための概念図である。シリル化処理(S108)をエッチング前に行なわない場合、図7(a)に示すように、開口部が形成された際にはまだダメージ層10が残っていることになる。そして、フロロカーボン等からなる堆積膜30が開口部側壁に付着している。かかる状態で、洗浄工程(S118)を行なうと、HFで堆積膜30は除去されるが、同時にSiO2が主体となるダメージ層10もエッチングされてしまう。ダメージ層10は、開口部の露出した表面だけに留まらず、low−k膜220におけるキャップ膜230との界面全面に形成されているため、開口部側壁からダメージ層10内部へと大きくエッチングされてしまう。そのため、図7(b)に示すように、開口部内で露出したダメージ層10の部分にはアンダーカット(段差)12が形成されてしまう。かかる状態で後述するバリアメタル膜240をスパッタ法等により形成すると、図7(c)に示すように、アンダーカット12部分で膜切れ14が生じ、バリア性を劣化させてしまうことになる。これに対して、実施の形態1におけるシリル化処理(S108)をエッチング前に行なった場合、エッチング時にはダメージ層10が既に修復されているので図6(c)で示したように、薬液洗浄を行っても上述したアンダーカット12の発生を回避できる。
【0036】
ここで、上述した特許文献1では、エッチングを行って開口部を形成し、引き続きアッシングによりレジストを除去した後、エッチングとは別の真空容器に真空搬送し、シリル化を行う方法を示している。特許文献1では、エッチングによってエッチング時にダメージを受けた開口部側壁に露出した絶縁膜面を修復しようというものである。エッチング後は、図7(a)に示したように、開口部の側壁にフロロカーボンから成る堆積膜30が形成されているので堆積膜30がシリル化ガスの透過を阻害することにより側壁ダメージ層のシリル化が困難な場合がある。そこで、特許文献1では、エッチング後にまずフッ化化合物を含む薬液で洗浄処理を行うことによってフロロカーボンの堆積膜30を除去することによりシリル化の効率を上げる一連の工程も示されている。
【0037】
しかしながら、図7において説明したように、エッチング前にダメージ層10を修復しておかないと、エッチングにより開口部が形成された際にはダメージ層10がキャップ膜230との界面全面に残っているので、図7(b)に示すように、開口部内で露出したダメージ層10の部分にはアンダーカット12が形成されてしまう。よって、特許文献1では、開口部内で露出したダメージ層10の部分にはアンダーカット12が形成されてしまうことになる。そのため、後述するバリアメタル膜240を形成すると、図7(c)に示したように、アンダーカット12部分で膜切れ14が生じ、Cuのバリア性を劣化させてしまうことになる。その結果、配線不良や信頼性の低下などの問題を発生してしまう。よって、実施の形態1のように、キャップ膜230の形成後、開口部形成の際のエッチングを行う前に、ダメージ層10を修復しておくことが好適である。
【0038】
図8は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図8では、図1のバリアメタル膜形成工程(S120)からめっき及びアニール工程(S124)までを示している。
【0039】
図8(a)において、バリアメタル膜形成工程(S120)として、エッチングにより形成された開口部152面上及びキャップ膜230表面上に導電性材料の一例となるバリアメタル材料を用いたバリアメタル膜240を形成する。スパッタ法を用いるスパッタリング装置内でTaN膜を例えば膜厚5nm堆積し、バリアメタル膜240を形成する。バリアメタル材料の堆積方法としては、PVD法に限らず、原子層気相成長(atomic layer deposition:ALD、あるいは、atomic layer chemical vapor deposition:ALCVD)法やCVD法などを用いることができる。PVD法を用いる場合より被覆率を良くすることができる。バリアメタル膜240の材料としては、TaNの他、タンタル(Ta)、チタン(Ti)、ルテニウム(Ru)、タングステン(W)、ジルコニウム(Zr)、アルミニウム(Al)、ニオブ(Nb)等の金属、窒化チタン(TiN)、窒化タングステン(WN)等に代表されるこれらの金属の窒化物、或いはこれらの金属を含有するその他の材料を単独でまたは積層して用いることができる。
【0040】
図8(b)において、シード膜形成工程(S122)として、スパッタ等の物理気相成長(PVD)法により、次の工程である電解めっき工程のカソード極となるCu薄膜をシード膜250としてバリアメタル膜240が形成された開口部152内壁及び基板200表面に堆積(形成)させる。
【0041】
図8(c)において、めっき及びアニール工程(S124)として、めっき装置内で、シード膜250をカソード極として、電解めっき等の電気化学成長法により導電性材料の一例となるCu膜260をシード膜250が形成された開口部152及び基板200表面に堆積させる。ここでは、例えば、膜厚300nmのCu膜260を堆積させ、堆積させた後にアニール装置にてアニール処理を例えば250℃の温度で30分間行なう。
【0042】
図9は、図1のフローチャートに対応して実施される工程を表す工程断面図である。図9では、図1の研磨工程(S126)を示している。
【0043】
図9において、研磨工程(S126)として、CMP装置にて、CMP法によって、基板200の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜250を含むCu膜260とバリアメタル膜240を研磨除去する。その結果、図9に示すように、Cu膜260の表面とキャップ膜230の表面とが同一面となるように平坦化される。以上によりCu配線を形成することができる。研磨の際、low−k膜220よりも機械的強度の強いキャップ膜230がlow−k膜220上に形成されているのでlow−k膜220を保護することができる。
【0044】
以上のようにして、所望の半導体装置の配線を得ることができる。ここで、実施の形態1の効果を確認した実験結果について説明する。low−k膜220として、UVキュア後のk値が2.3のp−SiOCH膜を用い、キャップ膜230としてk値が3.1のp−SiOCH膜をHeプラズマ前処理後に形成した。次に、配線間に高周波(100kHz)を印加して容量測定を行なった。また、直流電圧を印加してのリーク電流値の測定を行った。対向配線長は2,300μmである。従来の技術で製造した半導体装置と実施の形態1で製造した半導体装置とを比較するため、キャップ膜230成膜後にTMSDMAを用いたシリル化処理による修復を行わなかったリファレンス(サンプル1)とシリル化処理を行ったサンプル(サンプル2)とを用意した。各々のキャパシタのブレークダウン電圧およびリーク電流値を表1に示す。
【0045】
【表1】
【0046】
表1に示すとおり、TMSDMA処理により、ブレークダウン電圧を高めると共に、リーク電流の低減が可能であることが判明した。かかる結果から、薄いキャップ膜230を通じてTMSDMAがキャップ膜230とlow−k膜220界面およびキャップ膜230に近い部分でのlow−k膜220のシリル化を促進したことにより、以降のプロセスでの吸湿を抑制していると結論付けることができる。
【0047】
以上のように実施の形態1によれば、キャップ膜230の成膜時に起因するダメージ層10を修復できる。その結果、配線間のリーク電流を低減でき、すなわちlow−k膜220の絶縁性劣化を低減できる。また、開口部152内壁の侵食(アンダーカット12)を抑制できる。その結果、導電性材料に対するバリア性に優れた半導体装置を得ることができる。よって、電気的特性・信頼性に優れた高集積度の半導体装置を得ることができる。
【0048】
実施の形態2.
実施の形態2では、エッチングストッパ膜形成工程(S102)からシリル化処理工程(S108)までを大気開放されることなく真空雰囲気のまま連続して処理する構成とする場合について説明する。特に、キャップ膜230の形成とその後のシリル化処理は、大気開放されることなく真空雰囲気のまま実施されると好適である。図1で示した各工程の内容は実施の形態1と同様である。また、以下に記載しない内容については実施の形態1と同様である。
【0049】
図10は、実施の形態2における処理システムの構成を示す概念図である。図10において、チャンバ102,202,204、及び搬送系208内は、図示しない真空ポンプで真空雰囲気に維持されている。かかる状態から、まず、基板200がロードロック(L/L)チャンバ206に配置されると、L/Lチャンバ206内を図示しない真空ポンプで真空雰囲気にし、その後、基板200が搬送系208に搬入される。そして、搬送系208は、基板200をチャンバ204内に搬送し、チャンバ204内にて、プラズマCVD法によるエッチングストッパ膜210の成膜(S102)と、プラズマCVD法によるポロジェンが含有したSiOCH膜の成膜(S104の一部)とが行なわれる。続いて、ポロジェン含有のSiOCH膜が成膜された基板をチャンバ204から搬送系208に搬出し、搬送系208は、基板をチャンバ202内に搬送する。そして、チャンバ202内でUVキュアを行なうことでlow−k膜220を形成する(S104の残部)。
かかるlow−k膜220が形成された基板を大気に晒されることなくチャンバ202から搬送系208に搬出し、搬送系208は、基板をチャンバ204内に搬送する。そして、チャンバ204内にてプラズマCVD法によるポロジェンが含有したSiOCH膜の成膜(S106の一部)が実施される。続いて、ポロジェン含有のSiOCH膜が成膜された基板をチャンバ204から搬送系208に搬出し、搬送系208は、基板をチャンバ202内に搬送する。そして、チャンバ202内でUVキュアを行なうことでキャップ膜230を形成する(S106の残部)。
次に、キャップ膜230が形成された基板をチャンバ204から搬送系208に搬出し、搬送系208は基板をチャンバ102内に搬送する。そして、チャンバ102内でシリル化処理(S108)を行なう。このように、エッチングストッパ膜210の成膜(S102)からシリル化処理(S108)までの各工程を大気に晒されることなく真空雰囲気のまま実施する。少なくともキャップ膜230の形成(S106)とその後のシリル化処理(S108)は、大気開放されることなく真空雰囲気のまま連続して処理されると好適である。これにより、low−k膜220表面の酸化を抑制すると共にキャップ膜230の形成時にダメージを受け親水性になったlow−k膜220上部のダメージ層10が大気から不必要に吸湿することを防げる。その結果、シリル化で回復不可能となるようなダメージ層の出現を防げる。すなわち、シリル化処理(S108)による修復効果を向上させることができる。なお、図10では、シリル化処理用のチャンバ102をCVD用のチャンバ204及びUVキュア用のチャンバ202とは別のチャンバとしたが、これはCVDとUVキュア時の基板温度は300℃以上であるのに対し、シリル化処理時の基板温度は200℃以下であるためである。
【0050】
実施の形態3.
実施の形態1,2では、キャップ膜230を形成後、シリル化処理を1回行なったが、実施の形態3では、キャップ膜の形成とシリル化処理との処理グループを複数回繰り返す構成について説明する。
【0051】
図11は、実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。図11において、実施の形態3の半導体装置の製造方法では、キャップ膜形成工程(S106)とシリル化処理工程(S108)とを相互に繰り返す点以外は図1と同様である。また、図11における各工程の内容は、以下に説明する点以外は実施の形態1或いは実施の形態2と同様である。まず、エッチングストッパ膜形成工程(S102)と、p−low−k膜形成工程(S104)の各工程の内容は実施の形態1と同様である。よって、図2(b)で示した状態から以下に説明する。
【0052】
図12は、図11のフローチャートに対応して実施される工程を表す工程断面図である。図12では、図11のキャップ膜形成工程(S106)とシリル化処理工程(S108)との繰り返し処理の内容を示している。
【0053】
図12(a)において、キャップ膜形成工程(S106)として、low−k膜220上に、プラズマCVD法を用いて、ポロジェン成分を含有するSiOCを主体とした絶縁材料を用いてキャップ膜230aを例えば20nmの厚さで形成する。これにより、low−k膜220表面全体にダメージ層10が形成される。
【0054】
図12(b)において、シリル化処理工程(S108)として、キャップ膜230aが形成された後に、薄いキャップ膜230aを介してlow−k膜220の表面部分をシリル化処理して、ダメージ層10を修復する。キャップ膜230aの膜厚が薄ければ薄いほど、キャップ膜230aを通過するシリル化ガスが増加し、シリル化処理の効果を高めることができる。
【0055】
図12(c)において、第2回目のキャップ膜形成工程(S106)として、キャップ膜230a上に、プラズマCVD法を用いて、ポロジェン成分を含有するSiOCを主体とした絶縁材料を用いてキャップ膜230bを例えば20nmの厚さで形成する。これにより、前回よりキャップ膜側に形成位置がずれて、キャップ膜230aの表面付近全面にダメージ層10が形成される。1回目のシリル化処理でlow−k膜220表面はメチル基が増え、C量が増加しているので、2回目のキャップ膜形成時にlow−k膜220が受けるダメージを抑制することができる。逆に、今度はキャップ膜230aにダメージ層10が形成される。但し、元々キャップ膜230aは、low−k膜220よりもC量が多いため、ダメージ層10が形成されるとしてもlow−k膜220よりダメージは少なくて済む。キャップ膜の積層回数を適宜調整することで、ダメージ層はlow−k膜220に形成されず、積層されたキャップ膜層内にとどめることができる。
【0056】
図12(d)において、第2回目のシリル化処理工程(S108)として、キャップ膜230bが形成された後に、薄いキャップ膜230bを介してキャップ膜230aとlow−k膜220の表面部分をシリル化処理して、ダメージ層10を修復する。キャップ膜230bの膜厚が薄ければ薄いほど、キャップ膜230bを通過するシリル化ガスが増加し、シリル化処理の効果を高めることができる。また、第2回目のシリル化処理によりさらにlow−k膜220の表面部分のプラズマ耐性を向上させることができる。
【0057】
以上のようにして、キャップ膜の形成とシリル化処理とを繰り返す。キャップ膜の形成とシリル化処理とを繰り返す回数は特に限定するものではなく、適宜設定すればよいが、少なくとも1回以上繰り返す。すなわち、キャップ膜形成とシリル化処理とを交互に少なくとも2回ずつ行なう。
【0058】
図13は、図11のフローチャートに対応して実施される工程を表す工程断面図である。図13では、図11の研磨工程(S126)後の状態を示している。
【0059】
次に、実施の形態1と同様に、レジスト塗布工程(S110)から研磨工程(S126)という一連の工程を実施する。これにより、図13に示すように、Cu膜260の表面と複数層のうちの最上層のキャップ膜230bの表面とが同一面となるように平坦化される。以上によりCu配線を形成することができる。なお図13の例では、キャップ膜230a,230bを残しているが、その一部分、例えばキャップ膜230bの形成時にダメージを受けた可能性のあるキャップ膜230aのキャップ膜230bとの界面近傍までを一緒に研磨除去しても構わない。
【0060】
実施の形態3でも、実施の形態2で説明したように、エッチングストッパ膜210の成膜(S102)からシリル化処理(S108)までの各工程を大気に晒されることなく真空雰囲気のまま実施するとより好適である。少なくともキャップ膜230の形成(S106)とその後のシリル化処理(S108)は、大気開放されることなく真空雰囲気のまま連続して処理されるとさらにより好適である。これにより、low−k膜220表面の酸化を抑制すると共にキャップ膜230aの形成時にダメージを受け親水性になったlow−k膜220上部のダメージ層10が大気から不必要に吸湿することを防げる。また、キャップ膜230bの形成時にダメージを受け親水性になったキャップ膜230aのダメージ層10が大気から不必要に吸湿することを防げる。その結果、シリル化で回復不可能となるようなダメージ層の出現を防げる。すなわち、シリル化処理(S108)による修復効果を向上させることができる。
【0061】
実施の形態4.
上述した各実施の形態では、SiOCを主体としたキャップ膜230を形成した後にシリル化処理を行なうことで、キャップ膜230表面が疎水化されることになる。その後、反射防止膜232を例えばスピンコート法により成膜したとき、或いは反射防止膜を介さずフォトレジスト膜234を直接塗布したとき、上述したようにシリル化ガスによってキャップ膜230表面が疎水化されているため、表面にレジストが塗布され難い。そのため例えば膜厚にばらつきが発生し、その結果、高精度のリソグラフィができない場合が起こり得る。そこで、実施の形態4では、1層または積層されたキャップ膜230上に親水性の表面をもつ親水性膜を形成する場合について説明する。
【0062】
図14は、実施の形態4における半導体装置の製造方法の要部を表すフローチャートである。図14において、実施の形態4の半導体装置の製造方法では、シリル化処理工程(S108)とレジスト塗布工程(S110)の間に、親水性膜形成工程(S109)を追加した点以外は図1と同様である。また、図14における各工程の内容は、以下に説明する点以外は実施の形態1と同様である。まず、エッチングストッパ膜形成工程(S102)からシリル化処理(S108)までの各工程の内容は実施の形態1と同様である。よって、図2(d)で示した状態から以下に説明する。
【0063】
図15は、図14のフローチャートに対応して実施される工程を表す工程断面図である。図15では、図14の親水性膜形成工程(S109)とレジスト塗布工程(S110)の内容を示している。
【0064】
図15(a)において、親水性膜形成工程(S109)として、キャップ膜230上に、例えばTEOS(テトラエチルオキシシラン)と酸素(O2)ガスを用いたプラズマCVDにより、SiO2を主体とした絶縁材料を用いて親水性膜231を例えば20nmの厚さで形成する。親水性膜231として、シリル化処理後のキャップ膜230よりも親水性のSiO2膜を形成することで、露出する最上層の膜表面をシリル化処理後のキャップ膜表面よりも親水性にすることができる。
【0065】
図15(b)において、レジスト塗布工程(S110)として、親水性膜231上に反射防止膜232を塗布し、反射防止膜232上にフォトレジスト材を塗布してフォトレジスト膜234を形成する。以上のように、実施の形態4では、キャップ膜230の上層に親水性の表面をもつSiO2膜を形成するため、レジスト塗布工程(S110)において親水性膜231上に反射防止膜232やフォトレジスト膜234を均一に成膜することができる。そして、レジスト塗布工程(S110)から研磨工程(S126)という一連の工程を実施の形態1と同様に実施することで、図9に示すように所望の半導体装置のCu配線を得ることができる。また、研磨工程(S126)においては、比誘電率kがキャップ膜230より高い親水性膜231も同時に研磨除去すると好適である。
【0066】
上述した例では、実施の形態1で説明したように1層のキャップ膜230を形成したが、実施の形態3で説明したように複数層が積層されたキャップ膜を形成してもよい。かかる場合には、親水性膜とその下層で親水性膜形成時のダメージ層が残った最上層のキャップ膜も同時に研磨除去することでキャップ膜内のダメージ層も除去できる。或いは、1層または積層されたキャップ膜に対し、その膜厚が若干薄くなる程度にダメージを受けた可能性のある表面側の一部を一緒に研磨除去しても構わない。
【0067】
実施の形態4でも、実施の形態2で説明したように、エッチングストッパ膜210の成膜(S102)からシリル化処理(S108)までの各工程を大気に晒されることなく真空雰囲気のまま実施するとより好適である。少なくともキャップ膜230の形成(S106)とその後のシリル化処理(S108)は、大気開放されることなく真空雰囲気のまま連続して処理されるとさらにより好適である。これにより、low−k膜220表面の酸化を抑制すると共にキャップ膜230の形成時にダメージを受け親水性になったlow−k膜220上部のダメージ層10が大気から不必要に吸湿することを防げる。
【0068】
以上の説明において、上記各実施の形態における配線層の材料として、Cu以外に、Cu−Sn合金、Cu−Ti合金、Cu−Al合金等の、半導体産業で用いられるCuを主成分とする材料を用いても同様の効果が得られる。
【0069】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、上述した例では、シングルダマシン法により一層分の配線層を形成する場合について説明したが、デュアルダマシン法により配線とヴィアプラグとを同時に形成する場合の主たる絶縁膜となるlow−k膜とlow−k膜上に位置することになるキャップ膜とについても同様に成り立つ。
【0070】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【0071】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
【0072】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【0073】
10 ダメージ層、20 TMSDMAガス、150,152 開口部、200,300 基板、220 low−k膜、230 キャップ膜、231 親水性膜、232 反射防止膜、234 レジスト膜、240 バリアメタル膜、260 Cu膜
【特許請求の範囲】
【請求項1】
基体上に絶縁膜を形成する工程と、
前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程と、
前記キャップ膜を形成した後、前記キャップ膜を介して前記キャップ膜の下層のシリル化処理を行なう工程と、
前記シリル化処理の後に、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程と、
前記開口部に導電性材料を堆積させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記キャップ膜は真空雰囲気内で形成され、
前記キャップ膜を形成した後、大気に晒されずに前記シリル化処理が行なわれることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記キャップ膜は、前記絶縁膜よりも炭素(C)量が多い材料が用いられることを特徴とする請求項1又は2記載の半導体装置の製造方法。
【請求項4】
前記キャップ膜の形成と前記シリル化処理とを交互に繰り返すことを特徴とする請求項1〜3いずれか記載の半導体装置の製造方法。
【請求項5】
前記開口部を形成する前に、前記シリル化処理が行なわれた前記キャップ膜上に前記シリル化処理後のキャップ膜よりも親水性の親水性膜を形成する工程と、
前記親水性膜上に前記開口部を形成する際のエッチングのマスクとなるレジストを塗布する工程と、
をさらに備えたことを特徴とする請求項1〜4いずれか記載の半導体装置の製造方法。
【請求項1】
基体上に絶縁膜を形成する工程と、
前記絶縁膜上に絶縁材料を用いたキャップ膜を形成する工程と、
前記キャップ膜を形成した後、前記キャップ膜を介して前記キャップ膜の下層のシリル化処理を行なう工程と、
前記シリル化処理の後に、エッチング法を用いて、前記キャップ膜上から前記絶縁膜内へと続く開口部を形成する工程と、
前記開口部に導電性材料を堆積させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記キャップ膜は真空雰囲気内で形成され、
前記キャップ膜を形成した後、大気に晒されずに前記シリル化処理が行なわれることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記キャップ膜は、前記絶縁膜よりも炭素(C)量が多い材料が用いられることを特徴とする請求項1又は2記載の半導体装置の製造方法。
【請求項4】
前記キャップ膜の形成と前記シリル化処理とを交互に繰り返すことを特徴とする請求項1〜3いずれか記載の半導体装置の製造方法。
【請求項5】
前記開口部を形成する前に、前記シリル化処理が行なわれた前記キャップ膜上に前記シリル化処理後のキャップ膜よりも親水性の親水性膜を形成する工程と、
前記親水性膜上に前記開口部を形成する際のエッチングのマスクとなるレジストを塗布する工程と、
をさらに備えたことを特徴とする請求項1〜4いずれか記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−287655(P2010−287655A)
【公開日】平成22年12月24日(2010.12.24)
【国際特許分類】
【出願番号】特願2009−139065(P2009−139065)
【出願日】平成21年6月10日(2009.6.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年12月24日(2010.12.24)
【国際特許分類】
【出願日】平成21年6月10日(2009.6.10)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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