【課題】１画素に複数の副画素を設けることにより視野角特性を向上させた表示装置を提
供することを課題とする。又は、複数の副画素を設けた場合であっても開口率の低下を抑
制する表示装置を提供することを課題とする。
【解決手段】第１の副画素、第２の副画素及び第３の副画素を有する画素と、走査線と、
信号線と、第１の容量配線と、第２の容量配線と、第３の容量配線とを設け、第１の副画
素〜第３の副画素にそれぞれ、第１の容量素子〜第３の容量素子の一方の電極及び第１の
容量配線〜第３の容量配線に電気的に接続する画素電極とを設け、第１の容量配線及び第
２の容量配線の電位を変化させ、第３の容量配線の電位を概略一定に保持する構成とする
。

【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタと、第１乃至第４の容量素子と、第１乃至第４の画素電極と、を有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の画素電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の画素電極と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３の画素電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第４の画素電極と電気的に接続され、
前記第１の容量素子の第１の電極は、第４の配線と電気的に接続され、
前記第２の容量素子の第１の電極は、第５の配線と電気的に接続され、
前記第３の容量素子の第１の電極は、第６の配線と電気的に接続され、
前記第４の容量素子の第１の電極は、前記第４の配線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１の画素電極と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２の画素電極と電気的に接続され、
前記第３の容量素子の第２の電極は、前記第３の画素電極と電気的に接続され、
前記第４の容量素子の第２の電極は、前記第４の画素電極と電気的に接続されることを特徴とする半導体装置。
【請求項２】
第１乃至第５のトランジスタと、第１乃至第５の容量素子と、第１乃至第５の画素電極と、を有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第５のトランジスタのゲートは、第７の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の画素電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の画素電極と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３の画素電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第４の画素電極と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第５の画素電極と電気的に接続され、
前記第１の容量素子の第１の電極は、第４の配線と電気的に接続され、
前記第２の容量素子の第１の電極は、第５の配線と電気的に接続され、
前記第３の容量素子の第１の電極は、第６の配線と電気的に接続され、
前記第４の容量素子の第１の電極は、前記第４の配線と電気的に接続され、
前記第５の容量素子の第１の電極は、前記第５の配線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１の画素電極と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２の画素電極と電気的に接続され、
前記第３の容量素子の第２の電極は、前記第３の画素電極と電気的に接続され、
前記第４の容量素子の第２の電極は、前記第４の画素電極と電気的に接続され、
前記第５の容量素子の第２の電極は、前記第５の画素電極と電気的に接続されることを特徴とする半導体装置。
【請求項３】
第１乃至第６のトランジスタと、第１乃至第６の容量素子と、第１乃至第６の画素電極と、を有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第５のトランジスタのゲートは、第７の配線と電気的に接続され、
前記第６のトランジスタのゲートは、前記第７の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の画素電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の画素電極と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３の画素電極と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第４の画素電極と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第５の画素電極と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第６の画素電極と電気的に接続され、
前記第１の容量素子の第１の電極は、第４の配線と電気的に接続され、
前記第２の容量素子の第１の電極は、第５の配線と電気的に接続され、
前記第３の容量素子の第１の電極は、第６の配線と電気的に接続され、
前記第４の容量素子の第１の電極は、前記第４の配線と電気的に接続され、
前記第５の容量素子の第１の電極は、前記第５の配線と電気的に接続され、
前記第６の容量素子の第１の電極は、前記第６の配線と電気的に接続され、
前記第１の容量素子の第２の電極は、前記第１の画素電極と電気的に接続され、
前記第２の容量素子の第２の電極は、前記第２の画素電極と電気的に接続され、
前記第３の容量素子の第２の電極は、前記第３の画素電極と電気的に接続され、
前記第４の容量素子の第２の電極は、前記第４の画素電極と電気的に接続され、
前記第５の容量素子の第２の電極は、前記第５の画素電極と電気的に接続され、
前記第６の容量素子の第２の電極は、前記第６の画素電極と電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第３の容量素子の容量値は、前記第１の容量素子の容量値又は前記第２の容量素子の容量値と異なる値を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第３のトランジスタのチャネル長は、前記第１のトランジスタチャネル長又は前記第２のトランジスタのチャネル長と異なる値を有することを特徴とする半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【図５７】

【図５８】

【図５９】

【図６０】

【図６１】

【図６２】

【図６３】

【図６４】

【図６５】

【図６６】

【図６７】

【図６８】

【図６９】

【図７０】

【図７１】

【図７２】

【図７３】

【図７４】

【図７５】

【図７６】

【図７７】

【図７８】

【図７９】

【図８０】

【図８１】

【図８２】

【図８３】

【図８４】

【図８５】

【公開番号】特開２０１３−５４３６６（Ｐ２０１３−５４３６６Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１２−２２８６３０（Ｐ２０１２−２２８６３０）
【出願日】平成２４年１０月１６日（２０１２．１０．１６）
【分割の表示】特願２００７−１３２０６７（Ｐ２００７−１３２０６７）の分割
【原出願日】平成１９年５月１７日（２００７．５．１７）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】