半導体記憶装置
【課題】簡便な方法で書き込みが可能であり、しきい値特性の不安定性に対応した酸化物半導体を用いた半導体記憶装置を提供する。
【解決手段】酸化物半導体を用いた薄膜トランジスタが紫外線照射する事でしきい値シフトする特性を有していることを利用して半導体記憶装置とする。読み取り電圧を紫外線未照射のしきい値と照射後のしきい値の間に設定して読み取ることができる。初期特性におけるしきい値特性の制御にはバックゲートを備えることや２個の薄膜トランジスタを用いることで解決する。
【解決手段】酸化物半導体を用いた薄膜トランジスタが紫外線照射する事でしきい値シフトする特性を有していることを利用して半導体記憶装置とする。読み取り電圧を紫外線未照射のしきい値と照射後のしきい値の間に設定して読み取ることができる。初期特性におけるしきい値特性の制御にはバックゲートを備えることや２個の薄膜トランジスタを用いることで解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶回路に関する発明である。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表される表示装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてアモルファスシリコンや低温結晶化シリコンなどのシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目をされている。
【０００３】
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至特許文献３）。
【０００４】
一方、薄膜トランジスタを利用した記憶装置がＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ），ＩＤタグ、ＩＣタグ、無線タグ、電子タグ、無線チップなどの様々な名称を有する半導体装置に応用されている。この半導体装置で個々の対象物、製品に個体認識番号（つまり、Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ：ＩＤ）を与え、各工程等で無線読み取り装置との間で無線交信する事で、その対象物を特定し、履歴等と照合、生産管理、在庫管理、商品管理等様々な分野に利用するものである。これらの半導体装置の多くは、シリコンなどの半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップと記す）とアンテナを有し、当該ＩＣチップは記憶装置、無線回路や制御回路等から構成されている。記憶装置に関しては、生産するＩＣチップ毎の認識番号を生産時に一度だけ書けば良く、後は工程毎にその認識番号と対応する情報を管理システム側に持つ方式と、ＩＣチップは生産時だけでなく、工程毎の情報をＩＣチップ側に書き込む、又は書き直す方式がある。一度だけ書き込む方法に有機メモリを用いた例や、半導体プロセスの露光工程で行うマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の例がある。また酸化物半導体を用いた薄膜トランジスタに紫外線を照射した時の特性を利用したメモリ素子を利用した例もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００６−１６５５２９号公報
【特許文献４】特開２００５−２６８７７４号公報
【特許文献５】特開２００７−１３１１６号公報
【特許文献６】特開２００９−１８２１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、マスクＲＯＭの方式で行って作成しても、比較的製造工程が複雑であり、大きな費用を要する事が多い。マスクＲＯＭの場合には、識別に用いる記憶素子部分に使用されるトランジスタや容量部に接続する回路パターンに識別番号に従って接続部と切断部を形成するものである。その為にはＩＣチップの製造工程の段階で特殊なフォトマスクや露光装置を利用しなければならない。例えば、基板上に作成したＩＣチップ回路一つ一つに異なった識別番号を印字するために、電子ビーム露光装置を用い、各チップのデータをホストコンピューターから送り、それに基づいて電子ビームのスキャンパターンを変えなくてはならない。つまりフォトマスクを製造する時の工程を行う必要があり、高価な装置を必要とすると共に非常に加工時間を要するスループットの悪い工程となっている。この他には、電子ビーム露光装置を使わない方法としてフォトマスク上に識別番号毎のパターンを予め作成しておくものである。基板は、スリットでフォトマスクにおける所望の識別番号の部分のみを開口したスリットから露光され、ＩＣチップパターンが形成される。次のＩＣチップパターンには、それに対応する次の識別番号のフォトマスク部分に移動し露光する。つまり、ＩＣチップパターンの数だけマスク移動、露光を繰り返さなければならない。他にレーザを用いて行う方法もあるが、いずれにしろ、複雑な工程と高価な装置を要するものであった。
【０００７】
一方、有機メモリは、有機薄膜を上部電極と下部電極で挟む事で形成される。ＩＣチップの製造工程終了後に有機メモリの回路パターンに電界を印加し、有機薄膜を電気的に短絡させて、電極間の接続を形成するものである。絶縁部と導通部のパターンから識別番号を形成するものである。識別番号の形成には電極と接触する特殊なプローバーが必要となる。
【０００８】
また、マスクＲＯＭの方式や有機メモリのいずれの方式でも、ＩＣチップ毎に識別番号の製造時の問題があるだけではなく、商品として生産管理、在庫管理、商品管理等に使用された後、ＩＣチップの残された情報の消去が難しかった。マスクＲＯＭで作成したときには、既に回路パターンとしてフォトリソ工程で形成されているので、それを消去する手段はなかった。有機メモリにしても書き込みのための特殊なプローバーなどの装置が必要であり、使用者が簡単に消去の作業ができるものではなかった。
【０００９】
一方、酸化物半導体を用いた薄膜トランジスタを用いた場合には、紫外線を照射する事で薄膜トランジスタの特性がマイナス側に容易に移動する事を記憶装置に利用するものである。しかしながら、薄膜トランジスタの照射前の電気特性においてもゲート電圧が０ボルトにおいてソースとドレイン間に電流が容易に生じる、いわゆるノーマリーオンの特性になりやすかった。このような特性では、紫外線照射において更にしきい値のマイナスシフトが生じたとしても記憶装置として使うのは困難であった。
【００１０】
このような問題に鑑み本発明の一形態は、半導体記憶装置をより少ないプロセスで安価に製造することができる。使用後においては、半導体記憶装置内に残る記憶を容易に消去することができる薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
発明の一つは、
薄膜トランジスタと、
第１の方向に延在するワード線と、
第２の方向に延在するビット線とからなり、
前記薄膜トランジスタは、第１のゲート電極層、第１の絶縁層、チャネル層、ソース電極層、ドレイン電極層を有し、前記チャネル層は酸化物半導体からなり、
前記チャネル層には第２の絶縁層が接して設けられ、
前記第２絶縁層には第２のゲート電極層が接して設けられており、
前記ワード線は前記第１のゲート電極層と接続し、
前記ビット線は前記ソース電極層と接続し、
読み取り電圧を前記ワード線に印加した時に、
前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みを受けた前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間における第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値より大きい事が特徴とする半導体記憶装置である。
【００１２】
上記の発明において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置である。
【００１３】
上記の発明において、
前記読み取り回路は、
電源と
第２の薄膜トランジスタとからなり、
前記第２の薄膜トランジスタの第１のソース電極層は電源と接続し、
前記第２の薄膜トランジスタの第２のドレイン電極層は前記ソース電極層と接続しており、
前記読み取り回路は、第２のドレイン電極層と前記ソース電極層の間の電位を測定する手段を有している事を特徴とする半導体記憶装置である。
【００１４】
上記の発明において、
前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値において、
前記読み取り電圧は、前記第２のしきい値より大きく、前記第１のしきい値より小さい事を特徴とする半導体記憶装置である。
【００１５】
発明の一つは、
第１の薄膜トランジスタと、
第２の薄膜トランジスタと、
第１の方向に延在するビット線と、
第２の方向に延在するワード線とからなり、
前記第２の薄膜トランジスタは酸化物半導体層からなる第２のチャネル層、第２のゲート電極層、第２のソース電極層、第２のドレイン電極層からなり、
前記第１の薄膜トランジスタは第１のチャネル層、第１の絶縁層、第１のゲート電極層、第１のソース電極層、第１のドレイン電極層を有し、
前記第１のゲート電極層と前記第２のゲート電極層は前記ワード線と接続し、
前記第１のソース電極層は前記ビット線と接続し、前記第１のドレイン電極層は前記第２のソース電極層と接続し、
読み取り電圧を前記ワード線に印加した時に、
前記第２の薄膜トランジスタは、前記第２のソース電極層と第２のドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みのある前記第２の薄膜トランジスタは前記第２のソース電極層と前記第２のドレイン電極層間において第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値電流より大きい事が特徴とする半導体記憶装置である。
【００１６】
上記発明において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置である。
【００１７】
上記発明において、
前記読み取り回路は、
電源と、
第３の薄膜トランジスタとからなり、
前記第３の薄膜トランジスタの第３のソース電極層は電源と接続し、
第３のドレイン電極層は前記第１のソース電極層と接続しており、
前記読み取り回路は、第３のドレイン電極層と前記第１のソース電極層の間の電位を測定する手段を有する事を特徴とする半導体記憶装置である。
【００１８】
上記の発明において、
前記第２薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記第２の薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値と、
前記第１の薄膜トランジスタが有するＩｄ−Ｖｇ特性
において、
前記読み取り電圧は、前記第３のしきい値及び前記第２のしきい値より大きく、前記第１のしきい値より小さい事を特徴とする半導体記憶装置である。
【発明の効果】
【００１９】
本発明により、以下のような効果を期待できる。第１に、フォトリソ工程によりコンタクトの形成を行ったＭＲＯＭよりも早い書き込みが可能であり、小面積化が期待できる。酸化物半導体を活性層に用いた基板に対して、所望部分に簡単な設備で紫外線を照射してデータの書き込みができるので簡便な工程での書き込みが可能である。第２には、ＭＲＯＭ製造の際には、書き込みにフォトマスクを利用したフォトレジスト工程を経たが、紫外線を利用した本発明は安価な製造になる。第３に使用現場での追加のデータ書き込みが可能である。第４に、最終的にはデータの一括消去が可能であるので、本発明を用いたＩＣチップを破棄する段階で、書き込みデータを持ったまま処分される事がない。ＭＲＯＭよりもセキュリィティの面で安全性が高い。第５に、書き込み回路が不要であるために小面積な製品の製造が可能である。
【００２０】
酸化物半導体を活性層に用いた薄膜トランジスタに本発明では、活性層に接して更に電極を設ける事で、しきい値の安定した特性が得られるようになった。更に酸化物半導体層を有した薄膜トランジスタのソース部と極性の反対の薄膜トランジスタのドレイン部を接続することで、酸化物半導体層を有した薄膜トランジスタのしきい値が不安定であるという弱点を十分に補うデバイスができ、信頼性の確保が必須な半導体記憶装置を得ることができた。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様である薄膜トランジスタとその作製方法を説明する図
【図２】本発明の一態様である記憶セルアレイ
【図３】本発明の一態様である記憶セルアレイへのデータ書き込み方法を説明する図
【図４】本発明の一態様である薄膜トランジスタの電気特性を説明する図
【図５】本発明の一態様である記憶セルアレイのデータを説明する図
【図６】本発明の一態様である周辺回路付きの記憶セルアレイにてデータ読み出しについて説明する図
【図７】本発明の一態様の記憶セルアレイのデータ消去方法を説明する図
【図８】本発明の一態様の記憶セルアレイの消去データを説明する図
【図９】本発明の一様態の薄膜トランジスタとその作製方法を説明する図
【図１０】本発明の一態様の記憶セルアレイ
【図１１】本発明の記憶セルアレイへのデータ書き込み方法を説明する図
【図１２】本発明の一態様である薄膜トランジスタの電気特性を説明する図
【図１３】本発明の一態様である周辺回路付きの記憶セルアレイにてデータ読み出しについて説明する図
【図１４】本発明の一態様である記憶セルアレイの動作を説明する図
【図１５】記憶セルアレイを適用した記憶モジュールの図
【図１６】ＲＦＩＤタグを説明する図
【図１７】ＲＦＩＤタグを説明する図
【図１８】ＲＦＩＤタグの使用例を説明する図
【図１９】しきい値変化を説明する図
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００２３】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２４】
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。
【００２５】
（実施の形態１）
本実施の形態は、本発明の一態様である半導体記憶装置について説明する。
【００２６】
図１の薄膜トランジスタで説明するならば、絶縁性の表面を有する基板上にゲート電極層１１を形成し、その上にゲート絶縁層１２を形成する。その上に酸化物半導体層１４を形成し、その酸化物半導体層のソース部にソース電極層１５ａ、ドレイン部にドレイン電極層１５ｂを形成する。次に酸化物絶縁層１６を形成した後にバックゲート電極層１９を形成する。つまり、ゲート絶縁層、ゲート電極層を形成する反対側の半導体層の面に酸化物絶縁層とバックゲート電極層を形成するものである。ゲート電極層が半導体層に対して電界を与えて半導体層のスイッチングを司るのに対して、バックゲート電極層では、その裏面の保護と共に不安定なしきい値の制御を行う為のものとして利用される。酸化物半導体を活性層に用いた薄膜トランジスタは、水分、ヒドロキシル基、又は水素などが不純物として働き、しきい値シフトなどを起こしやすい。それを防止するためにバックゲート電極層を設けている。
【００２７】
ここで、薄膜トランジスタにおけるソース電極層とドレイン電極層は、いずれも半導体層に接続するものであり、ゲート電極層に電圧が印加された時にソース電極層とドレイン電極層の間に電位差に応じて電流を流す。ここでは、薄膜トランジスタの構造を説明する場合に、ソース電極層とドレイン電極層と呼称する。薄膜トランジスタの駆動の中では、ソース電極層とドレイン電極層の呼称は他との接続関係のみを示しており、電流の向きを特定するものではない。ソース電極層及びドレイン電極層の一方と他方と呼称する方法もあるが、こうした呼称の仕方による意味の差は特にない。
【００２８】
従ってバックゲート電極層付きの薄膜トランジスタは、図１ではボトムゲート型の薄膜トランジスタによる場合の図面を示しているが、これに限らずトップゲート型薄膜トランジスタに対しても同様の技術は適用可能である。その時には基板側より、バックゲート電極層）、酸化物絶縁層、チャネル層、ゲート絶縁層、ゲート電極層、ソース電極層及びドレイン電極層の順に構成される。ここで、ゲート電極層１１がバックゲートの機能を有し、バックゲート電極層１９が酸化物半導体層１４に電界を与え半導体層のスィッチングを制御しても構わない。ゲート電極層１１及びバックゲート電極層１９の双方が酸化物半導体層１４に電界を与え， 半導体層のスィッチングを制御しても構わない。
【００２９】
図１を用いてプロセスの順を追ってバックゲート電極層付きの酸化物半導体を有する薄膜トランジスタについて説明する。
絶縁表面を有する基板１０に使用することができる基板に大きな制限はないが、少な
くとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウム
ホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【００３０】
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が６３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
【００３１】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
【００３２】
図１（Ａ）には記されていないが、下地層となる絶縁層を基板１０とゲート電極層１１との間に設けてもよい。下地層は、基板１０からの不純物元素の拡散を防止する機能があり、窒化珪素層、酸化珪素層、窒化酸化珪素層、又は酸化窒化珪素層から選ばれた一又は複数の層による積層構造により形成することができる。
【００３３】
また、ゲート電極層１１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。２層の積層構造としては、例えば、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層の積層構造、窒化チタン層とモリブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との２層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムと珪素の合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
【００３４】
次いで、ゲート電極層１１上にゲート絶縁層１２を形成する。
【００３５】
ゲート絶縁層１２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層から選ばれた層を単層で又は一種または複数種の層を積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素、窒素又は窒素酸化物を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層１２の膜厚は、１０ｎｍ以上３００ｎｍ以下とし、積層の場合は、例えば、膜厚５ｎｍ以上１５０ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上１５０ｎｍ以下の第２のゲート絶縁層の積層とする。
【００３６】
本実施の形態では、ゲート絶縁層１２としてプラズマＣＶＤ法により膜厚１００ｎｍ
以下の酸化窒化珪素層を形成する。
【００３７】
次いで、ゲート絶縁層１２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層１３を形成する。
【００３８】
なお、酸化物半導体層１３をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１２の表面に付着しているゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを用いてもよい。
【００３９】
酸化物半導体層１３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層を用いる。本実施の形態では、酸化物半導体層１３としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体層１３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
【００４０】
酸化物半導体層１３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ］の組成比を有するターゲットを用いることもできる。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜となる。
【００４１】
酸化物半導体層１３を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
【００４２】
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化物半導体層を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプに液体窒素、液体水素などを用いたコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００４３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
【００４４】
次いで、酸化物半導体層１３を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００４５】
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層１４を得る。
【００４６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００４７】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００４８】
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００４９】
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層は結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【００５０】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体層１３に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【００５１】
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上に保護絶縁層を形成した後、のいずれで行っても良い。
【００５２】
また、ゲート絶縁層１２にコンタクトホールを形成する場合、その工程は酸化物半導体層１３に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
【００５３】
なお、ここでの酸化物半導体層のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
【００５４】
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
【００５５】
次いで、ゲート絶縁層１２、及び酸化物半導体層１３上に、導電層を形成する。導電層をスパッタ法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金層等が挙げられる。導電層には、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を含んでもよい。また、導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム層上にチタン層を積層する２層構造、Ｔｉ層と、そのＴｉ層上に重ねてアルミニウム層を積層し、さらにその上にＴｉ層を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた層、合金層、もしくは窒化層を用いてもよい。
【００５６】
導電層形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電層に持たせることが好ましい。
【００５７】
第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１５ａ、ドレイン電極層１５ｂを形成した後、レジストマスクを除去する。
【００５８】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１４上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
【００５９】
なお、導電層のエッチングの際に、酸化物半導体層１４は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
【００６０】
本実施の形態では、導電層としてＴｉ層を用いて、酸化物半導体層１４にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
【００６１】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層１４は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層１５ａ、ドレイン電極層１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００６２】
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成してもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための金属層は、連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
【００６３】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及びドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。
【００６４】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【００６５】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【００６６】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁層となる酸化物絶縁層１６を形成する。
【００６７】
酸化物絶縁層１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁層１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層１６に水素が含まれると、その水素が酸化物半導体層へ侵入し、又は水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体層の酸化物絶縁層１６と接する部分（バックチャネル）が低抵抗化（ｎチャネル型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【００６８】
本実施の形態では、酸化物絶縁層１６として膜厚２００ｎｍの酸化珪素層をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素層のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層１６には、水分や、水素イオンや、ＯＨ−などの不純物が含まれず、これらが外部から侵入することをブロックする無機絶縁層が用いられる。代表的には酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などが用いられる。
【００６９】
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１６を成膜することが好ましい。酸化物半導体層１３及び酸化物絶縁層１６に水素、水酸基又は水分が含まれないようにするためである。
【００７０】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室では、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層１６に含まれる不純物の濃度を低減できる。
【００７１】
酸化物絶縁層１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
【００７２】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層１６と接した状態で加熱される。
【００７３】
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層１１と重なるチャネル形成領域１７はＩ型となり、ソース電極層１５ａに重なる高抵抗ソース領域１８ａと、ドレイン電極層１５ｂに重なる高抵抗ドレイン領域１８ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタが形成される（図１（Ｄ）参照）。
【００７４】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる。また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、この加熱処理によって、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
【００７５】
なお、ドレイン電極層１５ｂ（及びソース電極層１５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域１８ｂ（又は高抵抗ソース領域１８ａ）を形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域１８ｂを形成することで、ドレイン電極層１５ｂから高抵抗ドレイン領域１８ｂ、チャネル形成領域１７にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層１５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層１１とドレイン電極層１５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
【００７６】
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁層に近い領域はＩ型とすることもできる。
【００７７】
酸化物絶縁層１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素層を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁層を用い、窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、窒化酸化アルミニウム層などを用いる。
【００７８】
次いで、図１（Ｃ）に示すように、酸化物絶縁層１６上に、水分、ヒドロキシ基、或いは水素を、吸蔵または吸着しやすい特性を有する金属を１つまたは複数用いて導電層を形成した後、導電層をパターニングすることで、酸化物半導体層１４と重なる位置にバックゲート電極層１９を形成する。本発明の一形態では、活性層に対して紫外線照射を行いデータの書き込みを行う為に、紫外線を透過するＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）を用いている。バックゲート電極層には、これだけに限らず、一般的な金属薄層の一部をエッチング除去した開口部を設けてもよい。開口部は酸化物半導体層のチャンネル部に対応する位置に設ける必要がある。但し、チャンネル部の全て開口する必要はない。そうすればバックゲートとしての機能を保ちつつ、開口部から紫外線を透過する事ができるために、酸化物半導体層にバックゲート越しに紫外線照射が可能となる。
【００７９】
次いで、バックゲート電極層１９を形成した後、該バックゲート電極層１９が露出した状態で、減圧雰囲気下または不活性ガス雰囲気下において加熱処理を行うことで、バックゲート電極層１９の表面や内部に吸着されている水分や酸素などを取り除く活性化処理を行う。
【００８０】
上記活性化処理を行うことで、酸化物半導体層１４内、ゲート絶縁層１２内、酸化物半導体層１４とゲート絶縁層１２の界面とその近傍、或いは、酸化物半導体層１４と酸化物絶縁層１６の界面とその近傍、などに存在する、水分、ヒドロキシ基、または水素などの不純物が、活性化されたバックゲート電極１９に吸蔵或いは吸着されるため、上記不純物がトランジスタの特性の劣化に繋がるのを防ぐことができる。また、水分、ヒドロキシ基、水素などの脱離により、酸化物半導体層１４のキャリア濃度を増加させ、ホール移動度を高めることが出来る。
【００８１】
また、半導体装置の置かれている雰囲気中に含まれる水分、水素などの不純物が、酸化物半導体層１４内に取り込まれるのを防ぐことが出来る。本実施の形態では、ターボ分子ポンプなどの排気手段により処理室内を５×１０−３Ｐａ以下、好ましくは１０−５Ｐａ以下の真空度となるような減圧雰囲気に保ち、温度を４００℃、基板温度が上記温度に達した状態で１０分間、加熱処理を行う。
【００８２】
なお、活性化のための加熱処理は、酸化物半導体層１４が酸化物絶縁層１６と接した状態で行われる。そのため、酸化物半導体層１４の酸化物絶縁層１６と接する領域が、均一に高抵抗化するため、薄膜トランジスタの電気的特性のばらつきを軽減することができる。
【００８３】
なお、図１（Ｅ）では、バックゲート電極層１９が酸化物半導体層１４一致している場合を例示しているが、本発明はこの構成に限定されない。バックゲート電極層１９が酸化物半導体層１４全体を完全に覆うことで、酸化物半導体層１４中の不純物を低減するという効果は高くなる。しかし、酸化物半導体層１４の少なくともチャネル形成領域となる部分全体、或いはその一部が、バックゲート電極層１９と重なることでも、上記効果は得られる。
【００８４】
また、バックゲート電極層１９は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極層１９には、ゲート電極層１１と同じ高さの電位が与えられていても良いし、グランドなどの固定電位が与えられていても良い。バックゲート電極層１９に与える電位の高さを制御することで、薄膜トランジスタの閾値電圧を制御することができる。このようにバックゲートを設ける事により、酸化物半導体を用いた薄膜トランジスタのしきい値を初期状態（紫外線照射前）おいてマイナス側にシフトすることなく、ゲート電圧０ボルトにおいてオフ状態を安定に維持することができる。
【００８５】
このようなバックゲート付きの酸化物半導体を活性層に持つ薄膜トランジスタを使って図２に示したような記憶セルアレイを作成する。図２には４ビットの例を示すが、記憶セルアレイはこれに限らず、大ビット数のものであって構わない。一方向（図２における左右方向）に延在する第１ワード線１０１，第２ワード線１０２と、他の方向（図２における上下方向）に延在する第１ビット線１０５，第２ビット線１０６から成り立ち、ワード線とビット線はゲート絶縁層を間に挟み直交している。第１ワード線１０１と第１ビット線１０５により決められた部分を第１ビット１１４、第１ワード線１０１と第２ビット線１０６により決められた場所を第２ビット１１５、第２ワード線１０２と第１ビット線１０５により決まる場所を第３ビット１１６、第２ワード線１０２と第２ビット線１０６により決まる場所を第４ビット１１７と呼び４ビットの記憶セルアレイのデータの書き込み、読み出しなどを説明する際に用いる事にする。第１ビット１１４には第１薄膜トランジスタ１１０が配置している。第１薄膜トランジスタ１１０のゲート電極は、第１ワード線１０１と電気的に接続し、ソース電極は第１ビット線１０５と電気的に接続している。また第２ビット１１５の第２薄膜トランジスタ１１１のゲート電極層は第１ワード線１０１と電気的に接続し、ソース電極は第２ビット線１０６と接続している。なお、第１薄膜トランジスタのドレイン部は図２ではグランド１２０に接続されている。この部分の接続に関してはこれに限らず、薄膜トランジスタの特性により、接続関係は異なり、所定の電位や信号を持つ場合もある。記憶セルアレイは、異なる方向を持つワード線とビット線がこのように直交し、その交点に薄膜トランジスタを配置する形体をとなる。
【００８６】
記憶セルアレイに紫外線照射してのデータの書き込みについて図３を用いて説明する。図２で説明した部分については図２と同様の番号を配している。紫外線によるデータの書き込みを第１ビットの第１薄膜トランジスタ１１０と第４ビットの第４薄膜トランジスタ１１３について行う。その時に第２ビットの第２薄膜トランジスタ１１１には第１マスク２００が配置されている。同様に第２ワード線１０２と第１ビット線１０５と接続している第３ビットの第３薄膜トランジスタ１１２には第２マスク２０１が配置されている。マスクには、紫外線を透過しない材料が用いられている。クロム、酸化クロムの金属薄膜の積層物が遮光体として設けられたフォトマスクガラスを記憶セルアレイの上に置くことで薄膜トランジスタを遮光することができる。金属薄膜としては、その他にアルミニウム、金、チタン、タングステンなどを用いることができる。それだけでなく、スクリーン印刷やインクジェットを用いて、所望の薄膜トランジスタの上に黒色インク、銀ペースト、金ペースト、カーボンペーストなど有機物や無機顔料などを用いる事ができる。マスク材料は４００ｎｍ以下の波長の紫外線を５％以下、望ましくは０．５％以下の透過率まで遮光することが望ましい。材料によっても必要とする厚さは異なるが、金属薄膜であれば２００ｎｍあれば十分であり、印刷法であれば１０〜５０ミクロンが十分な厚さとなる。また、マスクの形状については図２には正方形となっているが、それに限らず丸型でも三角でもよい。少なくとも薄膜トランジスタのチャネル部、通常であれば半導体層全体を遮光することが望ましい。
【００８７】
マスクが所望の薄膜トランジスタに形成されたら記憶セルアレイに紫外線２１０、２１１の照射を行う。図３には２個の矢印で記したが、これに限らず、紫外線照射は記憶セルアレイに対して全面に均等に行う。その時には第１マスク２００、第２マスク２０１の上面にも紫外線照射される。但し、マスク形成が前記の如くに十分に行われていればマスク下の薄膜トランジスタ１１１、１１２には紫外線は照射されない。また紫外線をガラスファイバーなどで導入する時にはビーム径を１〜１０ｍｍ、場合によっては２０〜５０ｍｍにすることができるために、ガラスファイバーを手に持って作業することができるので大変便利である。または、紫外線レーザを光源として光学顕微鏡から導入することができる時には、光学レンズで集光できるために、マスク無しで目的とする薄膜トランジスタだけに直接照射することができる。
【００８８】
紫外線照射装置としては低圧水銀ランプや高圧水銀ランプを用いる。低圧水銀ランプの主波長は１８４．９ｎｍと２５３．７ｎｍである。高圧水銀ランプは３６５ｎｍに主波長を有する紫外線を発する。書き込みに必要な照度は０．２〜２０ｍＷ／ｃｍ２、又は２０〜２００ｍＷ／ｃｍ２である。その時のエネルギーは５〜２００ｍＪ／ｃｍ２である。ただそれに限らず２００〜２０００ｍＪ／ｃｍ２と十分なエネルギーを与えても良い。また、図３には薄膜トランジスタの上方より紫外線照射が行われているように示されているが、紫外線照射の方向はアレイのデバイス構造によって変わる。ボトムゲートＴＦＴの場合にはゲート電極の上に活性層となる半導体層が形成される為に、その上部にマスクを設け、上方より紫外線を薄膜トランジスタに照射する。するとチャネル部に紫外線が照射され半導体層での励起が容易に起きる。また、トップゲートＴＦＴ構造の時には、半導体層の上方にゲート絶縁層、ゲート電極が形成される為に、アレイ上方からはチャネル部に紫外線を効率よく照射することができない。この場合には、基板裏面（薄膜トランジスタが形成された面とは反対の面）にマスク層を形成し、裏面より紫外線照射を行う。この場合には基板は、ガラス、石英など紫外線を十分に透過する材料が用いられるのが望ましい。
【００８９】
このように所望のデータを書き込んだ記憶セルアレイについては、一般光、外部光、太陽光など紫外線を含む波長での長時間暴露により、データ書き込みと同様の効果が心配される為に、シールやコーティングを行い、紫外線暴露を防ぐ事が望ましい。
【００９０】
図４にバックゲート電極層を形成した薄膜トランジスタのＩｄ−Ｖｇ特性の一例を示す。紫外線照射により書き込み前の薄膜トランジスタのＩｄ−Ｖｇ特性４０１はソース部をグランド、ドレイン部に１０Ｖを印加した状態で、ゲート電圧を−２０〜＋２０Ｖを印加した時にドレイン−ソース間の電流を測定したものである。ゲート電圧がマイナスの時には電流値は１ｘ１０−１２〜１ｘ１０−１３Ａで安定であり、ゲート電圧がプラスになる頃に電流値は急激に増大して１０−３〜１０−２Ａとなる。その時の電流変化が最大になる時の電圧をしきい値（Ｖｔｈ１ボルトとして表す）という。この時のしきい値Ｖｔｈ１は１．５〜４ボルトとなり、ゲート電圧０ボルトにおいて１０−１２Ａ以下の電流となり、完全にノーマリーオフ状態となる。
【００９１】
紫外線を照射した薄膜トランジスタのＩｄ−Ｖｇ特性４０２を説明する。全体の測定曲線の形は書き込み前とあまり差はないが、書き込み後のしきい値（Ｖｔｈ２ボルトで表す）は−３〜１ボルトであり、照射前のしきい値に比して２〜４Ｖマイナス側にシフトしている。従ってより小さなゲート電圧でドレイン−ソース間の電流が流れる。このしきい値シフトはＶｔｈ１まで経時変化で戻る事はなく、シフトしたままで保持される。
【００９２】
酸化物半導体層１３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層を用いる。これらの材料は、従来は透明電極として用いられていたものであり、エネルギーギャップが３ｅＶ程度である。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶薄膜のエネルギーギャップは３．１５ｅＶであり、３９０ｎｍの波長のエネルギーの光に相当する。従って、半導体層にこうした酸化物半導体を用いた薄膜トランジスタは紫外線照射による励起を受けやすく、半導体層の中にドナー準位を作りしきい値シフトを起こしやすい。薄膜トランジスタはシフト後も安定した状態を続けるため、それをデバイスの特性を活かした記憶装置である。
【００９３】
こうした紫外線でデータ書き込みをした薄膜トランジスタと書き込み無しの薄膜トランジスタでは、それぞれのしきい値が異なる為に、双方のしきい値Ｖｔｈ１とＶｔｈ２の間の電圧Ｖｒ（この電圧を読み取り電圧Ｖｒと呼ぶことにする）を選択してゲート電圧に印加すると、書き込み無しの薄膜トランジスタ特性４０１ではソース電極層とドレイン電極層間の抵抗値が高くオフ状態となり、薄膜トランジスタ特性４０２ではソース電極層とドレイン電極層間の抵抗値が低くなり、オン状態が得られる。オン状態とオフ状態の抵抗値の差が大きいほど記憶装置としての精度は上がる。書き込み電圧を印加した時に、それぞれの抵抗値は６桁オーム以上の開きを有している事が望ましいが、２〜３桁オームほどの開きでも十分に記憶装置として機能する。これを記憶装置として利用することができる。
【００９４】
図５は記憶セルアレイにデータの書き込み状況を示している。マスクを施し紫外線照射が行われなかった第２ビット１１５、第３ビット１１６には”０”データ３０１，３０２のままであるが、紫外線照射した第１ビット１１４，第４ビット１１７に ”１” データ３００，３０３の書き込みが行われている。このようにして４ビットの記憶セルアレイには”１００１”のデータ書き込みが行われる。紫外線照射による書き込みはデバイスの概観上の変化は無いが、この４ビットの記憶セルアレイには”１００１”の書き込みが行われ、それを揮発して消滅することなくこのデータを保持することができているので本発明のデバイスが達成する事になる。
【００９５】
このように所望のデータを書き込んだ記憶セルアレイについては、一般光、外部光、太陽光など紫外線を含む波長での長時間暴露により、データ書き込みと同様の効果が心配される為に、シールやコーティングを行い、紫外線暴露を防ぐ事が望ましい。
【００９６】
図６に周辺回路を配置した記憶セルアレイを示す。データが書き込まれた記憶セルアレイからデータをどのように読み出すかに関して説明をする。既に図２，３，５において説明したように、ここには酸化物半導体を用いた薄膜トランジスタからなる記憶セルアレイには既にデータが書き込まれている。図６は図２，３，５に周辺回路を含めた図面と考えてもらえばよい。記憶素子回路の簡略化のため、４ビットの記憶回路としているが４ビットに限定されるものではない。図６に示す記憶素子回路は列デコーダー６０１、行デコーダー６０２、アンプ６１５、酸化物半導体を活性層に持つ薄膜トランジスタ６０３、６０４、６０５、６０６、ビット線（データ線）６２１、６２２、ワード線６３１、６３２、電源であるＶＤＤ６００、列スイッチ６１１，６１２，出力配線６１７、電位測定の為に固定の抵抗として役割を果たす薄膜トランジスタ６１４、出力端子６１６によって構成される。第１薄膜トランジスタ６０３はゲート電極がワード線６３１に、ソース電極がビット線６２１に接続されている。ドレイン電極は本図面ではグランド６２４に接続されているが、それに限らず特定の電位を持たせる事もある。他の薄膜トランジスタ６０４、６０５、６０６のゲート電極、ソース電極、ドレイン電極の接続も同様の接続方法により各配線に接続されている。第１ワード線６３１と第１ビット線６２１により決められた部分を第１ビット６３５、第１ワード線６３１と第２ビット線６２２により決められた場所を第２ビット６３６、第２ワード線６３２と第１ビット線６２１により決まる場所を第３ビット６３７、第２ワード線６３２と第２ビット線６２２により決まる場所を第４ビット６３８と呼び、４ビット記憶セルアレイのデータの書き込み、読み出しなどを説明する際に用いる事にする。
【００９７】
記憶セルアレイには図３で説明したように既に”１００１”のデータが書き込まれており、第１ビット６３５と第４ビット６３８は紫外線によるデータ”１”を有している。マスクが形成されており紫外線が照射されなかった第２ビット６３６と第３ビット６３７はデータ”０”を有している。記憶情報を書き込んだ記憶セルアレイから、どのように記憶情報をどのように読み出すかに関して説明する。
【００９８】
紫外線照射無しの第２ビット６３６における第２薄膜トランジスタ６０４は、しきい値Ｖｔｈ１を有しているため、読み取り電圧Ｖｒをゲート電極に印加するとソース−ドレイン間電流は小さくオフ状態となる。行デコーダー６０２よりワード線６３１が選択され、薄膜トランジスタ６０４のゲート電極に読み取り電圧として例えば３Ｖがかかる。次に列デコーダー６０１より列スイッチ６１２がビット線６２２を選択し、ＶＤＤの電源電位が出力配線６１７から薄膜トランジスタ６０４のソース線に入る。紫外線照射無しの薄膜トランジスタ６０４では、しきい値Ｖｔｈ１を有しているため、読み取り電圧Ｖｒをゲート電極に印加してもソース−ドレイン間電流は小さく、この部分の抵抗値は大きい。よって、電源であるＶＤＤ６００とグランド６２５との間で、第１の薄膜トランジスタ６１４と第２の薄膜トランジスタのある時点での抵抗に応じた電圧分割を考えれば良い。第２薄膜トランジスタ６０４に占める電圧は大きく、薄膜トランジスタ６１４に印加される電圧は小さい。よって、グランド６２５を基準に見ると、アンプはＨｉｇｈを出力する。
【００９９】
データ書き込みされた第１ビット６３５における第１薄膜トランジスタ６０３を考える。前記同様に第１ワード線６３１が行デコーダーで選択されている。第２薄膜トランジスタの第２列スイッチ６１２がオフになり、次に第１列スイッチ６１１がオンとなり、第１ビット線６２１が選択される。ＶＤＤの電位が第１薄膜トランジスタのソース部に入る。ゲート部には読み取り電圧Ｖｒが印加される。第一薄膜トランジスタのしきい値はＶｔｈ２であり、それより大きな読み取り電圧Ｖｒが入っている為にソース−ドレイン間に電流がグランド６２４側に流れる。つまり第１薄膜トランジスタ６０３における抵抗値は小さい。よって第１の薄膜トランジスタにソース−ドレイン間の印加される電圧は小さく、薄膜トランジスタ６１４に大きな電圧がかかる。第１ビット６３５側の電位は低くなる。その時にアンプ６１５はＬｏｗを出力する。同様にして第２ワード線６３２が選択されてＶＤＤがソース線に印加された時に書き込みのない第３ビットからはＨｉｇｈ、書き込みのある第４ビットからはＬｏｗが出力される。
【０１００】
一方、ワード線が選択されていない時を考える。選択されていない時にはワード線は０ボルトなど読み取り電圧Ｖｒより小さな電圧となる。データ書き込みされた第４ビット６３８の第４薄膜トランジスタ６０６について考える。第２ワード線６３２が非選択の状態で列スイッチ６１２が接続されＶＤＤがソース側に入る。非選択のゲート電極には０ボルトが印加される。このゲート電圧における第４薄膜トランジスタはソース−ドレイン間に電流は流れず、この部分の抵抗は高い。よって第４ビットにおける電位は大きく、アンプはＨｉｇｈを出力する。
【０１０１】
データ書き込みのない第３ビット６３７における第３薄膜トランジスタ６０５の非選択時の動作について考える。第２ワード線６３２が非選択の状態では、電圧０ボルトが第３薄膜トランジスタ６０５のゲート電極に入る。列スイッチ６１１が接続され、第１ビット線６２１よりＶＤＤがソース線に入る。ゲート電極の非選択時はゲート電極に０ボルトが印加される。このゲート電圧では第３薄膜トランジスタはソース電極とドレイン電極の間に電流は流れず、この部分の抵抗は高い。よって、第３ビットにおける電位は高くなり、アンプはＨｉｇｈを出力する。同様に、第１ワード線が非選択になった時にも同様に第１ビット６３５、第２ビット６３６はＨｉｇｈを出力する。
【０１０２】
このようにして、第１ビットから第４ビットの記憶セルアレイに書き込みをした”１００１”データは、”Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ、Ｌｏｗ”として読み出され、アンプより出力される。また、ワード線が選択されていない時には書き込みの有無によらず、Ｈｉｇｈを出力する。つまり、書き込みのあるビットをワード線が選択して読み取る時にはＬｏｗを出力し、書き込みの無いビットの読み取る時及びワード線が非選択の時には書き込みデータによらずＨｉｇｈを出力する。それが成立する事で、複数のワード線と複数のビット線がマトリクスを形成した記憶セルアレイを形成した時に読み取りが正確に行う事ができる。
【０１０３】
“１００１”のデータが保持された記憶セルアレイが破棄されるときには、”１００１”のデータが残されたままでは、秘密情報漏洩の観点からは心配な状況になる。従って記憶セルアレイを破棄するときには、記録されたデータを一括で消去することが望ましい。図７にはマスク無しで全面に均等に紫外線２１０，２１１を照射し、どのビットにもデータの書き込みをすることでデータの消去することができる。その結果図８に示したように、”１１１１”のデータの書き込みが行われ、それまであった”１００１”のデータは完全に消去された。薄膜トランジスタ１１０、１１３には２度の書き込みが行われた事になるが、その履歴は特に残らずに、”１１１１”のデータのみが記憶セルアレイには残る。
【０１０４】
（実施の形態２）
ビット内に酸化物半導体を用いた薄膜トランジスタに加えて別の薄膜トランジスタを備えた実施形態に関して説明する。酸化物半導体を用いた薄膜トランジスタがｎチャネル型の電気特性を有しているのであればその反対の極性であるｐチャネル型の電気特性を有する薄膜トランジスタを用いる。ｐチャネル型の電気特性というのは、ゲート電極層にプラスの電圧を印加した時にはソース−ドレイン間に流れる電流は小さく、マイナスの電圧を印加した時には電流が大きくなる特性を持つものである。つまりプラス電圧を印加した時にはオフ状態ではあるが、マイナス電圧でオン状態になるスイッチング特性を有する。つまりマイナス電圧でオフ状態、プラス電圧を印加した時にはオン状態となるｎチャネル型の薄膜トランジスタとは反対の動作をするものである。酸化物半導体を有した薄膜トランジスタがｎチャネル型であるならばｐチャネル型の薄膜トランジスタを本実施形態では適用する。ｐチャネル型の薄膜トランジスタは酸化物半導体を有した薄膜トランジスタのしきい値特性の制御が難しい時の解決策として適用される。但し、実施形態の１で示したバックゲート電極層を備えてしきい値制御ができている酸化物半導体を用いた薄膜トランジスタに対して本実施形態を適用しても問題はない。
【０１０５】
図９に素子の断面構造を示した。これを用いて説明する際に、ｐチャネル型の薄膜トランジスタを第１の薄膜トランジスタ、酸化物半導体層を有する薄膜トランジスタを第２の薄膜トランジスタと呼ぶ。また、第１の薄膜トランジスタのゲート電極層４２は、第１のゲート電極層と称して、第２の薄膜トランジスタのゲート電極層である第２のゲート電極層５５と区別する。
【０１０６】
第１の薄膜トランジスタ６４は第１のチャネル４０を有するシリコン層３７、第１のゲート絶縁層４１、第１のゲート電極層４２、第１のソース電極層４５及び第１のドレイン電極層４６を有する。３８は第１のソース領域及び第１のドレイン領域の一方であり、３９は第１のソース領域及び第１のドレイン領域の他方である。
【０１０７】
第１の薄膜トランジスタ６４は、下地膜となる絶縁層３６上に設けられる。絶縁層３６は基板３５に含まれる金属イオンなどの不純物が第１の薄膜トランジスタ６４、第２の薄膜トランジスタ６８に侵入するのを防止する。絶縁層３６の上にはシリコン層３７が設けられる。シリコン層３７の上には第１のゲート絶縁層４１が設けられる。第１のゲート絶縁層４１の上には第１のゲート電極層４２が設けられる。第１のソース電極層４５、及び第１のドレイン電極層４６は、シリコン層３７の上に、それぞれ第１のソース領域及び第１のドレイン領域３８，３９に接するように設けられる。なおここでは第１の薄膜トランジスタ６４としてトップゲート型の薄膜トランジスタを示したが、ボトムゲート型の薄膜トランジスタでもよい。また、第１の薄膜トランジスタは１個に限らず、複数のものを第１薄膜トランジスタとして用いても良い。
【０１０８】
第１のゲート電極層４２はワード線に電気的に接続される（図示しない）。また第１のゲート電極層４２はワード線の一部であってもよい。
【０１０９】
第１のソース電極層４５は第１のビット線に電気的に接続される（図示しない）。また第１のドレイン電極層４６は第２の薄膜トランジスタの第２のソース電極層５３と電気的に接続している。
【０１１０】
第２の薄膜トランジスタ６８に関して説明する。第２の薄膜トランジスタ６８は第２のゲート電極層５５、第２のゲート絶縁層５１、酸化物半導体層５２、第２のソース電極層５３及び第２のドレイン電極層５４を有する。
【０１１１】
第２の薄膜トランジスタ６８は層間絶縁層４９上に設けられる。第２のゲート電極層５５は層間絶縁層４９の上に設けられる。第２のゲート電極層５５の上には第２のゲート絶縁層５１が設けられている。第２のゲート絶縁層５１の上には酸化物半導体層５２が設けられる。酸化物半導体層５２の上に接して第２のソース電極層５３、及び第２のドレイン電極層５４が設けられる。第２のソース電極層５３、及び第２のドレイン電極層５４、酸化物半導体層５２及び第２のゲート絶縁層５１の上にはパッシベーション膜として層間絶縁層５６が設けられる。また、第２のゲート電極層５５を第１のゲート電極層４２と同時に形成しても良いし、第１のソース電極層４５、ドレイン電極層４６と同時に形成しても良い。そうすれば工程数の削減につながる。なおここでは第２の薄膜トランジスタ６８としてボトムゲート型のトランジスタを示したが、トップゲート型のトランジスタでもよい。
【０１１２】
第２のゲート電極層５５はワード線に電気的に接続される。また第２のゲート電極層５５はワード線の一部であってもよい（図示しない）。
【０１１３】
第２のソース電極層５３は第１の薄膜トランジスタ６４の第１のドレイン電極層４６と電気的に接続される。また、第２のドレイン電極層５４は特定の電位に接続される。（図示しない）。
【０１１４】
基板３５は、後の加熱処理に耐えうる程度の耐熱性を有する。基板３５としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。また基板３５は、セラミック基板、石英基板、サファイア基板、結晶化ガラス基板などの絶縁体でなる基板でもよい。後の加熱処理に耐えうる程度の耐熱性を有していれば、ポリエチレンテレフタレート、ポリイミド、アクリル樹脂、ポリカーボネート、ポリプロピレン、ポリエステル、ポリ塩化ビニル等のプラスチックフィルムなどを用いる。
【０１１５】
絶縁層３６は酸化珪素層、窒化珪素層、酸化窒化珪素層などを用いる。絶縁層３６は１０〜２００ｎｍの厚さを有すればよい。
【０１１６】
シリコン層３７は単結晶シリコン層又は結晶性シリコン層である。シリコン層３７は２ｎｍ以上２００ｎｍ以下の厚さを有すればよい。シリコン層３７はチャネル型の不純物元素を含み、当該不純物元素を含む領域が第１のソース領域、第１のドレイン領域３８、３９となる。第１のソース領域及び第１のドレイン領域３８、３９の間がチャネル４０となる。シリコン層３７は必要に応じてＬＤＤ領域を有していてもよい。シリコン層の他、ゲルマニウム、シリコン−ゲルマニウム、ヒ化ガリウム、炭化珪素等からなる層を用いてもよい。
【０１１７】
第１のゲート絶縁層４１は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、Ｙ２Ｏ３層又はＨｆＯ２層を単層でまたは積層して形成する。第１のゲート絶縁層４１は１０〜５００ｎｍの厚さを有すればよい。
【０１１８】
第１のゲート電極層４２はモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成する。第１のゲート電極層４２は１０〜２００ｎｍの厚さを有すればよい。
【０１１９】
第１のソース電極層４５、第１のドレイン電極層４６はモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成する。第１のソース電極層４５、第１のドレイン電極層４６は１００〜５００ｎｍの厚さを有すればよい。
【０１２０】
層間絶縁層４３は例えば酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、Ｙ２Ｏ３層又はＨｆＯ２層を単層でまたは積層して形成する。層間絶縁層４３は１０−２００ｎｍの厚さを有すればよい。
【０１２１】
層間絶縁層４４、４９は酸化珪素層、窒化珪素層、酸化窒化珪素層などを用いる。層間絶縁層４４、４９には水素、水酸基または水分が含まれないようにすることが好ましい。層間絶縁層４４、４９は１０ｎｍ〜１μｍの厚さを有すればよい。第２のゲート絶縁層５１は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、ハフニウムシリケート（ＨｆＳｉＯｘ）層、窒素が添加されたハフニウムシリケイト（ＨｆＳｉＯｘＮｙ（ｘ＞０，ｙ＞０））層、窒素が添加されたハフニウムアルミネート（ＨｆＡｌＯｘＮｙ（ｘ＞０，ｙ＞０））層、酸化ハフニウム層、酸化イットリウム層を単層でまたは積層して形成する。ハフニウムシリケート（ＨｆＳｉＯｘ）層、窒素が添加されたハフニウムシリケイト（ＨｆＳｉＯｘＮｙ）層、窒素が添加ハフニウムアルミネート（ＨｆＡｌＯｘＮｙ）層、酸化ハフニウム層、酸化イットリウム層などのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。第２のゲート絶縁層５１には水素、水酸基または水分が含まれないようにすることが好ましい。第２のゲート絶縁層５１は１０〜５００ｎｍの厚さを有すればよい。
【０１２２】
第２のゲート絶縁層５１にハロゲン元素（例えば、フッ素または塩素）を５×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３程度含ませてもよい。ハロゲン元素により酸化物半導体層５２、または第２のゲート絶縁層５１と酸化物半導体層５２との界面に存在しうる、水素、水分、水酸基又は水素化物などの不純物を排除することができる。例えば第２のゲート絶縁層５１として、窒化シリコン層と酸化シリコン層の積層膜にする場合は、酸化物半導体層５２に接する側を、上記濃度でハロゲン元素を含む酸化シリコン層とするとよい。窒化シリコン層が水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物が酸化シリコン層に侵入することを防止する。
【０１２３】
酸化物半導体層５２は非晶質酸化物半導体層又は結晶性酸化物半導体層であり、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層である。酸化物半導体層５２は２ｎｍ以上２００ｎｍ以下の厚さを有ればよい。酸化物半導体層５２の種類、組成によりしきい値電圧を調整することができる。
【０１２４】
酸化物半導体層５２には水素、水酸基または水分が含まれないようにすることが好ましい。具体的には水素が５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１６／ｃｍ３未満である。また、キャリア濃度は１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満である。即ち、酸化物半導体層のキャリア濃度は、限りなく０に近い。また、エネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。キャリア濃度測定はホール効果測定を行えばよい。
【０１２５】
酸化物半導体において水素はドナーであり、酸化物半導体をｎチャネル型化する一つの要因であることが知られている。したがって水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とすることができる。不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去して、高純度化されたｉ型（真性半導体）酸化物半導体またはそれに近づけることが好ましい。不純物を除去した酸化物半導体のフェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【０１２６】
上記酸化物半導体層５２を有する第２のトランジスタ６８では、第２のゲート電極にマイナスの電圧（逆バイアス）が印加しても、オフ電流は小さい。キャリア濃度が低いため、オフ電流に寄与する少数キャリア濃度（ホール濃度）が小さいからである。
【０１２７】
例えば第２のトランジスタ６８のチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、オフ電流が１０−１３Ａ以下であり、Ｓ値が０．１Ｖ／ｄｅｃ．（第２のゲート絶縁層５１の厚さ１００ｎｍ）が得られる。
【０１２８】
酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、第２のトランジスタ６８の動作を良好なものとすることができる。特に、オフ電流を低減することができる。
【０１２９】
また酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。例えば第２のソース電極及び第２のドレイン電極５３、５４にチタン（Ｔｉ）を用いると、Ｔｉの仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属（Ｔｉ）−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。すなわち酸化物半導体層５２にｎチャネル型の不純物を添加しなくてもＴｉから酸化物半導体層５２に電子が注入される。
【０１３０】
第２のソース電極層５３、第２のドレイン電極層５４はモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成する。第２のソース電極層、第２のドレイン電極層５３、５４には水素、水酸基または水分が含まれないようにすることが好ましい。第２のソース電極層、第２のドレイン電極層５３、５４は１０−５００ｎｍの厚さを有すればよい。
【０１３１】
絶縁層５６は酸化物絶縁層であり、例えば酸化シリコン層を用いる。絶縁層５６には水素、水酸基または水分が含まれないようにすることが好ましい。絶縁層５６は１０−２００ｎｍの厚さを有すればよい。なお酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
【０１３２】
絶縁層５６にハロゲン元素（例えば、フッ素または塩素）を５×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３程度含ませてもよい。ハロゲン元素により酸化物半導体層５２、またはゲート絶縁層５６と酸化物半導体層５２との界面に存在しうる、水素、水分、水酸基又は水素化物などの不純物を排除することができる。
【０１３３】
第１の薄膜トランジスタと第２の薄膜トランジスタを記憶セルアレイに関して図１０を用いて説明する。
【０１３４】
第１ワード線１１３１，第２ワード線１１３２が一方向に延在し、第１ビット線１１２１，第２ビット線１１２２が他方に延在してマトリクスを形成している。第１ワード線１１３１と第１ビット線１１２１が交差する第１ビット１１０３には第１薄膜トランジスタ１１４１と第２薄膜トランジスタ１１４２が配置している。第１薄膜トランジスタ１１４１のゲート電極層と第２薄膜トランジスタ１１４２のゲート電極層は共に第１ワード線１１３１に接続している。第１薄膜トランジスタ１１４１のソース電極層は第１ビット線１１２１と接続しており、第１薄膜トランジスタ１１４１のドレイン電極層が第２薄膜トランジスタ１１４２のソース電極層と接続しており、第２薄膜トランジスタ１１４２のドレイン電極層は電位ＶＤＤ１１４３と接続している。
【０１３５】
第１ワード線１１３１と第２ビット線１１２２が交差する第２ビット１１０４には第１薄膜トランジスタ１１４４と第２薄膜トランジスタ１１４５が配置している。第１薄膜トランジスタ１１４４のゲート電極層及び第２薄膜トランジスタ１１４５のゲート電極層はいずれも第１ワード線１１３１と接続している。第１薄膜トランジスタ１１４４のソース電極層は第２ビット線１１２２と接続しており、第１薄膜トランジスタ１１４４のドレイン電極層は第２薄膜トランジスタ１１４５のソース電極層と接続し、第２薄膜トランジスタ１１４５のドレイン電極層は電位ＶＤＤ１１４６と接続している。
【０１３６】
第２ワード線１１３２と第１ビット線１１２１が交差する第３ビット１１０５には、第１薄膜トランジスタ１１４７、第２薄膜トランジスタ１１４８が配置され、第２ワード線と第１ビット線に同様の接続をしている。
【０１３７】
第２ワード線１１３２と第２ビット線１１２２が交差する第４ビット１１０６には第１薄膜トランジスタ１１５０、第２薄膜トランジスタ１１５１が配置され、第２ワード線と第２ビット線に対して同様の接続をしている。
【０１３８】
記憶セルアレイに紫外線照射してのデータの書き込みについて図１１を用いて説明する。図１０で説明した部分については図１０と同様の番号を配している。紫外線によるデータの書き込みを第１ビット１１０３と第４ビット１１０６について行う。第２ビット１１０４と第３ビット１１０５には第１マスク１３００、第２マスク１３０１が配置されている。マスクには、紫外線を透過しない材料が用いられている。クロム、酸化クロムの金属薄膜の積層物が遮光体として設けられたフォトマスクガラスを記憶セルアレイの上に置くことで薄膜トランジスタを遮光することができる。金属薄膜としては、その他にアルミニウム、金、チタン、タングステンなどを用いることができる。それだけでなく、スクリーン印刷やインクジェットを用いて、所望の薄膜トランジスタの上に黒色インク、銀ペースト、金ペースト、カーボンペーストなど有機物や無機顔料などを用いる事ができる。マスク材料は４００ｎｍ以下の波長の紫外線を５％以下、望ましくは０．５％以下の透過率まで遮光することが望ましい。材料によっても必要とする厚さは異なるが、金属薄膜であれば２００ｎｍあれば十分であり、印刷法であれば１０〜５０ミクロンが十分な厚さとなる。また、マスクの形状については図１１には正方形となっているが、それに限らず丸型でも三角でもよい。マスクとしては第２薄膜トランジスタだけではなく、第１薄膜トランジスタに対しても覆っているが、紫外線に対して感度を持たない第１薄膜トランジスタに関しては覆わなくてもよい。マスクとしては少なくとも紫外線に対して感度を有する酸化物半導体層の備えた第２薄膜トランジスタ１１４２，１１５１のチャネル部、通常であれば半導体層全体を遮光することが望ましい。
【０１３９】
マスクが所望の薄膜トランジスタに形成されたら記憶セルアレイに紫外線の照射を行う。図１１には２個の矢印１３０２，１３０３で記したが、これに限らず、紫外線照射は記憶セルアレイに対して全面に均等に行う。その時には第１マスク１３００、第２マスク１３０１の上面にも紫外線照射される。但し、マスク形成が前記の如くに十分に行われていればマスク下の薄膜トランジスタ１１４５、１１４８には紫外線は照射されない。また紫外線をガラスファイバーなどで導入する時にはビーム径を１〜１０ｍｍ、場合によっては２０〜５０ｍｍにすることができるために、ガラスファイバーを手に持って作業することができるので大変便利である。または、紫外線レーザを光源として光学顕微鏡から導入することができる時には、光学レンズで集光できるために、マスク無しで目的とする薄膜トランジスタだけに直接照射することができる。
【０１４０】
紫外線の波長は高圧水銀ランプを用いると主波長が３６５ｎｍとなり、低圧水銀ランプを用いると２５３．７ｎｍが主波長となる。また、図１１には薄膜トランジスタの上方より紫外線照射を行っているように図示されているが、紫外線照射の方向はアレイのデバイス構造によって変わる。ボトムゲートＴＦＴの場合にはゲート電極の上に活性層となる半導体層が形成される為に、その上部にマスクを設け、上方より紫外線を薄膜トランジスタに照射する。するとチャネル部に紫外線が照射され半導体層での励起が容易に起きる。また、トップゲートＴＦＴ構造の時には、半導体層の上方にゲート絶縁層、ゲート電極が形成される為に、アレイ上方からはチャネル部に紫外線を効率よく照射することができない。この場合には、基板裏面（薄膜トランジスタが形成された面とは反対の面）にマスク層を形成し、裏面より紫外線照射を行う。この場合には基板は、ガラス、石英など紫外線を十分に透過する材料が用いられるのが望ましい。
【０１４１】
このように所望のデータを書き込んだ記憶セルアレイについては、一般光、外部光、太陽光など紫外線を含む波長での長時間暴露により、データ書き込みと同様の効果が心配される為に、シールやコーティングを行い、紫外線暴露を防ぐ事が望ましい。
【０１４２】
各薄膜トランジスタの電気特性の一例を図１２により説明する。図１２（ａ）は酸化物半導体を活性層に用いた薄膜トランジスタの紫外線未照射でのＩｄ−Ｖｇ特性である。Ｉｄ−Ｖｇカーブ１２０１のしきい値Ｖｔｈ１は−２Ｖ〜１Ｖである。紫外線照射した薄膜トランジスタのＩｄ−Ｖｇ特性を図１２（ｂ）に示す。しきい値Ｖｔｈ２は−６Ｖ〜−１Ｖである。シリコン層を用いたｐチャネル型薄膜トランジスタのＩｄ−Ｖｇ特性を図１２（ｃ）に示す。それは、ｎチャネル型薄膜トランジスタとは逆の特性を有し、ゲート電圧がプラスの時に電流は１ｘ１０−１２Ａ〜１ｘ１０−１３Ａであり、ほとんど流れないが、ゲート電圧がマイナスに変わるとソース−ドレイン間の電流は増大する。そのしきい値電圧Ｖｔｈ３は−３Ｖ〜−１Ｖである。つまり、ゲート電圧がマイナスの時に薄膜トランジスタはＯＮ状態となる。このような３種類の薄膜トランジスタに読み出し電圧Ｖｒを各薄膜トランジスタに共通のゲート電圧として印加すると未照射の酸化物半導体を用いた薄膜トランジスタ（ａ）はオフ状態、紫外線照射した薄膜トランジスタ（ｂ）はオン状態、ｐチャネル型薄膜トランジスタはオン状態となる。この時の読み取り電圧Ｖｒとしては、Ｖｔｈ２＜Ｖｒ＜Ｖｔｈ３、Ｖｔｈ１を満たす電圧であれば良い。酸化物半導体を持つ薄膜トランジスタに関してはしきい値制御が困難な場合も多いが、読み出し電圧Ｖｒが上記の関係を満たせば良いので、本発明においてはノーマリーオンの特性の薄膜トランジスタであって記憶装置の読み出しに用いる事ができる。
【０１４３】
紫外線でデータの書き込みを行った記憶素子アレイからデータを読み出す時の方法について図１３を用いて説明する。
【０１４４】
行デコーダー１１０２から第１ワード線１１３１、第２ワード線１１３２が延び、列デコーダー１１０１から第１ビット線１１２１、第２ビット線１１２２が延びて４ビットのマトリクスを形成している。第１ビットには第１薄膜トランジスタ１１４１と第２薄膜トランジスタ１１４２が配置されている。
【０１４５】
第１ビット線１１２１、第２ビット線１１２２は供給線１１１７と接続している。一方、固定の抵抗値を有した抵抗として役割を持っている薄膜トランジスタ１１１４のソース部をグランド１１１８に接続し、ドレイン部を供給線１１１７と共にアンプ１１１５と接続し、アンプはその部分の電位を出力部１１１６より出力する。薄膜トランジスタ１１１４はグランド１１１８と接続しているが、グランドである必要はなくＶＤＤより低い電位が取れるのであればそれに限らない。
【０１４６】
各薄膜トランジスタの電気特性を踏まえた読み取り動作に関して説明する。非選択の時のワード線にはＶＤＤが印加されている。行デコーダー１１０２より第１ワード線１１３１が選択され第１ワード線１１３１にグランド状態が与えられ、第２ワード線１１３２には非選択状態が継続し、ＶＤＤが印加されている。第１ビット１１０３の第１薄膜トランジスタ（ｐチャネル型薄膜トランジスタ）１１４１、第２薄膜トランジスタ（酸化物半導体を用いた薄膜トランジスタ）１１４２のゲート電極層はグランド状態となる。ドレイン側にはＶＤＤ１１４３が接続している。一方、列デコーダー１１０１は列スイッチ１１１１がオンして第１ビット線１１２１を選択する。この場合、ドレイン部のＶＤＤ１１４３の電位を基準にするとゲート電極層とソース電極層の電位は−ＶＤＤと見なされる。従って、−ＶＤＤをゲート電極層の読み取り電圧として用いればよい。つまり、トランジスタは、図１２でのゲート電圧が読み取り電圧Ｖｒにおける各薄膜トランジスタの電気特性に従って動作することになる。第１ビット１１０３の第１薄膜トランジスタ１１４１はオン状態、紫外線書き込みした酸化物半導体を用いた薄膜トランジスタ１１４２はオン状態となる。つまり各トランジスタが直列となっている両薄膜トランジスタ間でもオン状態となり、この部分での抵抗は低くなる。この時にＶＤＤとグランド１１１８における電位差のほとんどは、薄膜トランジスタ１１１４に印加される。第１薄膜トランジスタ１１４１と接続している第１ビット線１１２１側の電位は大きく、ほぼＶＤＤに近いものとなる。グランド１１１８を基準に見ると、出力配線信号はアンプ１１１５よりＨｉｇｈが出力される。
【０１４７】
第２ビット１１０４について考える。このビットには書き込みはなされていない。同様に第１ワード線１１３１と第２ビット線１１２２に接続している第１薄膜トランジスタ１１４４、第２薄膜トランジスタ１１４５には第１ワード線がグランド状態になることで選択される。ＶＤＤが接続されている第２薄膜トランジスタのドレイン側の電位を基準に考えるとゲート電極の電位は−ＶＤＤと見なされ、第１薄膜トランジスタ１１４４はオン状態、紫外線書き込みのない酸化物半導体を用いた第２薄膜トランジスタ１１４５はオフ状態となる（図１２（ｂ）参照）。双方の第２薄膜トランジスタのソース部と第１薄膜トランジスタのドレイン部は接続されているため、第１薄膜トランジスタがオン状態、第２薄膜トランジスタがオフ状態であれば第２ビットにおいてはオフ状態であり、この部分の抵抗値は高く、高い電圧が印加される。第２ビット線１１２２側の電位はグランド１１１８と近くなる。つまり、アンプ１１１５はＬｏｗを出力する。同様に、第２ワード線が選択された時には書き込みの無い第３ビット１１０５ではＬｏｗ，第４ビット１１０６ではＨｉｇｈが出力される。
【０１４８】
第３ビット１１０５では行デコーダー１１０２から非選択の第２ワード線１１３２にはＶＤＤが印加されている。ここには第１薄膜トランジスタ１１４７と第２薄膜トランジスタ１１４８（紫外線書き込み無し）が接続されている。第２薄膜トランジスタ１１４８のドレイン部及びゲート電極層はＶＤＤが印加されている事からＶＤＤ１１４９の電位を基準に考えるとゲート部とドレイン部は同電位であり、ゲート電極層に０ボルト印加時のスィッチング特性が適用される。第１薄膜トランジスタはオフ状態となる（図１２（ｃ）参照）。第３ビット１１０５はオフ状態であり、この部分の抵抗は大きい。つまり第３ビット１１０５において第１ビット線１１２１側の電位は下がりグランド側に近くなる。よって出力配線信号はアンプ１１１５よりｌｏｗが出力される。この時に書き込み無しの第２薄膜トランジスタがゲート電極０ボルトにおけるスイッチング状態は、上記のようにオフ状態であっても良い。ある程度のしきい値がマイナス側にシフトし、オン状態になっていたとしても、第１薄膜トランジスタがオフ状態となっている限り、本ビットとしてはオフ状態となっている事に変化はなく、未書き込みデータの読み出しにエラーが生じる事はない。
【０１４９】
書き込みがある第４ビット１１０６における第２ワード線１１３２が非選択の状況を説明する。第２ワード線、つまり各薄膜トランジスタのゲート電極層にはＶＤＤが印加され、第２薄膜トランジスタのドレイン側に持つＶＤＤ１１５２の電位との差が無く、ドレイン側を基準とすればゲート電極層には０ボルトが印加された時のスィッチング状況となる。つまり第１薄膜トランジスタはオフ状態、第２薄膜トランジスタはオン状態となり、２つの薄膜トランジスタの特性とすればオフ状態である。第２ビット線１１２２側の電位はグランド１１１８側に近く、出力配線信号はアンプ１１１５よりｌｏｗが出力される。このようにして、４ビットの記憶セルアレイに書き込まれた”１００１”のデータは、”Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ”として出力される。図６で読み取られたデータ”Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ”となっており、この読み取り結果と反対になっている。電源ＶＤＤとグランドの位置が反対になっているからであり、読み取り結果に差はない。
【０１５０】
図１４にこの実施例の真理値表を示した。読み取り方法についてまとめる。つまり、書き込みのあるビットからワード線が選択状態ではＨｉｇｈが検出された一方、ワード線が非選択の状態ではＬｏｗしか検出されない。書き込み無しのビットからはワード線が選択状態であっても非選択の状態であってもＬｏｗしか検出されない。つまり書き込みのあるビットだけの検出がなされる。書き込み通りの読み出しを行う事ができる。オン状態を出力する一方、書き込み有りであってもワード線で非選択の場合や、書き込まれていないビットであればオフ状態を出力する。また、未書き込みの薄膜トランジスタＩｄ−Ｖｇ特性１２０１はゲート電圧０ボルトで十分にオフ状態となっておらず、しきい値がマイナスシフトしている。つまり、仮にゲート電圧が０ボルト状態においてオン状態であっても第１薄膜トランジスタがオフ状態であるので出力としてはオフ状態を維持できる。つまり酸化物半導体のＩｄ−Ｖｇ特性にしきい値シフトがあっても図１４における真理値表は変更無く維持できる。記憶セルアレイの中には酸化物半導体を有した薄膜トランジスタに加え、ｐチャネル型薄膜トランジスタが加わり、２倍の素子密度にはなるが、こうした書き込みに使用される薄膜トランジスタ特性のばらつきがあったとしても、記憶セルアレイは書き込みの有無に対して真理値表に従って正しく機能する。
【０１５１】
また、図１４は、第１の薄膜トランジスタと第２の薄膜トランジスタのオン状態、オフ状態の組み合わせにより真理値が成立している。つまり、第１の薄膜トランジスタと第２の薄膜トランジスタの順列位置関係は問われない。図１１では、第１薄膜トランジスタ１１１４がビット線１１２１と接続し、第２薄膜トランジスタ１１４２が第１薄膜トランジスタ１１４１のドレイン電極層と接続しているが、反対順列の接続でも構わない。ビット線に酸化物半導体層を含む第２薄膜トランジスタのソース電極層が接続し、そのドレイン電極層が第１の薄膜トランジスタのソース電極層と接続しても良い。すると第１の薄膜トランジスタのドレイン電極層はＶＤＤと接続する事になる。このような配置になったとしても図１４の真理値は、変更無く適用される。
【０１５２】
（実施の形態３）
本実施形態は実施形態１〜２のいずれかを適用したメモリモジュール１５００を示す（図１５）。メモリモジュール１５００は第１のメモリセル領域１５０１、インターフェース１５０３、行デコーダー１５０４、列デコーダー１５０６を有する。
【０１５３】
第１のメモリセル領域１５０１には上記実施形態にて示した記憶セルアレイが複数設けられる。第２のメモリセル領域１５０２には上記実施形態にて示した記憶セルアレイにも複数設けられる（図１５）。
【０１５４】
行デコーダー１５０４は例えば実施の形態１に示した行デコーダー６０２を示し、ワード線１５０７で第１のメモリセル領域１５０１に接続される。また行デコーダー１５０５は例えば実施の形態１に示した行デコーダー６０２を示し、ワード線１５０８で第２のメモリセル領域１５０２に接続される。
【０１５５】
列デコーダー１５０６は例えば実施の形態１に示した列デコーダー６０１に該当し、読み出し回路を有し、ビット線１５０９で第１のメモリセル領域１５０１及び第２のメモリセル領域１５０２に接続される。
【０１５６】
行デコーダー１５０４、行デコーダー１５０５、列デコーダー１５０６はそれぞれインターフェース１５０３に接続される。
【０１５７】
本発明では当該トランジスタに紫外線を照射して当該トランジスタのしきい値電圧を変化させる。したがって当該領域は通常、紫外線を遮光する遮光物で覆われて遮光されていることが好ましい。当該領域へのアクセスが許可された者は遮光物を除去した後、当該トランジスタに紫外線を照射する。遮光物で当該領域を覆うことにより、第三者は当該領域にアクセスできない。
【０１５８】
（実施の形態４）
本実施形態は上記実施の形態で示したメモリモジュールを有するＲＦＩＤタグ１５２０を示す（図１６）。
【０１５９】
ＲＦＩＤタグ１５２０は、アンテナ回路１５２１及び信号処理回路１５２２を有する。信号処理回路１５２２は、整流回路１５２３、電源回路１５２４、復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２を有する。メモリ回路１５２９は上記実施形態のメモリモジュールを有する。
【０１６０】
アンテナ回路１５２１によって受信された通信信号は復調回路１５２５に入力される。受信される通信信号、すなわちアンテナ回路１５２１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路１５２１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路１５２１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
【０１６１】
発振回路１５２６から出力された発振信号は、クロック信号として論理回路１５２７に供給される。また、変調された搬送波は復調回路１５２５で復調される。復調後の信号も論理回路１５２７に送られ解析される。論理回路１５２７で解析された信号はメモリコントロール回路１５２８に送られる。メモリコントロール回路１５２８はメモリ回路１５２９を制御し、メモリ回路１５２９に記憶されたデータを取り出し、論理回路１５３０に送る。論理回路１５３０に送られた信号は論理回路１５３０でエンコード処理されたのちアンプ１５３１で増幅され、その信号によって変調回路１５３２は搬送波に変調をかける。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグ１５２０からの信号を認識する。
【０１６２】
整流回路１５２３に入った搬送波は整流された後、電源回路１５２４に入力される。このようにして得られた電源電圧を電源回路１５２４より復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２などに供給する。
【０１６３】
信号処理回路１５２２とアンテナ回路１５２１におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路１５２２をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路１５２２の一面を電極にしてアンテナに貼り付ける。信号処理回路１５２２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。
【０１６４】
アンテナは、信号処理回路１５２２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路５０３は、アンテナ回路１５２１が受信する搬送波により誘導される交流信号を直流信号に変換する。
【０１６５】
ＲＦＩＤタグ１５２０はバッテリー１５８１を有してもよい（図１７）。整流回路１５２３から出力される電源電圧が、信号処理回路１５２２を動作させるのに十分でないときには、バッテリー１５８１からも信号処理回路１５２２を構成する各回路、例えば復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２などに電源電圧を供給する。
【０１６６】
整流回路１５２３から出力される電源電圧のうちの余剰分をバッテリー１５８１に充電すれば良い。ＲＦＩＤタグにアンテナ回路１５２１及び整流回路１５２３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー１５８１に蓄えるエネルギーを得ることができる。
【０１６７】
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えばニッケル水素電池、ニッケルカドミウム電池などが挙げられる。または大容量のコンデンサーなどを用いる。
【０１６８】
（実施の形態５）
本実施形態では、上記実施形態で示したＲＦＩＤタグ１５２０の使用例を示す（図１８）。
【０１６９】
ＲＦＩＤタグ１５２０の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１８（Ａ））、包装用容器類（包装紙やボトル等、図１８（Ｃ））、記録媒体（ＤＶＤソフトやビデオテープ等、図１８（Ｂ））、乗り物類（自転車等、図１８（Ｄ））、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１８（Ｅ）、図１８（Ｆ））等に設けて使用することができる。
【０１７０】
ＲＦＩＤタグ１５２０は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。ＲＦＩＤタグ１５２０は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、ＲＦＩＤタグ１５２０を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【実施例】
【０１７１】
チャネル部が酸化物半導体層を用いて作製した薄膜トランジスタのＩｄ−Ｖｇ特性を測定した一例を図１９に示す。図１９（Ａ）は紫外線照射前の薄膜トランジスタのＩｄ−Ｖｇ特性である。図１９（Ｂ）は紫外線照射した薄膜トランジスタのＩｄ−Ｖｇ特性である。図中のＶＤＳはソース−ドレイン間電圧を示す。紫外線の波長は２５４ｎｍ、紫外線強度は０．０６ｍＷ／ｃｍ２、照射時間は３分である。チャネルにはＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた。ＴＦＴの構造は図９に示した酸化物半導体を用いた薄膜トランジスタのボトムゲート型である。紫外線はチャネルの上方からチャネルに向けて照射している。
【０１７２】
ＴＦＴに紫外線を照射すると、照射前のしきい値電圧−０．５４Ｖ， Ｓ値０．０６４が紫外線照射後のしきい値−２．１６Ｖ、Ｓ値０．１８に変化している。この現象を用いてチャネルが酸化物半導体からなるトランジスタを駆動させる。
【符号の説明】
【０１７３】
１０ 基板
１１ ゲート電極層
１２ ゲート絶縁層
１３ 酸化物半導体層
１４ 酸化物半導体層
１５ａ ソース電極層
１５ｂ ドレイン電極層
１６ 酸化物絶縁層
１７ チャネル形成領域
１８ａ 高抵抗ソース領域
１８ｂ 高抵抗ドレイン領域
１９ バックゲート電極層
３５ 基板
３６ 絶縁層
３８ ドレイン領域
３７ シリコン層
３８ ドレイン領域
４０ チャネル
４１ ゲート絶縁層
４２ ゲート電極層
４３ 層間絶縁層
４４ 層間絶縁層
４５ ソース電極層
４６ ドレイン電極層
４９ 層間絶縁層
５１ ゲート絶縁層
５２ 酸化物半導体層
５３ ソース電極層
５４ ドレイン電極層
５５ ゲート電極層
１０１ ワード線
１０２ ワード線
１０５ ビット線
１０６ ビット線
１１０ 薄膜トランジスタ
１１１ 薄膜トランジスタ
１１２ 薄膜トランジスタ
１１３ 薄膜トランジスタ
１１４ ビット
１１５ ビット
１１６ ビット
１１７ ビット
１２０ グランド
１３０ 酸化物半導体層
２００ マスク
２０１ マスク
４０１ Ｉｄ−Ｖｇ特性
４０１ 薄膜トランジスタ特性
４０２ Ｉｄ−Ｖｇ特性
４０２ 薄膜トランジスタ特性
４５０ 窒素雰囲気下
５０３ 整流回路
６００ ＶＤＤ
６０１ 列デコーダー
６０２ 行デコーダー
６０３ 薄膜トランジスタ
６０４ 薄膜トランジスタ
６０５ 薄膜トランジスタ
６０６ 薄膜トランジスタ
６１１ 列スイッチ
６１２ 列スイッチ
６１４ 薄膜トランジスタ
６１５ アンプ
６１６ 出力端子
６１７ 出力配線
６２１ ビット線（データ線）
６２２ ビット線
６２４ グランド
６２５ グランド
６３１ ワード線
６３２ ワード線
６３５ ビット
６３６ ビット
６３７ ビット
６３８ ビット
１１０１ 列デコーダー
１１０２ 行デコーダー
１１０３ ビット
１１０４ ビット
１１０５ ビット
１１０６ ビット
１１１１ 列スイッチ
１１１４ 薄膜トランジスタ
１１１５ アンプ
１１１６ 出力部
１１１７ 供給線
１１１８ グランド
１１２１ ビット線
１１２２ ビット線
１１３１ ワード線
１１３２ ワード線
１１４１ 薄膜トランジスタ
１１４２ 薄膜トランジスタ
１１４３ 電位ＶＤＤ
１１４４ 薄膜トランジスタ
１１４５ 薄膜トランジスタ
１１４６ 電位ＶＤＤ
１１４７ 薄膜トランジスタ
１１４８ 薄膜トランジスタ
１１５０ 薄膜トランジスタ
１１５１ 薄膜トランジスタ
１１５２ ＶＤＤ
１２０１ Ｉｄ−Ｖｇカーブ
１３００ マスク
１３０１ マスク
１３０２ 矢印
１５００ メモリモジュール
１５０１ メモリセル領域
１５０２ メモリセル領域
１５０３ インターフェース
１５０４ 行デコーダー
１５０５ 行デコーダー
１５０６ 列デコーダー
１５０７ ワード線
１５０９ ビット線
１５２０ ＲＦＩＤタグ
１５２１ アンテナ回路
１５２２ 信号処理回路
１５２３ 整流回路
１５２４ 電源回路
１５２５ 復調回路
１５２６ 発振回路
１５２７ 論理回路
１５２８ メモリコントロール回路
１５２９ メモリ回路
１５３０ 論理回路
１５３１ アンプ
１５３２ 変調回路
１５８１ バッテリー
【技術分野】
【０００１】
本発明は、半導体記憶回路に関する発明である。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表される表示装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてアモルファスシリコンや低温結晶化シリコンなどのシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目をされている。
【０００３】
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至特許文献３）。
【０００４】
一方、薄膜トランジスタを利用した記憶装置がＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ），ＩＤタグ、ＩＣタグ、無線タグ、電子タグ、無線チップなどの様々な名称を有する半導体装置に応用されている。この半導体装置で個々の対象物、製品に個体認識番号（つまり、Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ：ＩＤ）を与え、各工程等で無線読み取り装置との間で無線交信する事で、その対象物を特定し、履歴等と照合、生産管理、在庫管理、商品管理等様々な分野に利用するものである。これらの半導体装置の多くは、シリコンなどの半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップと記す）とアンテナを有し、当該ＩＣチップは記憶装置、無線回路や制御回路等から構成されている。記憶装置に関しては、生産するＩＣチップ毎の認識番号を生産時に一度だけ書けば良く、後は工程毎にその認識番号と対応する情報を管理システム側に持つ方式と、ＩＣチップは生産時だけでなく、工程毎の情報をＩＣチップ側に書き込む、又は書き直す方式がある。一度だけ書き込む方法に有機メモリを用いた例や、半導体プロセスの露光工程で行うマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の例がある。また酸化物半導体を用いた薄膜トランジスタに紫外線を照射した時の特性を利用したメモリ素子を利用した例もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２００６−１６５５２９号公報
【特許文献４】特開２００５−２６８７７４号公報
【特許文献５】特開２００７−１３１１６号公報
【特許文献６】特開２００９−１８２１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、マスクＲＯＭの方式で行って作成しても、比較的製造工程が複雑であり、大きな費用を要する事が多い。マスクＲＯＭの場合には、識別に用いる記憶素子部分に使用されるトランジスタや容量部に接続する回路パターンに識別番号に従って接続部と切断部を形成するものである。その為にはＩＣチップの製造工程の段階で特殊なフォトマスクや露光装置を利用しなければならない。例えば、基板上に作成したＩＣチップ回路一つ一つに異なった識別番号を印字するために、電子ビーム露光装置を用い、各チップのデータをホストコンピューターから送り、それに基づいて電子ビームのスキャンパターンを変えなくてはならない。つまりフォトマスクを製造する時の工程を行う必要があり、高価な装置を必要とすると共に非常に加工時間を要するスループットの悪い工程となっている。この他には、電子ビーム露光装置を使わない方法としてフォトマスク上に識別番号毎のパターンを予め作成しておくものである。基板は、スリットでフォトマスクにおける所望の識別番号の部分のみを開口したスリットから露光され、ＩＣチップパターンが形成される。次のＩＣチップパターンには、それに対応する次の識別番号のフォトマスク部分に移動し露光する。つまり、ＩＣチップパターンの数だけマスク移動、露光を繰り返さなければならない。他にレーザを用いて行う方法もあるが、いずれにしろ、複雑な工程と高価な装置を要するものであった。
【０００７】
一方、有機メモリは、有機薄膜を上部電極と下部電極で挟む事で形成される。ＩＣチップの製造工程終了後に有機メモリの回路パターンに電界を印加し、有機薄膜を電気的に短絡させて、電極間の接続を形成するものである。絶縁部と導通部のパターンから識別番号を形成するものである。識別番号の形成には電極と接触する特殊なプローバーが必要となる。
【０００８】
また、マスクＲＯＭの方式や有機メモリのいずれの方式でも、ＩＣチップ毎に識別番号の製造時の問題があるだけではなく、商品として生産管理、在庫管理、商品管理等に使用された後、ＩＣチップの残された情報の消去が難しかった。マスクＲＯＭで作成したときには、既に回路パターンとしてフォトリソ工程で形成されているので、それを消去する手段はなかった。有機メモリにしても書き込みのための特殊なプローバーなどの装置が必要であり、使用者が簡単に消去の作業ができるものではなかった。
【０００９】
一方、酸化物半導体を用いた薄膜トランジスタを用いた場合には、紫外線を照射する事で薄膜トランジスタの特性がマイナス側に容易に移動する事を記憶装置に利用するものである。しかしながら、薄膜トランジスタの照射前の電気特性においてもゲート電圧が０ボルトにおいてソースとドレイン間に電流が容易に生じる、いわゆるノーマリーオンの特性になりやすかった。このような特性では、紫外線照射において更にしきい値のマイナスシフトが生じたとしても記憶装置として使うのは困難であった。
【００１０】
このような問題に鑑み本発明の一形態は、半導体記憶装置をより少ないプロセスで安価に製造することができる。使用後においては、半導体記憶装置内に残る記憶を容易に消去することができる薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
発明の一つは、
薄膜トランジスタと、
第１の方向に延在するワード線と、
第２の方向に延在するビット線とからなり、
前記薄膜トランジスタは、第１のゲート電極層、第１の絶縁層、チャネル層、ソース電極層、ドレイン電極層を有し、前記チャネル層は酸化物半導体からなり、
前記チャネル層には第２の絶縁層が接して設けられ、
前記第２絶縁層には第２のゲート電極層が接して設けられており、
前記ワード線は前記第１のゲート電極層と接続し、
前記ビット線は前記ソース電極層と接続し、
読み取り電圧を前記ワード線に印加した時に、
前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みを受けた前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間における第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値より大きい事が特徴とする半導体記憶装置である。
【００１２】
上記の発明において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置である。
【００１３】
上記の発明において、
前記読み取り回路は、
電源と
第２の薄膜トランジスタとからなり、
前記第２の薄膜トランジスタの第１のソース電極層は電源と接続し、
前記第２の薄膜トランジスタの第２のドレイン電極層は前記ソース電極層と接続しており、
前記読み取り回路は、第２のドレイン電極層と前記ソース電極層の間の電位を測定する手段を有している事を特徴とする半導体記憶装置である。
【００１４】
上記の発明において、
前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値において、
前記読み取り電圧は、前記第２のしきい値より大きく、前記第１のしきい値より小さい事を特徴とする半導体記憶装置である。
【００１５】
発明の一つは、
第１の薄膜トランジスタと、
第２の薄膜トランジスタと、
第１の方向に延在するビット線と、
第２の方向に延在するワード線とからなり、
前記第２の薄膜トランジスタは酸化物半導体層からなる第２のチャネル層、第２のゲート電極層、第２のソース電極層、第２のドレイン電極層からなり、
前記第１の薄膜トランジスタは第１のチャネル層、第１の絶縁層、第１のゲート電極層、第１のソース電極層、第１のドレイン電極層を有し、
前記第１のゲート電極層と前記第２のゲート電極層は前記ワード線と接続し、
前記第１のソース電極層は前記ビット線と接続し、前記第１のドレイン電極層は前記第２のソース電極層と接続し、
読み取り電圧を前記ワード線に印加した時に、
前記第２の薄膜トランジスタは、前記第２のソース電極層と第２のドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みのある前記第２の薄膜トランジスタは前記第２のソース電極層と前記第２のドレイン電極層間において第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値電流より大きい事が特徴とする半導体記憶装置である。
【００１６】
上記発明において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置である。
【００１７】
上記発明において、
前記読み取り回路は、
電源と、
第３の薄膜トランジスタとからなり、
前記第３の薄膜トランジスタの第３のソース電極層は電源と接続し、
第３のドレイン電極層は前記第１のソース電極層と接続しており、
前記読み取り回路は、第３のドレイン電極層と前記第１のソース電極層の間の電位を測定する手段を有する事を特徴とする半導体記憶装置である。
【００１８】
上記の発明において、
前記第２薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記第２の薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値と、
前記第１の薄膜トランジスタが有するＩｄ−Ｖｇ特性
において、
前記読み取り電圧は、前記第３のしきい値及び前記第２のしきい値より大きく、前記第１のしきい値より小さい事を特徴とする半導体記憶装置である。
【発明の効果】
【００１９】
本発明により、以下のような効果を期待できる。第１に、フォトリソ工程によりコンタクトの形成を行ったＭＲＯＭよりも早い書き込みが可能であり、小面積化が期待できる。酸化物半導体を活性層に用いた基板に対して、所望部分に簡単な設備で紫外線を照射してデータの書き込みができるので簡便な工程での書き込みが可能である。第２には、ＭＲＯＭ製造の際には、書き込みにフォトマスクを利用したフォトレジスト工程を経たが、紫外線を利用した本発明は安価な製造になる。第３に使用現場での追加のデータ書き込みが可能である。第４に、最終的にはデータの一括消去が可能であるので、本発明を用いたＩＣチップを破棄する段階で、書き込みデータを持ったまま処分される事がない。ＭＲＯＭよりもセキュリィティの面で安全性が高い。第５に、書き込み回路が不要であるために小面積な製品の製造が可能である。
【００２０】
酸化物半導体を活性層に用いた薄膜トランジスタに本発明では、活性層に接して更に電極を設ける事で、しきい値の安定した特性が得られるようになった。更に酸化物半導体層を有した薄膜トランジスタのソース部と極性の反対の薄膜トランジスタのドレイン部を接続することで、酸化物半導体層を有した薄膜トランジスタのしきい値が不安定であるという弱点を十分に補うデバイスができ、信頼性の確保が必須な半導体記憶装置を得ることができた。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様である薄膜トランジスタとその作製方法を説明する図
【図２】本発明の一態様である記憶セルアレイ
【図３】本発明の一態様である記憶セルアレイへのデータ書き込み方法を説明する図
【図４】本発明の一態様である薄膜トランジスタの電気特性を説明する図
【図５】本発明の一態様である記憶セルアレイのデータを説明する図
【図６】本発明の一態様である周辺回路付きの記憶セルアレイにてデータ読み出しについて説明する図
【図７】本発明の一態様の記憶セルアレイのデータ消去方法を説明する図
【図８】本発明の一態様の記憶セルアレイの消去データを説明する図
【図９】本発明の一様態の薄膜トランジスタとその作製方法を説明する図
【図１０】本発明の一態様の記憶セルアレイ
【図１１】本発明の記憶セルアレイへのデータ書き込み方法を説明する図
【図１２】本発明の一態様である薄膜トランジスタの電気特性を説明する図
【図１３】本発明の一態様である周辺回路付きの記憶セルアレイにてデータ読み出しについて説明する図
【図１４】本発明の一態様である記憶セルアレイの動作を説明する図
【図１５】記憶セルアレイを適用した記憶モジュールの図
【図１６】ＲＦＩＤタグを説明する図
【図１７】ＲＦＩＤタグを説明する図
【図１８】ＲＦＩＤタグの使用例を説明する図
【図１９】しきい値変化を説明する図
【発明を実施するための形態】
【００２２】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００２３】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２４】
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を識別するために便宜上付したものであり、その数を限定するものではない。
【００２５】
（実施の形態１）
本実施の形態は、本発明の一態様である半導体記憶装置について説明する。
【００２６】
図１の薄膜トランジスタで説明するならば、絶縁性の表面を有する基板上にゲート電極層１１を形成し、その上にゲート絶縁層１２を形成する。その上に酸化物半導体層１４を形成し、その酸化物半導体層のソース部にソース電極層１５ａ、ドレイン部にドレイン電極層１５ｂを形成する。次に酸化物絶縁層１６を形成した後にバックゲート電極層１９を形成する。つまり、ゲート絶縁層、ゲート電極層を形成する反対側の半導体層の面に酸化物絶縁層とバックゲート電極層を形成するものである。ゲート電極層が半導体層に対して電界を与えて半導体層のスイッチングを司るのに対して、バックゲート電極層では、その裏面の保護と共に不安定なしきい値の制御を行う為のものとして利用される。酸化物半導体を活性層に用いた薄膜トランジスタは、水分、ヒドロキシル基、又は水素などが不純物として働き、しきい値シフトなどを起こしやすい。それを防止するためにバックゲート電極層を設けている。
【００２７】
ここで、薄膜トランジスタにおけるソース電極層とドレイン電極層は、いずれも半導体層に接続するものであり、ゲート電極層に電圧が印加された時にソース電極層とドレイン電極層の間に電位差に応じて電流を流す。ここでは、薄膜トランジスタの構造を説明する場合に、ソース電極層とドレイン電極層と呼称する。薄膜トランジスタの駆動の中では、ソース電極層とドレイン電極層の呼称は他との接続関係のみを示しており、電流の向きを特定するものではない。ソース電極層及びドレイン電極層の一方と他方と呼称する方法もあるが、こうした呼称の仕方による意味の差は特にない。
【００２８】
従ってバックゲート電極層付きの薄膜トランジスタは、図１ではボトムゲート型の薄膜トランジスタによる場合の図面を示しているが、これに限らずトップゲート型薄膜トランジスタに対しても同様の技術は適用可能である。その時には基板側より、バックゲート電極層）、酸化物絶縁層、チャネル層、ゲート絶縁層、ゲート電極層、ソース電極層及びドレイン電極層の順に構成される。ここで、ゲート電極層１１がバックゲートの機能を有し、バックゲート電極層１９が酸化物半導体層１４に電界を与え半導体層のスィッチングを制御しても構わない。ゲート電極層１１及びバックゲート電極層１９の双方が酸化物半導体層１４に電界を与え， 半導体層のスィッチングを制御しても構わない。
【００２９】
図１を用いてプロセスの順を追ってバックゲート電極層付きの酸化物半導体を有する薄膜トランジスタについて説明する。
絶縁表面を有する基板１０に使用することができる基板に大きな制限はないが、少な
くとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウム
ホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【００３０】
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が６３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
【００３１】
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
【００３２】
図１（Ａ）には記されていないが、下地層となる絶縁層を基板１０とゲート電極層１１との間に設けてもよい。下地層は、基板１０からの不純物元素の拡散を防止する機能があり、窒化珪素層、酸化珪素層、窒化酸化珪素層、又は酸化窒化珪素層から選ばれた一又は複数の層による積層構造により形成することができる。
【００３３】
また、ゲート電極層１１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。２層の積層構造としては、例えば、アルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層の積層構造、窒化チタン層とモリブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との２層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムと珪素の合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
【００３４】
次いで、ゲート電極層１１上にゲート絶縁層１２を形成する。
【００３５】
ゲート絶縁層１２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層から選ばれた層を単層で又は一種または複数種の層を積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素、窒素又は窒素酸化物を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層１２の膜厚は、１０ｎｍ以上３００ｎｍ以下とし、積層の場合は、例えば、膜厚５ｎｍ以上１５０ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上１５０ｎｍ以下の第２のゲート絶縁層の積層とする。
【００３６】
本実施の形態では、ゲート絶縁層１２としてプラズマＣＶＤ法により膜厚１００ｎｍ
以下の酸化窒化珪素層を形成する。
【００３７】
次いで、ゲート絶縁層１２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層１３を形成する。
【００３８】
なお、酸化物半導体層１３をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１２の表面に付着しているゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰囲気などを用いてもよい。
【００３９】
酸化物半導体層１３は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層を用いる。本実施の形態では、酸化物半導体層１３としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体層１３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
【００４０】
酸化物半導体層１３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ］の組成比を有するターゲットを用いることもできる。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜となる。
【００４１】
酸化物半導体層１３を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
【００４２】
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化物半導体層を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプに液体窒素、液体水素などを用いたコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【００４３】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体層は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
【００４４】
次いで、酸化物半導体層１３を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００４５】
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層１４を得る。
【００４６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【００４７】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００４８】
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００４９】
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層は結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【００５０】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体層１３に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【００５１】
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及びドレイン電極上に保護絶縁層を形成した後、のいずれで行っても良い。
【００５２】
また、ゲート絶縁層１２にコンタクトホールを形成する場合、その工程は酸化物半導体層１３に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
【００５３】
なお、ここでの酸化物半導体層のエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。
【００５４】
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
【００５５】
次いで、ゲート絶縁層１２、及び酸化物半導体層１３上に、導電層を形成する。導電層をスパッタ法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金層等が挙げられる。導電層には、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を含んでもよい。また、導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム層上にチタン層を積層する２層構造、Ｔｉ層と、そのＴｉ層上に重ねてアルミニウム層を積層し、さらにその上にＴｉ層を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた層、合金層、もしくは窒化層を用いてもよい。
【００５６】
導電層形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電層に持たせることが好ましい。
【００５７】
第３のフォトリソグラフィ工程により導電層上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１５ａ、ドレイン電極層１５ｂを形成した後、レジストマスクを除去する。
【００５８】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１４上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
【００５９】
なお、導電層のエッチングの際に、酸化物半導体層１４は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
【００６０】
本実施の形態では、導電層としてＴｉ層を用いて、酸化物半導体層１４にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
【００６１】
なお、第３のフォトリソグラフィ工程では、酸化物半導体層１４は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層１５ａ、ドレイン電極層１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００６２】
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成してもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための金属層は、連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
【００６３】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及びドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。
【００６４】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【００６５】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【００６６】
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁層となる酸化物絶縁層１６を形成する。
【００６７】
酸化物絶縁層１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁層１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物絶縁層１６に水素が含まれると、その水素が酸化物半導体層へ侵入し、又は水素が酸化物半導体層中の酸素を引き抜き、酸化物半導体層の酸化物絶縁層１６と接する部分（バックチャネル）が低抵抗化（ｎチャネル型化）してしまい、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【００６８】
本実施の形態では、酸化物絶縁層１６として膜厚２００ｎｍの酸化珪素層をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化珪素層のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層１６には、水分や、水素イオンや、ＯＨ−などの不純物が含まれず、これらが外部から侵入することをブロックする無機絶縁層が用いられる。代表的には酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などが用いられる。
【００６９】
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１６を成膜することが好ましい。酸化物半導体層１３及び酸化物絶縁層１６に水素、水酸基又は水分が含まれないようにするためである。
【００７０】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室では、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物絶縁層１６に含まれる不純物の濃度を低減できる。
【００７１】
酸化物絶縁層１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
【００７２】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層１６と接した状態で加熱される。
【００７３】
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極層１１と重なるチャネル形成領域１７はＩ型となり、ソース電極層１５ａに重なる高抵抗ソース領域１８ａと、ドレイン電極層１５ｂに重なる高抵抗ドレイン領域１８ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタが形成される（図１（Ｄ）参照）。
【００７４】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる。また、酸化物絶縁層に欠陥を多く含む酸化シリコン層を用いると、この加熱処理によって、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
【００７５】
なお、ドレイン電極層１５ｂ（及びソース電極層１５ａ）と重畳した酸化物半導体層において高抵抗ドレイン領域１８ｂ（又は高抵抗ソース領域１８ａ）を形成することにより、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイン領域１８ｂを形成することで、ドレイン電極層１５ｂから高抵抗ドレイン領域１８ｂ、チャネル形成領域１７にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層１５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層１１とドレイン電極層１５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
【００７６】
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁層に近い領域はＩ型とすることもできる。
【００７７】
酸化物絶縁層１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を用いて窒化珪素層を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁層を用い、窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、窒化酸化アルミニウム層などを用いる。
【００７８】
次いで、図１（Ｃ）に示すように、酸化物絶縁層１６上に、水分、ヒドロキシ基、或いは水素を、吸蔵または吸着しやすい特性を有する金属を１つまたは複数用いて導電層を形成した後、導電層をパターニングすることで、酸化物半導体層１４と重なる位置にバックゲート電極層１９を形成する。本発明の一形態では、活性層に対して紫外線照射を行いデータの書き込みを行う為に、紫外線を透過するＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）を用いている。バックゲート電極層には、これだけに限らず、一般的な金属薄層の一部をエッチング除去した開口部を設けてもよい。開口部は酸化物半導体層のチャンネル部に対応する位置に設ける必要がある。但し、チャンネル部の全て開口する必要はない。そうすればバックゲートとしての機能を保ちつつ、開口部から紫外線を透過する事ができるために、酸化物半導体層にバックゲート越しに紫外線照射が可能となる。
【００７９】
次いで、バックゲート電極層１９を形成した後、該バックゲート電極層１９が露出した状態で、減圧雰囲気下または不活性ガス雰囲気下において加熱処理を行うことで、バックゲート電極層１９の表面や内部に吸着されている水分や酸素などを取り除く活性化処理を行う。
【００８０】
上記活性化処理を行うことで、酸化物半導体層１４内、ゲート絶縁層１２内、酸化物半導体層１４とゲート絶縁層１２の界面とその近傍、或いは、酸化物半導体層１４と酸化物絶縁層１６の界面とその近傍、などに存在する、水分、ヒドロキシ基、または水素などの不純物が、活性化されたバックゲート電極１９に吸蔵或いは吸着されるため、上記不純物がトランジスタの特性の劣化に繋がるのを防ぐことができる。また、水分、ヒドロキシ基、水素などの脱離により、酸化物半導体層１４のキャリア濃度を増加させ、ホール移動度を高めることが出来る。
【００８１】
また、半導体装置の置かれている雰囲気中に含まれる水分、水素などの不純物が、酸化物半導体層１４内に取り込まれるのを防ぐことが出来る。本実施の形態では、ターボ分子ポンプなどの排気手段により処理室内を５×１０−３Ｐａ以下、好ましくは１０−５Ｐａ以下の真空度となるような減圧雰囲気に保ち、温度を４００℃、基板温度が上記温度に達した状態で１０分間、加熱処理を行う。
【００８２】
なお、活性化のための加熱処理は、酸化物半導体層１４が酸化物絶縁層１６と接した状態で行われる。そのため、酸化物半導体層１４の酸化物絶縁層１６と接する領域が、均一に高抵抗化するため、薄膜トランジスタの電気的特性のばらつきを軽減することができる。
【００８３】
なお、図１（Ｅ）では、バックゲート電極層１９が酸化物半導体層１４一致している場合を例示しているが、本発明はこの構成に限定されない。バックゲート電極層１９が酸化物半導体層１４全体を完全に覆うことで、酸化物半導体層１４中の不純物を低減するという効果は高くなる。しかし、酸化物半導体層１４の少なくともチャネル形成領域となる部分全体、或いはその一部が、バックゲート電極層１９と重なることでも、上記効果は得られる。
【００８４】
また、バックゲート電極層１９は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極層１９には、ゲート電極層１１と同じ高さの電位が与えられていても良いし、グランドなどの固定電位が与えられていても良い。バックゲート電極層１９に与える電位の高さを制御することで、薄膜トランジスタの閾値電圧を制御することができる。このようにバックゲートを設ける事により、酸化物半導体を用いた薄膜トランジスタのしきい値を初期状態（紫外線照射前）おいてマイナス側にシフトすることなく、ゲート電圧０ボルトにおいてオフ状態を安定に維持することができる。
【００８５】
このようなバックゲート付きの酸化物半導体を活性層に持つ薄膜トランジスタを使って図２に示したような記憶セルアレイを作成する。図２には４ビットの例を示すが、記憶セルアレイはこれに限らず、大ビット数のものであって構わない。一方向（図２における左右方向）に延在する第１ワード線１０１，第２ワード線１０２と、他の方向（図２における上下方向）に延在する第１ビット線１０５，第２ビット線１０６から成り立ち、ワード線とビット線はゲート絶縁層を間に挟み直交している。第１ワード線１０１と第１ビット線１０５により決められた部分を第１ビット１１４、第１ワード線１０１と第２ビット線１０６により決められた場所を第２ビット１１５、第２ワード線１０２と第１ビット線１０５により決まる場所を第３ビット１１６、第２ワード線１０２と第２ビット線１０６により決まる場所を第４ビット１１７と呼び４ビットの記憶セルアレイのデータの書き込み、読み出しなどを説明する際に用いる事にする。第１ビット１１４には第１薄膜トランジスタ１１０が配置している。第１薄膜トランジスタ１１０のゲート電極は、第１ワード線１０１と電気的に接続し、ソース電極は第１ビット線１０５と電気的に接続している。また第２ビット１１５の第２薄膜トランジスタ１１１のゲート電極層は第１ワード線１０１と電気的に接続し、ソース電極は第２ビット線１０６と接続している。なお、第１薄膜トランジスタのドレイン部は図２ではグランド１２０に接続されている。この部分の接続に関してはこれに限らず、薄膜トランジスタの特性により、接続関係は異なり、所定の電位や信号を持つ場合もある。記憶セルアレイは、異なる方向を持つワード線とビット線がこのように直交し、その交点に薄膜トランジスタを配置する形体をとなる。
【００８６】
記憶セルアレイに紫外線照射してのデータの書き込みについて図３を用いて説明する。図２で説明した部分については図２と同様の番号を配している。紫外線によるデータの書き込みを第１ビットの第１薄膜トランジスタ１１０と第４ビットの第４薄膜トランジスタ１１３について行う。その時に第２ビットの第２薄膜トランジスタ１１１には第１マスク２００が配置されている。同様に第２ワード線１０２と第１ビット線１０５と接続している第３ビットの第３薄膜トランジスタ１１２には第２マスク２０１が配置されている。マスクには、紫外線を透過しない材料が用いられている。クロム、酸化クロムの金属薄膜の積層物が遮光体として設けられたフォトマスクガラスを記憶セルアレイの上に置くことで薄膜トランジスタを遮光することができる。金属薄膜としては、その他にアルミニウム、金、チタン、タングステンなどを用いることができる。それだけでなく、スクリーン印刷やインクジェットを用いて、所望の薄膜トランジスタの上に黒色インク、銀ペースト、金ペースト、カーボンペーストなど有機物や無機顔料などを用いる事ができる。マスク材料は４００ｎｍ以下の波長の紫外線を５％以下、望ましくは０．５％以下の透過率まで遮光することが望ましい。材料によっても必要とする厚さは異なるが、金属薄膜であれば２００ｎｍあれば十分であり、印刷法であれば１０〜５０ミクロンが十分な厚さとなる。また、マスクの形状については図２には正方形となっているが、それに限らず丸型でも三角でもよい。少なくとも薄膜トランジスタのチャネル部、通常であれば半導体層全体を遮光することが望ましい。
【００８７】
マスクが所望の薄膜トランジスタに形成されたら記憶セルアレイに紫外線２１０、２１１の照射を行う。図３には２個の矢印で記したが、これに限らず、紫外線照射は記憶セルアレイに対して全面に均等に行う。その時には第１マスク２００、第２マスク２０１の上面にも紫外線照射される。但し、マスク形成が前記の如くに十分に行われていればマスク下の薄膜トランジスタ１１１、１１２には紫外線は照射されない。また紫外線をガラスファイバーなどで導入する時にはビーム径を１〜１０ｍｍ、場合によっては２０〜５０ｍｍにすることができるために、ガラスファイバーを手に持って作業することができるので大変便利である。または、紫外線レーザを光源として光学顕微鏡から導入することができる時には、光学レンズで集光できるために、マスク無しで目的とする薄膜トランジスタだけに直接照射することができる。
【００８８】
紫外線照射装置としては低圧水銀ランプや高圧水銀ランプを用いる。低圧水銀ランプの主波長は１８４．９ｎｍと２５３．７ｎｍである。高圧水銀ランプは３６５ｎｍに主波長を有する紫外線を発する。書き込みに必要な照度は０．２〜２０ｍＷ／ｃｍ２、又は２０〜２００ｍＷ／ｃｍ２である。その時のエネルギーは５〜２００ｍＪ／ｃｍ２である。ただそれに限らず２００〜２０００ｍＪ／ｃｍ２と十分なエネルギーを与えても良い。また、図３には薄膜トランジスタの上方より紫外線照射が行われているように示されているが、紫外線照射の方向はアレイのデバイス構造によって変わる。ボトムゲートＴＦＴの場合にはゲート電極の上に活性層となる半導体層が形成される為に、その上部にマスクを設け、上方より紫外線を薄膜トランジスタに照射する。するとチャネル部に紫外線が照射され半導体層での励起が容易に起きる。また、トップゲートＴＦＴ構造の時には、半導体層の上方にゲート絶縁層、ゲート電極が形成される為に、アレイ上方からはチャネル部に紫外線を効率よく照射することができない。この場合には、基板裏面（薄膜トランジスタが形成された面とは反対の面）にマスク層を形成し、裏面より紫外線照射を行う。この場合には基板は、ガラス、石英など紫外線を十分に透過する材料が用いられるのが望ましい。
【００８９】
このように所望のデータを書き込んだ記憶セルアレイについては、一般光、外部光、太陽光など紫外線を含む波長での長時間暴露により、データ書き込みと同様の効果が心配される為に、シールやコーティングを行い、紫外線暴露を防ぐ事が望ましい。
【００９０】
図４にバックゲート電極層を形成した薄膜トランジスタのＩｄ−Ｖｇ特性の一例を示す。紫外線照射により書き込み前の薄膜トランジスタのＩｄ−Ｖｇ特性４０１はソース部をグランド、ドレイン部に１０Ｖを印加した状態で、ゲート電圧を−２０〜＋２０Ｖを印加した時にドレイン−ソース間の電流を測定したものである。ゲート電圧がマイナスの時には電流値は１ｘ１０−１２〜１ｘ１０−１３Ａで安定であり、ゲート電圧がプラスになる頃に電流値は急激に増大して１０−３〜１０−２Ａとなる。その時の電流変化が最大になる時の電圧をしきい値（Ｖｔｈ１ボルトとして表す）という。この時のしきい値Ｖｔｈ１は１．５〜４ボルトとなり、ゲート電圧０ボルトにおいて１０−１２Ａ以下の電流となり、完全にノーマリーオフ状態となる。
【００９１】
紫外線を照射した薄膜トランジスタのＩｄ−Ｖｇ特性４０２を説明する。全体の測定曲線の形は書き込み前とあまり差はないが、書き込み後のしきい値（Ｖｔｈ２ボルトで表す）は−３〜１ボルトであり、照射前のしきい値に比して２〜４Ｖマイナス側にシフトしている。従ってより小さなゲート電圧でドレイン−ソース間の電流が流れる。このしきい値シフトはＶｔｈ１まで経時変化で戻る事はなく、シフトしたままで保持される。
【００９２】
酸化物半導体層１３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層を用いる。これらの材料は、従来は透明電極として用いられていたものであり、エネルギーギャップが３ｅＶ程度である。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶薄膜のエネルギーギャップは３．１５ｅＶであり、３９０ｎｍの波長のエネルギーの光に相当する。従って、半導体層にこうした酸化物半導体を用いた薄膜トランジスタは紫外線照射による励起を受けやすく、半導体層の中にドナー準位を作りしきい値シフトを起こしやすい。薄膜トランジスタはシフト後も安定した状態を続けるため、それをデバイスの特性を活かした記憶装置である。
【００９３】
こうした紫外線でデータ書き込みをした薄膜トランジスタと書き込み無しの薄膜トランジスタでは、それぞれのしきい値が異なる為に、双方のしきい値Ｖｔｈ１とＶｔｈ２の間の電圧Ｖｒ（この電圧を読み取り電圧Ｖｒと呼ぶことにする）を選択してゲート電圧に印加すると、書き込み無しの薄膜トランジスタ特性４０１ではソース電極層とドレイン電極層間の抵抗値が高くオフ状態となり、薄膜トランジスタ特性４０２ではソース電極層とドレイン電極層間の抵抗値が低くなり、オン状態が得られる。オン状態とオフ状態の抵抗値の差が大きいほど記憶装置としての精度は上がる。書き込み電圧を印加した時に、それぞれの抵抗値は６桁オーム以上の開きを有している事が望ましいが、２〜３桁オームほどの開きでも十分に記憶装置として機能する。これを記憶装置として利用することができる。
【００９４】
図５は記憶セルアレイにデータの書き込み状況を示している。マスクを施し紫外線照射が行われなかった第２ビット１１５、第３ビット１１６には”０”データ３０１，３０２のままであるが、紫外線照射した第１ビット１１４，第４ビット１１７に ”１” データ３００，３０３の書き込みが行われている。このようにして４ビットの記憶セルアレイには”１００１”のデータ書き込みが行われる。紫外線照射による書き込みはデバイスの概観上の変化は無いが、この４ビットの記憶セルアレイには”１００１”の書き込みが行われ、それを揮発して消滅することなくこのデータを保持することができているので本発明のデバイスが達成する事になる。
【００９５】
このように所望のデータを書き込んだ記憶セルアレイについては、一般光、外部光、太陽光など紫外線を含む波長での長時間暴露により、データ書き込みと同様の効果が心配される為に、シールやコーティングを行い、紫外線暴露を防ぐ事が望ましい。
【００９６】
図６に周辺回路を配置した記憶セルアレイを示す。データが書き込まれた記憶セルアレイからデータをどのように読み出すかに関して説明をする。既に図２，３，５において説明したように、ここには酸化物半導体を用いた薄膜トランジスタからなる記憶セルアレイには既にデータが書き込まれている。図６は図２，３，５に周辺回路を含めた図面と考えてもらえばよい。記憶素子回路の簡略化のため、４ビットの記憶回路としているが４ビットに限定されるものではない。図６に示す記憶素子回路は列デコーダー６０１、行デコーダー６０２、アンプ６１５、酸化物半導体を活性層に持つ薄膜トランジスタ６０３、６０４、６０５、６０６、ビット線（データ線）６２１、６２２、ワード線６３１、６３２、電源であるＶＤＤ６００、列スイッチ６１１，６１２，出力配線６１７、電位測定の為に固定の抵抗として役割を果たす薄膜トランジスタ６１４、出力端子６１６によって構成される。第１薄膜トランジスタ６０３はゲート電極がワード線６３１に、ソース電極がビット線６２１に接続されている。ドレイン電極は本図面ではグランド６２４に接続されているが、それに限らず特定の電位を持たせる事もある。他の薄膜トランジスタ６０４、６０５、６０６のゲート電極、ソース電極、ドレイン電極の接続も同様の接続方法により各配線に接続されている。第１ワード線６３１と第１ビット線６２１により決められた部分を第１ビット６３５、第１ワード線６３１と第２ビット線６２２により決められた場所を第２ビット６３６、第２ワード線６３２と第１ビット線６２１により決まる場所を第３ビット６３７、第２ワード線６３２と第２ビット線６２２により決まる場所を第４ビット６３８と呼び、４ビット記憶セルアレイのデータの書き込み、読み出しなどを説明する際に用いる事にする。
【００９７】
記憶セルアレイには図３で説明したように既に”１００１”のデータが書き込まれており、第１ビット６３５と第４ビット６３８は紫外線によるデータ”１”を有している。マスクが形成されており紫外線が照射されなかった第２ビット６３６と第３ビット６３７はデータ”０”を有している。記憶情報を書き込んだ記憶セルアレイから、どのように記憶情報をどのように読み出すかに関して説明する。
【００９８】
紫外線照射無しの第２ビット６３６における第２薄膜トランジスタ６０４は、しきい値Ｖｔｈ１を有しているため、読み取り電圧Ｖｒをゲート電極に印加するとソース−ドレイン間電流は小さくオフ状態となる。行デコーダー６０２よりワード線６３１が選択され、薄膜トランジスタ６０４のゲート電極に読み取り電圧として例えば３Ｖがかかる。次に列デコーダー６０１より列スイッチ６１２がビット線６２２を選択し、ＶＤＤの電源電位が出力配線６１７から薄膜トランジスタ６０４のソース線に入る。紫外線照射無しの薄膜トランジスタ６０４では、しきい値Ｖｔｈ１を有しているため、読み取り電圧Ｖｒをゲート電極に印加してもソース−ドレイン間電流は小さく、この部分の抵抗値は大きい。よって、電源であるＶＤＤ６００とグランド６２５との間で、第１の薄膜トランジスタ６１４と第２の薄膜トランジスタのある時点での抵抗に応じた電圧分割を考えれば良い。第２薄膜トランジスタ６０４に占める電圧は大きく、薄膜トランジスタ６１４に印加される電圧は小さい。よって、グランド６２５を基準に見ると、アンプはＨｉｇｈを出力する。
【００９９】
データ書き込みされた第１ビット６３５における第１薄膜トランジスタ６０３を考える。前記同様に第１ワード線６３１が行デコーダーで選択されている。第２薄膜トランジスタの第２列スイッチ６１２がオフになり、次に第１列スイッチ６１１がオンとなり、第１ビット線６２１が選択される。ＶＤＤの電位が第１薄膜トランジスタのソース部に入る。ゲート部には読み取り電圧Ｖｒが印加される。第一薄膜トランジスタのしきい値はＶｔｈ２であり、それより大きな読み取り電圧Ｖｒが入っている為にソース−ドレイン間に電流がグランド６２４側に流れる。つまり第１薄膜トランジスタ６０３における抵抗値は小さい。よって第１の薄膜トランジスタにソース−ドレイン間の印加される電圧は小さく、薄膜トランジスタ６１４に大きな電圧がかかる。第１ビット６３５側の電位は低くなる。その時にアンプ６１５はＬｏｗを出力する。同様にして第２ワード線６３２が選択されてＶＤＤがソース線に印加された時に書き込みのない第３ビットからはＨｉｇｈ、書き込みのある第４ビットからはＬｏｗが出力される。
【０１００】
一方、ワード線が選択されていない時を考える。選択されていない時にはワード線は０ボルトなど読み取り電圧Ｖｒより小さな電圧となる。データ書き込みされた第４ビット６３８の第４薄膜トランジスタ６０６について考える。第２ワード線６３２が非選択の状態で列スイッチ６１２が接続されＶＤＤがソース側に入る。非選択のゲート電極には０ボルトが印加される。このゲート電圧における第４薄膜トランジスタはソース−ドレイン間に電流は流れず、この部分の抵抗は高い。よって第４ビットにおける電位は大きく、アンプはＨｉｇｈを出力する。
【０１０１】
データ書き込みのない第３ビット６３７における第３薄膜トランジスタ６０５の非選択時の動作について考える。第２ワード線６３２が非選択の状態では、電圧０ボルトが第３薄膜トランジスタ６０５のゲート電極に入る。列スイッチ６１１が接続され、第１ビット線６２１よりＶＤＤがソース線に入る。ゲート電極の非選択時はゲート電極に０ボルトが印加される。このゲート電圧では第３薄膜トランジスタはソース電極とドレイン電極の間に電流は流れず、この部分の抵抗は高い。よって、第３ビットにおける電位は高くなり、アンプはＨｉｇｈを出力する。同様に、第１ワード線が非選択になった時にも同様に第１ビット６３５、第２ビット６３６はＨｉｇｈを出力する。
【０１０２】
このようにして、第１ビットから第４ビットの記憶セルアレイに書き込みをした”１００１”データは、”Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ、Ｌｏｗ”として読み出され、アンプより出力される。また、ワード線が選択されていない時には書き込みの有無によらず、Ｈｉｇｈを出力する。つまり、書き込みのあるビットをワード線が選択して読み取る時にはＬｏｗを出力し、書き込みの無いビットの読み取る時及びワード線が非選択の時には書き込みデータによらずＨｉｇｈを出力する。それが成立する事で、複数のワード線と複数のビット線がマトリクスを形成した記憶セルアレイを形成した時に読み取りが正確に行う事ができる。
【０１０３】
“１００１”のデータが保持された記憶セルアレイが破棄されるときには、”１００１”のデータが残されたままでは、秘密情報漏洩の観点からは心配な状況になる。従って記憶セルアレイを破棄するときには、記録されたデータを一括で消去することが望ましい。図７にはマスク無しで全面に均等に紫外線２１０，２１１を照射し、どのビットにもデータの書き込みをすることでデータの消去することができる。その結果図８に示したように、”１１１１”のデータの書き込みが行われ、それまであった”１００１”のデータは完全に消去された。薄膜トランジスタ１１０、１１３には２度の書き込みが行われた事になるが、その履歴は特に残らずに、”１１１１”のデータのみが記憶セルアレイには残る。
【０１０４】
（実施の形態２）
ビット内に酸化物半導体を用いた薄膜トランジスタに加えて別の薄膜トランジスタを備えた実施形態に関して説明する。酸化物半導体を用いた薄膜トランジスタがｎチャネル型の電気特性を有しているのであればその反対の極性であるｐチャネル型の電気特性を有する薄膜トランジスタを用いる。ｐチャネル型の電気特性というのは、ゲート電極層にプラスの電圧を印加した時にはソース−ドレイン間に流れる電流は小さく、マイナスの電圧を印加した時には電流が大きくなる特性を持つものである。つまりプラス電圧を印加した時にはオフ状態ではあるが、マイナス電圧でオン状態になるスイッチング特性を有する。つまりマイナス電圧でオフ状態、プラス電圧を印加した時にはオン状態となるｎチャネル型の薄膜トランジスタとは反対の動作をするものである。酸化物半導体を有した薄膜トランジスタがｎチャネル型であるならばｐチャネル型の薄膜トランジスタを本実施形態では適用する。ｐチャネル型の薄膜トランジスタは酸化物半導体を有した薄膜トランジスタのしきい値特性の制御が難しい時の解決策として適用される。但し、実施形態の１で示したバックゲート電極層を備えてしきい値制御ができている酸化物半導体を用いた薄膜トランジスタに対して本実施形態を適用しても問題はない。
【０１０５】
図９に素子の断面構造を示した。これを用いて説明する際に、ｐチャネル型の薄膜トランジスタを第１の薄膜トランジスタ、酸化物半導体層を有する薄膜トランジスタを第２の薄膜トランジスタと呼ぶ。また、第１の薄膜トランジスタのゲート電極層４２は、第１のゲート電極層と称して、第２の薄膜トランジスタのゲート電極層である第２のゲート電極層５５と区別する。
【０１０６】
第１の薄膜トランジスタ６４は第１のチャネル４０を有するシリコン層３７、第１のゲート絶縁層４１、第１のゲート電極層４２、第１のソース電極層４５及び第１のドレイン電極層４６を有する。３８は第１のソース領域及び第１のドレイン領域の一方であり、３９は第１のソース領域及び第１のドレイン領域の他方である。
【０１０７】
第１の薄膜トランジスタ６４は、下地膜となる絶縁層３６上に設けられる。絶縁層３６は基板３５に含まれる金属イオンなどの不純物が第１の薄膜トランジスタ６４、第２の薄膜トランジスタ６８に侵入するのを防止する。絶縁層３６の上にはシリコン層３７が設けられる。シリコン層３７の上には第１のゲート絶縁層４１が設けられる。第１のゲート絶縁層４１の上には第１のゲート電極層４２が設けられる。第１のソース電極層４５、及び第１のドレイン電極層４６は、シリコン層３７の上に、それぞれ第１のソース領域及び第１のドレイン領域３８，３９に接するように設けられる。なおここでは第１の薄膜トランジスタ６４としてトップゲート型の薄膜トランジスタを示したが、ボトムゲート型の薄膜トランジスタでもよい。また、第１の薄膜トランジスタは１個に限らず、複数のものを第１薄膜トランジスタとして用いても良い。
【０１０８】
第１のゲート電極層４２はワード線に電気的に接続される（図示しない）。また第１のゲート電極層４２はワード線の一部であってもよい。
【０１０９】
第１のソース電極層４５は第１のビット線に電気的に接続される（図示しない）。また第１のドレイン電極層４６は第２の薄膜トランジスタの第２のソース電極層５３と電気的に接続している。
【０１１０】
第２の薄膜トランジスタ６８に関して説明する。第２の薄膜トランジスタ６８は第２のゲート電極層５５、第２のゲート絶縁層５１、酸化物半導体層５２、第２のソース電極層５３及び第２のドレイン電極層５４を有する。
【０１１１】
第２の薄膜トランジスタ６８は層間絶縁層４９上に設けられる。第２のゲート電極層５５は層間絶縁層４９の上に設けられる。第２のゲート電極層５５の上には第２のゲート絶縁層５１が設けられている。第２のゲート絶縁層５１の上には酸化物半導体層５２が設けられる。酸化物半導体層５２の上に接して第２のソース電極層５３、及び第２のドレイン電極層５４が設けられる。第２のソース電極層５３、及び第２のドレイン電極層５４、酸化物半導体層５２及び第２のゲート絶縁層５１の上にはパッシベーション膜として層間絶縁層５６が設けられる。また、第２のゲート電極層５５を第１のゲート電極層４２と同時に形成しても良いし、第１のソース電極層４５、ドレイン電極層４６と同時に形成しても良い。そうすれば工程数の削減につながる。なおここでは第２の薄膜トランジスタ６８としてボトムゲート型のトランジスタを示したが、トップゲート型のトランジスタでもよい。
【０１１２】
第２のゲート電極層５５はワード線に電気的に接続される。また第２のゲート電極層５５はワード線の一部であってもよい（図示しない）。
【０１１３】
第２のソース電極層５３は第１の薄膜トランジスタ６４の第１のドレイン電極層４６と電気的に接続される。また、第２のドレイン電極層５４は特定の電位に接続される。（図示しない）。
【０１１４】
基板３５は、後の加熱処理に耐えうる程度の耐熱性を有する。基板３５としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いる。また基板３５は、セラミック基板、石英基板、サファイア基板、結晶化ガラス基板などの絶縁体でなる基板でもよい。後の加熱処理に耐えうる程度の耐熱性を有していれば、ポリエチレンテレフタレート、ポリイミド、アクリル樹脂、ポリカーボネート、ポリプロピレン、ポリエステル、ポリ塩化ビニル等のプラスチックフィルムなどを用いる。
【０１１５】
絶縁層３６は酸化珪素層、窒化珪素層、酸化窒化珪素層などを用いる。絶縁層３６は１０〜２００ｎｍの厚さを有すればよい。
【０１１６】
シリコン層３７は単結晶シリコン層又は結晶性シリコン層である。シリコン層３７は２ｎｍ以上２００ｎｍ以下の厚さを有すればよい。シリコン層３７はチャネル型の不純物元素を含み、当該不純物元素を含む領域が第１のソース領域、第１のドレイン領域３８、３９となる。第１のソース領域及び第１のドレイン領域３８、３９の間がチャネル４０となる。シリコン層３７は必要に応じてＬＤＤ領域を有していてもよい。シリコン層の他、ゲルマニウム、シリコン−ゲルマニウム、ヒ化ガリウム、炭化珪素等からなる層を用いてもよい。
【０１１７】
第１のゲート絶縁層４１は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、Ｙ２Ｏ３層又はＨｆＯ２層を単層でまたは積層して形成する。第１のゲート絶縁層４１は１０〜５００ｎｍの厚さを有すればよい。
【０１１８】
第１のゲート電極層４２はモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成する。第１のゲート電極層４２は１０〜２００ｎｍの厚さを有すればよい。
【０１１９】
第１のソース電極層４５、第１のドレイン電極層４６はモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成する。第１のソース電極層４５、第１のドレイン電極層４６は１００〜５００ｎｍの厚さを有すればよい。
【０１２０】
層間絶縁層４３は例えば酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、Ｙ２Ｏ３層又はＨｆＯ２層を単層でまたは積層して形成する。層間絶縁層４３は１０−２００ｎｍの厚さを有すればよい。
【０１２１】
層間絶縁層４４、４９は酸化珪素層、窒化珪素層、酸化窒化珪素層などを用いる。層間絶縁層４４、４９には水素、水酸基または水分が含まれないようにすることが好ましい。層間絶縁層４４、４９は１０ｎｍ〜１μｍの厚さを有すればよい。第２のゲート絶縁層５１は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、ハフニウムシリケート（ＨｆＳｉＯｘ）層、窒素が添加されたハフニウムシリケイト（ＨｆＳｉＯｘＮｙ（ｘ＞０，ｙ＞０））層、窒素が添加されたハフニウムアルミネート（ＨｆＡｌＯｘＮｙ（ｘ＞０，ｙ＞０））層、酸化ハフニウム層、酸化イットリウム層を単層でまたは積層して形成する。ハフニウムシリケート（ＨｆＳｉＯｘ）層、窒素が添加されたハフニウムシリケイト（ＨｆＳｉＯｘＮｙ）層、窒素が添加ハフニウムアルミネート（ＨｆＡｌＯｘＮｙ）層、酸化ハフニウム層、酸化イットリウム層などのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。第２のゲート絶縁層５１には水素、水酸基または水分が含まれないようにすることが好ましい。第２のゲート絶縁層５１は１０〜５００ｎｍの厚さを有すればよい。
【０１２２】
第２のゲート絶縁層５１にハロゲン元素（例えば、フッ素または塩素）を５×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３程度含ませてもよい。ハロゲン元素により酸化物半導体層５２、または第２のゲート絶縁層５１と酸化物半導体層５２との界面に存在しうる、水素、水分、水酸基又は水素化物などの不純物を排除することができる。例えば第２のゲート絶縁層５１として、窒化シリコン層と酸化シリコン層の積層膜にする場合は、酸化物半導体層５２に接する側を、上記濃度でハロゲン元素を含む酸化シリコン層とするとよい。窒化シリコン層が水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物が酸化シリコン層に侵入することを防止する。
【０１２３】
酸化物半導体層５２は非晶質酸化物半導体層又は結晶性酸化物半導体層であり、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層である。酸化物半導体層５２は２ｎｍ以上２００ｎｍ以下の厚さを有ればよい。酸化物半導体層５２の種類、組成によりしきい値電圧を調整することができる。
【０１２４】
酸化物半導体層５２には水素、水酸基または水分が含まれないようにすることが好ましい。具体的には水素が５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１６／ｃｍ３未満である。また、キャリア濃度は１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満である。即ち、酸化物半導体層のキャリア濃度は、限りなく０に近い。また、エネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。なお、酸化物半導体層中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行えばよい。キャリア濃度測定はホール効果測定を行えばよい。
【０１２５】
酸化物半導体において水素はドナーであり、酸化物半導体をｎチャネル型化する一つの要因であることが知られている。したがって水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とすることができる。不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去して、高純度化されたｉ型（真性半導体）酸化物半導体またはそれに近づけることが好ましい。不純物を除去した酸化物半導体のフェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
【０１２６】
上記酸化物半導体層５２を有する第２のトランジスタ６８では、第２のゲート電極にマイナスの電圧（逆バイアス）が印加しても、オフ電流は小さい。キャリア濃度が低いため、オフ電流に寄与する少数キャリア濃度（ホール濃度）が小さいからである。
【０１２７】
例えば第２のトランジスタ６８のチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、オフ電流が１０−１３Ａ以下であり、Ｓ値が０．１Ｖ／ｄｅｃ．（第２のゲート絶縁層５１の厚さ１００ｎｍ）が得られる。
【０１２８】
酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、第２のトランジスタ６８の動作を良好なものとすることができる。特に、オフ電流を低減することができる。
【０１２９】
また酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。例えば第２のソース電極及び第２のドレイン電極５３、５４にチタン（Ｔｉ）を用いると、Ｔｉの仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属（Ｔｉ）−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。すなわち酸化物半導体層５２にｎチャネル型の不純物を添加しなくてもＴｉから酸化物半導体層５２に電子が注入される。
【０１３０】
第２のソース電極層５３、第２のドレイン電極層５４はモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成する。第２のソース電極層、第２のドレイン電極層５３、５４には水素、水酸基または水分が含まれないようにすることが好ましい。第２のソース電極層、第２のドレイン電極層５３、５４は１０−５００ｎｍの厚さを有すればよい。
【０１３１】
絶縁層５６は酸化物絶縁層であり、例えば酸化シリコン層を用いる。絶縁層５６には水素、水酸基または水分が含まれないようにすることが好ましい。絶縁層５６は１０−２００ｎｍの厚さを有すればよい。なお酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
【０１３２】
絶縁層５６にハロゲン元素（例えば、フッ素または塩素）を５×１０１８ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３程度含ませてもよい。ハロゲン元素により酸化物半導体層５２、またはゲート絶縁層５６と酸化物半導体層５２との界面に存在しうる、水素、水分、水酸基又は水素化物などの不純物を排除することができる。
【０１３３】
第１の薄膜トランジスタと第２の薄膜トランジスタを記憶セルアレイに関して図１０を用いて説明する。
【０１３４】
第１ワード線１１３１，第２ワード線１１３２が一方向に延在し、第１ビット線１１２１，第２ビット線１１２２が他方に延在してマトリクスを形成している。第１ワード線１１３１と第１ビット線１１２１が交差する第１ビット１１０３には第１薄膜トランジスタ１１４１と第２薄膜トランジスタ１１４２が配置している。第１薄膜トランジスタ１１４１のゲート電極層と第２薄膜トランジスタ１１４２のゲート電極層は共に第１ワード線１１３１に接続している。第１薄膜トランジスタ１１４１のソース電極層は第１ビット線１１２１と接続しており、第１薄膜トランジスタ１１４１のドレイン電極層が第２薄膜トランジスタ１１４２のソース電極層と接続しており、第２薄膜トランジスタ１１４２のドレイン電極層は電位ＶＤＤ１１４３と接続している。
【０１３５】
第１ワード線１１３１と第２ビット線１１２２が交差する第２ビット１１０４には第１薄膜トランジスタ１１４４と第２薄膜トランジスタ１１４５が配置している。第１薄膜トランジスタ１１４４のゲート電極層及び第２薄膜トランジスタ１１４５のゲート電極層はいずれも第１ワード線１１３１と接続している。第１薄膜トランジスタ１１４４のソース電極層は第２ビット線１１２２と接続しており、第１薄膜トランジスタ１１４４のドレイン電極層は第２薄膜トランジスタ１１４５のソース電極層と接続し、第２薄膜トランジスタ１１４５のドレイン電極層は電位ＶＤＤ１１４６と接続している。
【０１３６】
第２ワード線１１３２と第１ビット線１１２１が交差する第３ビット１１０５には、第１薄膜トランジスタ１１４７、第２薄膜トランジスタ１１４８が配置され、第２ワード線と第１ビット線に同様の接続をしている。
【０１３７】
第２ワード線１１３２と第２ビット線１１２２が交差する第４ビット１１０６には第１薄膜トランジスタ１１５０、第２薄膜トランジスタ１１５１が配置され、第２ワード線と第２ビット線に対して同様の接続をしている。
【０１３８】
記憶セルアレイに紫外線照射してのデータの書き込みについて図１１を用いて説明する。図１０で説明した部分については図１０と同様の番号を配している。紫外線によるデータの書き込みを第１ビット１１０３と第４ビット１１０６について行う。第２ビット１１０４と第３ビット１１０５には第１マスク１３００、第２マスク１３０１が配置されている。マスクには、紫外線を透過しない材料が用いられている。クロム、酸化クロムの金属薄膜の積層物が遮光体として設けられたフォトマスクガラスを記憶セルアレイの上に置くことで薄膜トランジスタを遮光することができる。金属薄膜としては、その他にアルミニウム、金、チタン、タングステンなどを用いることができる。それだけでなく、スクリーン印刷やインクジェットを用いて、所望の薄膜トランジスタの上に黒色インク、銀ペースト、金ペースト、カーボンペーストなど有機物や無機顔料などを用いる事ができる。マスク材料は４００ｎｍ以下の波長の紫外線を５％以下、望ましくは０．５％以下の透過率まで遮光することが望ましい。材料によっても必要とする厚さは異なるが、金属薄膜であれば２００ｎｍあれば十分であり、印刷法であれば１０〜５０ミクロンが十分な厚さとなる。また、マスクの形状については図１１には正方形となっているが、それに限らず丸型でも三角でもよい。マスクとしては第２薄膜トランジスタだけではなく、第１薄膜トランジスタに対しても覆っているが、紫外線に対して感度を持たない第１薄膜トランジスタに関しては覆わなくてもよい。マスクとしては少なくとも紫外線に対して感度を有する酸化物半導体層の備えた第２薄膜トランジスタ１１４２，１１５１のチャネル部、通常であれば半導体層全体を遮光することが望ましい。
【０１３９】
マスクが所望の薄膜トランジスタに形成されたら記憶セルアレイに紫外線の照射を行う。図１１には２個の矢印１３０２，１３０３で記したが、これに限らず、紫外線照射は記憶セルアレイに対して全面に均等に行う。その時には第１マスク１３００、第２マスク１３０１の上面にも紫外線照射される。但し、マスク形成が前記の如くに十分に行われていればマスク下の薄膜トランジスタ１１４５、１１４８には紫外線は照射されない。また紫外線をガラスファイバーなどで導入する時にはビーム径を１〜１０ｍｍ、場合によっては２０〜５０ｍｍにすることができるために、ガラスファイバーを手に持って作業することができるので大変便利である。または、紫外線レーザを光源として光学顕微鏡から導入することができる時には、光学レンズで集光できるために、マスク無しで目的とする薄膜トランジスタだけに直接照射することができる。
【０１４０】
紫外線の波長は高圧水銀ランプを用いると主波長が３６５ｎｍとなり、低圧水銀ランプを用いると２５３．７ｎｍが主波長となる。また、図１１には薄膜トランジスタの上方より紫外線照射を行っているように図示されているが、紫外線照射の方向はアレイのデバイス構造によって変わる。ボトムゲートＴＦＴの場合にはゲート電極の上に活性層となる半導体層が形成される為に、その上部にマスクを設け、上方より紫外線を薄膜トランジスタに照射する。するとチャネル部に紫外線が照射され半導体層での励起が容易に起きる。また、トップゲートＴＦＴ構造の時には、半導体層の上方にゲート絶縁層、ゲート電極が形成される為に、アレイ上方からはチャネル部に紫外線を効率よく照射することができない。この場合には、基板裏面（薄膜トランジスタが形成された面とは反対の面）にマスク層を形成し、裏面より紫外線照射を行う。この場合には基板は、ガラス、石英など紫外線を十分に透過する材料が用いられるのが望ましい。
【０１４１】
このように所望のデータを書き込んだ記憶セルアレイについては、一般光、外部光、太陽光など紫外線を含む波長での長時間暴露により、データ書き込みと同様の効果が心配される為に、シールやコーティングを行い、紫外線暴露を防ぐ事が望ましい。
【０１４２】
各薄膜トランジスタの電気特性の一例を図１２により説明する。図１２（ａ）は酸化物半導体を活性層に用いた薄膜トランジスタの紫外線未照射でのＩｄ−Ｖｇ特性である。Ｉｄ−Ｖｇカーブ１２０１のしきい値Ｖｔｈ１は−２Ｖ〜１Ｖである。紫外線照射した薄膜トランジスタのＩｄ−Ｖｇ特性を図１２（ｂ）に示す。しきい値Ｖｔｈ２は−６Ｖ〜−１Ｖである。シリコン層を用いたｐチャネル型薄膜トランジスタのＩｄ−Ｖｇ特性を図１２（ｃ）に示す。それは、ｎチャネル型薄膜トランジスタとは逆の特性を有し、ゲート電圧がプラスの時に電流は１ｘ１０−１２Ａ〜１ｘ１０−１３Ａであり、ほとんど流れないが、ゲート電圧がマイナスに変わるとソース−ドレイン間の電流は増大する。そのしきい値電圧Ｖｔｈ３は−３Ｖ〜−１Ｖである。つまり、ゲート電圧がマイナスの時に薄膜トランジスタはＯＮ状態となる。このような３種類の薄膜トランジスタに読み出し電圧Ｖｒを各薄膜トランジスタに共通のゲート電圧として印加すると未照射の酸化物半導体を用いた薄膜トランジスタ（ａ）はオフ状態、紫外線照射した薄膜トランジスタ（ｂ）はオン状態、ｐチャネル型薄膜トランジスタはオン状態となる。この時の読み取り電圧Ｖｒとしては、Ｖｔｈ２＜Ｖｒ＜Ｖｔｈ３、Ｖｔｈ１を満たす電圧であれば良い。酸化物半導体を持つ薄膜トランジスタに関してはしきい値制御が困難な場合も多いが、読み出し電圧Ｖｒが上記の関係を満たせば良いので、本発明においてはノーマリーオンの特性の薄膜トランジスタであって記憶装置の読み出しに用いる事ができる。
【０１４３】
紫外線でデータの書き込みを行った記憶素子アレイからデータを読み出す時の方法について図１３を用いて説明する。
【０１４４】
行デコーダー１１０２から第１ワード線１１３１、第２ワード線１１３２が延び、列デコーダー１１０１から第１ビット線１１２１、第２ビット線１１２２が延びて４ビットのマトリクスを形成している。第１ビットには第１薄膜トランジスタ１１４１と第２薄膜トランジスタ１１４２が配置されている。
【０１４５】
第１ビット線１１２１、第２ビット線１１２２は供給線１１１７と接続している。一方、固定の抵抗値を有した抵抗として役割を持っている薄膜トランジスタ１１１４のソース部をグランド１１１８に接続し、ドレイン部を供給線１１１７と共にアンプ１１１５と接続し、アンプはその部分の電位を出力部１１１６より出力する。薄膜トランジスタ１１１４はグランド１１１８と接続しているが、グランドである必要はなくＶＤＤより低い電位が取れるのであればそれに限らない。
【０１４６】
各薄膜トランジスタの電気特性を踏まえた読み取り動作に関して説明する。非選択の時のワード線にはＶＤＤが印加されている。行デコーダー１１０２より第１ワード線１１３１が選択され第１ワード線１１３１にグランド状態が与えられ、第２ワード線１１３２には非選択状態が継続し、ＶＤＤが印加されている。第１ビット１１０３の第１薄膜トランジスタ（ｐチャネル型薄膜トランジスタ）１１４１、第２薄膜トランジスタ（酸化物半導体を用いた薄膜トランジスタ）１１４２のゲート電極層はグランド状態となる。ドレイン側にはＶＤＤ１１４３が接続している。一方、列デコーダー１１０１は列スイッチ１１１１がオンして第１ビット線１１２１を選択する。この場合、ドレイン部のＶＤＤ１１４３の電位を基準にするとゲート電極層とソース電極層の電位は−ＶＤＤと見なされる。従って、−ＶＤＤをゲート電極層の読み取り電圧として用いればよい。つまり、トランジスタは、図１２でのゲート電圧が読み取り電圧Ｖｒにおける各薄膜トランジスタの電気特性に従って動作することになる。第１ビット１１０３の第１薄膜トランジスタ１１４１はオン状態、紫外線書き込みした酸化物半導体を用いた薄膜トランジスタ１１４２はオン状態となる。つまり各トランジスタが直列となっている両薄膜トランジスタ間でもオン状態となり、この部分での抵抗は低くなる。この時にＶＤＤとグランド１１１８における電位差のほとんどは、薄膜トランジスタ１１１４に印加される。第１薄膜トランジスタ１１４１と接続している第１ビット線１１２１側の電位は大きく、ほぼＶＤＤに近いものとなる。グランド１１１８を基準に見ると、出力配線信号はアンプ１１１５よりＨｉｇｈが出力される。
【０１４７】
第２ビット１１０４について考える。このビットには書き込みはなされていない。同様に第１ワード線１１３１と第２ビット線１１２２に接続している第１薄膜トランジスタ１１４４、第２薄膜トランジスタ１１４５には第１ワード線がグランド状態になることで選択される。ＶＤＤが接続されている第２薄膜トランジスタのドレイン側の電位を基準に考えるとゲート電極の電位は−ＶＤＤと見なされ、第１薄膜トランジスタ１１４４はオン状態、紫外線書き込みのない酸化物半導体を用いた第２薄膜トランジスタ１１４５はオフ状態となる（図１２（ｂ）参照）。双方の第２薄膜トランジスタのソース部と第１薄膜トランジスタのドレイン部は接続されているため、第１薄膜トランジスタがオン状態、第２薄膜トランジスタがオフ状態であれば第２ビットにおいてはオフ状態であり、この部分の抵抗値は高く、高い電圧が印加される。第２ビット線１１２２側の電位はグランド１１１８と近くなる。つまり、アンプ１１１５はＬｏｗを出力する。同様に、第２ワード線が選択された時には書き込みの無い第３ビット１１０５ではＬｏｗ，第４ビット１１０６ではＨｉｇｈが出力される。
【０１４８】
第３ビット１１０５では行デコーダー１１０２から非選択の第２ワード線１１３２にはＶＤＤが印加されている。ここには第１薄膜トランジスタ１１４７と第２薄膜トランジスタ１１４８（紫外線書き込み無し）が接続されている。第２薄膜トランジスタ１１４８のドレイン部及びゲート電極層はＶＤＤが印加されている事からＶＤＤ１１４９の電位を基準に考えるとゲート部とドレイン部は同電位であり、ゲート電極層に０ボルト印加時のスィッチング特性が適用される。第１薄膜トランジスタはオフ状態となる（図１２（ｃ）参照）。第３ビット１１０５はオフ状態であり、この部分の抵抗は大きい。つまり第３ビット１１０５において第１ビット線１１２１側の電位は下がりグランド側に近くなる。よって出力配線信号はアンプ１１１５よりｌｏｗが出力される。この時に書き込み無しの第２薄膜トランジスタがゲート電極０ボルトにおけるスイッチング状態は、上記のようにオフ状態であっても良い。ある程度のしきい値がマイナス側にシフトし、オン状態になっていたとしても、第１薄膜トランジスタがオフ状態となっている限り、本ビットとしてはオフ状態となっている事に変化はなく、未書き込みデータの読み出しにエラーが生じる事はない。
【０１４９】
書き込みがある第４ビット１１０６における第２ワード線１１３２が非選択の状況を説明する。第２ワード線、つまり各薄膜トランジスタのゲート電極層にはＶＤＤが印加され、第２薄膜トランジスタのドレイン側に持つＶＤＤ１１５２の電位との差が無く、ドレイン側を基準とすればゲート電極層には０ボルトが印加された時のスィッチング状況となる。つまり第１薄膜トランジスタはオフ状態、第２薄膜トランジスタはオン状態となり、２つの薄膜トランジスタの特性とすればオフ状態である。第２ビット線１１２２側の電位はグランド１１１８側に近く、出力配線信号はアンプ１１１５よりｌｏｗが出力される。このようにして、４ビットの記憶セルアレイに書き込まれた”１００１”のデータは、”Ｈｉｇｈ，Ｌｏｗ，Ｌｏｗ，Ｈｉｇｈ”として出力される。図６で読み取られたデータ”Ｌｏｗ，Ｈｉｇｈ，Ｈｉｇｈ，Ｌｏｗ”となっており、この読み取り結果と反対になっている。電源ＶＤＤとグランドの位置が反対になっているからであり、読み取り結果に差はない。
【０１５０】
図１４にこの実施例の真理値表を示した。読み取り方法についてまとめる。つまり、書き込みのあるビットからワード線が選択状態ではＨｉｇｈが検出された一方、ワード線が非選択の状態ではＬｏｗしか検出されない。書き込み無しのビットからはワード線が選択状態であっても非選択の状態であってもＬｏｗしか検出されない。つまり書き込みのあるビットだけの検出がなされる。書き込み通りの読み出しを行う事ができる。オン状態を出力する一方、書き込み有りであってもワード線で非選択の場合や、書き込まれていないビットであればオフ状態を出力する。また、未書き込みの薄膜トランジスタＩｄ−Ｖｇ特性１２０１はゲート電圧０ボルトで十分にオフ状態となっておらず、しきい値がマイナスシフトしている。つまり、仮にゲート電圧が０ボルト状態においてオン状態であっても第１薄膜トランジスタがオフ状態であるので出力としてはオフ状態を維持できる。つまり酸化物半導体のＩｄ−Ｖｇ特性にしきい値シフトがあっても図１４における真理値表は変更無く維持できる。記憶セルアレイの中には酸化物半導体を有した薄膜トランジスタに加え、ｐチャネル型薄膜トランジスタが加わり、２倍の素子密度にはなるが、こうした書き込みに使用される薄膜トランジスタ特性のばらつきがあったとしても、記憶セルアレイは書き込みの有無に対して真理値表に従って正しく機能する。
【０１５１】
また、図１４は、第１の薄膜トランジスタと第２の薄膜トランジスタのオン状態、オフ状態の組み合わせにより真理値が成立している。つまり、第１の薄膜トランジスタと第２の薄膜トランジスタの順列位置関係は問われない。図１１では、第１薄膜トランジスタ１１１４がビット線１１２１と接続し、第２薄膜トランジスタ１１４２が第１薄膜トランジスタ１１４１のドレイン電極層と接続しているが、反対順列の接続でも構わない。ビット線に酸化物半導体層を含む第２薄膜トランジスタのソース電極層が接続し、そのドレイン電極層が第１の薄膜トランジスタのソース電極層と接続しても良い。すると第１の薄膜トランジスタのドレイン電極層はＶＤＤと接続する事になる。このような配置になったとしても図１４の真理値は、変更無く適用される。
【０１５２】
（実施の形態３）
本実施形態は実施形態１〜２のいずれかを適用したメモリモジュール１５００を示す（図１５）。メモリモジュール１５００は第１のメモリセル領域１５０１、インターフェース１５０３、行デコーダー１５０４、列デコーダー１５０６を有する。
【０１５３】
第１のメモリセル領域１５０１には上記実施形態にて示した記憶セルアレイが複数設けられる。第２のメモリセル領域１５０２には上記実施形態にて示した記憶セルアレイにも複数設けられる（図１５）。
【０１５４】
行デコーダー１５０４は例えば実施の形態１に示した行デコーダー６０２を示し、ワード線１５０７で第１のメモリセル領域１５０１に接続される。また行デコーダー１５０５は例えば実施の形態１に示した行デコーダー６０２を示し、ワード線１５０８で第２のメモリセル領域１５０２に接続される。
【０１５５】
列デコーダー１５０６は例えば実施の形態１に示した列デコーダー６０１に該当し、読み出し回路を有し、ビット線１５０９で第１のメモリセル領域１５０１及び第２のメモリセル領域１５０２に接続される。
【０１５６】
行デコーダー１５０４、行デコーダー１５０５、列デコーダー１５０６はそれぞれインターフェース１５０３に接続される。
【０１５７】
本発明では当該トランジスタに紫外線を照射して当該トランジスタのしきい値電圧を変化させる。したがって当該領域は通常、紫外線を遮光する遮光物で覆われて遮光されていることが好ましい。当該領域へのアクセスが許可された者は遮光物を除去した後、当該トランジスタに紫外線を照射する。遮光物で当該領域を覆うことにより、第三者は当該領域にアクセスできない。
【０１５８】
（実施の形態４）
本実施形態は上記実施の形態で示したメモリモジュールを有するＲＦＩＤタグ１５２０を示す（図１６）。
【０１５９】
ＲＦＩＤタグ１５２０は、アンテナ回路１５２１及び信号処理回路１５２２を有する。信号処理回路１５２２は、整流回路１５２３、電源回路１５２４、復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２を有する。メモリ回路１５２９は上記実施形態のメモリモジュールを有する。
【０１６０】
アンテナ回路１５２１によって受信された通信信号は復調回路１５２５に入力される。受信される通信信号、すなわちアンテナ回路１５２１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路１５２１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路１５２１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
【０１６１】
発振回路１５２６から出力された発振信号は、クロック信号として論理回路１５２７に供給される。また、変調された搬送波は復調回路１５２５で復調される。復調後の信号も論理回路１５２７に送られ解析される。論理回路１５２７で解析された信号はメモリコントロール回路１５２８に送られる。メモリコントロール回路１５２８はメモリ回路１５２９を制御し、メモリ回路１５２９に記憶されたデータを取り出し、論理回路１５３０に送る。論理回路１５３０に送られた信号は論理回路１５３０でエンコード処理されたのちアンプ１５３１で増幅され、その信号によって変調回路１５３２は搬送波に変調をかける。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグ１５２０からの信号を認識する。
【０１６２】
整流回路１５２３に入った搬送波は整流された後、電源回路１５２４に入力される。このようにして得られた電源電圧を電源回路１５２４より復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２などに供給する。
【０１６３】
信号処理回路１５２２とアンテナ回路１５２１におけるアンテナとの接続については特に限定されない。例えばアンテナと信号処理回路１５２２をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路１５２２の一面を電極にしてアンテナに貼り付ける。信号処理回路１５２２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ；異方性導電性フィルム）を用いることができる。
【０１６４】
アンテナは、信号処理回路１５２２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路５０３は、アンテナ回路１５２１が受信する搬送波により誘導される交流信号を直流信号に変換する。
【０１６５】
ＲＦＩＤタグ１５２０はバッテリー１５８１を有してもよい（図１７）。整流回路１５２３から出力される電源電圧が、信号処理回路１５２２を動作させるのに十分でないときには、バッテリー１５８１からも信号処理回路１５２２を構成する各回路、例えば復調回路１５２５、発振回路１５２６、論理回路１５２７、メモリコントロール回路１５２８、メモリ回路１５２９、論理回路１５３０、アンプ１５３１、変調回路１５３２などに電源電圧を供給する。
【０１６６】
整流回路１５２３から出力される電源電圧のうちの余剰分をバッテリー１５８１に充電すれば良い。ＲＦＩＤタグにアンテナ回路１５２１及び整流回路１５２３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー１５８１に蓄えるエネルギーを得ることができる。
【０１６７】
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えばニッケル水素電池、ニッケルカドミウム電池などが挙げられる。または大容量のコンデンサーなどを用いる。
【０１６８】
（実施の形態５）
本実施形態では、上記実施形態で示したＲＦＩＤタグ１５２０の使用例を示す（図１８）。
【０１６９】
ＲＦＩＤタグ１５２０の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１８（Ａ））、包装用容器類（包装紙やボトル等、図１８（Ｃ））、記録媒体（ＤＶＤソフトやビデオテープ等、図１８（Ｂ））、乗り物類（自転車等、図１８（Ｄ））、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１８（Ｅ）、図１８（Ｆ））等に設けて使用することができる。
【０１７０】
ＲＦＩＤタグ１５２０は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。ＲＦＩＤタグ１５２０は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、ＲＦＩＤタグ１５２０を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【実施例】
【０１７１】
チャネル部が酸化物半導体層を用いて作製した薄膜トランジスタのＩｄ−Ｖｇ特性を測定した一例を図１９に示す。図１９（Ａ）は紫外線照射前の薄膜トランジスタのＩｄ−Ｖｇ特性である。図１９（Ｂ）は紫外線照射した薄膜トランジスタのＩｄ−Ｖｇ特性である。図中のＶＤＳはソース−ドレイン間電圧を示す。紫外線の波長は２５４ｎｍ、紫外線強度は０．０６ｍＷ／ｃｍ２、照射時間は３分である。チャネルにはＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた。ＴＦＴの構造は図９に示した酸化物半導体を用いた薄膜トランジスタのボトムゲート型である。紫外線はチャネルの上方からチャネルに向けて照射している。
【０１７２】
ＴＦＴに紫外線を照射すると、照射前のしきい値電圧−０．５４Ｖ， Ｓ値０．０６４が紫外線照射後のしきい値−２．１６Ｖ、Ｓ値０．１８に変化している。この現象を用いてチャネルが酸化物半導体からなるトランジスタを駆動させる。
【符号の説明】
【０１７３】
１０ 基板
１１ ゲート電極層
１２ ゲート絶縁層
１３ 酸化物半導体層
１４ 酸化物半導体層
１５ａ ソース電極層
１５ｂ ドレイン電極層
１６ 酸化物絶縁層
１７ チャネル形成領域
１８ａ 高抵抗ソース領域
１８ｂ 高抵抗ドレイン領域
１９ バックゲート電極層
３５ 基板
３６ 絶縁層
３８ ドレイン領域
３７ シリコン層
３８ ドレイン領域
４０ チャネル
４１ ゲート絶縁層
４２ ゲート電極層
４３ 層間絶縁層
４４ 層間絶縁層
４５ ソース電極層
４６ ドレイン電極層
４９ 層間絶縁層
５１ ゲート絶縁層
５２ 酸化物半導体層
５３ ソース電極層
５４ ドレイン電極層
５５ ゲート電極層
１０１ ワード線
１０２ ワード線
１０５ ビット線
１０６ ビット線
１１０ 薄膜トランジスタ
１１１ 薄膜トランジスタ
１１２ 薄膜トランジスタ
１１３ 薄膜トランジスタ
１１４ ビット
１１５ ビット
１１６ ビット
１１７ ビット
１２０ グランド
１３０ 酸化物半導体層
２００ マスク
２０１ マスク
４０１ Ｉｄ−Ｖｇ特性
４０１ 薄膜トランジスタ特性
４０２ Ｉｄ−Ｖｇ特性
４０２ 薄膜トランジスタ特性
４５０ 窒素雰囲気下
５０３ 整流回路
６００ ＶＤＤ
６０１ 列デコーダー
６０２ 行デコーダー
６０３ 薄膜トランジスタ
６０４ 薄膜トランジスタ
６０５ 薄膜トランジスタ
６０６ 薄膜トランジスタ
６１１ 列スイッチ
６１２ 列スイッチ
６１４ 薄膜トランジスタ
６１５ アンプ
６１６ 出力端子
６１７ 出力配線
６２１ ビット線（データ線）
６２２ ビット線
６２４ グランド
６２５ グランド
６３１ ワード線
６３２ ワード線
６３５ ビット
６３６ ビット
６３７ ビット
６３８ ビット
１１０１ 列デコーダー
１１０２ 行デコーダー
１１０３ ビット
１１０４ ビット
１１０５ ビット
１１０６ ビット
１１１１ 列スイッチ
１１１４ 薄膜トランジスタ
１１１５ アンプ
１１１６ 出力部
１１１７ 供給線
１１１８ グランド
１１２１ ビット線
１１２２ ビット線
１１３１ ワード線
１１３２ ワード線
１１４１ 薄膜トランジスタ
１１４２ 薄膜トランジスタ
１１４３ 電位ＶＤＤ
１１４４ 薄膜トランジスタ
１１４５ 薄膜トランジスタ
１１４６ 電位ＶＤＤ
１１４７ 薄膜トランジスタ
１１４８ 薄膜トランジスタ
１１５０ 薄膜トランジスタ
１１５１ 薄膜トランジスタ
１１５２ ＶＤＤ
１２０１ Ｉｄ−Ｖｇカーブ
１３００ マスク
１３０１ マスク
１３０２ 矢印
１５００ メモリモジュール
１５０１ メモリセル領域
１５０２ メモリセル領域
１５０３ インターフェース
１５０４ 行デコーダー
１５０５ 行デコーダー
１５０６ 列デコーダー
１５０７ ワード線
１５０９ ビット線
１５２０ ＲＦＩＤタグ
１５２１ アンテナ回路
１５２２ 信号処理回路
１５２３ 整流回路
１５２４ 電源回路
１５２５ 復調回路
１５２６ 発振回路
１５２７ 論理回路
１５２８ メモリコントロール回路
１５２９ メモリ回路
１５３０ 論理回路
１５３１ アンプ
１５３２ 変調回路
１５８１ バッテリー
【特許請求の範囲】
【請求項１】
薄膜トランジスタと、
第１の方向に延在するワード線と、
第２の方向に延在するビット線とからなり、
前記薄膜トランジスタは、第１のゲート電極層、第１の絶縁層、チャネル層、ソース電極層、ドレイン電極層を有し、前記チャネル層は酸化物半導体からなり、
前記チャネル層には第２の絶縁層が接して設けられ、
前記第２の絶縁層には第２のゲート電極層が接して設けられ、
前記ワード線は前記第１のゲート電極層と接続し、
前記ビット線は前記ソース電極層と接続しており、
読み取り電圧を前記ワード線に印加した時に、
前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みのある前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間における第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値より大きい事が特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記読み取り回路は、
電源と
第２の薄膜トランジスタとからなり、
前記第２の薄膜トランジスタの第１のソース電極層は電源と接続し、
第２の薄膜トランジスタの第２のドレイン電極層は前記ソース電極層と接続しており、
前記読み取り回路は、前記第２のドレイン電極層と前記ソース電極層の間の電位を測定する手段を有している事を特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値とがあり、
前記読み取り電圧は、前記第２のしきい値より大きく、前記第１のしきい値より小さい事を特徴とする半導体記憶装置。
【請求項５】
第１の薄膜トランジスタと、
第２の薄膜トランジスタと、
第１の方向に延在するビット線と、
第２の方向に延在するワード線とからなり、
前記第２の薄膜トランジスタは酸化物半導体層からなる第２のチャネル層、第２のゲート電極層、第２のソース電極層、第２のドレイン電極層からなり、
前記第１の薄膜トランジスタは第１のチャネル層、第１の絶縁層、第１のゲート電極層、第１のソース電極層、第１のドレイン電極層からなり、
前記第１のゲート電極層と前記第２のゲート電極層は前記ワード線と接続し、
前記第１のソース電極層は前記ビット線と接続し、前記第１のドレイン電極層は前記第２のソース電極層と接続し、
読み取り電圧を前記ワード線に印加した時に、
前記第２の薄膜トランジスタは、前記第２のソース電極層と第２のドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みのある前記第２の薄膜トランジスタは前記第２のソース電極層と前記第２のドレイン電極層間において第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値電流より大きい事が特徴とする半導体記憶装置。
【請求項６】
請求項５において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置。
【請求項７】
請求項５において、
前記読み取り回路は、
電源と、
第３の薄膜トランジスタとからなり、
前記第３の薄膜トランジスタの第３のソース電極層は電源と接続し、
第３のドレイン電極層は前記第１のソース電極層と接続しており、
前記読み取り回路は、前記第３のドレイン電極層と前記第１のソース電極層の間の電位を測定する手段を有する事を特徴とする半導体記憶装置。
【請求項８】
請求項５において、
前記第２薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記第２の薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値と、
前記第１の薄膜トランジスタが有するＩｄ−Ｖｇ特性における第３のしきい値とがあり、
前記読み取り電圧は、前記第２のしきい値より大きく、前記第１のしきい値及び前記第３のしきい値より小さい事を特徴とする半導体記憶装置。
【請求項９】
請求項５において、前記第１の薄膜トランジスタが有する電気特性のチャネルタイプは、前記第２の薄膜トランジスタが有する電気特性のチャネルタイプの反対である事を特徴とする半導体記憶装置。
【請求項１】
薄膜トランジスタと、
第１の方向に延在するワード線と、
第２の方向に延在するビット線とからなり、
前記薄膜トランジスタは、第１のゲート電極層、第１の絶縁層、チャネル層、ソース電極層、ドレイン電極層を有し、前記チャネル層は酸化物半導体からなり、
前記チャネル層には第２の絶縁層が接して設けられ、
前記第２の絶縁層には第２のゲート電極層が接して設けられ、
前記ワード線は前記第１のゲート電極層と接続し、
前記ビット線は前記ソース電極層と接続しており、
読み取り電圧を前記ワード線に印加した時に、
前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みのある前記薄膜トランジスタは前記ソース電極層と前記ドレイン電極層間における第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値より大きい事が特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記読み取り回路は、
電源と
第２の薄膜トランジスタとからなり、
前記第２の薄膜トランジスタの第１のソース電極層は電源と接続し、
第２の薄膜トランジスタの第２のドレイン電極層は前記ソース電極層と接続しており、
前記読み取り回路は、前記第２のドレイン電極層と前記ソース電極層の間の電位を測定する手段を有している事を特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値とがあり、
前記読み取り電圧は、前記第２のしきい値より大きく、前記第１のしきい値より小さい事を特徴とする半導体記憶装置。
【請求項５】
第１の薄膜トランジスタと、
第２の薄膜トランジスタと、
第１の方向に延在するビット線と、
第２の方向に延在するワード線とからなり、
前記第２の薄膜トランジスタは酸化物半導体層からなる第２のチャネル層、第２のゲート電極層、第２のソース電極層、第２のドレイン電極層からなり、
前記第１の薄膜トランジスタは第１のチャネル層、第１の絶縁層、第１のゲート電極層、第１のソース電極層、第１のドレイン電極層からなり、
前記第１のゲート電極層と前記第２のゲート電極層は前記ワード線と接続し、
前記第１のソース電極層は前記ビット線と接続し、前記第１のドレイン電極層は前記第２のソース電極層と接続し、
読み取り電圧を前記ワード線に印加した時に、
前記第２の薄膜トランジスタは、前記第２のソース電極層と第２のドレイン電極層間において第１の抵抗値を有し、
紫外線書き込みのある前記第２の薄膜トランジスタは前記第２のソース電極層と前記第２のドレイン電極層間において第２の抵抗値を有し、
前記第１の抵抗値が前記第２の抵抗値電流より大きい事が特徴とする半導体記憶装置。
【請求項６】
請求項５において、
前記ワード線は行デコーダーと接続し、
前記ビット線は列デコーダー、読み取り回路と接続している事を特徴とする半導体記憶装置。
【請求項７】
請求項５において、
前記読み取り回路は、
電源と、
第３の薄膜トランジスタとからなり、
前記第３の薄膜トランジスタの第３のソース電極層は電源と接続し、
第３のドレイン電極層は前記第１のソース電極層と接続しており、
前記読み取り回路は、前記第３のドレイン電極層と前記第１のソース電極層の間の電位を測定する手段を有する事を特徴とする半導体記憶装置。
【請求項８】
請求項５において、
前記第２薄膜トランジスタが有するＩｄ−Ｖｇ特性における第１のしきい値と、
前記紫外線書き込みのある前記第２の薄膜トランジスタが有するＩｄ−Ｖｇ特性における第２のしきい値と、
前記第１の薄膜トランジスタが有するＩｄ−Ｖｇ特性における第３のしきい値とがあり、
前記読み取り電圧は、前記第２のしきい値より大きく、前記第１のしきい値及び前記第３のしきい値より小さい事を特徴とする半導体記憶装置。
【請求項９】
請求項５において、前記第１の薄膜トランジスタが有する電気特性のチャネルタイプは、前記第２の薄膜トランジスタが有する電気特性のチャネルタイプの反対である事を特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−１３９０５２（Ｐ２０１１−１３９０５２Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２０１０−２６８６４８（Ｐ２０１０−２６８６４８）
【出願日】平成２２年１２月１日（２０１０．１２．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２２年１２月１日（２０１０．１２．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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