薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
【課題】オン電流が高く、特性シフトが低減された薄膜トランジスタを提供する。
【解決手段】基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する。
【解決手段】基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサーに関する。
【背景技術】
【０００２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物材料（以下、「ＩＧＺＯ」ともいう）は、東京工業大学の細野秀雄教授らのグループによる報告が行われて以来、薄膜トランジスタ（ＴＦＴ）の活性層として用いる検討が盛んに行われている（例えば、非特許文献１参照）。
前記ＩＧＺＯは、ａ−Ｓｉよりも高移動度を示し、また、低温で樹脂基板上に成膜することが可能であるため、フレキシブルディスプレイ等の駆動素子等への応用が期待されている。
【０００３】
ＩＧＺＯを用いたＴＦＴとしては、例えば、ＩＧＺＯにより、活性層だけではなく、活性層とゲート絶縁膜との間に位置する高抵抗層を形成し、良好な特性を得たとするＴＦＴが示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７３７０１号公報
【非特許文献】
【０００５】
【非特許文献１】Science, 300 (2003) 1269、Nature, 432 (2004) 488
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載のＴＦＴも含め、ＩＧＺＯを用いたＴＦＴでは、オン電流が低い場合や、トランジスタ特性がシフトする場合がある。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明は、オン電流が高く、特性シフトが低減された薄膜トランジスタ及びその製造方法を提供することを目的とする。
また、本発明は、低い消費電力により、高い表示特性が得られる電気光学装置を提供することを目的とする。
また、本発明は、低い消費電力により、高い感度特性が得られるセンサーを提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するための具体的手段は以下のとおりである。
＜１＞ 基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する薄膜トランジスタ。
＜２＞ 前記ｙの最大値が、１．８以上である＜１＞に記載の薄膜トランジスタ。
＜３＞ 前記ｙの最大値が、５．０以下である＜１＞又は＜２＞に記載の薄膜トランジスタ。
＜４＞ 前記ｙが最大値に対し９０％以上である領域の厚みは、前記酸化物半導体膜の全厚みの１／３未満である＜１＞〜＜３＞のいずれか１つに記載の薄膜トランジスタ。
＜５＞ 前記ｙが最大値に対し９０％以上である領域の膜厚方向についての中心は、前記酸化物半導体膜全体の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置する＜１＞〜＜４＞のいずれか１つに記載の薄膜トランジスタ。
【０００８】
＜６＞ 前記ｙが最大値に対し９０％以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜に近い側の膜面からみて１ｎｍから３０ｎｍまでの範囲内に含まれる＜１＞〜＜５＞のいずれか１つに記載の薄膜トランジスタ。
＜７＞ 前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、大気に晒されることのない一連の連続した成膜工程により形成された＜１＞〜＜６＞のいずれか１つに記載の薄膜トランジスタ。
＜８＞ 前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、非晶質である＜１＞〜＜７＞のいずれか１つに記載の薄膜トランジスタ。
＜９＞ 前記酸化物半導体膜は、少なくとも、
前記基板に近い側の膜面を含み、前記ｙが０．８以上１．２以下である第１の領域と、
前記基板から離れた側の膜面を含み、前記ｙが０．８以上１．２以下である第２の領域と、
前記ｙが最大値を示す領域を含み、前記ｙが１．８以上である第３の領域と、
を有する＜１＞〜＜８＞のいずれか１つに記載の薄膜トランジスタ。
＜１０＞ 前記第１の領域から前記第３の領域にかけての前記ｙの変化、及び、前記第３の領域から前記第２の領域にかけての前記ｙの変化、の少なくとも一方が、連続的な変化である＜９＞に記載の薄膜トランジスタ。
【０００９】
＜１１＞ ボトムゲート型構造である＜１＞〜＜１０＞のいずれか１つに記載の薄膜トランジスタ。
＜１２＞ ＜１＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタを製造する方法であって、
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部を、大気に晒すことのない一連の連続した成膜工程により形成する薄膜トランジスタの製造方法。
＜１３＞ ＜１＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタを備えた電気光学装置。
＜１４＞ ＜１＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタを備えたセンサー。
【発明の効果】
【００１０】
本発明によれば、オン電流が高く、特性シフトが低減された薄膜トランジスタ及びその製造方法を提供することができる。
また、本発明によれば、低い消費電力により、高い表示特性が得られる電気光学装置を提供することができる。
また、本発明によれば、低い消費電力により、高い感度特性が得られるセンサーを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明におけるＩＧＺＯ膜の、膜厚方向についてのｙの分布の一例を示す概念図である。
【図２】本発明におけるＩＧＺＯ膜の、膜厚方向についてのｙの分布の一例を示す概念図である。
【図３】本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
【図４】本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
【図５】トップゲート型の薄膜トランジスタの一例を示す概念図である。
【図６】本発明の電気光学装置の一例である液晶表示装置を示す概略構成図である。
【図７】本発明のセンサーの一例であるＸ線センサーの概略断面図である。
【図８】本実施例におけるトランジスタ特性（Ｖｇ−Ｉｄ特性）の測定結果である。
【図９】本実施例におけるトランジスタ特性（Ｖｇ−Ｉｄ特性）の測定結果である。
【図１０】実施例１、実施例２、実施例３、及び比較例３についての移動度を比較した図である。
【図１１】実施例１、実施例２、実施例３、及び比較例３についてのオンオフ比〔オン電流／オフ電流〕を比較した図である。
【発明を実施するための形態】
【００１２】
≪薄膜トランジスタ及びその製造方法≫
本発明の薄膜トランジスタは、基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する。
【００１３】
近年、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（以下、「ＩＧＺＯ膜」ともいう）を、薄膜トランジスタ（以下、「ＴＦＴ」ともいう）の活性層に用いる検討が行われているが、これまでは、各金属元素のモル比が、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０あるいはその近傍で用いられることが一般的であった。
しかしながら、これらのモル比のＩＧＺＯをＴＦＴの活性層として用いた場合、オン電流が不足する場合がある。
そこで、Ｚｎのモル比を高めて、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０〜１．０：１．０：５．０とし、これらの組成のＩＧＺＯをＴＦＴの活性層として用いた場合には、より高いオン電流を得られる傾向があるが、活性層の抵抗値が下がるため、特性が大きくシフトする（具体的には、ＴＦＴのＶｇ−Ｉｄ特性がＶｇについてマイナス側にシフトする。例えば、後述の図８中「Ｉｎ：Ｇａ：Ｚｎ＝１：１：２」参照。）傾向がある。上記特性のシフトが大きい場合、ＴＦＴをオフ状態とするためにマイナス方向に比較的大きなゲートバイアスを印加する必要がある。
そこで、ＴＦＴを上記本発明の構成とし、Ｚｎリッチな領域（Ｚｎのモル比が高い領域）を活性層の内部に設けることで、高いオン電流（即ち、高い移動度）を維持したまま、特性シフトを低減できる。
さらに、本発明によれば、特性シフトを低減できるため、オフ状態とするために印加するゲートバイアスを低減できる。即ち、十分なオン電流を確保したまま、ノーマリーオフを実現し易い。
更に、本発明によれば、ゲートバイアスの低減により、ＴＦＴの駆動に用いる消費電力を低減できる。
なお、本発明では、高いオン電流を有し、特性シフトが低減されている状態や、これらの状態に加え、更にオフ電流が低減されている状態を、単に「トランジスタ特性に優れる。」ということがある。
【００１４】
以下、本発明のＩＧＺＯ膜の一例について、図１及び図２を参照しながら説明するが、本発明は以下の一例に限定されることはない。
図１及び図２は、本発明における、ＩＧＺＯ膜の膜厚方向についての前記ｙの分布の一例を示す概念図である。
図１及び図２中、横軸はＩＧＺＯ膜の膜厚をパーセンテージで表している。ここで、膜厚０％は、基板に近い側の膜面を表し、膜厚１００％は、基板から離れた側の膜面を表す。
また、図１及び図２中、縦軸は、モル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したときのｙの値を表す。
図１及び図２中、分布ａ〜ｅは、いずれも本発明の一例に係るｙの分布であり、前記基板に近い側の膜面（図１及び図２中、膜厚０％の箇所）、及び、前記基板から離れた側の膜面（図１及び図２中、膜厚１００％の箇所）よりも、ｙの値が大きい領域が存在している。即ち、本発明におけるＩＧＺＯ膜では、両膜面（基板に近い側の膜面及び基板から離れた側の膜面）よりもｙの値が高い領域が、膜の内部に存在している。
膜の内部に位置する、ｙの値が相対的に高い領域（Ｚｎリッチな領域）は、オン電流の増大に寄与する。
一方、両膜面に位置する、ｙの値が相対的に低い領域は、特性シフトの低減に寄与する。
【００１５】
本発明における膜厚方向についてのｙの分布は、ＸＰＳもしくはＳＩＭＳで深さ方向の元素分析を行う手法や、断面ＴＥＭ−ＥＤＸ等の手法により測定できる。例えばＥＤＸ（エネルギー分散型Ｘ線分光法）の場合、加速電圧２００〜３００ｋＶのＴＥＭと組み合わせ、ＦＩＢにより加工した断面試料を測定する。ビーム径を１ｎｍもしくはそれ以下に絞り、１２０〜１５０ｅＶの分解能でライン分析を行うことにより、高い精度で膜厚方向の元素分布を評価することが可能である。例えば、ＨＩＴＡＣＨＩ製ＴＥＭ：ＨＤ−２７００にＥＤＡＸ製ＥＤＸ：Ｇｅｎｅｓｉｓを用い、ビーム径０．４ｎｍ、１点あたり１ｓｅｃの取込時間にて、１００ｎｍ程度の膜厚の試料を２００〜３００点ほどの取込点数にて評価を行うことができる。
【００１６】
本発明において、前記基板に近い側の膜面は、ボトムゲート型ＴＦＴの場合には、ゲート絶縁膜に近い側の膜面に相当し、トップゲート型ＴＦＴの場合には、ゲート絶縁膜から離れた側の膜面に相当する。
また、本発明において、前記基板から離れた側の膜面は、ボトムゲート型ＴＦＴの場合には、ゲート絶縁膜から離れた側の膜面に相当し、トップゲート型ＴＦＴの場合には、ゲート絶縁膜に近い側の膜面に相当する。
ＩＧＺＯ膜において、膜の内部よりも、ゲート絶縁膜に近い側の膜面の方が、ｙの値が高い場合、ゲート絶縁膜側の界面にチャネルが形成されるため、該界面（ＩＧＺＯ膜との接触面）に存在する欠陥や汚染物質の影響により、オン電流（移動度）が低下することや、トランジスタ特性が不安定となることがある。
ＩＧＺＯ膜において、膜の内部よりも、ゲート絶縁膜から離れた側の膜面の方が、ｙの値が高い場合、オフ電流が増大し、十分なオン・オフ比が確保できなかったり、トランジスタ特性が不安定となることがある。
【００１７】
また、膜厚方向についてのｙの分布は、曲線状の分布であってもよいし（例えば、分布ａ）、直線状の分布であってもよいし（例えば、分布ｂ、ｄ）、曲線状の部分と直線状の部分とを含む分布であってもよい（例えば、分布ｃ、ｅ）。
【００１８】
以下、本発明の効果をより効果的に奏する観点から、前記ｙの分布の更に好ましい形態について説明する。
オン電流（移動度）向上の観点から、前記ｙの分布において、ｙの最大値は１．８以上であることが好ましい（例えば、分布ａ〜ｅ）。
また、オン電流（移動度）向上の観点から、前記ｙの最大値は、５．０以下であることが好ましい（例えば、分布ｂ〜ｅ）。
従って、前記ｙの最大値は、オン電流（移動度）向上の観点から、１．８以上５．０以下がより好ましく、１．８以上４．０以下が更に好ましく、１．８以上３．０以下が更に好ましく、１．８以上２．２以下が特に好ましい。
【００１９】
また、本発明におけるＩＧＺＯ膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部（より好ましくは本発明のＩＧＺＯ膜の全部）は、一連の連続した成膜工程により形成されることが好ましい。
このような形態とすることにより、大気による各領域の界面の汚染や欠陥を抑制でき、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストを低減できる。
なお、従来の例として、例えば、特開２００７−７３７０１号公報では、ＩＧＺＯにより、活性層だけでなく、活性層とゲート絶縁膜の間に位置する高抵抗層を形成し、良好な特性を得たとするＴＦＴが示されている。この公報では高抵抗層がアモルファス状態で平坦であるため、活性層との良好な界面を形成できるとしているが、活性層と高抵抗層は別の形状を有する別の層として形成されており、活性層形成後にソース・ドレイン電極を形成してから高抵抗層を成膜しているため、活性層／抵抗層の界面が汚染されたり、欠陥が形成されたりしやすい。また、活性層のゲートと反対側の界面についても特に対策がなされていないため、こちらにも欠陥が形成されやすく、素子特性に影響を及ぼす一因となっていた。これらの理由から、実際には安定性や信頼性の確保、および良好なオン特性とオフ特性の両立に関して十分なトランジスタ特性を得ることが困難であった。また、工程数が増加するため、作製コストの上昇も課題であった。
上記公報に対し、上記の「一連の連続した成膜工程により形成する形態」によれば、大気による界面の汚染や、界面における欠陥の発生を抑制でき、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストを低減できる。
【００２０】
また、本発明において、オン電流の増大と特性シフトの抑制とをより効果的に両立させる観点からは、例えば図２中分布ｅに示すように、ｙがその最大値に対し９０％以上である領域の厚みｔｍａｘは、前記酸化物半導体膜の全厚みの１／３未満であることが好ましい。
【００２１】
また、ｙがその最大値に対し９０％以上である領域の膜厚方向についての中心は、前記酸化物半導体膜の膜厚方向についての中心に対し、ゲート絶縁膜に近い側（ＴＦＴがボトムゲート型である場合は、基板に近い側）に位置することが好ましい。
これにより、ｙが大きな領域にチャネルを形成することができるので、オン電流をより増大させることができる。
同様の理由により、ｙがその最大値に対し９０％以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜側の膜面（ＴＦＴがボトムゲート型である場合は、基板に近い側の膜面）からみて１ｎｍから３０ｎｍまでの領域内に含まれることが好ましい。
【００２２】
また、本発明におけるＩＧＺＯ膜は非晶質（アモルファス）であることが好ましい。
ＩＧＺＯ膜の中でも、特に、非晶質ＩＧＺＯ膜は、低温（例えば、基板温度２００℃以下）で成膜可能であるため、プラスチック基板のような可撓性のある樹脂基板に形成し易い。従って、ＴＦＴ付きプラスチック基板を用いたフレキシブルディスプレイへの適用がより容易となる。
また、非晶質ＩＧＺＯ膜は、大面積にわたって均一な膜を形成し易く、多結晶のような粒界がないため素子特性のバラツキを抑えることも容易である。
前記ＩＧＺＯ膜が、アモルファス（非晶質）であるかどうかは、Ｘ線回折により確認することができる。即ち、Ｘ線回折により、結晶構造を示す明確なピークを検出できなかった場合に、アモルファスであると判断することができる。
【００２３】
また、本発明におけるＩＧＺＯ膜は、本発明による効果をより効果的に奏する観点や、製造し易さの観点から、少なくとも、前記基板に近い側の膜面を含み、前記ｙが０．８以上１．２以下である第１の領域と、前記基板から離れた側の膜面を含み、前記ｙが０．８以上１．２以下である第２の領域と、前記ｙが最大値を示す領域を含み、前記ｙが１．８以上である第３の領域と、を有する形態（例えば、分布ｃ、ｄ、ｅ）が好ましい。
【００２４】
また、前記第１の領域から前記第３の領域にかけての前記ｙの値の変化、及び、前記第３の領域から前記第２の領域にかけての前記ｙの値の変化、の少なくとも一方は、連続的な変化である形態が好ましい（例えば、分布ａ〜ｃ及びｅ）。
【００２５】
以上、本発明の薄膜トランジスタについて、活性層であるＩＧＺＯ膜の構成を中心に説明したが、その他の構成（ゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、等）については、公知の構成を特に制限無く使用できる。
また、本発明の薄膜トランジスタは、必要に応じ、公知の層間絶縁膜（パッシベーション膜や保護膜などともいう）や公知の画素電極等のその他の構成を備えていてもよい。
また、本発明の薄膜トランジスタは、ボトムゲート型構造であってもよいし、トップゲート型構造であってもよいが、本発明による効果をより効果的に得る観点からは、ボトムゲート型構造であることが好ましい。
【００２６】
＜実施形態＞
以下、本発明の薄膜トランジスタの具体的な実施形態について、その製造方法を通じて説明する。但し、本発明は以下の実施形態に限定されることはない。
図３及び図４は、本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
【００２７】
−基板−
まず、ＴＦＴを形成するための基板１０を用意する（図３（Ａ））。
基板１０の形状、構造、大きさ等については特に制限はなく、目的等に応じて適宜選択することができる。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。
基板１０としては特に限定はなく、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機基板；ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の樹脂基板（以下、これらの樹脂基板を「プラスチック基板」ともいう）；等を用いることができる。
中でも、軽量である点、可撓性を有する点から、樹脂基板が好ましい。
【００２８】
また、前記樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
なお、一般的に、樹脂基板は耐熱性に乏しいため、樹脂基板上に電子素子を作製する場合には、電子素子の製造過程におけるプロセス温度を、好ましくは２００℃以下、より好ましくは１５０℃以下、特に好ましくは１００℃以下にする。
この点に関し、本発明の電子素子は、半導体層として低温成膜（例えば、スパッタによる成膜）が可能なＩＧＺＯ膜を用いるため、電子素子の製造過程におけるプロセス温度を２００℃以下とすることができる。
従って、例えば、本発明の電子素子として樹脂基板上にＴＦＴを形成することができ、得られたＴＦＴ基板を用いてフレキシブルディスプレイを作製することができる。
前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。
【００２９】
また、本発明における基板の厚みは、５０μｍ以上５００μｍ以下が好ましい。
前記厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。
また、前記厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルディスプレイ用基板としての使用がより容易となる。
【００３０】
−ゲート電極−
基板１０上にゲート電極１２を形成する（図３（Ｂ））。
ゲート電極１２は、導電性及び耐熱性（５００℃以上）を有するものを用い、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ（（株）フルヤ金属製のＡｇ合金）等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。
ゲート電極１２としては、これらの導電膜を単層構造または２層以上の積層構造として用いることができる。
【００３１】
ゲート電極１２の形成においては、ます、例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。ゲート電極１２の厚みは、１０ｎｍ〜１０００ｎｍ（より好ましくは５０ｎｍ〜２００ｎｍ）とすることが好ましい。
例えば、スパッタ等の手段により、Ｍｏ膜、Ａｌ膜、Ａｌ−Ｎｄ膜、又はこれらの積層膜を形成する。
成膜後、フォトリソグラフィー及びエッチングによって所定の形状にパターニングを行う。このとき、ゲート電極１２及びゲート配線（不図示）を同時にパターニングすることが好ましい。
【００３２】
−ゲート絶縁膜−
基板１０上にゲート電極１２を形成した後、ゲート絶縁膜１４を形成する（図３（Ｃ））。
ゲート絶縁膜１４は、絶縁性及び耐熱性（望ましくは、５００℃以上）を有するものが好ましく、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
【００３３】
ゲート絶縁膜１４も、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜し、必要に応じてフォトリソグラフィー及びエッチングによって所定の形状にパターニングを行う。
【００３４】
なお、ゲート絶縁膜１４は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜１４の厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１４の材質にもよるが、ゲート絶縁膜１４の厚みは１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。
ゲート絶縁膜１４の形成の具体例としては、膜厚１００〜４００ｎｍの酸化シリコン（ＳｉＯ２等）、窒化シリコン（ＳｉＮｘ等）等の絶縁膜を、スパッタ、ＣＶＤ等の手段により形成する形態が好適である。
【００３５】
−活性層（半導体層）−
ゲート絶縁膜１４を形成した後、第１の層１６Ａ、第３の層１６Ｃ、及び第２の層１６Ｂから構成されるＩＧＺＯ膜１６を成膜する（図３（Ｄ））。
ＩＧＺＯ膜１６は、スパッタ等の手段にて、Ｚｎの割合が膜中にて最大値（極大値である場合を含む。以下同じ。）をとるように成膜する。
例えば、金属元素の組成比がＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０、１．０：１．０：２．０、１．０：１．０：１．０の層をこの順に、例えば１０ｎｍ／１０ｎｍ／３０ｎｍの膜厚で積層する。
即ち、第１の層１６ＡとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚１０ｎｍ）を、第３の層１６ＣとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、第２の層１６ＢとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚３０ｎｍ）を、それぞれ成膜する。
【００３６】
ＩＧＺＯ膜１６のトータルの膜厚（総膜厚）は３０〜２００ｎｍ程度が望ましく、各層は大気中に暴露されることなく連続して成膜されることが望ましい。
また、各層間に明瞭な境界がなく、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：ｙにおいてｙだけが連続変化して、膜中にて最大値をとる分布になっていてもよい。このとき、ｙがその最大値９０％以上である領域は、既述のとおり、ＩＧＺＯ膜１６のゲート絶縁膜１４側界面からみて、１ｎｍ〜３０ｎｍの位置範囲に含まれることが望ましい。
【００３７】
また、上記の金属元素比を変化させる成膜は、スパッタであれば、例えば、Ｉｎ、Ｇａ、若しくはＺｎ、又は、これらの酸化物若しくは複合酸化物のターゲットを複数組み合わせて用いた共スパッタにおいて、一部のターゲットにかける電力を調整する手段や、一部のターゲットの遮蔽板を調整する手段、等を用いて行うことができる。
一例として、ＩｎＧａＺｎＯ４ターゲットとＺｎＯターゲットとを用いた共スパッタにおいて、ＩｎＧａＺｎＯ４ターゲットにかける電力を２００Ｗで一定とし、ＺｎＯターゲットにかける電力を０〜６０Ｗの間で変動させる等の条件により、上記の構成のＩＧＺＯ膜１６（活性層）を形成することができる。
このとき、第１の層１６Ａ、第３の層１６Ｃ、第２の層１６Ｂの各層の成膜中はＺｎＯターゲットにかける電力を一定とし、層が切り替わる際には速やかに所定の電力に変更する場合は、ＩＧＺＯ膜１６中のｙの分布は図１の分布ｄのようになる。これに対し、層が切り替わる際にＺｎＯターゲットにかける電力を緩やかに変化させて、ＩＧＺＯ膜１６中のｙの分布を図２の分布ｅのように形成することもできる。このときは各層間には明瞭な境界のない状態となっている。
【００３８】
次いで、ＩＧＺＯ膜１６をパターニングして、第１の層１８Ａ、第３の層１８Ｃ、及び第２の層１８Ｂから構成される活性層１８を形成する（図４（Ａ））。ここで、活性層１８は、基板１０の法線方向からみたときに、ゲート電極１２に対して重なり部を有するような、例えば島状（アイランド状）のパターンに形成する。
ＩＧＺＯ膜１６のパターニングは、フォトリソグラフィー及びエッチングにより行うことができる。具体的には、ゲート絶縁膜１４上に成膜したＩＧＺＯ膜１６を、活性層１８として残存させる部分にフォトリソグラフィーによってレジストパターン形成し、塩酸、硝酸、希硫酸、又は、燐酸、硝酸、及び酢酸の混合液（Ａｌエッチング液；関東化学（株）製）等の酸溶液によりエッチングすることにより活性層１８を形成する。例えば、燐酸、硝酸、及び酢酸を含む水溶液を用いれば、ＩＧＺＯ膜１６の露出部分を確実に除去することができるため好ましい。
【００３９】
−ソース・ドレイン電極−
次に、活性層１８及びゲート絶縁膜１４の上にソース・ドレイン電極２０Ａ，２０Ｂを形成するための金属膜を形成する。
金属膜としては、ゲート電極１２と同様の金属膜を同様の手段により形成することができる。
例えば、スパッタ等の手段により、Ｍｏ膜、Ａｌ膜、Ａｌ−Ｎｄ膜、又はこれらの積層膜を形成する形態が好適である。
前記金属膜の膜厚は、成膜性、エッチングやリフトオフ法によるパターニング性、導電性（低抵抗化）などを考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上１００ｎｍ以下とすることがより好ましい。
【００４０】
次いで、前記金属膜をエッチング又はリフトオフ法によりパターニングし、活性層１８と接触するソース電極２０Ａ及びドレイン電極２０Ｂを形成する（図４（Ｂ））。
ここで、ソース・ドレイン電極２０Ａ，２０Ｂは、基板１０の法線方向からみたときに、ゲート電極１２及び活性層１８に対して重なり部を有するように形成する。
この際、ソース・ドレイン電極及びこれらの電極に接続する配線（データ配線など）を同時にパターニングすることが好ましい。
【００４１】
−層間絶縁膜−
ソース・ドレイン電極２０Ａ，２０Ｂ及び配線を形成した後、層間絶縁膜２２を形成する（図４（Ｃ））。
層間絶縁膜２２を形成する材料としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、又はＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、又はＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
【００４２】
また、層間絶縁膜２２の形成方法は特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法などが挙げられ、材料に応じて選択すればよい。
層間絶縁膜２２の厚みはその材質等にもよるが、通常は５０〜１００００ｎｍである。
層間絶縁膜２２の形成の具体例としては、膜厚１００〜２００ｎｍの酸化シリコン（ＳｉＯ２等）、窒化シリコン（ＳｉＮｘ等）等の絶縁膜を、スパッタ、ＣＶＤ等の手段により形成する形態が好適である。
【００４３】
−画素電極−
層間絶縁膜２２の形成に次いで、層間絶縁膜２２に、フォトリソグラフィー及びエッチング（又はリフトオフ法）によりコンタクトホール２４を形成した後、画素電極２６等を形成する（図４（Ｄ））。
例えば、酸化インジウム錫（ＩＴＯ）をスパッタリングにより成膜した後、フォトリソグラフィー及びエッチング（又はリフトオフ法）によりパターニングを行うことにより、画素電極２６をパターン形成することができるとともに、コンタクトホール２４を通じて画素電極２６をドレイン電極２０Ｂと接続させることができる。
画素電極２６としては、上記ＩＴＯ以外に、ＡｌやＡｌ−Ｎｄ等を用いることもできる。
【００４４】
以上で説明したＴＦＴでは、Ｚｎリッチな領域（Ｚｎのモル比が高い領域）が活性層１８の一部（前記第３の層１８Ｃ）に設けられているため、高いオン電流を維持したまま、特性シフトが低減される。
また、特性シフトが低減されるため、ＴＦＴをオフ状態とするためのゲートバイアスを低減でき、ＴＦＴの駆動に用いる消費電力を低減できる。
【００４５】
以上で説明したＴＦＴは、ボトムゲート型ＴＦＴの中でも、ボトムゲート・トップコンタクト型と呼ばれるＴＦＴであるが、活性層１８とソース・ドレイン電極２０Ａ、２０Ｂとの形成順（即ち、層構成）を入れ替えることにより、ボトムゲート・ボトムコンタクト型のＴＦＴとすることも可能である。
【００４６】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではない。
例えば、層間絶縁膜２２及び画素電極２６は、場合により、省略することもできる。
また、本発明はボトムゲート型のＴＦＴに限定されず、例えば、図５に示すような構成のトップゲート型のＴＦＴにも適用することできる。この場合、基板１０上にＩＧＺＯ膜を形成して活性層１８にパターン加工を行った後、ソース・ドレイン電極２０Ａ，２０Ｂを形成し、その後、ゲート絶縁膜１４及びゲート電極１２を順次形成すればよい。
ＩＧＺＯ膜は、ボトムゲート型構造の場合と同様に、第１の層、第２の層、及び第３の層を設けて形成することが好ましい（図５中、活性層１８における第１の層１８Ａ、第２の層１８Ｂ、及び第３の層１８Ｃ）。
この際、前記ｙが最大値である領域の膜厚方向についての中心が、ＩＧＺＯ膜（活性層１８）の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置することが好ましい。このような形態の具体例としては、基板１０側から順に、第１の層１８ＡとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚３０ｎｍ）を、第３の層１８ＣとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、第２の層１８ＢとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚１０ｎｍ）を、順次設ける形態が挙げられる。
以上、図５を参照しながら説明したＴＦＴは、トップゲート型ＴＦＴの中でも、トップゲート・トップコンタクト型のＴＦＴであるが、活性層１８とソース・ドレイン電極２０Ａ、２０Ｂとの形成順（即ち、層構成）を入れ替えることにより、トップゲート・ボトムコンタクト型のＴＦＴとすることも可能である。
【００４７】
以上で説明した、本発明の薄膜トランジスタの用途には特に限定はないが、例えば、電気光学装置（例えば、液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等の表示装置、等）における駆動素子として好適である。
更に、本発明の電子素子は、樹脂基板を用いた低温プロセスで作製可能なデバイス（例えば、フレキシブルディスプレイ等）、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical Systems）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
【００４８】
≪電気光学装置又はセンサー≫
本発明の電気光学装置又はセンサーは、前述の本発明の薄膜トランジスタを備えて構成される。
電気光学装置の例としては、表示装置（例えば、液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等の表示装置、等）が好適である。
センサーの例としては、ＣＣＤ（Charge Coupled Device）又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサーや、Ｘ線センサー等が好適である。
本発明の電気光学装置又はセンサーは、オン電流が高く、特性シフトが低減された本発明の薄膜トランジスタを備えるため、低い消費電力により良好な特性を示す。
ここで、特性とは、電気光学装置の場合には表示特性、センサーの場合には感度特性を示す。
【００４９】
図６は、本発明の電気光学装置の一例である液晶表示装置２００を示す概略構成図である。
図６に示すように、液晶表示装置２００は、互いに平行な複数のゲート配線２１０と、該ゲート配線２１０と交差する、互いに平行なデータ配線２２０と、を備えている。ここで、ゲート配線２１０とデータ配線２２０とは電気的に絶縁されている。ゲート配線２１０とデータ配線２２０との交差部付近には、本発明の薄膜トランジスタである薄膜トランジスタ（ＴＦＴ）２３０が備えられている。
ＴＦＴ２３０のゲート電極は、ゲート配線２１０に接続されており、ＴＦＴ２３０のソース電極は、データ配線２２０に接続されている。また、ＴＦＴ２３０のドレイン電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶２５０が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ２４０を構成している。
【００５０】
前記ＴＦＴ２３０は、高い移動度やオン・オフ比を有するため、液晶表示装置２００において高精細、高速応答、高コントラスト等の高品位表示が可能となる。また、活性層のＩＧＺＯが非晶質である場合には、素子特性のバラツキを抑えることができ、大画面でムラのない優れた表示品位が実現される。しかも、特性シフトが少ないため、ゲートバイアスを低減でき、ひいては表示装置の消費電力を低減できる。
また、本発明によると、半導体層として低温（例えば、２００℃以下）での成膜が可能なＩＧＺＯ膜を用いて薄膜トランジスタ２３０を作製することができるため、基板として樹脂基板（プラスチック基板）を用いることができる。
このため、本発明によれば、表示品質に優れフレキシブルな液晶表示装置や、表示品質に優れフレキシブルな有機ＥＬ表示装置を提供できる。
【００５１】
図７は、本発明のセンサーの一例であるＸ線センサー３００の概略断面図である。より具体的には、Ｘ線センサーアレイの一部を拡大した概略断面図である。
図７に示すように、Ｘ線センサー３００は、基板３１０上に形成されたＴＦＴ３２０及びキャパシタ３３０と、キャパシタ３３０上に形成された電荷収集用電極３５０と、Ｘ線変換層３６０と、上層電極３７０と、を備えて構成される。
図７中のＴＦＴ３２０は、図５に示したＴＦＴと同様のトップゲート型のＴＦＴであるが、本発明のセンサーはトップゲート型に限定されることはなく、ボトムゲート型のＴＦＴであってもよい。
ＴＦＴ３２０上には、パッシベーション膜３４０が設けられている。
キャパシタ３３０は、キャパシタ用下部電極とキャパシタ用上部電極とで絶縁膜３１４を挟んだ構造となっている。前記キャパシタ用下部電極は、ＴＦＴ３２０のソース・ドレイン電極と同一の材料であり、該ソース・ドレイン電極と同時にパターニングされて形成されている。前記キャパシタ用上部電極は、絶縁膜３１４に設けられたコンタクトホールを介し、ＴＦＴ３２０のソース電極及びドレイン電極のいずれか一方と接続されている。
電荷収集用電極３５０は、キャパシタ３３０におけるキャパシタ用上部電極上に設けられており、該キャパシタ用上部電極に接している。
Ｘ線変換層３６０はアモルファス・セレンからなる層であり、ＴＦＴ３２０及びキャパシタ３３０を覆うように設けられている。
上層電極３７０は、Ｘ線変換層３６０上に設けられており、Ｘ線変換層３６０に接している。
【００５２】
上記構成のＸ線センサー３００においては、Ｘ線は、図７の上部（上層電極３７０側）から照射され、Ｘ線変換層３６０で電子−正孔対を生成する。このＸ線変換層３６０に上層電極３７０によって高電界を印加しておくことにより、生成した電荷はキャパシタ３３０に蓄積され、ＴＦＴ３２０を順次走査することによって読み出される。
Ｘ線センサー３００は、オン電流が高く、特性シフトが低減され、信頼性に優れたＴＦＴ３２０を備えるため、Ｓ／Ｎ比が高く、広ダイナミックレンジの画像が得られ、感度特性に優れている。更に、ＴＦＴ３２０における活性層のＩＧＺＯが非晶質である場合には、均一性の高い画像が得られる。
【実施例】
【００５３】
以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。なお、特に断りのない限り、「部」及び「％」は質量基準である。
【００５４】
〔実施例１〕
＜ボトムゲート型ＴＦＴの作製＞
前述の薄膜トランジスタの製造方法の一例（図３及び図４）に従って、ボトムゲート型ＴＦＴを作製した。
ここで、基板１０としては、無アルカリガラス基板（コーニング社、品番ＮＯ．１７３７）を用いた。
ゲート電極１２は、膜厚１００ｎｍのＡｌ−Ｎｄ膜をスパッタにより成膜し、フォトリソグラフィー、及び、市販のＡｌエッチング液を用いたウェットエッチングによりパターニングして形成した。
ゲート絶縁膜１４は、膜厚１５０ｎｍのＳｉＯ２をスパッタにより成膜して作製した。
【００５５】
ＩＧＺＯ膜１６としては、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚１０ｎｍ）と、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）と、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚３０ｎｍ）と、をこの順に、大気中に暴露することなく連続してスパッタにより成膜した。
以下、実施例１のＩＧＺＯ膜１６（活性層１８）の上記層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→２→１」や「１→２→１」と表記することがある。
上記各領域のスパッタ方法は、ＩｎＧａＺｎＯ４ターゲット、Ｇａ２Ｏ３ターゲット、及びＺｎＯターゲットを用いた共スパッタ（ｃｏ ｓｐｕｔｔｅｒ）とした。
各領域の膜厚の調整は、成膜時間の調整により行った。
ＩＧＺＯ膜１６の詳細なスパッタ条件は以下のとおりである。
【００５６】
〜ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０）スパッタ条件〜
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．０７×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・Ｏ２流量： ０．９ｓｃｃｍ
・ＩＧＺＯターゲットへの投入電力： ＲＦ２００Ｗ
・Ｇａ２Ｏ３ターゲットへの投入電力： ＲＦ６３Ｗ
・ＺｎＯターゲットへの投入電力： ＤＣ４．３Ｗ
【００５７】
〜ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０）スパッタ条件〜
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．０７×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・Ｏ２流量： ０．９ｓｃｃｍ
・ＩＧＺＯターゲットへの投入電力： ＲＦ２００Ｗ
・Ｇａ２Ｏ３ターゲットへの投入電力： ＲＦ６３Ｗ
・ＺｎＯターゲットへの投入電力： ＤＣ１９．０Ｗ
【００５８】
得られたＩＧＺＯ膜１６の膜厚方向について、モル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したときのｙの分布を、ＦＩＢ加工した試料を断面ＴＥＭ−ＥＤＸ（ＨＩＴＡＣＨＩ製ＴＥＭ：ＨＤ−２７００、ＥＤＡＸ製ＥＤＸ：Ｇｅｎｅｓｉｓ）で評価することにより求めた。前記評価は、ビーム径０．４ｎｍ、１点あたりの取り込み時間１ｓｅｃ、取込点数１５０点の条件にて行った。
得られたｙの分布から、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在することが確認された。
また、得られたｙの分布は、図１中の分布ｄに近い分布であった。
また、ｙが最大値に対し９０％以上である領域の厚みｔｍａｘは、１０ｎｍであり、ＩＧＺＯ膜の全厚み５０ｎｍの１／３未満であった。
更に、ｙが最大値に対し９０％以上である領域は、ＩＧＺＯ膜の膜厚方向について、ゲート絶縁膜側の膜面からみて１０ｎｍから２０ｎｍまでの領域であり、ゲート絶縁膜側の膜面からみて１ｎｍから３０ｎｍまでの領域に含まれていた。
また、ｙが最大値に対し９０％以上である領域の、膜厚方向についての中心は、前記酸化物半導体膜の膜厚方向についての中心に対し、ゲート絶縁膜に近い側に位置していた。
また、ＩＧＺＯ膜１６についてＸ線回折を行った結果、結晶構造を示す明確なピークは検出されず、ＩＧＺＯ膜１６が非晶質膜であることが確認された。
【００５９】
なお、ＩＧＺＯ膜１６のスパッタ時に上記のように明確に３層に分けるのではなく、中間層スパッタ時にＺｎＯターゲットへの投入電力を４．３Ｗ→１９．０Ｗ→４．３Ｗと連続的に変化させることにより活性層を形成しても、同様にＴＦＴを作製することができる。このとき上記と同様にしてｙの分布を得たところ、図２中の分布ｅに近い分布であった。
【００６０】
ＩＧＺＯ膜１６の、活性層１８へのパターニングは、フォトリソグラフィー、及び、希硫酸を用いたウェットエッチングにより行った。
ソース電極２０Ａ及びドレイン電極２０Ｂは、膜厚１００ｎｍのＡｌ−Ｎｄ膜をスパッタにより成膜し、リフトオフ法によりパターニングして形成した。
【００６１】
層間絶縁膜２２は、膜厚２００ｎｍのＳｉＯ２をスパッタにより成膜して作製した。
コンタクトホール２４は、フォトリソグラフィー及びドライエッチングにより形成した。
画素電極２６は、膜厚２００ｎｍのＩＴＯ膜をスパッタにより成膜し、リフトオフ法によりパターニングして形成した。
【００６２】
以上により、チャネル長１０μｍ、チャネル幅１０μｍのボトムゲート型ＴＦＴを得た。
【００６３】
＜トランジスタ特性（Ｖｇ−Ｉｄ特性）の測定＞
上記で得られたＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ−Ｉｄ特性）及び移動度μの測定を行った。
Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を５Ｖに固定し、ゲート電圧（Ｖｇ）を−５Ｖ〜＋１０Ｖの範囲内で変化させ、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにより行った。
【００６４】
〔比較例１〕
実施例１のＩＧＺＯ膜１６の成膜において、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層のみを、膜厚５０ｎｍにて成膜した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様の評価を行った。
以下、比較例１のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１」や「１→１→１」と表記することがある。
【００６５】
〔比較例２〕
実施例１のＩＧＺＯ膜１６の成膜において、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層のみを、膜厚５０ｎｍにて成膜した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様の評価を行った。
以下、比較例２のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：２」や「２→２→２」と表記することがある。
【００６６】
実施例１、比較例１、及び比較例２におけるＶｇ−Ｉｄ特性の測定結果を図８及び図９に示す。
ここで、図８は、縦軸（Ｉｄ）を対数軸で表したグラフであり、図９は、縦軸（Ｉｄ）を線形軸で表したグラフである。
【００６７】
図８において、実施例１（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→２→１）と比較例１（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）とを対比すると、実施例１は比較例１に対し、Ｖｇ−Ｉｄ特性のシフトはほとんど確認されなかった。例えば、Ｉｄ＝１．０×１０−９Ａの点同士を比較すると、実施例１は比較例１に対し、Ｖｇについて０．３Ｖ程度マイナス側にシフトした程度であった。
また、Ｖｇ＝１０ＶでのＩｄをオン電流とすると、比較例１ではオン電流は２．０×１０−６Ａ程度であるのに対し、実施例１ではオン電流は６．０×１０−６Ａ程度であった。
また、比較例１の移動度μは７．９（ｃｍ２／Ｖｓ）であるのに対し、実施例１の移動度μは２４．７（ｃｍ２／Ｖｓ）であった。
以上のように、実施例１では、比較例１に対し、オン電流及び移動度が大幅に向上されていた。
【００６８】
これに対し、比較例２（Ｉｎ：Ｇａ：Ｚｎ＝１：１：２）では、オン電流は高いものの、実施例１及び比較例１に対し、Ｖｇ−Ｉｄ特性が大幅にシフトしていた。
例えば、Ｉｄ＝１．０×１０−９Ａの点同士を比較すると、比較例２は比較例１に対し、１．５Ｖ以上（実施例１に対しては１．３Ｖ以上）マイナス側にシフトしていた。
【００６９】
〔実施例２〕
実施例１のＩＧＺＯ膜１６の形成において、成膜条件の調整により、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：３．０の層（膜厚１０ｎｍｍ）に変更した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様にしてＶｇ−Ｉｄ特性を測定した。
以下、実施例２のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→３→１」や「１→３→１」と表記することがある。
【００７０】
〔実施例３〕
実施例１のＩＧＺＯ膜１６の形成において、成膜条件の調整により、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：５．０の層（膜厚１０ｎｍ）に変更した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様にしてＶｇ−Ｉｄ特性を測定した。
以下、実施例３のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→５→１」や「１→５→１」と表記することがある。
【００７１】
図１０は、実施例１、実施例２、実施例３、及び比較例１についての移動度を比較した図であり、図１１は、実施例１、実施例２、実施例３、及び比較例１についてのオンオフ比〔オン電流（Ｉｏｎ）／オフ電流（Ｉｏｆｆ）〕を比較した図である。
ここでは、オン電流は、Ｖｇ＝１０Ｖ、Ｖｄ＝５Ｖにおけるドレイン電流（Ａ）とし、オフ電流は、Ｖｇ＝−５Ｖ、Ｖｄ＝５Ｖにおけるドレイン電流（Ａ）とした。
図１０及び図１１の横軸は、中間層（図４（Ｄ）中の第３の層１８Ｃ）におけるｙの値を表す。図１０及び図１１において、比較例１はｙ＝１．０におけるプロットであり、実施例１はｙ＝２．０におけるプロットであり、実施例２はｙ＝３．０におけるプロットであり、実施例３はｙ＝５．０におけるプロットである。
なお、本明細書（例えば、表１、図８、９、及び１１）中、Ｉｄ及びオンオフ比の数値に関し、記号”Ｅ”は、その次に続く数値が１０を底とした”べき指数”であることを示し、「”Ｅ”及び”べき指数”」で表される数値が、”Ｅ”の前の数値に乗算されることを示す。例えば、「１．８Ｅ＋０７」との表記は「１．８×１０７」を表し、「１．５Ｅ−０９」との表記は「１．５×１０−９」を表す。
下記表１は、図１０及び図１１の結果をまとめた表である。更に、表１では、Ｖｇ＝０Ｖのときのドレイン電流（「Ｉｄ（Ａ）（Ｖｇ＝０ｖ）」）を示した。
【００７２】
【表１】
【００７３】
図１０及び表１に示すように、比較例１に対し、実施例１、実施例２、及び実施例３（特に、実施例１）は移動度μが高かった。
また、図１１及び表１に示すように、比較例１に対し、実施例１、実施例２、及び実施例３（特に、実施例１）はオンオフ比が高かった。
さらに、表１に示すように、比較例２に対し、実施例１、実施例２、及び実施例３（特に実施例１）は、Ｖｇ＝０ＶのときのＩｄが低く、特性シフトが小さかった。
【００７４】
以上で説明したように、ＴＦＴの活性層としてのＩＧＺＯ層を、基板に近い側の膜面、及び、基板から離れた側の膜面よりも、ｙの値が大きい領域が存在するように構成することにより、高いオン電流（高い移動度）を維持したまま、特性シフトを低減でき、ひいては、オフ状態とするために印加するゲートバイアスを低減できる。従って、十分なオン電流を確保したまま、ノーマリーオフを実現し易くすることができる。更に、ゲートバイアスの低減により、ＴＦＴの駆動に用いる消費電力を低減できる。
更に、以上で作製したＴＦＴ（ＴＦＴ付き基板）を一部材として用いることで、低い消費電力により良好な特性を示す電気光学装置やセンサーを作製できる。
【符号の説明】
【００７５】
１０、３１０ 基板
１２ ゲート電極
１４ ゲート絶縁膜
１６ ＩＧＺＯ膜
１６Ａ、１８Ａ 第１の層
１６Ｂ、１８Ｂ 第２の層
１６Ｃ、１８Ｃ 第３の層
２０Ａ ソース電極
２０Ｂ ドレイン電極
２２ 層間絶縁膜
２４ コンタクトホール
２６ 画素電極
２００ 液晶表示装置
２１０ ゲート配線
２２０ データ配線
２３０、３２０ 薄膜トランジスタ（ＴＦＴ）
２５０ 液晶
３００ Ｘ線センサー
３３０ キャパシタ
３５０ 電荷収集用電極
３６０ Ｘ線変換層
３７０ 上層電極
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサーに関する。
【背景技術】
【０００２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物材料（以下、「ＩＧＺＯ」ともいう）は、東京工業大学の細野秀雄教授らのグループによる報告が行われて以来、薄膜トランジスタ（ＴＦＴ）の活性層として用いる検討が盛んに行われている（例えば、非特許文献１参照）。
前記ＩＧＺＯは、ａ−Ｓｉよりも高移動度を示し、また、低温で樹脂基板上に成膜することが可能であるため、フレキシブルディスプレイ等の駆動素子等への応用が期待されている。
【０００３】
ＩＧＺＯを用いたＴＦＴとしては、例えば、ＩＧＺＯにより、活性層だけではなく、活性層とゲート絶縁膜との間に位置する高抵抗層を形成し、良好な特性を得たとするＴＦＴが示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７３７０１号公報
【非特許文献】
【０００５】
【非特許文献１】Science, 300 (2003) 1269、Nature, 432 (2004) 488
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載のＴＦＴも含め、ＩＧＺＯを用いたＴＦＴでは、オン電流が低い場合や、トランジスタ特性がシフトする場合がある。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明は、オン電流が高く、特性シフトが低減された薄膜トランジスタ及びその製造方法を提供することを目的とする。
また、本発明は、低い消費電力により、高い表示特性が得られる電気光学装置を提供することを目的とする。
また、本発明は、低い消費電力により、高い感度特性が得られるセンサーを提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するための具体的手段は以下のとおりである。
＜１＞ 基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する薄膜トランジスタ。
＜２＞ 前記ｙの最大値が、１．８以上である＜１＞に記載の薄膜トランジスタ。
＜３＞ 前記ｙの最大値が、５．０以下である＜１＞又は＜２＞に記載の薄膜トランジスタ。
＜４＞ 前記ｙが最大値に対し９０％以上である領域の厚みは、前記酸化物半導体膜の全厚みの１／３未満である＜１＞〜＜３＞のいずれか１つに記載の薄膜トランジスタ。
＜５＞ 前記ｙが最大値に対し９０％以上である領域の膜厚方向についての中心は、前記酸化物半導体膜全体の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置する＜１＞〜＜４＞のいずれか１つに記載の薄膜トランジスタ。
【０００８】
＜６＞ 前記ｙが最大値に対し９０％以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜に近い側の膜面からみて１ｎｍから３０ｎｍまでの範囲内に含まれる＜１＞〜＜５＞のいずれか１つに記載の薄膜トランジスタ。
＜７＞ 前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、大気に晒されることのない一連の連続した成膜工程により形成された＜１＞〜＜６＞のいずれか１つに記載の薄膜トランジスタ。
＜８＞ 前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、非晶質である＜１＞〜＜７＞のいずれか１つに記載の薄膜トランジスタ。
＜９＞ 前記酸化物半導体膜は、少なくとも、
前記基板に近い側の膜面を含み、前記ｙが０．８以上１．２以下である第１の領域と、
前記基板から離れた側の膜面を含み、前記ｙが０．８以上１．２以下である第２の領域と、
前記ｙが最大値を示す領域を含み、前記ｙが１．８以上である第３の領域と、
を有する＜１＞〜＜８＞のいずれか１つに記載の薄膜トランジスタ。
＜１０＞ 前記第１の領域から前記第３の領域にかけての前記ｙの変化、及び、前記第３の領域から前記第２の領域にかけての前記ｙの変化、の少なくとも一方が、連続的な変化である＜９＞に記載の薄膜トランジスタ。
【０００９】
＜１１＞ ボトムゲート型構造である＜１＞〜＜１０＞のいずれか１つに記載の薄膜トランジスタ。
＜１２＞ ＜１＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタを製造する方法であって、
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部を、大気に晒すことのない一連の連続した成膜工程により形成する薄膜トランジスタの製造方法。
＜１３＞ ＜１＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタを備えた電気光学装置。
＜１４＞ ＜１＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタを備えたセンサー。
【発明の効果】
【００１０】
本発明によれば、オン電流が高く、特性シフトが低減された薄膜トランジスタ及びその製造方法を提供することができる。
また、本発明によれば、低い消費電力により、高い表示特性が得られる電気光学装置を提供することができる。
また、本発明によれば、低い消費電力により、高い感度特性が得られるセンサーを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明におけるＩＧＺＯ膜の、膜厚方向についてのｙの分布の一例を示す概念図である。
【図２】本発明におけるＩＧＺＯ膜の、膜厚方向についてのｙの分布の一例を示す概念図である。
【図３】本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
【図４】本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
【図５】トップゲート型の薄膜トランジスタの一例を示す概念図である。
【図６】本発明の電気光学装置の一例である液晶表示装置を示す概略構成図である。
【図７】本発明のセンサーの一例であるＸ線センサーの概略断面図である。
【図８】本実施例におけるトランジスタ特性（Ｖｇ−Ｉｄ特性）の測定結果である。
【図９】本実施例におけるトランジスタ特性（Ｖｇ−Ｉｄ特性）の測定結果である。
【図１０】実施例１、実施例２、実施例３、及び比較例３についての移動度を比較した図である。
【図１１】実施例１、実施例２、実施例３、及び比較例３についてのオンオフ比〔オン電流／オフ電流〕を比較した図である。
【発明を実施するための形態】
【００１２】
≪薄膜トランジスタ及びその製造方法≫
本発明の薄膜トランジスタは、基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する。
【００１３】
近年、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（以下、「ＩＧＺＯ膜」ともいう）を、薄膜トランジスタ（以下、「ＴＦＴ」ともいう）の活性層に用いる検討が行われているが、これまでは、各金属元素のモル比が、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０あるいはその近傍で用いられることが一般的であった。
しかしながら、これらのモル比のＩＧＺＯをＴＦＴの活性層として用いた場合、オン電流が不足する場合がある。
そこで、Ｚｎのモル比を高めて、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０〜１．０：１．０：５．０とし、これらの組成のＩＧＺＯをＴＦＴの活性層として用いた場合には、より高いオン電流を得られる傾向があるが、活性層の抵抗値が下がるため、特性が大きくシフトする（具体的には、ＴＦＴのＶｇ−Ｉｄ特性がＶｇについてマイナス側にシフトする。例えば、後述の図８中「Ｉｎ：Ｇａ：Ｚｎ＝１：１：２」参照。）傾向がある。上記特性のシフトが大きい場合、ＴＦＴをオフ状態とするためにマイナス方向に比較的大きなゲートバイアスを印加する必要がある。
そこで、ＴＦＴを上記本発明の構成とし、Ｚｎリッチな領域（Ｚｎのモル比が高い領域）を活性層の内部に設けることで、高いオン電流（即ち、高い移動度）を維持したまま、特性シフトを低減できる。
さらに、本発明によれば、特性シフトを低減できるため、オフ状態とするために印加するゲートバイアスを低減できる。即ち、十分なオン電流を確保したまま、ノーマリーオフを実現し易い。
更に、本発明によれば、ゲートバイアスの低減により、ＴＦＴの駆動に用いる消費電力を低減できる。
なお、本発明では、高いオン電流を有し、特性シフトが低減されている状態や、これらの状態に加え、更にオフ電流が低減されている状態を、単に「トランジスタ特性に優れる。」ということがある。
【００１４】
以下、本発明のＩＧＺＯ膜の一例について、図１及び図２を参照しながら説明するが、本発明は以下の一例に限定されることはない。
図１及び図２は、本発明における、ＩＧＺＯ膜の膜厚方向についての前記ｙの分布の一例を示す概念図である。
図１及び図２中、横軸はＩＧＺＯ膜の膜厚をパーセンテージで表している。ここで、膜厚０％は、基板に近い側の膜面を表し、膜厚１００％は、基板から離れた側の膜面を表す。
また、図１及び図２中、縦軸は、モル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したときのｙの値を表す。
図１及び図２中、分布ａ〜ｅは、いずれも本発明の一例に係るｙの分布であり、前記基板に近い側の膜面（図１及び図２中、膜厚０％の箇所）、及び、前記基板から離れた側の膜面（図１及び図２中、膜厚１００％の箇所）よりも、ｙの値が大きい領域が存在している。即ち、本発明におけるＩＧＺＯ膜では、両膜面（基板に近い側の膜面及び基板から離れた側の膜面）よりもｙの値が高い領域が、膜の内部に存在している。
膜の内部に位置する、ｙの値が相対的に高い領域（Ｚｎリッチな領域）は、オン電流の増大に寄与する。
一方、両膜面に位置する、ｙの値が相対的に低い領域は、特性シフトの低減に寄与する。
【００１５】
本発明における膜厚方向についてのｙの分布は、ＸＰＳもしくはＳＩＭＳで深さ方向の元素分析を行う手法や、断面ＴＥＭ−ＥＤＸ等の手法により測定できる。例えばＥＤＸ（エネルギー分散型Ｘ線分光法）の場合、加速電圧２００〜３００ｋＶのＴＥＭと組み合わせ、ＦＩＢにより加工した断面試料を測定する。ビーム径を１ｎｍもしくはそれ以下に絞り、１２０〜１５０ｅＶの分解能でライン分析を行うことにより、高い精度で膜厚方向の元素分布を評価することが可能である。例えば、ＨＩＴＡＣＨＩ製ＴＥＭ：ＨＤ−２７００にＥＤＡＸ製ＥＤＸ：Ｇｅｎｅｓｉｓを用い、ビーム径０．４ｎｍ、１点あたり１ｓｅｃの取込時間にて、１００ｎｍ程度の膜厚の試料を２００〜３００点ほどの取込点数にて評価を行うことができる。
【００１６】
本発明において、前記基板に近い側の膜面は、ボトムゲート型ＴＦＴの場合には、ゲート絶縁膜に近い側の膜面に相当し、トップゲート型ＴＦＴの場合には、ゲート絶縁膜から離れた側の膜面に相当する。
また、本発明において、前記基板から離れた側の膜面は、ボトムゲート型ＴＦＴの場合には、ゲート絶縁膜から離れた側の膜面に相当し、トップゲート型ＴＦＴの場合には、ゲート絶縁膜に近い側の膜面に相当する。
ＩＧＺＯ膜において、膜の内部よりも、ゲート絶縁膜に近い側の膜面の方が、ｙの値が高い場合、ゲート絶縁膜側の界面にチャネルが形成されるため、該界面（ＩＧＺＯ膜との接触面）に存在する欠陥や汚染物質の影響により、オン電流（移動度）が低下することや、トランジスタ特性が不安定となることがある。
ＩＧＺＯ膜において、膜の内部よりも、ゲート絶縁膜から離れた側の膜面の方が、ｙの値が高い場合、オフ電流が増大し、十分なオン・オフ比が確保できなかったり、トランジスタ特性が不安定となることがある。
【００１７】
また、膜厚方向についてのｙの分布は、曲線状の分布であってもよいし（例えば、分布ａ）、直線状の分布であってもよいし（例えば、分布ｂ、ｄ）、曲線状の部分と直線状の部分とを含む分布であってもよい（例えば、分布ｃ、ｅ）。
【００１８】
以下、本発明の効果をより効果的に奏する観点から、前記ｙの分布の更に好ましい形態について説明する。
オン電流（移動度）向上の観点から、前記ｙの分布において、ｙの最大値は１．８以上であることが好ましい（例えば、分布ａ〜ｅ）。
また、オン電流（移動度）向上の観点から、前記ｙの最大値は、５．０以下であることが好ましい（例えば、分布ｂ〜ｅ）。
従って、前記ｙの最大値は、オン電流（移動度）向上の観点から、１．８以上５．０以下がより好ましく、１．８以上４．０以下が更に好ましく、１．８以上３．０以下が更に好ましく、１．８以上２．２以下が特に好ましい。
【００１９】
また、本発明におけるＩＧＺＯ膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部（より好ましくは本発明のＩＧＺＯ膜の全部）は、一連の連続した成膜工程により形成されることが好ましい。
このような形態とすることにより、大気による各領域の界面の汚染や欠陥を抑制でき、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストを低減できる。
なお、従来の例として、例えば、特開２００７−７３７０１号公報では、ＩＧＺＯにより、活性層だけでなく、活性層とゲート絶縁膜の間に位置する高抵抗層を形成し、良好な特性を得たとするＴＦＴが示されている。この公報では高抵抗層がアモルファス状態で平坦であるため、活性層との良好な界面を形成できるとしているが、活性層と高抵抗層は別の形状を有する別の層として形成されており、活性層形成後にソース・ドレイン電極を形成してから高抵抗層を成膜しているため、活性層／抵抗層の界面が汚染されたり、欠陥が形成されたりしやすい。また、活性層のゲートと反対側の界面についても特に対策がなされていないため、こちらにも欠陥が形成されやすく、素子特性に影響を及ぼす一因となっていた。これらの理由から、実際には安定性や信頼性の確保、および良好なオン特性とオフ特性の両立に関して十分なトランジスタ特性を得ることが困難であった。また、工程数が増加するため、作製コストの上昇も課題であった。
上記公報に対し、上記の「一連の連続した成膜工程により形成する形態」によれば、大気による界面の汚染や、界面における欠陥の発生を抑制でき、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストを低減できる。
【００２０】
また、本発明において、オン電流の増大と特性シフトの抑制とをより効果的に両立させる観点からは、例えば図２中分布ｅに示すように、ｙがその最大値に対し９０％以上である領域の厚みｔｍａｘは、前記酸化物半導体膜の全厚みの１／３未満であることが好ましい。
【００２１】
また、ｙがその最大値に対し９０％以上である領域の膜厚方向についての中心は、前記酸化物半導体膜の膜厚方向についての中心に対し、ゲート絶縁膜に近い側（ＴＦＴがボトムゲート型である場合は、基板に近い側）に位置することが好ましい。
これにより、ｙが大きな領域にチャネルを形成することができるので、オン電流をより増大させることができる。
同様の理由により、ｙがその最大値に対し９０％以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜側の膜面（ＴＦＴがボトムゲート型である場合は、基板に近い側の膜面）からみて１ｎｍから３０ｎｍまでの領域内に含まれることが好ましい。
【００２２】
また、本発明におけるＩＧＺＯ膜は非晶質（アモルファス）であることが好ましい。
ＩＧＺＯ膜の中でも、特に、非晶質ＩＧＺＯ膜は、低温（例えば、基板温度２００℃以下）で成膜可能であるため、プラスチック基板のような可撓性のある樹脂基板に形成し易い。従って、ＴＦＴ付きプラスチック基板を用いたフレキシブルディスプレイへの適用がより容易となる。
また、非晶質ＩＧＺＯ膜は、大面積にわたって均一な膜を形成し易く、多結晶のような粒界がないため素子特性のバラツキを抑えることも容易である。
前記ＩＧＺＯ膜が、アモルファス（非晶質）であるかどうかは、Ｘ線回折により確認することができる。即ち、Ｘ線回折により、結晶構造を示す明確なピークを検出できなかった場合に、アモルファスであると判断することができる。
【００２３】
また、本発明におけるＩＧＺＯ膜は、本発明による効果をより効果的に奏する観点や、製造し易さの観点から、少なくとも、前記基板に近い側の膜面を含み、前記ｙが０．８以上１．２以下である第１の領域と、前記基板から離れた側の膜面を含み、前記ｙが０．８以上１．２以下である第２の領域と、前記ｙが最大値を示す領域を含み、前記ｙが１．８以上である第３の領域と、を有する形態（例えば、分布ｃ、ｄ、ｅ）が好ましい。
【００２４】
また、前記第１の領域から前記第３の領域にかけての前記ｙの値の変化、及び、前記第３の領域から前記第２の領域にかけての前記ｙの値の変化、の少なくとも一方は、連続的な変化である形態が好ましい（例えば、分布ａ〜ｃ及びｅ）。
【００２５】
以上、本発明の薄膜トランジスタについて、活性層であるＩＧＺＯ膜の構成を中心に説明したが、その他の構成（ゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、等）については、公知の構成を特に制限無く使用できる。
また、本発明の薄膜トランジスタは、必要に応じ、公知の層間絶縁膜（パッシベーション膜や保護膜などともいう）や公知の画素電極等のその他の構成を備えていてもよい。
また、本発明の薄膜トランジスタは、ボトムゲート型構造であってもよいし、トップゲート型構造であってもよいが、本発明による効果をより効果的に得る観点からは、ボトムゲート型構造であることが好ましい。
【００２６】
＜実施形態＞
以下、本発明の薄膜トランジスタの具体的な実施形態について、その製造方法を通じて説明する。但し、本発明は以下の実施形態に限定されることはない。
図３及び図４は、本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一例を示す工程図である。
【００２７】
−基板−
まず、ＴＦＴを形成するための基板１０を用意する（図３（Ａ））。
基板１０の形状、構造、大きさ等については特に制限はなく、目的等に応じて適宜選択することができる。基板１０の構造は、単層構造であってもよいし、積層構造であってもよい。
基板１０としては特に限定はなく、例えば、ＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機基板；ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の樹脂基板（以下、これらの樹脂基板を「プラスチック基板」ともいう）；等を用いることができる。
中でも、軽量である点、可撓性を有する点から、樹脂基板が好ましい。
【００２８】
また、前記樹脂基板は、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
なお、一般的に、樹脂基板は耐熱性に乏しいため、樹脂基板上に電子素子を作製する場合には、電子素子の製造過程におけるプロセス温度を、好ましくは２００℃以下、より好ましくは１５０℃以下、特に好ましくは１００℃以下にする。
この点に関し、本発明の電子素子は、半導体層として低温成膜（例えば、スパッタによる成膜）が可能なＩＧＺＯ膜を用いるため、電子素子の製造過程におけるプロセス温度を２００℃以下とすることができる。
従って、例えば、本発明の電子素子として樹脂基板上にＴＦＴを形成することができ、得られたＴＦＴ基板を用いてフレキシブルディスプレイを作製することができる。
前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。
【００２９】
また、本発明における基板の厚みは、５０μｍ以上５００μｍ以下が好ましい。
前記厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。
また、前記厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルディスプレイ用基板としての使用がより容易となる。
【００３０】
−ゲート電極−
基板１０上にゲート電極１２を形成する（図３（Ｂ））。
ゲート電極１２は、導電性及び耐熱性（５００℃以上）を有するものを用い、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ（（株）フルヤ金属製のＡｇ合金）等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜等を用いて形成することができる。
ゲート電極１２としては、これらの導電膜を単層構造または２層以上の積層構造として用いることができる。
【００３１】
ゲート電極１２の形成においては、ます、例えば、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜する。ゲート電極１２の厚みは、１０ｎｍ〜１０００ｎｍ（より好ましくは５０ｎｍ〜２００ｎｍ）とすることが好ましい。
例えば、スパッタ等の手段により、Ｍｏ膜、Ａｌ膜、Ａｌ−Ｎｄ膜、又はこれらの積層膜を形成する。
成膜後、フォトリソグラフィー及びエッチングによって所定の形状にパターニングを行う。このとき、ゲート電極１２及びゲート配線（不図示）を同時にパターニングすることが好ましい。
【００３２】
−ゲート絶縁膜−
基板１０上にゲート電極１２を形成した後、ゲート絶縁膜１４を形成する（図３（Ｃ））。
ゲート絶縁膜１４は、絶縁性及び耐熱性（望ましくは、５００℃以上）を有するものが好ましく、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
【００３３】
ゲート絶縁膜１４も、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１０上に成膜し、必要に応じてフォトリソグラフィー及びエッチングによって所定の形状にパターニングを行う。
【００３４】
なお、ゲート絶縁膜１４は、リーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜１４の厚みが大き過ぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１４の材質にもよるが、ゲート絶縁膜１４の厚みは１０ｎｍ〜１０μｍが好ましく、５０ｎｍ〜１０００ｎｍがより好ましく、１００ｎｍ〜４００ｎｍが特に好ましい。
ゲート絶縁膜１４の形成の具体例としては、膜厚１００〜４００ｎｍの酸化シリコン（ＳｉＯ２等）、窒化シリコン（ＳｉＮｘ等）等の絶縁膜を、スパッタ、ＣＶＤ等の手段により形成する形態が好適である。
【００３５】
−活性層（半導体層）−
ゲート絶縁膜１４を形成した後、第１の層１６Ａ、第３の層１６Ｃ、及び第２の層１６Ｂから構成されるＩＧＺＯ膜１６を成膜する（図３（Ｄ））。
ＩＧＺＯ膜１６は、スパッタ等の手段にて、Ｚｎの割合が膜中にて最大値（極大値である場合を含む。以下同じ。）をとるように成膜する。
例えば、金属元素の組成比がＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０、１．０：１．０：２．０、１．０：１．０：１．０の層をこの順に、例えば１０ｎｍ／１０ｎｍ／３０ｎｍの膜厚で積層する。
即ち、第１の層１６ＡとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚１０ｎｍ）を、第３の層１６ＣとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、第２の層１６ＢとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚３０ｎｍ）を、それぞれ成膜する。
【００３６】
ＩＧＺＯ膜１６のトータルの膜厚（総膜厚）は３０〜２００ｎｍ程度が望ましく、各層は大気中に暴露されることなく連続して成膜されることが望ましい。
また、各層間に明瞭な境界がなく、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：ｙにおいてｙだけが連続変化して、膜中にて最大値をとる分布になっていてもよい。このとき、ｙがその最大値９０％以上である領域は、既述のとおり、ＩＧＺＯ膜１６のゲート絶縁膜１４側界面からみて、１ｎｍ〜３０ｎｍの位置範囲に含まれることが望ましい。
【００３７】
また、上記の金属元素比を変化させる成膜は、スパッタであれば、例えば、Ｉｎ、Ｇａ、若しくはＺｎ、又は、これらの酸化物若しくは複合酸化物のターゲットを複数組み合わせて用いた共スパッタにおいて、一部のターゲットにかける電力を調整する手段や、一部のターゲットの遮蔽板を調整する手段、等を用いて行うことができる。
一例として、ＩｎＧａＺｎＯ４ターゲットとＺｎＯターゲットとを用いた共スパッタにおいて、ＩｎＧａＺｎＯ４ターゲットにかける電力を２００Ｗで一定とし、ＺｎＯターゲットにかける電力を０〜６０Ｗの間で変動させる等の条件により、上記の構成のＩＧＺＯ膜１６（活性層）を形成することができる。
このとき、第１の層１６Ａ、第３の層１６Ｃ、第２の層１６Ｂの各層の成膜中はＺｎＯターゲットにかける電力を一定とし、層が切り替わる際には速やかに所定の電力に変更する場合は、ＩＧＺＯ膜１６中のｙの分布は図１の分布ｄのようになる。これに対し、層が切り替わる際にＺｎＯターゲットにかける電力を緩やかに変化させて、ＩＧＺＯ膜１６中のｙの分布を図２の分布ｅのように形成することもできる。このときは各層間には明瞭な境界のない状態となっている。
【００３８】
次いで、ＩＧＺＯ膜１６をパターニングして、第１の層１８Ａ、第３の層１８Ｃ、及び第２の層１８Ｂから構成される活性層１８を形成する（図４（Ａ））。ここで、活性層１８は、基板１０の法線方向からみたときに、ゲート電極１２に対して重なり部を有するような、例えば島状（アイランド状）のパターンに形成する。
ＩＧＺＯ膜１６のパターニングは、フォトリソグラフィー及びエッチングにより行うことができる。具体的には、ゲート絶縁膜１４上に成膜したＩＧＺＯ膜１６を、活性層１８として残存させる部分にフォトリソグラフィーによってレジストパターン形成し、塩酸、硝酸、希硫酸、又は、燐酸、硝酸、及び酢酸の混合液（Ａｌエッチング液；関東化学（株）製）等の酸溶液によりエッチングすることにより活性層１８を形成する。例えば、燐酸、硝酸、及び酢酸を含む水溶液を用いれば、ＩＧＺＯ膜１６の露出部分を確実に除去することができるため好ましい。
【００３９】
−ソース・ドレイン電極−
次に、活性層１８及びゲート絶縁膜１４の上にソース・ドレイン電極２０Ａ，２０Ｂを形成するための金属膜を形成する。
金属膜としては、ゲート電極１２と同様の金属膜を同様の手段により形成することができる。
例えば、スパッタ等の手段により、Ｍｏ膜、Ａｌ膜、Ａｌ−Ｎｄ膜、又はこれらの積層膜を形成する形態が好適である。
前記金属膜の膜厚は、成膜性、エッチングやリフトオフ法によるパターニング性、導電性（低抵抗化）などを考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上１００ｎｍ以下とすることがより好ましい。
【００４０】
次いで、前記金属膜をエッチング又はリフトオフ法によりパターニングし、活性層１８と接触するソース電極２０Ａ及びドレイン電極２０Ｂを形成する（図４（Ｂ））。
ここで、ソース・ドレイン電極２０Ａ，２０Ｂは、基板１０の法線方向からみたときに、ゲート電極１２及び活性層１８に対して重なり部を有するように形成する。
この際、ソース・ドレイン電極及びこれらの電極に接続する配線（データ配線など）を同時にパターニングすることが好ましい。
【００４１】
−層間絶縁膜−
ソース・ドレイン電極２０Ａ，２０Ｂ及び配線を形成した後、層間絶縁膜２２を形成する（図４（Ｃ））。
層間絶縁膜２２を形成する材料としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、又はＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、又はＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
【００４２】
また、層間絶縁膜２２の形成方法は特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法などが挙げられ、材料に応じて選択すればよい。
層間絶縁膜２２の厚みはその材質等にもよるが、通常は５０〜１００００ｎｍである。
層間絶縁膜２２の形成の具体例としては、膜厚１００〜２００ｎｍの酸化シリコン（ＳｉＯ２等）、窒化シリコン（ＳｉＮｘ等）等の絶縁膜を、スパッタ、ＣＶＤ等の手段により形成する形態が好適である。
【００４３】
−画素電極−
層間絶縁膜２２の形成に次いで、層間絶縁膜２２に、フォトリソグラフィー及びエッチング（又はリフトオフ法）によりコンタクトホール２４を形成した後、画素電極２６等を形成する（図４（Ｄ））。
例えば、酸化インジウム錫（ＩＴＯ）をスパッタリングにより成膜した後、フォトリソグラフィー及びエッチング（又はリフトオフ法）によりパターニングを行うことにより、画素電極２６をパターン形成することができるとともに、コンタクトホール２４を通じて画素電極２６をドレイン電極２０Ｂと接続させることができる。
画素電極２６としては、上記ＩＴＯ以外に、ＡｌやＡｌ−Ｎｄ等を用いることもできる。
【００４４】
以上で説明したＴＦＴでは、Ｚｎリッチな領域（Ｚｎのモル比が高い領域）が活性層１８の一部（前記第３の層１８Ｃ）に設けられているため、高いオン電流を維持したまま、特性シフトが低減される。
また、特性シフトが低減されるため、ＴＦＴをオフ状態とするためのゲートバイアスを低減でき、ＴＦＴの駆動に用いる消費電力を低減できる。
【００４５】
以上で説明したＴＦＴは、ボトムゲート型ＴＦＴの中でも、ボトムゲート・トップコンタクト型と呼ばれるＴＦＴであるが、活性層１８とソース・ドレイン電極２０Ａ、２０Ｂとの形成順（即ち、層構成）を入れ替えることにより、ボトムゲート・ボトムコンタクト型のＴＦＴとすることも可能である。
【００４６】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではない。
例えば、層間絶縁膜２２及び画素電極２６は、場合により、省略することもできる。
また、本発明はボトムゲート型のＴＦＴに限定されず、例えば、図５に示すような構成のトップゲート型のＴＦＴにも適用することできる。この場合、基板１０上にＩＧＺＯ膜を形成して活性層１８にパターン加工を行った後、ソース・ドレイン電極２０Ａ，２０Ｂを形成し、その後、ゲート絶縁膜１４及びゲート電極１２を順次形成すればよい。
ＩＧＺＯ膜は、ボトムゲート型構造の場合と同様に、第１の層、第２の層、及び第３の層を設けて形成することが好ましい（図５中、活性層１８における第１の層１８Ａ、第２の層１８Ｂ、及び第３の層１８Ｃ）。
この際、前記ｙが最大値である領域の膜厚方向についての中心が、ＩＧＺＯ膜（活性層１８）の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置することが好ましい。このような形態の具体例としては、基板１０側から順に、第１の層１８ＡとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚３０ｎｍ）を、第３の層１８ＣとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、第２の層１８ＢとしてＩｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚１０ｎｍ）を、順次設ける形態が挙げられる。
以上、図５を参照しながら説明したＴＦＴは、トップゲート型ＴＦＴの中でも、トップゲート・トップコンタクト型のＴＦＴであるが、活性層１８とソース・ドレイン電極２０Ａ、２０Ｂとの形成順（即ち、層構成）を入れ替えることにより、トップゲート・ボトムコンタクト型のＴＦＴとすることも可能である。
【００４７】
以上で説明した、本発明の薄膜トランジスタの用途には特に限定はないが、例えば、電気光学装置（例えば、液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等の表示装置、等）における駆動素子として好適である。
更に、本発明の電子素子は、樹脂基板を用いた低温プロセスで作製可能なデバイス（例えば、フレキシブルディスプレイ等）、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical Systems）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
【００４８】
≪電気光学装置又はセンサー≫
本発明の電気光学装置又はセンサーは、前述の本発明の薄膜トランジスタを備えて構成される。
電気光学装置の例としては、表示装置（例えば、液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等の表示装置、等）が好適である。
センサーの例としては、ＣＣＤ（Charge Coupled Device）又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサーや、Ｘ線センサー等が好適である。
本発明の電気光学装置又はセンサーは、オン電流が高く、特性シフトが低減された本発明の薄膜トランジスタを備えるため、低い消費電力により良好な特性を示す。
ここで、特性とは、電気光学装置の場合には表示特性、センサーの場合には感度特性を示す。
【００４９】
図６は、本発明の電気光学装置の一例である液晶表示装置２００を示す概略構成図である。
図６に示すように、液晶表示装置２００は、互いに平行な複数のゲート配線２１０と、該ゲート配線２１０と交差する、互いに平行なデータ配線２２０と、を備えている。ここで、ゲート配線２１０とデータ配線２２０とは電気的に絶縁されている。ゲート配線２１０とデータ配線２２０との交差部付近には、本発明の薄膜トランジスタである薄膜トランジスタ（ＴＦＴ）２３０が備えられている。
ＴＦＴ２３０のゲート電極は、ゲート配線２１０に接続されており、ＴＦＴ２３０のソース電極は、データ配線２２０に接続されている。また、ＴＦＴ２３０のドレイン電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶２５０が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ２４０を構成している。
【００５０】
前記ＴＦＴ２３０は、高い移動度やオン・オフ比を有するため、液晶表示装置２００において高精細、高速応答、高コントラスト等の高品位表示が可能となる。また、活性層のＩＧＺＯが非晶質である場合には、素子特性のバラツキを抑えることができ、大画面でムラのない優れた表示品位が実現される。しかも、特性シフトが少ないため、ゲートバイアスを低減でき、ひいては表示装置の消費電力を低減できる。
また、本発明によると、半導体層として低温（例えば、２００℃以下）での成膜が可能なＩＧＺＯ膜を用いて薄膜トランジスタ２３０を作製することができるため、基板として樹脂基板（プラスチック基板）を用いることができる。
このため、本発明によれば、表示品質に優れフレキシブルな液晶表示装置や、表示品質に優れフレキシブルな有機ＥＬ表示装置を提供できる。
【００５１】
図７は、本発明のセンサーの一例であるＸ線センサー３００の概略断面図である。より具体的には、Ｘ線センサーアレイの一部を拡大した概略断面図である。
図７に示すように、Ｘ線センサー３００は、基板３１０上に形成されたＴＦＴ３２０及びキャパシタ３３０と、キャパシタ３３０上に形成された電荷収集用電極３５０と、Ｘ線変換層３６０と、上層電極３７０と、を備えて構成される。
図７中のＴＦＴ３２０は、図５に示したＴＦＴと同様のトップゲート型のＴＦＴであるが、本発明のセンサーはトップゲート型に限定されることはなく、ボトムゲート型のＴＦＴであってもよい。
ＴＦＴ３２０上には、パッシベーション膜３４０が設けられている。
キャパシタ３３０は、キャパシタ用下部電極とキャパシタ用上部電極とで絶縁膜３１４を挟んだ構造となっている。前記キャパシタ用下部電極は、ＴＦＴ３２０のソース・ドレイン電極と同一の材料であり、該ソース・ドレイン電極と同時にパターニングされて形成されている。前記キャパシタ用上部電極は、絶縁膜３１４に設けられたコンタクトホールを介し、ＴＦＴ３２０のソース電極及びドレイン電極のいずれか一方と接続されている。
電荷収集用電極３５０は、キャパシタ３３０におけるキャパシタ用上部電極上に設けられており、該キャパシタ用上部電極に接している。
Ｘ線変換層３６０はアモルファス・セレンからなる層であり、ＴＦＴ３２０及びキャパシタ３３０を覆うように設けられている。
上層電極３７０は、Ｘ線変換層３６０上に設けられており、Ｘ線変換層３６０に接している。
【００５２】
上記構成のＸ線センサー３００においては、Ｘ線は、図７の上部（上層電極３７０側）から照射され、Ｘ線変換層３６０で電子−正孔対を生成する。このＸ線変換層３６０に上層電極３７０によって高電界を印加しておくことにより、生成した電荷はキャパシタ３３０に蓄積され、ＴＦＴ３２０を順次走査することによって読み出される。
Ｘ線センサー３００は、オン電流が高く、特性シフトが低減され、信頼性に優れたＴＦＴ３２０を備えるため、Ｓ／Ｎ比が高く、広ダイナミックレンジの画像が得られ、感度特性に優れている。更に、ＴＦＴ３２０における活性層のＩＧＺＯが非晶質である場合には、均一性の高い画像が得られる。
【実施例】
【００５３】
以下、本発明を実施例により更に具体的に説明するが、本発明は以下の実施例に限定されるものではない。なお、特に断りのない限り、「部」及び「％」は質量基準である。
【００５４】
〔実施例１〕
＜ボトムゲート型ＴＦＴの作製＞
前述の薄膜トランジスタの製造方法の一例（図３及び図４）に従って、ボトムゲート型ＴＦＴを作製した。
ここで、基板１０としては、無アルカリガラス基板（コーニング社、品番ＮＯ．１７３７）を用いた。
ゲート電極１２は、膜厚１００ｎｍのＡｌ−Ｎｄ膜をスパッタにより成膜し、フォトリソグラフィー、及び、市販のＡｌエッチング液を用いたウェットエッチングによりパターニングして形成した。
ゲート絶縁膜１４は、膜厚１５０ｎｍのＳｉＯ２をスパッタにより成膜して作製した。
【００５５】
ＩＧＺＯ膜１６としては、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚１０ｎｍ）と、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）と、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層（膜厚３０ｎｍ）と、をこの順に、大気中に暴露することなく連続してスパッタにより成膜した。
以下、実施例１のＩＧＺＯ膜１６（活性層１８）の上記層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→２→１」や「１→２→１」と表記することがある。
上記各領域のスパッタ方法は、ＩｎＧａＺｎＯ４ターゲット、Ｇａ２Ｏ３ターゲット、及びＺｎＯターゲットを用いた共スパッタ（ｃｏ ｓｐｕｔｔｅｒ）とした。
各領域の膜厚の調整は、成膜時間の調整により行った。
ＩＧＺＯ膜１６の詳細なスパッタ条件は以下のとおりである。
【００５６】
〜ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０）スパッタ条件〜
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．０７×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・Ｏ２流量： ０．９ｓｃｃｍ
・ＩＧＺＯターゲットへの投入電力： ＲＦ２００Ｗ
・Ｇａ２Ｏ３ターゲットへの投入電力： ＲＦ６３Ｗ
・ＺｎＯターゲットへの投入電力： ＤＣ４．３Ｗ
【００５７】
〜ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０）スパッタ条件〜
・到達真空度（ガス非導入時）： ６×１０−６Ｐａ
・成膜圧力（ガス導入時）： ４．０７×１０−１Ｐａ
・成膜温度： 室温（基板温度２３〜２５℃）
・Ａｒ流量： １００ｓｃｃｍ
・Ｏ２流量： ０．９ｓｃｃｍ
・ＩＧＺＯターゲットへの投入電力： ＲＦ２００Ｗ
・Ｇａ２Ｏ３ターゲットへの投入電力： ＲＦ６３Ｗ
・ＺｎＯターゲットへの投入電力： ＤＣ１９．０Ｗ
【００５８】
得られたＩＧＺＯ膜１６の膜厚方向について、モル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したときのｙの分布を、ＦＩＢ加工した試料を断面ＴＥＭ−ＥＤＸ（ＨＩＴＡＣＨＩ製ＴＥＭ：ＨＤ−２７００、ＥＤＡＸ製ＥＤＸ：Ｇｅｎｅｓｉｓ）で評価することにより求めた。前記評価は、ビーム径０．４ｎｍ、１点あたりの取り込み時間１ｓｅｃ、取込点数１５０点の条件にて行った。
得られたｙの分布から、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在することが確認された。
また、得られたｙの分布は、図１中の分布ｄに近い分布であった。
また、ｙが最大値に対し９０％以上である領域の厚みｔｍａｘは、１０ｎｍであり、ＩＧＺＯ膜の全厚み５０ｎｍの１／３未満であった。
更に、ｙが最大値に対し９０％以上である領域は、ＩＧＺＯ膜の膜厚方向について、ゲート絶縁膜側の膜面からみて１０ｎｍから２０ｎｍまでの領域であり、ゲート絶縁膜側の膜面からみて１ｎｍから３０ｎｍまでの領域に含まれていた。
また、ｙが最大値に対し９０％以上である領域の、膜厚方向についての中心は、前記酸化物半導体膜の膜厚方向についての中心に対し、ゲート絶縁膜に近い側に位置していた。
また、ＩＧＺＯ膜１６についてＸ線回折を行った結果、結晶構造を示す明確なピークは検出されず、ＩＧＺＯ膜１６が非晶質膜であることが確認された。
【００５９】
なお、ＩＧＺＯ膜１６のスパッタ時に上記のように明確に３層に分けるのではなく、中間層スパッタ時にＺｎＯターゲットへの投入電力を４．３Ｗ→１９．０Ｗ→４．３Ｗと連続的に変化させることにより活性層を形成しても、同様にＴＦＴを作製することができる。このとき上記と同様にしてｙの分布を得たところ、図２中の分布ｅに近い分布であった。
【００６０】
ＩＧＺＯ膜１６の、活性層１８へのパターニングは、フォトリソグラフィー、及び、希硫酸を用いたウェットエッチングにより行った。
ソース電極２０Ａ及びドレイン電極２０Ｂは、膜厚１００ｎｍのＡｌ−Ｎｄ膜をスパッタにより成膜し、リフトオフ法によりパターニングして形成した。
【００６１】
層間絶縁膜２２は、膜厚２００ｎｍのＳｉＯ２をスパッタにより成膜して作製した。
コンタクトホール２４は、フォトリソグラフィー及びドライエッチングにより形成した。
画素電極２６は、膜厚２００ｎｍのＩＴＯ膜をスパッタにより成膜し、リフトオフ法によりパターニングして形成した。
【００６２】
以上により、チャネル長１０μｍ、チャネル幅１０μｍのボトムゲート型ＴＦＴを得た。
【００６３】
＜トランジスタ特性（Ｖｇ−Ｉｄ特性）の測定＞
上記で得られたＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、トランジスタ特性（Ｖｇ−Ｉｄ特性）及び移動度μの測定を行った。
Ｖｇ−Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を５Ｖに固定し、ゲート電圧（Ｖｇ）を−５Ｖ〜＋１０Ｖの範囲内で変化させ、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにより行った。
【００６４】
〔比較例１〕
実施例１のＩＧＺＯ膜１６の成膜において、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：１．０の層のみを、膜厚５０ｎｍにて成膜した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様の評価を行った。
以下、比較例１のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１」や「１→１→１」と表記することがある。
【００６５】
〔比較例２〕
実施例１のＩＧＺＯ膜１６の成膜において、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層のみを、膜厚５０ｎｍにて成膜した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様の評価を行った。
以下、比較例２のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：２」や「２→２→２」と表記することがある。
【００６６】
実施例１、比較例１、及び比較例２におけるＶｇ−Ｉｄ特性の測定結果を図８及び図９に示す。
ここで、図８は、縦軸（Ｉｄ）を対数軸で表したグラフであり、図９は、縦軸（Ｉｄ）を線形軸で表したグラフである。
【００６７】
図８において、実施例１（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→２→１）と比較例１（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）とを対比すると、実施例１は比較例１に対し、Ｖｇ−Ｉｄ特性のシフトはほとんど確認されなかった。例えば、Ｉｄ＝１．０×１０−９Ａの点同士を比較すると、実施例１は比較例１に対し、Ｖｇについて０．３Ｖ程度マイナス側にシフトした程度であった。
また、Ｖｇ＝１０ＶでのＩｄをオン電流とすると、比較例１ではオン電流は２．０×１０−６Ａ程度であるのに対し、実施例１ではオン電流は６．０×１０−６Ａ程度であった。
また、比較例１の移動度μは７．９（ｃｍ２／Ｖｓ）であるのに対し、実施例１の移動度μは２４．７（ｃｍ２／Ｖｓ）であった。
以上のように、実施例１では、比較例１に対し、オン電流及び移動度が大幅に向上されていた。
【００６８】
これに対し、比較例２（Ｉｎ：Ｇａ：Ｚｎ＝１：１：２）では、オン電流は高いものの、実施例１及び比較例１に対し、Ｖｇ−Ｉｄ特性が大幅にシフトしていた。
例えば、Ｉｄ＝１．０×１０−９Ａの点同士を比較すると、比較例２は比較例１に対し、１．５Ｖ以上（実施例１に対しては１．３Ｖ以上）マイナス側にシフトしていた。
【００６９】
〔実施例２〕
実施例１のＩＧＺＯ膜１６の形成において、成膜条件の調整により、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：３．０の層（膜厚１０ｎｍｍ）に変更した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様にしてＶｇ−Ｉｄ特性を測定した。
以下、実施例２のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→３→１」や「１→３→１」と表記することがある。
【００７０】
〔実施例３〕
実施例１のＩＧＺＯ膜１６の形成において、成膜条件の調整により、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：２．０の層（膜厚１０ｎｍ）を、Ｉｎ：Ｇａ：Ｚｎ＝１．０：１．０：５．０の層（膜厚１０ｎｍ）に変更した以外は実施例１と同様にしてＴＦＴを作製し、実施例１と同様にしてＶｇ−Ｉｄ特性を測定した。
以下、実施例３のＩＧＺＯ膜１６（活性層１８）の層構成を、「Ｉｎ：Ｇａ：Ｚｎ＝１：１：１→５→１」や「１→５→１」と表記することがある。
【００７１】
図１０は、実施例１、実施例２、実施例３、及び比較例１についての移動度を比較した図であり、図１１は、実施例１、実施例２、実施例３、及び比較例１についてのオンオフ比〔オン電流（Ｉｏｎ）／オフ電流（Ｉｏｆｆ）〕を比較した図である。
ここでは、オン電流は、Ｖｇ＝１０Ｖ、Ｖｄ＝５Ｖにおけるドレイン電流（Ａ）とし、オフ電流は、Ｖｇ＝−５Ｖ、Ｖｄ＝５Ｖにおけるドレイン電流（Ａ）とした。
図１０及び図１１の横軸は、中間層（図４（Ｄ）中の第３の層１８Ｃ）におけるｙの値を表す。図１０及び図１１において、比較例１はｙ＝１．０におけるプロットであり、実施例１はｙ＝２．０におけるプロットであり、実施例２はｙ＝３．０におけるプロットであり、実施例３はｙ＝５．０におけるプロットである。
なお、本明細書（例えば、表１、図８、９、及び１１）中、Ｉｄ及びオンオフ比の数値に関し、記号”Ｅ”は、その次に続く数値が１０を底とした”べき指数”であることを示し、「”Ｅ”及び”べき指数”」で表される数値が、”Ｅ”の前の数値に乗算されることを示す。例えば、「１．８Ｅ＋０７」との表記は「１．８×１０７」を表し、「１．５Ｅ−０９」との表記は「１．５×１０−９」を表す。
下記表１は、図１０及び図１１の結果をまとめた表である。更に、表１では、Ｖｇ＝０Ｖのときのドレイン電流（「Ｉｄ（Ａ）（Ｖｇ＝０ｖ）」）を示した。
【００７２】
【表１】
【００７３】
図１０及び表１に示すように、比較例１に対し、実施例１、実施例２、及び実施例３（特に、実施例１）は移動度μが高かった。
また、図１１及び表１に示すように、比較例１に対し、実施例１、実施例２、及び実施例３（特に、実施例１）はオンオフ比が高かった。
さらに、表１に示すように、比較例２に対し、実施例１、実施例２、及び実施例３（特に実施例１）は、Ｖｇ＝０ＶのときのＩｄが低く、特性シフトが小さかった。
【００７４】
以上で説明したように、ＴＦＴの活性層としてのＩＧＺＯ層を、基板に近い側の膜面、及び、基板から離れた側の膜面よりも、ｙの値が大きい領域が存在するように構成することにより、高いオン電流（高い移動度）を維持したまま、特性シフトを低減でき、ひいては、オフ状態とするために印加するゲートバイアスを低減できる。従って、十分なオン電流を確保したまま、ノーマリーオフを実現し易くすることができる。更に、ゲートバイアスの低減により、ＴＦＴの駆動に用いる消費電力を低減できる。
更に、以上で作製したＴＦＴ（ＴＦＴ付き基板）を一部材として用いることで、低い消費電力により良好な特性を示す電気光学装置やセンサーを作製できる。
【符号の説明】
【００７５】
１０、３１０ 基板
１２ ゲート電極
１４ ゲート絶縁膜
１６ ＩＧＺＯ膜
１６Ａ、１８Ａ 第１の層
１６Ｂ、１８Ｂ 第２の層
１６Ｃ、１８Ｃ 第３の層
２０Ａ ソース電極
２０Ｂ ドレイン電極
２２ 層間絶縁膜
２４ コンタクトホール
２６ 画素電極
２００ 液晶表示装置
２１０ ゲート配線
２２０ データ配線
２３０、３２０ 薄膜トランジスタ（ＴＦＴ）
２５０ 液晶
３００ Ｘ線センサー
３３０ キャパシタ
３５０ 電荷収集用電極
３６０ Ｘ線変換層
３７０ 上層電極
【特許請求の範囲】
【請求項１】
基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する薄膜トランジスタ。
【請求項２】
前記ｙの最大値が、１．８以上である請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ｙの最大値が、５．０以下である請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記ｙが最大値に対し９０％以上である領域の厚みは、前記酸化物半導体膜の全厚みの１／３未満である請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記ｙが最大値に対し９０％以上である領域の膜厚方向についての中心は、前記酸化物半導体膜全体の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置する請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記ｙが最大値に対し９０％以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜に近い側の膜面からみて１ｎｍから３０ｎｍまでの範囲内に含まれる請求項１〜請求項５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、大気に晒されることのない一連の連続した成膜工程により形成された請求項１〜請求項６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、非晶質である請求項１〜請求項７のいずれか１項に記載の薄膜トランジスタ。
【請求項９】
前記酸化物半導体膜は、少なくとも、
前記基板に近い側の膜面を含み、前記ｙが０．８以上１．２以下である第１の領域と、
前記基板から離れた側の膜面を含み、前記ｙが０．８以上１．２以下である第２の領域と、
前記ｙが最大値を示す領域を含み、前記ｙが１．８以上である第３の領域と、
を有する請求項１〜請求項８のいずれか１項に記載の薄膜トランジスタ。
【請求項１０】
前記第１の領域から前記第３の領域にかけての前記ｙの変化、及び、前記第３の領域から前記第２の領域にかけての前記ｙの変化、の少なくとも一方が、連続的な変化である請求項９に記載の薄膜トランジスタ。
【請求項１１】
ボトムゲート型構造である請求項１〜請求項１０のいずれか１項に記載の薄膜トランジスタ。
【請求項１２】
請求項１〜請求項１１のいずれか１項に記載の薄膜トランジスタを製造する方法であって、
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部を、大気に晒すことのない一連の連続した成膜工程により形成する薄膜トランジスタの製造方法。
【請求項１３】
請求項１〜請求項１１のいずれか１項に記載の薄膜トランジスタを備えた電気光学装置。
【請求項１４】
請求項１〜請求項１１のいずれか１項に記載の薄膜トランジスタを備えたセンサー。
【請求項１】
基板上に、活性層としてのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔Ｉｎ：Ｇａ：Ｚｎ〕を２．０−ｘ：ｘ：ｙ（但し、０．０＜ｘ＜２．０、０．０＜ｙ）で表したとき、前記酸化物半導体膜の膜厚方向についての前記ｙの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記ｙが大きい領域が存在する薄膜トランジスタ。
【請求項２】
前記ｙの最大値が、１．８以上である請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ｙの最大値が、５．０以下である請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記ｙが最大値に対し９０％以上である領域の厚みは、前記酸化物半導体膜の全厚みの１／３未満である請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記ｙが最大値に対し９０％以上である領域の膜厚方向についての中心は、前記酸化物半導体膜全体の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置する請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記ｙが最大値に対し９０％以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜に近い側の膜面からみて１ｎｍから３０ｎｍまでの範囲内に含まれる請求項１〜請求項５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、大気に晒されることのない一連の連続した成膜工程により形成された請求項１〜請求項６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部は、非晶質である請求項１〜請求項７のいずれか１項に記載の薄膜トランジスタ。
【請求項９】
前記酸化物半導体膜は、少なくとも、
前記基板に近い側の膜面を含み、前記ｙが０．８以上１．２以下である第１の領域と、
前記基板から離れた側の膜面を含み、前記ｙが０．８以上１．２以下である第２の領域と、
前記ｙが最大値を示す領域を含み、前記ｙが１．８以上である第３の領域と、
を有する請求項１〜請求項８のいずれか１項に記載の薄膜トランジスタ。
【請求項１０】
前記第１の領域から前記第３の領域にかけての前記ｙの変化、及び、前記第３の領域から前記第２の領域にかけての前記ｙの変化、の少なくとも一方が、連続的な変化である請求項９に記載の薄膜トランジスタ。
【請求項１１】
ボトムゲート型構造である請求項１〜請求項１０のいずれか１項に記載の薄膜トランジスタ。
【請求項１２】
請求項１〜請求項１１のいずれか１項に記載の薄膜トランジスタを製造する方法であって、
前記酸化物半導体膜のうち、前記ｙが最大値に対し９０％以上である領域を含む少なくとも一部を、大気に晒すことのない一連の連続した成膜工程により形成する薄膜トランジスタの製造方法。
【請求項１３】
請求項１〜請求項１１のいずれか１項に記載の薄膜トランジスタを備えた電気光学装置。
【請求項１４】
請求項１〜請求項１１のいずれか１項に記載の薄膜トランジスタを備えたセンサー。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２８７７３５（Ｐ２０１０−２８７７３５Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４０４２６（Ｐ２００９−１４０４２６）
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
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