オフセットが低減されている集積センサアレイ
【課題】コストを大幅に増加させることなく精度を向上したCMOSセンサを提供する。
【解決手段】一実施形態におけるCMOSセンサシステムにおいて向上した精度を提供する方法及びシステムは、相補型金属酸化膜半導体基板112上の第1の端子114及び第2の端子116を有する複数のセンサ素子と、第1の端子114を電源に選択的に接続すると共に、該第1の端子114を読出し回路108に選択的に接続するように構成される第1の複数のスイッチと、第2の端子116を電源に選択的に接続すると共に、該第2の端子116を読出し回路108に選択的に接続するように構成される第2の複数のスイッチとを含む。
【解決手段】一実施形態におけるCMOSセンサシステムにおいて向上した精度を提供する方法及びシステムは、相補型金属酸化膜半導体基板112上の第1の端子114及び第2の端子116を有する複数のセンサ素子と、第1の端子114を電源に選択的に接続すると共に、該第1の端子114を読出し回路108に選択的に接続するように構成される第1の複数のスイッチと、第2の端子116を電源に選択的に接続すると共に、該第2の端子116を読出し回路108に選択的に接続するように構成される第2の複数のスイッチとを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、相補型金属酸化膜半導体センサに関する。
【背景技術】
【0002】
相補型金属酸化膜半導体(CMOS)製造工程は、最も広く使用されている半導体製造工程であり、それらのロバスト性が優れていること、及び大量の製品の製造におけるコストが低いことが認められている。従来のCMOS工程は、デジタル回路、たとえばマイクロプロセッサ、並びに周辺回路、たとえば混合信号回路及び無線周波数回路の製造に対して行われている。しかしながら、CMOSセンサの使用が最近になって急激に普及してきている。CMOSセンサは数ある中でも、画像センサ、温度センサ、及び磁場センサを含む。さらに、圧力センサ又は加速度計のような多くの半導体センサが、微小電気機械システム(MEMS)と一体化されているCMOSハイブリッド又はCMOSシステムのいずれかである。半導体センサによって、自動車及び家庭用電化製品の市場における多くの新たな製品及び用途が可能となる。
【0003】
センサの製造にCMOS工程を使用することにおける1つの主要な課題は、これらのセンサを用いて達成される絶対精度が制限されること、及びそれらのデバイスがパッケージング工程及び製造工程に対して脆弱であることである。たとえば、ホールセンサにおけるオフセットは、ピエゾ抵抗効果の影響を受ける。ピエゾ抵抗効果は、低コストパッケージング技術、たとえば、非特許文献1及び非特許文献2において報告されているようなプラスチックパッケージにおいて制御されないチップに対する機械適応力の結果として生じる。同様の効果が多くの他のセンサの性能を制限する。
【0004】
さまざまな誤差原因を緩和する試みにおいてレイアウト技法が使用されている。緩和技法は、隣接するデバイスが、他のデバイスによって導入される少なくともいくらかの誤差を相殺するという理論を用いて複数のデバイスを単一基板上で製造すること、及び/又はダミーデバイスを使用することを含む。たとえば、非特許文献3及び非特許文献4を参照されたい。
【0005】
上記に記載されている緩和方法の有効性は、チップに対する機械的応力又はプロセスの勾配が不変であることによって制限される。具体的には、基板が単一の次元において均一な勾配を示す限りでは、隣接するデバイスは同じ誤差又はオフセットを示すことになる。したがって、デバイスの向きを交互に逆にすることによって、1つのデバイスにおいて実現されるオフセットが隣接するデバイスにおける逆のオフセットによって排除される。
【0006】
しかしながら、現実には、オフセット源は単一の次元において均一の勾配では存在しない。そうではなく、勾配は単一の次元内だけでなく、2つの次元、すなわち、基板の長さ及び基板の幅の双方において変化する。したがって、隣接するデバイスは異なる誤差を示し、1つのデバイスの誤差は周囲のデバイスのうちの任意の1つによっては完全には相殺されない。したがって、センサパッケージは一般的にコストがかかり、そのオフセット許容範囲に依存する用途における使用に制限される。
【0007】
いくつかのセンサが示す非線形的な応力が、他の技法によって緩和され得る。たとえば、ホールセンサの具体的な事例において残りのオフセット誤差を相殺するのにスピニングカレント技法が一般的に使用される。たとえば、非特許文献3を参照されたい。しかしながら、これらの他の技法において達成可能な精度の向上は、ジュール加熱効果、ゼーベック効果、ペルチェ効果のような二次効果によって制限される。これらの付加的な技法はさらに、フロントエンドの電子機器に対する必要なコストを増大する。
【先行技術文献】
【非特許文献】
【0008】
【非特許文献1】Z. Randjelovic著「Low-power High Sensitivity Integrated Hall magnetic Sensor Microsystems」(PhD Thesis, EPFL, 2000)
【非特許文献2】S. Bellekom著「Origins of Offset in Conventional and Spinning-current Hall Plates」(PhD Thesis, Delft University, 1998)
【非特許文献3】Z. Randjelovic、A. Hasting著「The Art of Analog Layout」(Prontice Hall, 2005)
【非特許文献4】J. Frounchi他著「Integrated Hall sensor array microsystem」(ISSCC, P.248-249, Feb 2001)
【非特許文献5】Bellekom、Frounchi、及びJ. van der Meer他著「A Fully Integrated CMOS Hall Sensor with 3.65 μT 3σ Offset for Compass Applications」(ISSCC, P.246-247, Feb 2005)
【発明の概要】
【発明が解決しようとする課題】
【0009】
コストを大幅に増加させることなく精度を向上したCMOSセンサが必要とされている。
【課題を解決するための手段】
【0010】
一実施の形態によれば、CMOSセンサシステムにおいて向上した精度を提供する方法及びシステムは、相補型金属酸化膜半導体基板上の第1の端子及び第2の端子を有する複数のセンサ素子と、第1の端子を電源に選択的に接続すると共に、該第1の端子を読出し回路に選択的に接続するように構成される第1の複数のスイッチと、第2の端子を電源に選択的に接続すると共に、該第2の端子を読出し回路に選択的に接続するように構成される第2の複数のスイッチとを備える。
【0011】
別の実施の形態によれば、相補型金属酸化膜半導体基板(CMOS)センサシステムにおいて向上した精度を提供する方法は、(a)CMOS基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第1のセンサ素子の第1の端子を入力に接続すると共に、該複数のセンサ素子のうちの第1のセンサ素子の第2の端子を出力に接続することによって第1の状態条件を確立すること、(b)第1の状態条件に対する第1のセンサ素子信号を生成すること、(c)第1のセンサ素子信号に関連付けられる第1のデータを記憶すること、(d)複数のセンサ素子のうちの第1のセンサ素子の第1の端子を出力に接続すると共に、該複数のセンサ素子のうちの第1のセンサ素子の第2の端子を入力に接続することによって第2の状態条件を確立すること、(e)第2の状態条件に対する第2のセンサ素子信号を生成すること、(f)第2のセンサ素子信号に関連付けられる第2のデータを記憶すること、(g)センサアセンブリのアレイ内の複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して(a)〜(f)を実施すること、(h)記憶されている第1のデータ及び記憶されている第2のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、複数のセンサ素子のうちの1つに関連付けられる、計算すること、及び(i)計算された複数のオフセットを使用してセンサシステム出力を生成することを含む。
【0012】
さらに別の実施の形態では、相補型金属酸化膜半導体(CMOS)センサシステムは、電力バス及び読出しバスを有する基板と、該基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、第1の端子及び第2の端子を有する第1のセンサ素子、第1のスイッチ、並びに第2のスイッチを含む、センサアレイと、基板上のメモリであって、(i)第1の端子を入力に接続すると共に第2の端子を出力に接続することによって、第1のセンサ素子のそれぞれを用いて第1のセンサアセンブリ信号を生成し、(ii)第1のセンサアセンブリ信号のそれぞれに対して、それぞれの第1のセンサアセンブリ信号に関連付けられる第1のデータを記憶し、(iii)第1の端子を出力に接続すると共に第2の端子を入力に接続することによって、第1のセンサ素子のそれぞれを用いて第2のセンサアセンブリ信号を生成し、(iv)第2のセンサアセンブリ信号のそれぞれに対して、それぞれの第2のセンサアセンブリ信号に関連付けられる第2のデータを記憶すると共に、(v)関連付けられる第1のデータ及び関連付けられる第2のデータを使用して複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、該コマンド命令を実行するプロセッサとを備える。
【図面の簡単な説明】
【0013】
【図1】本発明の原理による、プロセッサと、メモリと、センサアレイと、読出し回路とを含む基板の概略図である。
【図2】4つのセンサアセンブリを含み、各センサアセンブリが、該センサアセンブリ内のセンサ素子に対する異なる状態条件を確立するのに使用することができる4組のスイッチを含む、図1のセンサアレイ及び読出し回路の概略図である。
【図3】図2のセンサアセンブリのうちの1つを示す図である。
【図4】図1のプロセッサによって制御することができる、センサアレイ内のセンサアセンブリのそれぞれに対するオフセット値を得るプロセスを示す図である。
【図5】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図6】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図7】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図8】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図9】基板上のセンサアレイの、2つの次元において変化する応力勾配を示すロケーションを示す図である。
【図10】従来のオフセット相殺技法を組み込む2×2センサアレイの出力のヒストグラムを示す図である。
【図11】本発明の原理を組み込む16×16センサアレイの出力のヒストグラムを示す図である。
【図12】センサアセンブリ内の3つの異なるセンサ素子に対して異なる状態条件を確立するのに使用することができる8つのスイッチを含む代替的なセンサアセンブリの概略図である。
【発明を実施するための形態】
【0014】
本発明の原理の理解を促すために、以下、図面に示されていると共に下記の明細書に記載されている実施形態を参照する。したがって本発明の範囲に対する限定は一切意図されていないことは理解されたい。さらに、本発明は、例示の実施形態に対する任意の代替形態及び変更形態を含み、当業者にとっては一般的に想起される本発明の原理のさらなる応用形態を含むことは理解されたい。
【0015】
図1は、プロセッサ又はデジタル信号処理ブロック102と、コントローラ104と、センサアレイ106と、読出し回路108と、メモリ110とを備えるCMOSセンサ100を示す。この実施形態におけるプロセッサ102、コントローラ104、センサアレイ106、読出し回路108、及びメモリ110はすべて、基板112上に配置される。代替的な実施形態では、これらの構成要素のさまざまな組み合わせがセンサアレイ106から遠隔して配置される。正電力端子114及び負電力端子116も、電力、通信、制御、及び他の接続に使用することができる他の端子118、120、122、124、126、及び128と共に基板112上に設けられる。より多いか又はより少ないピンを設けてもよい。
【0016】
図2を参照すると、センサアレイ106は、4つのセンサアセンブリ1301〜4を含む。図1の実施形態では4つのセンサアセンブリ130Xのみを示すが、所望に応じてより多くのセンサアセンブリ130Xを基板上に含んでもよい。図2におけるセンサアセンブリ1301〜4のそれぞれは同一であり、図3においてより明確に示されているセンサアセンブリ1301を参照して説明する。
【0017】
センサアセンブリ1301は、センサ素子1321と、8つの電力スイッチ1341NM、1341NP、1341SM、1341SP、1341EM、1341EP、1341WM、及び1341WPと、8つの読出しスイッチ1361NM、1361NP、1361SM、1361SP、1361EM、1361EP、1361WM、及び1361WPとを含む。スイッチ1341XMのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を4つのセンサ素子端子1401N、1401E、1401S、又は1401Wのいずれかを通じて負バイアスバス1381に動作可能に接続することができ、スイッチ1341XPのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を4つのセンサ素子端子1401N、1401E、1401S、又は1401Wのいずれかを通じて正バイアスバス1421に動作可能に接続することができる。負バイアスバス1381は負バイアス端子116に動作可能に接続され、正バイアスバス1421は正バイアス端子114に動作可能に接続される。
【0018】
さらに、スイッチ1361XMのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を4つのセンサ素子端子1401N、1401E、1401S、又は1401Wのいずれかを通じて負読出しバス1441に動作可能に接続することができ、スイッチ1361XPのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を正読出しバス1461に動作可能に接続することができる。図2に示すように、負読出しバス1441は読出し回路108の負入力150に動作可能に接続され、正読出しバス1461は読出し回路108の正入力152に動作可能に接続される。
【0019】
具体的には、プロセッサ102は、メモリ110内に記憶されているコマンド命令を実行して、コントローラ104に、センサアセンブリ1301〜4のそれぞれの中のセンサ素子端子140XXを正電源バス142Xを通じて正電力端子114に、また別のセンサ素子端子140XXを負電源バス138Xを通じて負電力端子116に順次接続するように命令する。これに関連して、プロセッサ102は、メモリ110内に記憶されているコマンド命令を実行して、コントローラ104に、センサアセンブリ1301〜4のそれぞれの中のセンサ素子端子140XXのうちの別のセンサ素子端子を正読出しバス146Xを通じて読出し回路108の正入力152に、また別のセンサ素子端子140XXを負読出しバス144Xを通じて読出し回路108の負入力150に順次接続するように命令する。
【0020】
センサ素子端子140XXを負電源バス138X、正電源バス142X、負読出しバス144X、及び正読出しバス146Xに接続するのに使用される電力スイッチ1341NM、1341NP、1341SM、1341SP、1341EM、1341EP、1341WM、及び1341WP並びに読出しスイッチ1361NM、1361NP、1361SM、1361SP、1361EM、1361EP、1361WM、及び1361WPの特定の組合せを制御することによって、下記に十分に説明するように、それぞれのセンサ素子122Xの状態を変更及び検知することができる。状態は、単純に異なる極性、又は電流の異なる向きである場合がある。代替的に、異なる状態は他のオンチップの(又はオフチップの)ソースを制御することによってもたらしてもよい。一例として、コイル又は抵抗を使用して特定の磁場又は熱を生成してもよい。
【0021】
センサアレイ106の出力は読出し回路に提供される。該読出し回路は、バイアス構成要素と、プログラム可能増幅器と、アナログ/デジタル変換器とを含むことができる。次いで、読出し回路108の出力はプロセッサ102に提供される。プロセッサに提供される出力は、各デバイスに対するオフセットを推定すると共に、センサアレイ106の出力の適応的較正を実施するのに使用される。
【0022】
図4のオフセット推定プロセス160は、162において、センサアセンブリ130Xの選択によって開始する。この例に関して、最初に選択されるセンサアセンブリ130Xはセンサアセンブリ1301である。ブロック164において、状態条件を確立する。この実施形態では、センサ素子132Xはホール効果センサである。したがって、電力スイッチ1341NPを制御して端子1401Nに接続し、電力スイッチ1341SMを制御して端子1401Sに接続することによって、第1の状態条件を確立することができる。さらに、読出しスイッチ136IEPを制御して端子140IEに接続し、読出しスイッチ136IWMを制御して端子140IWに接続する。この構成を図5に示す。
【0023】
ブロック166において、プロセッサ102は読出し回路108を制御してセンサアセンブリ1301の出力を得る。次いでブロック168において、読出し回路108によって得られる出力に対応するデータをメモリ110内に記憶する。
【0024】
ブロック170において、電力スイッチ1341NPを制御して端子1401Nから接続解除し、電力スイッチ1341SMを制御して端子1401Sから接続解除する。一実施形態では、第2の状態条件を確立する前に各センサアセンブリ130Xが選択され、第1の状態条件が確立される。しかしながら、図4の実施形態では、電力スイッチ1341EPを制御して端子1401Eに接続し、電力スイッチ1341WMを制御して端子1401Wに接続することによって、センサアセンブリ1301に対する第2の状態条件を確立する。さらに、読出しスイッチ1361SPを制御して端子1401Sに接続し、読出しスイッチ1341NMを制御して端子1401Nに接続する。センサアセンブリ1301に対するこの構成を図6に示す。したがって、センサアセンブリ1301の状態は図5に関連付けられる状態から変更されている。
【0025】
ブロック174において、プロセッサ102は読出し回路108を制御してセンサアセンブリ1301の出力を得る。次いでブロック176において、読出し回路108によって得られる出力に対応するデータをメモリ110内に記憶する。
【0026】
ブロック178において、異なる状態におけるセンサアセンブリ1301からの2つの値を用いてセンサアセンブリ1301のオフセットを求めることができる。オフセットは以下の式を使用して計算することができる。
【0027】
【数1】
【0028】
ただし、
「i」はセンサが含まれるアレイの列であり、
「j」はセンサが含まれるアレイの行であり、
「1」は第1の状態を識別し、
「2」は第2の状態を識別する。
【0029】
ブロック180において、ブロック178において求められるオフセットの値をメモリ110内に記憶する。次いでブロック182において、次のセンサアセンブリを選択し、ブロック164において、選択されたセンサアセンブリに対する第1の状態条件を確立する。一例として、図7は、スイッチ1342NPを制御して端子1402Nに接続し、スイッチ1342SMを制御して端子1402Sに接続することによって、センサアセンブリ1302に対して確立される状態条件を示す。さらに、読出しスイッチ1362EPを制御して端子1402Eに接続し、読出しスイッチ1362WMを制御して端子1402Wに接続する。電力スイッチ1342EPが端子1402Eに接続されており、電力スイッチ1342WMが端子1402Wに接続されている、センサアセンブリ1302に対する第2の状態を図8に示す。さらに、読出しスイッチ1362SPを制御して端子1402Sに接続し、読出しスイッチ1362NMを制御して端子1402Nに接続する。
【0030】
オフセット計算プロセス160はすべてのセンサアセンブリ130Xに関してデータが利用可能になるまで継続する。その結果、オフセット計算プロセス160は第1のセンサアセンブリ130Xに関して継続し、且つセンサアセンブリ130Xのそれぞれに対して更新されたオフセット値を提供するように継続する。センサアセンブリ130Xのそれぞれに対してオフセット値を更新し続けることによって、向上した精度が提供される。しかしながら、このオフセット値は、重大なノイズ成分を含む場合がある。したがって、第1の状態及び第2の状態において得られるオフセット値を以下の式によって記述する。
【0031】
【数2】
【0032】
ただし、
vhはホール電圧に対応し、
voffsetはオフセット電圧に対応する。
【0033】
したがって、ブロック178において説明されるようなo1i,j−o2i,jを実施する結果として、オフセットのノイズ成分が非常に多くなる。ノイズ、及びセンサ100の出力の精度に対する他の誤差の影響を、センサアレイ106に対するオフセットデータのロバストな多項式2D最小二乗適合(polynomial 2-D least-square fit)を適用することによって緩和する。プロセッサ102によって実行するための、多項式2D最小二乗適合のためのコマンド命令をメモリ110内に記憶することができる。多項式2D最小二乗適合のためのコマンド命令を実行することによって、センサ素子ごとに、平滑化オフセット値(
【0034】
【数3】
【0035】
)が提供される。平滑化オフセット値は、オフセット値と比較して、1/f成分を含むノイズによって引き起こされる不正確性が低減されていることを示す。
一実施形態では、平滑化オフセット値を使用して、非常に高いオフセットを示すセンサアセンブリ130Xを特定する。異常に高い値を無視すること、又は特定のセンサアセンブリ130Xに対して正規化値に置き換えることのいずれかによって、最小二乗適合を改善して、補正された平滑化オフセット値を生成することができる。相関検出器を使用して、機械的応力の一様性を計算することによってパッケージング特性を評価することができる。したがって、補正された平滑化オフセット値によって、隣接するセンサの計算された平滑化オフセット値に対する単一のセンサアセンブリの、応力に関連しない不正確性の影響が低減される。付加的に又は代替的に、異常に高いオフセットを示すセンサアセンブリ130Xからの出力をセンサアレイ出力から排除することができる。
【0036】
プロセッサ102によって、端子118、120、122、124、126、又は128のうちの選択される1つに対する出力信号の生成において、補正されているか又は補正されていない平滑化オフセット値を適用する。具体的には、一般的に、センサアセンブリ130Xのそれぞれに対して、少なくとも2つの出力値がメモリ110内に記憶されることになる。1つの値は図4のブロック168及び176において記憶される状態条件のそれぞれに対する値である。所定の間隔を置いて、プロセッサ102は、センサアセンブリ130Xのそれぞれに対する2つの最近に記憶された出力を得る。次いで、それぞれのセンサアセンブリ130Xに関連付けられる平滑化オフセット値を、最近のセンサアセンブリ130Xの出力に適用して、それぞれのセンサアセンブリ130Xに対する補正されたセンサアセンブリ出力を生成する。
【0037】
次いで、センサアセンブリ130Xのそれぞれに対する補正されたセンサアセンブリ出力を共に加算し、センサアセンブリ130Xの数で除算して、センサ100に対するオフセット相殺出力を生成する。この実施形態では、オフセット相殺出力は以下の式を使用して計算される。
【0038】
【数4】
【0039】
別の実施形態では、最近の状態条件に対して各センサアセンブリ130Xに対する最近に記憶された出力のみを使用することによって上記の手順を変更する。この実施形態では、
【0040】
【数5】
【0041】
に対する値を、センサ素子のそれぞれを通じての単一の測定値の使用を反映するように変更する。
いくつかのセンサは、変化する利得因子、たとえば異なる温度を生成する環境の影響を受けやすい。このような不安定な温度環境では、オフセット相殺出力を、センサアセンブリ出力の加重平均を使用して生成することができる。下記に記載する式を使用して加重平均オフセット相殺出力を計算することができる。
【0042】
【数6】
【0043】
したがって、1つのセンサのオフセット信号が逆の極性を有する隣接するセンサのオフセット信号を相殺することに依存するのとは対照的に、このオフセットはデジタルに求められると共に補正されるため、オフセット補正を特定のセンサ環境に合わせて調整することができる。
【0044】
図9〜図11を参照して説明するように、これらの実施形態の原理の正当性を実証した。最初に図9を参照して、基板190は、該基板190の中心に合っていない応力源192による応力の影響を受ける。応力源192における応力を80MPaでシミュレートした。各等圧線194は応力の5MPaの減少を指示し、(図9に見られる)下側の隅における応力は30MPaである。2×2アレイ(図示せず)を配置するためのロケーション196を選択した。2×2アレイをロケーション196内に適合するように方向付けた。2×2アレイ内の4つのセンサを接続して平行な対にし、対内の各センサを、対になったセンサのオフセットを相殺するために、該対内の他方のセンサと反対の極性を有するようにした。
【0045】
そして、反転した極性によってもたらされるオフセット補正を用いて2×2アレイを1000回サンプリングし、結果を図10のヒストグラム200上にプロットした。ヒストグラム200のX軸は、2×2アレイに対する検知された磁場をマイクロテスラ(μT)単位で特定する。Y軸はサンプル数を特定し、各サンプルは2×2アレイ内の4つのセンサの平均であり、これらは関連付けられるレベルで得られた。図10は、約−8184μTを中心とする1.2μTの標準偏差を明らかにしており、サンプルの約60%が約−8175μTと−8192μTとの間にある。
【0046】
そして、16×16アレイをロケーション196内に適合するように方向付けた。16×16アレイ内の256個のセンサを、図4を参照して説明した手順を使用して操作し、1000個の平滑化オフセット値を得た。1000個の平滑化オフセット値のそれぞれは、16×16アレイ内の256個のセンサの平均平滑化オフセット値を表している。
【0047】
16×16アレイの1000個のサンプルの結果をヒストグラム210上にプロットする。ヒストグラム210はヒストグラム200と同じ軸を有する。図11は、4ηTを中心とする96ηTの標準偏差を明らかにしており、60%を超えるサンプルが0.0μTの±0.1μT内にある。
【0048】
したがって、平滑化オフセット値を生成することによって、非線形的な応力の結果として生じるセンサ出力内のオフセットが10000分の1に低減され、分散も同様に大幅に低減される。
【0049】
当然ながら、上記の例では、センサアセンブリ130Xの2つのみの可能な状態の使用について説明した。追加の状態条件を提供する追加のスイッチ構成を組み込むことによってさらなる精度を得ることができる。その上、スイッチ134XXXを使用して個々のセンサ素子132Xの極性を切り替えることによってセンサアレイ106に対する状態条件を変更したが、センサアレイと同じ基板上に位置してもよいし位置しなくてもよい他のデバイスを使用して、圧力センサ及び光センサを含む他のタイプのセンサに対する状態条件を変更してもよい。
【0050】
精度のさらなる向上をさまざまな方法で得ることができる。一例として、平滑化オフセット値を追加の基準又は工場側の較正と組み合わせることができる。オフセットを求めている間に外部ソース又はオンチップのアクチュエータ(たとえば、コイル)のいずれかによって強力なソース(たとえば、強い磁場)を設けることによって、平滑化オフセット値の精度も増強することができる。コイルを組み込む磁気センサの実施形態では、コイルはさらに、利得較正を実施するのに使用することができる。
【0051】
その上、図4のプロセスを変更して、異なる複数の電流におけるセンサの読み値を得ることができる。異なる複数の電流レベルにおいて得られる読み値の解析を使用して、「ゼーベック効果」の結果として生じるオフセットを分離することができる。これは、ゼーベック効果がホールセンサ内のバイアス電流の関数であるオフセット式の三次項であるためである。
【0052】
異なるタイプのセンサ素子を組み込むセンサアレイにおいて平滑化オフセット値をさらに改良することができる。一例として、図12のセンサアレイ230は、4つのセンサアセンブリ2321〜4を含む。センサアセンブリ2321〜4は、それぞれ正電力バス234及び負電力バス236によって給電することができ、センサアセンブリ2321〜4からの読み値を、それぞれ正読出しバス238及び負読出しバス240によって得ることができる。
【0053】
センサアセンブリ2321〜4はセンサ素子2421〜4を含む。センサ素子2421及び2422は共にホール効果センサであり、一方でセンサ素子2423はダイオードセンサ素子であり、センサ素子2424はひずみセンサ素子である。センサアセンブリ2321、2322、及び2324に対する電力スイッチ及び読出しスイッチはセンサアセンブリ130Xに対する電力スイッチ及び読出しスイッチと実質的に同じである。センサアセンブリ2321とセンサアセンブリ2322との間の主要な相違は、センサアセンブリ2322がセンサアレイ230上で角回転していることである。センサアセンブリ2323は、センサ素子2423が2つの端子2443N及び2443Sのみを有する点において他のセンサアセンブリと異なっている。したがって、異なる状態条件を確立するために4つの電力スイッチ2463NM、2463NP、2463SM、及び2463SPのみが組み込まれる。同様に、センサ素子2423からセンサ信号を得るために4つの読出しスイッチ2483NM、2483NP、2483SM、及び2483SPのみが組み込まれる。
【0054】
センサアレイ230を、専用光センサ、専用ホールセンサ、温度センサ、又は専用ひずみセンサとして機能するように制御することができる。代替的には、センサアレイ230をマルチセンサとして機能するように制御してもよい。センサアレイ230をさらに、センサアセンブリ232Xのアレイにわたる異なる複数のタイプの誤差を区別するように制御することができる。たとえば、チップ上の温度勾配によって引き起こされるオフセットと、チップ上の応力勾配によって引き起こされるオフセットとの間で区別することができる。この情報をセンサアレイ230の較正に使用することができるか、又はセンサアレイ230の性能の後の解析のためにデータを記憶することができる。
【0055】
本発明を、図面及び上記の説明において詳細に例示及び説明してきたが、これはその性質において例示であるとみなされるべきであり、限定とみなされるべきではない。好ましい実施形態のみを示していること、並びに、本発明の精神に入るすべての変化形態、変更形態、及びさらなる応用形態が保護されるように所望されることは理解されたい。
【技術分野】
【0001】
本発明は、相補型金属酸化膜半導体センサに関する。
【背景技術】
【0002】
相補型金属酸化膜半導体(CMOS)製造工程は、最も広く使用されている半導体製造工程であり、それらのロバスト性が優れていること、及び大量の製品の製造におけるコストが低いことが認められている。従来のCMOS工程は、デジタル回路、たとえばマイクロプロセッサ、並びに周辺回路、たとえば混合信号回路及び無線周波数回路の製造に対して行われている。しかしながら、CMOSセンサの使用が最近になって急激に普及してきている。CMOSセンサは数ある中でも、画像センサ、温度センサ、及び磁場センサを含む。さらに、圧力センサ又は加速度計のような多くの半導体センサが、微小電気機械システム(MEMS)と一体化されているCMOSハイブリッド又はCMOSシステムのいずれかである。半導体センサによって、自動車及び家庭用電化製品の市場における多くの新たな製品及び用途が可能となる。
【0003】
センサの製造にCMOS工程を使用することにおける1つの主要な課題は、これらのセンサを用いて達成される絶対精度が制限されること、及びそれらのデバイスがパッケージング工程及び製造工程に対して脆弱であることである。たとえば、ホールセンサにおけるオフセットは、ピエゾ抵抗効果の影響を受ける。ピエゾ抵抗効果は、低コストパッケージング技術、たとえば、非特許文献1及び非特許文献2において報告されているようなプラスチックパッケージにおいて制御されないチップに対する機械適応力の結果として生じる。同様の効果が多くの他のセンサの性能を制限する。
【0004】
さまざまな誤差原因を緩和する試みにおいてレイアウト技法が使用されている。緩和技法は、隣接するデバイスが、他のデバイスによって導入される少なくともいくらかの誤差を相殺するという理論を用いて複数のデバイスを単一基板上で製造すること、及び/又はダミーデバイスを使用することを含む。たとえば、非特許文献3及び非特許文献4を参照されたい。
【0005】
上記に記載されている緩和方法の有効性は、チップに対する機械的応力又はプロセスの勾配が不変であることによって制限される。具体的には、基板が単一の次元において均一な勾配を示す限りでは、隣接するデバイスは同じ誤差又はオフセットを示すことになる。したがって、デバイスの向きを交互に逆にすることによって、1つのデバイスにおいて実現されるオフセットが隣接するデバイスにおける逆のオフセットによって排除される。
【0006】
しかしながら、現実には、オフセット源は単一の次元において均一の勾配では存在しない。そうではなく、勾配は単一の次元内だけでなく、2つの次元、すなわち、基板の長さ及び基板の幅の双方において変化する。したがって、隣接するデバイスは異なる誤差を示し、1つのデバイスの誤差は周囲のデバイスのうちの任意の1つによっては完全には相殺されない。したがって、センサパッケージは一般的にコストがかかり、そのオフセット許容範囲に依存する用途における使用に制限される。
【0007】
いくつかのセンサが示す非線形的な応力が、他の技法によって緩和され得る。たとえば、ホールセンサの具体的な事例において残りのオフセット誤差を相殺するのにスピニングカレント技法が一般的に使用される。たとえば、非特許文献3を参照されたい。しかしながら、これらの他の技法において達成可能な精度の向上は、ジュール加熱効果、ゼーベック効果、ペルチェ効果のような二次効果によって制限される。これらの付加的な技法はさらに、フロントエンドの電子機器に対する必要なコストを増大する。
【先行技術文献】
【非特許文献】
【0008】
【非特許文献1】Z. Randjelovic著「Low-power High Sensitivity Integrated Hall magnetic Sensor Microsystems」(PhD Thesis, EPFL, 2000)
【非特許文献2】S. Bellekom著「Origins of Offset in Conventional and Spinning-current Hall Plates」(PhD Thesis, Delft University, 1998)
【非特許文献3】Z. Randjelovic、A. Hasting著「The Art of Analog Layout」(Prontice Hall, 2005)
【非特許文献4】J. Frounchi他著「Integrated Hall sensor array microsystem」(ISSCC, P.248-249, Feb 2001)
【非特許文献5】Bellekom、Frounchi、及びJ. van der Meer他著「A Fully Integrated CMOS Hall Sensor with 3.65 μT 3σ Offset for Compass Applications」(ISSCC, P.246-247, Feb 2005)
【発明の概要】
【発明が解決しようとする課題】
【0009】
コストを大幅に増加させることなく精度を向上したCMOSセンサが必要とされている。
【課題を解決するための手段】
【0010】
一実施の形態によれば、CMOSセンサシステムにおいて向上した精度を提供する方法及びシステムは、相補型金属酸化膜半導体基板上の第1の端子及び第2の端子を有する複数のセンサ素子と、第1の端子を電源に選択的に接続すると共に、該第1の端子を読出し回路に選択的に接続するように構成される第1の複数のスイッチと、第2の端子を電源に選択的に接続すると共に、該第2の端子を読出し回路に選択的に接続するように構成される第2の複数のスイッチとを備える。
【0011】
別の実施の形態によれば、相補型金属酸化膜半導体基板(CMOS)センサシステムにおいて向上した精度を提供する方法は、(a)CMOS基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第1のセンサ素子の第1の端子を入力に接続すると共に、該複数のセンサ素子のうちの第1のセンサ素子の第2の端子を出力に接続することによって第1の状態条件を確立すること、(b)第1の状態条件に対する第1のセンサ素子信号を生成すること、(c)第1のセンサ素子信号に関連付けられる第1のデータを記憶すること、(d)複数のセンサ素子のうちの第1のセンサ素子の第1の端子を出力に接続すると共に、該複数のセンサ素子のうちの第1のセンサ素子の第2の端子を入力に接続することによって第2の状態条件を確立すること、(e)第2の状態条件に対する第2のセンサ素子信号を生成すること、(f)第2のセンサ素子信号に関連付けられる第2のデータを記憶すること、(g)センサアセンブリのアレイ内の複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して(a)〜(f)を実施すること、(h)記憶されている第1のデータ及び記憶されている第2のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、複数のセンサ素子のうちの1つに関連付けられる、計算すること、及び(i)計算された複数のオフセットを使用してセンサシステム出力を生成することを含む。
【0012】
さらに別の実施の形態では、相補型金属酸化膜半導体(CMOS)センサシステムは、電力バス及び読出しバスを有する基板と、該基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、第1の端子及び第2の端子を有する第1のセンサ素子、第1のスイッチ、並びに第2のスイッチを含む、センサアレイと、基板上のメモリであって、(i)第1の端子を入力に接続すると共に第2の端子を出力に接続することによって、第1のセンサ素子のそれぞれを用いて第1のセンサアセンブリ信号を生成し、(ii)第1のセンサアセンブリ信号のそれぞれに対して、それぞれの第1のセンサアセンブリ信号に関連付けられる第1のデータを記憶し、(iii)第1の端子を出力に接続すると共に第2の端子を入力に接続することによって、第1のセンサ素子のそれぞれを用いて第2のセンサアセンブリ信号を生成し、(iv)第2のセンサアセンブリ信号のそれぞれに対して、それぞれの第2のセンサアセンブリ信号に関連付けられる第2のデータを記憶すると共に、(v)関連付けられる第1のデータ及び関連付けられる第2のデータを使用して複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、該コマンド命令を実行するプロセッサとを備える。
【図面の簡単な説明】
【0013】
【図1】本発明の原理による、プロセッサと、メモリと、センサアレイと、読出し回路とを含む基板の概略図である。
【図2】4つのセンサアセンブリを含み、各センサアセンブリが、該センサアセンブリ内のセンサ素子に対する異なる状態条件を確立するのに使用することができる4組のスイッチを含む、図1のセンサアレイ及び読出し回路の概略図である。
【図3】図2のセンサアセンブリのうちの1つを示す図である。
【図4】図1のプロセッサによって制御することができる、センサアレイ内のセンサアセンブリのそれぞれに対するオフセット値を得るプロセスを示す図である。
【図5】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図6】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図7】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図8】図4のプロセスによる、1つの状態において構成される1つのセンサを示す、図2のセンサアレイの概略図である。
【図9】基板上のセンサアレイの、2つの次元において変化する応力勾配を示すロケーションを示す図である。
【図10】従来のオフセット相殺技法を組み込む2×2センサアレイの出力のヒストグラムを示す図である。
【図11】本発明の原理を組み込む16×16センサアレイの出力のヒストグラムを示す図である。
【図12】センサアセンブリ内の3つの異なるセンサ素子に対して異なる状態条件を確立するのに使用することができる8つのスイッチを含む代替的なセンサアセンブリの概略図である。
【発明を実施するための形態】
【0014】
本発明の原理の理解を促すために、以下、図面に示されていると共に下記の明細書に記載されている実施形態を参照する。したがって本発明の範囲に対する限定は一切意図されていないことは理解されたい。さらに、本発明は、例示の実施形態に対する任意の代替形態及び変更形態を含み、当業者にとっては一般的に想起される本発明の原理のさらなる応用形態を含むことは理解されたい。
【0015】
図1は、プロセッサ又はデジタル信号処理ブロック102と、コントローラ104と、センサアレイ106と、読出し回路108と、メモリ110とを備えるCMOSセンサ100を示す。この実施形態におけるプロセッサ102、コントローラ104、センサアレイ106、読出し回路108、及びメモリ110はすべて、基板112上に配置される。代替的な実施形態では、これらの構成要素のさまざまな組み合わせがセンサアレイ106から遠隔して配置される。正電力端子114及び負電力端子116も、電力、通信、制御、及び他の接続に使用することができる他の端子118、120、122、124、126、及び128と共に基板112上に設けられる。より多いか又はより少ないピンを設けてもよい。
【0016】
図2を参照すると、センサアレイ106は、4つのセンサアセンブリ1301〜4を含む。図1の実施形態では4つのセンサアセンブリ130Xのみを示すが、所望に応じてより多くのセンサアセンブリ130Xを基板上に含んでもよい。図2におけるセンサアセンブリ1301〜4のそれぞれは同一であり、図3においてより明確に示されているセンサアセンブリ1301を参照して説明する。
【0017】
センサアセンブリ1301は、センサ素子1321と、8つの電力スイッチ1341NM、1341NP、1341SM、1341SP、1341EM、1341EP、1341WM、及び1341WPと、8つの読出しスイッチ1361NM、1361NP、1361SM、1361SP、1361EM、1361EP、1361WM、及び1361WPとを含む。スイッチ1341XMのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を4つのセンサ素子端子1401N、1401E、1401S、又は1401Wのいずれかを通じて負バイアスバス1381に動作可能に接続することができ、スイッチ1341XPのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を4つのセンサ素子端子1401N、1401E、1401S、又は1401Wのいずれかを通じて正バイアスバス1421に動作可能に接続することができる。負バイアスバス1381は負バイアス端子116に動作可能に接続され、正バイアスバス1421は正バイアス端子114に動作可能に接続される。
【0018】
さらに、スイッチ1361XMのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を4つのセンサ素子端子1401N、1401E、1401S、又は1401Wのいずれかを通じて負読出しバス1441に動作可能に接続することができ、スイッチ1361XPのそれぞれをコントローラ104によって個別に制御して、センサ素子1321を正読出しバス1461に動作可能に接続することができる。図2に示すように、負読出しバス1441は読出し回路108の負入力150に動作可能に接続され、正読出しバス1461は読出し回路108の正入力152に動作可能に接続される。
【0019】
具体的には、プロセッサ102は、メモリ110内に記憶されているコマンド命令を実行して、コントローラ104に、センサアセンブリ1301〜4のそれぞれの中のセンサ素子端子140XXを正電源バス142Xを通じて正電力端子114に、また別のセンサ素子端子140XXを負電源バス138Xを通じて負電力端子116に順次接続するように命令する。これに関連して、プロセッサ102は、メモリ110内に記憶されているコマンド命令を実行して、コントローラ104に、センサアセンブリ1301〜4のそれぞれの中のセンサ素子端子140XXのうちの別のセンサ素子端子を正読出しバス146Xを通じて読出し回路108の正入力152に、また別のセンサ素子端子140XXを負読出しバス144Xを通じて読出し回路108の負入力150に順次接続するように命令する。
【0020】
センサ素子端子140XXを負電源バス138X、正電源バス142X、負読出しバス144X、及び正読出しバス146Xに接続するのに使用される電力スイッチ1341NM、1341NP、1341SM、1341SP、1341EM、1341EP、1341WM、及び1341WP並びに読出しスイッチ1361NM、1361NP、1361SM、1361SP、1361EM、1361EP、1361WM、及び1361WPの特定の組合せを制御することによって、下記に十分に説明するように、それぞれのセンサ素子122Xの状態を変更及び検知することができる。状態は、単純に異なる極性、又は電流の異なる向きである場合がある。代替的に、異なる状態は他のオンチップの(又はオフチップの)ソースを制御することによってもたらしてもよい。一例として、コイル又は抵抗を使用して特定の磁場又は熱を生成してもよい。
【0021】
センサアレイ106の出力は読出し回路に提供される。該読出し回路は、バイアス構成要素と、プログラム可能増幅器と、アナログ/デジタル変換器とを含むことができる。次いで、読出し回路108の出力はプロセッサ102に提供される。プロセッサに提供される出力は、各デバイスに対するオフセットを推定すると共に、センサアレイ106の出力の適応的較正を実施するのに使用される。
【0022】
図4のオフセット推定プロセス160は、162において、センサアセンブリ130Xの選択によって開始する。この例に関して、最初に選択されるセンサアセンブリ130Xはセンサアセンブリ1301である。ブロック164において、状態条件を確立する。この実施形態では、センサ素子132Xはホール効果センサである。したがって、電力スイッチ1341NPを制御して端子1401Nに接続し、電力スイッチ1341SMを制御して端子1401Sに接続することによって、第1の状態条件を確立することができる。さらに、読出しスイッチ136IEPを制御して端子140IEに接続し、読出しスイッチ136IWMを制御して端子140IWに接続する。この構成を図5に示す。
【0023】
ブロック166において、プロセッサ102は読出し回路108を制御してセンサアセンブリ1301の出力を得る。次いでブロック168において、読出し回路108によって得られる出力に対応するデータをメモリ110内に記憶する。
【0024】
ブロック170において、電力スイッチ1341NPを制御して端子1401Nから接続解除し、電力スイッチ1341SMを制御して端子1401Sから接続解除する。一実施形態では、第2の状態条件を確立する前に各センサアセンブリ130Xが選択され、第1の状態条件が確立される。しかしながら、図4の実施形態では、電力スイッチ1341EPを制御して端子1401Eに接続し、電力スイッチ1341WMを制御して端子1401Wに接続することによって、センサアセンブリ1301に対する第2の状態条件を確立する。さらに、読出しスイッチ1361SPを制御して端子1401Sに接続し、読出しスイッチ1341NMを制御して端子1401Nに接続する。センサアセンブリ1301に対するこの構成を図6に示す。したがって、センサアセンブリ1301の状態は図5に関連付けられる状態から変更されている。
【0025】
ブロック174において、プロセッサ102は読出し回路108を制御してセンサアセンブリ1301の出力を得る。次いでブロック176において、読出し回路108によって得られる出力に対応するデータをメモリ110内に記憶する。
【0026】
ブロック178において、異なる状態におけるセンサアセンブリ1301からの2つの値を用いてセンサアセンブリ1301のオフセットを求めることができる。オフセットは以下の式を使用して計算することができる。
【0027】
【数1】
【0028】
ただし、
「i」はセンサが含まれるアレイの列であり、
「j」はセンサが含まれるアレイの行であり、
「1」は第1の状態を識別し、
「2」は第2の状態を識別する。
【0029】
ブロック180において、ブロック178において求められるオフセットの値をメモリ110内に記憶する。次いでブロック182において、次のセンサアセンブリを選択し、ブロック164において、選択されたセンサアセンブリに対する第1の状態条件を確立する。一例として、図7は、スイッチ1342NPを制御して端子1402Nに接続し、スイッチ1342SMを制御して端子1402Sに接続することによって、センサアセンブリ1302に対して確立される状態条件を示す。さらに、読出しスイッチ1362EPを制御して端子1402Eに接続し、読出しスイッチ1362WMを制御して端子1402Wに接続する。電力スイッチ1342EPが端子1402Eに接続されており、電力スイッチ1342WMが端子1402Wに接続されている、センサアセンブリ1302に対する第2の状態を図8に示す。さらに、読出しスイッチ1362SPを制御して端子1402Sに接続し、読出しスイッチ1362NMを制御して端子1402Nに接続する。
【0030】
オフセット計算プロセス160はすべてのセンサアセンブリ130Xに関してデータが利用可能になるまで継続する。その結果、オフセット計算プロセス160は第1のセンサアセンブリ130Xに関して継続し、且つセンサアセンブリ130Xのそれぞれに対して更新されたオフセット値を提供するように継続する。センサアセンブリ130Xのそれぞれに対してオフセット値を更新し続けることによって、向上した精度が提供される。しかしながら、このオフセット値は、重大なノイズ成分を含む場合がある。したがって、第1の状態及び第2の状態において得られるオフセット値を以下の式によって記述する。
【0031】
【数2】
【0032】
ただし、
vhはホール電圧に対応し、
voffsetはオフセット電圧に対応する。
【0033】
したがって、ブロック178において説明されるようなo1i,j−o2i,jを実施する結果として、オフセットのノイズ成分が非常に多くなる。ノイズ、及びセンサ100の出力の精度に対する他の誤差の影響を、センサアレイ106に対するオフセットデータのロバストな多項式2D最小二乗適合(polynomial 2-D least-square fit)を適用することによって緩和する。プロセッサ102によって実行するための、多項式2D最小二乗適合のためのコマンド命令をメモリ110内に記憶することができる。多項式2D最小二乗適合のためのコマンド命令を実行することによって、センサ素子ごとに、平滑化オフセット値(
【0034】
【数3】
【0035】
)が提供される。平滑化オフセット値は、オフセット値と比較して、1/f成分を含むノイズによって引き起こされる不正確性が低減されていることを示す。
一実施形態では、平滑化オフセット値を使用して、非常に高いオフセットを示すセンサアセンブリ130Xを特定する。異常に高い値を無視すること、又は特定のセンサアセンブリ130Xに対して正規化値に置き換えることのいずれかによって、最小二乗適合を改善して、補正された平滑化オフセット値を生成することができる。相関検出器を使用して、機械的応力の一様性を計算することによってパッケージング特性を評価することができる。したがって、補正された平滑化オフセット値によって、隣接するセンサの計算された平滑化オフセット値に対する単一のセンサアセンブリの、応力に関連しない不正確性の影響が低減される。付加的に又は代替的に、異常に高いオフセットを示すセンサアセンブリ130Xからの出力をセンサアレイ出力から排除することができる。
【0036】
プロセッサ102によって、端子118、120、122、124、126、又は128のうちの選択される1つに対する出力信号の生成において、補正されているか又は補正されていない平滑化オフセット値を適用する。具体的には、一般的に、センサアセンブリ130Xのそれぞれに対して、少なくとも2つの出力値がメモリ110内に記憶されることになる。1つの値は図4のブロック168及び176において記憶される状態条件のそれぞれに対する値である。所定の間隔を置いて、プロセッサ102は、センサアセンブリ130Xのそれぞれに対する2つの最近に記憶された出力を得る。次いで、それぞれのセンサアセンブリ130Xに関連付けられる平滑化オフセット値を、最近のセンサアセンブリ130Xの出力に適用して、それぞれのセンサアセンブリ130Xに対する補正されたセンサアセンブリ出力を生成する。
【0037】
次いで、センサアセンブリ130Xのそれぞれに対する補正されたセンサアセンブリ出力を共に加算し、センサアセンブリ130Xの数で除算して、センサ100に対するオフセット相殺出力を生成する。この実施形態では、オフセット相殺出力は以下の式を使用して計算される。
【0038】
【数4】
【0039】
別の実施形態では、最近の状態条件に対して各センサアセンブリ130Xに対する最近に記憶された出力のみを使用することによって上記の手順を変更する。この実施形態では、
【0040】
【数5】
【0041】
に対する値を、センサ素子のそれぞれを通じての単一の測定値の使用を反映するように変更する。
いくつかのセンサは、変化する利得因子、たとえば異なる温度を生成する環境の影響を受けやすい。このような不安定な温度環境では、オフセット相殺出力を、センサアセンブリ出力の加重平均を使用して生成することができる。下記に記載する式を使用して加重平均オフセット相殺出力を計算することができる。
【0042】
【数6】
【0043】
したがって、1つのセンサのオフセット信号が逆の極性を有する隣接するセンサのオフセット信号を相殺することに依存するのとは対照的に、このオフセットはデジタルに求められると共に補正されるため、オフセット補正を特定のセンサ環境に合わせて調整することができる。
【0044】
図9〜図11を参照して説明するように、これらの実施形態の原理の正当性を実証した。最初に図9を参照して、基板190は、該基板190の中心に合っていない応力源192による応力の影響を受ける。応力源192における応力を80MPaでシミュレートした。各等圧線194は応力の5MPaの減少を指示し、(図9に見られる)下側の隅における応力は30MPaである。2×2アレイ(図示せず)を配置するためのロケーション196を選択した。2×2アレイをロケーション196内に適合するように方向付けた。2×2アレイ内の4つのセンサを接続して平行な対にし、対内の各センサを、対になったセンサのオフセットを相殺するために、該対内の他方のセンサと反対の極性を有するようにした。
【0045】
そして、反転した極性によってもたらされるオフセット補正を用いて2×2アレイを1000回サンプリングし、結果を図10のヒストグラム200上にプロットした。ヒストグラム200のX軸は、2×2アレイに対する検知された磁場をマイクロテスラ(μT)単位で特定する。Y軸はサンプル数を特定し、各サンプルは2×2アレイ内の4つのセンサの平均であり、これらは関連付けられるレベルで得られた。図10は、約−8184μTを中心とする1.2μTの標準偏差を明らかにしており、サンプルの約60%が約−8175μTと−8192μTとの間にある。
【0046】
そして、16×16アレイをロケーション196内に適合するように方向付けた。16×16アレイ内の256個のセンサを、図4を参照して説明した手順を使用して操作し、1000個の平滑化オフセット値を得た。1000個の平滑化オフセット値のそれぞれは、16×16アレイ内の256個のセンサの平均平滑化オフセット値を表している。
【0047】
16×16アレイの1000個のサンプルの結果をヒストグラム210上にプロットする。ヒストグラム210はヒストグラム200と同じ軸を有する。図11は、4ηTを中心とする96ηTの標準偏差を明らかにしており、60%を超えるサンプルが0.0μTの±0.1μT内にある。
【0048】
したがって、平滑化オフセット値を生成することによって、非線形的な応力の結果として生じるセンサ出力内のオフセットが10000分の1に低減され、分散も同様に大幅に低減される。
【0049】
当然ながら、上記の例では、センサアセンブリ130Xの2つのみの可能な状態の使用について説明した。追加の状態条件を提供する追加のスイッチ構成を組み込むことによってさらなる精度を得ることができる。その上、スイッチ134XXXを使用して個々のセンサ素子132Xの極性を切り替えることによってセンサアレイ106に対する状態条件を変更したが、センサアレイと同じ基板上に位置してもよいし位置しなくてもよい他のデバイスを使用して、圧力センサ及び光センサを含む他のタイプのセンサに対する状態条件を変更してもよい。
【0050】
精度のさらなる向上をさまざまな方法で得ることができる。一例として、平滑化オフセット値を追加の基準又は工場側の較正と組み合わせることができる。オフセットを求めている間に外部ソース又はオンチップのアクチュエータ(たとえば、コイル)のいずれかによって強力なソース(たとえば、強い磁場)を設けることによって、平滑化オフセット値の精度も増強することができる。コイルを組み込む磁気センサの実施形態では、コイルはさらに、利得較正を実施するのに使用することができる。
【0051】
その上、図4のプロセスを変更して、異なる複数の電流におけるセンサの読み値を得ることができる。異なる複数の電流レベルにおいて得られる読み値の解析を使用して、「ゼーベック効果」の結果として生じるオフセットを分離することができる。これは、ゼーベック効果がホールセンサ内のバイアス電流の関数であるオフセット式の三次項であるためである。
【0052】
異なるタイプのセンサ素子を組み込むセンサアレイにおいて平滑化オフセット値をさらに改良することができる。一例として、図12のセンサアレイ230は、4つのセンサアセンブリ2321〜4を含む。センサアセンブリ2321〜4は、それぞれ正電力バス234及び負電力バス236によって給電することができ、センサアセンブリ2321〜4からの読み値を、それぞれ正読出しバス238及び負読出しバス240によって得ることができる。
【0053】
センサアセンブリ2321〜4はセンサ素子2421〜4を含む。センサ素子2421及び2422は共にホール効果センサであり、一方でセンサ素子2423はダイオードセンサ素子であり、センサ素子2424はひずみセンサ素子である。センサアセンブリ2321、2322、及び2324に対する電力スイッチ及び読出しスイッチはセンサアセンブリ130Xに対する電力スイッチ及び読出しスイッチと実質的に同じである。センサアセンブリ2321とセンサアセンブリ2322との間の主要な相違は、センサアセンブリ2322がセンサアレイ230上で角回転していることである。センサアセンブリ2323は、センサ素子2423が2つの端子2443N及び2443Sのみを有する点において他のセンサアセンブリと異なっている。したがって、異なる状態条件を確立するために4つの電力スイッチ2463NM、2463NP、2463SM、及び2463SPのみが組み込まれる。同様に、センサ素子2423からセンサ信号を得るために4つの読出しスイッチ2483NM、2483NP、2483SM、及び2483SPのみが組み込まれる。
【0054】
センサアレイ230を、専用光センサ、専用ホールセンサ、温度センサ、又は専用ひずみセンサとして機能するように制御することができる。代替的には、センサアレイ230をマルチセンサとして機能するように制御してもよい。センサアレイ230をさらに、センサアセンブリ232Xのアレイにわたる異なる複数のタイプの誤差を区別するように制御することができる。たとえば、チップ上の温度勾配によって引き起こされるオフセットと、チップ上の応力勾配によって引き起こされるオフセットとの間で区別することができる。この情報をセンサアレイ230の較正に使用することができるか、又はセンサアレイ230の性能の後の解析のためにデータを記憶することができる。
【0055】
本発明を、図面及び上記の説明において詳細に例示及び説明してきたが、これはその性質において例示であるとみなされるべきであり、限定とみなされるべきではない。好ましい実施形態のみを示していること、並びに、本発明の精神に入るすべての変化形態、変更形態、及びさらなる応用形態が保護されるように所望されることは理解されたい。
【特許請求の範囲】
【請求項1】
センサシステムであって、
相補型金属酸化膜半導体基板上の第1の端子及び第2の端子を有する複数のセンサ素子と、
前記第1の端子を電源に選択的に接続すると共に、該第1の端子を読出し回路に選択的に接続するように構成される第1の複数のスイッチと、
前記第2の端子を前記電源に選択的に接続すると共に、該第2の端子を前記読出し回路に選択的に接続するように構成される第2の複数のスイッチと、
を備える、センサシステム。
【請求項2】
(i)前記複数のセンサ素子のそれぞれに関して、前記第1の端子を前記電源に接続すると共に、前記第2の端子を前記読出し回路に接続することによって、前記複数のセンサ素子のそれぞれに対する第1の状態条件を個別に確立し、(ii)前記複数のセンサ素子のそれぞれを用いて、第1の状態条件信号を生成し、(iii)前記複数のセンサ素子のそれぞれに関して、前記生成された第1の状態条件信号に関連付けられる第1のデータを記憶し、(iv)前記複数のセンサ素子のそれぞれに関して、前記第1の端子を前記読出し回路に接続すると共に、前記第2の端子を前記電源に接続することによって、前記複数のセンサ素子のそれぞれに対する第2の状態条件を個別に確立し、(v)前記複数のセンサ素子のそれぞれを用いて、第2の状態条件信号を生成し、(vi)前記複数のセンサ素子のそれぞれに関して、前記生成された第2の状態条件信号に関連付けられる第2のデータを記憶すると共に、(vii)前記複数のセンサ素子のそれぞれに関して、前記記憶されている第1のデータ及び前記記憶されている第2のデータを使用してオフセットを計算するためのコマンド命令を含むメモリと、
前記コマンド命令を実行するプロセッサと、
をさらに備える、請求項1に記載のセンサシステム。
【請求項3】
前記メモリは、
すべての前記複数のセンサ素子の前記オフセットに対して多項式二次元最小二乗適合を特定し、
前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定し、
前記複数のセンサ素子のそれぞれに対する前記第1のデータ、及び該複数のセンサ素子のそれぞれに対する適用される前記平滑化オフセットに基づいてセンサシステム信号を求めると共に、
前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項2に記載のセンサシステム。
【請求項4】
前記メモリは、
前記複数のセンサ素子のそれぞれの前記オフセットを、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットと比較し、
前記比較に基づいて、前記複数のセンサ素子のそれぞれに対する前記オフセットが、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットの所定の範囲内にあるか否かを判断すると共に、
前記複数のセンサ素子のそれぞれに対するそれぞれの前記平滑化オフセットの前記所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれから第1のデータを排除するためのコマンド命令をさらに含む、請求項3に記載のセンサシステム。
【請求項5】
前記複数のセンサ素子は複数のホールセンサ素子を含む、請求項1に記載のセンサシステム。
【請求項6】
前記複数のセンサ素子は、ダイオードセンサ素子及びひずみセンサ素子の一方又は双方をさらに含む、請求項1に記載のセンサシステム。
【請求項7】
第3のセンサ素子端子を前記電源に選択的に接続すると共に、該第3のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第3の複数のスイッチと、
第4のセンサ素子端子を前記電源に選択的に接続すると共に、該第4のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第4の複数のスイッチと、
をさらに備える、請求項1に記載のセンサシステム。
【請求項8】
相補型金属酸化膜半導体基板(CMOS)センサシステムにおいて向上した精度を提供する方法であって、
(a)前記CMOS基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第1のセンサ素子の第1の端子を入力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の第2の端子を出力に接続することによって第1の状態条件を確立すること、
(b)前記第1の状態条件に対する第1のセンサ素子信号を生成すること、
(c)前記第1のセンサ素子信号に関連付けられる第1のデータを記憶すること、
(d)前記複数のセンサ素子のうちの前記第1のセンサ素子の前記第1の端子を前記出力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の前記第2の端子を前記入力に接続することによって第2の状態条件を確立すること、
(e)前記第2の状態条件に対する第2のセンサ素子信号を生成すること、
(f)前記第2のセンサ素子信号に関連付けられる第2のデータを記憶すること、
(g)前記センサアセンブリのアレイ内の前記複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して(a)〜(f)を実施すること、
(h)前記記憶されている第1のデータ及び前記記憶されている第2のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、前記複数のセンサ素子のうちの1つに関連付けられる、計算すること、並びに
(i)前記計算された複数のオフセットを使用してセンサシステム出力を生成することを含む、方法。
【請求項9】
前記方法は、
(j)前記複数のオフセットに対して多項式二次元最小二乗適合を特定すること、及び
(k)前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定すること、
をさらに含み、(i)は、
前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットを使用してセンサシステム出力を生成することを含む、請求項8に記載の方法。
【請求項10】
前記方法は、
(l)前記複数のセンサ素子のそれぞれに関して、前記複数のオフセットのうちの前記関連付けられるオフセットを、関連付けられる前記平滑化オフセットと比較すること、及び
(m)前記関連付けられる平滑化オフセットの所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれを特定すること、
をさらに含み、(i)は、
(m)において特定された前記複数のセンサ素子のそれぞれからの前記第1のデータを含まないセンサシステム出力を生成することを含む、請求項9に記載の方法。
【請求項11】
(i)は、前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットの加重平均を使用してセンサシステム出力を生成することを含む、請求項9に記載の方法。
【請求項12】
(i)は、前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットを減算することによってセンサシステム出力を生成することを含む、請求項9に記載の方法。
【請求項13】
前記方法は、
(l)前記複数のセンサ素子のうちの前記第1のセンサ素子の第3の端子を前記入力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の第4の端子を前記出力に接続することによって第3の状態条件を確立すること、
(m)前記第3の状態条件に対する第3のセンサ素子信号を生成すること、
(n)前記第3のセンサ素子信号に関連付けられる第3のデータを記憶すること、
(o)前記複数のセンサ素子のうちの前記第1のセンサ素子の前記第3の端子を前記出力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の前記第4の端子を前記入力に接続することによって第4の状態条件を確立すること、
(p)前記第4の状態条件に対する第4のセンサ素子信号を生成すること、
(q)前記第4のセンサ素子信号に関連付けられる第4のデータを記憶すること、
(r)前記センサアセンブリのアレイ内の前記複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して(l)〜(q)を実施すること、
をさらに含み、(h)は、
前記記憶されている第3のデータ及び前記記憶されている第4のデータを使用して、前記複数のセンサ素子のうちの1つに関連付けられる複数のオフセットを計算することをさらに含む、請求項9に記載の方法。
【請求項14】
前記複数のセンサ素子は、
少なくとも1つのホールセンサ素子、
少なくとも1つのダイオードセンサ素子、及び
少なくとも1つのひずみセンサ素子、
から成る群から選択される少なくとも2つのセンサ素子を含む、請求項8に記載の方法。
【請求項15】
(j)前記複数のセンサ素子のうちの前記第1のセンサ素子に印加されるバイアスを変化させることによって、前記第1の状態条件を変更すること、
(k)前記第1の変更された状態条件に対する第1の変更されたセンサ素子信号を生成すること、
(l)前記第1の変更されたセンサ素子信号に関連付けられる第1の変更されたデータを記憶すること、並びに
(m)前記第1のデータ及び前記第1の変更されたデータに基づいてオフセット成分を求めること、
をさらに含む、請求項8に記載の方法。
【請求項16】
(a)は、前記複数のセンサ素子のうちの前記第1のセンサ素子に近接して強力なソースを設けることを含む、請求項8に記載の方法。
【請求項17】
相補型金属酸化膜半導体(CMOS)センサシステムであって、
電力バス及び読出しバスを有する基板と、
前記基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、
第1の端子及び第2の端子を有する第1のセンサ素子、
第1のスイッチ、並びに
第2のスイッチを含む、センサアレイと、
前記基板上のメモリであって、(i)前記第1の端子を前記電力バスに接続すると共に前記第2の端子を前記読出しバスに接続することによって、前記第1のセンサ素子のそれぞれを用いて第1のセンサアセンブリ信号を生成し、(ii)前記第1のセンサアセンブリ信号のそれぞれに対して、それぞれの該第1のセンサアセンブリ信号に関連付けられる第1のデータを記憶し、(iii)前記第1の端子を前記読出しバスに接続すると共に前記第2の端子を前記電力バスに接続することによって、前記第1のセンサ素子のそれぞれを用いて第2のセンサアセンブリ信号を生成し、(iv)前記第2のセンサアセンブリ信号のそれぞれに対して、それぞれの前記第2のセンサアセンブリ信号に関連付けられる第2のデータを記憶すると共に、(v)関連付けられる前記第1のデータ及び関連付けられる前記第2のデータを使用して前記複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、
前記コマンド命令を実行するプロセッサと、
を備える、相補型金属酸化膜半導体(CMOS)センサシステム。
【請求項18】
前記メモリは、
すべての前記複数のセンサアセンブリの前記オフセットに対して多項式二次元最小二乗適合を特定し、
前記多項式二次元最小二乗適合に基づいて前記複数のセンサアセンブリのそれぞれに対する平滑化オフセットを規定し、
前記複数のセンサアセンブリのそれぞれに対する前記記憶されている第1のデータ、及び前記規定された平滑化オフセットに基づいてセンサシステム信号を求めると共に、
前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項17に記載のセンサシステム。
【請求項19】
前記第1のセンサ素子は、
ホールセンサ素子、
ダイオードセンサ素子、又は
ひずみセンサ素子、
を含む、請求項17に記載のセンサシステム。
【請求項20】
前記複数のセンサアセンブリのそれぞれは、
ホールセンサ素子、
ダイオードセンサ素子、及び
ひずみセンサ素子、
から成る群から選択される第2のセンサ素子をさらに含む、請求項19に記載のセンサシステム。
【請求項1】
センサシステムであって、
相補型金属酸化膜半導体基板上の第1の端子及び第2の端子を有する複数のセンサ素子と、
前記第1の端子を電源に選択的に接続すると共に、該第1の端子を読出し回路に選択的に接続するように構成される第1の複数のスイッチと、
前記第2の端子を前記電源に選択的に接続すると共に、該第2の端子を前記読出し回路に選択的に接続するように構成される第2の複数のスイッチと、
を備える、センサシステム。
【請求項2】
(i)前記複数のセンサ素子のそれぞれに関して、前記第1の端子を前記電源に接続すると共に、前記第2の端子を前記読出し回路に接続することによって、前記複数のセンサ素子のそれぞれに対する第1の状態条件を個別に確立し、(ii)前記複数のセンサ素子のそれぞれを用いて、第1の状態条件信号を生成し、(iii)前記複数のセンサ素子のそれぞれに関して、前記生成された第1の状態条件信号に関連付けられる第1のデータを記憶し、(iv)前記複数のセンサ素子のそれぞれに関して、前記第1の端子を前記読出し回路に接続すると共に、前記第2の端子を前記電源に接続することによって、前記複数のセンサ素子のそれぞれに対する第2の状態条件を個別に確立し、(v)前記複数のセンサ素子のそれぞれを用いて、第2の状態条件信号を生成し、(vi)前記複数のセンサ素子のそれぞれに関して、前記生成された第2の状態条件信号に関連付けられる第2のデータを記憶すると共に、(vii)前記複数のセンサ素子のそれぞれに関して、前記記憶されている第1のデータ及び前記記憶されている第2のデータを使用してオフセットを計算するためのコマンド命令を含むメモリと、
前記コマンド命令を実行するプロセッサと、
をさらに備える、請求項1に記載のセンサシステム。
【請求項3】
前記メモリは、
すべての前記複数のセンサ素子の前記オフセットに対して多項式二次元最小二乗適合を特定し、
前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定し、
前記複数のセンサ素子のそれぞれに対する前記第1のデータ、及び該複数のセンサ素子のそれぞれに対する適用される前記平滑化オフセットに基づいてセンサシステム信号を求めると共に、
前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項2に記載のセンサシステム。
【請求項4】
前記メモリは、
前記複数のセンサ素子のそれぞれの前記オフセットを、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットと比較し、
前記比較に基づいて、前記複数のセンサ素子のそれぞれに対する前記オフセットが、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットの所定の範囲内にあるか否かを判断すると共に、
前記複数のセンサ素子のそれぞれに対するそれぞれの前記平滑化オフセットの前記所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれから第1のデータを排除するためのコマンド命令をさらに含む、請求項3に記載のセンサシステム。
【請求項5】
前記複数のセンサ素子は複数のホールセンサ素子を含む、請求項1に記載のセンサシステム。
【請求項6】
前記複数のセンサ素子は、ダイオードセンサ素子及びひずみセンサ素子の一方又は双方をさらに含む、請求項1に記載のセンサシステム。
【請求項7】
第3のセンサ素子端子を前記電源に選択的に接続すると共に、該第3のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第3の複数のスイッチと、
第4のセンサ素子端子を前記電源に選択的に接続すると共に、該第4のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第4の複数のスイッチと、
をさらに備える、請求項1に記載のセンサシステム。
【請求項8】
相補型金属酸化膜半導体基板(CMOS)センサシステムにおいて向上した精度を提供する方法であって、
(a)前記CMOS基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第1のセンサ素子の第1の端子を入力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の第2の端子を出力に接続することによって第1の状態条件を確立すること、
(b)前記第1の状態条件に対する第1のセンサ素子信号を生成すること、
(c)前記第1のセンサ素子信号に関連付けられる第1のデータを記憶すること、
(d)前記複数のセンサ素子のうちの前記第1のセンサ素子の前記第1の端子を前記出力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の前記第2の端子を前記入力に接続することによって第2の状態条件を確立すること、
(e)前記第2の状態条件に対する第2のセンサ素子信号を生成すること、
(f)前記第2のセンサ素子信号に関連付けられる第2のデータを記憶すること、
(g)前記センサアセンブリのアレイ内の前記複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して(a)〜(f)を実施すること、
(h)前記記憶されている第1のデータ及び前記記憶されている第2のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、前記複数のセンサ素子のうちの1つに関連付けられる、計算すること、並びに
(i)前記計算された複数のオフセットを使用してセンサシステム出力を生成することを含む、方法。
【請求項9】
前記方法は、
(j)前記複数のオフセットに対して多項式二次元最小二乗適合を特定すること、及び
(k)前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定すること、
をさらに含み、(i)は、
前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットを使用してセンサシステム出力を生成することを含む、請求項8に記載の方法。
【請求項10】
前記方法は、
(l)前記複数のセンサ素子のそれぞれに関して、前記複数のオフセットのうちの前記関連付けられるオフセットを、関連付けられる前記平滑化オフセットと比較すること、及び
(m)前記関連付けられる平滑化オフセットの所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれを特定すること、
をさらに含み、(i)は、
(m)において特定された前記複数のセンサ素子のそれぞれからの前記第1のデータを含まないセンサシステム出力を生成することを含む、請求項9に記載の方法。
【請求項11】
(i)は、前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットの加重平均を使用してセンサシステム出力を生成することを含む、請求項9に記載の方法。
【請求項12】
(i)は、前記複数のセンサ素子のそれぞれに対する前記平滑化オフセットを減算することによってセンサシステム出力を生成することを含む、請求項9に記載の方法。
【請求項13】
前記方法は、
(l)前記複数のセンサ素子のうちの前記第1のセンサ素子の第3の端子を前記入力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の第4の端子を前記出力に接続することによって第3の状態条件を確立すること、
(m)前記第3の状態条件に対する第3のセンサ素子信号を生成すること、
(n)前記第3のセンサ素子信号に関連付けられる第3のデータを記憶すること、
(o)前記複数のセンサ素子のうちの前記第1のセンサ素子の前記第3の端子を前記出力に接続すると共に、該複数のセンサ素子のうちの該第1のセンサ素子の前記第4の端子を前記入力に接続することによって第4の状態条件を確立すること、
(p)前記第4の状態条件に対する第4のセンサ素子信号を生成すること、
(q)前記第4のセンサ素子信号に関連付けられる第4のデータを記憶すること、
(r)前記センサアセンブリのアレイ内の前記複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して(l)〜(q)を実施すること、
をさらに含み、(h)は、
前記記憶されている第3のデータ及び前記記憶されている第4のデータを使用して、前記複数のセンサ素子のうちの1つに関連付けられる複数のオフセットを計算することをさらに含む、請求項9に記載の方法。
【請求項14】
前記複数のセンサ素子は、
少なくとも1つのホールセンサ素子、
少なくとも1つのダイオードセンサ素子、及び
少なくとも1つのひずみセンサ素子、
から成る群から選択される少なくとも2つのセンサ素子を含む、請求項8に記載の方法。
【請求項15】
(j)前記複数のセンサ素子のうちの前記第1のセンサ素子に印加されるバイアスを変化させることによって、前記第1の状態条件を変更すること、
(k)前記第1の変更された状態条件に対する第1の変更されたセンサ素子信号を生成すること、
(l)前記第1の変更されたセンサ素子信号に関連付けられる第1の変更されたデータを記憶すること、並びに
(m)前記第1のデータ及び前記第1の変更されたデータに基づいてオフセット成分を求めること、
をさらに含む、請求項8に記載の方法。
【請求項16】
(a)は、前記複数のセンサ素子のうちの前記第1のセンサ素子に近接して強力なソースを設けることを含む、請求項8に記載の方法。
【請求項17】
相補型金属酸化膜半導体(CMOS)センサシステムであって、
電力バス及び読出しバスを有する基板と、
前記基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、
第1の端子及び第2の端子を有する第1のセンサ素子、
第1のスイッチ、並びに
第2のスイッチを含む、センサアレイと、
前記基板上のメモリであって、(i)前記第1の端子を前記電力バスに接続すると共に前記第2の端子を前記読出しバスに接続することによって、前記第1のセンサ素子のそれぞれを用いて第1のセンサアセンブリ信号を生成し、(ii)前記第1のセンサアセンブリ信号のそれぞれに対して、それぞれの該第1のセンサアセンブリ信号に関連付けられる第1のデータを記憶し、(iii)前記第1の端子を前記読出しバスに接続すると共に前記第2の端子を前記電力バスに接続することによって、前記第1のセンサ素子のそれぞれを用いて第2のセンサアセンブリ信号を生成し、(iv)前記第2のセンサアセンブリ信号のそれぞれに対して、それぞれの前記第2のセンサアセンブリ信号に関連付けられる第2のデータを記憶すると共に、(v)関連付けられる前記第1のデータ及び関連付けられる前記第2のデータを使用して前記複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、
前記コマンド命令を実行するプロセッサと、
を備える、相補型金属酸化膜半導体(CMOS)センサシステム。
【請求項18】
前記メモリは、
すべての前記複数のセンサアセンブリの前記オフセットに対して多項式二次元最小二乗適合を特定し、
前記多項式二次元最小二乗適合に基づいて前記複数のセンサアセンブリのそれぞれに対する平滑化オフセットを規定し、
前記複数のセンサアセンブリのそれぞれに対する前記記憶されている第1のデータ、及び前記規定された平滑化オフセットに基づいてセンサシステム信号を求めると共に、
前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項17に記載のセンサシステム。
【請求項19】
前記第1のセンサ素子は、
ホールセンサ素子、
ダイオードセンサ素子、又は
ひずみセンサ素子、
を含む、請求項17に記載のセンサシステム。
【請求項20】
前記複数のセンサアセンブリのそれぞれは、
ホールセンサ素子、
ダイオードセンサ素子、及び
ひずみセンサ素子、
から成る群から選択される第2のセンサ素子をさらに含む、請求項19に記載のセンサシステム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−156686(P2010−156686A)
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【外国語出願】
【出願番号】特願2009−278183(P2009−278183)
【出願日】平成21年12月8日(2009.12.8)
【出願人】(591245473)ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング (591)
【氏名又は名称原語表記】ROBERT BOSCH GMBH
【Fターム(参考)】
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2009−278183(P2009−278183)
【出願日】平成21年12月8日(2009.12.8)
【出願人】(591245473)ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング (591)
【氏名又は名称原語表記】ROBERT BOSCH GMBH
【Fターム(参考)】
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