昇圧回路、および降圧回路
【課題】入力電圧を昇圧して出力する半導体集積回路における、トランジスタの耐圧が、入力電圧以下に抑えられる昇圧回路を提供する。
【解決手段】コンデンサＣｐは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路４に接続されている。コンデンサＣｐの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路３を備えている。このクランプ回路３は、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２を有している。この第１のＮ型トランジスタＮ１は、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタＮ２のドレインに接続し、さらに、ゲートを第１の電圧よりも高い第２の電圧Ｖａに接続している。また、第２のＮ型トランジスタＮ２は、ソースを第１の電圧Ｖｐに接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。
【解決手段】コンデンサＣｐは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路４に接続されている。コンデンサＣｐの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路３を備えている。このクランプ回路３は、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２を有している。この第１のＮ型トランジスタＮ１は、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタＮ２のドレインに接続し、さらに、ゲートを第１の電圧よりも高い第２の電圧Ｖａに接続している。また、第２のＮ型トランジスタＮ２は、ソースを第１の電圧Ｖｐに接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路等で用いられる、入力電圧を昇圧して出力する昇圧回路、および入力電圧を降圧して出力する降圧回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路等で用いられていた、入力電圧を昇圧して出力する昇圧回路として、図１に示す回路があった。この昇圧回路は、０〜３Ｖでスイングさせたクロック信号を入力端子ａに入力し、これを４Ｖに昇圧して出力端子ｆに出力する回路である。入力端子ａには、２つのインバータＩＮＶ５１、５２を直列に接続したクロック回路が接続されている。クロック回路の出力であるインバータＩＮＶ５２の出力端子は、コンデンサＣｐの一方の端子に接続している。このコンデンサＣｐの他方の端子（図中に示すｄ点）には、Ｐ型トランジスタＰ５１、およびＮ型トランジスタＮ５１のドレインが接続されている。Ｎ型トランジスタＮ５１は、コンデンサＣｐの他方の端子の最低電圧をＶｐ（＝１Ｖ）にクランプするクランプ回路を構成している。Ｎ型トランジスタＮ５１のソースには、Ｖｐが印加されている。また、Ｎ型トランジスタＮ５１のゲートは、インバータＩＮＶ５１の出力端子（図中に示すｂ点）に接続している。
【０００３】
Ｐ型トランジスタＰ５１は、ドレインをコンデンサＣｐの他方の端子に接続し、ソースを出力端子ｆに接続している。このＰ型トランジスタＰ５１をオン／オフすることによって、Ｐ型トランジスタＰ５１のソース−接地間に接続されたコンデンサＣＬに電荷をチャージするとともに、このコンデンサＣＬにチャージした電荷がコンデンサＣｐ側に引き抜かれる逆流を阻止する。このコンデンサＣＬは、図示していない負荷回路に対して電源供給を行う。
【０００４】
Ｎ型トランジスタＮ５２、およびＰ型トランジスタＰ５２が、Ｐ型トランジスタＰ５１をオン／オフするオン／オフ回路を構成する。Ｐ型トランジスタＰ５２は、Ｐ型トランジスタＰ５１のソース−ゲート間に接続している。Ｐ型トランジスタＰ５１のソースは、Ｐ型トランジスタＰ５２のソースに接続している。また、Ｐ型トランジスタＰ５１のゲートは、Ｐ型トランジスタＰ５２のドレインに接続している。また、Ｐ型トランジスタＰ５２のゲートは、クロック回路の出力であるインバータＩＮＶ５２の出力端子（図中に示すｃ点）に接続している。また、Ｎ型トランジスタＮ５２は、ドレインをＰ型トランジスタＰ５１のゲート、およびＰ型トランジスタＰ５２のソース（図中に示すｅ点）に接続している。また、Ｎ型トランジスタＮ５２は、ソースを接地しており、ゲートをクロック回路の出力であるインバータＩＮＶ５２の出力端子に接続している。
【０００５】
この図１に示す昇圧回路は、図２（Ａ）に示す、０〜３Ｖスイングさせたクロック信号を入力端子ａに入力する。インバータＩＮＶ５１の出力であるｂ点は、図２（Ｂ）に示すように、入力されたクロックを反転させたクロック信号になる。インバータＩＮＶ５２の出力であるｃ点は、図２（Ａ）に示すように、入力されたクロック信号と同じである。
【０００６】
Ｐ型トランジスタＰ５１は、入力端子ａに入力されているクロック信号に同期してオン／オフする。また、Ｎ型トランジスタＮ５１が、コンデンサＣｐの他方の端子の最低電圧を１Ｖにクランプしているので、コンデンサＣｐの他方の端子であるｄ点は、Ｐ型トランジスタＰ５１のソース−接地間（出力端子ｆ−接地間）に接続されたコンデンサＣＬがチャージされるにしたがって、図２（Ｃ）に示すように、スイング幅が１〜４Ｖに近づく。
【０００７】
また、Ｐ型トランジスタＰ５２が、Ｐ型トランジスタＰ５１のソース電圧の上昇に応じて、このＮ型トランジスタＮ５２のドレインの電圧（図中に示すｅ点の電圧）を、図２（Ｅ）に示すように上昇させるので、Ｎ型トランジスタＮ５２のオン／オフに同期して、Ｐ型トランジスタＰ５１を確実にオン／オフできる。したがって、出力端子ｆの電圧は、図２（Ｄ）に示すように、コンデンサＣＬがチャージされるにしたがって上昇し、最終的に４Ｖに達する。
【０００８】
なお、ここでは、Ｎ型トランジスタＮ５１のソースに１Ｖを印加し、コンデンサＣｐの他方の端子の最低電圧を１Ｖにクランプした場合を示したが、コンデンサＣｐの他方の端子の最低電圧を変化させることによって、出力端子ｆの電圧を変化させることができる。例えば、コンデンサＣｐの他方の端子の最低電圧を２Ｖにクランプすれば、出力端子ｆの電圧を５Ｖにできる。
【０００９】
この昇圧回路では、図２（Ｅ）に示したように、ｅ点の電圧が０〜４Ｖで変化する。また、Ｐ型トランジスタＰ５２、およびＮ型トランジスタＮ５２のゲートは、０〜３Ｖで変化するので、Ｐ型トランジスタＰ５２、およびＮ型トランジスタＮ５２は、入力電圧である３Ｖを超える耐圧のもの（この例では、耐圧が４Ｖを超えるもの）を使用しなければならない。また、Ｎ型トランジスタＮ５１も、ゲートドレイン間の電位差が最大で４Ｖに達するので、入力電圧である３Ｖを超える耐圧のものを使用しなければならない。そして、半導体集積回路では、トランジスタ等の耐圧を上げる場合、ゲート酸化膜を厚くしたり、ゲート酸化膜を他の高耐圧性の絶縁膜に置き換えたり、あるいは、トランジスタサイズを大きくする等の対策が必用になる。その結果、半導体集積回路は、回路形成面積の増大や、製造工程の煩雑化等といった不都合をともなう。
【００１０】
このような不都合に対して、トランジスタのゲートソース間電圧について、耐圧向上を要求することなく、高電圧においても安定した動作を可能とするブートストラップ型インバータが特許文献１で提案されている。この特許文献１は、高電圧となる節点の高電圧となる前の初期電圧を下げることにより、電源電圧より上昇する節点の最高電圧を低めにする構成を提案している。また、所定の電源電圧を使用し、クロック信号に応答して電源電圧とは異なる内部電圧を供給するチャージポンプ回路を構成する半導体集積回路において、内部電圧を供給するトランジスタに接続された、クロック信号の振幅をブーストさせるダブルブースト部から出力される繰り返しパルスの振幅を電源電圧の２倍未満にする構成が特許文献２で提案されている。さらに、電源電圧を第１、および第２のレベル変換部により２段階でレベルシフトする回路において、各段の高電源電圧側と低電源電圧側とを変化させ、その間の電位差を所定の範囲に抑える構成が特許文献３で提案されている。
【特許文献１】特開昭６１−７７２４号公報
【特許文献２】特開２００２−１９１１６９号公報
【特許文献３】特開２００７−２３５８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明の目的は、入力電圧を昇圧して出力する半導体集積回路における、トランジスタの耐圧が、入力電圧以下に抑えられる昇圧回路を提供することにある。
【００１２】
また、この発明は、入力電圧を降圧して出力する半導体集積回路における、トランジスタの耐圧を、入力電圧以下に抑えられる降圧回路を提供することにある。
【課題を解決するための手段】
【００１３】
この発明の昇圧回路は、上記目的を達するために、以下のように構成している。
【００１４】
コンデンサは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路に接続されている。また、このコンデンサの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路を備えている。
【００１５】
そして、このクランプ回路は、第１のＮ型トランジスタ、および第２のＮ型トランジスタを有している。この第１のＮ型トランジスタは、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタのドレインに接続し、さらに、ゲートを第１の電圧よりも高い第２の電圧に接続している。また、第２のＮ型トランジスタは、ソースを第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。
【００１６】
したがって、第２の電圧を適正に設定することにより、第１、および第２のＮ型トランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧が、入力電圧を超えることがない。例えば、入力電圧を３Ｖ、出力電圧を４Ｖにする昇圧回路であれば、第１の電圧を１Ｖ、第２の電圧を３Ｖに設定すればよい。
【００１７】
なお、第１の電圧は、入力電圧と出力電圧とに応じて設定すればよい。
【００１８】
また、整流回路は、例えば、ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＰ型トランジスタと、この第１のＰ型トランジスタを、クロック信号に同期させてオン／オフするオン／オフ回路と、で構成すればよい。
【００１９】
さらに、このオン／オフ回路は、ドレインを前記第１のＰ型トランジスタのゲートに接続し、ソースを前記第１のＰ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＰ型トランジスタと、ドレインを前記第１のＰ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＮ型トランジスタと、ドレインを前記第３のＮ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＮ型トランジスタと、で構成すればよい。
【００２０】
このように構成したオン／オフ回路においても、使用する全てのトランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧を、入力電圧以下に抑えられる。
【００２１】
また、この発明の降圧回路は、以下のように構成している。
【００２２】
コンデンサは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路に接続されている。また、このコンデンサの他方の端子の最高電圧を第１の電圧にクランプするクランプ回路を備えている。
【００２３】
そして、このクランプ回路は、第１のＰ型トランジスタ、および第２のＰ型トランジスタを有している。この第１のＰ型トランジスタは、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＰ型トランジスタのドレインに接続し、さらに、ゲートを第１の電圧よりも低い第２の電圧に接続している。また、第２のＰ型トランジスタは、ソースを第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。
【００２４】
したがって、第２の電圧を適正に設定することにより、第１、および第２のＰ型トランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧が、入力電圧を超えることがない。例えば、入力電圧を３Ｖ、出力電圧を−１Ｖにする降圧回路であれば、第１の電圧を２Ｖ、第２の電圧を０Ｖに設定すればよい。
【００２５】
なお、第１の電圧は、入力電圧と出力電圧とに応じて設定すればよい。
【００２６】
また、整流回路は、例えば、ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＮ型トランジスタと、この第１のＮ型トランジスタを、クロック信号に同期させてオン／オフするオン／オフ回路と、で構成すればよい。
【００２７】
さらに、このオン／オフ回路は、ドレインを前記第１のＮ型トランジスタのゲートに接続し、ソースを前記第１のＮ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＮ型トランジスタと、ドレインを前記第１のＮ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＰ型トランジスタと、ドレインを前記第３のＰ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＰ型トランジスタと、で構成すればよい。
【００２８】
このように構成したオン／オフ回路においても、使用する全てのトランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧を、入力電圧以下に抑えられる。
【発明の効果】
【００２９】
この発明によれば、半導体集積回路における、トランジスタの耐圧が、入力電圧以下に抑えられるので、形成面積の増大や、製造工程の煩雑化等といった不都合が防止できる。
【発明を実施するための最良の形態】
【００３０】
まず、この発明の実施形態である昇圧回路について説明する。
【００３１】
図３は、この発明の実施形態である昇圧回路を示す図である。この昇圧回路は、入力電圧を昇圧して出力する半導体集積回路である。この昇圧回路は、クロック回路１と、チャージ回路２と、クランプ回路３と、整流回路４と、負荷回路５と、を備えている。この昇圧回路は、０〜３Ｖでスイングさせたクロック信号を入力端子ａに入力し、これを４Ｖに昇圧して出力端子ｆに出力する回路である。
【００３２】
クロック回路１は、直列に接続した２つのインバータＩＮＶ１、ＩＮＶ２で構成している。入力端子ａは、クロック回路１のインバータＩＮＶ１の入力端子に接続している。このクロック回路１は、出力として、入力端子ａに入力されるクロック信号（インバータＩＮＶ２の出力）、およびこれを反転したクロック信号（インバータＩＮＶ１の出力）が得られる回路であればよい。
【００３３】
チャージ回路２は、クロック回路１から出力される電荷をチャージするコンデンサＣｐで構成している。コンデンサＣｐの一方の端子ｃは、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、コンデンサＣｐの一方の端子ｃには、入力端子ａに入力されるクロック信号と同じクロック信号が与えられる。コンデンサＣｐの他方の端子ｄ１は、クランプ回路３、および整流回路４に接続している。
【００３４】
クランプ回路３は、コンデンサＣｐの他方の端子ｄ１の最低電圧（以下、クランプ電圧と言う。）をＶｐ（ここでは、１Ｖ）にクランプする。このクランプ回路３は、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２で構成している。第１のＮ型トランジスタＮ１は、ドレインをコンデンサＣｐの他方の端子ｄ１に接続している。また、第１のＮ型トランジスタＮ１のソースは、第２のＮ型トランジスタＮ２のドレインに接続している。第２のＮ型トランジスタＮ２のソースは、クランプ電圧Ｖｐに接続している。このクランプ電圧が、この発明で言う第１の電圧に相当する。また、第１のＮ型トランジスタＮ１のゲートには、クランプ電圧Ｖｐよりも高い電圧Ｖａ（ここでは、３Ｖ）に接続している。このＶａが、この発明で言う第２の電圧に相当する。第１のＮ型トランジスタＮ１のゲートに印加する電圧は、この第１のＮ型トランジスタＮ１のドレインに印加される電圧が最大になったときのソースドレイン間、ゲートドレイン間、およびゲートソース間の電位差、およびソース電圧が入力電圧以下になる大きさであればよい。また、第２のＮ型トランジスタＮ２のゲートは、クロック回路１のインバータＩＮＶ１の出力端子ｂに接続している。すなわち、第２のＮ型トランジスタＮ２のゲートには、入力端子ａに入力されるクロック信号を反転したクロック信号が与えられる。
【００３５】
整流回路４は、チャージ回路２のコンデンサＣｐに蓄えられた電荷を、負荷回路５のコンデンサＣＬにチャージするとともに、このコンデンサＣＬにチャージした電荷がコンデンサＣｐ側に引き抜かれる逆流を阻止する第１のＰ型トランジスタＰ１を有する。この第１のＰ型トランジスタＰ１は、ドレインをチャージ回路のコンデンサＣｐに接続し、ソースを出力端子ｆに接続している。
【００３６】
なお、負荷回路５のコンデンサＣＬは、出力端子ｆと接地（０Ｖ）間に接続している。負荷回路５は、コンデンサＣＬにチャージされた電荷により、出力端子ｆに接続された負荷（不図示）に対する電源供給を行う。
【００３７】
また、整流回路４は、第１のＰ型トランジスタＰ１をオン／オフするオン／オフ回路４ａを有している。このオン／オフ回路４ａは、第２のＰ型トランジスタＰ２と、第３のＮ型トランジスタＮ３と、第４のＮ型トランジスタＮ４とで構成している。第２のＰ型トランジスタＰ２は、ドレインを第１のＰ型トランジスタＰ１のゲートに接続し、ソースを第１のＰ型トランジスタＰ１のソース（出力端子ｆ）に接続している。また、第２のＰ型トランジスタＰ２は、クロック回路１のインバータＩＮＶ２の出力端子ｃに接続している。すなわち、第２のＰ型トランジスタＰ２のゲートには、入力端子ａに入力されるクロック信号が与えられる。また、第３のＮ型トランジスタＮ３は、ドレインを第１のＰ型トランジスタＰ１のゲート、および第２のＰ型トランジスタＰ２のドレインに接続している。また、第３のＮ型トランジスタＮ３は、ソースを第４のＮ型トランジスタＮ４のドレインに接続している。第４のＮ型トランジスタＮ４のソースは、クランプ電圧Ｖｐに接続している。そして、第３のＮ型トランジスタＮ３のゲートには、上述した第１のＮ型トランジスタＮ１と同様にクランプ電圧Ｖｐよりも高いＶａに接続している。また、第４のＮ型トランジスタＮ４のゲートは、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、第２のＮ型トランジスタＮ２のゲートには、入力端子ａに入力されるクロック信号が与えられる。
【００３８】
次に、この昇圧回路の動作について説明する。
【００３９】
入力端子ａには、図４（Ａ）に示す、０〜３Ｖでスイングするクロック信号が入力される。また、クロック回路１の出力端子であるインバータＩＮＶ２の出力（図中に示すｃ点）も、この図４（Ａ）に示すクロック信号になる。クロック回路１のインバータＩＮＶ１の出力（図３におけるｂ点）は、図４（Ｂ）に示すように、入力されているクロック信号を反転させたクロック信号になる。
【００４０】
整流回路４の第１のＰ型トランジスタＰ１は、チャージ回路２のコンデンサＣｐの一方の端子に入力されるクロック信号がハイレベルになったときにオンし、このクロック信号がローレベルになったときにオフする。第１のＰ型トランジスタＰ１がオンすることによって、コンデンサＣｐと、コンデンサＣＬとが電気的に接続される。また、コンデンサＣｐの他方の端子の最低電圧は、クランプ回路３によって最低電圧がＶｐ（＝１Ｖ）にクランプされている。したがって、コンデンサＣｐの他方の端子電圧（図３におけるｄ１点の電圧）は、図４（Ｃ）に示すように、負荷回路５のコンデンサＣＬに蓄えられている電荷量が上昇するにしたがってスイング幅が大きくなる。このスイング幅は、最終的に３Ｖ（１Ｖ〜４Ｖ）に達する。
【００４１】
また、負荷回路５のコンデンサＣＬに蓄えられる電荷は、徐々に上昇していくので、出力端子ｆの電圧は、図４（Ｅ）に示すように上昇して行き、最終的に４Ｖに達する。このように、この昇圧回路では、０〜３Ｖでスイングするクロック信号を入力とし、４Ｖの出力を得ることができる。
【００４２】
ここで、クランプ回路３の第１のＮ型トランジスタＮ１のドレインは、印加される電圧が最大で４Ｖに達するが、ソースに印加される電圧Ｖｓ（すなわち、第２のＮ型トランジスタＮ２のドレインに印加される電圧）は、ゲート電圧をＶｇ、ゲート−ソース間の閾値電圧をＶｔとすると、
Ｖｓ＜Ｖｇ−Ｖｔ
になる。ここで、ゲート電圧Ｖｇは、Ｖａ（＝３Ｖ）であるので、Ｖｓが３Ｖを超えることはない。また、一般的なＮ型トランジスタであれば、Ｖｔが０．６Ｖ程度であるので、実際には、Ｖｓは、最大でも２．４Ｖ程度に抑えられる。すなわち、第１のＮ型トランジスタＮ１のソースに印加される電圧（図４中に示すｄ２点の電圧）は、図４（Ｄ）に示すように変化する。また、第２のＮ型トランジスタＮ２は、ゲートに印加される電圧が、０〜３Ｖで変化するが、上述したように、ドレインに印加される電圧（第１のＮ型トランジスタＮ１のソースに印加される電圧）が３Ｖを超えることがない。
【００４３】
したがって、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２は、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。すなわち、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２は、必用な耐圧を入力電圧以下に抑えられる
また、第２のＰ型トランジスタＰ２のドレインの電圧（図３におけるｅ１点の電圧）は、図４（Ｆ）に示すように、最大で４Ｖに達する。しかし、第３のＮ型トランジスタＮ３は、第１のＮ型トランジスタＮ１と同様にゲートに３Ｖを印加しているので、この第３のＮ型トランジスタＮ３のソース電圧（図５に示すｅ２点の電圧）は、図４（Ｇ）に示すように、最大で２．４Ｖ程度に抑えられる。したがって、第３のＮ型トランジスタＮ３、および第４のＮ型トランジスタＮ４も、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。
【００４４】
さらに、第４のＮ型トランジスタのソースにクランプ電圧Ｖｐを印加しているので、第２のＰ型トランジスタＰ２においても、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。
【００４５】
このように、この実施形態の昇圧回路によれば、使用する全てのトランジスタの耐圧が、入力電圧以下に抑えられるので、形成面積の増大や、製造工程の煩雑化等といった不都合が防止できる。
【００４６】
なお、クランプ電圧Ｖｐは、出力端子ｆに得る電圧に応じて設定すればよい。また、このクランプ電圧Ｖｐに応じて、Ｖａを定めればよい。
【００４７】
次に、この発明の実施形態にかかる降圧回路について説明する。図５は、この発明の実施形態である降圧回路を示す図である。この降圧回路は、入力電圧を降圧して出力する半導体集積回路である。この降圧回路は、この昇圧回路は、０〜３Ｖでスイングさせたクロック信号を入力端子ａに入力し、これを−１Ｖに降圧して出力端子ｆに出力する回路である。
【００４８】
この降圧回路も、上述した昇圧回路と同様に、クロック回路１と、チャージ回路２と、クランプ回路３と、整流回路４と、負荷回路５と、を備えている。クロック回路１、チャージ回路２、および負荷回路５は、上述した昇圧回路と同じである。
【００４９】
クランプ回路３は、コンデンサＣｐの他方の端子の最高電圧（以下、クランプ電圧と言う。）をＶｐ（ここでは、２Ｖ）にクランプする。このクランプ回路３は、第１のＰ型トランジスタＰ１１、および第２のＰ型トランジスタＰ１２で構成している。第１のＰ型トランジスタＰ１１は、ドレインをコンデンサＣｐの他方の端子に接続している。また、第１のＰ型トランジスタＰ１１のソースと、第２のＰ型トランジスタＰ１２のドレインと、を接続している。第２のＰ型トランジスタＰ１２のソースは、クランプ電圧Ｖｐに接続している。このクランプ電圧が、この発明で言う第１の電圧に相当する。また、第１のＰ型トランジスタＰ１１のゲートには、クランプ電圧Ｖｐよりも低い電圧Ｖａ（ここでは、０Ｖ）に接続している。このＶａが、この発明で言う第２の電圧に相当する。第１のＰ型トランジスタＰ１１のゲートに印加する電圧は、この第１のＰ型トランジスタＰ１１のドレインに印加される電圧が最大になったときのソースドレイン間、ゲートドレイン間、およびゲートソース間の電位差、およびソース電圧が入力電圧以下になる大きさであればよい。また、第２のＰ型トランジスタＰ１２のゲートは、クロック回路１のインバータＩＮＶ１の出力端子に接続している。すなわち、第２のＰ型トランジスタＰ１２のゲートには、入力端子ａに入力されるクロック信号を反転したクロック信号が与えられる。
【００５０】
整流回路４は、チャージ回路２のコンデンサＣｐに蓄えられた電荷を、負荷回路５のコンデンサＣＬにチャージするとともに、このコンデンサＣＬにチャージした電荷がコンデンサＣｐ側に引き抜かれる逆流を阻止する第１のＮ型トランジスタＮ１１を有する。この第１のＮ型トランジスタＮ１１は、ドレインをチャージ回路のコンデンサＣｐに接続し、ソースを出力端子ｆに接続している。
【００５１】
また、整流回路４は、第１のＮ型トランジスタＮ１１をオン／オフするオン／オフ回路４ａを有している。このオン／オフ回路４ａは、第２のＮ型トランジスタＮ１２と、第３のＰ型トランジスタＰ１３と、第４のＰ型トランジスタＰ１４とで構成している。第２のＮ型トランジスタＮ１２は、ドレインを第１のＮ型トランジスタＮ１１のゲートに接続し、ソースを第１のＮ型トランジスタＮ１１のソース（出力端子ｆ）に接続している。また、第２のＮ型トランジスタＮ１２は、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、第２のＮ型トランジスタＮ１２のゲートには、入力端子ａに入力されるクロック信号が与えられる。また、第３のＰ型トランジスタＰ１３は、ドレインを第１のＮ型トランジスタＮ１１のゲート、および第２のＮ型トランジスタＮ２のドレインに接続している。また、第３のＰ型トランジスタＰ１３は、ソースを第４のＰ型トランジスタＰ１４のドレインに接続している。第４のＰ型トランジスタＰ１４のソースは、クランプ電圧Ｖｐに接続している。そして、第３のＰ型トランジスタＰ１３のゲートには、上述した第１のＰ型トランジスタＰ１１と同様にクランプ電圧Ｖｐよりも高いＶａに接続している。また、第４のＰ型トランジスタＰ１４のゲートは、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、第２のＰ型トランジスタＰ１２のゲートには、入力端子ａに入力されるクロック信号が与えられる。
【００５２】
上記の説明から明らかなように、この降圧回路は、上述した昇圧回路における第１〜第４のＮ型トランジスタＮ１〜Ｎ４を、それぞれ第１〜第４のＰ型トランジスタＰ１１〜Ｐ１４に置き換えるとともに、第１、および第２のＰ型トランジスタＰ１、Ｐ２を、それぞれ第１、および第２のＮ型トランジスタＮ１１、Ｎ１２に置き換えた構成である。また、クランプ電圧Ｖｐを２Ｖとし、Ｖａを０Ｖにした構成である。
【００５３】
次に、この降圧回路の動作について説明する。
【００５４】
入力端子ａには、図６（Ａ）に示す、０〜３Ｖでスイングするクロック信号が入力される。また、クロック回路１の出力端子であるインバータＩＮＶ２の出力（図中に示すｃ点）も、この図６（Ａ）に示すクロック信号になる。クロック回路１のインバータＩＮＶ１の出力（図３におけるｂ点）は、図６（Ｂ）に示すように、入力されているクロック信号を反転させたクロック信号になる。
【００５５】
整流回路４の第１のＮ型トランジスタＮ１１は、チャージ回路２のコンデンサＣｐの一方の端子に入力されるクロック信号がハイレベルになったときにオンし、このクロック信号がローレベルになったときにオフする。第１のＮ型トランジスタＮ１１がオンすることによって、コンデンサＣｐと、コンデンサＣＬとが電気的に接続される。また、コンデンサＣｐの他方の端子の最低電圧は、クランプ回路３によって最高電圧がＶｐ（＝２Ｖ）にクランプされている。したがって、コンデンサＣｐの他方の端子電圧（図５におけるｄ１点の電圧）は、図６（Ｃ）に示すように、負荷回路５のコンデンサＣＬに蓄えられている電荷量が上昇するにしたがってスイング幅が大きくなる。このスイング幅は、最終的に３Ｖ（−１Ｖ〜２Ｖ）に達する。
【００５６】
また、負荷回路５のコンデンサＣＬに蓄えられる電荷は、徐々に上昇していくので、出力端子ｆの電圧は、図６（Ｅ）に示すように下降して行き、最終的に−１Ｖに達する。このように、この昇圧回路では、０〜３Ｖでスイングするクロック信号を入力とし、−１Ｖの出力を得ることができる。
【００５７】
ここで、クランプ回路３の第１のＰ型トランジスタＰ１１のドレインに印加される電圧は、図６（Ｃ）に示したように、−１Ｖに達するが、第１のＰ型トランジスタＰ１１のソース（すなわち、第２のＰ型トランジスタＰ１２のドレイン）に印加される電圧（図５中に示すｄ２点の電圧）は、ゲート−ソース間の閾値電圧を考慮すると、図６（Ｄ）に示すように変化し、最大でも１．４Ｖ程度になる。したがって、第１のＰ型トランジスタＰ１１、および第２のＰ型トランジスタＰ１２は、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。すなわち、第１のＰ型トランジスタＰ１１、および第２のＰ型トランジスタＰ１２は、必用な耐圧を入力電圧以下に抑えられる。
【００５８】
また、第２のＮ型トランジスタＮ１２のドレインの電圧（図５に示すｅ１点の電圧）は、図６（Ｆ）に示すように、−１Ｖに達するが、第４のＰ型トランジスタＰ１４のドレインに印加される電圧（図５に示すｅ２点の電圧）は、ゲート−ソース間の閾値電圧を考慮すると、図６（Ｇ）に示すように、最大で１．４Ｖ程度になる。したがって、第３のＰ型トランジスタＰ１３、および第４のＰ型トランジスタＰ１４は、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。
【００５９】
このように、この実施形態の降圧回路によれば、使用する全てのトランジスタの耐圧が、入力電圧以下に抑えられるので、形成面積の増大や、製造工程の煩雑化等といった不都合が防止できる。
【００６０】
なお、クランプ電圧Ｖｐは、出力端子ｆに得る電圧に応じて設定すればよい。また、このクランプ電圧Ｖｐに応じて、Ｖａを定めればよい。
【図面の簡単な説明】
【００６１】
【図１】従来の昇圧回路を示す図である。
【図２】従来の昇圧回路における各点の電圧変化を示す図である。
【図３】この発明の実施形態である昇圧回路を示す図である。
【図４】この発明の実施形態である昇圧回路における各点の電圧変化を示す図である。
【図５】この発明の実施形態である降圧回路を示す図である。
【図６】この発明の実施形態である降圧回路における各点の電圧変化を示す図である。
【符号の説明】
【００６２】
１−クロック回路
２−チャージ回路
３−クランプ回路
４−整流回路
４ａ−オン／オフ回路
５−負荷回路
【技術分野】
【０００１】
この発明は、半導体集積回路等で用いられる、入力電圧を昇圧して出力する昇圧回路、および入力電圧を降圧して出力する降圧回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路等で用いられていた、入力電圧を昇圧して出力する昇圧回路として、図１に示す回路があった。この昇圧回路は、０〜３Ｖでスイングさせたクロック信号を入力端子ａに入力し、これを４Ｖに昇圧して出力端子ｆに出力する回路である。入力端子ａには、２つのインバータＩＮＶ５１、５２を直列に接続したクロック回路が接続されている。クロック回路の出力であるインバータＩＮＶ５２の出力端子は、コンデンサＣｐの一方の端子に接続している。このコンデンサＣｐの他方の端子（図中に示すｄ点）には、Ｐ型トランジスタＰ５１、およびＮ型トランジスタＮ５１のドレインが接続されている。Ｎ型トランジスタＮ５１は、コンデンサＣｐの他方の端子の最低電圧をＶｐ（＝１Ｖ）にクランプするクランプ回路を構成している。Ｎ型トランジスタＮ５１のソースには、Ｖｐが印加されている。また、Ｎ型トランジスタＮ５１のゲートは、インバータＩＮＶ５１の出力端子（図中に示すｂ点）に接続している。
【０００３】
Ｐ型トランジスタＰ５１は、ドレインをコンデンサＣｐの他方の端子に接続し、ソースを出力端子ｆに接続している。このＰ型トランジスタＰ５１をオン／オフすることによって、Ｐ型トランジスタＰ５１のソース−接地間に接続されたコンデンサＣＬに電荷をチャージするとともに、このコンデンサＣＬにチャージした電荷がコンデンサＣｐ側に引き抜かれる逆流を阻止する。このコンデンサＣＬは、図示していない負荷回路に対して電源供給を行う。
【０００４】
Ｎ型トランジスタＮ５２、およびＰ型トランジスタＰ５２が、Ｐ型トランジスタＰ５１をオン／オフするオン／オフ回路を構成する。Ｐ型トランジスタＰ５２は、Ｐ型トランジスタＰ５１のソース−ゲート間に接続している。Ｐ型トランジスタＰ５１のソースは、Ｐ型トランジスタＰ５２のソースに接続している。また、Ｐ型トランジスタＰ５１のゲートは、Ｐ型トランジスタＰ５２のドレインに接続している。また、Ｐ型トランジスタＰ５２のゲートは、クロック回路の出力であるインバータＩＮＶ５２の出力端子（図中に示すｃ点）に接続している。また、Ｎ型トランジスタＮ５２は、ドレインをＰ型トランジスタＰ５１のゲート、およびＰ型トランジスタＰ５２のソース（図中に示すｅ点）に接続している。また、Ｎ型トランジスタＮ５２は、ソースを接地しており、ゲートをクロック回路の出力であるインバータＩＮＶ５２の出力端子に接続している。
【０００５】
この図１に示す昇圧回路は、図２（Ａ）に示す、０〜３Ｖスイングさせたクロック信号を入力端子ａに入力する。インバータＩＮＶ５１の出力であるｂ点は、図２（Ｂ）に示すように、入力されたクロックを反転させたクロック信号になる。インバータＩＮＶ５２の出力であるｃ点は、図２（Ａ）に示すように、入力されたクロック信号と同じである。
【０００６】
Ｐ型トランジスタＰ５１は、入力端子ａに入力されているクロック信号に同期してオン／オフする。また、Ｎ型トランジスタＮ５１が、コンデンサＣｐの他方の端子の最低電圧を１Ｖにクランプしているので、コンデンサＣｐの他方の端子であるｄ点は、Ｐ型トランジスタＰ５１のソース−接地間（出力端子ｆ−接地間）に接続されたコンデンサＣＬがチャージされるにしたがって、図２（Ｃ）に示すように、スイング幅が１〜４Ｖに近づく。
【０００７】
また、Ｐ型トランジスタＰ５２が、Ｐ型トランジスタＰ５１のソース電圧の上昇に応じて、このＮ型トランジスタＮ５２のドレインの電圧（図中に示すｅ点の電圧）を、図２（Ｅ）に示すように上昇させるので、Ｎ型トランジスタＮ５２のオン／オフに同期して、Ｐ型トランジスタＰ５１を確実にオン／オフできる。したがって、出力端子ｆの電圧は、図２（Ｄ）に示すように、コンデンサＣＬがチャージされるにしたがって上昇し、最終的に４Ｖに達する。
【０００８】
なお、ここでは、Ｎ型トランジスタＮ５１のソースに１Ｖを印加し、コンデンサＣｐの他方の端子の最低電圧を１Ｖにクランプした場合を示したが、コンデンサＣｐの他方の端子の最低電圧を変化させることによって、出力端子ｆの電圧を変化させることができる。例えば、コンデンサＣｐの他方の端子の最低電圧を２Ｖにクランプすれば、出力端子ｆの電圧を５Ｖにできる。
【０００９】
この昇圧回路では、図２（Ｅ）に示したように、ｅ点の電圧が０〜４Ｖで変化する。また、Ｐ型トランジスタＰ５２、およびＮ型トランジスタＮ５２のゲートは、０〜３Ｖで変化するので、Ｐ型トランジスタＰ５２、およびＮ型トランジスタＮ５２は、入力電圧である３Ｖを超える耐圧のもの（この例では、耐圧が４Ｖを超えるもの）を使用しなければならない。また、Ｎ型トランジスタＮ５１も、ゲートドレイン間の電位差が最大で４Ｖに達するので、入力電圧である３Ｖを超える耐圧のものを使用しなければならない。そして、半導体集積回路では、トランジスタ等の耐圧を上げる場合、ゲート酸化膜を厚くしたり、ゲート酸化膜を他の高耐圧性の絶縁膜に置き換えたり、あるいは、トランジスタサイズを大きくする等の対策が必用になる。その結果、半導体集積回路は、回路形成面積の増大や、製造工程の煩雑化等といった不都合をともなう。
【００１０】
このような不都合に対して、トランジスタのゲートソース間電圧について、耐圧向上を要求することなく、高電圧においても安定した動作を可能とするブートストラップ型インバータが特許文献１で提案されている。この特許文献１は、高電圧となる節点の高電圧となる前の初期電圧を下げることにより、電源電圧より上昇する節点の最高電圧を低めにする構成を提案している。また、所定の電源電圧を使用し、クロック信号に応答して電源電圧とは異なる内部電圧を供給するチャージポンプ回路を構成する半導体集積回路において、内部電圧を供給するトランジスタに接続された、クロック信号の振幅をブーストさせるダブルブースト部から出力される繰り返しパルスの振幅を電源電圧の２倍未満にする構成が特許文献２で提案されている。さらに、電源電圧を第１、および第２のレベル変換部により２段階でレベルシフトする回路において、各段の高電源電圧側と低電源電圧側とを変化させ、その間の電位差を所定の範囲に抑える構成が特許文献３で提案されている。
【特許文献１】特開昭６１−７７２４号公報
【特許文献２】特開２００２−１９１１６９号公報
【特許文献３】特開２００７−２３５８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明の目的は、入力電圧を昇圧して出力する半導体集積回路における、トランジスタの耐圧が、入力電圧以下に抑えられる昇圧回路を提供することにある。
【００１２】
また、この発明は、入力電圧を降圧して出力する半導体集積回路における、トランジスタの耐圧を、入力電圧以下に抑えられる降圧回路を提供することにある。
【課題を解決するための手段】
【００１３】
この発明の昇圧回路は、上記目的を達するために、以下のように構成している。
【００１４】
コンデンサは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路に接続されている。また、このコンデンサの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路を備えている。
【００１５】
そして、このクランプ回路は、第１のＮ型トランジスタ、および第２のＮ型トランジスタを有している。この第１のＮ型トランジスタは、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタのドレインに接続し、さらに、ゲートを第１の電圧よりも高い第２の電圧に接続している。また、第２のＮ型トランジスタは、ソースを第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。
【００１６】
したがって、第２の電圧を適正に設定することにより、第１、および第２のＮ型トランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧が、入力電圧を超えることがない。例えば、入力電圧を３Ｖ、出力電圧を４Ｖにする昇圧回路であれば、第１の電圧を１Ｖ、第２の電圧を３Ｖに設定すればよい。
【００１７】
なお、第１の電圧は、入力電圧と出力電圧とに応じて設定すればよい。
【００１８】
また、整流回路は、例えば、ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＰ型トランジスタと、この第１のＰ型トランジスタを、クロック信号に同期させてオン／オフするオン／オフ回路と、で構成すればよい。
【００１９】
さらに、このオン／オフ回路は、ドレインを前記第１のＰ型トランジスタのゲートに接続し、ソースを前記第１のＰ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＰ型トランジスタと、ドレインを前記第１のＰ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＮ型トランジスタと、ドレインを前記第３のＮ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＮ型トランジスタと、で構成すればよい。
【００２０】
このように構成したオン／オフ回路においても、使用する全てのトランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧を、入力電圧以下に抑えられる。
【００２１】
また、この発明の降圧回路は、以下のように構成している。
【００２２】
コンデンサは、一方の端子がクロック信号を出力するクロック端子に接続され、他方の端子が整流回路に接続されている。また、このコンデンサの他方の端子の最高電圧を第１の電圧にクランプするクランプ回路を備えている。
【００２３】
そして、このクランプ回路は、第１のＰ型トランジスタ、および第２のＰ型トランジスタを有している。この第１のＰ型トランジスタは、ドレインをコンデンサの他方の端子に接続し、ソースを前記第２のＰ型トランジスタのドレインに接続し、さらに、ゲートを第１の電圧よりも低い第２の電圧に接続している。また、第２のＰ型トランジスタは、ソースを第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続している。
【００２４】
したがって、第２の電圧を適正に設定することにより、第１、および第２のＰ型トランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧が、入力電圧を超えることがない。例えば、入力電圧を３Ｖ、出力電圧を−１Ｖにする降圧回路であれば、第１の電圧を２Ｖ、第２の電圧を０Ｖに設定すればよい。
【００２５】
なお、第１の電圧は、入力電圧と出力電圧とに応じて設定すればよい。
【００２６】
また、整流回路は、例えば、ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＮ型トランジスタと、この第１のＮ型トランジスタを、クロック信号に同期させてオン／オフするオン／オフ回路と、で構成すればよい。
【００２７】
さらに、このオン／オフ回路は、ドレインを前記第１のＮ型トランジスタのゲートに接続し、ソースを前記第１のＮ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＮ型トランジスタと、ドレインを前記第１のＮ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＰ型トランジスタと、ドレインを前記第３のＰ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＰ型トランジスタと、で構成すればよい。
【００２８】
このように構成したオン／オフ回路においても、使用する全てのトランジスタのソースドレイン間、ゲートドレイン間、およびゲートソース間の電圧を、入力電圧以下に抑えられる。
【発明の効果】
【００２９】
この発明によれば、半導体集積回路における、トランジスタの耐圧が、入力電圧以下に抑えられるので、形成面積の増大や、製造工程の煩雑化等といった不都合が防止できる。
【発明を実施するための最良の形態】
【００３０】
まず、この発明の実施形態である昇圧回路について説明する。
【００３１】
図３は、この発明の実施形態である昇圧回路を示す図である。この昇圧回路は、入力電圧を昇圧して出力する半導体集積回路である。この昇圧回路は、クロック回路１と、チャージ回路２と、クランプ回路３と、整流回路４と、負荷回路５と、を備えている。この昇圧回路は、０〜３Ｖでスイングさせたクロック信号を入力端子ａに入力し、これを４Ｖに昇圧して出力端子ｆに出力する回路である。
【００３２】
クロック回路１は、直列に接続した２つのインバータＩＮＶ１、ＩＮＶ２で構成している。入力端子ａは、クロック回路１のインバータＩＮＶ１の入力端子に接続している。このクロック回路１は、出力として、入力端子ａに入力されるクロック信号（インバータＩＮＶ２の出力）、およびこれを反転したクロック信号（インバータＩＮＶ１の出力）が得られる回路であればよい。
【００３３】
チャージ回路２は、クロック回路１から出力される電荷をチャージするコンデンサＣｐで構成している。コンデンサＣｐの一方の端子ｃは、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、コンデンサＣｐの一方の端子ｃには、入力端子ａに入力されるクロック信号と同じクロック信号が与えられる。コンデンサＣｐの他方の端子ｄ１は、クランプ回路３、および整流回路４に接続している。
【００３４】
クランプ回路３は、コンデンサＣｐの他方の端子ｄ１の最低電圧（以下、クランプ電圧と言う。）をＶｐ（ここでは、１Ｖ）にクランプする。このクランプ回路３は、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２で構成している。第１のＮ型トランジスタＮ１は、ドレインをコンデンサＣｐの他方の端子ｄ１に接続している。また、第１のＮ型トランジスタＮ１のソースは、第２のＮ型トランジスタＮ２のドレインに接続している。第２のＮ型トランジスタＮ２のソースは、クランプ電圧Ｖｐに接続している。このクランプ電圧が、この発明で言う第１の電圧に相当する。また、第１のＮ型トランジスタＮ１のゲートには、クランプ電圧Ｖｐよりも高い電圧Ｖａ（ここでは、３Ｖ）に接続している。このＶａが、この発明で言う第２の電圧に相当する。第１のＮ型トランジスタＮ１のゲートに印加する電圧は、この第１のＮ型トランジスタＮ１のドレインに印加される電圧が最大になったときのソースドレイン間、ゲートドレイン間、およびゲートソース間の電位差、およびソース電圧が入力電圧以下になる大きさであればよい。また、第２のＮ型トランジスタＮ２のゲートは、クロック回路１のインバータＩＮＶ１の出力端子ｂに接続している。すなわち、第２のＮ型トランジスタＮ２のゲートには、入力端子ａに入力されるクロック信号を反転したクロック信号が与えられる。
【００３５】
整流回路４は、チャージ回路２のコンデンサＣｐに蓄えられた電荷を、負荷回路５のコンデンサＣＬにチャージするとともに、このコンデンサＣＬにチャージした電荷がコンデンサＣｐ側に引き抜かれる逆流を阻止する第１のＰ型トランジスタＰ１を有する。この第１のＰ型トランジスタＰ１は、ドレインをチャージ回路のコンデンサＣｐに接続し、ソースを出力端子ｆに接続している。
【００３６】
なお、負荷回路５のコンデンサＣＬは、出力端子ｆと接地（０Ｖ）間に接続している。負荷回路５は、コンデンサＣＬにチャージされた電荷により、出力端子ｆに接続された負荷（不図示）に対する電源供給を行う。
【００３７】
また、整流回路４は、第１のＰ型トランジスタＰ１をオン／オフするオン／オフ回路４ａを有している。このオン／オフ回路４ａは、第２のＰ型トランジスタＰ２と、第３のＮ型トランジスタＮ３と、第４のＮ型トランジスタＮ４とで構成している。第２のＰ型トランジスタＰ２は、ドレインを第１のＰ型トランジスタＰ１のゲートに接続し、ソースを第１のＰ型トランジスタＰ１のソース（出力端子ｆ）に接続している。また、第２のＰ型トランジスタＰ２は、クロック回路１のインバータＩＮＶ２の出力端子ｃに接続している。すなわち、第２のＰ型トランジスタＰ２のゲートには、入力端子ａに入力されるクロック信号が与えられる。また、第３のＮ型トランジスタＮ３は、ドレインを第１のＰ型トランジスタＰ１のゲート、および第２のＰ型トランジスタＰ２のドレインに接続している。また、第３のＮ型トランジスタＮ３は、ソースを第４のＮ型トランジスタＮ４のドレインに接続している。第４のＮ型トランジスタＮ４のソースは、クランプ電圧Ｖｐに接続している。そして、第３のＮ型トランジスタＮ３のゲートには、上述した第１のＮ型トランジスタＮ１と同様にクランプ電圧Ｖｐよりも高いＶａに接続している。また、第４のＮ型トランジスタＮ４のゲートは、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、第２のＮ型トランジスタＮ２のゲートには、入力端子ａに入力されるクロック信号が与えられる。
【００３８】
次に、この昇圧回路の動作について説明する。
【００３９】
入力端子ａには、図４（Ａ）に示す、０〜３Ｖでスイングするクロック信号が入力される。また、クロック回路１の出力端子であるインバータＩＮＶ２の出力（図中に示すｃ点）も、この図４（Ａ）に示すクロック信号になる。クロック回路１のインバータＩＮＶ１の出力（図３におけるｂ点）は、図４（Ｂ）に示すように、入力されているクロック信号を反転させたクロック信号になる。
【００４０】
整流回路４の第１のＰ型トランジスタＰ１は、チャージ回路２のコンデンサＣｐの一方の端子に入力されるクロック信号がハイレベルになったときにオンし、このクロック信号がローレベルになったときにオフする。第１のＰ型トランジスタＰ１がオンすることによって、コンデンサＣｐと、コンデンサＣＬとが電気的に接続される。また、コンデンサＣｐの他方の端子の最低電圧は、クランプ回路３によって最低電圧がＶｐ（＝１Ｖ）にクランプされている。したがって、コンデンサＣｐの他方の端子電圧（図３におけるｄ１点の電圧）は、図４（Ｃ）に示すように、負荷回路５のコンデンサＣＬに蓄えられている電荷量が上昇するにしたがってスイング幅が大きくなる。このスイング幅は、最終的に３Ｖ（１Ｖ〜４Ｖ）に達する。
【００４１】
また、負荷回路５のコンデンサＣＬに蓄えられる電荷は、徐々に上昇していくので、出力端子ｆの電圧は、図４（Ｅ）に示すように上昇して行き、最終的に４Ｖに達する。このように、この昇圧回路では、０〜３Ｖでスイングするクロック信号を入力とし、４Ｖの出力を得ることができる。
【００４２】
ここで、クランプ回路３の第１のＮ型トランジスタＮ１のドレインは、印加される電圧が最大で４Ｖに達するが、ソースに印加される電圧Ｖｓ（すなわち、第２のＮ型トランジスタＮ２のドレインに印加される電圧）は、ゲート電圧をＶｇ、ゲート−ソース間の閾値電圧をＶｔとすると、
Ｖｓ＜Ｖｇ−Ｖｔ
になる。ここで、ゲート電圧Ｖｇは、Ｖａ（＝３Ｖ）であるので、Ｖｓが３Ｖを超えることはない。また、一般的なＮ型トランジスタであれば、Ｖｔが０．６Ｖ程度であるので、実際には、Ｖｓは、最大でも２．４Ｖ程度に抑えられる。すなわち、第１のＮ型トランジスタＮ１のソースに印加される電圧（図４中に示すｄ２点の電圧）は、図４（Ｄ）に示すように変化する。また、第２のＮ型トランジスタＮ２は、ゲートに印加される電圧が、０〜３Ｖで変化するが、上述したように、ドレインに印加される電圧（第１のＮ型トランジスタＮ１のソースに印加される電圧）が３Ｖを超えることがない。
【００４３】
したがって、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２は、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。すなわち、第１のＮ型トランジスタＮ１、および第２のＮ型トランジスタＮ２は、必用な耐圧を入力電圧以下に抑えられる
また、第２のＰ型トランジスタＰ２のドレインの電圧（図３におけるｅ１点の電圧）は、図４（Ｆ）に示すように、最大で４Ｖに達する。しかし、第３のＮ型トランジスタＮ３は、第１のＮ型トランジスタＮ１と同様にゲートに３Ｖを印加しているので、この第３のＮ型トランジスタＮ３のソース電圧（図５に示すｅ２点の電圧）は、図４（Ｇ）に示すように、最大で２．４Ｖ程度に抑えられる。したがって、第３のＮ型トランジスタＮ３、および第４のＮ型トランジスタＮ４も、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。
【００４４】
さらに、第４のＮ型トランジスタのソースにクランプ電圧Ｖｐを印加しているので、第２のＰ型トランジスタＰ２においても、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。
【００４５】
このように、この実施形態の昇圧回路によれば、使用する全てのトランジスタの耐圧が、入力電圧以下に抑えられるので、形成面積の増大や、製造工程の煩雑化等といった不都合が防止できる。
【００４６】
なお、クランプ電圧Ｖｐは、出力端子ｆに得る電圧に応じて設定すればよい。また、このクランプ電圧Ｖｐに応じて、Ｖａを定めればよい。
【００４７】
次に、この発明の実施形態にかかる降圧回路について説明する。図５は、この発明の実施形態である降圧回路を示す図である。この降圧回路は、入力電圧を降圧して出力する半導体集積回路である。この降圧回路は、この昇圧回路は、０〜３Ｖでスイングさせたクロック信号を入力端子ａに入力し、これを−１Ｖに降圧して出力端子ｆに出力する回路である。
【００４８】
この降圧回路も、上述した昇圧回路と同様に、クロック回路１と、チャージ回路２と、クランプ回路３と、整流回路４と、負荷回路５と、を備えている。クロック回路１、チャージ回路２、および負荷回路５は、上述した昇圧回路と同じである。
【００４９】
クランプ回路３は、コンデンサＣｐの他方の端子の最高電圧（以下、クランプ電圧と言う。）をＶｐ（ここでは、２Ｖ）にクランプする。このクランプ回路３は、第１のＰ型トランジスタＰ１１、および第２のＰ型トランジスタＰ１２で構成している。第１のＰ型トランジスタＰ１１は、ドレインをコンデンサＣｐの他方の端子に接続している。また、第１のＰ型トランジスタＰ１１のソースと、第２のＰ型トランジスタＰ１２のドレインと、を接続している。第２のＰ型トランジスタＰ１２のソースは、クランプ電圧Ｖｐに接続している。このクランプ電圧が、この発明で言う第１の電圧に相当する。また、第１のＰ型トランジスタＰ１１のゲートには、クランプ電圧Ｖｐよりも低い電圧Ｖａ（ここでは、０Ｖ）に接続している。このＶａが、この発明で言う第２の電圧に相当する。第１のＰ型トランジスタＰ１１のゲートに印加する電圧は、この第１のＰ型トランジスタＰ１１のドレインに印加される電圧が最大になったときのソースドレイン間、ゲートドレイン間、およびゲートソース間の電位差、およびソース電圧が入力電圧以下になる大きさであればよい。また、第２のＰ型トランジスタＰ１２のゲートは、クロック回路１のインバータＩＮＶ１の出力端子に接続している。すなわち、第２のＰ型トランジスタＰ１２のゲートには、入力端子ａに入力されるクロック信号を反転したクロック信号が与えられる。
【００５０】
整流回路４は、チャージ回路２のコンデンサＣｐに蓄えられた電荷を、負荷回路５のコンデンサＣＬにチャージするとともに、このコンデンサＣＬにチャージした電荷がコンデンサＣｐ側に引き抜かれる逆流を阻止する第１のＮ型トランジスタＮ１１を有する。この第１のＮ型トランジスタＮ１１は、ドレインをチャージ回路のコンデンサＣｐに接続し、ソースを出力端子ｆに接続している。
【００５１】
また、整流回路４は、第１のＮ型トランジスタＮ１１をオン／オフするオン／オフ回路４ａを有している。このオン／オフ回路４ａは、第２のＮ型トランジスタＮ１２と、第３のＰ型トランジスタＰ１３と、第４のＰ型トランジスタＰ１４とで構成している。第２のＮ型トランジスタＮ１２は、ドレインを第１のＮ型トランジスタＮ１１のゲートに接続し、ソースを第１のＮ型トランジスタＮ１１のソース（出力端子ｆ）に接続している。また、第２のＮ型トランジスタＮ１２は、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、第２のＮ型トランジスタＮ１２のゲートには、入力端子ａに入力されるクロック信号が与えられる。また、第３のＰ型トランジスタＰ１３は、ドレインを第１のＮ型トランジスタＮ１１のゲート、および第２のＮ型トランジスタＮ２のドレインに接続している。また、第３のＰ型トランジスタＰ１３は、ソースを第４のＰ型トランジスタＰ１４のドレインに接続している。第４のＰ型トランジスタＰ１４のソースは、クランプ電圧Ｖｐに接続している。そして、第３のＰ型トランジスタＰ１３のゲートには、上述した第１のＰ型トランジスタＰ１１と同様にクランプ電圧Ｖｐよりも高いＶａに接続している。また、第４のＰ型トランジスタＰ１４のゲートは、クロック回路１のインバータＩＮＶ２の出力端子に接続している。すなわち、第２のＰ型トランジスタＰ１２のゲートには、入力端子ａに入力されるクロック信号が与えられる。
【００５２】
上記の説明から明らかなように、この降圧回路は、上述した昇圧回路における第１〜第４のＮ型トランジスタＮ１〜Ｎ４を、それぞれ第１〜第４のＰ型トランジスタＰ１１〜Ｐ１４に置き換えるとともに、第１、および第２のＰ型トランジスタＰ１、Ｐ２を、それぞれ第１、および第２のＮ型トランジスタＮ１１、Ｎ１２に置き換えた構成である。また、クランプ電圧Ｖｐを２Ｖとし、Ｖａを０Ｖにした構成である。
【００５３】
次に、この降圧回路の動作について説明する。
【００５４】
入力端子ａには、図６（Ａ）に示す、０〜３Ｖでスイングするクロック信号が入力される。また、クロック回路１の出力端子であるインバータＩＮＶ２の出力（図中に示すｃ点）も、この図６（Ａ）に示すクロック信号になる。クロック回路１のインバータＩＮＶ１の出力（図３におけるｂ点）は、図６（Ｂ）に示すように、入力されているクロック信号を反転させたクロック信号になる。
【００５５】
整流回路４の第１のＮ型トランジスタＮ１１は、チャージ回路２のコンデンサＣｐの一方の端子に入力されるクロック信号がハイレベルになったときにオンし、このクロック信号がローレベルになったときにオフする。第１のＮ型トランジスタＮ１１がオンすることによって、コンデンサＣｐと、コンデンサＣＬとが電気的に接続される。また、コンデンサＣｐの他方の端子の最低電圧は、クランプ回路３によって最高電圧がＶｐ（＝２Ｖ）にクランプされている。したがって、コンデンサＣｐの他方の端子電圧（図５におけるｄ１点の電圧）は、図６（Ｃ）に示すように、負荷回路５のコンデンサＣＬに蓄えられている電荷量が上昇するにしたがってスイング幅が大きくなる。このスイング幅は、最終的に３Ｖ（−１Ｖ〜２Ｖ）に達する。
【００５６】
また、負荷回路５のコンデンサＣＬに蓄えられる電荷は、徐々に上昇していくので、出力端子ｆの電圧は、図６（Ｅ）に示すように下降して行き、最終的に−１Ｖに達する。このように、この昇圧回路では、０〜３Ｖでスイングするクロック信号を入力とし、−１Ｖの出力を得ることができる。
【００５７】
ここで、クランプ回路３の第１のＰ型トランジスタＰ１１のドレインに印加される電圧は、図６（Ｃ）に示したように、−１Ｖに達するが、第１のＰ型トランジスタＰ１１のソース（すなわち、第２のＰ型トランジスタＰ１２のドレイン）に印加される電圧（図５中に示すｄ２点の電圧）は、ゲート−ソース間の閾値電圧を考慮すると、図６（Ｄ）に示すように変化し、最大でも１．４Ｖ程度になる。したがって、第１のＰ型トランジスタＰ１１、および第２のＰ型トランジスタＰ１２は、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。すなわち、第１のＰ型トランジスタＰ１１、および第２のＰ型トランジスタＰ１２は、必用な耐圧を入力電圧以下に抑えられる。
【００５８】
また、第２のＮ型トランジスタＮ１２のドレインの電圧（図５に示すｅ１点の電圧）は、図６（Ｆ）に示すように、−１Ｖに達するが、第４のＰ型トランジスタＰ１４のドレインに印加される電圧（図５に示すｅ２点の電圧）は、ゲート−ソース間の閾値電圧を考慮すると、図６（Ｇ）に示すように、最大で１．４Ｖ程度になる。したがって、第３のＰ型トランジスタＰ１３、および第４のＰ型トランジスタＰ１４は、ソースドレイン間、ゲートドレイン間、およびゲートソース間のいずれにおいても、入力電圧である３Ｖを超える電位差が生じることはない。
【００５９】
このように、この実施形態の降圧回路によれば、使用する全てのトランジスタの耐圧が、入力電圧以下に抑えられるので、形成面積の増大や、製造工程の煩雑化等といった不都合が防止できる。
【００６０】
なお、クランプ電圧Ｖｐは、出力端子ｆに得る電圧に応じて設定すればよい。また、このクランプ電圧Ｖｐに応じて、Ｖａを定めればよい。
【図面の簡単な説明】
【００６１】
【図１】従来の昇圧回路を示す図である。
【図２】従来の昇圧回路における各点の電圧変化を示す図である。
【図３】この発明の実施形態である昇圧回路を示す図である。
【図４】この発明の実施形態である昇圧回路における各点の電圧変化を示す図である。
【図５】この発明の実施形態である降圧回路を示す図である。
【図６】この発明の実施形態である降圧回路における各点の電圧変化を示す図である。
【符号の説明】
【００６２】
１−クロック回路
２−チャージ回路
３−クランプ回路
４−整流回路
４ａ−オン／オフ回路
５−負荷回路
【特許請求の範囲】
【請求項１】
一方の端子が、クロック信号を出力するクロック端子に接続されたコンデンサと、
前記コンデンサの他方の端子に接続された整流回路と、
前記コンデンサの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路と、を備え、
前記クランプ回路は、第１のＮ型トランジスタ、および第２のＮ型トランジスタを有し、
前記第１のＮ型トランジスタは、ドレインを前記コンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタのドレインに接続し、さらに、ゲートを前記第１の電圧よりも高い第２の電圧に接続しており、
前記第２のＮ型トランジスタは、ソースを前記第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続した、
昇圧回路。
【請求項２】
前記整流回路は、
ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＰ型トランジスタと、
前記第１のＰ型トランジスタを、前記クロック信号に同期させてオン／オフするオン／オフ回路と、を有する、
請求項１に記載の昇圧回路。
【請求項３】
前記オン／オフ回路は、
ドレインを前記第１のＰ型トランジスタのゲートに接続し、ソースを前記第１のＰ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＰ型トランジスタと、
ドレインを前記第１のＰ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＮ型トランジスタと、
ドレインを前記第３のＮ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＮ型トランジスタと、を有する、
請求項２に記載の昇圧回路。
【請求項４】
一方の端子が、クロック信号を出力するクロック端子に接続されたコンデンサと、
前記コンデンサの他方の端子に接続された整流回路と、
前記コンデンサの他方の端子の最高電圧を第１の電圧にクランプするクランプ回路と、を備え、
前記クランプ回路は、第１のＰ型トランジスタ、および第２のＰ型トランジスタを有し、
前記第１のＰ型トランジスタは、ドレインを前記コンデンサの他方の端子に接続し、ソースを前記第２のＰ型トランジスタのドレインに接続し、さらに、ゲートを前記第１の電圧よりも低い第２の電圧に接続しており、
前記第２のＰ型トランジスタは、ソースを前記第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続した、
降圧回路。
【請求項５】
前記整流回路は、
ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＮ型トランジスタと、
前記第１のＮ型トランジスタを、前記クロック信号に同期させてオン／オフするオン／オフ回路と、を有する、
請求項４に記載の降圧回路。
【請求項６】
前記オン／オフ回路は、
ドレインを前記第１のＮ型トランジスタのゲートに接続し、ソースを前記第１のＮ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＮ型トランジスタと、
ドレインを前記第１のＮ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＰ型トランジスタと、
ドレインを前記第３のＰ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＰ型トランジスタと、を有する、
請求項５に記載の降圧回路。
【請求項１】
一方の端子が、クロック信号を出力するクロック端子に接続されたコンデンサと、
前記コンデンサの他方の端子に接続された整流回路と、
前記コンデンサの他方の端子の最低電圧を第１の電圧にクランプするクランプ回路と、を備え、
前記クランプ回路は、第１のＮ型トランジスタ、および第２のＮ型トランジスタを有し、
前記第１のＮ型トランジスタは、ドレインを前記コンデンサの他方の端子に接続し、ソースを前記第２のＮ型トランジスタのドレインに接続し、さらに、ゲートを前記第１の電圧よりも高い第２の電圧に接続しており、
前記第２のＮ型トランジスタは、ソースを前記第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続した、
昇圧回路。
【請求項２】
前記整流回路は、
ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＰ型トランジスタと、
前記第１のＰ型トランジスタを、前記クロック信号に同期させてオン／オフするオン／オフ回路と、を有する、
請求項１に記載の昇圧回路。
【請求項３】
前記オン／オフ回路は、
ドレインを前記第１のＰ型トランジスタのゲートに接続し、ソースを前記第１のＰ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＰ型トランジスタと、
ドレインを前記第１のＰ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＮ型トランジスタと、
ドレインを前記第３のＮ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＮ型トランジスタと、を有する、
請求項２に記載の昇圧回路。
【請求項４】
一方の端子が、クロック信号を出力するクロック端子に接続されたコンデンサと、
前記コンデンサの他方の端子に接続された整流回路と、
前記コンデンサの他方の端子の最高電圧を第１の電圧にクランプするクランプ回路と、を備え、
前記クランプ回路は、第１のＰ型トランジスタ、および第２のＰ型トランジスタを有し、
前記第１のＰ型トランジスタは、ドレインを前記コンデンサの他方の端子に接続し、ソースを前記第２のＰ型トランジスタのドレインに接続し、さらに、ゲートを前記第１の電圧よりも低い第２の電圧に接続しており、
前記第２のＰ型トランジスタは、ソースを前記第１の電圧に接続し、ゲートを前記クロック信号の反転信号を出力する反転信号端子に接続した、
降圧回路。
【請求項５】
前記整流回路は、
ドレインを前記コンデンサの他方の端子に接続し、ソースを負荷が接続される負荷端子に接続した第１のＮ型トランジスタと、
前記第１のＮ型トランジスタを、前記クロック信号に同期させてオン／オフするオン／オフ回路と、を有する、
請求項４に記載の降圧回路。
【請求項６】
前記オン／オフ回路は、
ドレインを前記第１のＮ型トランジスタのゲートに接続し、ソースを前記第１のＮ型トランジスタのソースに接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第２のＮ型トランジスタと、
ドレインを前記第１のＮ型トランジスタのゲートに接続し、ゲートを前記第２の電圧に接続した第３のＰ型トランジスタと、
ドレインを前記第３のＰ型トランジスタのソースに接続し、ソースを前記第１の電圧に接続し、さらにゲートを前記クロック信号を出力するクロック信号端子に接続した第４のＰ型トランジスタと、を有する、
請求項５に記載の降圧回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−８８０３０（Ｐ２０１０−８８０３０Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５７３９１（Ｐ２００８−２５７３９１）
【出願日】平成２０年１０月２日（２００８．１０．２）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年１０月２日（２００８．１０．２）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
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