異なる厚さの領域を有する少なくとも１つの活性部を備える構造を製造する方法
【課題】異なる厚さを有する少なくとも２つの領域を備える活性部を備え、これらの領域の少なくとも一つが単結晶半導体材料からなる構造を製造する、コストを減少させ欠点を有しない方法を提案すること。
【解決手段】第１の基板と異なる厚さの第１及び第２の懸架領域を備える活性部を備える構造を製造する方法であって、前記方法は、以下の、ａ）第１の基板の前面を加工して第１の基板よりも薄い第１の厚さの少なくとも１つの第１の懸架領域の水平方向の輪郭を画定し、ｂ）懸架領域下部の第１の懸架領域のエッチング停止層を形成し、これが第１の懸架領域下部に配置された半導体材料を除去する段階に先立って行われ、ｃ）第１の基板の前面上に犠牲層を形成し、ｄ）第１の基板の背面から加工して犠牲層をリリースし、少なくとも１つの第２の懸架領域を形成し、第１の懸架領域の停止層に到達させ、ｅ）第１及び第２の懸架領域をリリースする段階を備える。
【解決手段】第１の基板と異なる厚さの第１及び第２の懸架領域を備える活性部を備える構造を製造する方法であって、前記方法は、以下の、ａ）第１の基板の前面を加工して第１の基板よりも薄い第１の厚さの少なくとも１つの第１の懸架領域の水平方向の輪郭を画定し、ｂ）懸架領域下部の第１の懸架領域のエッチング停止層を形成し、これが第１の懸架領域下部に配置された半導体材料を除去する段階に先立って行われ、ｃ）第１の基板の前面上に犠牲層を形成し、ｄ）第１の基板の背面から加工して犠牲層をリリースし、少なくとも１つの第２の懸架領域を形成し、第１の懸架領域の停止層に到達させ、ｅ）第１及び第２の懸架領域をリリースする段階を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる厚さの領域を有する少なくとも一つの活性部を備える構造を製造する方法に関する。この構造は、例えばセンサやアクチュエータを製造する、ＭＥＭＳ（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ：微小電気機械システム）及び／またはＮＥＭＳ（ｎａｎｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ：ナノ電気機械システム）の製造において実装されうる。
【背景技術】
【０００２】
ＭＥＭＳセンサ及びＮＥＭＳセンサは、固定部と、固定部に対して懸架された少なくとも１つの部分を備え、「活性部」として知られる懸架された部分は、機械的、電気的、磁気的動作などのような外部の動作の効果の下、運動し及び／または変形することができる。
【０００３】
固定部に対する可動部の運動及び／または変形によって、例えば加速度計の場合には加速度を、ジャイロメータの場合にはコリオリ力を判別することができる。可動部の運動は、例えばひずみ計によって測定される。
【０００４】
非特許文献１には、平面状に加速度計を形成するＭＥＭＳ構造及びＮＥＭＳ構造が記載されている。この構造は、２つの離隔された活性な厚さから形成された活性部を備える。ひずみ計を形成するＮＥＭＳ部分は、活性な厚さの１つを備え、振動錘を形成するＭＥＭＳ部分は、２つの活性な厚さを備える。
【０００５】
そのような活性部を製造する方法は、製造コストの高いＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型基板から実施される。加えて、厚いエピタキシャル成長の段階が実施され、そのような段階は一般に長く、コストを要する。ひずみゲージは、ＳＯＩ基板から形成され、振動錘はＳＯＩ基板及び厚いエピタキシーによって形成された層から形成される。
【０００６】
さらには、活性部を画定する段階が、その上に部分的に半導体の成長を行う酸化物層を実施する。しかしながら、酸化物層上の成長によって形成された層は、２つの厚さの間の界面領域で単結晶ではなく、酸化物層によって保護された。
【０００７】
この「多結晶」領域は、構造中に欠陥を生成する可能性がある。
【０００８】
加えて、成長が単結晶シリコン上で実施される領域と、成長が例えば２つの厚さの界面を形成する酸化物層上で実施される領域との間で、成長速度が異なる。この成長速度の違いが、最終的な構造において厚さのかなりの不均一さにつながりうる。
【０００９】
単結晶層内に多結晶領域が存在すること及び厚さの不均一性によるこの構造の不均一性の問題は、全て、３つ以上の分離された層または大きな表面の２つの層の間の界面領域を利用したい場合にはより問題となる。
【００１０】
ＳＯＩ基板を使用しないＭＥＭＳ及び／またはＮＥＭＳを製造する方法が存在する。
【００１１】
例えば、特許文献１は、局所的な領域において多孔性とされたシリコン基板を用い、ＭＥＭＳのメンブレンは、多孔性領域上にエピタキシーによって形成される。
【００１２】
そのような方法は、得られる構造がＭＥＭＳの活性部の電気的な絶縁を有しないという欠点を有する。さらには、厚いエピタキシーも必要である。
【００１３】
ＳＣＲＥＡＭと呼ばれる、「Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ Ｒｅａｃｔｉｖｅ Ｅｔｃｈ ａｎｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ：単結晶反応性エッチ及びメタライゼーション」という別の方法は、ＭＥＭＳ部を製造するために通常の基板を使用し、犠牲層として基板の埋め込み部を用いる。基板内のＭＥＭＳ構造をエッチングしたのち、熱酸化の段階及び酸化物層のエッチングの段階が行われる。次いで、この構造はエッチングによってＭＥＭＳ部分がリリースされ、最後に構造のメタライゼーションが実施される。この方法は、製造コストを低減するが、いくつかの欠点を有する。
【００１４】
構造は、絶縁アンカリングを有しない。
【００１５】
そのためこれは、電気的に絶縁し、表面上にメタライズされた酸化ＭＥＭＳ構造を有することを前提とする。リリースされた構造上に熱酸化及び金属が存在することにより、このことはＭＥＭＳ上の顕著な機械的ひずみを発生させる。このひずみは、例えば、温度ドリフトを発生させる可能性があるなど、最終的な構成要素に非常に不利益をもたらしうる。さらには、この酸化物及び金属の単結晶シリコン上への追加は、例えば共振器の場合、クオリティファクタが低下するなど、機械的な構成要素の特性の低下をもたらす。加えて、構造リリース後に行うメタライゼーションは、成膜の間、機械的マスキングの使用を必要とする。このような方法は、産業的に適用が困難であるだけでなく、パターンの解像度が非常に悪くなる。
【００１６】
この方法では、異なる厚さを有して重なった２つの活性単結晶層を得ることができない。
【００１７】
最後に、ＭＥＭＳ構造は、シリコンの異方性エッチングの間、酸化物マスクの下部がエッチングされるため、これらの画定が不十分である。
【００１８】
最後に、「Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ：シリコンオンナッシング」である「ＳＯＮ」と称される方法が存在し、その方法は、標準的なシリコン基板上にＳｉＧｅ層を成長させる段階及びこのＳｉＧｅ層上に単結晶シリコン層を成長させる段階から構成される。この方法は例えば非特許文献２に記載されている。ＭＥＭＳ／ＮＥＭＳ部品は、このシリコン層の上に形成され、ＳｉＧｅは犠牲層として働く。機械的構造をリリースするために、単結晶シリコンに対して選択的なＣＦ４に基づくＳｉＧｅのドライエッチングが用いられる。
【００１９】
この方法は、製造コストを低減させるが、いくつかの欠点もまた有する。ＳｉＧｅの異方性エッチングはシリコンに対してあまり選択性が良くない。そのため、この方法は、細いパターン、典型的には１μｍよりも小さなパターンのリリースに限定される。
【００２０】
ＳｉＧｅ上にエピタキシー成長されたシリコンの厚さは一般に数百ナノメートルに限定される。実際に、厚いシリコンを得たい場合、転位が現れる危険性がある。
【００２１】
ＳｉＧｅは半導体であるため、ＭＥＭＳ／ＮＥＭＳ上に電気的に絶縁された領域を有するためには、絶縁層が、電気的に絶縁されなければならない領域に提供されなければならない。前述の絶縁層上のエピタキシー成長したシリコン層は、このとき多結晶となり、単結晶にはならない。これらの領域は材料が応力の影響を特に受けるアンカリング領域に対応するため、このことは、特に構造の機械的強度に対して弊害となりうる。さらには、前述のアンカリング領域に単結晶ではなく多結晶材料を有するという事実は、共振構造の場合にクオリティファクタの低下をもたらし、または機械的ひずみに対してより脆弱になる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】米国特許第７４９４８３９号明細書
【非特許文献】
【００２３】
【非特許文献１】Ｐｈ． Ｒｏｂｅｒｔ， Ｖ． Ｎｇｕｙｅｎ， Ｓ． Ｈｅｎｔｚ， Ｌ． Ｄｕｒａｆｆｏｕｒｇ， Ｇ． Ｊｏｕｒｄａｎ， Ｊ． Ａｒｃａｍｏｎｅ， Ｓ． Ｈａｒｒｉｓｓｏｎ， Ｍ＆ＮＥＭＳ： Ａ ｎｅｗ ａｐｐｒｏａｃｈ ｆｏｒ ｕｌｔｒａ−ｌｏｗ ｃｏｓｔ ３Ｄ ｉｎｅｒｔｉａｌ ｓｅｎｓｏｒ， ＩＥＥＥ ＳＥＮＳＯＲＳ ２００９ Ｃｏｎｆｅｒｅｎｃｅ ２５−２８ Ｏｃｔｏｂｅｒ ２００９ Ｃｈｒｉｓｔｃｈｕｒｃｈ Ｎｅｗ Ｚｅａｌａｎｄ， （２００９）
【非特許文献２】“Ｌａｔｅｒａｌ ＭＯＳＦＥＴ ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ｍｏｖａｂｌｅ ｇａｔｅ ｆｏｒ ＮＥＭＳ ｄｅｖｉｃｅｓ ｃｏｍｐａｔｉｂｌｅ ｗｉｔｈ ‘Ｉｎ−ＩＣ’ ｉｎｔｅｇｒａｔｉｏｎ”， Ｅ Ｏｌｌｉｂｅｒ１， ＆ Ａｌ． ／ ＩＥＥＥ−ＮＥＭＳ ２００７ Ｃｏｎｆｅｒｅｎｃｅ
【発明の概要】
【発明が解決しようとする課題】
【００２４】
従って、本発明の目的は、異なる厚さを有する少なくとも２つの領域を備える活性部を備え、これらの領域の少なくとも一つが単結晶半導体材料からなる構造を製造する方法であって、コストを減少させ前述の欠点を有しない方法を提案することである。
【課題を解決するための手段】
【００２５】
本発明の目的は、いくつかの厚さを有する活性部で提供される構造を製造する方法によって達成され、前記方法は、単結晶半導体材料の層の少なくとも前面上に形成された第１の基板から、前記前面上の前記層の第１の厚さの第１の懸架領域の輪郭を加工する段階、前記第１の懸架領域と前記第１の基板の背面との間にエッチング停止層を形成する段階、犠牲材料を成膜する段階、前記第１の基板の前記背面から加工を行って第２の厚さの第２の懸架領域を形成する段階及び前記犠牲材料の除去によって前記第１及び第２の懸架領域をリリースする段階を備える。
【００２６】
本発明によれば、ＳＯＩ基板を用いないため、そのような構造の製造コストはＳＯＩ基板を用いる方法と比較して低減される。
【００２７】
さらには、本方法は、厚いエピタキシーを必要とせず、製造コスト及びその結果の時間を節約することとなる。さらに、厚さの不均一性が低減されるため、厚さの差を形成するために重要な化学的機械的研磨の段階を必要としない。
【００２８】
例えば電極、ＭＥＭＳ層に接続されたグランド面または接着防止部を形成するために犠牲層を機能化することができる。
【００２９】
本発明によれば、３次元でＣＭＯＳの統合を実施することもできる。
【００３０】
そのため、本発明の対象は、単結晶半導体材料からなる前面と称する第１の表面及び前記第１の面と対向する背面と称する第２の表面を備える第１の基板とは異なる厚さを有する少なくとも１つの第１の懸架領域及び第２の懸架領域を備える活性部を備える構造を製造する方法であり、前記方法は、以下の段階、ａ）前記第１の基板の前記前面を加工して、前記第１の基板の厚さよりも薄い第１の厚さに従う単結晶半導体材料からなる少なくとも１つの第１の懸架領域の水平方向の輪郭を画定し、前記水平方向の輪郭をパシベートする段階、ｂ）前記第１の懸架領域と前記背面との間に前記第１の懸架領域のエッチング停止層を形成する段階、ｃ）前記第１の基板の前記前面上に、前記第１の基板の半導体材料に対して選択的にエッチングする犠牲材料を形成する段階、ｄ）前記第１の基板の前記背面から、前記犠牲層の特定の領域をリリースするまで加工して少なくとも１つの第２の懸架領域を形成し、前記第１の懸架領域の停止層に到達することを可能にする段階、ｅ）前記第１及び第２の懸架領域をリリースする段階を備える。
【００３１】
全体的に単結晶半導体材料からなるこの場合には、前記第１の基板は、固体（またはバルク）でありうる。変形例において、それは多層であってもよく、その場合、少なくとも、１つの表面が前記基板の前記前面に対応する層が、単結晶半導体材料からなる。
【００３２】
前記第２の懸架領域を形成することを可能とするように加工し、前記停止層に到達するように加工する段階ｄ）は、同時加工によってまたは逐次的な加工によって得られてもよい。
【００３３】
前記水平方向の輪郭のパシベーションは、例えば前記輪郭上へのパシベーション層の成膜または前記輪郭の熱酸化によって実施される。
【００３４】
特に有利には、前記第１の基板の前記背面は単結晶半導体材料であり、前記第２の懸架領域は単結晶半導体材料からなる。
【００３５】
第１の実施形態において、段階ａ）と段階ｂ）との間に、異方性エッチングの段階を実施し、前記第１の懸架領域と前記背面との間に位置する半導体材料の一部を除去し、停止層を受け入れるためのキャビティをリリースする。前記半導体材料は多結晶でもよいが、好ましくは単結晶である。
【００３６】
第２の実施形態において、段階ｂ）の際に、前記停止層が、前記第１の懸架領域と前記背面との間に位置する半導体材料の一部を転換することによって熱酸化によって形成され、前記停止層を形成する。
【００３７】
前記停止層は、熱酸化によって及び／または酸化物の成膜によって形成されてもよい。
【００３８】
例えば、停止層は、０．１μｍと２μｍの間の厚さを有する。
【００３９】
前記犠牲層の形成は、酸化物の成膜によって実施されてもよい。
【００４０】
一実施形態の例において、段階ｂ）及び段階ｃ）は結合される。
【００４１】
段階ｄ）は、深掘り反応性イオンエッチング型のエッチングによって実施されてもよい。
【００４２】
段階ｅ）の前記リリースは、例えばフッ酸によって実施されてもよい。
【００４３】
前記第１の基板は、単結晶シリコンの層によって覆われた単結晶ＳｉＧｅの層の積層を備えてもよく、前記前面は単結晶シリコンからなり、段階ａ）は、前記第１の懸架領域が単結晶シリコンの層及び単結晶ＳｉＧｅの層を備えるようにする。
【００４４】
有利には、段階ｂ）に先立って、少なくとも前記懸架領域の前記ＳｉＧｅ層が除去される。
【００４５】
段階ｃ）と段階ｄ）の前との間に、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｃ’）を備える方法が提供されてもよい。このとき、前記方法は、段階ｃ’）に先立って、前記第２の基板の構造を形成する段階を備えてもよい。
【００４６】
前記構造を形成する段階の間、前記第２の基板の前面はエッチングされて前記第２の懸架領域のためのパターンを形成し、前記第２の基板の接合の段階において接合層を形成することを意図された層の前記構造を形成された表面上に成膜が実施される。前記パターンは、例えば機械的停止部を形成することを意図される。
【００４７】
前記第１及び第２の基板の接合は、例えば直接接合または共晶接合によって得られる。
【００４８】
前記方法は、段階ｃ）の後に、前記犠牲層の構造を形成する段階及び／または前記犠牲層上に１つまたは複数の中間層を成膜する段階を備えてもよく、前記中間層の構造を形成することができる。
【００４９】
例えば、前記犠牲層及び前記中間層の構造の形成は、リソグラフィ並びにそれぞれ前記基板上で停止する前記犠牲層のエッチング及び前記犠牲層上で停止する前記中間層のエッチングによって実施される。
【００５０】
酸化物層の成膜の段階が、前記構造が形成された犠牲層及び／または前記中間層上に提供されてもよく、前記酸化物層が前記接合に寄与するように前記酸化物層の平坦化の段階が実施される。
【００５１】
前記第１の基板が、段階ａ）の前に構造を形成されることもまた可能である。
【００５２】
段階ａ）からｂ）は、３つ以上の層を有する活性部を形成するように繰り返されてもよい。
【００５３】
前記第１の基板の前記前面の半導体材料は、有利には単結晶シリコンから形成される。
【００５４】
本発明に従う方法によって、例えば微小電気機械構造及び／またはナノ電気機械構造の製造が、センサ及び／またはアクチュエータの製造を可能とする。
【００５５】
前記センサは、基板上に懸架された少なくとも１つの変形可能なメンブレンを備える圧力センサであってもよく、前記メンブレンの表面の１つは、測定される圧力に従うことを意図され、前記メンブレンの変形を検出する手段は、少なくとも１つのひずみゲージによって形成され、前記ゲージは、前記第１の懸架領域によって形成され、前記検出する手段は、前記基板から形成され、前記メンブレンの変形を前記検出する手段に伝達する手段を備え、前記伝達する手段は、前記基板上で、前記メンブレンの平面に対してほぼ平行な軸の周りに回転するように連結され、前記メンブレンと少なくとも部分的に統合されて前記検出する手段に、前記メンブレンの変形からの変形またはひずみを増幅して伝達する長手方向の腕を備え、前記長手方向の腕は、前記第２の懸架領域によって形成され、前記伝達する手段は、前記基板から形成される。
【００５６】
本発明は、以下の説明および添付された図面を参照することによって、より良く理解されるであろう。
【図面の簡単な説明】
【００５７】
【図１Ａ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｂ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｃ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｄ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｅ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｆ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｇ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｈ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｉ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｊ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図２Ａ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｂ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｃ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｄ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｅ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図３Ａ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｂ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｃ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｄ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｅ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図４Ａ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｂ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｃ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｄ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｅ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図５Ａ】第１または第２の実施形態に従う方法の変形例を実施する第１の段階を示す概略図であり、第１の基板が予め加工されている。
【図５Ｂ】第１または第２の実施形態に従う方法の変形例を実施する第１の段階を示す概略図であり、第１の基板が予め加工されている。
【図５Ｃ】第１または第２の実施形態に従う方法の変形例を実施する第１の段階を示す概略図であり、第１の基板が予め加工されている。
【図６Ａ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、第２の基板が予め加工されている。
【図６Ｂ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、第２の基板が予め加工されている。
【図７Ａ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｂ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｃ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｄ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｅ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図８】図８Ａは、本発明に従う方法を用いて製造されることができる圧力センサの上面図であり、図８Ｂは、本発明に従う方法を用いて製造されることができる圧力センサの長手方向断面図である。
【発明を実施するための形態】
【００５８】
本発明において、ＭＥＭＳ及び／またはＮＥＭＳ構造の「活性部」は、懸架された部分であって、外部の動作（機械的、電気的、磁気的など）の効果の下で運動及び／または変形することが可能な部分を示している。「第１の懸架領域」として示される領域は、ＭＥＭＳ及びＮＥＭＳ構造のＮＥＭＳ部を形成するものであってよく、「第２の懸架領域」として示される領域は、ＭＥＭＳ及びＮＥＭＳ構造のＭＥＭＳ部を形成するものであってよい。
【００５９】
以下の説明において、簡潔化の理由のために、シリコンの例が半導体材料として用いられることとなる。その他どのような半導体材料の使用も、本発明の範囲を逸脱するものではないことに注意すべきである。
【００６０】
説明される方法において、簡潔化の理由のために第１の懸架領域及び第２の懸架領域のみが形成されているが、本発明に従う方法は、１つまたは複数の第１の懸架領域及び１つまたは複数の第２の懸架領域を形成することも可能である。
【００６１】
図１Ａから１Ｊには、異なる厚さの領域で提供される活性部を備える構造の本発明に従う製造方法の第１の実施形態の例の各段階が示されている。
【００６２】
第１の実施形態に従う方法は、第１のバルク型シリコン基板からの以下の主要な段階を備える。
【００６３】
ａ１）第１の基板の前面を加工して第１の厚さに従う第１の懸架領域を画定する。
【００６４】
ｂ１）前述の懸架領域と背面との間に第１の懸架領域のエッチング停止層を形成する。このことを行うために、第１の懸架領域下に配置された半導体材料を除去し、第１の懸架領域の周囲及び下部にキャビティを形成する段階を先立って行う。
【００６５】
ｃ１）シリコンに対して、そしてより一般的には第１の基板の半導体材料に対して選択的にエッチングする犠牲層を成膜する。
【００６６】
ｄ１）第１の基板の背面から前述の犠牲層の特定の領域をリリースするまで加工を行い、少なくとも１つの第２の懸架領域を形成及び／または第１の懸架領域の停止層に到達できるようにする。
【００６７】
ｅ１）第１及び第２の懸架領域をリリースする。
【００６８】
有利な方法では、段階ｃ１）とｄ１）との間に、第１の基板の前面上に支持部を移設または成膜するために、段階ｃ１’）が提供される。
【００６９】
この方法の段階ａ１）からｅ１）は、ここで詳細に説明される。
【００７０】
図１Ａから１Ｊに示された例において、この方法は、単結晶シリコンからなる第１の基板２を用いる。第１の基板２は、前面４及び背面６を備える。
【００７１】
第１の段階ａ１）において、酸化物層８、例えばＳｉＯ２の成膜は、基板２の前面４上に、約０．６μｍの厚さで行われる。
【００７２】
次いでリソグラフィの段階が、層６上で、例えば第１の懸架領域９を形成するために、第１の懸架領域を画定する樹脂層の成膜によって行われる。例えば、例えば０．２μｍから１μｍの間である幅、例えば０．２μｍから１μｍの間である厚さ及び５μｍから１００μｍの間である長さの（懸架ビーム型の）ゲージを製造することが望ましい。
【００７３】
次いで、層８がエッチングされ、前面４のシリコン上で停止する。
【００７４】
示された例では、２つのキャビティ１０は、第１の懸架領域９の両側に形成される。
【００７５】
次いで、前面４は、０．４μｍから１μｍの間の深さまでエッチングされ、これは典型的には例えば０．１μｍから数μｍの深さのオーバーエッチングを有する望ましいゲージの厚さに対応する。これは例えば時間によって停止するエッチングを伴う。
【００７６】
層８は、例えば、化学的エッチングによってまたは反応性イオンエッチング（ＲＩＥ）によってエッチングされ、前面２は、ＲＩＥまたはＤＲＩＥ（ｄｅｅｐ ｒｅａｃｔｉｖｅ−ｉｏｎ ｅｔｃｈｉｎｇ、深掘り反応性イオンエッチング）によってエッチングされる。
【００７７】
最後に、樹脂層が除去される。
【００７８】
それによって得られる要素が、図１Ａに示される。
【００７９】
第２の段階ｂ１）において、図１Ａの図示におけるゲージ下部に位置したシリコンを排除することが求められる。
【００８０】
このことを行うために、第１の懸架領域の水平方向の端部または側部を保護できるように、例えば０．３μｍ程度の厚さの、形状に一致するパシベーション層１２の成膜が行われる。
【００８１】
この層の材料は、シリコンの異方性エッチングに対して選択的であるように選択され、このことは後述される。例えば数ナノメートル程度の厚さであるＳｉＯ２、窒化物またはＡＬＤ型（Ａｌ２Ｏ３、ＨｆＯ２）の成膜（「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、原子層成膜」）でありうる。パシベーション層１２は、キャビティ１０の底部及び端部の他に層８も覆う。
【００８２】
それによって得られる要素が、図１Ｂに示される。
【００８３】
次いで、パシベーション層１２のエッチングが行われて、キャビティ１０の底部のシリコンを露出する。好適には、キャビティの底部を確実にリリースできるように、エッチングは０．５μｍを超える深さで行われる。エッチングは例えば、酸化物層８上で停止する、時間によるエッチングである。
【００８４】
それによって得られる要素が、図１Ｃに示される。パシベーション層１２の部分１２．１のみが、キャビティの側部に残されている。
【００８５】
次いで、第１の実施形態に従って、異方性エッチングが行われて、第１の懸架領域をリリースする。これは、時間によるエッチングを伴う。例えば、これはＲＩＥまたは化学的エッチングを伴う。
【００８６】
次いで、第１の懸架領域の下部に位置するシリコン１３の部分がエッチングされる。パシベーション層の部分１２．１の存在のために、第１の懸架領域の側部は保護されている。それにもかかわらず、側部は懸架領域の下部から部分的に侵食されていることに注意すべきである。
【００８７】
それによって得られる要素が、図１Ｄに示される。このとき、キャビティ１４が、第１の懸架領域の下部及び周囲に形成される。
【００８８】
段階ｃ１）において、段階ｄ１）の間に第１の懸架領域をシリコンのエッチングから保護するために、層の成膜が行われる。この層は、停止層１５として示され、少なくともキャビティ１４の底部に形成される。
【００８９】
この成膜に先立って、好適には酸化物層８及びパシベーション部１２．１の除去が行われる。酸化物層８の除去は、ウェットエッチングまたはＲＩＥによって得られる。
【００９０】
停止層１５は、第１の懸架領域９を段階ｄ１）のエッチングから保護するのに十分な厚さを有し、それは例えば０．１μｍから１μｍの間である。
【００９１】
停止層１５の形成は、熱酸化の段階によって得られるものであってもよい。限られた厚さの酸化は、ゲージの材料をあまり消費することなく行われる。典型的には、酸化は５０ｎｍから２００ｎｍの厚さに渡って行われる。ゲージのエッチングの間における、このシリコンの消費は、ゲージの初期寸法（幅、深さ）の選択において考慮されうる。この酸化は、第１の懸架領域９の水平方向の側部の粗さを減少させ、ゲージの周囲全ての保護を確実に行えるという利点を有する。
【００９２】
代替的に、停止層１５は、ＳｉＯ２の成膜によって得られるものであってもよい。
【００９３】
ＳｉＯ２の成膜は、キャビティ１４を全体的にまたは部分的に充填するものであってもよい。
【００９４】
特に有利な変形例において、酸化物層の成膜に先立って、熱酸化が実施され、このことによって、確実に第１の懸架領域の下方の面が停止層で効果的に覆われる。
【００９５】
次いでまたは同時に、基板前面の犠牲層１６の成膜が行われる。層１６の材料は、ＭＥＭＳのエッチングの段階及びリリースの段階に関してシリコンに対して選択性を有する。犠牲層１６は、キャビティ１４の充填においてまたは次の段階において形成されてもよい。
【００９６】
犠牲層の厚さを制御することが求められる。例えば、これは１μｍ程度である。
【００９７】
もし、キャビティ１４が部分的にしか充填されないのであれば、前面のキャビティ１４に中空部が並んで現われるであろう。次いで、第２の基板との接合において接触が不完全となるが、この領域が続いてリリースされなければならないため、これはデバイスの動作に関して問題ではない。
【００９８】
それによって得られる要素が、図１Ｅに示される。
【００９９】
層１４の成膜後に得られる表面の形状又は粗さが極めて重要である場合には、酸化物層１６の平坦化の段階が行われてもよい。このような平坦化は例えば化学的機械的研磨によって行われる。
【０１００】
このような平坦化の段階は、キャビティ１４を完全に充填することが求められる場合に行われてもよく、そのとき、それによって形成される犠牲層は非常に厚さがあり得、犠牲層の薄化が行われる。
【０１０１】
代替的に、酸化物層８を残して犠牲層を形成し、少なくともキャビティ１４の底部に停止層１５を独自に形成すると考えてもよい。
【０１０２】
段階ｃ１’）において、第２の基板１８が層１６上に接合される。第２の基板１８は、例えば単結晶シリコン、ガラスなどからなる、またはＣＭＯＳあるいは事前処理されたバルク型のものであってもよい。次いで、この犠牲層１６は第１の基板２と第２の基板１８との間に配置される。
【０１０３】
図１Ｆに示される例において、組立体が、当業者に周知の技術である直接結合（またはＳｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ、シリコン直接接合と称されるＳＤＢ）によって形成される。接合はまた、共晶接合、またはポリマー接合などによって行われることも可能であり、第２の基板は支持部を形成し、例えばパイレックス（登録商標）からなるものを考えることができる。この場合、界面層１６は、例えばＳｉＯ２／ＳｉＮ型の多層からなり、パイレックス（登録商標）支持基板をエッチングすることなくＭＥＭＳのリリースが可能である。それによって得られる要素が、図１Ｆに示される。
【０１０４】
次いで、それによって形成される組立体は、裏返しにされ、背面６から第１の基板２の薄化が任意に行われてもよい。数ミクロンから数百ミクロン、例えば２５μｍの厚さへの薄化が行われる。薄化は例えば背面のアブレーションによってまたは「裏面研削」、次いで化学的機械的研磨によって行われる。
【０１０５】
この薄化によって、ＭＥＭＳ及びＮＥＭＳとして知られる構造の場合におけるＭＥＭＳ部の厚さを画定することができる。
【０１０６】
それによって得られる要素が、図１Ｇに示される。
【０１０７】
次の段階において、電気的接触部２０を第１の基板２の背面上に形成できるように、金属層の成膜が行われ、これにより、第１及び第２の基板の接合によって得られる要素の前面を形成する。これを行うことによって、リソグラフィの段階及びそれに次いでエッチングの段階が実施される。
【０１０８】
それによって得られる要素が、図１Ｈに示される。
【０１０９】
段階ｄ）において、犠牲層１６の特定の領域をリリースして第２の懸架領域１９を形成し、キャビティ１４の底部と第１の懸架領域９との間の停止層１５に到達できるように、リソグラフィ及びＤＲＩＥが、例えば第１の基板２において行われる。停止層１５の厚さは、第１の懸架領域を深掘りエッチングから保護するようにする。
【０１１０】
それによって得られる要素が、図１Ｉに示される。
【０１１１】
最後に、段階ｅ１）において、第１及び第２の懸架領域が、フッ酸で、２つの基板と停止層１５との間の犠牲層１６の例えばウェットエッチングまたは蒸気相エッチングによってリリースされる。これは時間によるエッチングを伴う。
【０１１２】
それによって得られる要素が、図１Ｊに示される。
【０１１３】
図２Ａから２Ｄにおいて、第１の実施形態に従う方法を実施する他の一例が示され、第１の基板１０２がいくつかの層から形成される。
【０１１４】
段階ａ１）に先立つ段階において、単結晶ＳｉＧｅの層１０２．２が、単結晶シリコン１０２．１からなる基板上に、例えばエピタキシャル成長によって、例えば３０ｎｍの厚さに形成される。
【０１１５】
次いで、単結晶シリコンの層１０２．３が、ＳｉＧｅの層１０２．２上に、例えばエピタキシャル成長によって、例えば１０ｎｍから数マイクロメートルの間、例えば２５０ｎｍの厚さに形成される。層１０２．３の自由面は、第１の基板１０２の前面を形成する。
【０１１６】
それによって得られる要素が、図２Ａに示される。
【０１１７】
段階ａ１）において、ＳｉＯ２の層１０８の成膜が、基板１０２の層１０２．３上に、例えば約０．６μｍの厚さで行われる。
【０１１８】
次いで、リソグラフィの段階が、層１０８上に樹脂層の成膜によって、第１の懸架領域１０９を画定するために実施される。例えば、０．２μｍから１μｍの間の厚さ及び３μｍから１００μｍの間の長さのゲージを形成することが望ましい。
【０１１９】
次いで、層１０８がエッチングされて、前面のシリコンで停止する。次いで、前面が、０．３μｍから数μｍの間の深さに渡ってエッチングされ、これは第１の懸架領域の望ましい厚さに加えて１００ｎｍから数μｍのオーバーエッチングに相当する。次いで、ＳｉＧｅの層１０２．２もエッチングされる。これは例えば時間による停止を有するエッチングを伴う。例えば、ＲＩＥ型の２つのエッチングが逐次的に行われる。
【０１２０】
示された例において、２つのキャビティ１１０が、第１の懸架部１０９の両側部に形成される。そのためエッチングされた部分は、Ｓｉの層１０２．３の一部及びＳｉＧｅの一部１０２．２から形成される。
【０１２１】
最後に、樹脂層が除去される。
【０１２２】
それによって得られる要素が、図２Ｂに示される。
【０１２３】
次いで、図１Ｂ及び１Ｃに示されたのと類似した段階が行われるため、これらは詳細に説明しない。
【０１２４】
次の段階において、第１の懸架領域１０９は、ＳｉＧｅ及び第１の懸架領域の水平方向端部を覆うパシベーション層１０８．１に対して選択的なシリコンの異方性エッチングによってリリースされる。これは、時間による停止を有するエッチングを伴う。例えば、これは例えばフッ化物ガスに基づくＲＩＥまたはウェットエッチングを伴う。
【０１２５】
それによって得られる要素が、図２Ｃに示される。
【０１２６】
次いで、キャビティ１１４が、第１の懸架領域の下部及び周囲に形成される。
【０１２７】
パシベーション部１０８．１は、例えばウェットエッチングによって除去されてもよい。
【０１２８】
第１の懸架領域１０９の下部に位置するＳｉＧｅの部分もまた、例えばシリコンに対するウェットエッチングによって除去されてもよい。ＳｉＧｅの部分の除去は、ビーム１０９における機械的なひずみを制限する効果を有する。
【０１２９】
次の段階において、シリコンのエッチングの停止層１１５の成膜が、少なくともキャビティ１１４の底部において行われる。
【０１３０】
停止層１１５の成膜に先立って、パシベーション部１１２．１及び酸化物層８が、好適には除去される。
【０１３１】
停止層１１５は、図１Ｅに関連して説明されたのと類似した方法で形成される。
【０１３２】
酸化物層１１６の平坦化の段階が行われてもよい。
【０１３３】
それによって得られる要素が、図２Ｄに示される。
【０１３４】
次いで、図１Ｆ及び１Ｊに示されたのと類似した段階が行われるため、これらは詳細に説明しない。特に、図２Ｄで示される第１の基板１０２は、前面において第２の基板１１８と接合され、接触部１２０が第１の基板１０２の背面に形成される。基板１０２の薄化が、接合に先立って実施されてもよい。
【０１３５】
次の段階において、犠牲層１１６の特定の領域をリリースして第２の懸架領域１１９を形成し、キャビティ１１４の底部と第１の懸架領域１０９との間の停止層１１５に到達するように、リソグラフィ及び第１の基板２のＤＲＩＥ型（深掘り反応性イオンエッチング）のエッチングが行われる。停止層１１５の厚さは、第１の懸架領域１０９を深掘りエッチングから保護するようにする。
【０１３６】
それによって得られる要素が、図２Ｅに示され、ＳｉＧｅの一部は除去されておらず、そのとき第１の懸架領域１０９は、２つの異なる半導体層を備え、第２の懸架領域は、ＳｉＧｅの層によって離隔された２つのシリコン層である、３つの層を備える。
【０１３７】
既に述べたとおり、有利な方法において、第２の懸架領域１１９のレベルにおけるＳｉＧｅ及びシリコンのエピタキシー成長された層は除去されてもよく、このことによってリリースされた領域のＳｉＧｅの存在による機械的ひずみを避けることが可能となる。この除去は、第２の基板１１８との接合の段階に先立ち、犠牲層１１６の成膜の前において、前述の積層のエッチングを実施することによって得られうる。
【０１３８】
さらには、ＳｉＧｅのエピタキシー成長された層１０２．２は、有利には、第１の懸架領域１０９の上方で、例えば、シリコンに対して選択的なＳｉＧｅのドライエッチングによって除去されてもよく、それによって、ＳｉＧｅの存在による機械的なひずみを避けることを可能とすることができる。この段階は、第１及び第２の懸架領域の除去後に行われてもよい。
【０１３９】
図３Ａから３Ｅには、図２Ａから２Ｄの方法の変形例が示されており、第１の懸架領域のリリースが、ＳｉＧｅの層の除去によって得られる。
【０１４０】
段階ａ１）に先立つ段階において、単結晶ＳｉＧｅの層２０２．２が、単結晶シリコンからなる基板２０２．１上に、例えばエピタキシャル成長によって、例えば１００ｎｍの厚さで形成される。次いで、単結晶シリコンの層２０２．３が、ＳｉＧｅの層２０２．２上に、例えばエピタキシャル成長によって、例えば１０ｎｍから数μｍの間、例えば２５０ｎｍの厚さで形成される。層２０２．３の自由面は、第１の基板１０２の前面を形成する。
【０１４１】
段階ａ１）において、ＳｉＯ２の層２０８の、基板２０２の層２０２．３上への成膜が、例えば約０．６μｍの厚さで行われる。
【０１４２】
次いで、リソグラフィの段階が、層２０８上で樹脂層の成膜によって行われ、例えば第１の懸架領域を形成するように、第１の懸架領域を画定する。例えば、０．２μｍから１μｍの間の厚さ及び３μｍから１００μｍの間の長さのゲージを形成することが望ましい。
【０１４３】
次いで、層２０８がエッチングされて前面のシリコン２０２．３上で停止する。次いで、前面がエッチングされてＳｉＧｅ層２０２．２上で停止する。これは、例えば時間による停止を有するエッチングを伴う。
【０１４４】
示された例において、２つのキャビティ２１０は、第１の懸架領域２０９を画定するように形成される。
【０１４５】
そのため、エッチングされた部分は、シリコンの層１０２．３の一部から単独に形成される。
【０１４６】
最後に、樹脂層が除去される。
【０１４７】
それによって得られる要素が、図３Ｂに示される。
【０１４８】
次いで、図１Ｂ及び１Ｃにおいて示されたのと類似の段階が実施されるため、これらは詳細に説明しない。
【０１４９】
次の段階の間、第１の懸架領域２０９は、シリコン及び第１の懸架領域の水平方向端部を覆うパシベーション層２０８．１に対して選択的なＳｉＧｅの異方性エッチングによってリリースされる。これは、時間による停止を有するエッチングを伴う。
【０１５０】
それによって得られる要素が、図３Ｃに示される。
【０１５１】
次いで、キャビティ２１４が、第１の懸架領域の下部及び周囲に形成される。
【０１５２】
次の段階において、シリコンのエッチングの停止層２１５の成膜が、少なくともキャビティ２１４の底部に行われる。
【０１５３】
停止層２１４の成膜に先立って、パシベーション部２１２．１及び酸化物層８が好適には除去される。
【０１５４】
停止層２１５は、図１Ｅに関連して説明されたのと類似の方法で形成される。
【０１５５】
酸化物層２１６の平坦化の段階が行われてもよい。
【０１５６】
それによって得られる要素が、図３Ｄに示される。
【０１５７】
次いで、図１Ｆ及び１Ｊに示されたのと類似の段階が実施されるため、それらは詳細には説明しない。特に、第１の基板２０２は、前面において第２の基板２１８上に接合され、電気的接触部２２０が第１の基板の背面に形成される。基板２０２はその前に薄化されてもよい。
【０１５８】
次の段階において、リソグラフィ及び深掘り反応性イオンエッチングまたはＤＲＩＥ型のエッチングが、犠牲層２１６の特定の領域をリリースして第２の懸架領域２１９を形成し、キャビティ２１４の底部と第１の懸架領域との間の停止層２１５に到達するように、第１の基板２０２に行われる。停止層２１５の厚さは、第１の懸架領域２０９を深掘りエッチングから保護するようにする。
【０１５９】
それによって得られる要素が、図３Ｅに示される。このとき、第１の懸架領域２０９が、半導体の単一の層を備え、第２の懸架領域２１９が、ＳｉＧｅの層によって離隔された２つのシリコンからなる層である３層を備える。
【０１６０】
有利な方法において、第２の懸架領域２１９のレベルにおいてエピタキシー成長されたＳｉＧｅ及びＳｉの層が除去されてもよく、これによってＳｉＧｅの存在によるリリースされた領域の機械的なひずみを回避することが可能となる。この除去は、犠牲層２１６の成膜の段階及び第２の基板との接合の段階に先立つ前述の積層のエッチングを実行することによって得られうる。
【０１６１】
図４Ａから４Ｅには、第２の実施形態に従う方法の一例が示され、これは、第１の懸架領域の下部の半導体材料が熱酸化され、異方性エッチングによってそれ以上除去されない点で、第１の実施形態とは異なる。
【０１６２】
第２の実施形態に従う方法は、第１のバルク型シリコン基板から、以下の主要な段階を備える。
【０１６３】
ａ２）第１の基板の前面を加工して第１の厚さに従う第１の懸架領域を画定する。
【０１６４】
ｂ２）前述の懸架領域と第１の懸架領域下部に配置された半導体材料の酸化によって得られる背面との間に、第１の懸架領域のエッチングの停止層を形成する。
【０１６５】
ｃ２）シリコン、さらに一般的には第１の基板の半導体材料に対するエッチングが選択的である犠牲層を成膜する。
【０１６６】
ｄ２）前述の犠牲層の特定の領域をリリースするまで第１の基板の背面から加工し、少なくとも１つの第２の懸架領域を形成及び／または第１の懸架領域の停止層に到達することを可能とする。
【０１６７】
ｅ２）第１及び第２の懸架領域をリリースする。
【０１６８】
有利な方法において、段階ｃ２）と段階ｄ２）との間に、第１基板の前面上に支持部を移設または成膜する段階ｃ２’）が実施される。
【０１６９】
図４Ａから４Ｃに示された段階ａ２）のそれぞれの副段階は、第１の実施形態の図１Ａから１Ｃに示されたのと類似しており、引き続いて説明する。
【０１７０】
酸化物層３０８で覆われた第１の基板３０２が、第１の懸架領域３０９の両側に２つのキャビティ３１０を画定するようにエッチングされる（図４Ａ）。
【０１７１】
パシベーション層３１２が成膜され（図４Ｂ）、残りのパシベーション部３１２．１のみを残すようにエッチングされる（図４Ｃ）。
【０１７２】
次の段階ｂ２）において、このときシリコンの熱酸化が、第１の懸架領域３０９の下部に位置するシリコンの部分を完全に酸化するまで行われる。例えば、リリースされるべき領域の幅が０．３μｍである場合には、０．１５μｍよりも大きな熱酸化が行われ、酸化は、酸化される部分の両側において行われる。第１の懸架領域３０９の下部に位置する部分３１５は、第１の実施形態の停止層を形成する。
【０１７３】
それによって得られる要素が、図４Ｄに示され、酸化された部分は、３１５で表される。酸化物層３０８及びパシベーション部３１２．１は、任意に除去されてもよい。
【０１７４】
次いで、キャビティ３１０の少なくとも一部を再び充填するように、ＳｉＯ２の成膜が行われる。
【０１７５】
さらには、犠牲層３１６もまた、第１の基板３０２の前面に形成される。
【０１７６】
酸化物層３１６の、例えば化学的機械的研磨による平坦化及び／または薄化の段階が、例えば、０．５μｍから１μｍの間である厚さの層３１６を得るために行われてもよい。この段階は、キャビティ３１０が完全に充填されているときには必要となりうる。
【０１７７】
それによって得られる要素が、図４Ｅに示される。
【０１７８】
次の段階は、図１Ｆから１Ｊに示された段階と類似している。
【０１７９】
第１の基板３０２は、前面において第２の基板３１８上に接合される。これは、事前に薄化されたものであってもよい。
【０１８０】
第１の基板の背面上においてリソグラフィ及びエッチングが、第２の懸架領域を画定するために行われ、エッチングは酸化物上で停止するように行われる。
【０１８１】
最後に、第１及び第２の懸架領域が、例えばフッ酸によってリリースされる。
【０１８２】
図５Ａから５Ｃには、第１または第２の実施形態に従う方法の変形例が示され、第１の基板が、第２の基板と接合する前に加工される。
【０１８３】
これから説明される例において、第１の基板の加工は、機械的停止部を形成するという目的を有する。加工されたパターンは、他の機能を有することができる。
【０１８４】
段階ａ）に先立つ段階において、リソグラフィの段階が第１の基板４０２の前面４０４上で行われ、停止部４２４を画定する。
【０１８５】
次いで、前面４０４が、例えば０．３μｍを超える深さにエッチングされる。最後に、樹脂が除去される。前面は、第２の基板と共に働くようになされた機械的停止部を形成する２つの突出部４２４を備える。
【０１８６】
それによって得られる要素が、図５Ａに示される。
【０１８７】
次の段階は、前述したものと類似している。
【０１８８】
図５Ｂにおいて、第１の懸架領域４０９の両側にキャビティ４１０をエッチングした後の要素が示されている。
【０１８９】
犠牲層の成膜後、平坦化の段階が実施されてもよく、この場合、前面の停止部の超過を考慮に入れるようにする。
【０１９０】
図５Ｃにおいて、第１の部分１０９及び第２の部分４１９のリリース後、第２の基板４１８上に接合された要素が示され、停止部４２４は、第２の基板４１８の前面に対向している。
【０１９１】
図６Ａ及び６Ｂにおいて、第１または第２の実施形態に従う方法の変形例が示され、第２の基板が、第１の基板上に接合する前に加工される。
【０１９２】
これから説明される例において、第２の基板の加工も、機械的停止部を形成するという目的を有する。加工されたパターンは、他の機能を有することができる。
【０１９３】
停止部５２６を形成する段階は、第１の基板の停止部５２４の段階と非常に類似している。
【０１９４】
第１の基板５０２に接合する段階に先立つ段階において、リソグラフィの段階が、第２の基板５１８の前面５１８．１上で行われ、停止部５２６を画定する。
【０１９５】
次いで、前面５１８．１が、例えば０．５μｍを超える深さにエッチングされる。これは、例えば時間によるエッチングを伴う。
【０１９６】
次いで、例えば、ＳｉＯ２からなる接合層５２８の成膜及び例えば化学的機械的研磨による平坦化が行われる（図６Ａ）。
【０１９７】
第１の基板は接合層を備えてもよい。変形例において、直接Ｓｉ／ＳｉＯ２接合または直接ＳｉＯ２／ＳｉＯ２接合が実施されてもよい。
【０１９８】
第２の懸架領域５１９の接合及びエッチング後、第１の懸架領域５０９及び第２の懸架領域５１９が、例えばフッ酸を用いてリリースされる。このリリースによって、２つの基板と停止部５２６の覆われていない部分との間の界面に位置する層５２８の部分が除去されることとなる。
【０１９９】
図７Ａから７Ｃにおいて、第１または第２の実施形態に従う製造方法の他の変形例が示され、第１の基板上に成膜された犠牲層が、接合前に構造が形成され、接合前に中間層が、構造形成された犠牲層上に成膜され、それもまた構造が形成される。示された例において、犠牲層及び中間層の構造の形成は、例えば第２の懸架領域の上方及び下方の停止部を形成する目的を有する。
【０２００】
図１Ａから１Ｅに示された段階が、基板６０２上に行われる。第１の取り囲まれた懸架領域６０９を備える図７Ａの要素が得られ、第１の基板６０２は犠牲層６１６で覆われ、停止層６１５は第１の懸架領域６０９の下部に形成されている。
【０２０１】
次の段階において、リソグラフィが犠牲層６１６上で実施されて、第１の基板６０２上の停止部のためのアンカリング領域６３０を画定し、アンカリング領域６３０を開けるために犠牲層６１６をエッチングする。
【０２０２】
次いで、シリコン層の成膜が行われて、例えば厚さ０．４μｍを超える停止部を形成する。
【０２０３】
次いで、停止部を形成するために、シリコン層上でリソグラフィを実施して、それをエッチングする。次いで、停止部６３４が形成される。
【０２０４】
それによって得られる要素が、図７Ｂに示される。
【０２０５】
次の段階において、ＳｉＯ２６３６の成膜が停止部上で行われ、第２の基板６１８と接合するために平坦な前面を得られるように、例えば化学的機械的研磨によって平坦化される。
【０２０６】
それによって得られる要素が、図７Ｃに示される。
【０２０７】
次いで、図７Ｃの要素について、図１Ｆから１Ｉに示された段階に類似した段階を実施する。
【０２０８】
得られる要素は、第１の接合された基板６０２及び第２の接合された基板６１８を備え、第１の基板６０２は、ＤＲＩＥによってエッチングされて第２の懸架領域６１９を画定し、犠牲層６１６及び停止層６１５に到達している。停止部６３４は、第１の基板と第２の基板との間に直接第２の懸架領域と並んで位置している（図７Ｄ）。
【０２０９】
次いで、第１の懸架領域６０９及び第２の懸架領域６１９のリリースが、例えばフッ酸によって行われ、これは停止部４３４を露出させる効果を有する（図７Ｅ）。
【０２１０】
第２の構造のエッチングの段階は、停止部６３４．１の１つが、可動である第２の懸架領域と統合され、停止部６３４．２が、構造の固定部と統合されるようになされる。次いで、停止部６３４．１が、第２の可動懸架領域に対する上方停止部を形成し、停止部６３４．２が、第２の可動懸架領域に対する下方停止部を形成する。
【０２１１】
そのように、事前に行われる構造の形成は、停止部を形成することに限定されず、ＣＭＯＳ回路を製造すること、例えば活性部を励起し、検出し、駆動させるための電極を有する基板を製造すること、電気的配線を形成すること、ＭＥＭＳ層に接続されたグランド面を形成すること、１つまたは複数のキャビティを形成すること、接着防止停止部を製造することなどを可能にすることもできる。
【０２１２】
代替的に、単に犠牲層の構造の形成のみを行い、中間層の構造の形成を行わず、または構造が形成されていない犠牲層上に中間層を成膜することのいずれかが提供されてもよい。
【０２１３】
図８Ａ及び８Ｂにおいて、犠牲層及び多結晶シリコンからなる中間層の構造の形成を伴う本発明に従う方法を用いて製造されうる圧力センサの実施例の、それぞれ上面図及び断面図が示されている。図８Ｂにおいて、センサはカバーを備えるが、図８Ａにおいてはこのカバーは除去されている。
【０２１４】
センサは基板７４２、基板７４２上に懸架され、その２つの面上の圧力差の変化に従って変形するメンブレン７４４、基板上に位置するメンブレン７４４の変形の検出手段７４６及び検出手段７４６にメンブレン７４４の変形を伝送することができる手段を備える。
【０２１５】
メンブレン７４４は、図８Ｂに示すように、その一方の面７４４．１上に測定すべき圧力Ｐを受け、その面はメンブレンの下方の面である。もう一方の面７４４．２は、メンブレン７４４とカバー７５２との間に形成されたキャビティ７５０内において実施される参照圧力を受ける。絶対圧力センサの場合、キャビティ７５０内に真空が形成される。カバー７５２は基板７４２上に、接合ビーズ７５３によってまたはビーズを用いない型である直接接合によって接合される。
【０２１６】
示された例において、メンブレン７４４は、円盤状の形状（図８Ａの点線部）を有するが、四角形、六角形などの他のどのような形状を有することもできる。
【０２１７】
メンブレン７４４の変形を検出手段７４６へ伝達する手段は、長手方向の軸がＸであるアーム７５４によって形成され、第１の長手方向端部７５４．１のレベルで基板に対して回転するように可動に配置され、回転軸Ｙはメンブレン及び基板の平面に対してほぼ平行である。さらには、アーム７５４は、第２の長手方向端部７５４．２のレベルでメンブレンと統合して動作するように構成されている。
【０２１８】
この接続は、バネ状の柔軟な連結７５５で提供され、メンブレンの変形によって導入されたＺに沿った力を全て伝達するが、Ｘ、つまり前述の変形によるアーム７５４の軸に沿った寄生的な力を制限する。
【０２１９】
アームは、示された例において、長方形の断面の剛体ビームの形状を有する。ビームは、変形例において台形形状を有することもできる。
【０２２０】
好適には、アーム７５４の第２の長手方向端部７４２．２は、最大変形を有する領域のレベルにおいてまたは最大変形を有する領域に近接してメンブレンと統合される。このとき、検出手段によって検出されるＹ回転軸周囲のアームの運動は最大であり、このとき、センサの感度が最適化される。
【０２２１】
検出手段７４６は、基板上に、アームの第１の長手方向端部７５４．１の運動を検出するように配置され、この運動はメンブレン７４４の変形の程度に比例する。アーム７５４はレバーアームを形成するので、検出手段７４６によって検出されるひずみはメンブレンの変形に対して増幅される。ゲージによる測定の場合、レバーアームは、ゲージ上に作用するひずみを増大させるが、運動量保存の法則により、メンブレンの変形の程度と比較して変形の程度が減少する。
【０２２２】
図８Ａに示される例において、Ｙ軸のピボット接続が、Ｙ軸周りのねじり応力に関してＹ軸のビーム７５８によって形成される。ビームは、基板上でそれぞれの端部において固定される。説明の残りの部分において、ビーム７５８は「ねじり軸」と称される。有利には、このビーム７５８は、Ｘ軸に沿った屈曲部内に、ゲージに固定された全てのひずみを伝達する剛体部及び、ひずみのＸ軸に沿った屈曲部にこれも剛体である端部においてねじり軸を形成する部分を備える。
【０２２３】
製造方法に従えば、メンブレン７４４及び電気的配線が、図７Ｂに関連して説明された多結晶シリコンの中間層によって形成される。ひずみゲージは、第１の領域またはＮＥＭＳ部分に相当し、レバーアームは、第２の懸架領域またはＭＥＭＳ部分に相当する。
【０２２４】
第２の基板と接合したのちに第１の基板を薄化することができることは説明した。代替的に、第１及び第２の基板は、接合後に薄化してもよく、第２の基板を単独で薄化してもよい。
【０２２５】
活性部を３つ以上の異なる厚さで、段階ａ）とｂ）とを繰り返すことによって形成することを考えてもよい。
【０２２６】
本発明に従う第１または第２の実施形態に従う方法の変形例は、相互に排他的ではなく、組み合わせてもよい。
【０２２７】
３次元ＣＭＯＳ統合を実施することもまた可能である。この場合、第２の基板は、ＣＭＯＳ基板によって置き換えられる。接続の回復は、貫通ビアまたはＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａｓ、貫通シリコンビア）、またはこの場合例えばＡｌＧｅ型の共晶接合によって接合中に行われてもよい。これらは当業者によく知られた技術である。
【０２２８】
本発明に従う方法は、特にセンサ、微小電気機械アクチュエータ及び／またはナノ電気機械システムの製造に適している。
【符号の説明】
【０２２９】
２、１０２、２０２、３０２、４０２、５０２、６０２ 第１の基板
４、４０４、５１８．１ 前面
６ 背面
８、１０８、２０８、３０８ 酸化物層
９、１０９、２０９、３０９、４０９、５０９、６０９ 第１の懸架領域
１０、１４、１１０、１１４、２１０、２１４、３１０ キャビティ
１２、１２．１、１１２．１、３１２、３１２．１ パシベーション層
１５、１１５、２１５、３１５、４１５、５１５、６１５ 停止層
１６、１１６、２１６、３１６、４１６、５１６、６１６ 犠牲層
１８、１１８、２１８、３１８、４１８、５１８、６１８ 第２の基板
１９、１１９、２１９、３１９、４１９、５１９、６１９ 第２の懸架領域
２０、１２０、２２０ 電気的接触部
１０２．１、２０２．１ 単結晶シリコン基板
１０２．２、２０２．２ 単結晶ＳｉＧｅ層
１０２．３、２０２．３ 単結晶シリコン層
１０８．１ パシベーション層
１１２．１、２１２．１ パシベーション層
１２０ 接触部
４２４ 停止部
５２６ 停止部
５２８ 接合層
６３０ アンカリング領域
６３４、６３４．１、６３４．２ 停止部
６３６ ＳｉＯ２
７４２ 基板
７４４、７４４．１、７４４．２ メンブレン
７４６ 変形の検出手段
７５０ キャビティ
７５２ カバー
７５３ 接合ビーズ
７５４ アーム
７５４．１、７５４．２ 長手方向端部
７５５ 連結
７５８ ビーム
【技術分野】
【０００１】
本発明は、異なる厚さの領域を有する少なくとも一つの活性部を備える構造を製造する方法に関する。この構造は、例えばセンサやアクチュエータを製造する、ＭＥＭＳ（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ：微小電気機械システム）及び／またはＮＥＭＳ（ｎａｎｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍｓ：ナノ電気機械システム）の製造において実装されうる。
【背景技術】
【０００２】
ＭＥＭＳセンサ及びＮＥＭＳセンサは、固定部と、固定部に対して懸架された少なくとも１つの部分を備え、「活性部」として知られる懸架された部分は、機械的、電気的、磁気的動作などのような外部の動作の効果の下、運動し及び／または変形することができる。
【０００３】
固定部に対する可動部の運動及び／または変形によって、例えば加速度計の場合には加速度を、ジャイロメータの場合にはコリオリ力を判別することができる。可動部の運動は、例えばひずみ計によって測定される。
【０００４】
非特許文献１には、平面状に加速度計を形成するＭＥＭＳ構造及びＮＥＭＳ構造が記載されている。この構造は、２つの離隔された活性な厚さから形成された活性部を備える。ひずみ計を形成するＮＥＭＳ部分は、活性な厚さの１つを備え、振動錘を形成するＭＥＭＳ部分は、２つの活性な厚さを備える。
【０００５】
そのような活性部を製造する方法は、製造コストの高いＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）型基板から実施される。加えて、厚いエピタキシャル成長の段階が実施され、そのような段階は一般に長く、コストを要する。ひずみゲージは、ＳＯＩ基板から形成され、振動錘はＳＯＩ基板及び厚いエピタキシーによって形成された層から形成される。
【０００６】
さらには、活性部を画定する段階が、その上に部分的に半導体の成長を行う酸化物層を実施する。しかしながら、酸化物層上の成長によって形成された層は、２つの厚さの間の界面領域で単結晶ではなく、酸化物層によって保護された。
【０００７】
この「多結晶」領域は、構造中に欠陥を生成する可能性がある。
【０００８】
加えて、成長が単結晶シリコン上で実施される領域と、成長が例えば２つの厚さの界面を形成する酸化物層上で実施される領域との間で、成長速度が異なる。この成長速度の違いが、最終的な構造において厚さのかなりの不均一さにつながりうる。
【０００９】
単結晶層内に多結晶領域が存在すること及び厚さの不均一性によるこの構造の不均一性の問題は、全て、３つ以上の分離された層または大きな表面の２つの層の間の界面領域を利用したい場合にはより問題となる。
【００１０】
ＳＯＩ基板を使用しないＭＥＭＳ及び／またはＮＥＭＳを製造する方法が存在する。
【００１１】
例えば、特許文献１は、局所的な領域において多孔性とされたシリコン基板を用い、ＭＥＭＳのメンブレンは、多孔性領域上にエピタキシーによって形成される。
【００１２】
そのような方法は、得られる構造がＭＥＭＳの活性部の電気的な絶縁を有しないという欠点を有する。さらには、厚いエピタキシーも必要である。
【００１３】
ＳＣＲＥＡＭと呼ばれる、「Ｓｉｎｇｌｅ Ｃｒｙｓｔａｌ Ｒｅａｃｔｉｖｅ Ｅｔｃｈ ａｎｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ：単結晶反応性エッチ及びメタライゼーション」という別の方法は、ＭＥＭＳ部を製造するために通常の基板を使用し、犠牲層として基板の埋め込み部を用いる。基板内のＭＥＭＳ構造をエッチングしたのち、熱酸化の段階及び酸化物層のエッチングの段階が行われる。次いで、この構造はエッチングによってＭＥＭＳ部分がリリースされ、最後に構造のメタライゼーションが実施される。この方法は、製造コストを低減するが、いくつかの欠点を有する。
【００１４】
構造は、絶縁アンカリングを有しない。
【００１５】
そのためこれは、電気的に絶縁し、表面上にメタライズされた酸化ＭＥＭＳ構造を有することを前提とする。リリースされた構造上に熱酸化及び金属が存在することにより、このことはＭＥＭＳ上の顕著な機械的ひずみを発生させる。このひずみは、例えば、温度ドリフトを発生させる可能性があるなど、最終的な構成要素に非常に不利益をもたらしうる。さらには、この酸化物及び金属の単結晶シリコン上への追加は、例えば共振器の場合、クオリティファクタが低下するなど、機械的な構成要素の特性の低下をもたらす。加えて、構造リリース後に行うメタライゼーションは、成膜の間、機械的マスキングの使用を必要とする。このような方法は、産業的に適用が困難であるだけでなく、パターンの解像度が非常に悪くなる。
【００１６】
この方法では、異なる厚さを有して重なった２つの活性単結晶層を得ることができない。
【００１７】
最後に、ＭＥＭＳ構造は、シリコンの異方性エッチングの間、酸化物マスクの下部がエッチングされるため、これらの画定が不十分である。
【００１８】
最後に、「Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ：シリコンオンナッシング」である「ＳＯＮ」と称される方法が存在し、その方法は、標準的なシリコン基板上にＳｉＧｅ層を成長させる段階及びこのＳｉＧｅ層上に単結晶シリコン層を成長させる段階から構成される。この方法は例えば非特許文献２に記載されている。ＭＥＭＳ／ＮＥＭＳ部品は、このシリコン層の上に形成され、ＳｉＧｅは犠牲層として働く。機械的構造をリリースするために、単結晶シリコンに対して選択的なＣＦ４に基づくＳｉＧｅのドライエッチングが用いられる。
【００１９】
この方法は、製造コストを低減させるが、いくつかの欠点もまた有する。ＳｉＧｅの異方性エッチングはシリコンに対してあまり選択性が良くない。そのため、この方法は、細いパターン、典型的には１μｍよりも小さなパターンのリリースに限定される。
【００２０】
ＳｉＧｅ上にエピタキシー成長されたシリコンの厚さは一般に数百ナノメートルに限定される。実際に、厚いシリコンを得たい場合、転位が現れる危険性がある。
【００２１】
ＳｉＧｅは半導体であるため、ＭＥＭＳ／ＮＥＭＳ上に電気的に絶縁された領域を有するためには、絶縁層が、電気的に絶縁されなければならない領域に提供されなければならない。前述の絶縁層上のエピタキシー成長したシリコン層は、このとき多結晶となり、単結晶にはならない。これらの領域は材料が応力の影響を特に受けるアンカリング領域に対応するため、このことは、特に構造の機械的強度に対して弊害となりうる。さらには、前述のアンカリング領域に単結晶ではなく多結晶材料を有するという事実は、共振構造の場合にクオリティファクタの低下をもたらし、または機械的ひずみに対してより脆弱になる。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】米国特許第７４９４８３９号明細書
【非特許文献】
【００２３】
【非特許文献１】Ｐｈ． Ｒｏｂｅｒｔ， Ｖ． Ｎｇｕｙｅｎ， Ｓ． Ｈｅｎｔｚ， Ｌ． Ｄｕｒａｆｆｏｕｒｇ， Ｇ． Ｊｏｕｒｄａｎ， Ｊ． Ａｒｃａｍｏｎｅ， Ｓ． Ｈａｒｒｉｓｓｏｎ， Ｍ＆ＮＥＭＳ： Ａ ｎｅｗ ａｐｐｒｏａｃｈ ｆｏｒ ｕｌｔｒａ−ｌｏｗ ｃｏｓｔ ３Ｄ ｉｎｅｒｔｉａｌ ｓｅｎｓｏｒ， ＩＥＥＥ ＳＥＮＳＯＲＳ ２００９ Ｃｏｎｆｅｒｅｎｃｅ ２５−２８ Ｏｃｔｏｂｅｒ ２００９ Ｃｈｒｉｓｔｃｈｕｒｃｈ Ｎｅｗ Ｚｅａｌａｎｄ， （２００９）
【非特許文献２】“Ｌａｔｅｒａｌ ＭＯＳＦＥＴ ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ ｍｏｖａｂｌｅ ｇａｔｅ ｆｏｒ ＮＥＭＳ ｄｅｖｉｃｅｓ ｃｏｍｐａｔｉｂｌｅ ｗｉｔｈ ‘Ｉｎ−ＩＣ’ ｉｎｔｅｇｒａｔｉｏｎ”， Ｅ Ｏｌｌｉｂｅｒ１， ＆ Ａｌ． ／ ＩＥＥＥ−ＮＥＭＳ ２００７ Ｃｏｎｆｅｒｅｎｃｅ
【発明の概要】
【発明が解決しようとする課題】
【００２４】
従って、本発明の目的は、異なる厚さを有する少なくとも２つの領域を備える活性部を備え、これらの領域の少なくとも一つが単結晶半導体材料からなる構造を製造する方法であって、コストを減少させ前述の欠点を有しない方法を提案することである。
【課題を解決するための手段】
【００２５】
本発明の目的は、いくつかの厚さを有する活性部で提供される構造を製造する方法によって達成され、前記方法は、単結晶半導体材料の層の少なくとも前面上に形成された第１の基板から、前記前面上の前記層の第１の厚さの第１の懸架領域の輪郭を加工する段階、前記第１の懸架領域と前記第１の基板の背面との間にエッチング停止層を形成する段階、犠牲材料を成膜する段階、前記第１の基板の前記背面から加工を行って第２の厚さの第２の懸架領域を形成する段階及び前記犠牲材料の除去によって前記第１及び第２の懸架領域をリリースする段階を備える。
【００２６】
本発明によれば、ＳＯＩ基板を用いないため、そのような構造の製造コストはＳＯＩ基板を用いる方法と比較して低減される。
【００２７】
さらには、本方法は、厚いエピタキシーを必要とせず、製造コスト及びその結果の時間を節約することとなる。さらに、厚さの不均一性が低減されるため、厚さの差を形成するために重要な化学的機械的研磨の段階を必要としない。
【００２８】
例えば電極、ＭＥＭＳ層に接続されたグランド面または接着防止部を形成するために犠牲層を機能化することができる。
【００２９】
本発明によれば、３次元でＣＭＯＳの統合を実施することもできる。
【００３０】
そのため、本発明の対象は、単結晶半導体材料からなる前面と称する第１の表面及び前記第１の面と対向する背面と称する第２の表面を備える第１の基板とは異なる厚さを有する少なくとも１つの第１の懸架領域及び第２の懸架領域を備える活性部を備える構造を製造する方法であり、前記方法は、以下の段階、ａ）前記第１の基板の前記前面を加工して、前記第１の基板の厚さよりも薄い第１の厚さに従う単結晶半導体材料からなる少なくとも１つの第１の懸架領域の水平方向の輪郭を画定し、前記水平方向の輪郭をパシベートする段階、ｂ）前記第１の懸架領域と前記背面との間に前記第１の懸架領域のエッチング停止層を形成する段階、ｃ）前記第１の基板の前記前面上に、前記第１の基板の半導体材料に対して選択的にエッチングする犠牲材料を形成する段階、ｄ）前記第１の基板の前記背面から、前記犠牲層の特定の領域をリリースするまで加工して少なくとも１つの第２の懸架領域を形成し、前記第１の懸架領域の停止層に到達することを可能にする段階、ｅ）前記第１及び第２の懸架領域をリリースする段階を備える。
【００３１】
全体的に単結晶半導体材料からなるこの場合には、前記第１の基板は、固体（またはバルク）でありうる。変形例において、それは多層であってもよく、その場合、少なくとも、１つの表面が前記基板の前記前面に対応する層が、単結晶半導体材料からなる。
【００３２】
前記第２の懸架領域を形成することを可能とするように加工し、前記停止層に到達するように加工する段階ｄ）は、同時加工によってまたは逐次的な加工によって得られてもよい。
【００３３】
前記水平方向の輪郭のパシベーションは、例えば前記輪郭上へのパシベーション層の成膜または前記輪郭の熱酸化によって実施される。
【００３４】
特に有利には、前記第１の基板の前記背面は単結晶半導体材料であり、前記第２の懸架領域は単結晶半導体材料からなる。
【００３５】
第１の実施形態において、段階ａ）と段階ｂ）との間に、異方性エッチングの段階を実施し、前記第１の懸架領域と前記背面との間に位置する半導体材料の一部を除去し、停止層を受け入れるためのキャビティをリリースする。前記半導体材料は多結晶でもよいが、好ましくは単結晶である。
【００３６】
第２の実施形態において、段階ｂ）の際に、前記停止層が、前記第１の懸架領域と前記背面との間に位置する半導体材料の一部を転換することによって熱酸化によって形成され、前記停止層を形成する。
【００３７】
前記停止層は、熱酸化によって及び／または酸化物の成膜によって形成されてもよい。
【００３８】
例えば、停止層は、０．１μｍと２μｍの間の厚さを有する。
【００３９】
前記犠牲層の形成は、酸化物の成膜によって実施されてもよい。
【００４０】
一実施形態の例において、段階ｂ）及び段階ｃ）は結合される。
【００４１】
段階ｄ）は、深掘り反応性イオンエッチング型のエッチングによって実施されてもよい。
【００４２】
段階ｅ）の前記リリースは、例えばフッ酸によって実施されてもよい。
【００４３】
前記第１の基板は、単結晶シリコンの層によって覆われた単結晶ＳｉＧｅの層の積層を備えてもよく、前記前面は単結晶シリコンからなり、段階ａ）は、前記第１の懸架領域が単結晶シリコンの層及び単結晶ＳｉＧｅの層を備えるようにする。
【００４４】
有利には、段階ｂ）に先立って、少なくとも前記懸架領域の前記ＳｉＧｅ層が除去される。
【００４５】
段階ｃ）と段階ｄ）の前との間に、前記第１の基板の前記前面上に第２の基板を接合または成膜する段階ｃ’）を備える方法が提供されてもよい。このとき、前記方法は、段階ｃ’）に先立って、前記第２の基板の構造を形成する段階を備えてもよい。
【００４６】
前記構造を形成する段階の間、前記第２の基板の前面はエッチングされて前記第２の懸架領域のためのパターンを形成し、前記第２の基板の接合の段階において接合層を形成することを意図された層の前記構造を形成された表面上に成膜が実施される。前記パターンは、例えば機械的停止部を形成することを意図される。
【００４７】
前記第１及び第２の基板の接合は、例えば直接接合または共晶接合によって得られる。
【００４８】
前記方法は、段階ｃ）の後に、前記犠牲層の構造を形成する段階及び／または前記犠牲層上に１つまたは複数の中間層を成膜する段階を備えてもよく、前記中間層の構造を形成することができる。
【００４９】
例えば、前記犠牲層及び前記中間層の構造の形成は、リソグラフィ並びにそれぞれ前記基板上で停止する前記犠牲層のエッチング及び前記犠牲層上で停止する前記中間層のエッチングによって実施される。
【００５０】
酸化物層の成膜の段階が、前記構造が形成された犠牲層及び／または前記中間層上に提供されてもよく、前記酸化物層が前記接合に寄与するように前記酸化物層の平坦化の段階が実施される。
【００５１】
前記第１の基板が、段階ａ）の前に構造を形成されることもまた可能である。
【００５２】
段階ａ）からｂ）は、３つ以上の層を有する活性部を形成するように繰り返されてもよい。
【００５３】
前記第１の基板の前記前面の半導体材料は、有利には単結晶シリコンから形成される。
【００５４】
本発明に従う方法によって、例えば微小電気機械構造及び／またはナノ電気機械構造の製造が、センサ及び／またはアクチュエータの製造を可能とする。
【００５５】
前記センサは、基板上に懸架された少なくとも１つの変形可能なメンブレンを備える圧力センサであってもよく、前記メンブレンの表面の１つは、測定される圧力に従うことを意図され、前記メンブレンの変形を検出する手段は、少なくとも１つのひずみゲージによって形成され、前記ゲージは、前記第１の懸架領域によって形成され、前記検出する手段は、前記基板から形成され、前記メンブレンの変形を前記検出する手段に伝達する手段を備え、前記伝達する手段は、前記基板上で、前記メンブレンの平面に対してほぼ平行な軸の周りに回転するように連結され、前記メンブレンと少なくとも部分的に統合されて前記検出する手段に、前記メンブレンの変形からの変形またはひずみを増幅して伝達する長手方向の腕を備え、前記長手方向の腕は、前記第２の懸架領域によって形成され、前記伝達する手段は、前記基板から形成される。
【００５６】
本発明は、以下の説明および添付された図面を参照することによって、より良く理解されるであろう。
【図面の簡単な説明】
【００５７】
【図１Ａ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｂ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｃ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｄ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｅ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｆ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｇ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｈ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｉ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図１Ｊ】第１の実施形態に従う複数の厚さを有する活性部を製造する方法の一例のそれぞれの段階を示す概略図である。
【図２Ａ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｂ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｃ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｄ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図２Ｅ】第１の実施形態に従う方法の他の一例を実施するそれぞれの段階を示す概略図である。
【図３Ａ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｂ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｃ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｄ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図３Ｅ】図２Ａから２Ｅの方法の変形例を実施するそれぞれの段階を示す概略図である。
【図４Ａ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｂ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｃ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｄ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図４Ｅ】第２の実施形態に従う方法の一例を実施するそれぞれの段階を示す概略図である。
【図５Ａ】第１または第２の実施形態に従う方法の変形例を実施する第１の段階を示す概略図であり、第１の基板が予め加工されている。
【図５Ｂ】第１または第２の実施形態に従う方法の変形例を実施する第１の段階を示す概略図であり、第１の基板が予め加工されている。
【図５Ｃ】第１または第２の実施形態に従う方法の変形例を実施する第１の段階を示す概略図であり、第１の基板が予め加工されている。
【図６Ａ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、第２の基板が予め加工されている。
【図６Ｂ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、第２の基板が予め加工されている。
【図７Ａ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｂ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｃ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｄ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図７Ｅ】第１または第２の実施形態に従う方法の他の一変形例を実施する段階を示す概略図であり、犠牲層及び中間層の構造が形成されている。
【図８】図８Ａは、本発明に従う方法を用いて製造されることができる圧力センサの上面図であり、図８Ｂは、本発明に従う方法を用いて製造されることができる圧力センサの長手方向断面図である。
【発明を実施するための形態】
【００５８】
本発明において、ＭＥＭＳ及び／またはＮＥＭＳ構造の「活性部」は、懸架された部分であって、外部の動作（機械的、電気的、磁気的など）の効果の下で運動及び／または変形することが可能な部分を示している。「第１の懸架領域」として示される領域は、ＭＥＭＳ及びＮＥＭＳ構造のＮＥＭＳ部を形成するものであってよく、「第２の懸架領域」として示される領域は、ＭＥＭＳ及びＮＥＭＳ構造のＭＥＭＳ部を形成するものであってよい。
【００５９】
以下の説明において、簡潔化の理由のために、シリコンの例が半導体材料として用いられることとなる。その他どのような半導体材料の使用も、本発明の範囲を逸脱するものではないことに注意すべきである。
【００６０】
説明される方法において、簡潔化の理由のために第１の懸架領域及び第２の懸架領域のみが形成されているが、本発明に従う方法は、１つまたは複数の第１の懸架領域及び１つまたは複数の第２の懸架領域を形成することも可能である。
【００６１】
図１Ａから１Ｊには、異なる厚さの領域で提供される活性部を備える構造の本発明に従う製造方法の第１の実施形態の例の各段階が示されている。
【００６２】
第１の実施形態に従う方法は、第１のバルク型シリコン基板からの以下の主要な段階を備える。
【００６３】
ａ１）第１の基板の前面を加工して第１の厚さに従う第１の懸架領域を画定する。
【００６４】
ｂ１）前述の懸架領域と背面との間に第１の懸架領域のエッチング停止層を形成する。このことを行うために、第１の懸架領域下に配置された半導体材料を除去し、第１の懸架領域の周囲及び下部にキャビティを形成する段階を先立って行う。
【００６５】
ｃ１）シリコンに対して、そしてより一般的には第１の基板の半導体材料に対して選択的にエッチングする犠牲層を成膜する。
【００６６】
ｄ１）第１の基板の背面から前述の犠牲層の特定の領域をリリースするまで加工を行い、少なくとも１つの第２の懸架領域を形成及び／または第１の懸架領域の停止層に到達できるようにする。
【００６７】
ｅ１）第１及び第２の懸架領域をリリースする。
【００６８】
有利な方法では、段階ｃ１）とｄ１）との間に、第１の基板の前面上に支持部を移設または成膜するために、段階ｃ１’）が提供される。
【００６９】
この方法の段階ａ１）からｅ１）は、ここで詳細に説明される。
【００７０】
図１Ａから１Ｊに示された例において、この方法は、単結晶シリコンからなる第１の基板２を用いる。第１の基板２は、前面４及び背面６を備える。
【００７１】
第１の段階ａ１）において、酸化物層８、例えばＳｉＯ２の成膜は、基板２の前面４上に、約０．６μｍの厚さで行われる。
【００７２】
次いでリソグラフィの段階が、層６上で、例えば第１の懸架領域９を形成するために、第１の懸架領域を画定する樹脂層の成膜によって行われる。例えば、例えば０．２μｍから１μｍの間である幅、例えば０．２μｍから１μｍの間である厚さ及び５μｍから１００μｍの間である長さの（懸架ビーム型の）ゲージを製造することが望ましい。
【００７３】
次いで、層８がエッチングされ、前面４のシリコン上で停止する。
【００７４】
示された例では、２つのキャビティ１０は、第１の懸架領域９の両側に形成される。
【００７５】
次いで、前面４は、０．４μｍから１μｍの間の深さまでエッチングされ、これは典型的には例えば０．１μｍから数μｍの深さのオーバーエッチングを有する望ましいゲージの厚さに対応する。これは例えば時間によって停止するエッチングを伴う。
【００７６】
層８は、例えば、化学的エッチングによってまたは反応性イオンエッチング（ＲＩＥ）によってエッチングされ、前面２は、ＲＩＥまたはＤＲＩＥ（ｄｅｅｐ ｒｅａｃｔｉｖｅ−ｉｏｎ ｅｔｃｈｉｎｇ、深掘り反応性イオンエッチング）によってエッチングされる。
【００７７】
最後に、樹脂層が除去される。
【００７８】
それによって得られる要素が、図１Ａに示される。
【００７９】
第２の段階ｂ１）において、図１Ａの図示におけるゲージ下部に位置したシリコンを排除することが求められる。
【００８０】
このことを行うために、第１の懸架領域の水平方向の端部または側部を保護できるように、例えば０．３μｍ程度の厚さの、形状に一致するパシベーション層１２の成膜が行われる。
【００８１】
この層の材料は、シリコンの異方性エッチングに対して選択的であるように選択され、このことは後述される。例えば数ナノメートル程度の厚さであるＳｉＯ２、窒化物またはＡＬＤ型（Ａｌ２Ｏ３、ＨｆＯ２）の成膜（「Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、原子層成膜」）でありうる。パシベーション層１２は、キャビティ１０の底部及び端部の他に層８も覆う。
【００８２】
それによって得られる要素が、図１Ｂに示される。
【００８３】
次いで、パシベーション層１２のエッチングが行われて、キャビティ１０の底部のシリコンを露出する。好適には、キャビティの底部を確実にリリースできるように、エッチングは０．５μｍを超える深さで行われる。エッチングは例えば、酸化物層８上で停止する、時間によるエッチングである。
【００８４】
それによって得られる要素が、図１Ｃに示される。パシベーション層１２の部分１２．１のみが、キャビティの側部に残されている。
【００８５】
次いで、第１の実施形態に従って、異方性エッチングが行われて、第１の懸架領域をリリースする。これは、時間によるエッチングを伴う。例えば、これはＲＩＥまたは化学的エッチングを伴う。
【００８６】
次いで、第１の懸架領域の下部に位置するシリコン１３の部分がエッチングされる。パシベーション層の部分１２．１の存在のために、第１の懸架領域の側部は保護されている。それにもかかわらず、側部は懸架領域の下部から部分的に侵食されていることに注意すべきである。
【００８７】
それによって得られる要素が、図１Ｄに示される。このとき、キャビティ１４が、第１の懸架領域の下部及び周囲に形成される。
【００８８】
段階ｃ１）において、段階ｄ１）の間に第１の懸架領域をシリコンのエッチングから保護するために、層の成膜が行われる。この層は、停止層１５として示され、少なくともキャビティ１４の底部に形成される。
【００８９】
この成膜に先立って、好適には酸化物層８及びパシベーション部１２．１の除去が行われる。酸化物層８の除去は、ウェットエッチングまたはＲＩＥによって得られる。
【００９０】
停止層１５は、第１の懸架領域９を段階ｄ１）のエッチングから保護するのに十分な厚さを有し、それは例えば０．１μｍから１μｍの間である。
【００９１】
停止層１５の形成は、熱酸化の段階によって得られるものであってもよい。限られた厚さの酸化は、ゲージの材料をあまり消費することなく行われる。典型的には、酸化は５０ｎｍから２００ｎｍの厚さに渡って行われる。ゲージのエッチングの間における、このシリコンの消費は、ゲージの初期寸法（幅、深さ）の選択において考慮されうる。この酸化は、第１の懸架領域９の水平方向の側部の粗さを減少させ、ゲージの周囲全ての保護を確実に行えるという利点を有する。
【００９２】
代替的に、停止層１５は、ＳｉＯ２の成膜によって得られるものであってもよい。
【００９３】
ＳｉＯ２の成膜は、キャビティ１４を全体的にまたは部分的に充填するものであってもよい。
【００９４】
特に有利な変形例において、酸化物層の成膜に先立って、熱酸化が実施され、このことによって、確実に第１の懸架領域の下方の面が停止層で効果的に覆われる。
【００９５】
次いでまたは同時に、基板前面の犠牲層１６の成膜が行われる。層１６の材料は、ＭＥＭＳのエッチングの段階及びリリースの段階に関してシリコンに対して選択性を有する。犠牲層１６は、キャビティ１４の充填においてまたは次の段階において形成されてもよい。
【００９６】
犠牲層の厚さを制御することが求められる。例えば、これは１μｍ程度である。
【００９７】
もし、キャビティ１４が部分的にしか充填されないのであれば、前面のキャビティ１４に中空部が並んで現われるであろう。次いで、第２の基板との接合において接触が不完全となるが、この領域が続いてリリースされなければならないため、これはデバイスの動作に関して問題ではない。
【００９８】
それによって得られる要素が、図１Ｅに示される。
【００９９】
層１４の成膜後に得られる表面の形状又は粗さが極めて重要である場合には、酸化物層１６の平坦化の段階が行われてもよい。このような平坦化は例えば化学的機械的研磨によって行われる。
【０１００】
このような平坦化の段階は、キャビティ１４を完全に充填することが求められる場合に行われてもよく、そのとき、それによって形成される犠牲層は非常に厚さがあり得、犠牲層の薄化が行われる。
【０１０１】
代替的に、酸化物層８を残して犠牲層を形成し、少なくともキャビティ１４の底部に停止層１５を独自に形成すると考えてもよい。
【０１０２】
段階ｃ１’）において、第２の基板１８が層１６上に接合される。第２の基板１８は、例えば単結晶シリコン、ガラスなどからなる、またはＣＭＯＳあるいは事前処理されたバルク型のものであってもよい。次いで、この犠牲層１６は第１の基板２と第２の基板１８との間に配置される。
【０１０３】
図１Ｆに示される例において、組立体が、当業者に周知の技術である直接結合（またはＳｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ、シリコン直接接合と称されるＳＤＢ）によって形成される。接合はまた、共晶接合、またはポリマー接合などによって行われることも可能であり、第２の基板は支持部を形成し、例えばパイレックス（登録商標）からなるものを考えることができる。この場合、界面層１６は、例えばＳｉＯ２／ＳｉＮ型の多層からなり、パイレックス（登録商標）支持基板をエッチングすることなくＭＥＭＳのリリースが可能である。それによって得られる要素が、図１Ｆに示される。
【０１０４】
次いで、それによって形成される組立体は、裏返しにされ、背面６から第１の基板２の薄化が任意に行われてもよい。数ミクロンから数百ミクロン、例えば２５μｍの厚さへの薄化が行われる。薄化は例えば背面のアブレーションによってまたは「裏面研削」、次いで化学的機械的研磨によって行われる。
【０１０５】
この薄化によって、ＭＥＭＳ及びＮＥＭＳとして知られる構造の場合におけるＭＥＭＳ部の厚さを画定することができる。
【０１０６】
それによって得られる要素が、図１Ｇに示される。
【０１０７】
次の段階において、電気的接触部２０を第１の基板２の背面上に形成できるように、金属層の成膜が行われ、これにより、第１及び第２の基板の接合によって得られる要素の前面を形成する。これを行うことによって、リソグラフィの段階及びそれに次いでエッチングの段階が実施される。
【０１０８】
それによって得られる要素が、図１Ｈに示される。
【０１０９】
段階ｄ）において、犠牲層１６の特定の領域をリリースして第２の懸架領域１９を形成し、キャビティ１４の底部と第１の懸架領域９との間の停止層１５に到達できるように、リソグラフィ及びＤＲＩＥが、例えば第１の基板２において行われる。停止層１５の厚さは、第１の懸架領域を深掘りエッチングから保護するようにする。
【０１１０】
それによって得られる要素が、図１Ｉに示される。
【０１１１】
最後に、段階ｅ１）において、第１及び第２の懸架領域が、フッ酸で、２つの基板と停止層１５との間の犠牲層１６の例えばウェットエッチングまたは蒸気相エッチングによってリリースされる。これは時間によるエッチングを伴う。
【０１１２】
それによって得られる要素が、図１Ｊに示される。
【０１１３】
図２Ａから２Ｄにおいて、第１の実施形態に従う方法を実施する他の一例が示され、第１の基板１０２がいくつかの層から形成される。
【０１１４】
段階ａ１）に先立つ段階において、単結晶ＳｉＧｅの層１０２．２が、単結晶シリコン１０２．１からなる基板上に、例えばエピタキシャル成長によって、例えば３０ｎｍの厚さに形成される。
【０１１５】
次いで、単結晶シリコンの層１０２．３が、ＳｉＧｅの層１０２．２上に、例えばエピタキシャル成長によって、例えば１０ｎｍから数マイクロメートルの間、例えば２５０ｎｍの厚さに形成される。層１０２．３の自由面は、第１の基板１０２の前面を形成する。
【０１１６】
それによって得られる要素が、図２Ａに示される。
【０１１７】
段階ａ１）において、ＳｉＯ２の層１０８の成膜が、基板１０２の層１０２．３上に、例えば約０．６μｍの厚さで行われる。
【０１１８】
次いで、リソグラフィの段階が、層１０８上に樹脂層の成膜によって、第１の懸架領域１０９を画定するために実施される。例えば、０．２μｍから１μｍの間の厚さ及び３μｍから１００μｍの間の長さのゲージを形成することが望ましい。
【０１１９】
次いで、層１０８がエッチングされて、前面のシリコンで停止する。次いで、前面が、０．３μｍから数μｍの間の深さに渡ってエッチングされ、これは第１の懸架領域の望ましい厚さに加えて１００ｎｍから数μｍのオーバーエッチングに相当する。次いで、ＳｉＧｅの層１０２．２もエッチングされる。これは例えば時間による停止を有するエッチングを伴う。例えば、ＲＩＥ型の２つのエッチングが逐次的に行われる。
【０１２０】
示された例において、２つのキャビティ１１０が、第１の懸架部１０９の両側部に形成される。そのためエッチングされた部分は、Ｓｉの層１０２．３の一部及びＳｉＧｅの一部１０２．２から形成される。
【０１２１】
最後に、樹脂層が除去される。
【０１２２】
それによって得られる要素が、図２Ｂに示される。
【０１２３】
次いで、図１Ｂ及び１Ｃに示されたのと類似した段階が行われるため、これらは詳細に説明しない。
【０１２４】
次の段階において、第１の懸架領域１０９は、ＳｉＧｅ及び第１の懸架領域の水平方向端部を覆うパシベーション層１０８．１に対して選択的なシリコンの異方性エッチングによってリリースされる。これは、時間による停止を有するエッチングを伴う。例えば、これは例えばフッ化物ガスに基づくＲＩＥまたはウェットエッチングを伴う。
【０１２５】
それによって得られる要素が、図２Ｃに示される。
【０１２６】
次いで、キャビティ１１４が、第１の懸架領域の下部及び周囲に形成される。
【０１２７】
パシベーション部１０８．１は、例えばウェットエッチングによって除去されてもよい。
【０１２８】
第１の懸架領域１０９の下部に位置するＳｉＧｅの部分もまた、例えばシリコンに対するウェットエッチングによって除去されてもよい。ＳｉＧｅの部分の除去は、ビーム１０９における機械的なひずみを制限する効果を有する。
【０１２９】
次の段階において、シリコンのエッチングの停止層１１５の成膜が、少なくともキャビティ１１４の底部において行われる。
【０１３０】
停止層１１５の成膜に先立って、パシベーション部１１２．１及び酸化物層８が、好適には除去される。
【０１３１】
停止層１１５は、図１Ｅに関連して説明されたのと類似した方法で形成される。
【０１３２】
酸化物層１１６の平坦化の段階が行われてもよい。
【０１３３】
それによって得られる要素が、図２Ｄに示される。
【０１３４】
次いで、図１Ｆ及び１Ｊに示されたのと類似した段階が行われるため、これらは詳細に説明しない。特に、図２Ｄで示される第１の基板１０２は、前面において第２の基板１１８と接合され、接触部１２０が第１の基板１０２の背面に形成される。基板１０２の薄化が、接合に先立って実施されてもよい。
【０１３５】
次の段階において、犠牲層１１６の特定の領域をリリースして第２の懸架領域１１９を形成し、キャビティ１１４の底部と第１の懸架領域１０９との間の停止層１１５に到達するように、リソグラフィ及び第１の基板２のＤＲＩＥ型（深掘り反応性イオンエッチング）のエッチングが行われる。停止層１１５の厚さは、第１の懸架領域１０９を深掘りエッチングから保護するようにする。
【０１３６】
それによって得られる要素が、図２Ｅに示され、ＳｉＧｅの一部は除去されておらず、そのとき第１の懸架領域１０９は、２つの異なる半導体層を備え、第２の懸架領域は、ＳｉＧｅの層によって離隔された２つのシリコン層である、３つの層を備える。
【０１３７】
既に述べたとおり、有利な方法において、第２の懸架領域１１９のレベルにおけるＳｉＧｅ及びシリコンのエピタキシー成長された層は除去されてもよく、このことによってリリースされた領域のＳｉＧｅの存在による機械的ひずみを避けることが可能となる。この除去は、第２の基板１１８との接合の段階に先立ち、犠牲層１１６の成膜の前において、前述の積層のエッチングを実施することによって得られうる。
【０１３８】
さらには、ＳｉＧｅのエピタキシー成長された層１０２．２は、有利には、第１の懸架領域１０９の上方で、例えば、シリコンに対して選択的なＳｉＧｅのドライエッチングによって除去されてもよく、それによって、ＳｉＧｅの存在による機械的なひずみを避けることを可能とすることができる。この段階は、第１及び第２の懸架領域の除去後に行われてもよい。
【０１３９】
図３Ａから３Ｅには、図２Ａから２Ｄの方法の変形例が示されており、第１の懸架領域のリリースが、ＳｉＧｅの層の除去によって得られる。
【０１４０】
段階ａ１）に先立つ段階において、単結晶ＳｉＧｅの層２０２．２が、単結晶シリコンからなる基板２０２．１上に、例えばエピタキシャル成長によって、例えば１００ｎｍの厚さで形成される。次いで、単結晶シリコンの層２０２．３が、ＳｉＧｅの層２０２．２上に、例えばエピタキシャル成長によって、例えば１０ｎｍから数μｍの間、例えば２５０ｎｍの厚さで形成される。層２０２．３の自由面は、第１の基板１０２の前面を形成する。
【０１４１】
段階ａ１）において、ＳｉＯ２の層２０８の、基板２０２の層２０２．３上への成膜が、例えば約０．６μｍの厚さで行われる。
【０１４２】
次いで、リソグラフィの段階が、層２０８上で樹脂層の成膜によって行われ、例えば第１の懸架領域を形成するように、第１の懸架領域を画定する。例えば、０．２μｍから１μｍの間の厚さ及び３μｍから１００μｍの間の長さのゲージを形成することが望ましい。
【０１４３】
次いで、層２０８がエッチングされて前面のシリコン２０２．３上で停止する。次いで、前面がエッチングされてＳｉＧｅ層２０２．２上で停止する。これは、例えば時間による停止を有するエッチングを伴う。
【０１４４】
示された例において、２つのキャビティ２１０は、第１の懸架領域２０９を画定するように形成される。
【０１４５】
そのため、エッチングされた部分は、シリコンの層１０２．３の一部から単独に形成される。
【０１４６】
最後に、樹脂層が除去される。
【０１４７】
それによって得られる要素が、図３Ｂに示される。
【０１４８】
次いで、図１Ｂ及び１Ｃにおいて示されたのと類似の段階が実施されるため、これらは詳細に説明しない。
【０１４９】
次の段階の間、第１の懸架領域２０９は、シリコン及び第１の懸架領域の水平方向端部を覆うパシベーション層２０８．１に対して選択的なＳｉＧｅの異方性エッチングによってリリースされる。これは、時間による停止を有するエッチングを伴う。
【０１５０】
それによって得られる要素が、図３Ｃに示される。
【０１５１】
次いで、キャビティ２１４が、第１の懸架領域の下部及び周囲に形成される。
【０１５２】
次の段階において、シリコンのエッチングの停止層２１５の成膜が、少なくともキャビティ２１４の底部に行われる。
【０１５３】
停止層２１４の成膜に先立って、パシベーション部２１２．１及び酸化物層８が好適には除去される。
【０１５４】
停止層２１５は、図１Ｅに関連して説明されたのと類似の方法で形成される。
【０１５５】
酸化物層２１６の平坦化の段階が行われてもよい。
【０１５６】
それによって得られる要素が、図３Ｄに示される。
【０１５７】
次いで、図１Ｆ及び１Ｊに示されたのと類似の段階が実施されるため、それらは詳細には説明しない。特に、第１の基板２０２は、前面において第２の基板２１８上に接合され、電気的接触部２２０が第１の基板の背面に形成される。基板２０２はその前に薄化されてもよい。
【０１５８】
次の段階において、リソグラフィ及び深掘り反応性イオンエッチングまたはＤＲＩＥ型のエッチングが、犠牲層２１６の特定の領域をリリースして第２の懸架領域２１９を形成し、キャビティ２１４の底部と第１の懸架領域との間の停止層２１５に到達するように、第１の基板２０２に行われる。停止層２１５の厚さは、第１の懸架領域２０９を深掘りエッチングから保護するようにする。
【０１５９】
それによって得られる要素が、図３Ｅに示される。このとき、第１の懸架領域２０９が、半導体の単一の層を備え、第２の懸架領域２１９が、ＳｉＧｅの層によって離隔された２つのシリコンからなる層である３層を備える。
【０１６０】
有利な方法において、第２の懸架領域２１９のレベルにおいてエピタキシー成長されたＳｉＧｅ及びＳｉの層が除去されてもよく、これによってＳｉＧｅの存在によるリリースされた領域の機械的なひずみを回避することが可能となる。この除去は、犠牲層２１６の成膜の段階及び第２の基板との接合の段階に先立つ前述の積層のエッチングを実行することによって得られうる。
【０１６１】
図４Ａから４Ｅには、第２の実施形態に従う方法の一例が示され、これは、第１の懸架領域の下部の半導体材料が熱酸化され、異方性エッチングによってそれ以上除去されない点で、第１の実施形態とは異なる。
【０１６２】
第２の実施形態に従う方法は、第１のバルク型シリコン基板から、以下の主要な段階を備える。
【０１６３】
ａ２）第１の基板の前面を加工して第１の厚さに従う第１の懸架領域を画定する。
【０１６４】
ｂ２）前述の懸架領域と第１の懸架領域下部に配置された半導体材料の酸化によって得られる背面との間に、第１の懸架領域のエッチングの停止層を形成する。
【０１６５】
ｃ２）シリコン、さらに一般的には第１の基板の半導体材料に対するエッチングが選択的である犠牲層を成膜する。
【０１６６】
ｄ２）前述の犠牲層の特定の領域をリリースするまで第１の基板の背面から加工し、少なくとも１つの第２の懸架領域を形成及び／または第１の懸架領域の停止層に到達することを可能とする。
【０１６７】
ｅ２）第１及び第２の懸架領域をリリースする。
【０１６８】
有利な方法において、段階ｃ２）と段階ｄ２）との間に、第１基板の前面上に支持部を移設または成膜する段階ｃ２’）が実施される。
【０１６９】
図４Ａから４Ｃに示された段階ａ２）のそれぞれの副段階は、第１の実施形態の図１Ａから１Ｃに示されたのと類似しており、引き続いて説明する。
【０１７０】
酸化物層３０８で覆われた第１の基板３０２が、第１の懸架領域３０９の両側に２つのキャビティ３１０を画定するようにエッチングされる（図４Ａ）。
【０１７１】
パシベーション層３１２が成膜され（図４Ｂ）、残りのパシベーション部３１２．１のみを残すようにエッチングされる（図４Ｃ）。
【０１７２】
次の段階ｂ２）において、このときシリコンの熱酸化が、第１の懸架領域３０９の下部に位置するシリコンの部分を完全に酸化するまで行われる。例えば、リリースされるべき領域の幅が０．３μｍである場合には、０．１５μｍよりも大きな熱酸化が行われ、酸化は、酸化される部分の両側において行われる。第１の懸架領域３０９の下部に位置する部分３１５は、第１の実施形態の停止層を形成する。
【０１７３】
それによって得られる要素が、図４Ｄに示され、酸化された部分は、３１５で表される。酸化物層３０８及びパシベーション部３１２．１は、任意に除去されてもよい。
【０１７４】
次いで、キャビティ３１０の少なくとも一部を再び充填するように、ＳｉＯ２の成膜が行われる。
【０１７５】
さらには、犠牲層３１６もまた、第１の基板３０２の前面に形成される。
【０１７６】
酸化物層３１６の、例えば化学的機械的研磨による平坦化及び／または薄化の段階が、例えば、０．５μｍから１μｍの間である厚さの層３１６を得るために行われてもよい。この段階は、キャビティ３１０が完全に充填されているときには必要となりうる。
【０１７７】
それによって得られる要素が、図４Ｅに示される。
【０１７８】
次の段階は、図１Ｆから１Ｊに示された段階と類似している。
【０１７９】
第１の基板３０２は、前面において第２の基板３１８上に接合される。これは、事前に薄化されたものであってもよい。
【０１８０】
第１の基板の背面上においてリソグラフィ及びエッチングが、第２の懸架領域を画定するために行われ、エッチングは酸化物上で停止するように行われる。
【０１８１】
最後に、第１及び第２の懸架領域が、例えばフッ酸によってリリースされる。
【０１８２】
図５Ａから５Ｃには、第１または第２の実施形態に従う方法の変形例が示され、第１の基板が、第２の基板と接合する前に加工される。
【０１８３】
これから説明される例において、第１の基板の加工は、機械的停止部を形成するという目的を有する。加工されたパターンは、他の機能を有することができる。
【０１８４】
段階ａ）に先立つ段階において、リソグラフィの段階が第１の基板４０２の前面４０４上で行われ、停止部４２４を画定する。
【０１８５】
次いで、前面４０４が、例えば０．３μｍを超える深さにエッチングされる。最後に、樹脂が除去される。前面は、第２の基板と共に働くようになされた機械的停止部を形成する２つの突出部４２４を備える。
【０１８６】
それによって得られる要素が、図５Ａに示される。
【０１８７】
次の段階は、前述したものと類似している。
【０１８８】
図５Ｂにおいて、第１の懸架領域４０９の両側にキャビティ４１０をエッチングした後の要素が示されている。
【０１８９】
犠牲層の成膜後、平坦化の段階が実施されてもよく、この場合、前面の停止部の超過を考慮に入れるようにする。
【０１９０】
図５Ｃにおいて、第１の部分１０９及び第２の部分４１９のリリース後、第２の基板４１８上に接合された要素が示され、停止部４２４は、第２の基板４１８の前面に対向している。
【０１９１】
図６Ａ及び６Ｂにおいて、第１または第２の実施形態に従う方法の変形例が示され、第２の基板が、第１の基板上に接合する前に加工される。
【０１９２】
これから説明される例において、第２の基板の加工も、機械的停止部を形成するという目的を有する。加工されたパターンは、他の機能を有することができる。
【０１９３】
停止部５２６を形成する段階は、第１の基板の停止部５２４の段階と非常に類似している。
【０１９４】
第１の基板５０２に接合する段階に先立つ段階において、リソグラフィの段階が、第２の基板５１８の前面５１８．１上で行われ、停止部５２６を画定する。
【０１９５】
次いで、前面５１８．１が、例えば０．５μｍを超える深さにエッチングされる。これは、例えば時間によるエッチングを伴う。
【０１９６】
次いで、例えば、ＳｉＯ２からなる接合層５２８の成膜及び例えば化学的機械的研磨による平坦化が行われる（図６Ａ）。
【０１９７】
第１の基板は接合層を備えてもよい。変形例において、直接Ｓｉ／ＳｉＯ２接合または直接ＳｉＯ２／ＳｉＯ２接合が実施されてもよい。
【０１９８】
第２の懸架領域５１９の接合及びエッチング後、第１の懸架領域５０９及び第２の懸架領域５１９が、例えばフッ酸を用いてリリースされる。このリリースによって、２つの基板と停止部５２６の覆われていない部分との間の界面に位置する層５２８の部分が除去されることとなる。
【０１９９】
図７Ａから７Ｃにおいて、第１または第２の実施形態に従う製造方法の他の変形例が示され、第１の基板上に成膜された犠牲層が、接合前に構造が形成され、接合前に中間層が、構造形成された犠牲層上に成膜され、それもまた構造が形成される。示された例において、犠牲層及び中間層の構造の形成は、例えば第２の懸架領域の上方及び下方の停止部を形成する目的を有する。
【０２００】
図１Ａから１Ｅに示された段階が、基板６０２上に行われる。第１の取り囲まれた懸架領域６０９を備える図７Ａの要素が得られ、第１の基板６０２は犠牲層６１６で覆われ、停止層６１５は第１の懸架領域６０９の下部に形成されている。
【０２０１】
次の段階において、リソグラフィが犠牲層６１６上で実施されて、第１の基板６０２上の停止部のためのアンカリング領域６３０を画定し、アンカリング領域６３０を開けるために犠牲層６１６をエッチングする。
【０２０２】
次いで、シリコン層の成膜が行われて、例えば厚さ０．４μｍを超える停止部を形成する。
【０２０３】
次いで、停止部を形成するために、シリコン層上でリソグラフィを実施して、それをエッチングする。次いで、停止部６３４が形成される。
【０２０４】
それによって得られる要素が、図７Ｂに示される。
【０２０５】
次の段階において、ＳｉＯ２６３６の成膜が停止部上で行われ、第２の基板６１８と接合するために平坦な前面を得られるように、例えば化学的機械的研磨によって平坦化される。
【０２０６】
それによって得られる要素が、図７Ｃに示される。
【０２０７】
次いで、図７Ｃの要素について、図１Ｆから１Ｉに示された段階に類似した段階を実施する。
【０２０８】
得られる要素は、第１の接合された基板６０２及び第２の接合された基板６１８を備え、第１の基板６０２は、ＤＲＩＥによってエッチングされて第２の懸架領域６１９を画定し、犠牲層６１６及び停止層６１５に到達している。停止部６３４は、第１の基板と第２の基板との間に直接第２の懸架領域と並んで位置している（図７Ｄ）。
【０２０９】
次いで、第１の懸架領域６０９及び第２の懸架領域６１９のリリースが、例えばフッ酸によって行われ、これは停止部４３４を露出させる効果を有する（図７Ｅ）。
【０２１０】
第２の構造のエッチングの段階は、停止部６３４．１の１つが、可動である第２の懸架領域と統合され、停止部６３４．２が、構造の固定部と統合されるようになされる。次いで、停止部６３４．１が、第２の可動懸架領域に対する上方停止部を形成し、停止部６３４．２が、第２の可動懸架領域に対する下方停止部を形成する。
【０２１１】
そのように、事前に行われる構造の形成は、停止部を形成することに限定されず、ＣＭＯＳ回路を製造すること、例えば活性部を励起し、検出し、駆動させるための電極を有する基板を製造すること、電気的配線を形成すること、ＭＥＭＳ層に接続されたグランド面を形成すること、１つまたは複数のキャビティを形成すること、接着防止停止部を製造することなどを可能にすることもできる。
【０２１２】
代替的に、単に犠牲層の構造の形成のみを行い、中間層の構造の形成を行わず、または構造が形成されていない犠牲層上に中間層を成膜することのいずれかが提供されてもよい。
【０２１３】
図８Ａ及び８Ｂにおいて、犠牲層及び多結晶シリコンからなる中間層の構造の形成を伴う本発明に従う方法を用いて製造されうる圧力センサの実施例の、それぞれ上面図及び断面図が示されている。図８Ｂにおいて、センサはカバーを備えるが、図８Ａにおいてはこのカバーは除去されている。
【０２１４】
センサは基板７４２、基板７４２上に懸架され、その２つの面上の圧力差の変化に従って変形するメンブレン７４４、基板上に位置するメンブレン７４４の変形の検出手段７４６及び検出手段７４６にメンブレン７４４の変形を伝送することができる手段を備える。
【０２１５】
メンブレン７４４は、図８Ｂに示すように、その一方の面７４４．１上に測定すべき圧力Ｐを受け、その面はメンブレンの下方の面である。もう一方の面７４４．２は、メンブレン７４４とカバー７５２との間に形成されたキャビティ７５０内において実施される参照圧力を受ける。絶対圧力センサの場合、キャビティ７５０内に真空が形成される。カバー７５２は基板７４２上に、接合ビーズ７５３によってまたはビーズを用いない型である直接接合によって接合される。
【０２１６】
示された例において、メンブレン７４４は、円盤状の形状（図８Ａの点線部）を有するが、四角形、六角形などの他のどのような形状を有することもできる。
【０２１７】
メンブレン７４４の変形を検出手段７４６へ伝達する手段は、長手方向の軸がＸであるアーム７５４によって形成され、第１の長手方向端部７５４．１のレベルで基板に対して回転するように可動に配置され、回転軸Ｙはメンブレン及び基板の平面に対してほぼ平行である。さらには、アーム７５４は、第２の長手方向端部７５４．２のレベルでメンブレンと統合して動作するように構成されている。
【０２１８】
この接続は、バネ状の柔軟な連結７５５で提供され、メンブレンの変形によって導入されたＺに沿った力を全て伝達するが、Ｘ、つまり前述の変形によるアーム７５４の軸に沿った寄生的な力を制限する。
【０２１９】
アームは、示された例において、長方形の断面の剛体ビームの形状を有する。ビームは、変形例において台形形状を有することもできる。
【０２２０】
好適には、アーム７５４の第２の長手方向端部７４２．２は、最大変形を有する領域のレベルにおいてまたは最大変形を有する領域に近接してメンブレンと統合される。このとき、検出手段によって検出されるＹ回転軸周囲のアームの運動は最大であり、このとき、センサの感度が最適化される。
【０２２１】
検出手段７４６は、基板上に、アームの第１の長手方向端部７５４．１の運動を検出するように配置され、この運動はメンブレン７４４の変形の程度に比例する。アーム７５４はレバーアームを形成するので、検出手段７４６によって検出されるひずみはメンブレンの変形に対して増幅される。ゲージによる測定の場合、レバーアームは、ゲージ上に作用するひずみを増大させるが、運動量保存の法則により、メンブレンの変形の程度と比較して変形の程度が減少する。
【０２２２】
図８Ａに示される例において、Ｙ軸のピボット接続が、Ｙ軸周りのねじり応力に関してＹ軸のビーム７５８によって形成される。ビームは、基板上でそれぞれの端部において固定される。説明の残りの部分において、ビーム７５８は「ねじり軸」と称される。有利には、このビーム７５８は、Ｘ軸に沿った屈曲部内に、ゲージに固定された全てのひずみを伝達する剛体部及び、ひずみのＸ軸に沿った屈曲部にこれも剛体である端部においてねじり軸を形成する部分を備える。
【０２２３】
製造方法に従えば、メンブレン７４４及び電気的配線が、図７Ｂに関連して説明された多結晶シリコンの中間層によって形成される。ひずみゲージは、第１の領域またはＮＥＭＳ部分に相当し、レバーアームは、第２の懸架領域またはＭＥＭＳ部分に相当する。
【０２２４】
第２の基板と接合したのちに第１の基板を薄化することができることは説明した。代替的に、第１及び第２の基板は、接合後に薄化してもよく、第２の基板を単独で薄化してもよい。
【０２２５】
活性部を３つ以上の異なる厚さで、段階ａ）とｂ）とを繰り返すことによって形成することを考えてもよい。
【０２２６】
本発明に従う第１または第２の実施形態に従う方法の変形例は、相互に排他的ではなく、組み合わせてもよい。
【０２２７】
３次元ＣＭＯＳ統合を実施することもまた可能である。この場合、第２の基板は、ＣＭＯＳ基板によって置き換えられる。接続の回復は、貫通ビアまたはＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａｓ、貫通シリコンビア）、またはこの場合例えばＡｌＧｅ型の共晶接合によって接合中に行われてもよい。これらは当業者によく知られた技術である。
【０２２８】
本発明に従う方法は、特にセンサ、微小電気機械アクチュエータ及び／またはナノ電気機械システムの製造に適している。
【符号の説明】
【０２２９】
２、１０２、２０２、３０２、４０２、５０２、６０２ 第１の基板
４、４０４、５１８．１ 前面
６ 背面
８、１０８、２０８、３０８ 酸化物層
９、１０９、２０９、３０９、４０９、５０９、６０９ 第１の懸架領域
１０、１４、１１０、１１４、２１０、２１４、３１０ キャビティ
１２、１２．１、１１２．１、３１２、３１２．１ パシベーション層
１５、１１５、２１５、３１５、４１５、５１５、６１５ 停止層
１６、１１６、２１６、３１６、４１６、５１６、６１６ 犠牲層
１８、１１８、２１８、３１８、４１８、５１８、６１８ 第２の基板
１９、１１９、２１９、３１９、４１９、５１９、６１９ 第２の懸架領域
２０、１２０、２２０ 電気的接触部
１０２．１、２０２．１ 単結晶シリコン基板
１０２．２、２０２．２ 単結晶ＳｉＧｅ層
１０２．３、２０２．３ 単結晶シリコン層
１０８．１ パシベーション層
１１２．１、２１２．１ パシベーション層
１２０ 接触部
４２４ 停止部
５２６ 停止部
５２８ 接合層
６３０ アンカリング領域
６３４、６３４．１、６３４．２ 停止部
６３６ ＳｉＯ２
７４２ 基板
７４４、７４４．１、７４４．２ メンブレン
７４６ 変形の検出手段
７５０ キャビティ
７５２ カバー
７５３ 接合ビーズ
７５４ アーム
７５４．１、７５４．２ 長手方向端部
７５５ 連結
７５８ ビーム
【特許請求の範囲】
【請求項１】
第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）と異なる厚さの少なくとも１つの第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）及び第２の懸架領域（１９、１１９、２１９、３１９、４１９、５１９、６１９）を備える活性部を備える構造を製造する方法であって、前記第１の基板が、単結晶半導体材料からなる、前面と呼ばれる第１の面及び前記第１の面に対向する、背面と呼ばれる第２の面を備え、前記方法が、以下の段階、
ａ）前記第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）の前記前面を加工して前記第１の基板の厚さよりも薄い第１の厚さに従う単結晶半導体材料からなる少なくとも１つの前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）の水平方向の輪郭（１２．１）を画定し、前記水平方向の輪郭（１２１）をパシベートする段階、
ｂ）前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）と前記背面との間の前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）のエッチング停止層（１５、１１５、２１５、３１５、４１５、５１５、６１５）を形成する段階、
ｃ）前記第１の基板の前記前面上に、前記第１の基板の前記半導体材料に対してエッチングが選択的である犠牲層（１６、１１６、２１６、３１６、４１６、５１６、６１６）を形成する段階、
ｄ）前記第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）の前記背面から、前記犠牲層（１６、１１６、２１６、３１６、４１６、５１６、６１６）の特定の領域をリリースするまで加工し、少なくとも１つの第２の懸架領域（１９、１１９、２１９、３１９、４１９、５１９、６１９）を形成し、前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）の前記停止層（１５、１１５、２１５、３１５、４１５、５１５、６１５）に到達することができるようにする段階、
ｅ）前記第１（９、１０９、２０９、３０９、４０９、５０９、６０９）及び第２（１９、１１９、２１９、３１９、４１９、５１９、６１９）の懸架領域をリリースする段階、
を備える方法。
【請求項２】
前記水平方向の輪郭のパシベーションが、前記輪郭上へのパシベーション層の成膜または前記輪郭の熱酸化を備える、請求項１に記載の製造方法。
【請求項３】
前記第１の基板の前記背面が単結晶半導体材料であり、前記第２の懸架領域が単結晶半導体材料からなる、請求項１または２に記載の製造方法。
【請求項４】
前記段階ｂ）において、前記停止層（３１５）が、熱酸化によって、前記第１の懸架領域（３０９）と前記背面との間に位置する半導体材料の一部を変換するように形成され、前記停止層（３１５）を形成する、請求項１から３のいずれか一項に記載の製造方法。
【請求項５】
前記段階ａ）と前記段階ｂ）との間に、異方性エッチングの段階を行って、前記第１の懸架領域（９、１０９、２０９）と前記背面との間に位置する半導体材料の一部を除去し、前記停止層（１５、１１５、２１５）を受け入れるためのキャビティ（１４、１１４、２１４）をリリースする、請求項１から３のいずれか一項に記載の製造方法。
【請求項６】
前記停止層が、熱酸化及び／または酸化物の成膜によって形成される、請求項１から５のいずれか一項に記載の製造方法。
【請求項７】
前記停止層（１５、１１５、２１５、３１５、４１５、５１５、６１５）が、０．１μｍから２μｍの間の厚さを有する、請求項１から６のいずれか一項の記載の製造方法。
【請求項８】
前記犠牲層（１６、１１６、２１６、３１６、４１６、５１６、６１６）の形成が、酸化物の成膜によって行われる、請求項１から７のいずれか一項に記載の製造方法。
【請求項９】
前記停止層が、熱酸化及び／または酸化物の成膜によって形成され、前記段階ｂ）及び前記段階ｃ）が統合される、請求項８に記載の製造方法。
【請求項１０】
前記段階ｄ）が、深掘り反応性イオンエッチング型のエッチングによって行われる、請求項１から９のいずれか一項に記載の製造方法。
【請求項１１】
前記段階ｅ）のリリースが、フッ酸で行われる、請求項１から１０のいずれか一項に記載の製造方法。
【請求項１２】
前記第１の基板（１０２、２０２）が、単結晶シリコン層で覆われた単結晶ＳｉＧｅ層の積層を備え、前記前面が、単結晶シリコンからなり、前記段階ａ）が、前記第１の懸架領域（１１６、２１６）が単結晶シリコン層及び単結晶ＳｉＧｅ層を備えるようにされる、請求項１から１１のいずれか一項に記載の製造方法。
【請求項１３】
前記段階ａ）と前記段階ｂ）との間に、異方性エッチングの段階が、前記第１の懸架領域（９、１０９、２０９）と前記背面との間に位置する半導体材料の一部を除去するように行われて、前記停止層（１５、１１５、２１５）を受け入れるためのキャビティ（１４、１１４、２１４）をリリースし、前記段階ｂ）に先立って、前記懸架領域の少なくとも前記ＳｉＧｅ層が除去される、請求項１２に記載の製造方法。
【請求項１４】
前記方法が、前記段階ｃ）と前記段階ｄ）の前との間の中に、前記第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）の前記前面上に第２の基板（１８、１１８、２１８、３１８、４１８、５１８、６１８）を接合または成膜する段階ｃ’）を備える、請求項１から１３のいずれか一項に記載の製造方法。
【請求項１５】
前記段階ｃ’）に先立って、前記第２の基板（５１８）の構造を形成する段階を備える、請求項１４に記載の製造方法。
【請求項１６】
前記構造を形成する段階において、前記第２の基板（５１８）の前面（５１８．１）がエッチングされて第２の懸架領域（５１９）のためのパターン（５２６）を形成し、前記第２の基板（６１８）の接合の段階において接合層を形成するための層の、前記構造が形成された面上への成膜が行われる、請求項１５に記載の製造方法。
【請求項１７】
前記第１（２、１０２、２０２、３０２、４０２、５０２、６０２）及び前記第２（１８、１１８、２１８、３１８、４１８、５１８、６１８）の基板の接合が、直接接合または共晶接合によって得られる、請求項１４から１６のいずれか一項に記載の製造方法。
【請求項１８】
段階ｃ）に引き続いて、前記犠牲層（６１６）の構造の形成及び／または前記犠牲層（６１６）上への１つまたは複数の中間層の成膜の段階を備え、前記中間層に構造を形成することができる、請求項１から１７のいずれか一項に記載の製造方法。
【請求項１９】
前記構造を形成された犠牲層及び／または前記中間層上に酸化物層を成膜する段階並びに前記酸化物層を平坦化する段階を備え、前記酸化物層が前記接合に用いられる、請求項１８に記載の製造方法。
【請求項２０】
前記第１の基板（４０２）が、前記段階ａ）の前に構造を形成される、請求項１から１９のいずれか一項に記載の製造方法。
【請求項２１】
前記第２の懸架領域を形成することを可能とするように加工を行い、前記停止層に到達するように加工を行う前記段階ｄ）が、同時加工によってまたは逐次加工によって行われる、請求項１から１９のいずれか一項に記載の製造方法。
【請求項２２】
前記段階ａ）から前記段階ｂ）が、３つ以上の層を有する活性部を形成できるように繰り返される、請求項１から２１のいずれか一項に記載の製造方法。
【請求項２３】
前記第１の基板の前記前面の半導体材料が、単結晶シリコンである、請求項１から２２のいずれか一項に記載の製造方法。
【請求項２４】
センサ及び／またはアクチュエータを製造するための微小電気機械構造及び／またはナノ電気機械構造の製造方法である、請求項１から２３のいずれか一項に記載の製造方法。
【請求項２５】
前記センサが、少なくとも１つの変形可能なメンブレン（４４）であって、基板（７４２）上に懸架され、１つの面が測定される圧力が加えられるものであるメンブレン（４４）、少なくとも１つのひずみゲージによって形成され、前記ゲージが、前記第１の懸架領域によって形成され、前記基板（７４２）から形成される前記メンブレン（４４）の変形の検出手段（４６）、及び前記メンブレン（４４）の変形を前記検出する手段（４６）に伝達する手段（５４）を備える圧力センサであって、前記伝達する手段（５４）が、前記メンブレン（４４）の平面に対してほぼ平行な軸（Ｙ）周りの前記基板（７４２）上の回転に連結され、前記メンブレン（４４）に少なくとも一部が統合され、前記検出する手段（４６）に、増幅して、前記メンブレン（４４）の変形または変形からのひずみを伝達する長手方向の腕を備え、前記長手方向の腕が、前記第２の懸架領域によって形成され、前記伝達する手段が前記基板から形成される、請求項２４に記載の方法。
【請求項１】
第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）と異なる厚さの少なくとも１つの第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）及び第２の懸架領域（１９、１１９、２１９、３１９、４１９、５１９、６１９）を備える活性部を備える構造を製造する方法であって、前記第１の基板が、単結晶半導体材料からなる、前面と呼ばれる第１の面及び前記第１の面に対向する、背面と呼ばれる第２の面を備え、前記方法が、以下の段階、
ａ）前記第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）の前記前面を加工して前記第１の基板の厚さよりも薄い第１の厚さに従う単結晶半導体材料からなる少なくとも１つの前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）の水平方向の輪郭（１２．１）を画定し、前記水平方向の輪郭（１２１）をパシベートする段階、
ｂ）前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）と前記背面との間の前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）のエッチング停止層（１５、１１５、２１５、３１５、４１５、５１５、６１５）を形成する段階、
ｃ）前記第１の基板の前記前面上に、前記第１の基板の前記半導体材料に対してエッチングが選択的である犠牲層（１６、１１６、２１６、３１６、４１６、５１６、６１６）を形成する段階、
ｄ）前記第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）の前記背面から、前記犠牲層（１６、１１６、２１６、３１６、４１６、５１６、６１６）の特定の領域をリリースするまで加工し、少なくとも１つの第２の懸架領域（１９、１１９、２１９、３１９、４１９、５１９、６１９）を形成し、前記第１の懸架領域（９、１０９、２０９、３０９、４０９、５０９、６０９）の前記停止層（１５、１１５、２１５、３１５、４１５、５１５、６１５）に到達することができるようにする段階、
ｅ）前記第１（９、１０９、２０９、３０９、４０９、５０９、６０９）及び第２（１９、１１９、２１９、３１９、４１９、５１９、６１９）の懸架領域をリリースする段階、
を備える方法。
【請求項２】
前記水平方向の輪郭のパシベーションが、前記輪郭上へのパシベーション層の成膜または前記輪郭の熱酸化を備える、請求項１に記載の製造方法。
【請求項３】
前記第１の基板の前記背面が単結晶半導体材料であり、前記第２の懸架領域が単結晶半導体材料からなる、請求項１または２に記載の製造方法。
【請求項４】
前記段階ｂ）において、前記停止層（３１５）が、熱酸化によって、前記第１の懸架領域（３０９）と前記背面との間に位置する半導体材料の一部を変換するように形成され、前記停止層（３１５）を形成する、請求項１から３のいずれか一項に記載の製造方法。
【請求項５】
前記段階ａ）と前記段階ｂ）との間に、異方性エッチングの段階を行って、前記第１の懸架領域（９、１０９、２０９）と前記背面との間に位置する半導体材料の一部を除去し、前記停止層（１５、１１５、２１５）を受け入れるためのキャビティ（１４、１１４、２１４）をリリースする、請求項１から３のいずれか一項に記載の製造方法。
【請求項６】
前記停止層が、熱酸化及び／または酸化物の成膜によって形成される、請求項１から５のいずれか一項に記載の製造方法。
【請求項７】
前記停止層（１５、１１５、２１５、３１５、４１５、５１５、６１５）が、０．１μｍから２μｍの間の厚さを有する、請求項１から６のいずれか一項の記載の製造方法。
【請求項８】
前記犠牲層（１６、１１６、２１６、３１６、４１６、５１６、６１６）の形成が、酸化物の成膜によって行われる、請求項１から７のいずれか一項に記載の製造方法。
【請求項９】
前記停止層が、熱酸化及び／または酸化物の成膜によって形成され、前記段階ｂ）及び前記段階ｃ）が統合される、請求項８に記載の製造方法。
【請求項１０】
前記段階ｄ）が、深掘り反応性イオンエッチング型のエッチングによって行われる、請求項１から９のいずれか一項に記載の製造方法。
【請求項１１】
前記段階ｅ）のリリースが、フッ酸で行われる、請求項１から１０のいずれか一項に記載の製造方法。
【請求項１２】
前記第１の基板（１０２、２０２）が、単結晶シリコン層で覆われた単結晶ＳｉＧｅ層の積層を備え、前記前面が、単結晶シリコンからなり、前記段階ａ）が、前記第１の懸架領域（１１６、２１６）が単結晶シリコン層及び単結晶ＳｉＧｅ層を備えるようにされる、請求項１から１１のいずれか一項に記載の製造方法。
【請求項１３】
前記段階ａ）と前記段階ｂ）との間に、異方性エッチングの段階が、前記第１の懸架領域（９、１０９、２０９）と前記背面との間に位置する半導体材料の一部を除去するように行われて、前記停止層（１５、１１５、２１５）を受け入れるためのキャビティ（１４、１１４、２１４）をリリースし、前記段階ｂ）に先立って、前記懸架領域の少なくとも前記ＳｉＧｅ層が除去される、請求項１２に記載の製造方法。
【請求項１４】
前記方法が、前記段階ｃ）と前記段階ｄ）の前との間の中に、前記第１の基板（２、１０２、２０２、３０２、４０２、５０２、６０２）の前記前面上に第２の基板（１８、１１８、２１８、３１８、４１８、５１８、６１８）を接合または成膜する段階ｃ’）を備える、請求項１から１３のいずれか一項に記載の製造方法。
【請求項１５】
前記段階ｃ’）に先立って、前記第２の基板（５１８）の構造を形成する段階を備える、請求項１４に記載の製造方法。
【請求項１６】
前記構造を形成する段階において、前記第２の基板（５１８）の前面（５１８．１）がエッチングされて第２の懸架領域（５１９）のためのパターン（５２６）を形成し、前記第２の基板（６１８）の接合の段階において接合層を形成するための層の、前記構造が形成された面上への成膜が行われる、請求項１５に記載の製造方法。
【請求項１７】
前記第１（２、１０２、２０２、３０２、４０２、５０２、６０２）及び前記第２（１８、１１８、２１８、３１８、４１８、５１８、６１８）の基板の接合が、直接接合または共晶接合によって得られる、請求項１４から１６のいずれか一項に記載の製造方法。
【請求項１８】
段階ｃ）に引き続いて、前記犠牲層（６１６）の構造の形成及び／または前記犠牲層（６１６）上への１つまたは複数の中間層の成膜の段階を備え、前記中間層に構造を形成することができる、請求項１から１７のいずれか一項に記載の製造方法。
【請求項１９】
前記構造を形成された犠牲層及び／または前記中間層上に酸化物層を成膜する段階並びに前記酸化物層を平坦化する段階を備え、前記酸化物層が前記接合に用いられる、請求項１８に記載の製造方法。
【請求項２０】
前記第１の基板（４０２）が、前記段階ａ）の前に構造を形成される、請求項１から１９のいずれか一項に記載の製造方法。
【請求項２１】
前記第２の懸架領域を形成することを可能とするように加工を行い、前記停止層に到達するように加工を行う前記段階ｄ）が、同時加工によってまたは逐次加工によって行われる、請求項１から１９のいずれか一項に記載の製造方法。
【請求項２２】
前記段階ａ）から前記段階ｂ）が、３つ以上の層を有する活性部を形成できるように繰り返される、請求項１から２１のいずれか一項に記載の製造方法。
【請求項２３】
前記第１の基板の前記前面の半導体材料が、単結晶シリコンである、請求項１から２２のいずれか一項に記載の製造方法。
【請求項２４】
センサ及び／またはアクチュエータを製造するための微小電気機械構造及び／またはナノ電気機械構造の製造方法である、請求項１から２３のいずれか一項に記載の製造方法。
【請求項２５】
前記センサが、少なくとも１つの変形可能なメンブレン（４４）であって、基板（７４２）上に懸架され、１つの面が測定される圧力が加えられるものであるメンブレン（４４）、少なくとも１つのひずみゲージによって形成され、前記ゲージが、前記第１の懸架領域によって形成され、前記基板（７４２）から形成される前記メンブレン（４４）の変形の検出手段（４６）、及び前記メンブレン（４４）の変形を前記検出する手段（４６）に伝達する手段（５４）を備える圧力センサであって、前記伝達する手段（５４）が、前記メンブレン（４４）の平面に対してほぼ平行な軸（Ｙ）周りの前記基板（７４２）上の回転に連結され、前記メンブレン（４４）に少なくとも一部が統合され、前記検出する手段（４６）に、増幅して、前記メンブレン（４４）の変形または変形からのひずみを伝達する長手方向の腕を備え、前記長手方向の腕が、前記第２の懸架領域によって形成され、前記伝達する手段が前記基板から形成される、請求項２４に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図１Ｊ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【公開番号】特開２０１３−１１１７４５（Ｐ２０１３−１１１７４５Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２６０８５５（Ｐ２０１２−２６０８５５）
【出願日】平成２４年１１月２９日（２０１２．１１．２９）
【出願人】（５０２１２４４４４）コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ (383)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１２−２６０８５５（Ｐ２０１２−２６０８５５）
【出願日】平成２４年１１月２９日（２０１２．１１．２９）
【出願人】（５０２１２４４４４）コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ (383)
【Ｆターム（参考）】
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