ＮＶＭ回路をロジック回路と集積する方法
不揮発性メモリ（ＮＶＭ）回路１８を論理回路２０とともに集積する方法が提供される。この方法は、基板１２のＮＶＭ領域及びロジック領域の上に第１のゲート材料層１６を堆積することを含む。この方法は更に、窒化膜、酸化膜及び窒化膜（ＡＲＣ層）を有する複数の接し合う犠牲層２２、２４、２６を互いに重ねて堆積することを含む。これら複数の接し合う犠牲層２２、２４、２６は、ＮＶＭ領域内のメモリトランジスタの選択ゲート１６及び制御ゲート３２をパターニングするために使用され、複数の接し合う犠牲層２２、２４、２６のうちのＡＲＣ層２２はまた、ロジック領域２０内のロジックトランジスタのゲート１６をパターニングするために使用される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路の製造に関し、より具体的には集積回路設計を製造する際に不揮発性メモリ（Non-Volatile Memory；ＮＶＭ）回路をロジック回路と集積することに関する。
【背景技術】
【０００２】
集積回路設計の分野において、システムオンチップ（System-on-chip；ＳｏＣ）デバイスが広く使用されている。用語“ＳｏＣ”は、ロジック、プログラム可能部分、Ｉ／Ｏ、揮発性メモリ及び不揮発性メモリを含む複数種類のブロックを、単一の集積回路上に集積したデバイスを意味する。
【０００３】
ＳｏＣ設計における不揮発性メモリとして、フローティングゲートに基づくメモリがよく使用されている。ＳｏＣに埋め込まれるフローティングゲートに基づくメモリのスケーリング限界を打破するため、現在、薄膜ストレージ（thin film storage；ＴＦＳ）メモリが使用されるに至っている。ＴＦＳメモリにおいて、電荷は、ナノ結晶として広く知られるシリコン結晶の薄い絶縁膜内に貯蔵される。
【０００４】
ＳｏＣ内でのＴＦＳ（薄膜半導体）メモリとロジック回路との集積は、２つのゲートエッチングを必要とする。１つはＴＦＳ領域内の選択ゲート用であり、もう１つはロジック領域内のロジックトランジスタ又は周辺トランジスタのゲート用である。ロジック又は周辺のトランジスタは、クリティカル寸法（critical dimension；ＣＤ）を有し、非常に微細であるため、パターニングするのが面倒なものとなっている。１つの取り組みにおいて、微小なトランジスタのゲートは、トランジスタのゲート寸法のＣＤ制御を達成するために、ゲート酸化膜上に堆積されたボトム反射防止膜（bottom anti-reflective coating；ＢＡＲＣ）層を用いてパターニングされる。ＢＡＲＣは高い粘性を有するので、ＢＡＲＣ層を堆積することは難しいことである。また、ＳｏＣ上のメモリ領域とロジック領域との間に高低差が存在する場合、プロセスは更に複雑になる。加えて、ＳｏＣ上のメモリ領域とロジック領域との間の物理的な距離が小さい場合、ロジック領域内のゲート酸化膜上に非常に厚い非平面的なＢＡＲＣ層が堆積され、これはエッチングするのが困難である。さらに、厚いＢＡＲＣ層は過度に反射防止性であるため、厚いＢＡＲＣ層を用いたトランジスタゲートのパターニングは複雑なプロセスである。この非平面性の問題を解決するため、分離領域と呼ばれるメモリ領域とロジック領域との間の距離は大きくされる必要がある。しかしながら、分離領域の増大はＳｏＣ設計においてレイアウトの非効率性を引き起こす。
【０００５】
微細寸法のトランジスタをパターニングする別の一手法は、通常の反射防止膜（ＡＲＣ）又は窒化膜を堆積することを含む。しかしながら、後のプロセスでこれをエッチングすることは、非平面性の問題のために困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｏＣ内でＮＶＭ回路をロジック回路とともに集積する際にこれらの問題を解決し、且つプロセスの複雑性を低減する方法が望まれる。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に従った方法は、互いに電気的に分離された第１の画成領域と第２の画成領域とを有する基板を設ける。また、当該方法は、第１の画成領域及び第２の画成領域の双方において基板を覆う第１のゲート材料層を設ける。さらに、当該方法は、第１のゲート材料層を覆う複数の接し合う犠牲層を設ける。当該方法は更に、前記複数の接し合う犠牲層を用いて、第１の画成領域内のトランジスタ制御電極を形成する。このとき、接し合う犠牲層のうちの少なくとも１つは完全には除去されない。さらに、当該方法は、接し合う犠牲層のうちの１つを用いて、第２の画成領域内のトランジスタ制御電極をパターニングする。最後に、当該方法は、第１の画成領域及び第２の画成領域の双方内でトランジスタ群の形成を完了する。
【０００８】
本発明の他の一実施形態において、集積回路を製造する方法が提供される。この集積回路は、基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを含む。当該方法は、第１領域及び第２領域の双方において、基板を覆う第１のゲート電極材料層を形成することを含む。さらに、当該方法は、第１領域及び第２領域内にデバイスを形成する前に、第１領域及び第２領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層を形成する。さらに、当該方法は、前記複数の犠牲層を用いて、第１領域内に第１タイプのデバイスを形成することを含む。さらに、当該方法は、前記複数の犠牲層を用いて、第２領域内に第２タイプのデバイスを形成することを含む。
【０００９】
本発明の更なる他の一実施形態において、集積回路を製造する方法が提供される。この集積回路は、基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを含む。当該方法は、メモリ領域及びロジック領域の双方において、基板を覆う第１のゲート電極材料層を形成することを含む。当該方法は更に、メモリ領域及びロジック領域内にデバイスを形成することに先立って、メモリ領域及びロジック領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層を形成することを含む。さらに、当該方法は、前記複数の犠牲層を用いて、メモリ領域内に不揮発性メモリデバイスを形成することを含む。また、当該方法は、前記複数の犠牲層のうちの少なくとも１つを用いて、ロジック領域内にロジックデバイスを形成することを含む。ロジックデバイスを形成するために用いられる前記複数の犠牲層のうちの少なくとも１つは、ロジック領域内のロジックデバイスに対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層である。
【図面の簡単な説明】
【００１０】
本発明の好適実施形態の以下の詳細な説明は、添付の図面とともに読みことによって、よりよく理解されるであろう。本発明は、例として図示されるのであり、添付の図によって限定されるものではない。図において、似通った参照符号は同様の要素を指し示す。図中の要素は、単純且つ明瞭にするために示されたものであり、必ずしも縮尺通りには描かれてはいない。
【図１】本発明の一実施形態に従った、基板を覆う誘電体材料の層とゲート材料の層とを備えた半導体デバイスの一部を例示する断面図である。
【図２】本発明の一実施形態に従った、接し合う複数の犠牲層を堆積した後の図１の半導体デバイスを例示する図である。
【図３】本発明の一実施形態に従った、パターニングされたフォトレジスト層を堆積した後の図２の半導体デバイスを例示する図である。
【図４】本発明の一実施形態に従った、犠牲層及び第１のゲート材料層をエッチングした後の図３の半導体デバイスを例示する図である。
【図５】本発明の一実施形態に従った、犠牲層上への電荷貯蔵スタックの堆積後の図４の半導体デバイスを例示する図である。
【図６】本発明の一実施形態に従った、第２のゲート材料層を堆積した後の図５の半導体デバイスを例示する図である。
【図７】本発明の一実施形態に従った、研磨停止層まで第２のゲート材料層を研磨した後の図６の半導体デバイスを例示する図である。
【図８】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図９】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図１０】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図１１】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図１２】本発明の一実施形態に従った、ロジック領域内のロジックトランジスタのゲートをパターニングするためのフォトレジストマスクを堆積した後の図１１の半導体デバイスを例示する図である。
【図１３】本発明の一実施形態に従った、メモリ領域内のメモリトランジスタ及びロジック領域内のロジックトランジスタの形成のための最終処理工程群を例示する図である。 当業者に認識されるように、図中の要素は、単純且つ明瞭にするために示されたものであり、必ずしも縮尺通りには描かれてはいない。例えば、図中の一部の要素の寸法は、本発明の実施形態の理解を高める助けとなるよう、その他の要素に対して誇張されている場合がある。
【発明を実施するための形態】
【００１１】
添付の図面の詳細な説明は、本発明の現時点での好適実施形態の説明であり、本発明を実施し得る唯一の形態を表すものではない。理解されるように、同一又は等価な機能が、本発明の主旨及び範囲の中に含まれる異なる実施形態によって達成されてもよい。
【００１２】
図１−１３は、本発明の様々な実施形態に従った、不揮発性メモリ（ＮＶＭ）回路とロジック回路との集積における複数の段階中の半導体ウェハの一部を断面図で示している。
【００１３】
先ず、図１を参照するに、この図は、集積回路ダイと呼ぶ半導体デバイス１０の一部の断面図を例示している。半導体デバイス１０は基板１２を含んでおり、基板１２は、トレンチアイソレーション１３によって分離されたＮＶＭ領域１８とロジック領域２０とを有している。図１は、基板１２を覆う誘電体層１４及び第１のゲート材料層１６を示している。基板１２は、例えばガリウム砒素、シリコン、ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、単結晶シリコン、又は電子デバイスを形成するために従来から使用されているその他の材料など、如何なる半導体材料又は材料群の組み合わせであってもよい。図１に示すように、半導体デバイス１０上にトレンチアイソレーション１３が形成される。トレンチアイソレーション１３は、半導体デバイス上の第１の画成領域と第２の画成領域とを電気的に分離するために必要とされる。第１の画成領域は、不揮発性メモリセル群を組み入れるために使用されるＮＶＭ領域１８を含んでおり、第２の画成領域は、ロジック機能を実現するトランジスタ群を組み入れるために使用されるロジック領域２０を含んでいる。本発明の一実施形態において、ＮＶＭ領域１８は、最小のフォトリソグラフィ限界に対応するトレンチアイソレーション１３によって、ロジック領域２０から電気的に分離される。トレンチアイソレーション１３は、しばしばトレンチ酸化物と呼ばれる如何なる酸化物であってもよい。
【００１４】
そして、基板１２上に誘電体層１４が堆積される。誘電体層１４は、酸化シリコンや酸化アルミニウムや酸化タンタル等の酸化物、窒化シリコン等の窒化物、二酸化チタン、二酸化ジルコニウム、若しくはこれらに類するもの、又はこれらの何らかの組み合わせとし得る。誘電体層１４は、従来からの化学的気相成長（ＣＶＤ）法、物理的気相成長法、原子層成長法、又はこれらの組み合わせを用いて堆積することができる。誘電体層１４は、二酸化シリコン、窒化シリコン、酸窒化シリコン（シリコンオキシナイトライド）、高誘電率（ｈｉｇｈ−ｋ）材料（例えば、７より大きいｋ）、又はこれらの何らかの組み合わせの１つ以上の膜を含むことができる。
【００１５】
そして、誘電体層１４上に第１のゲート材料層１６が堆積される。第１のゲート材料層１６は、例えばポリシリコン、アモルファスシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、若しくはこれらの類するもの、又はこれらの組み合わせ等の如何なる材料であってもよい。第１のゲート材料層１６は、従来からの化学的気相成長法を用いて堆積されてもよいし、その他のプロセスによって堆積されてもよい。
【００１６】
一実施形態において、全ての処理工程とＮＶＭ領域１８内及びロジック領域２０内のトランジスタ群の形成との完了後、第１のゲート材料層１６は、ＮＶＭ領域１８内のメモリトランジスタの選択ゲートとして作用する。第１のゲート材料層１６はまた、ロジック領域２０内のロジックトランジスタのゲート電極としても作用する。
【００１７】
次に、図２を参照するに、第１のゲート材料層１６上への複数の接し合う犠牲層の堆積は、反射防止膜（ＡＲＣ）層２２、エッチング停止層２４及び研磨停止層２６を順次上に堆積することを含む。ＡＲＣ層２２は第１のゲート材料層１６上に形成される。好適な一実施形態において、ＡＲＣ層２２は、例えば窒化シリコンや金属含有窒化物などの、窒化物（例えば、ＴｉＮ）や金属−シリコン窒化物（例えば、ＴａａＳｉｂＮｃ）、又はこれらの何らかの組み合わせである。好適な一実施形態において、ＡＲＣ層２２は、従来からの化学的気相成長（ＣＶＤ）法を用いて、およそ１５５Åの厚さを有するように堆積される。ＡＲＣ層２２は、ロジック領域２０内のトランジスタのゲートをパターニングするための反射防止膜として用いられる。
【００１８】
ＡＲＣ層２２が堆積された後、エッチング停止層２４が形成される。エッチング停止層２４は、例えばＳｉＯ２等の酸化物、又はこれに類するものとし得る。一実施形態において、エッチング停止層２４は、８０Åの厚さを有する超高密度酸化物層（ultra-dense oxide layer；ＵＤＯＸ）である。エッチング停止層２４は、ＡＲＣ層２２を研磨停止層２６から離隔するために使用される。エッチング停止層２４は、エッチングプロセスでの研磨停止層２６のエッチングを停止させるために用いられる。故に、エッチング停止層２４は、製造中に実行される様々な処理によってＡＲＣ層２２が露出されるのを防止する。ＡＲＣ層２２は、ロジック領域２０内のロジックトランジスタのゲート電極をパターニングするために使用されることになる。
【００１９】
一形態において、研磨停止層２６は、ＣＶＤを用いて、エッチング停止層２４の厚さのおよそ５倍の厚さを有するように堆積される。研磨停止層２６は、例えばＳｉＮやＳｉＯＮ等の如何なる窒化物若しくは酸窒化物、又はこれらに類するものとし得る。研磨停止層２６は、化学機械研磨（ＣＭＰ）プロセスにおいて研磨を停止させるために使用される。本発明において、研磨停止層は、ＮＶＭ領域１８内のメモリトランジスタの選択ゲートをパターニングするための反射防止膜として用いられる。
【００２０】
一形態において、ＡＲＣ層２２は窒素を含有し、エッチング停止層２４は酸素を含有し、研磨停止層２６は窒素を含有する。
【００２１】
図３は、研磨停止層２６上に堆積されたフォトレジスト材料からなるパターニングされたフォトレジスト層２８を示している。パターニングされたフォトレジスト層２８は、例えばスピンコーティング法といった従来からのリソグラフィ技術を用いて設けられる。フォトレジスト材料は、リソグラフィの適用に適した多様なフォトレジスト化学物質を含み得る。フォトレジスト材料は、通常、マトリクス材又は樹脂と、感光剤又は阻害剤と、溶剤とを含んでいる。パターニングされたフォトレジスト層２８の材料は、ポジ型フォトレジスト材料又はネガ型フォトレジスト材料とすることができる。
【００２２】
図４に示すように、パターニングされたフォトレジスト層２８をマスクとして用いてエッチングが実行される。このエッチングは、研磨停止層２６、エッチング停止層２４、ＡＲＣ層２２及び第１のゲート材料層１６を貫通エッチングするように行われる。一実施形態において、このエッチングはドライエッチング技術を用いて行われる。このエッチングプロセス後、パターニングされたフォトレジスト層２８は除去される。一実施形態において、このフォトレジストは、例えばＲＣＡ洗浄、ピラニア洗浄及びこれらに類するもの等の、従来からのウェット洗浄プロセスを用いて除去される。他の一実施形態において、このフォトレジストは、例えばアッシング、溶剤洗浄及びこれらに類するもの等の、従来からの剥離プロセスを用いることによって除去される。
【００２３】
図５に示すように、誘電体層１４の露出領域がエッチングされ、パターニングされた半導体デバイス１０上に電荷貯蔵スタック３０が堆積される。電荷貯蔵スタック３０は、１層又は複数層の電荷貯蔵材料である。一実施形態において、電荷貯蔵スタック３０は、例えばＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）及びこれらに類するものといった、従来からの堆積技術を用いて堆積される。一実施形態において、電荷貯蔵スタック３０は、酸化膜同士の間に挟まれたナノ結晶の層である。他の一実施形態において、電荷貯蔵スタック３０は、酸化膜同士の間に挟まれた窒化膜である。更なる他の一実施形態において、電荷貯蔵スタック３０は、ポリシリコン層及びそれに続く酸化膜−窒化膜−酸化膜（ＯＮＯ）層である。好適な一実施形態において、電荷貯蔵スタック３０は、酸化膜同士の間に挟まれたナノ結晶の層である。
【００２４】
本発明の一実施形態においては、パターニングされた半導体デバイス１０上に電荷貯蔵スタック３０を堆積することに代えて、ＮＶＭ領域１８のパターニングされたメモリトランジスタのフローティングゲートとして作用するポリシリコン層が堆積される。
【００２５】
図６を参照するに、ＮＶＭ領域１８とロジック領域２０との上に第２のゲート材料層３２堆積される。第２のゲート材料層３２は、電荷貯蔵スタック３０上の露出領域を充填して、厚い層で電荷貯蔵スタック３０を覆うように堆積される。第２のゲート材料層３２は、金属、ポリシリコン、又はこれら２つの組み合わせとし得る。第２のゲート材料層３２は、例えば低圧化学的気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、又はこれらに類するものを用いて堆積される。
【００２６】
図７は、第２のゲート材料層３２の研磨後の半導体デバイス１０を示している。この研磨は、研磨停止層２６上にある第２のゲート材料層３２及び電荷貯蔵スタック３０を除去するように行われる。第２のゲート材料層３２は、例えば化学機械研磨（ＣＭＰ）等の従来からの技術を用いて研磨される。一実施形態において、第２のゲート材料層３２は、従来からのエッチングプロセスを用いることによって、研磨停止層２６が露出するまでエッチングされてもよい。
【００２７】
図８のように、フォトレジスト材料からなるフォトレジストマスク３４が堆積される。そして、露出された領域から第２のゲート材料層３２が除去される。一実施形態において、第２のゲート材料層３２は、例えば異方性ドライエッチング等の選択性ドライエッチングプロセスを用いることによって除去される。
【００２８】
図９は、図８の半導体デバイス１０上に堆積された、フォトレジスト材料からなるフォトレジストマスク３６を例示している。そして、露出された領域がドライエッチングプロセスを用いてエッチングされている。このプロセスにおいて、露出された研磨停止層２６、エッチング停止層２４、ＡＲＣ層２２及び第１のゲート材料層１６が、図８の半導体デバイス１０から除去される。
【００２９】
図１０に示すように、図９の半導体デバイスの研磨停止層２６が、例えば異方性技術などの従来からのドライエッチングプロセスを用いて選択的にエッチングされる。このドライエッチングは、第２のゲート材料層３２は影響を受けずに残存するが研磨停止層２６はエッチング除去されるようにして行われる。
【００３０】
図１１に示すように、図１０の半導体デバイス１０にウェットエッチングプロセスが実行される。一形態において、このウェットエッチングプロセスは、例えばフッ酸（ＨＦ）エッチング等の従来からのウェットエッチングプロセスである。ウェットエッチングプロセスに用いられ得るその他の酸は、以下に限定されないが、Ｈ３ＰＯ４、Ｈ２ＳＯ４、ＨＯＨ、Ｈ２Ｏ２及びＨＣｌを含む。このウェットエッチングプロセスは、エッチング停止層２４、電荷貯蔵スタック３０の露出領域、及び露出された誘電体層１４の除去をもたらす。斯くして、このウェットエッチングプロセスの完了時、ＮＶＭ領域１８の選択ゲート及び制御ゲートの形成が完了する。
【００３１】
図１２は、ロジック領域２０内のロジックトランジスタのゲートをパターニングするために堆積された、フォトレジスト材料からなるフォトレジストマスク３８を例示している。ここで、ロジックトランジスタのゲートは、ＡＲＣ層２２を用いてパターニングされる。露出されたＡＲＣ層２２及び第１のゲート材料層１６が、ドライエッチングプロセスを用いて、図１１の半導体デバイス１０のロジック領域２０から除去される。
【００３２】
ロジックトランジスタのゲートはＡＲＣ層２２を用いてパターニングされるので、このパターニングは、ロジックトランジスタのゲートをパターニングするためにゲート酸化膜上にＢＡＲＣ層を堆積することを不要にする。また、トレンチアイソレーション１３は、ＢＡＲＣを堆積する際の非平面性の問題を軽減するように大きくされている。ＮＶＭ領域１８とロジック領域２０との間のトレンチアイソレーション１３は最小のフォトリソグラフィ限界に関連付けられ得るため、有意な量の空間が集積回路上で節減され得る。
【００３３】
次に、図１３を参照するに、図１２の半導体デバイス１０からフォトレジストマスク３８及びＡＲＣ層２２が除去される。ＮＶＭ領域１８内の第１のゲート材料層１６及び第２のゲート材料層３２の周り、ロジック領域２０内の第１のゲート材料層１６の周りに、それぞれ、一組のスペーサ４０、４２が形成される。一組のスペーサ４０、４２は、例えば酸化物、窒化物、酸窒化物、及びこれらに類するもの等の絶縁層を基板上に堆積し、該絶縁層の部分ぶぶんをエッチングすることによって形成されることができる。ＮＶＭ領域１８内に、メモリトランジスタ５２のソース４４及びドレイン４６が形成される。ロジック領域２０内には、ロジックトランジスタ５４のソース４８及びドレイン５０が形成される。ソース４４、４８及びドレイン４６、５０は従来からのドーピングプロセスによって形成される。斯くして、ＮＶＭ領域１８内にメモリトランジスタ５２が形成されるとともに、ロジック領域２０内にロジックトランジスタ５４が形成される。ＮＶＭ領域１８内で、第１のゲート材料層１６はメモリトランジスタ５２の選択ゲートとして作用し、第２のゲート材料層３２はメモリトランジスタ５２の制御ゲートとして作用する。第１のゲート材料層１６はまた、ロジック領域２０内でロジックトランジスタ５４のゲートとして作用する。
【００３４】
本願において、ＮＶＭ領域、第１の画成領域、及び第１領域という用語は半導体デバイス１０のメモリ領域を表し、ロジック領域、第２の画成領域、及び第２領域という用語は半導体デバイス１０のロジック領域を表す。
【００３５】
本願において、“第１のゲート材料層”及び“第１のゲート電極材料”という用語は、ＮＶＭ領域１８内の選択ゲートと、ロジック領域２０内のゲート電極とを表す。“第２のゲート材料層”及び“第２のゲート電極材料”という用語は、ＮＶＭ領域１８内の制御ゲートを表す。
【００３６】
本願において、“第１タイプのデバイス”及び“メモリトランジスタ”という用語は、メモリ領域内のトランジスタを表し、“第２タイプのデバイス”及び“ロジックトランジスタ”という用語は、ロジック領域内のロジック機能を実行するために使用されるトランジスタを表す。
【００３７】
ここで説明した構造は、メモリ回路領域内のメモリトランジスタの選択ゲート及びロジック回路領域内のロジックトランジスタのゲート電極をパターニングするために、窒化膜、酸化膜及び窒化膜（ＡＲＣ層）を含む複数の犠牲層を利用している。故に、ＮＶＭデバイスとロジックデバイスとの集積におけるプロセスの複雑性が有意に低減される。ロジック領域内のゲート電極をパターニングするためにＢＡＲＣ層を用いることに代えて、本発明はこの目的のために窒化膜／酸化膜／窒化膜スタックからのＡＲＣ層を用いる。これにより、トレンチアイソレーション領域のサイズは大きくされる必要がなく、ＳｏＣにおける最適なスペース利用がもたらされる。また、本発明はＳｏＣ内にＮＶＭメモリをシームレスに集積することを可能にする。
【００３８】
一形態において、第１の画成領域と、該第１の画成領域から電気的に分離された第２の画成領域とを有する基板を設けることによってＮＶＭ回路をロジック回路と集積する方法が提供される。第１の画成領域及び第２の画成領域の双方において基板を覆うように第１のゲート材料層が設けられる。第１のゲート材料層を覆う複数の接し合う犠牲層が設けられる。これら複数の接し合う犠牲層は、第１の画成領域内のトランジスタ制御電極を形成するために設けられ、このとき、これら接し合う犠牲層のうちの少なくとも１つは完全には除去されない。接し合う犠牲層のうちの少なくとも１つは、第２の画成領域内のトランジスタ制御電極をパターニングするために用いられる。第１の画成領域及び第２の画成領域の双方内でトランジスタ群の形成が完了される。
【００３９】
他の一形態において、接し合う犠牲層のうちの上記少なくとも１つは、第２の画成領域内のトランジスタ制御電極に直に隣接する。他の一形態において、複数の接し合う犠牲層は、第１の窒化物層と、第１の窒化物層の下に位置する酸化物層と、該酸化物層の下に位置する第２の窒化物層とを含む。他の一形態において、第１の画成領域は、不揮発性メモリセル群を組み入れるための不揮発性メモリ領域を含み、第２の画成領域は、ロジック機能を実現するトランジスタ群を組み入れるためのロジック領域を含む。更なる他の一形態において、第１の画成領域は、最小のフォトリソグラフィ限界に対応する量によって、第２の画成領域から電気的に分離される。更なる他の一形態において、複数の接し合う犠牲層のうちの少なくとも１つは、化学機械研磨にて使用される研磨停止層を含み、複数の接し合う犠牲層のうちの少なくとも１つは、化学的エッチングにて使用されるエッチング停止層を含み、且つ複数の接し合う犠牲層のうちの少なくとも１つは反射防止膜（ＡＲＣ）層を含む。更なる他の一形態において、複数の接し合う犠牲層は、第１の画成領域及び第２の画成領域の処理の完了時に完全に除去される。一形態において、複数の接し合う犠牲層は、基板上に位置する反射防止膜（ＡＲＣ）層と、該反射防止膜層上に位置する酸化物層と、該酸化物層上に位置する窒化物層とを含む。
【００４０】
他の一形態において、基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを有する集積回路を製造する方法が提供される。第１領域及び第２領域の双方において基板を覆う第１のゲート電極材料層が形成される。第１領域及び第２領域内にデバイスを形成することに先立って、第１領域及び第２領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層が形成される。これら複数の犠牲層は、第１領域内に第１タイプのデバイスを形成するために使用される。複数の犠牲層のうちの少なくとも１つは、第２領域内に第２タイプのデバイスを形成するために使用される。
【００４１】
他の一形態において、第２領域内で第２タイプのデバイスに対応するゲート電極を形成することに先立って、第１領域から上記複数の犠牲層が除去される。他の一形態において、第２タイプのデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、第１のゲート電極材料層に直に隣接する。更なる他の一形態において、第２タイプのデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、反射防止膜（ＡＲＣ）層である。他の一形態において、ＡＲＣ層は、第２領域内に形成される第２タイプのデバイスに対応するゲート電極をパターニングするために使用される。更なる他の一形態において、複数の犠牲層は、第２領域内に形成される第２タイプのデバイスに対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層と、第１領域及び第２領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、第１領域及び第２領域の双方内で研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを含む。更なる他の一形態において、第１領域はメモリ領域であり、第２領域はロジック領域である。他の一形態において、第１タイプのデバイスは制御ゲート及び選択ゲートを含み、第２タイプのデバイスは１つのゲートのみを含む。
【００４２】
更なる他の一形態において、基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを含む集積回路を製造する方法が提供される。メモリ領域及びロジック領域の双方において基板を覆う第１のゲート電極材料層が形成される。メモリ領域及びロジック領域内にデバイスを形成することに先立って、メモリ領域及びロジック領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層が形成される。これら複数の犠牲層は、メモリ領域内に不揮発性メモリデバイスを形成するために使用される。複数の犠牲層のうちの少なくとも１つは、ロジック領域内にロジックデバイスを形成するために使用され、ロジックデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、ロジック領域に対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層である。他の一形態において、ロジック領域内でロジックデバイスに対応するゲート電極を形成することに先立って、メモリ領域から上記複数の犠牲層が除去される。他の一形態において、ロジックデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、第１のゲート電極材料層に直に隣接する。他の一形態において、複数の犠牲層は、メモリ領域及びロジック領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、メモリ領域及びロジック領域の双方内で研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを含む。更なる他の一形態において、ＡＲＣ層は窒素を含有し、研磨停止層は窒素を含有し、エッチング停止層は酸素を含有する。
【００４３】
なお、必ずしも概要説明又は実施例において上述した作業の全てが必要とされるわけではなく、特定の作業の一部が必要とされないことがあるし、上述のものに加えて１つ以上の更なる作業が実行されることもある。さらに、作業群を列挙した順序は、必ずしも、それらが実行される順序ではない。
【００４４】
１つ以上の利点、１つ以上のその他の効果、１つ以上の問題の１つ以上の解決策、又はこれらの組み合わせを、１つ以上の具体的な実施形態に関して説明してきた。しかしながら、利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる要素は、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。
【００４５】
以上にて開示された内容は例示的なものであって限定的なものではない。また、添付の特許請求の範囲は、本発明の範囲に入る全ての変更、改良及びその他の実施形態に及ぶものである。故に、本発明の範囲は、上述の詳細な説明によって限定されるものではなく、請求項及びその均等物の容認可能な最も広い解釈によって、法により認められる最大の範囲に決定されるべきものである。
【技術分野】
【０００１】
本開示は、概して集積回路の製造に関し、より具体的には集積回路設計を製造する際に不揮発性メモリ（Non-Volatile Memory；ＮＶＭ）回路をロジック回路と集積することに関する。
【背景技術】
【０００２】
集積回路設計の分野において、システムオンチップ（System-on-chip；ＳｏＣ）デバイスが広く使用されている。用語“ＳｏＣ”は、ロジック、プログラム可能部分、Ｉ／Ｏ、揮発性メモリ及び不揮発性メモリを含む複数種類のブロックを、単一の集積回路上に集積したデバイスを意味する。
【０００３】
ＳｏＣ設計における不揮発性メモリとして、フローティングゲートに基づくメモリがよく使用されている。ＳｏＣに埋め込まれるフローティングゲートに基づくメモリのスケーリング限界を打破するため、現在、薄膜ストレージ（thin film storage；ＴＦＳ）メモリが使用されるに至っている。ＴＦＳメモリにおいて、電荷は、ナノ結晶として広く知られるシリコン結晶の薄い絶縁膜内に貯蔵される。
【０００４】
ＳｏＣ内でのＴＦＳ（薄膜半導体）メモリとロジック回路との集積は、２つのゲートエッチングを必要とする。１つはＴＦＳ領域内の選択ゲート用であり、もう１つはロジック領域内のロジックトランジスタ又は周辺トランジスタのゲート用である。ロジック又は周辺のトランジスタは、クリティカル寸法（critical dimension；ＣＤ）を有し、非常に微細であるため、パターニングするのが面倒なものとなっている。１つの取り組みにおいて、微小なトランジスタのゲートは、トランジスタのゲート寸法のＣＤ制御を達成するために、ゲート酸化膜上に堆積されたボトム反射防止膜（bottom anti-reflective coating；ＢＡＲＣ）層を用いてパターニングされる。ＢＡＲＣは高い粘性を有するので、ＢＡＲＣ層を堆積することは難しいことである。また、ＳｏＣ上のメモリ領域とロジック領域との間に高低差が存在する場合、プロセスは更に複雑になる。加えて、ＳｏＣ上のメモリ領域とロジック領域との間の物理的な距離が小さい場合、ロジック領域内のゲート酸化膜上に非常に厚い非平面的なＢＡＲＣ層が堆積され、これはエッチングするのが困難である。さらに、厚いＢＡＲＣ層は過度に反射防止性であるため、厚いＢＡＲＣ層を用いたトランジスタゲートのパターニングは複雑なプロセスである。この非平面性の問題を解決するため、分離領域と呼ばれるメモリ領域とロジック領域との間の距離は大きくされる必要がある。しかしながら、分離領域の増大はＳｏＣ設計においてレイアウトの非効率性を引き起こす。
【０００５】
微細寸法のトランジスタをパターニングする別の一手法は、通常の反射防止膜（ＡＲＣ）又は窒化膜を堆積することを含む。しかしながら、後のプロセスでこれをエッチングすることは、非平面性の問題のために困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｏＣ内でＮＶＭ回路をロジック回路とともに集積する際にこれらの問題を解決し、且つプロセスの複雑性を低減する方法が望まれる。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に従った方法は、互いに電気的に分離された第１の画成領域と第２の画成領域とを有する基板を設ける。また、当該方法は、第１の画成領域及び第２の画成領域の双方において基板を覆う第１のゲート材料層を設ける。さらに、当該方法は、第１のゲート材料層を覆う複数の接し合う犠牲層を設ける。当該方法は更に、前記複数の接し合う犠牲層を用いて、第１の画成領域内のトランジスタ制御電極を形成する。このとき、接し合う犠牲層のうちの少なくとも１つは完全には除去されない。さらに、当該方法は、接し合う犠牲層のうちの１つを用いて、第２の画成領域内のトランジスタ制御電極をパターニングする。最後に、当該方法は、第１の画成領域及び第２の画成領域の双方内でトランジスタ群の形成を完了する。
【０００８】
本発明の他の一実施形態において、集積回路を製造する方法が提供される。この集積回路は、基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを含む。当該方法は、第１領域及び第２領域の双方において、基板を覆う第１のゲート電極材料層を形成することを含む。さらに、当該方法は、第１領域及び第２領域内にデバイスを形成する前に、第１領域及び第２領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層を形成する。さらに、当該方法は、前記複数の犠牲層を用いて、第１領域内に第１タイプのデバイスを形成することを含む。さらに、当該方法は、前記複数の犠牲層を用いて、第２領域内に第２タイプのデバイスを形成することを含む。
【０００９】
本発明の更なる他の一実施形態において、集積回路を製造する方法が提供される。この集積回路は、基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを含む。当該方法は、メモリ領域及びロジック領域の双方において、基板を覆う第１のゲート電極材料層を形成することを含む。当該方法は更に、メモリ領域及びロジック領域内にデバイスを形成することに先立って、メモリ領域及びロジック領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層を形成することを含む。さらに、当該方法は、前記複数の犠牲層を用いて、メモリ領域内に不揮発性メモリデバイスを形成することを含む。また、当該方法は、前記複数の犠牲層のうちの少なくとも１つを用いて、ロジック領域内にロジックデバイスを形成することを含む。ロジックデバイスを形成するために用いられる前記複数の犠牲層のうちの少なくとも１つは、ロジック領域内のロジックデバイスに対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層である。
【図面の簡単な説明】
【００１０】
本発明の好適実施形態の以下の詳細な説明は、添付の図面とともに読みことによって、よりよく理解されるであろう。本発明は、例として図示されるのであり、添付の図によって限定されるものではない。図において、似通った参照符号は同様の要素を指し示す。図中の要素は、単純且つ明瞭にするために示されたものであり、必ずしも縮尺通りには描かれてはいない。
【図１】本発明の一実施形態に従った、基板を覆う誘電体材料の層とゲート材料の層とを備えた半導体デバイスの一部を例示する断面図である。
【図２】本発明の一実施形態に従った、接し合う複数の犠牲層を堆積した後の図１の半導体デバイスを例示する図である。
【図３】本発明の一実施形態に従った、パターニングされたフォトレジスト層を堆積した後の図２の半導体デバイスを例示する図である。
【図４】本発明の一実施形態に従った、犠牲層及び第１のゲート材料層をエッチングした後の図３の半導体デバイスを例示する図である。
【図５】本発明の一実施形態に従った、犠牲層上への電荷貯蔵スタックの堆積後の図４の半導体デバイスを例示する図である。
【図６】本発明の一実施形態に従った、第２のゲート材料層を堆積した後の図５の半導体デバイスを例示する図である。
【図７】本発明の一実施形態に従った、研磨停止層まで第２のゲート材料層を研磨した後の図６の半導体デバイスを例示する図である。
【図８】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図９】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図１０】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図１１】図８−１１は、本発明の一実施形態に従った、図７の半導体デバイスのＮＶＭ領域内の選択ゲート及び制御ゲートの形成を例示する図である。
【図１２】本発明の一実施形態に従った、ロジック領域内のロジックトランジスタのゲートをパターニングするためのフォトレジストマスクを堆積した後の図１１の半導体デバイスを例示する図である。
【図１３】本発明の一実施形態に従った、メモリ領域内のメモリトランジスタ及びロジック領域内のロジックトランジスタの形成のための最終処理工程群を例示する図である。 当業者に認識されるように、図中の要素は、単純且つ明瞭にするために示されたものであり、必ずしも縮尺通りには描かれてはいない。例えば、図中の一部の要素の寸法は、本発明の実施形態の理解を高める助けとなるよう、その他の要素に対して誇張されている場合がある。
【発明を実施するための形態】
【００１１】
添付の図面の詳細な説明は、本発明の現時点での好適実施形態の説明であり、本発明を実施し得る唯一の形態を表すものではない。理解されるように、同一又は等価な機能が、本発明の主旨及び範囲の中に含まれる異なる実施形態によって達成されてもよい。
【００１２】
図１−１３は、本発明の様々な実施形態に従った、不揮発性メモリ（ＮＶＭ）回路とロジック回路との集積における複数の段階中の半導体ウェハの一部を断面図で示している。
【００１３】
先ず、図１を参照するに、この図は、集積回路ダイと呼ぶ半導体デバイス１０の一部の断面図を例示している。半導体デバイス１０は基板１２を含んでおり、基板１２は、トレンチアイソレーション１３によって分離されたＮＶＭ領域１８とロジック領域２０とを有している。図１は、基板１２を覆う誘電体層１４及び第１のゲート材料層１６を示している。基板１２は、例えばガリウム砒素、シリコン、ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、単結晶シリコン、又は電子デバイスを形成するために従来から使用されているその他の材料など、如何なる半導体材料又は材料群の組み合わせであってもよい。図１に示すように、半導体デバイス１０上にトレンチアイソレーション１３が形成される。トレンチアイソレーション１３は、半導体デバイス上の第１の画成領域と第２の画成領域とを電気的に分離するために必要とされる。第１の画成領域は、不揮発性メモリセル群を組み入れるために使用されるＮＶＭ領域１８を含んでおり、第２の画成領域は、ロジック機能を実現するトランジスタ群を組み入れるために使用されるロジック領域２０を含んでいる。本発明の一実施形態において、ＮＶＭ領域１８は、最小のフォトリソグラフィ限界に対応するトレンチアイソレーション１３によって、ロジック領域２０から電気的に分離される。トレンチアイソレーション１３は、しばしばトレンチ酸化物と呼ばれる如何なる酸化物であってもよい。
【００１４】
そして、基板１２上に誘電体層１４が堆積される。誘電体層１４は、酸化シリコンや酸化アルミニウムや酸化タンタル等の酸化物、窒化シリコン等の窒化物、二酸化チタン、二酸化ジルコニウム、若しくはこれらに類するもの、又はこれらの何らかの組み合わせとし得る。誘電体層１４は、従来からの化学的気相成長（ＣＶＤ）法、物理的気相成長法、原子層成長法、又はこれらの組み合わせを用いて堆積することができる。誘電体層１４は、二酸化シリコン、窒化シリコン、酸窒化シリコン（シリコンオキシナイトライド）、高誘電率（ｈｉｇｈ−ｋ）材料（例えば、７より大きいｋ）、又はこれらの何らかの組み合わせの１つ以上の膜を含むことができる。
【００１５】
そして、誘電体層１４上に第１のゲート材料層１６が堆積される。第１のゲート材料層１６は、例えばポリシリコン、アモルファスシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、若しくはこれらの類するもの、又はこれらの組み合わせ等の如何なる材料であってもよい。第１のゲート材料層１６は、従来からの化学的気相成長法を用いて堆積されてもよいし、その他のプロセスによって堆積されてもよい。
【００１６】
一実施形態において、全ての処理工程とＮＶＭ領域１８内及びロジック領域２０内のトランジスタ群の形成との完了後、第１のゲート材料層１６は、ＮＶＭ領域１８内のメモリトランジスタの選択ゲートとして作用する。第１のゲート材料層１６はまた、ロジック領域２０内のロジックトランジスタのゲート電極としても作用する。
【００１７】
次に、図２を参照するに、第１のゲート材料層１６上への複数の接し合う犠牲層の堆積は、反射防止膜（ＡＲＣ）層２２、エッチング停止層２４及び研磨停止層２６を順次上に堆積することを含む。ＡＲＣ層２２は第１のゲート材料層１６上に形成される。好適な一実施形態において、ＡＲＣ層２２は、例えば窒化シリコンや金属含有窒化物などの、窒化物（例えば、ＴｉＮ）や金属−シリコン窒化物（例えば、ＴａａＳｉｂＮｃ）、又はこれらの何らかの組み合わせである。好適な一実施形態において、ＡＲＣ層２２は、従来からの化学的気相成長（ＣＶＤ）法を用いて、およそ１５５Åの厚さを有するように堆積される。ＡＲＣ層２２は、ロジック領域２０内のトランジスタのゲートをパターニングするための反射防止膜として用いられる。
【００１８】
ＡＲＣ層２２が堆積された後、エッチング停止層２４が形成される。エッチング停止層２４は、例えばＳｉＯ２等の酸化物、又はこれに類するものとし得る。一実施形態において、エッチング停止層２４は、８０Åの厚さを有する超高密度酸化物層（ultra-dense oxide layer；ＵＤＯＸ）である。エッチング停止層２４は、ＡＲＣ層２２を研磨停止層２６から離隔するために使用される。エッチング停止層２４は、エッチングプロセスでの研磨停止層２６のエッチングを停止させるために用いられる。故に、エッチング停止層２４は、製造中に実行される様々な処理によってＡＲＣ層２２が露出されるのを防止する。ＡＲＣ層２２は、ロジック領域２０内のロジックトランジスタのゲート電極をパターニングするために使用されることになる。
【００１９】
一形態において、研磨停止層２６は、ＣＶＤを用いて、エッチング停止層２４の厚さのおよそ５倍の厚さを有するように堆積される。研磨停止層２６は、例えばＳｉＮやＳｉＯＮ等の如何なる窒化物若しくは酸窒化物、又はこれらに類するものとし得る。研磨停止層２６は、化学機械研磨（ＣＭＰ）プロセスにおいて研磨を停止させるために使用される。本発明において、研磨停止層は、ＮＶＭ領域１８内のメモリトランジスタの選択ゲートをパターニングするための反射防止膜として用いられる。
【００２０】
一形態において、ＡＲＣ層２２は窒素を含有し、エッチング停止層２４は酸素を含有し、研磨停止層２６は窒素を含有する。
【００２１】
図３は、研磨停止層２６上に堆積されたフォトレジスト材料からなるパターニングされたフォトレジスト層２８を示している。パターニングされたフォトレジスト層２８は、例えばスピンコーティング法といった従来からのリソグラフィ技術を用いて設けられる。フォトレジスト材料は、リソグラフィの適用に適した多様なフォトレジスト化学物質を含み得る。フォトレジスト材料は、通常、マトリクス材又は樹脂と、感光剤又は阻害剤と、溶剤とを含んでいる。パターニングされたフォトレジスト層２８の材料は、ポジ型フォトレジスト材料又はネガ型フォトレジスト材料とすることができる。
【００２２】
図４に示すように、パターニングされたフォトレジスト層２８をマスクとして用いてエッチングが実行される。このエッチングは、研磨停止層２６、エッチング停止層２４、ＡＲＣ層２２及び第１のゲート材料層１６を貫通エッチングするように行われる。一実施形態において、このエッチングはドライエッチング技術を用いて行われる。このエッチングプロセス後、パターニングされたフォトレジスト層２８は除去される。一実施形態において、このフォトレジストは、例えばＲＣＡ洗浄、ピラニア洗浄及びこれらに類するもの等の、従来からのウェット洗浄プロセスを用いて除去される。他の一実施形態において、このフォトレジストは、例えばアッシング、溶剤洗浄及びこれらに類するもの等の、従来からの剥離プロセスを用いることによって除去される。
【００２３】
図５に示すように、誘電体層１４の露出領域がエッチングされ、パターニングされた半導体デバイス１０上に電荷貯蔵スタック３０が堆積される。電荷貯蔵スタック３０は、１層又は複数層の電荷貯蔵材料である。一実施形態において、電荷貯蔵スタック３０は、例えばＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）及びこれらに類するものといった、従来からの堆積技術を用いて堆積される。一実施形態において、電荷貯蔵スタック３０は、酸化膜同士の間に挟まれたナノ結晶の層である。他の一実施形態において、電荷貯蔵スタック３０は、酸化膜同士の間に挟まれた窒化膜である。更なる他の一実施形態において、電荷貯蔵スタック３０は、ポリシリコン層及びそれに続く酸化膜−窒化膜−酸化膜（ＯＮＯ）層である。好適な一実施形態において、電荷貯蔵スタック３０は、酸化膜同士の間に挟まれたナノ結晶の層である。
【００２４】
本発明の一実施形態においては、パターニングされた半導体デバイス１０上に電荷貯蔵スタック３０を堆積することに代えて、ＮＶＭ領域１８のパターニングされたメモリトランジスタのフローティングゲートとして作用するポリシリコン層が堆積される。
【００２５】
図６を参照するに、ＮＶＭ領域１８とロジック領域２０との上に第２のゲート材料層３２堆積される。第２のゲート材料層３２は、電荷貯蔵スタック３０上の露出領域を充填して、厚い層で電荷貯蔵スタック３０を覆うように堆積される。第２のゲート材料層３２は、金属、ポリシリコン、又はこれら２つの組み合わせとし得る。第２のゲート材料層３２は、例えば低圧化学的気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、又はこれらに類するものを用いて堆積される。
【００２６】
図７は、第２のゲート材料層３２の研磨後の半導体デバイス１０を示している。この研磨は、研磨停止層２６上にある第２のゲート材料層３２及び電荷貯蔵スタック３０を除去するように行われる。第２のゲート材料層３２は、例えば化学機械研磨（ＣＭＰ）等の従来からの技術を用いて研磨される。一実施形態において、第２のゲート材料層３２は、従来からのエッチングプロセスを用いることによって、研磨停止層２６が露出するまでエッチングされてもよい。
【００２７】
図８のように、フォトレジスト材料からなるフォトレジストマスク３４が堆積される。そして、露出された領域から第２のゲート材料層３２が除去される。一実施形態において、第２のゲート材料層３２は、例えば異方性ドライエッチング等の選択性ドライエッチングプロセスを用いることによって除去される。
【００２８】
図９は、図８の半導体デバイス１０上に堆積された、フォトレジスト材料からなるフォトレジストマスク３６を例示している。そして、露出された領域がドライエッチングプロセスを用いてエッチングされている。このプロセスにおいて、露出された研磨停止層２６、エッチング停止層２４、ＡＲＣ層２２及び第１のゲート材料層１６が、図８の半導体デバイス１０から除去される。
【００２９】
図１０に示すように、図９の半導体デバイスの研磨停止層２６が、例えば異方性技術などの従来からのドライエッチングプロセスを用いて選択的にエッチングされる。このドライエッチングは、第２のゲート材料層３２は影響を受けずに残存するが研磨停止層２６はエッチング除去されるようにして行われる。
【００３０】
図１１に示すように、図１０の半導体デバイス１０にウェットエッチングプロセスが実行される。一形態において、このウェットエッチングプロセスは、例えばフッ酸（ＨＦ）エッチング等の従来からのウェットエッチングプロセスである。ウェットエッチングプロセスに用いられ得るその他の酸は、以下に限定されないが、Ｈ３ＰＯ４、Ｈ２ＳＯ４、ＨＯＨ、Ｈ２Ｏ２及びＨＣｌを含む。このウェットエッチングプロセスは、エッチング停止層２４、電荷貯蔵スタック３０の露出領域、及び露出された誘電体層１４の除去をもたらす。斯くして、このウェットエッチングプロセスの完了時、ＮＶＭ領域１８の選択ゲート及び制御ゲートの形成が完了する。
【００３１】
図１２は、ロジック領域２０内のロジックトランジスタのゲートをパターニングするために堆積された、フォトレジスト材料からなるフォトレジストマスク３８を例示している。ここで、ロジックトランジスタのゲートは、ＡＲＣ層２２を用いてパターニングされる。露出されたＡＲＣ層２２及び第１のゲート材料層１６が、ドライエッチングプロセスを用いて、図１１の半導体デバイス１０のロジック領域２０から除去される。
【００３２】
ロジックトランジスタのゲートはＡＲＣ層２２を用いてパターニングされるので、このパターニングは、ロジックトランジスタのゲートをパターニングするためにゲート酸化膜上にＢＡＲＣ層を堆積することを不要にする。また、トレンチアイソレーション１３は、ＢＡＲＣを堆積する際の非平面性の問題を軽減するように大きくされている。ＮＶＭ領域１８とロジック領域２０との間のトレンチアイソレーション１３は最小のフォトリソグラフィ限界に関連付けられ得るため、有意な量の空間が集積回路上で節減され得る。
【００３３】
次に、図１３を参照するに、図１２の半導体デバイス１０からフォトレジストマスク３８及びＡＲＣ層２２が除去される。ＮＶＭ領域１８内の第１のゲート材料層１６及び第２のゲート材料層３２の周り、ロジック領域２０内の第１のゲート材料層１６の周りに、それぞれ、一組のスペーサ４０、４２が形成される。一組のスペーサ４０、４２は、例えば酸化物、窒化物、酸窒化物、及びこれらに類するもの等の絶縁層を基板上に堆積し、該絶縁層の部分ぶぶんをエッチングすることによって形成されることができる。ＮＶＭ領域１８内に、メモリトランジスタ５２のソース４４及びドレイン４６が形成される。ロジック領域２０内には、ロジックトランジスタ５４のソース４８及びドレイン５０が形成される。ソース４４、４８及びドレイン４６、５０は従来からのドーピングプロセスによって形成される。斯くして、ＮＶＭ領域１８内にメモリトランジスタ５２が形成されるとともに、ロジック領域２０内にロジックトランジスタ５４が形成される。ＮＶＭ領域１８内で、第１のゲート材料層１６はメモリトランジスタ５２の選択ゲートとして作用し、第２のゲート材料層３２はメモリトランジスタ５２の制御ゲートとして作用する。第１のゲート材料層１６はまた、ロジック領域２０内でロジックトランジスタ５４のゲートとして作用する。
【００３４】
本願において、ＮＶＭ領域、第１の画成領域、及び第１領域という用語は半導体デバイス１０のメモリ領域を表し、ロジック領域、第２の画成領域、及び第２領域という用語は半導体デバイス１０のロジック領域を表す。
【００３５】
本願において、“第１のゲート材料層”及び“第１のゲート電極材料”という用語は、ＮＶＭ領域１８内の選択ゲートと、ロジック領域２０内のゲート電極とを表す。“第２のゲート材料層”及び“第２のゲート電極材料”という用語は、ＮＶＭ領域１８内の制御ゲートを表す。
【００３６】
本願において、“第１タイプのデバイス”及び“メモリトランジスタ”という用語は、メモリ領域内のトランジスタを表し、“第２タイプのデバイス”及び“ロジックトランジスタ”という用語は、ロジック領域内のロジック機能を実行するために使用されるトランジスタを表す。
【００３７】
ここで説明した構造は、メモリ回路領域内のメモリトランジスタの選択ゲート及びロジック回路領域内のロジックトランジスタのゲート電極をパターニングするために、窒化膜、酸化膜及び窒化膜（ＡＲＣ層）を含む複数の犠牲層を利用している。故に、ＮＶＭデバイスとロジックデバイスとの集積におけるプロセスの複雑性が有意に低減される。ロジック領域内のゲート電極をパターニングするためにＢＡＲＣ層を用いることに代えて、本発明はこの目的のために窒化膜／酸化膜／窒化膜スタックからのＡＲＣ層を用いる。これにより、トレンチアイソレーション領域のサイズは大きくされる必要がなく、ＳｏＣにおける最適なスペース利用がもたらされる。また、本発明はＳｏＣ内にＮＶＭメモリをシームレスに集積することを可能にする。
【００３８】
一形態において、第１の画成領域と、該第１の画成領域から電気的に分離された第２の画成領域とを有する基板を設けることによってＮＶＭ回路をロジック回路と集積する方法が提供される。第１の画成領域及び第２の画成領域の双方において基板を覆うように第１のゲート材料層が設けられる。第１のゲート材料層を覆う複数の接し合う犠牲層が設けられる。これら複数の接し合う犠牲層は、第１の画成領域内のトランジスタ制御電極を形成するために設けられ、このとき、これら接し合う犠牲層のうちの少なくとも１つは完全には除去されない。接し合う犠牲層のうちの少なくとも１つは、第２の画成領域内のトランジスタ制御電極をパターニングするために用いられる。第１の画成領域及び第２の画成領域の双方内でトランジスタ群の形成が完了される。
【００３９】
他の一形態において、接し合う犠牲層のうちの上記少なくとも１つは、第２の画成領域内のトランジスタ制御電極に直に隣接する。他の一形態において、複数の接し合う犠牲層は、第１の窒化物層と、第１の窒化物層の下に位置する酸化物層と、該酸化物層の下に位置する第２の窒化物層とを含む。他の一形態において、第１の画成領域は、不揮発性メモリセル群を組み入れるための不揮発性メモリ領域を含み、第２の画成領域は、ロジック機能を実現するトランジスタ群を組み入れるためのロジック領域を含む。更なる他の一形態において、第１の画成領域は、最小のフォトリソグラフィ限界に対応する量によって、第２の画成領域から電気的に分離される。更なる他の一形態において、複数の接し合う犠牲層のうちの少なくとも１つは、化学機械研磨にて使用される研磨停止層を含み、複数の接し合う犠牲層のうちの少なくとも１つは、化学的エッチングにて使用されるエッチング停止層を含み、且つ複数の接し合う犠牲層のうちの少なくとも１つは反射防止膜（ＡＲＣ）層を含む。更なる他の一形態において、複数の接し合う犠牲層は、第１の画成領域及び第２の画成領域の処理の完了時に完全に除去される。一形態において、複数の接し合う犠牲層は、基板上に位置する反射防止膜（ＡＲＣ）層と、該反射防止膜層上に位置する酸化物層と、該酸化物層上に位置する窒化物層とを含む。
【００４０】
他の一形態において、基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを有する集積回路を製造する方法が提供される。第１領域及び第２領域の双方において基板を覆う第１のゲート電極材料層が形成される。第１領域及び第２領域内にデバイスを形成することに先立って、第１領域及び第２領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層が形成される。これら複数の犠牲層は、第１領域内に第１タイプのデバイスを形成するために使用される。複数の犠牲層のうちの少なくとも１つは、第２領域内に第２タイプのデバイスを形成するために使用される。
【００４１】
他の一形態において、第２領域内で第２タイプのデバイスに対応するゲート電極を形成することに先立って、第１領域から上記複数の犠牲層が除去される。他の一形態において、第２タイプのデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、第１のゲート電極材料層に直に隣接する。更なる他の一形態において、第２タイプのデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、反射防止膜（ＡＲＣ）層である。他の一形態において、ＡＲＣ層は、第２領域内に形成される第２タイプのデバイスに対応するゲート電極をパターニングするために使用される。更なる他の一形態において、複数の犠牲層は、第２領域内に形成される第２タイプのデバイスに対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層と、第１領域及び第２領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、第１領域及び第２領域の双方内で研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを含む。更なる他の一形態において、第１領域はメモリ領域であり、第２領域はロジック領域である。他の一形態において、第１タイプのデバイスは制御ゲート及び選択ゲートを含み、第２タイプのデバイスは１つのゲートのみを含む。
【００４２】
更なる他の一形態において、基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを含む集積回路を製造する方法が提供される。メモリ領域及びロジック領域の双方において基板を覆う第１のゲート電極材料層が形成される。メモリ領域及びロジック領域内にデバイスを形成することに先立って、メモリ領域及びロジック領域の双方において、第１のゲート電極材料層を覆う複数の犠牲層が形成される。これら複数の犠牲層は、メモリ領域内に不揮発性メモリデバイスを形成するために使用される。複数の犠牲層のうちの少なくとも１つは、ロジック領域内にロジックデバイスを形成するために使用され、ロジックデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、ロジック領域に対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層である。他の一形態において、ロジック領域内でロジックデバイスに対応するゲート電極を形成することに先立って、メモリ領域から上記複数の犠牲層が除去される。他の一形態において、ロジックデバイスを形成するために用いられる複数の犠牲層のうちの上記少なくとも１つは、第１のゲート電極材料層に直に隣接する。他の一形態において、複数の犠牲層は、メモリ領域及びロジック領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、メモリ領域及びロジック領域の双方内で研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを含む。更なる他の一形態において、ＡＲＣ層は窒素を含有し、研磨停止層は窒素を含有し、エッチング停止層は酸素を含有する。
【００４３】
なお、必ずしも概要説明又は実施例において上述した作業の全てが必要とされるわけではなく、特定の作業の一部が必要とされないことがあるし、上述のものに加えて１つ以上の更なる作業が実行されることもある。さらに、作業群を列挙した順序は、必ずしも、それらが実行される順序ではない。
【００４４】
１つ以上の利点、１つ以上のその他の効果、１つ以上の問題の１つ以上の解決策、又はこれらの組み合わせを、１つ以上の具体的な実施形態に関して説明してきた。しかしながら、利点、効果若しくは問題の解決策、又は利点、効果若しくは解決策を生じさせる、あるいは顕著にさせる要素は、何れか又は全ての請求項についての決定的な、必要な、あるいは不可欠な特徴又は要素として解されるべきではない。
【００４５】
以上にて開示された内容は例示的なものであって限定的なものではない。また、添付の特許請求の範囲は、本発明の範囲に入る全ての変更、改良及びその他の実施形態に及ぶものである。故に、本発明の範囲は、上述の詳細な説明によって限定されるものではなく、請求項及びその均等物の容認可能な最も広い解釈によって、法により認められる最大の範囲に決定されるべきものである。
【特許請求の範囲】
【請求項１】
第１の画成領域と、該第１の画成領域から電気的に分離された第２の画成領域とを有する基板を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記基板を覆う第１のゲート材料層を設ける工程；
前記第１のゲート材料層を覆う複数の接し合う犠牲層を設ける工程；
前記複数の接し合う犠牲層を用いて、前記第１の画成領域内のトランジスタ制御電極を形成する形成工程であり、前記接し合う犠牲層のうちの少なくとも１つは完全には除去されない、工程；
前記接し合う犠牲層のうちの少なくとも１つを用いて、前記第２の画成領域内のトランジスタ制御電極をパターニングする工程；及び
前記第１の画成領域及び前記第２の画成領域の双方内でトランジスタ群の形成を完了する工程；
を有する方法。
【請求項２】
前記接し合う犠牲層のうちの前記少なくとも１つは、前記第２の画成領域内の前記トランジスタ制御電極に直に隣接する、請求項１に記載の方法。
【請求項３】
前記複数の接し合う犠牲層は、第１の窒化物層と、第１の窒化物層の下に位置する酸化物層と、該酸化物層の下に位置する第２の窒化物層とを有する、請求項１に記載の方法。
【請求項４】
前記第１の画成領域は、不揮発性メモリセル群を組み入れるための不揮発性メモリ領域を有し、前記第２の画成領域は、ロジック機能を実現するトランジスタ群を組み入れるためのロジック領域を有する、請求項１に記載の方法。
【請求項５】
前記第１の画成領域は、最小のフォトリソグラフィ限界に対応する量によって、前記第２の画成領域から電気的に分離される、請求項１に記載の方法。
【請求項６】
前記複数の接し合う犠牲層のうちの少なくとも１つは、化学機械研磨にて使用される研磨停止層を有し、前記複数の接し合う犠牲層のうちの少なくとも１つは、化学的エッチングにて使用されるエッチング停止層を有し、且つ前記複数の接し合う犠牲層のうちの少なくとも１つは反射防止膜（ＡＲＣ）層を有する、請求項１に記載の方法。
【請求項７】
前記複数の接し合う犠牲層は、前記第１の画成領域及び前記第２の画成領域の処理の完了時に完全に除去され、且つ：
前記基板上に位置する反射防止膜（ＡＲＣ）層；
前記反射防止膜層上に位置する酸化物層；
前記酸化物層上に位置する窒化物層；
を有する、請求項１に記載の方法。
【請求項８】
基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを有する集積回路を製造する方法であって：
前記第１領域及び前記第２領域の双方において、前記基板を覆う第１のゲート電極材料層を形成する工程；
前記第１領域及び前記第２領域内にデバイスを形成することに先立って、前記第１領域及び前記第２領域の双方において、前記第１のゲート電極材料層を覆う複数の犠牲層を形成する工程；
前記複数の犠牲層を用いて、前記第１領域内に第１タイプのデバイスを形成する工程；及び
前記複数の犠牲層のうちの少なくとも１つを用いて、前記第２領域内に第２タイプのデバイスを形成する工程；
を有する方法。
【請求項９】
前記第２領域内で前記第２タイプのデバイスに対応するゲート電極を形成することに先立って、前記第１領域から前記複数の犠牲層を除去する工程、を更に有する請求項８に記載の方法。
【請求項１０】
前記第２タイプのデバイスを形成するために用いられる前記複数の犠牲層のうちの前記少なくとも１つは、前記第１のゲート電極材料層に直に隣接する、請求項８に記載の方法。
【請求項１１】
前記第２タイプのデバイスを形成するために用いられる前記複数の犠牲層のうちの前記少なくとも１つは、反射防止膜（ＡＲＣ）層である、請求項８に記載の方法。
【請求項１２】
前記ＡＲＣ層は、前記第２領域内に形成される前記第２タイプのデバイスに対応するゲート電極をパターニングするために用いられる、請求項１１に記載の方法。
【請求項１３】
前記複数の犠牲層は、前記第２領域内に形成される前記第２タイプのデバイスに対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層と、前記第１領域及び前記第２領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、前記第１領域及び前記第２領域の双方内で前記研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを有する、請求項８に記載の方法。
【請求項１４】
前記第１領域はメモリ領域であり、且つ前記第２領域はロジック領域である、請求項８に記載の方法。
【請求項１５】
前記第１タイプのデバイスは制御ゲート及び選択ゲートを含み、且つ前記第２タイプのデバイスは１つのゲートのみを含む、請求項１４に記載の方法。
【請求項１６】
基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを有する集積回路を製造する方法であって：
前記メモリ領域及び前記ロジック領域の双方において、前記基板を覆う第１のゲート電極材料層を形成する工程；
前記メモリ領域及び前記ロジック領域内にデバイスを形成することに先立って、前記メモリ領域及び前記ロジック領域の双方において、前記第１のゲート電極材料層を覆う複数の犠牲層を形成する工程；
前記複数の犠牲層を用いて、前記メモリ領域内に不揮発性メモリデバイスを形成する工程；及び
前記複数の犠牲層のうちの少なくとも１つを用いて、前記ロジック領域内にロジックデバイスを形成する工程であり、該ロジックデバイスを形成するために用いられる前記複数の犠牲層のうちの該少なくとも１つは、前記ロジック領域に対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層である、ロジックデバイスを形成する工程；
を有する方法。
【請求項１７】
前記ロジック領域内で前記ロジックデバイスに対応する前記ゲート電極を形成することに先立って、前記メモリ領域から前記複数の犠牲層を除去する工程、を更に有する請求項１６に記載の方法。
【請求項１８】
前記ロジックデバイスを形成するために用いられる前記複数の犠牲層のうちの前記少なくとも１つは、前記第１のゲート電極材料層に直に隣接する、請求項１６に記載の方法。
【請求項１９】
前記複数の犠牲層は、前記メモリ領域及び前記ロジック領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、前記メモリ領域及び前記ロジック領域の双方内で前記研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを有する、請求項１６に記載の方法。
【請求項２０】
前記ＡＲＣ層は窒素を含有し、前記研磨停止層は窒素を含有し、且つ前記エッチング停止層は酸素を含有する、請求項１９に記載の方法。
【請求項１】
第１の画成領域と、該第１の画成領域から電気的に分離された第２の画成領域とを有する基板を設ける工程；
前記第１の画成領域及び前記第２の画成領域の双方において、前記基板を覆う第１のゲート材料層を設ける工程；
前記第１のゲート材料層を覆う複数の接し合う犠牲層を設ける工程；
前記複数の接し合う犠牲層を用いて、前記第１の画成領域内のトランジスタ制御電極を形成する形成工程であり、前記接し合う犠牲層のうちの少なくとも１つは完全には除去されない、工程；
前記接し合う犠牲層のうちの少なくとも１つを用いて、前記第２の画成領域内のトランジスタ制御電極をパターニングする工程；及び
前記第１の画成領域及び前記第２の画成領域の双方内でトランジスタ群の形成を完了する工程；
を有する方法。
【請求項２】
前記接し合う犠牲層のうちの前記少なくとも１つは、前記第２の画成領域内の前記トランジスタ制御電極に直に隣接する、請求項１に記載の方法。
【請求項３】
前記複数の接し合う犠牲層は、第１の窒化物層と、第１の窒化物層の下に位置する酸化物層と、該酸化物層の下に位置する第２の窒化物層とを有する、請求項１に記載の方法。
【請求項４】
前記第１の画成領域は、不揮発性メモリセル群を組み入れるための不揮発性メモリ領域を有し、前記第２の画成領域は、ロジック機能を実現するトランジスタ群を組み入れるためのロジック領域を有する、請求項１に記載の方法。
【請求項５】
前記第１の画成領域は、最小のフォトリソグラフィ限界に対応する量によって、前記第２の画成領域から電気的に分離される、請求項１に記載の方法。
【請求項６】
前記複数の接し合う犠牲層のうちの少なくとも１つは、化学機械研磨にて使用される研磨停止層を有し、前記複数の接し合う犠牲層のうちの少なくとも１つは、化学的エッチングにて使用されるエッチング停止層を有し、且つ前記複数の接し合う犠牲層のうちの少なくとも１つは反射防止膜（ＡＲＣ）層を有する、請求項１に記載の方法。
【請求項７】
前記複数の接し合う犠牲層は、前記第１の画成領域及び前記第２の画成領域の処理の完了時に完全に除去され、且つ：
前記基板上に位置する反射防止膜（ＡＲＣ）層；
前記反射防止膜層上に位置する酸化物層；
前記酸化物層上に位置する窒化物層；
を有する、請求項１に記載の方法。
【請求項８】
基板上に形成され且つ分離領域によって互いに離隔された第１領域と第２領域とを有する集積回路を製造する方法であって：
前記第１領域及び前記第２領域の双方において、前記基板を覆う第１のゲート電極材料層を形成する工程；
前記第１領域及び前記第２領域内にデバイスを形成することに先立って、前記第１領域及び前記第２領域の双方において、前記第１のゲート電極材料層を覆う複数の犠牲層を形成する工程；
前記複数の犠牲層を用いて、前記第１領域内に第１タイプのデバイスを形成する工程；及び
前記複数の犠牲層のうちの少なくとも１つを用いて、前記第２領域内に第２タイプのデバイスを形成する工程；
を有する方法。
【請求項９】
前記第２領域内で前記第２タイプのデバイスに対応するゲート電極を形成することに先立って、前記第１領域から前記複数の犠牲層を除去する工程、を更に有する請求項８に記載の方法。
【請求項１０】
前記第２タイプのデバイスを形成するために用いられる前記複数の犠牲層のうちの前記少なくとも１つは、前記第１のゲート電極材料層に直に隣接する、請求項８に記載の方法。
【請求項１１】
前記第２タイプのデバイスを形成するために用いられる前記複数の犠牲層のうちの前記少なくとも１つは、反射防止膜（ＡＲＣ）層である、請求項８に記載の方法。
【請求項１２】
前記ＡＲＣ層は、前記第２領域内に形成される前記第２タイプのデバイスに対応するゲート電極をパターニングするために用いられる、請求項１１に記載の方法。
【請求項１３】
前記複数の犠牲層は、前記第２領域内に形成される前記第２タイプのデバイスに対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層と、前記第１領域及び前記第２領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、前記第１領域及び前記第２領域の双方内で前記研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを有する、請求項８に記載の方法。
【請求項１４】
前記第１領域はメモリ領域であり、且つ前記第２領域はロジック領域である、請求項８に記載の方法。
【請求項１５】
前記第１タイプのデバイスは制御ゲート及び選択ゲートを含み、且つ前記第２タイプのデバイスは１つのゲートのみを含む、請求項１４に記載の方法。
【請求項１６】
基板上に形成され且つ分離領域によって互いに離隔されたメモリ領域とロジック領域とを有する集積回路を製造する方法であって：
前記メモリ領域及び前記ロジック領域の双方において、前記基板を覆う第１のゲート電極材料層を形成する工程；
前記メモリ領域及び前記ロジック領域内にデバイスを形成することに先立って、前記メモリ領域及び前記ロジック領域の双方において、前記第１のゲート電極材料層を覆う複数の犠牲層を形成する工程；
前記複数の犠牲層を用いて、前記メモリ領域内に不揮発性メモリデバイスを形成する工程；及び
前記複数の犠牲層のうちの少なくとも１つを用いて、前記ロジック領域内にロジックデバイスを形成する工程であり、該ロジックデバイスを形成するために用いられる前記複数の犠牲層のうちの該少なくとも１つは、前記ロジック領域に対応するゲート電極をパターニングするために用いられる反射防止膜（ＡＲＣ）層である、ロジックデバイスを形成する工程；
を有する方法。
【請求項１７】
前記ロジック領域内で前記ロジックデバイスに対応する前記ゲート電極を形成することに先立って、前記メモリ領域から前記複数の犠牲層を除去する工程、を更に有する請求項１６に記載の方法。
【請求項１８】
前記ロジックデバイスを形成するために用いられる前記複数の犠牲層のうちの前記少なくとも１つは、前記第１のゲート電極材料層に直に隣接する、請求項１６に記載の方法。
【請求項１９】
前記複数の犠牲層は、前記メモリ領域及び前記ロジック領域の双方内に形成されるポリシリコン層の研磨を停止させるために用いられる研磨停止層と、前記メモリ領域及び前記ロジック領域の双方内で前記研磨停止層のエッチングを停止させるために用いられるエッチング停止層とを有する、請求項１６に記載の方法。
【請求項２０】
前記ＡＲＣ層は窒素を含有し、前記研磨停止層は窒素を含有し、且つ前記エッチング停止層は酸素を含有する、請求項１９に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２０１１−５０２３５３（Ｐ２０１１−５０２３５３Ａ）
【公表日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２０１０−５３１１０１（Ｐ２０１０−５３１１０１）
【出願日】平成２０年９月１８日（２００８．９．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０７６７５０
【国際公開番号】ＷＯ２００９／０５８４８６
【国際公開日】平成２１年５月７日（２００９．５．７）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２０年９月１８日（２００８．９．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０７６７５０
【国際公開番号】ＷＯ２００９／０５８４８６
【国際公開日】平成２１年５月７日（２００９．５．７）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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