デカップリング回路及び半導体集積回路
【課題】容量値の切り換えが可能なデカップリング回路を提供すること。
【解決手段】本発明は、インバータ２１を有する。インバータ２１は、ゲート電極Ｇ１を有するｉ（ｉは１以上の整数）個のＰＭＯＳトランジスタ及びゲート電極Ｇ２を有するｊ（ｊは０以上の整数）個のＰＭＯＳトランジスタを有する。また、インバータ２１は、ゲート電極Ｇ３を有するｍ（ｍは１以上の整数）個のＮＭＯＳトランジスタ及びゲート電極Ｇ２を有するｎ（ｎは０以上の整数）個のＮＭＯＳトランジスタを有する。ゲート電極Ｇ１〜Ｇ４は、インバータ２１の入力端と接続される。ゲート電極Ｇ１及びＧ２の合計面積は、ゲート電極Ｇ３及びＧ４の合計面積と異なる。
【解決手段】本発明は、インバータ２１を有する。インバータ２１は、ゲート電極Ｇ１を有するｉ（ｉは１以上の整数）個のＰＭＯＳトランジスタ及びゲート電極Ｇ２を有するｊ（ｊは０以上の整数）個のＰＭＯＳトランジスタを有する。また、インバータ２１は、ゲート電極Ｇ３を有するｍ（ｍは１以上の整数）個のＮＭＯＳトランジスタ及びゲート電極Ｇ２を有するｎ（ｎは０以上の整数）個のＮＭＯＳトランジスタを有する。ゲート電極Ｇ１〜Ｇ４は、インバータ２１の入力端と接続される。ゲート電極Ｇ１及びＧ２の合計面積は、ゲート電極Ｇ３及びＧ４の合計面積と異なる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデカップリング回路及び半導体集積回路に関し、特に容量値が切り換え可能なデカップリング回路及び半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の動作の高速化に伴い、電源ノイズを緩和するためのオンチップデカップリング容量が必要となってきている。対象となる電源ノイズ量や共振周波数は、ボード、パッケージ及びチップにより決定される。しかし、電源ノイズ量や共振周波数を、シミュレーションにより、チップ設計時に正確に見積もることは難しい。また、複数の周波数で動作するチップでは、いずれかの動作周波数が共振周波数と一致する恐れがある。よって、動作周波数と共振周波数とが一致することを防止するため、共振周波数を制御することが求められる。
【０００３】
このようなオンチップデカップリング容量の例が特許文献１に開示されている。図５は、特許文献１に開示されたデカップリング容量３００の回路図である。図５に示すように、デカップリング容量３００は、ｎ型ＭＯＳトランジスタ１１とｐ型ＭＯＳトランジスタ１２から構成されており、ｎ型ＭＯＳトランジスタ１１のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１２のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１１のドレイン電極がｐ型ＭＯＳトランジスタ１２のゲート電極に、ｐ型ＭＯＳトランジスタ１２のドレイン電極がｎ型ＭＯＳトランジスタ１１のゲート電極に接続されている。
【０００４】
続いて、デカップリング容量３００の動作について説明する。ｎ型ＭＯＳトランジスタ１１、ｐ型ＭＯＳトランジスタ１２のゲート電極のノードは、それぞれフローティングである。しかし、各トランジスタのリーク電流によって電源投入後短時間でｎ型ＭＯＳトランジスタのゲート電極のノードは電源線電位に、ｐ型ＭＯＳトランジスタのゲート電極のノードは接地線電位に確定する。従って、両方のトランジスタは共にオンして導通している。
【０００５】
すなわち、デカップリング容量３００は、電源線／接地線間に、ｎ型ＭＯＳトランジスタのオン抵抗とｐ型ＭＯＳトランジスタのゲート容量の直列接続と、ｐ型ＭＯＳトランジスタのオン抵抗とｎ型ＭＯＳトランジスタのゲート容量の直列接続と、が形成されている。
【０００６】
デカップリング容量３００では、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしており、新たにＥＳＤ対策用抵抗を形成するための面積が不要であるため、面積効率に優れている。
【０００７】
特許文献１では、デカップリング容量３００によれば、ＥＳＤ耐性があり、面積効率に優れ、且つ工程増のないデカップリング容量を提供することができるとしている。
【０００８】
また、静電耐圧特性向上を図るためのクロスカップリング型デカップリングキャパシタの構成が知られている（特許文献２）。さらに、半導体集積回路の導波周波数に合わせて、電源回路のインピーダンス等を制御する技術が知られている（特許文献３）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−８６６９９号公報
【特許文献２】特開２００９−２４６０６２号公報
【特許文献３】特開平１１−７３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、チップの共振周波数を制御するためには、デカップリング容量の容量値を制御することが必要である。すなわち、デカップリング容量の容量値を変化させることにより、チップの共振周波数を変化させることが必要である。
【００１１】
ところが、特許文献１に開示されたデカップリング容量３００では、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの接続関係が固定されている。そのため、デカップリング容量３００は一定の容量値を有することとなる。従って、デカップリング容量３００によっては、チップの共振周波数を変化させることができない。
【課題を解決するための手段】
【００１２】
本発明の一態様であるデカップリング回路は、第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給される第１のインバータを備え、前記第１のインバータは、当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型であるｊ（ｊは０以上の整数）個の第２のトランジスタと、当該第１のインバータの前記出力端と前記第２の電源との間に接続され、前記第１のトランジスタと導電型が異なるｍ（ｍは１以上の整数）個の第３のトランジスタと、前記第３のトランジスタと並列に接続され、前記第３のトランジスタと同じ導電型であるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、前記第１乃至４のトランジスタの制御端子は、前記第１のインバータの入力端と接続され、前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なるものである。このデカップリング回路では、前記入力端に入力される信号に応じて、前記第１及び第２のトランジスタと、前記第３及び第４のトランジスタと、が相補的にオン／オフする。すなわち、オン状態のトランジスタのゲート面積の合計が、前記入力端に入力される信号に応じて変化する。これにより、前記入力端に入力される信号に応じて、当該デカップリング回路の容量値が変化する。
【００１３】
本発明の一態様であるデカップリング回路は、第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給され、第１の入力信号に応じて容量値が変化する第１のインバータを備え、前記第１のインバータは、当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、前記第１のトランジスタと並列に接続されるｊ（ｊは０以上の整数）個の第２のトランジスタと、当該第１のインバータの前記出力端と前記第２の電源との間に接続されるｍ（ｍは１以上の整数）個の第３のトランジスタと、前記第３のトランジスタと並列に接続されるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、前記第１のトランジスタ及び前記第２のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタと、は前記第１の入力信号に応じて相補的にオン／オフし、前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なるものである。このデカップリング回路では、前記第１の入力信号に応じて、前記第１のトランジスタと前記第２のトランジスタとが相補的にオン／オフする。すなわち、オン状態のトランジスタのゲート面積の合計が、前記第１の入力信号に応じて変化する。これにより、前記第１の入力信号に応じて、当該デカップリング回路の容量値が変化する。
【発明の効果】
【００１４】
本発明によれば、容量値の切り換えが可能なデカップリング回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかるデカップリング回路１００の回路図である。
【図２】イネーブル信号ｅｎが「１」の場合におけるデカップリング回路１００の等価回路図である。
【図３】イネーブル信号ｅｎが「０」の場合におけるデカップリング回路１００の等価回路図である。
【図４】実施の形態２にかかるデカップリング回路２００のＭＯＳトランジスタの配置を模式的に示す構成図である。
【図５】特許文献１に開示されたデカップリング容量３００の回路図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかるデカップリング回路１００の回路図である。図１に示すように、デカップリング回路１００は、インバータ１及びインバータ２により構成される。インバータ１の入力端にはイネーブル信号ｅｎが入力される。インバータ１の出力端は、インバータ２の入力端と接続される。また、インバータ１及びインバータ２は、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に接続されることにより、電源供給される。
【００１７】
インバータ１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とが直列に接続される。具体的には、ＰＭＯＳトランジスタＭＰ１のソースは、電源電圧ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のドレインと接続される。ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のドレインとの接続点は、インバータ１の出力端と接続される。ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のソースは、グランド電圧ＧＮＤと接続される。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のゲートは、インバータ１の入力端と接続され、イネーブル信号ｅｎが入力される。
【００１８】
ここで、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３は同じ大きさのＭＯＳトランジスタである。つまり、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３は、同一のゲート幅及びゲート長を有するので、各ＭＯＳトランジスタのゲート面積は同一である。従って、インバータ１におけるＮＭＯＳトランジスタの合計ゲート面積は、ＰＭＯＳトランジスタのゲート面積の３倍となる。すなわち、インバータ１におけるＮＭＯＳトランジスタの合計ゲート面積は、ＰＭＯＳトランジスタのゲート面積よりも大きい。
【００１９】
インバータ２は、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３とＮＭＯＳトランジスタＭＮ２とが直列に接続される。具体的には、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のソースは、電源電圧ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続される。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの接続点は、インバータ２の出力端と接続される。ＮＭＯＳトランジスタＭＮ２のソースは、グランド電圧ＧＮＤと接続される。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２のゲートは、インバータ２の入力端と接続される。また、インバータ２の入力端は、インバータ１の出力端と接続される。従って、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２のゲートには、イネーブル信号ｅｎの反転信号である反転イネーブル信号ｅｎｂが入力される。
【００２０】
ここで、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２は同じ大きさのＭＯＳトランジスタである。つまり、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２は、同一のゲート幅及びゲート長を有するので、各ＭＯＳトランジスタのゲート面積は同一である。従って、インバータ２におけるＰＭＯＳトランジスタの合計ゲート面積は、ＮＭＯＳトランジスタのゲート面積の３倍となる。すなわち、インバータ２におけるＰＭＯＳトランジスタの合計ゲート面積は、ＮＭＯＳトランジスタのゲート面積よりも大きい。
【００２１】
次に、デカップリング回路１００の動作について説明する。まず、イネーブル信号ｅｎが「１」の場合について説明する。図２は、イネーブル信号ｅｎが「１」の場合におけるデカップリング回路１００の等価回路図である。図２では、オン状態のＭＯＳトランジスタのゲート容量（ＭＯＳ容量）をキャパシタで表している。オン状態のＭＯＳトランジスタのソース及びドレインに形成されている拡散領域の抵抗を、抵抗素子で表わしている。
【００２２】
図２に示すように、スイッチＳＷ１がオンとなり、スイッチＳＷ２がＯＦＦとなることにより、イネーブル信号ｅｎが「１」となる。これにより、インバータ１では、ＰＯＳトランジスタＭＰ１はオフとなり、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３はオンとなる。よって、ＮＭＯＳトランジスタＭＮ１１は、ドレイン部抵抗Ｒｄ１１、ソース部抵抗Ｒｓ１１及びゲート容量Ｃ１１により表される。ドレイン部抵抗Ｒｄ１１及びソース部抵抗Ｒｓ１１は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）とグランド電圧ＧＮＤとの間に直列に接続される。ゲート容量Ｃ１１は、インバータ１の入力端（イネーブル信号ｅｎレベルのノード）と、ドレイン部抵抗Ｒｄ１１とソース部抵抗Ｒｓ１１との間の接続点と、の間に接続される。なお、同様に、ＮＭＯＳトランジスタＭＮ１２は、ドレイン部抵抗Ｒｄ１２、ソース部抵抗Ｒｓ１２及びゲート容量Ｃ１２により表される。ＮＭＯＳトランジスタＭＮ１３は、ドレイン部抵抗Ｒｄ１３、ソース部抵抗Ｒｓ１３及びゲート容量Ｃ１３により表される。
【００２３】
また、反転イネーブル信号ｅｎｂは「０」となるので、インバータ２では、ＰＯＳトランジスタＭＰ２１〜ＭＰ２３はオンとなり、ＮＭＯＳトランジスタＮＭ２はオフとなる。よって、ＰＭＯＳトランジスタＭＰ２１は、ドレイン部抵抗Ｒｄ２１、ソース部抵抗Ｒｓ２１及びゲート容量Ｃ２１により表される。ドレイン部抵抗Ｒｄ２１及びソース部抵抗Ｒｓ２１は、インバータ２の出力端（イネーブル信号ｅｎレベルのノード）と電源電圧ＶＤＤとの間に直列に接続される。ゲート容量Ｃ２１は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）と、ドレイン部抵抗Ｒｄ２１とソース部抵抗Ｒｓ２１との間の接続点と、の間に接続される。なお、同様に、ＰＭＯＳトランジスタＭＰ２２は、ドレイン部抵抗Ｒｄ２２、ソース部抵抗Ｒｓ２２及びゲート容量Ｃ２２により表される。ＰＭＯＳトランジスタＭＰ２３は、ドレイン部抵抗Ｒｄ２３、ソース部抵抗Ｒｓ２３及びゲート容量Ｃ２３により表される。
【００２４】
続いて、イネーブル信号ｅｎが「０」の場合について説明する。図３は、イネーブル信号ｅｎが「０」の場合におけるデカップリング回路１００の等価回路図である。図３では、図２と同様に、オン状態のＭＯＳトランジスタのゲート容量（ＭＯＳ容量）をキャパシタで表し、ソース及びドレインに形成されている拡散領域の抵抗を抵抗素子で表わしている。
【００２５】
図３に示すように、スイッチＳＷ１がオフとなり、スイッチＳＷ２がオンとなることにより、イネーブル信号ｅｎが「０」となる。これにより、インバータ１では、ＰＭＯＳトランジスタＭＰ１はオンとなり、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３はオフとなる。よって、ＰＭＯＳトランジスタＭＰ１は、ドレイン部抵抗Ｒｄ１、ソース部抵抗Ｒｓ１及びゲート容量Ｃ１により表される。ドレイン部抵抗Ｒｄ１及びソース部抵抗Ｒｓ１は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）と電源電圧ＶＤＤとの間に直列に接続される。ゲート容量Ｃ１は、インバータ１の入力端（イネーブル信号ｅｎレベルのノード）と、ドレイン部抵抗Ｒｄ１とソース部抵抗Ｒｓ１との間の接続点と、の間に接続される。
【００２６】
また、反転イネーブル信号ｅｎｂは「１」となるので、インバータ２では、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３はオフとなり、ＮＭＯＳトランジスタＭＮ２はオンとなる。よって、ＮＭＯＳトランジスタＭＮ２は、ドレイン部抵抗Ｒｄ２、ソース部抵抗Ｒｓ２及びゲート容量Ｃ２により表される。ドレイン部抵抗Ｒｄ２及びソース部抵抗Ｒｓ２は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）とグランド電圧ＧＮＤとの間に直列に接続される。ゲート容量Ｃ２は、インバータ１の出力端（イネーブル信号ｅｎレベルのノード）と、ドレイン部抵抗Ｒｄ２とソース部抵抗Ｒｓ２との間の接続点と、の間に接続される。
【００２７】
すなわち、デカップリング回路１００は、イネーブル信号ｅｎにかかわらず、デカップリング容量として機能する。さらに、デカップリング回路１００では、イネーブル信号ｅｎが「１」の場合の容量値は、イネーブル信号ｅｎが「０」の場合の容量値の３倍となる。すなわち、本構成によれば、イネーブル信号ｅｎの切り替わりに応じて、電源電圧ＶＤＤとグランド電圧との間に挿入される容量値を切り換えることができるデカップリング回路を提供することが可能である。従って、デカップリング回路１００を半導体集積回路に搭載することにより、半導体集積回路の共振周波数を変化させることが可能である。
【００２８】
デカップリング回路１００におけるインバータ１及びインバータ２では、直列に接続されたトランジスタの一方のゲート面積が、他方のゲート面積よりも大きい。従って、従来の構成と比べて、電源電圧ＶＤＤとグランド電圧に挿入される合成抵抗値を低減することができる。従って、本構成によれば、高速動作に有利なデカップリング回路を提供することができる。
【００２９】
デカップリング回路１００を構成するインバータ１及びインバータ２が有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、全てがデカップリング容量として機能する。従って、最小数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを設けるのみで、所望のデカップリング容量を得ることができる。従って、本構成によれば、面積効率に優れるデカップリング回路を提供することができる。
【００３０】
さらに、このデカップリング回路１００は、単一のイネーブル信号ｅｎのみで容易に容量値を切り換えることが可能である。
【００３１】
さらにまた、このデカップリング回路１００では、インバータ１とインバータ２とは対称型の構成を有しているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをバランスよく配置することが可能である。従って、デカップリング回路１００を適用することにより、面積効率に優れる半導体集積回路を実現することができる。
【００３２】
実施の形態２
次に、実施の形態２にかかるデカップリング回路２００について説明する。図４は、実施の形態２にかかるデカップリング回路２００のＭＯＳトランジスタの配置を模式的に示す構成図である。図４に示すように、デカップリング回路２００は、インバータ２１及びインバータ２２により構成される。インバータ２１及びインバータ２２には、Ｎウェル領域Ｎｗｅｌｌ及びＰウェル領域Ｐｗｅｌｌが形成される。インバータ２１及びインバータ２２のＮウェル領域Ｎｗｅｌｌの上には、ゲート電極Ｇ１及びＧ２が形成される。インバータ２１及びインバータ２２のＰウェル領域Ｐｗｅｌｌの上には、ゲート電極Ｇ３及びＧ４が形成される。つまり、Ｎウェル領域Ｎｗｅｌｌの上にゲート電極Ｇ１又はＧ２が形成される部分は、ＰＭＯＳトランジスタを構成する。Ｐウェル領域Ｐｗｅｌｌの上にゲート電極Ｇ３又はＧ４が形成される部分は、ＮＭＯＳトランジスタを構成する。
【００３３】
よって、インバータ２１は、２個のＰＭＯＳトランジスタと、４個のＮＭＯＳトランジスタが形成される。インバータ２２は、４個のＰＭＯＳトランジスタと、２個のＮＭＯＳトランジスタが形成される。
【００３４】
さらに、ゲート電極Ｇ１〜Ｇ４のそれぞれは、異なる寸法を有している。Ｎウェル領域Ｎｗｅｌｌ上に形成されるゲート電極Ｇ１及びＧ２のゲート幅は等しく、共にＷ１である。Ｐウェル領域Ｐｗｅｌｌ上に形成されるゲート電極Ｇ３及びＧ４のゲート幅は等しく、共にＷ２である。また、ゲート電極Ｇ１及びＧ３のゲート長は等しく、共にＬ１である。ゲート電極Ｇ２及びＧ４のゲート長は等しく、共にＬ２である。図４では、Ｌ１＜Ｌ２である。また、Ｗ１＞Ｗ２である。
【００３５】
つまり、インバータ２１及び２２には、ゲート幅は等しいが、チャネル長が異なる２種類のＰＭＯＳトランジスタが形成される。同様に、インバータ２１及び２２には、ゲート幅は等しいが、チャネル長が異なる２種類のＮＭＯＳトランジスタが形成される。
【００３６】
なお、図示しないが、インバータ２１の各ゲート電極には、イネーブル信号ｅｎが入力される。インバータ２２の各ゲート電極には、反転イネーブル信号ｅｎｂが入力される。従って、デカップリング回路２００は、デカップリング回路１００と同様の動作を行うことができる。
【００３７】
上述のように、デカップリング回路２００は、複数のゲート長を有するＭＯＳトランジスタが形成される。よって、デカップリング回路２００は、抵抗値が相違するＭＯＳトランジスタが形成される。
【００３８】
ＭＯＳトランジスタの抵抗値が異なれば、デカップリング容量としての周波数特性も異なる。すなわち、デカップリング回路２００は、複数の異なる周波数特性を有するＭＯＳトランジスタが形成される。従って、デカップリング回路２００によれば、複数の周波数特性に対応することが可能となる。
【００３９】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、インバータを２個用いているが、いずれか一方のインバータのみを用いてデカップリング回路を構成することが可能である。さらに、３個以上のインバータを用いて、デカップリング回路を構成することも可能である。
【００４０】
デカップリング回路１００では、インバータ１及びインバータ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数比は１対３であったが、例えば１対１００のように、任意の比とすることができる。同様に、デカップリング回路２００では、インバータ２１及びインバータ２２のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数比を、任意の比とすることができる。
【００４１】
デカップリング回路１００におけるインバータ内のＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、それぞれのゲート面積の合計が異なっていればよい。すなわち、ＰＭＯＳトランジスタのゲート面積の合計及びＮＭＯＳトランジスタのゲート面積の合計のいずれか一方が、他方より大きければよい。これは、デカップリング回路２００においても同様である。
【００４２】
インバータ２の出力端は、必ずしもインバータ１の入力端と接続される必要は無い。例えば、インバータ２の入力端に、別途反転イネーブル信号ｅｎｂを入力することも可能である。
【００４３】
インバータ１では、ＰＭＯＳトランジスタのゲート面積の合計は、ＮＭＯＳトランジスタのゲート面積の合計と異なる。従って、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート面積が等しい場合には、ＰＭＯＳトランジスタの個数が、ＮＭＯＳトランジスタの個数と異なっていればよい。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれの個数が等しい場合には、ＰＭＯＳトランジスタのゲート面積が、ＮＭＯＳトランジスタのゲート面積と異なっていればよい。つまり、ＰＭＯＳトランジスタのゲート幅が、ＮＭＯＳトランジスタのゲート幅と異なっていればよい。または、ＰＭＯＳトランジスタのゲート長が、ＮＭＯＳトランジスタのゲート長と異なっていればよい。さらに、ＰＭＯＳトランジスタのゲート幅及びゲート長が、それぞれＮＭＯＳトランジスタのゲート幅及びゲート長と異なっていてもよい。なお、各ＰＭＯＳトランジスタのゲート面積は均一である必要は無い。各ＮＭＯＳトランジスタのゲート面積は均一である必要は無い。これは、インバータ２においても同様である。
【００４４】
デカップリング回路１００では、インバータ１とインバータ２とは対称型の構成を有している。すなわち、インバータ１のＰＭＯＳトランジスタのゲート面積の合計は、インバータ２のＮＭＯＳトランジスタのゲート面積の合計と等しい。インバータ１のＮＭＯＳトランジスタのゲート面積の合計は、インバータ２のＰＭＯＳトランジスタのゲート面積の合計と等しい。すなわち、インバータ１のＰＭＯＳトランジスタ及びインバータ２のＮＭＯＳトランジスタの個数と、それぞれのゲート面積が等しければよい。また、インバータ１のＮＭＯＳトランジスタ及びインバータ２のＰＭＯＳトランジスタの個数と、それぞれのゲート面積が等しければよい。この場合には、インバータ１のＰＭＯＳトランジスタ及びインバータ２のＮＭＯＳトランジスタのゲート幅及びゲート長が等しければよい。インバータ１のＮＭＯＳトランジスタ及びインバータ２のＰＭＯＳトランジスタのゲート幅及びゲート長が等しければよい。但し、デカップリング回路の構成は、デカップリング回路１００のような対称構成に限られるものではない。
【００４５】
上述の実施の形態にかかるデカップリング回路は、半導体集積回路に組み込んで用いることができることは勿論である。
【符号の説明】
【００４６】
１、２、２１、２２ インバータ
１１ ｎ型ＭＯＳトランジスタ
１２ ｐ型ＭＯＳトランジスタ
１００、２００ デカップリング回路
３００ デカップリング容量
Ｃ１、Ｃ２、Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２３ ゲート容量
Ｇ１〜Ｇ４ ゲート電極
ＭＮ２、ＭＮ１１〜ＭＮ１３ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２１〜ＭＰ２３ ＰＭＯＳトランジスタ
Ｒｄ１、Ｒｄ２、Ｒｄ１１〜Ｒｄ１３、Ｒｄ２１〜Ｒｄ２３ ドレイン部抵抗
Ｒｓ１、Ｒｓ２、Ｒｓ１１〜Ｒｓ１３、Ｒｓ２１〜Ｒｓ２３ ソース部抵抗
ＳＷ１、ＳＷ２ スイッチ
ｅｎ イネーブル信号
ｅｎｂ 反転イネーブル信号
ＧＮＤ グランド電圧
ＶＤＤ 電源電圧
Ｎｗｅｌｌ Ｎウェル領域
Ｐｗｅｌｌ Ｐウェル領域
【技術分野】
【０００１】
本発明はデカップリング回路及び半導体集積回路に関し、特に容量値が切り換え可能なデカップリング回路及び半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の動作の高速化に伴い、電源ノイズを緩和するためのオンチップデカップリング容量が必要となってきている。対象となる電源ノイズ量や共振周波数は、ボード、パッケージ及びチップにより決定される。しかし、電源ノイズ量や共振周波数を、シミュレーションにより、チップ設計時に正確に見積もることは難しい。また、複数の周波数で動作するチップでは、いずれかの動作周波数が共振周波数と一致する恐れがある。よって、動作周波数と共振周波数とが一致することを防止するため、共振周波数を制御することが求められる。
【０００３】
このようなオンチップデカップリング容量の例が特許文献１に開示されている。図５は、特許文献１に開示されたデカップリング容量３００の回路図である。図５に示すように、デカップリング容量３００は、ｎ型ＭＯＳトランジスタ１１とｐ型ＭＯＳトランジスタ１２から構成されており、ｎ型ＭＯＳトランジスタ１１のソース電極が接地線に、ｐ型ＭＯＳトランジスタ１２のソース電極が電源線に、ｎ型ＭＯＳトランジスタ１１のドレイン電極がｐ型ＭＯＳトランジスタ１２のゲート電極に、ｐ型ＭＯＳトランジスタ１２のドレイン電極がｎ型ＭＯＳトランジスタ１１のゲート電極に接続されている。
【０００４】
続いて、デカップリング容量３００の動作について説明する。ｎ型ＭＯＳトランジスタ１１、ｐ型ＭＯＳトランジスタ１２のゲート電極のノードは、それぞれフローティングである。しかし、各トランジスタのリーク電流によって電源投入後短時間でｎ型ＭＯＳトランジスタのゲート電極のノードは電源線電位に、ｐ型ＭＯＳトランジスタのゲート電極のノードは接地線電位に確定する。従って、両方のトランジスタは共にオンして導通している。
【０００５】
すなわち、デカップリング容量３００は、電源線／接地線間に、ｎ型ＭＯＳトランジスタのオン抵抗とｐ型ＭＯＳトランジスタのゲート容量の直列接続と、ｐ型ＭＯＳトランジスタのオン抵抗とｎ型ＭＯＳトランジスタのゲート容量の直列接続と、が形成されている。
【０００６】
デカップリング容量３００では、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ両方がそれぞれゲート容量とＥＳＤ対策用抵抗の両方の役割を果たしており、新たにＥＳＤ対策用抵抗を形成するための面積が不要であるため、面積効率に優れている。
【０００７】
特許文献１では、デカップリング容量３００によれば、ＥＳＤ耐性があり、面積効率に優れ、且つ工程増のないデカップリング容量を提供することができるとしている。
【０００８】
また、静電耐圧特性向上を図るためのクロスカップリング型デカップリングキャパシタの構成が知られている（特許文献２）。さらに、半導体集積回路の導波周波数に合わせて、電源回路のインピーダンス等を制御する技術が知られている（特許文献３）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−８６６９９号公報
【特許文献２】特開２００９−２４６０６２号公報
【特許文献３】特開平１１−７３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、チップの共振周波数を制御するためには、デカップリング容量の容量値を制御することが必要である。すなわち、デカップリング容量の容量値を変化させることにより、チップの共振周波数を変化させることが必要である。
【００１１】
ところが、特許文献１に開示されたデカップリング容量３００では、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの接続関係が固定されている。そのため、デカップリング容量３００は一定の容量値を有することとなる。従って、デカップリング容量３００によっては、チップの共振周波数を変化させることができない。
【課題を解決するための手段】
【００１２】
本発明の一態様であるデカップリング回路は、第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給される第１のインバータを備え、前記第１のインバータは、当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型であるｊ（ｊは０以上の整数）個の第２のトランジスタと、当該第１のインバータの前記出力端と前記第２の電源との間に接続され、前記第１のトランジスタと導電型が異なるｍ（ｍは１以上の整数）個の第３のトランジスタと、前記第３のトランジスタと並列に接続され、前記第３のトランジスタと同じ導電型であるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、前記第１乃至４のトランジスタの制御端子は、前記第１のインバータの入力端と接続され、前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なるものである。このデカップリング回路では、前記入力端に入力される信号に応じて、前記第１及び第２のトランジスタと、前記第３及び第４のトランジスタと、が相補的にオン／オフする。すなわち、オン状態のトランジスタのゲート面積の合計が、前記入力端に入力される信号に応じて変化する。これにより、前記入力端に入力される信号に応じて、当該デカップリング回路の容量値が変化する。
【００１３】
本発明の一態様であるデカップリング回路は、第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給され、第１の入力信号に応じて容量値が変化する第１のインバータを備え、前記第１のインバータは、当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、前記第１のトランジスタと並列に接続されるｊ（ｊは０以上の整数）個の第２のトランジスタと、当該第１のインバータの前記出力端と前記第２の電源との間に接続されるｍ（ｍは１以上の整数）個の第３のトランジスタと、前記第３のトランジスタと並列に接続されるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、前記第１のトランジスタ及び前記第２のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタと、は前記第１の入力信号に応じて相補的にオン／オフし、前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なるものである。このデカップリング回路では、前記第１の入力信号に応じて、前記第１のトランジスタと前記第２のトランジスタとが相補的にオン／オフする。すなわち、オン状態のトランジスタのゲート面積の合計が、前記第１の入力信号に応じて変化する。これにより、前記第１の入力信号に応じて、当該デカップリング回路の容量値が変化する。
【発明の効果】
【００１４】
本発明によれば、容量値の切り換えが可能なデカップリング回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかるデカップリング回路１００の回路図である。
【図２】イネーブル信号ｅｎが「１」の場合におけるデカップリング回路１００の等価回路図である。
【図３】イネーブル信号ｅｎが「０」の場合におけるデカップリング回路１００の等価回路図である。
【図４】実施の形態２にかかるデカップリング回路２００のＭＯＳトランジスタの配置を模式的に示す構成図である。
【図５】特許文献１に開示されたデカップリング容量３００の回路図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかるデカップリング回路１００の回路図である。図１に示すように、デカップリング回路１００は、インバータ１及びインバータ２により構成される。インバータ１の入力端にはイネーブル信号ｅｎが入力される。インバータ１の出力端は、インバータ２の入力端と接続される。また、インバータ１及びインバータ２は、電源電圧ＶＤＤとグランド電圧ＧＮＤとの間に接続されることにより、電源供給される。
【００１７】
インバータ１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３とが直列に接続される。具体的には、ＰＭＯＳトランジスタＭＰ１のソースは、電源電圧ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のドレインと接続される。ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のドレインとの接続点は、インバータ１の出力端と接続される。ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のソースは、グランド電圧ＧＮＤと接続される。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のゲートは、インバータ１の入力端と接続され、イネーブル信号ｅｎが入力される。
【００１８】
ここで、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３は同じ大きさのＭＯＳトランジスタである。つまり、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３は、同一のゲート幅及びゲート長を有するので、各ＭＯＳトランジスタのゲート面積は同一である。従って、インバータ１におけるＮＭＯＳトランジスタの合計ゲート面積は、ＰＭＯＳトランジスタのゲート面積の３倍となる。すなわち、インバータ１におけるＮＭＯＳトランジスタの合計ゲート面積は、ＰＭＯＳトランジスタのゲート面積よりも大きい。
【００１９】
インバータ２は、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３とＮＭＯＳトランジスタＭＮ２とが直列に接続される。具体的には、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のソースは、電源電圧ＶＤＤと接続される。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続される。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のドレインとＮＭＯＳトランジスタＭＮ２のドレインとの接続点は、インバータ２の出力端と接続される。ＮＭＯＳトランジスタＭＮ２のソースは、グランド電圧ＧＮＤと接続される。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２のゲートは、インバータ２の入力端と接続される。また、インバータ２の入力端は、インバータ１の出力端と接続される。従って、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２のゲートには、イネーブル信号ｅｎの反転信号である反転イネーブル信号ｅｎｂが入力される。
【００２０】
ここで、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２は同じ大きさのＭＯＳトランジスタである。つまり、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３及びＮＭＯＳトランジスタＭＮ２は、同一のゲート幅及びゲート長を有するので、各ＭＯＳトランジスタのゲート面積は同一である。従って、インバータ２におけるＰＭＯＳトランジスタの合計ゲート面積は、ＮＭＯＳトランジスタのゲート面積の３倍となる。すなわち、インバータ２におけるＰＭＯＳトランジスタの合計ゲート面積は、ＮＭＯＳトランジスタのゲート面積よりも大きい。
【００２１】
次に、デカップリング回路１００の動作について説明する。まず、イネーブル信号ｅｎが「１」の場合について説明する。図２は、イネーブル信号ｅｎが「１」の場合におけるデカップリング回路１００の等価回路図である。図２では、オン状態のＭＯＳトランジスタのゲート容量（ＭＯＳ容量）をキャパシタで表している。オン状態のＭＯＳトランジスタのソース及びドレインに形成されている拡散領域の抵抗を、抵抗素子で表わしている。
【００２２】
図２に示すように、スイッチＳＷ１がオンとなり、スイッチＳＷ２がＯＦＦとなることにより、イネーブル信号ｅｎが「１」となる。これにより、インバータ１では、ＰＯＳトランジスタＭＰ１はオフとなり、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３はオンとなる。よって、ＮＭＯＳトランジスタＭＮ１１は、ドレイン部抵抗Ｒｄ１１、ソース部抵抗Ｒｓ１１及びゲート容量Ｃ１１により表される。ドレイン部抵抗Ｒｄ１１及びソース部抵抗Ｒｓ１１は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）とグランド電圧ＧＮＤとの間に直列に接続される。ゲート容量Ｃ１１は、インバータ１の入力端（イネーブル信号ｅｎレベルのノード）と、ドレイン部抵抗Ｒｄ１１とソース部抵抗Ｒｓ１１との間の接続点と、の間に接続される。なお、同様に、ＮＭＯＳトランジスタＭＮ１２は、ドレイン部抵抗Ｒｄ１２、ソース部抵抗Ｒｓ１２及びゲート容量Ｃ１２により表される。ＮＭＯＳトランジスタＭＮ１３は、ドレイン部抵抗Ｒｄ１３、ソース部抵抗Ｒｓ１３及びゲート容量Ｃ１３により表される。
【００２３】
また、反転イネーブル信号ｅｎｂは「０」となるので、インバータ２では、ＰＯＳトランジスタＭＰ２１〜ＭＰ２３はオンとなり、ＮＭＯＳトランジスタＮＭ２はオフとなる。よって、ＰＭＯＳトランジスタＭＰ２１は、ドレイン部抵抗Ｒｄ２１、ソース部抵抗Ｒｓ２１及びゲート容量Ｃ２１により表される。ドレイン部抵抗Ｒｄ２１及びソース部抵抗Ｒｓ２１は、インバータ２の出力端（イネーブル信号ｅｎレベルのノード）と電源電圧ＶＤＤとの間に直列に接続される。ゲート容量Ｃ２１は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）と、ドレイン部抵抗Ｒｄ２１とソース部抵抗Ｒｓ２１との間の接続点と、の間に接続される。なお、同様に、ＰＭＯＳトランジスタＭＰ２２は、ドレイン部抵抗Ｒｄ２２、ソース部抵抗Ｒｓ２２及びゲート容量Ｃ２２により表される。ＰＭＯＳトランジスタＭＰ２３は、ドレイン部抵抗Ｒｄ２３、ソース部抵抗Ｒｓ２３及びゲート容量Ｃ２３により表される。
【００２４】
続いて、イネーブル信号ｅｎが「０」の場合について説明する。図３は、イネーブル信号ｅｎが「０」の場合におけるデカップリング回路１００の等価回路図である。図３では、図２と同様に、オン状態のＭＯＳトランジスタのゲート容量（ＭＯＳ容量）をキャパシタで表し、ソース及びドレインに形成されている拡散領域の抵抗を抵抗素子で表わしている。
【００２５】
図３に示すように、スイッチＳＷ１がオフとなり、スイッチＳＷ２がオンとなることにより、イネーブル信号ｅｎが「０」となる。これにより、インバータ１では、ＰＭＯＳトランジスタＭＰ１はオンとなり、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３はオフとなる。よって、ＰＭＯＳトランジスタＭＰ１は、ドレイン部抵抗Ｒｄ１、ソース部抵抗Ｒｓ１及びゲート容量Ｃ１により表される。ドレイン部抵抗Ｒｄ１及びソース部抵抗Ｒｓ１は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）と電源電圧ＶＤＤとの間に直列に接続される。ゲート容量Ｃ１は、インバータ１の入力端（イネーブル信号ｅｎレベルのノード）と、ドレイン部抵抗Ｒｄ１とソース部抵抗Ｒｓ１との間の接続点と、の間に接続される。
【００２６】
また、反転イネーブル信号ｅｎｂは「１」となるので、インバータ２では、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３はオフとなり、ＮＭＯＳトランジスタＭＮ２はオンとなる。よって、ＮＭＯＳトランジスタＭＮ２は、ドレイン部抵抗Ｒｄ２、ソース部抵抗Ｒｓ２及びゲート容量Ｃ２により表される。ドレイン部抵抗Ｒｄ２及びソース部抵抗Ｒｓ２は、インバータ１の出力端（反転イネーブル信号ｅｎｂレベルのノード）とグランド電圧ＧＮＤとの間に直列に接続される。ゲート容量Ｃ２は、インバータ１の出力端（イネーブル信号ｅｎレベルのノード）と、ドレイン部抵抗Ｒｄ２とソース部抵抗Ｒｓ２との間の接続点と、の間に接続される。
【００２７】
すなわち、デカップリング回路１００は、イネーブル信号ｅｎにかかわらず、デカップリング容量として機能する。さらに、デカップリング回路１００では、イネーブル信号ｅｎが「１」の場合の容量値は、イネーブル信号ｅｎが「０」の場合の容量値の３倍となる。すなわち、本構成によれば、イネーブル信号ｅｎの切り替わりに応じて、電源電圧ＶＤＤとグランド電圧との間に挿入される容量値を切り換えることができるデカップリング回路を提供することが可能である。従って、デカップリング回路１００を半導体集積回路に搭載することにより、半導体集積回路の共振周波数を変化させることが可能である。
【００２８】
デカップリング回路１００におけるインバータ１及びインバータ２では、直列に接続されたトランジスタの一方のゲート面積が、他方のゲート面積よりも大きい。従って、従来の構成と比べて、電源電圧ＶＤＤとグランド電圧に挿入される合成抵抗値を低減することができる。従って、本構成によれば、高速動作に有利なデカップリング回路を提供することができる。
【００２９】
デカップリング回路１００を構成するインバータ１及びインバータ２が有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、全てがデカップリング容量として機能する。従って、最小数のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを設けるのみで、所望のデカップリング容量を得ることができる。従って、本構成によれば、面積効率に優れるデカップリング回路を提供することができる。
【００３０】
さらに、このデカップリング回路１００は、単一のイネーブル信号ｅｎのみで容易に容量値を切り換えることが可能である。
【００３１】
さらにまた、このデカップリング回路１００では、インバータ１とインバータ２とは対称型の構成を有しているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをバランスよく配置することが可能である。従って、デカップリング回路１００を適用することにより、面積効率に優れる半導体集積回路を実現することができる。
【００３２】
実施の形態２
次に、実施の形態２にかかるデカップリング回路２００について説明する。図４は、実施の形態２にかかるデカップリング回路２００のＭＯＳトランジスタの配置を模式的に示す構成図である。図４に示すように、デカップリング回路２００は、インバータ２１及びインバータ２２により構成される。インバータ２１及びインバータ２２には、Ｎウェル領域Ｎｗｅｌｌ及びＰウェル領域Ｐｗｅｌｌが形成される。インバータ２１及びインバータ２２のＮウェル領域Ｎｗｅｌｌの上には、ゲート電極Ｇ１及びＧ２が形成される。インバータ２１及びインバータ２２のＰウェル領域Ｐｗｅｌｌの上には、ゲート電極Ｇ３及びＧ４が形成される。つまり、Ｎウェル領域Ｎｗｅｌｌの上にゲート電極Ｇ１又はＧ２が形成される部分は、ＰＭＯＳトランジスタを構成する。Ｐウェル領域Ｐｗｅｌｌの上にゲート電極Ｇ３又はＧ４が形成される部分は、ＮＭＯＳトランジスタを構成する。
【００３３】
よって、インバータ２１は、２個のＰＭＯＳトランジスタと、４個のＮＭＯＳトランジスタが形成される。インバータ２２は、４個のＰＭＯＳトランジスタと、２個のＮＭＯＳトランジスタが形成される。
【００３４】
さらに、ゲート電極Ｇ１〜Ｇ４のそれぞれは、異なる寸法を有している。Ｎウェル領域Ｎｗｅｌｌ上に形成されるゲート電極Ｇ１及びＧ２のゲート幅は等しく、共にＷ１である。Ｐウェル領域Ｐｗｅｌｌ上に形成されるゲート電極Ｇ３及びＧ４のゲート幅は等しく、共にＷ２である。また、ゲート電極Ｇ１及びＧ３のゲート長は等しく、共にＬ１である。ゲート電極Ｇ２及びＧ４のゲート長は等しく、共にＬ２である。図４では、Ｌ１＜Ｌ２である。また、Ｗ１＞Ｗ２である。
【００３５】
つまり、インバータ２１及び２２には、ゲート幅は等しいが、チャネル長が異なる２種類のＰＭＯＳトランジスタが形成される。同様に、インバータ２１及び２２には、ゲート幅は等しいが、チャネル長が異なる２種類のＮＭＯＳトランジスタが形成される。
【００３６】
なお、図示しないが、インバータ２１の各ゲート電極には、イネーブル信号ｅｎが入力される。インバータ２２の各ゲート電極には、反転イネーブル信号ｅｎｂが入力される。従って、デカップリング回路２００は、デカップリング回路１００と同様の動作を行うことができる。
【００３７】
上述のように、デカップリング回路２００は、複数のゲート長を有するＭＯＳトランジスタが形成される。よって、デカップリング回路２００は、抵抗値が相違するＭＯＳトランジスタが形成される。
【００３８】
ＭＯＳトランジスタの抵抗値が異なれば、デカップリング容量としての周波数特性も異なる。すなわち、デカップリング回路２００は、複数の異なる周波数特性を有するＭＯＳトランジスタが形成される。従って、デカップリング回路２００によれば、複数の周波数特性に対応することが可能となる。
【００３９】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、インバータを２個用いているが、いずれか一方のインバータのみを用いてデカップリング回路を構成することが可能である。さらに、３個以上のインバータを用いて、デカップリング回路を構成することも可能である。
【００４０】
デカップリング回路１００では、インバータ１及びインバータ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数比は１対３であったが、例えば１対１００のように、任意の比とすることができる。同様に、デカップリング回路２００では、インバータ２１及びインバータ２２のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの個数比を、任意の比とすることができる。
【００４１】
デカップリング回路１００におけるインバータ内のＰＭＯＳトランジスタとＮＭＯＳトランジスタとは、それぞれのゲート面積の合計が異なっていればよい。すなわち、ＰＭＯＳトランジスタのゲート面積の合計及びＮＭＯＳトランジスタのゲート面積の合計のいずれか一方が、他方より大きければよい。これは、デカップリング回路２００においても同様である。
【００４２】
インバータ２の出力端は、必ずしもインバータ１の入力端と接続される必要は無い。例えば、インバータ２の入力端に、別途反転イネーブル信号ｅｎｂを入力することも可能である。
【００４３】
インバータ１では、ＰＭＯＳトランジスタのゲート面積の合計は、ＮＭＯＳトランジスタのゲート面積の合計と異なる。従って、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれのゲート面積が等しい場合には、ＰＭＯＳトランジスタの個数が、ＮＭＯＳトランジスタの個数と異なっていればよい。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれの個数が等しい場合には、ＰＭＯＳトランジスタのゲート面積が、ＮＭＯＳトランジスタのゲート面積と異なっていればよい。つまり、ＰＭＯＳトランジスタのゲート幅が、ＮＭＯＳトランジスタのゲート幅と異なっていればよい。または、ＰＭＯＳトランジスタのゲート長が、ＮＭＯＳトランジスタのゲート長と異なっていればよい。さらに、ＰＭＯＳトランジスタのゲート幅及びゲート長が、それぞれＮＭＯＳトランジスタのゲート幅及びゲート長と異なっていてもよい。なお、各ＰＭＯＳトランジスタのゲート面積は均一である必要は無い。各ＮＭＯＳトランジスタのゲート面積は均一である必要は無い。これは、インバータ２においても同様である。
【００４４】
デカップリング回路１００では、インバータ１とインバータ２とは対称型の構成を有している。すなわち、インバータ１のＰＭＯＳトランジスタのゲート面積の合計は、インバータ２のＮＭＯＳトランジスタのゲート面積の合計と等しい。インバータ１のＮＭＯＳトランジスタのゲート面積の合計は、インバータ２のＰＭＯＳトランジスタのゲート面積の合計と等しい。すなわち、インバータ１のＰＭＯＳトランジスタ及びインバータ２のＮＭＯＳトランジスタの個数と、それぞれのゲート面積が等しければよい。また、インバータ１のＮＭＯＳトランジスタ及びインバータ２のＰＭＯＳトランジスタの個数と、それぞれのゲート面積が等しければよい。この場合には、インバータ１のＰＭＯＳトランジスタ及びインバータ２のＮＭＯＳトランジスタのゲート幅及びゲート長が等しければよい。インバータ１のＮＭＯＳトランジスタ及びインバータ２のＰＭＯＳトランジスタのゲート幅及びゲート長が等しければよい。但し、デカップリング回路の構成は、デカップリング回路１００のような対称構成に限られるものではない。
【００４５】
上述の実施の形態にかかるデカップリング回路は、半導体集積回路に組み込んで用いることができることは勿論である。
【符号の説明】
【００４６】
１、２、２１、２２ インバータ
１１ ｎ型ＭＯＳトランジスタ
１２ ｐ型ＭＯＳトランジスタ
１００、２００ デカップリング回路
３００ デカップリング容量
Ｃ１、Ｃ２、Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２３ ゲート容量
Ｇ１〜Ｇ４ ゲート電極
ＭＮ２、ＭＮ１１〜ＭＮ１３ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２１〜ＭＰ２３ ＰＭＯＳトランジスタ
Ｒｄ１、Ｒｄ２、Ｒｄ１１〜Ｒｄ１３、Ｒｄ２１〜Ｒｄ２３ ドレイン部抵抗
Ｒｓ１、Ｒｓ２、Ｒｓ１１〜Ｒｓ１３、Ｒｓ２１〜Ｒｓ２３ ソース部抵抗
ＳＷ１、ＳＷ２ スイッチ
ｅｎ イネーブル信号
ｅｎｂ 反転イネーブル信号
ＧＮＤ グランド電圧
ＶＤＤ 電源電圧
Ｎｗｅｌｌ Ｎウェル領域
Ｐｗｅｌｌ Ｐウェル領域
【特許請求の範囲】
【請求項１】
第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給される第１のインバータを備え、
前記第１のインバータは、
当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、
前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型であるｊ（ｊは０以上の整数）個の第２のトランジスタと、
当該第１のインバータの前記出力端と前記第２の電源との間に接続され、前記第１のトランジスタと導電型が異なるｍ（ｍは１以上の整数）個の第３のトランジスタと、
前記第３のトランジスタと並列に接続され、前記第３のトランジスタと同じ導電型であるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、
前記第１乃至４のトランジスタの制御端子は、前記第１のインバータの入力端と接続され、
前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なる、
デカップリング回路。
【請求項２】
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と異なることを特徴とする、
請求項１に記載のデカップリング回路。
【請求項３】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と異なることを特徴とする、
請求項１に記載のデカップリング回路。
【請求項４】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであることを特徴とする、
請求項１に記載のデカップリング回路。
【請求項５】
前記第１のトランジスタの個数は、前記第３のトランジスタの個数と異なることを特徴とする、
請求項４に記載のデカップリング回路。
【請求項６】
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであることを特徴とする、
請求項１乃至５のいずれか一項に記載のデカップリング回路。
【請求項７】
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と異なることを特徴とする、
請求項１乃至５のいずれか一項に記載のデカップリング回路。
【請求項８】
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と同じであり、
前記第４のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであることを特徴とする、
請求項１乃至７のいずれか一項に記載のデカップリング回路。
【請求項９】
前記第３のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであり、
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と異なることを特徴とする、
請求項１乃至７のいずれか一項に記載のデカップリング回路。
【請求項１０】
前記第１の電源と前記第２の電源との間に接続されることにより電源供給される第２のインバータを更に備え、
前記第２のインバータは、
当該第２のインバータの出力端と前記第１の電源との間に接続されるｍ個の前記第１のトランジスタと、
当該第２のインバータの前記第１のトランジスタと並列に接続されるｎ個の前記第２のトランジスタと、
当該第２のインバータの前記出力端と前記第２の電源との間に接続されるｉ個の前記第３のトランジスタと、
当該第２のインバータの前記第３のトランジスタと並列に接続されるｊ個の前記第４のトランジスタと、を備え、
前記第２のインバータの前記第１乃至４のトランジスタの制御端子は、前記第２のインバータの入力端と接続され、
前記第２のインバータの前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第２のインバータの前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なることを特徴とする、
請求項１乃至９のいずれか一項に記載のデカップリング回路。
【請求項１１】
前記第１のインバータの前記入力端にはイネーブル信号が入力され、
前記第２のインバータの前記入力端には、前記イネーブル信号を反転させた反転イネーブル信号が入力されることを特徴とする、
請求項１０に記載のデカップリング回路。
【請求項１２】
前記第１のインバータの前記出力端は、前記第２のインバータの前記入力端と接続されることを特徴とする、
請求項１１に記載のデカップリング回路。
【請求項１３】
前記第１のトランジスタ及び前記第２のトランジスタは、ソースが前記第１の電源と接続されるＰＭＯＳトランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタは、ソースが前記第２の電源と接続されるＮＭＯＳトランジスタであり、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインは、前記第３のトランジスタのドレイン及び前記第４のトランジスタのドレインと接続されることを特徴とする、
請求項１乃至１２のいずれか一項に記載のデカップリング回路。
【請求項１４】
請求項１乃至１３のいずれか一項に記載のデカップリング回路を備えることを特徴とする、
半導体集積回路。
【請求項１５】
第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給され、第１の入力信号に応じて容量値が変化する第１のインバータを備え、
前記第１のインバータは、
当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、
前記第１のトランジスタと並列に接続されるｊ（ｊは０以上の整数）個の第２のトランジスタと、
当該第１のインバータの前記出力端と前記第２の電源との間に接続されるｍ（ｍは１以上の整数）個の第３のトランジスタと、
前記第３のトランジスタと並列に接続されるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、
前記第１のトランジスタ及び前記第２のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタと、は前記第１の入力信号に応じて相補的にオン／オフし、
前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なる、
デカップリング回路。
【請求項１６】
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と異なることを特徴とする、
請求項１５に記載のデカップリング回路。
【請求項１７】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と異なることを特徴とする、
請求項１５に記載のデカップリング回路。
【請求項１８】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであることを特徴とする、
請求項１５に記載のデカップリング回路。
【請求項１９】
前記第１のトランジスタの個数は、前記第３のトランジスタの個数と異なることを特徴とする、
請求項１８に記載のデカップリング回路。
【請求項２０】
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであることを特徴とする、
請求項１５乃至１９のいずれか一項に記載のデカップリング回路。
【請求項２１】
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と異なることを特徴とする、
請求項１５乃至１９のいずれか一項に記載のデカップリング回路。
【請求項２２】
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と同じであり、
前記第４のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであることを特徴とする、
請求項１５乃至２１のいずれか一項に記載のデカップリング回路。
【請求項２３】
前記第３のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであり、
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と異なることを特徴とする、
請求項１５乃至２１のいずれか一項に記載のデカップリング回路。
【請求項２４】
前記第１の電源と前記第２の電源との間に接続されることにより電源供給され、第２の入力信号に応じて容量値が変化する第２のインバータを更に備え、
前記第２のインバータは、
当該第２のインバータの出力端と前記第１の電源との間に接続されるｍ個の前記第１のトランジスタと、
当該第２のインバータの前記第１のトランジスタと並列に接続されるｎ個の前記第２のトランジスタと、
当該第２のインバータの前記出力端と前記第２の電源との間に接続されるｉ個の前記第３のトランジスタと、
当該第２のインバータの前記第３のトランジスタと並列に接続されるｊ個の前記第４のトランジスタと、を備え、
前記第２のインバータの前記第１のトランジスタ及び前記第２のトランジスタと、前記第２のインバータの前記第３のトランジスタ及び前記第４のトランジスタと、は前記第２の入力信号に応じて相補的にオン／オフし、
前記第２のインバータの前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第２のインバータの前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なることを特徴とする、
請求項１５乃至２３のいずれか一項に記載のデカップリング回路。
【請求項２５】
前記第１のトランジスタの導電型は、前記第２のトランジスタの導電型と同じであり、
前記第３のトランジスタの導電型は、前記第４のトランジスタの導電型と同じであり、
前記第１のトランジスタの導電型及び前記２のトランジスタの導電型は、前記第３のトランジスタの導電型及び前記第４のトランジスタの導電型と異なることを特徴とする、
請求項２４に記載のデカップリング回路。
【請求項２６】
前記第１の入力信号は、前記第２の入力信号の反転信号であることを特徴とする、
請求項２５に記載のデカップリング回路。
【請求項２７】
前記第２の入力信号は、前記第１のインバータの前記出力端から出力される信号であることを特徴とする、
請求項２６に記載のデカップリング回路。
【請求項２８】
前記第１のトランジスタ及び前記第２のトランジスタは、ソースが前記第１の電源と接続されるＰＭＯＳトランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタは、ソースが前記第２の電源と接続されるＮＭＯＳトランジスタであり、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインは、前記第３のトランジスタのドレイン及び前記第４のトランジスタのドレインと接続されることを特徴とする、
請求項１５乃至２７のいずれか一項に記載のデカップリング回路。
【請求項２９】
請求項１５乃至２８のいずれか一項に記載のデカップリング回路を備えることを特徴とする、
半導体集積回路。
【請求項１】
第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給される第１のインバータを備え、
前記第１のインバータは、
当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、
前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型であるｊ（ｊは０以上の整数）個の第２のトランジスタと、
当該第１のインバータの前記出力端と前記第２の電源との間に接続され、前記第１のトランジスタと導電型が異なるｍ（ｍは１以上の整数）個の第３のトランジスタと、
前記第３のトランジスタと並列に接続され、前記第３のトランジスタと同じ導電型であるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、
前記第１乃至４のトランジスタの制御端子は、前記第１のインバータの入力端と接続され、
前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なる、
デカップリング回路。
【請求項２】
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と異なることを特徴とする、
請求項１に記載のデカップリング回路。
【請求項３】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と異なることを特徴とする、
請求項１に記載のデカップリング回路。
【請求項４】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであることを特徴とする、
請求項１に記載のデカップリング回路。
【請求項５】
前記第１のトランジスタの個数は、前記第３のトランジスタの個数と異なることを特徴とする、
請求項４に記載のデカップリング回路。
【請求項６】
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであることを特徴とする、
請求項１乃至５のいずれか一項に記載のデカップリング回路。
【請求項７】
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と異なることを特徴とする、
請求項１乃至５のいずれか一項に記載のデカップリング回路。
【請求項８】
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と同じであり、
前記第４のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであることを特徴とする、
請求項１乃至７のいずれか一項に記載のデカップリング回路。
【請求項９】
前記第３のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであり、
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と異なることを特徴とする、
請求項１乃至７のいずれか一項に記載のデカップリング回路。
【請求項１０】
前記第１の電源と前記第２の電源との間に接続されることにより電源供給される第２のインバータを更に備え、
前記第２のインバータは、
当該第２のインバータの出力端と前記第１の電源との間に接続されるｍ個の前記第１のトランジスタと、
当該第２のインバータの前記第１のトランジスタと並列に接続されるｎ個の前記第２のトランジスタと、
当該第２のインバータの前記出力端と前記第２の電源との間に接続されるｉ個の前記第３のトランジスタと、
当該第２のインバータの前記第３のトランジスタと並列に接続されるｊ個の前記第４のトランジスタと、を備え、
前記第２のインバータの前記第１乃至４のトランジスタの制御端子は、前記第２のインバータの入力端と接続され、
前記第２のインバータの前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第２のインバータの前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なることを特徴とする、
請求項１乃至９のいずれか一項に記載のデカップリング回路。
【請求項１１】
前記第１のインバータの前記入力端にはイネーブル信号が入力され、
前記第２のインバータの前記入力端には、前記イネーブル信号を反転させた反転イネーブル信号が入力されることを特徴とする、
請求項１０に記載のデカップリング回路。
【請求項１２】
前記第１のインバータの前記出力端は、前記第２のインバータの前記入力端と接続されることを特徴とする、
請求項１１に記載のデカップリング回路。
【請求項１３】
前記第１のトランジスタ及び前記第２のトランジスタは、ソースが前記第１の電源と接続されるＰＭＯＳトランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタは、ソースが前記第２の電源と接続されるＮＭＯＳトランジスタであり、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインは、前記第３のトランジスタのドレイン及び前記第４のトランジスタのドレインと接続されることを特徴とする、
請求項１乃至１２のいずれか一項に記載のデカップリング回路。
【請求項１４】
請求項１乃至１３のいずれか一項に記載のデカップリング回路を備えることを特徴とする、
半導体集積回路。
【請求項１５】
第１の電源と前記第１の電源よりも低電圧の第２の電源との間に接続されることにより電源供給され、第１の入力信号に応じて容量値が変化する第１のインバータを備え、
前記第１のインバータは、
当該第１のインバータの出力端と前記第１の電源との間に接続されるｉ（ｉは１以上の整数）個の第１のトランジスタと、
前記第１のトランジスタと並列に接続されるｊ（ｊは０以上の整数）個の第２のトランジスタと、
当該第１のインバータの前記出力端と前記第２の電源との間に接続されるｍ（ｍは１以上の整数）個の第３のトランジスタと、
前記第３のトランジスタと並列に接続されるｎ（ｎは０以上の整数）個の第４のトランジスタと、を備え、
前記第１のトランジスタ及び前記第２のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタと、は前記第１の入力信号に応じて相補的にオン／オフし、
前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なる、
デカップリング回路。
【請求項１６】
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と異なることを特徴とする、
請求項１５に記載のデカップリング回路。
【請求項１７】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と異なることを特徴とする、
請求項１５に記載のデカップリング回路。
【請求項１８】
前記第１のトランジスタのゲート幅は、前記第３のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第３のトランジスタのゲート長と同じであることを特徴とする、
請求項１５に記載のデカップリング回路。
【請求項１９】
前記第１のトランジスタの個数は、前記第３のトランジスタの個数と異なることを特徴とする、
請求項１８に記載のデカップリング回路。
【請求項２０】
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と同じであり、
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであることを特徴とする、
請求項１５乃至１９のいずれか一項に記載のデカップリング回路。
【請求項２１】
前記第１のトランジスタのゲート幅は、前記第２のトランジスタのゲート幅と同じであり、
前記第１のトランジスタのゲート長は、前記第２のトランジスタのゲート長と異なることを特徴とする、
請求項１５乃至１９のいずれか一項に記載のデカップリング回路。
【請求項２２】
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と同じであり、
前記第４のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであることを特徴とする、
請求項１５乃至２１のいずれか一項に記載のデカップリング回路。
【請求項２３】
前記第３のトランジスタのゲート幅は、前記第４のトランジスタのゲート幅と同じであり、
前記第３のトランジスタのゲート長は、前記第４のトランジスタのゲート長と異なることを特徴とする、
請求項１５乃至２１のいずれか一項に記載のデカップリング回路。
【請求項２４】
前記第１の電源と前記第２の電源との間に接続されることにより電源供給され、第２の入力信号に応じて容量値が変化する第２のインバータを更に備え、
前記第２のインバータは、
当該第２のインバータの出力端と前記第１の電源との間に接続されるｍ個の前記第１のトランジスタと、
当該第２のインバータの前記第１のトランジスタと並列に接続されるｎ個の前記第２のトランジスタと、
当該第２のインバータの前記出力端と前記第２の電源との間に接続されるｉ個の前記第３のトランジスタと、
当該第２のインバータの前記第３のトランジスタと並列に接続されるｊ個の前記第４のトランジスタと、を備え、
前記第２のインバータの前記第１のトランジスタ及び前記第２のトランジスタと、前記第２のインバータの前記第３のトランジスタ及び前記第４のトランジスタと、は前記第２の入力信号に応じて相補的にオン／オフし、
前記第２のインバータの前記第１のトランジスタ及び前記第２のトランジスタのゲート面積の合計は、前記第２のインバータの前記第３のトランジスタ及び前記第４のトランジスタのゲート面積の合計と異なることを特徴とする、
請求項１５乃至２３のいずれか一項に記載のデカップリング回路。
【請求項２５】
前記第１のトランジスタの導電型は、前記第２のトランジスタの導電型と同じであり、
前記第３のトランジスタの導電型は、前記第４のトランジスタの導電型と同じであり、
前記第１のトランジスタの導電型及び前記２のトランジスタの導電型は、前記第３のトランジスタの導電型及び前記第４のトランジスタの導電型と異なることを特徴とする、
請求項２４に記載のデカップリング回路。
【請求項２６】
前記第１の入力信号は、前記第２の入力信号の反転信号であることを特徴とする、
請求項２５に記載のデカップリング回路。
【請求項２７】
前記第２の入力信号は、前記第１のインバータの前記出力端から出力される信号であることを特徴とする、
請求項２６に記載のデカップリング回路。
【請求項２８】
前記第１のトランジスタ及び前記第２のトランジスタは、ソースが前記第１の電源と接続されるＰＭＯＳトランジスタであり、
前記第３のトランジスタ及び前記第４のトランジスタは、ソースが前記第２の電源と接続されるＮＭＯＳトランジスタであり、
前記第１のトランジスタのドレイン及び前記第２のトランジスタのドレインは、前記第３のトランジスタのドレイン及び前記第４のトランジスタのドレインと接続されることを特徴とする、
請求項１５乃至２７のいずれか一項に記載のデカップリング回路。
【請求項２９】
請求項１５乃至２８のいずれか一項に記載のデカップリング回路を備えることを特徴とする、
半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２３３９４５（Ｐ２０１１−２３３９４５Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−９９５８０（Ｐ２０１０−９９５８０）
【出願日】平成２２年４月２３日（２０１０．４．２３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２３日（２０１０．４．２３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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