不揮発性半導体メモリ
【課題】高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、表面に第１のエピタキシャル層２２を有する単結晶半導体基板２１と、単結晶半導体基板２１上に配置される複数のメモリセルＭＣ及び高耐圧系トランジスタＨＶＴｒとを具備し、単結晶半導体基板２１の不純物濃度は、第１のエピタキシャル層２２の不純物濃度よりも低いことを備える。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、表面に第１のエピタキシャル層２２を有する単結晶半導体基板２１と、単結晶半導体基板２１上に配置される複数のメモリセルＭＣ及び高耐圧系トランジスタＨＶＴｒとを具備し、単結晶半導体基板２１の不純物濃度は、第１のエピタキシャル層２２の不純物濃度よりも低いことを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、トランジスタを有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリ又はＮＯＲ型フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
それらのフラッシュメモリにおいて、“０”又は“１”データを記憶するメモリセルの特性を向上させるために、メモリセルの構造だけではなく、メモリセルが設けられる半導体基板に対しても、様々な工夫がなされている（例えば、特許文献１参照）。
【０００４】
メモリセルへのデータの書き込みは、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果やホットエレクトロン注入により、電子を、トンネル酸化膜を介して、電荷蓄積層（例えば、フローティングゲート電極）に注入する方式が採用されている。
【０００５】
それゆえ、メモリセルの書き込みには、例えば、１０〜２０Ｖ程度の高い電圧が、必要となる。
【０００６】
高電圧を生成或いは転送するための高耐圧系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、電圧転送時に半導体基板内の空乏層を基板深く拡大させることで、ゲート下の接合容量を低減して、バックバイアス効果を高め、電圧の転送能力を向上させている。
【０００７】
それゆえ、空乏層幅と不純物濃度と反比例の関係にあるため、高耐圧系ＭＩＳトランジスタは、他のウェル領域よりも不純物濃度が低いウェル領域上、或いは、ウェル領域を設けずに直接半導体基板上に、配置されている。
【０００８】
したがって、高耐圧系ＭＩＳトランジスタが高電圧を転送する際には、それらが配置される不純物濃度の低い領域では、チャネル領域下への空乏層の広がりが、数μｍ以上となる。
【０００９】
空乏層の広がりは、ソース／ドレイン領域及び素子分離領域下に形成される空乏層についても同様であり、それは、隣接する素子間或いはソース／ドレイン領域間のパンチスルーに起因するリークの原因となってしまう。
【００１０】
しかし、パンチスルーによるリークを抑制するためには、高耐圧系ＭＩＳトランジスタが配置される領域の不純物濃度を高くしなければならい。即ち、バックバイアス効果とパンチスルーの関係は、トレードオフとなっている。
【００１１】
そのため、パンチスルーを抑制するために、高耐圧系トランジスタのソース／ドレイン間及び隣接する素子間の間隔が、広く確保される。
【００１２】
それゆえ、高耐圧系トランジスタが設けられる領域の面積縮小が困難となっている。
【特許文献１】米国特許第６０６４１０５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる技術を提案する。
【課題を解決するための手段】
【００１４】
本発明の例に関わる不揮発性半導体メモリは、表面に第１のエピタキシャル層を有する単結晶半導体基板と、前記単結晶半導体基板上に配置される複数のメモリセル及び高耐圧系トランジスタとを具備し、前記単結晶半導体基板の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも低いことを備える。
【発明の効果】
【００１５】
本発明によれば、高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１７】
１． 概要
本発明の実施形態は、不揮発性半導体メモリに係り、特に、トランジスタを有する不揮発性半導体メモリに関する。
【００１８】
本発明の実施形態においては、複数のメモリセル及び高耐圧系ＭＩＳトランジスタは、表面に第１のエピタキシャル層を有する単結晶半導体基板上に配置される。
【００１９】
エピタキシャル層は、ＭＩＳトランジスタのパンチスルーに起因するリークを抑制できる不純物濃度で形成される。それゆえ、高耐圧系ＭＩＳトランジスタのソース／ドレイン間及び隣接する素子間の間隔を広くせずともよく、例えば、昇圧回路など、高耐圧系ＭＩＳトランジスタが用いられる回路の面積を縮小できる。
【００２０】
また、単結晶半導体基板は、エピタキシャル層よりも不純物濃度が低く、例えば、高抵抗率基板が用いられる。
【００２１】
半導体基板上に配置される高耐圧系ＭＩＳトランジスタの動作時又はカットオフ状態時に、半導体基板に基板バイアス電圧（逆バイアス電圧）が印加されると、半導体基板内には空乏層が形成される。
本発明の実施形態では、基板バイアス電圧が大きくなり、空乏層がエピタキシャル層から単結晶半導体基板内に達すると、不純物濃度の低い単結晶半導体基板内では、空乏層の広がりが大きくなる。一方、従来において、素子が形成される半導体基板は、高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる高い不純物濃度であり、本発明の実施形態のエピタキシャル層と同程度の不純物濃度に設定される。
よって、半導体基板内に形成される空乏層の広がり、即ち、空乏層幅を、従来のものより増大できる。それゆえ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。
【００２２】
以上のように、本発明の実施形態では、高耐圧系ＭＩＳトランジスタのパンチスルーとバックバイアス効果とのトレードオフの関係を解消できる。即ち、高耐圧系ＭＩＳトランジスタの特性を改善できると共に、高耐圧系ＭＩＳトランジスタが用いられる回路の面積を縮小できる。
【００２３】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００２４】
（１） 第１の実施形態
以下、本発明の第１の実施形態について説明する。
【００２５】
（ａ） 全体構成
図１は、本第１の実施形態に係るフラッシュメモリのメモリチップの主要部を示すブロック図である。
【００２６】
フラッシュメモリのメモリチップ１１は、データが記憶されるメモリセルアレイ１と、メモリセルアレイを制御する複数の周辺回路から構成される。
【００２７】
データ回路２は、複数の記憶回路を含み、書き込み時及び読み出し時に、データを一時的に記憶する。
【００２８】
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ワード線制御回路は、メモリチップ１１の動作モード（書き込み、消去、読み出し）とロウアドレス信号が指定するアドレスとに基づき、メモリセルアレイ１内の複数のワード線の電位を制御する。
【００２９】
カラムデコーダ４は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。
【００３０】
ロウアドレス信号は、アドレスバッファ５を経由して、ワード線制御回路３に入力される。また、カラムアドレス信号は、アドレスバッファ５を経由して、カラムデコーダ４に入力される。
【００３１】
書き込み時、書き込みデータは、データ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して、選択されたカラムに属するデータ回路２内の記憶回路内に入力される。また読み出し時、読み出しデータは、選択されたカラムに属するデータ回路２内の記憶回路に一時的に記憶された後、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由して、メモリチップ１１の外部へ出力される
ウェル／ソース線電位制御回路８は、動作モードに基づいて、メモリセルアレイ１を構成する複数のブロックに対応する複数のウェル領域の電位及びソース線の電位を、制御する。
【００３２】
昇圧回路９は、書き込み時に、書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）や中間電位Ｖｐａｓｓ（例えば、１０Ｖ）を生成する。それらの電位は、メモリセルアレイ１を構成する複数のブロックのうち、選択されたブロック内の複数本のワード線に、ワード線制御回路３を経由して、供給される。
【００３３】
また、昇圧回路９は、例えば、消去時に、消去電位Ｖｅｒａｓｅ（例えば、２０Ｖ）を生成し、この電位Ｖｅｒａｓｅを、１つ又は２つ以上の選択されたブロックに対応するウェル領域に、ウェル／ソース線電位制御回路８を経由して、供給する。
【００３４】
一括検知回路１０は、書き込み時には、メモリセルに正確に所定のデータデータが書き込まれたか否かを検証し、消去時には、メモリセルのデータがきちんと消去されたか否かを検証する。
【００３５】
コマンドインターフェイス回路１２は、メモリチップ１１とは別のチップから送信される制御信号に基づいて、データ入出力バッファ７に入力されるデータが、ホストマイコンから提供されるコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシン１３に転送する。
【００３６】
ステートマシン１３は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、且つ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。
【００３７】
上記のメモリチップ１１を構成する複数の回路において、それらの回路の役割に応じて、特性の異なる複数のトランジスタが回路内に配置される。
【００３８】
図２は、図１のメモリチップ１１に配置される複数のトランジスタのチャネル長方向の断面構造を示す断面図である。
【００３９】
メモリチップ１１は、メモリセルアレイ１内に設けられる複数のメモリセルＭＣ及び選択トランジスタＳＧＤ，ＳＧＳ、周辺回路内に設けられる複数の周辺トランジスタＬＶＴｒ，ＨＶＴｒを主な構成素子としている。そして、それらのトランジスタは、同一の単結晶半導体基板２１上に作製される。
【００４０】
以下には、メモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳが配置される領域をメモリセル領域、そして、周辺トランジスタが配置される領域を周辺領域と呼ぶ。
【００４１】
単結晶半導体基板２１は、その表面に、単結晶半導体基板２１と結晶軸の揃っているエピタキシャル層２２を有する。単結晶半導体基板２１は、例えば、Ｐ型シリコン単結晶半導体基板であり、その表面に形成されるエピタキシャル層２２は、例えば、Ｐ型シリコンエピタキシャル層である。
【００４２】
エピタキシャル層２２は、例えば、後述する高耐圧系ＭＩＳトランジスタＨＶＴｒのパンチスルーに起因するリークを抑制できる不純物濃度で形成される。また、単結晶半導体基板２１は、その不純物濃度がエピタキシャル層２２の不純物濃度よりも低く、例えば、高抵抗率基板である。単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上から１／２以下の範囲内に設定されるのが望ましい。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下に設定されることが望ましい。
【００４３】
メモリセル領域の単結晶半導体基板２１及びエピタキシャル層２２内には、Ｎウェル領域（第１ウェル領域）Ｎ−Ｗｅｌｌと、Ｎウェル領域Ｎ−Ｗｅｌｌ内に形成されるＰウェル領域（第２ウェル領域）Ｐ−Ｗｅｌｌが形成され、所謂、ツインウェル構造となっている。
【００４４】
メモリセルＭＣと選択ゲートトランジスタＳＧＤ，ＳＧＳは、Ｐウェル領域上に形成される。
【００４５】
本実施形態においては、メモリセルＭＣは、積層ゲート構造を有するＭＩＳトランジスタであり、複数のメモリセルと、その一端及び他端に接続される選択ゲートトランジスタとでＮＡＮＤセルユニットが構成されている。
【００４６】
メモリセルＭＣは、エピタキシャル層２２表面に形成されるゲート絶縁膜（トンネル酸化膜）３０上に、フローティングゲート電極３１を有する。そのフローティングゲート電極３１上には、ゲート間絶縁膜としてのＩＰＤ膜（ＩｎｔｅｒＰｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ）３２を介して、コントロールゲート電極３３が積層される。コントロールゲート電極３３は、ワード線として機能する。
【００４７】
エピタキシャル層２２内には、メモリセルＭＣのソース／ドレイン領域となる拡散層３４が形成される。そして、チャネル長方向に隣接する複数のメモリセルＭＣは、拡散層３４を共有して、直列接続される。
【００４８】
複数のメモリセルＭＣの一端（ドレイン側）及び他端（ソース側）には、選択ゲートトランジスタＳＧＤ，ＳＧＳが、それぞれ設けられる。選択ゲートトランジスタＳＧＤ，ＳＧＳは、メモリセルＭＣと同時に形成され、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート構造も積層ゲート構造を有する。
選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート電極は、ゲート絶縁膜４０上の下層ゲート電極４１と上層ゲート電極４３が、ＩＰＤ膜４２に形成された開口部を介して接続する構造となっている。
【００４９】
選択ゲートトランジスタＳＧＤ、ＳＧＳは、拡散層３４，４４Ｄ，４４Ｓを、それぞれソース／ドレイン領域とし、隣接するメモリセルと拡散層３４を共有して直列接続されている。そして、ドレイン側の選択ゲートトランジスタＳＧＤのドレイン拡散層４４Ｄは、絶縁層２３，２４内に形成されるコンタクト部ＢＣ１，ＢＣ２及び中間配線層Ｍを経由して、ビット線ＢＬに接続される。また、ソース側の選択ゲートトランジスタＳＧＳのソース拡散層４４Ｓは、絶縁層２３内に形成されるコンタクト部ＳＣを経由して、ソース線ＳＬに接続される。
【００５０】
また、周辺回路部に用いられる複数の周辺トランジスタは、低い電圧で動作する低耐圧系ＭＩＳトランジスタＬＶＴｒ、或いは、高い電圧で動作する高耐圧系ＭＩＳトランジスタＨＶＴｒである。低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒは、例えば、メモリセルＭＣを形成するのと同時に形成される。尚、図２においては、低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒを、それぞれ、１つずつ図示する。
【００５１】
以下、周辺領域のうち、低耐圧系ＭＩＳトランジスタＬＶＴｒが配置される領域を低耐圧系領域、高耐圧系ＭＩＳトランジスタＨＶＴｒが配置される領域を高耐圧系領域と呼ぶ。
【００５２】
低耐圧系領域において、単結晶半導体基板２１及びエピタキシャル層２２内には、例えば、Ｎウェル領域（第３ウェル領域）が形成される。そして、低耐圧系ＭＩＳトランジスタＬＶＴｒは、Ｎウェル領域上に形成され、ＰチャネルＭＩＳトランジスタとなる。但し、低耐圧系ＭＩＳトランジスタは、ＰチャネルＭＩＳトランジスタに限定されず、ＮチャネルＭＩＳトランジスタでもよい。その場合に、低耐圧系領域に形成されるウェル領域は、Ｐウェル領域となる。
【００５３】
低耐圧系ＭＩＳトランジスタＬＶＴｒは、ゲート絶縁膜５０上の下層ゲート電極５１と上層ゲート電極５３が、ＩＰＤ膜５２に形成された開口部を介して接続する構造となっている。
【００５４】
また、エピタキシャル層２２内には、低耐圧系ＭＩＳトランジスタＬＶＴｒのソース／ドレイン領域となるｐ型の拡散層５４が形成される。但し、低耐圧系ＭＩＳトランジスタＬＶＴｒが、ＮチャネルＭＩＳトランジスタの場合には、拡散層５４はｎ型の拡散層となる。
【００５５】
そして、拡散層５４には、絶縁層２３内に埋め込まれたコンタクト部Ｃ１を介して、配線層Ｌ１が接続される。また、上層ゲート電極５３には、コンタクト部（図示せず）を介して、ゲート配線層（図示せず）が接続される。
【００５６】
高耐圧系領域においては、エピタキシャル層２２上に直接、高耐圧系ＭＩＳトランジスタＨＶＴｒが形成される。この高耐圧系ＭＩＳトランジスタＨＶＴｒは、ゲート絶縁膜６０上の下層ゲート電極６１と上層ゲート電極６３が、ＩＰＤ膜６２に形成された開口部を介して接続する構造となっている。
【００５７】
そして、拡散層６４には、絶縁層２３に埋め込まれたコンタクト部Ｃ２を介して、配線層Ｌ２が接続される。また、上層ゲート電極６３には、コンタクト部（図示せず）を介して、ゲート配線層（図示せず）が接続される。
尚、高耐圧系領域において、単結晶半導体基板２１及びエピタキシャル層２２内に、低濃度のウェル領域を形成してもよい。
【００５８】
上述のように、本発明の実施形態では、メモリセルＭＣ及び周辺トランジスタＬＶＴｒ，ＨＶＴｒは、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に配置される。そして、単結晶半導体基板２１の不純物濃度が、エピタキシャル層２２の不純物濃度よりも低いことを特徴とする。
【００５９】
従来のように、不純物濃度が一定の半導体基板では、高耐圧系ＭＩＳトランジスタのパンチスルーリークとバックバイアス効果はトレードオフの関係にあるため、バックバイアス効果を改善するために半導体基板の不純物濃度を低くすると、それは素子間及びソース／ドレイン間のパンチスルーの原因となる。そして、パンチスルーに起因するリークが、高耐圧系ＭＩＳトランジスタの特性に影響を及ぼしてしまう。
【００６０】
一方、本発明の実施形態のように、単結晶半導体基板２１上にエピタキシャル層２２を形成することにより、エピタキシャル層と単結晶半導体基板２１は、それぞれ異なる不純物濃度を設定することができる。
【００６１】
それゆえ、エピタキシャル層２２は、素子間及びソース−ドレイン間のパンチスルーリークを抑制できる不純物濃度に設定でき、高耐圧系ＭＩＳトランジスタＨＶＴｒのパンチスルーに起因するリークを抑制できる。
【００６２】
したがって、パンチスルーを抑制するために、隣接する素子間の距離及びチャネル長を広く確保する必要はない。
【００６３】
また、高耐圧系ＭＩＳトランジスタの動作時には、逆バイアス電圧となる基板バイアス電圧が単結晶半導体基板２１に印加される。
【００６４】
エピタキシャル層２２の膜厚は、高耐圧系ＭＩＳトランジスタＨＶＴｒの動作時に、単結晶半導体基板２１内に形成される空乏層幅よりも小さい、膜厚に設定されており、例えば、１μｍ程度である。
【００６５】
それゆえ、単結晶半導体基板２１内に形成される空乏層が、基板バイアス電圧の印加により、不純物濃度の高いエピタキシャル層２２から、その不純物濃度よりも不純物濃度が低い単結晶半導体基板２１に達すると、空乏層が不純物濃度の低い単結晶半導体基板２１側でより大きく広がる。
【００６６】
したがって、チャネル領域下に形成される空乏層幅を増大させることができ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。
【００６７】
尚、メモリセルＭＣ、選択ゲートトランジスタＳＧＤ，ＳＧＳ及び低耐圧系ＭＩＳトランジスタＬＶＴｒも、高耐圧系ＭＩＳトランジスタＨＶＴｒと同一の基板上に形成される。しかし、上述のように、メモリセル領域及び低耐圧系領域には、エピタキシャル層２２よりも不純物濃度の高いウェル領域が、単結晶半導体基板２１及びエピタキシャル層２２内に形成される。そのため、単結晶半導体基板２１とエピタキシャル層２２との不純物濃度の違いによるメモリセルＭＣ及び低耐圧系ＭＩＳトランジスタＬＶＴｒの特性劣化は生じない。
メモリセル領域及び低耐圧系領域においては、単結晶半導体基板２１の不純物濃度が低いことにより、ウェル−基板間の寄生容量を低減することができる。それゆえ、ウェル上に形成されるデバイスの動作速度を高速化できる。
【００６８】
尚、本実施の形態において、ＮＡＮＤ型フラッシュメモリを例として説明したが、周辺回路に高耐圧系ＭＩＳトランジスタを含む不揮発性半導体メモリであれば、メモリセル領域の構造は、他のものでもよい。例えば、ＮＯＲ型フラッシュメモリや、２−Ｔｒ型フラッシュメモリでもよい。
【００６９】
以上のように、本発明の実施形態を用いることで、従来のようなパンチスルーとバックバイアス効果とのトレードオフの関係を解消でき、パンチスルーに起因するリークの抑制と共に、バックバイアス効果も改善できる。
つまり、表面にエピタキシャル層２２を有する単結晶半導体基板２１を用い、単結晶半導体基板２１の不純物濃度を、エピタキシャル層２２の不純物濃度より低くすることにより、エピタキシャル層２２上に配置される高耐圧系ＭＩＳトランジスタのパンチスルーリークを抑制でき、且つ、バックバイアス特性を改善できる。
【００７０】
したがって、高耐圧系ＭＩＳトランジスタの特性を改善でき、さらには、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる。
【００７１】
以下、実験結果を用いて、本発明の実施形態の作用について詳細に説明する。
【００７２】
（ｂ） 作用
以下、図３乃至図５を用いて、本発明の実施形態の作用について説明する。尚、上述と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。
【００７３】
図３は、高耐圧系ＭＩＳトランジスタのバックバイアス効果のシミュレーション結果を示す図である。
【００７４】
図３（ａ）は、本発明の実施形態の高耐圧系ＭＩＳトランジスタのシミュレーション結果を示し、図３（ｂ）は、従来例の高耐圧系ＭＩＳトランジスタのシミュレーション結果を示す。
【００７５】
シミュレーションの設定条件は以下のとおり、設定される。
【００７６】
図３（ａ）において、単結晶半導体基板２１は、表面にエピタキシャル層２２を有し、高耐圧系ＭＩＳトランジスタは、エピタキシャル層２２上に配置される。エピタキシャル層２２の膜厚は１μｍに設定される。
単結晶半導体基板２１及びエピタキシャル層２２は、ｐ型の不純物が導入される。エピタキシャル層２２の不純物濃度は、パンチスルーを抑制できる不純物濃度に設定される。また、単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低い。そして、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下の範囲内に設定される。
【００７７】
また、図３（ｂ）においては、高耐圧系ＭＩＳトランジスタは、単結晶半導体基板２５上に配置される。単結晶半導体基板２５の不純物濃度は、エピタキシャル層２２の不純物濃度と同じ濃度に設定され、高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる不純物濃度に設定される。
【００７８】
高耐圧系ＭＩＳトランジスタのゲート電極６５のサイズは、ゲート長が３．０μｍ、ゲート幅が１０μｍに設定される。また、素子分離絶縁層ＳＴＩのチャネル長方向のサイズは無限大に設定される。
【００７９】
そして、単結晶半導体基板２１，２５に印加される基板バイアス電圧は、−２５Ｖに設定される。
【００８０】
図３（ａ）及び図３（ｂ）において、破線に囲まれた領域７０，７２内は、空乏層を示し、素子分離絶縁層ＳＴＩ下部の領域７１，７３内は、空乏層７０，７２内から掃き出された多数キャリアが蓄積する蓄積領域である。
【００８１】
図３（ａ）及び図３（ｂ）に示すように、エピタキシャル層２２を有する単結晶半導体基板２１内の空乏層７２の広がりは、単結晶半導体基板２５内の空乏層７０の広がりよりも大きく、そのチャネル領域下の空乏層の広がりの差Ｄ、即ち、空乏層幅の差は、２μｍ程度となる。
【００８２】
よって、図３に示すシミュレーション結果において、高耐圧系ＭＩＳトランジスタが、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に配置し、単結晶基板２１の不純物濃度を、エピタキシャル層２２の不純物濃度よりも低くすることで、チャネル領域下に形成される空乏層幅を大きくできる。
【００８３】
それゆえ、半導体基板内の接合容量を低減でき、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。
【００８４】
また、図３（ｂ）、即ち、従来の単結晶半導体基板２５において、空乏層７０のチャネル領域下への広がりが、図３（ａ）に示す空乏層７２のチャネル領域下への広がりと同程度となるように、基板バイアス電圧を大きくした場合、空乏層７０の広がりは、チャネル領域下だけでなく、素子分離絶縁層下部（横方向）への広がりも大きくなる。その横方向への広がりは、隣接する素子間のパンチスルーの原因となってしまう。
【００８５】
図４を用いて、上述のようなシミュレーション結果となる作用について説明する。図４に示す矢印は、単結晶半導体基板２１及びエピタキシャル層２２内に形成される空乏層が広がる方向を示す。
【００８６】
高耐圧系ＭＩＳトランジスタＨＶＴｒが、高電圧転送状態又カットオフ状態の際、逆バイアスとなる基板バイアス電圧Ｖｂｓが、単結晶半導体基板２１に印加される。それにより、単結晶半導体基板２１及びエピタキシャル層２２内には空乏層が形成される。
【００８７】
エピタキシャル層２１内に形成される空乏層は、チャネル領域下、ソース／ドレイン領域６４及び素子分離領域ＳＴＩ下部へと広がる。ソース／ドレイン領域６４及び素子分離領域ＳＴＩ下部への空乏層の広がりは、ゲート電極６１，６３直下への空乏層の広がりよりも小さい。
【００８８】
エピタキシャル層２２は、パンチスルーを抑制できる不純物濃度で形成されている。また、逆バイアス電圧が単結晶半導体基板２１に印加されることで、単結晶半導体基板２１及びエピタキシャル層２２内の多数キャリアは、半導体基板表面側に引き寄せられ、空乏層外の素子分離絶縁層ＳＴＩ下部の領域へ蓄積する。
【００８９】
それゆえ、本発明の実施形態では、素子分離絶縁層ＳＴＩ下部、即ち、横方向への空乏層の広がりを抑制でき、隣接する素子間及び、ソース／ドレイン間のパンチスルーを抑制することができる。
【００９０】
基板バイアス電圧Ｖｂｓが増加するにつれて、空乏層は徐々に大きくなり、エピタキシャル層２２内から単結晶半導体基板２１内へと広がる。そして、空乏層が単結晶半導体基板２１に達すると、単結晶半導体基板２１内での空乏層の広がりは、エピタキシャル層２２内での広がりよりも大きくなる。
これは、不純物濃度と空乏層幅は反比例の関係にあり、不純物濃度が低くなると、空乏層幅は大きくなるためである。
【００９１】
それゆえ、単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低いため、単結晶半導体基板２１内の空乏層の広がりが、エピタキシャル層２２内の空乏層の広がりよりも大きくなる。
また、単結晶半導体基板２１内においても、空乏層は、素子分離絶縁層ＳＴＩ下部へと広がるが、単結晶半導体基板２１側からエピタキシャル層２２側へと広がることはない。
【００９２】
したがって、図３に示すシミュレーション結果のように、表面にエピタキシャル層２２を有する単結晶半導体基板２１を用いることで、基板バイアス電圧印加時に半導体基板内に形成される空乏層幅を増大できる。
【００９３】
図５は、上述のシミュレーション結果に基づいて行った実験結果を示すグラフである。
【００９４】
図５は、異なる半導体基板上にそれぞれ形成されたＭＩＳトランジスタの基板バイアス電圧Ｖｂｓに対するトランジスタのしきい値Ｖｔｈの関係である｜Ｖｂｓ｜１／２−Ｖｔｈ特性を示すグラフである。
【００９５】
特性曲線Ａは、単結晶半導体基板上に直接設けられたＭＩＳトランジスタの｜Ｖｂｓ｜１／２−Ｖｔｈ特性を示す曲線である。そして、特性曲線Ｂ〜Ｄは、エピタキシャル層と単結晶半導体基板からなる半導体基板上に設けられたトランジスタの｜Ｖｂｓ｜１／２−Ｖｔｈ特性を示す曲線である。
【００９６】
以下、特性曲線Ａに示す特性を有する高耐圧系ＭＩＳトランジスタを、ＭＩＳトランジスタＡとし、それと同様に、特性曲線Ｂ〜Ｄに示す特性を有するＭＩＳトランジスタを、それぞれＭＩＳトランジスタＢ〜Ｄとして、説明する。
【００９７】
ＭＩＳトランジスタＡは、単結晶半導体基板上に設けられ、ＭＩＳトランジスタＢ〜Ｄは、単結晶半導体基板上に形成されたエピタキシャル層上に設けられる。
【００９８】
ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度は、隣接する素子間及びソース・ドレイン間のパンチスルーに起因するリークが生じない不純物濃度に設定される。また、ＭＩＳトランジスタＢ〜Ｄが設けられるエピタキシャル層の不純物濃度も、パンチスルーが生じない不純物濃度で、ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度と同程度に設定される。
【００９９】
また、ＭＩＳトランジスタＢ〜Ｄに用いられる単結晶半導体基板の不純物濃度は、エピタキシャル層の不純物濃度よりも低い。そして、それらの単結晶半導体基板の不純物濃度は、ＭＩＳトランジスタＢの不純物濃度が最も高く、ＭＩＳトランジスタＤの不純物濃度が最も低く、ＭＩＳトランジスタＣの不純物濃度がその間となるように設定される。
【０１００】
ここでは、ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度は、４×１０１４〜３×１０１５ｃｍ−３に設定される。ＭＩＳトランジスタＢが設けられる単結晶半導体基板の不純物濃度は、ＭＩＳトランジスタＡの単結晶半導体基板の不純物濃度の１／２倍（２×１０１４〜１．５×１０１５ｃｍ−３）に設定される。また、ＭＩＳトランジスタＣでは、ＭＩＳトランジスタＡの不純物濃度の１／３倍（１．３×１０１４〜１×１０１５ｃｍ−３）、ＭＩＳトランジスタＤでは、ＭＩＳトランジスタＡの不純物濃度の１／４倍（１×１０１４〜７．５×１０１４ｃｍ−３）となるように、それぞれの単結晶半導体基板の不純物濃度が設定される。
【０１０１】
ＭＩＳトランジスタＢ〜Ｄのエピタキシャル層の膜厚は、例えば、１μｍである。
【０１０２】
尚、ＭＩＳトランジスタＡ〜Ｄのそれぞれのゲート寸法及びソース／ドレインのサイズは、同じサイズになるように設定される。
【０１０３】
基板バイアス電圧Ｖｂｓは、逆バイアス電圧であり、０〜−２５Ｖの範囲で変化されて、単結晶半導体基板に印加される。
【０１０４】
印加される基板バイアス電圧｜Ｖｂｓ｜が小さい場合、ＭＩＳトランジスタＡ〜Ｄの閾値電圧には大きな差は生じない。その理由は次のとおりである。基板バイアス電圧｜Ｖｂｓ｜が小さい場合と、ＭＩＳトランジスタＢ〜Ｄの空乏層はエピタキシャル層内でのみ広がる。そして、エピタキシャル層の不純物濃度は、ＭＩＳトランジスタＡが形成される単結晶半導体基板の不純物濃度と同程度であるため、不純物濃度で決まる空乏層幅は、ＭＩＳトランジスタＡとＭＩＳトランジスタＢ〜Ｄとで、ほぼ等しいためである。
【０１０５】
図５の特性曲線Ａ〜Ｄに示すように、基板バイアス電圧｜Ｖｂｓ｜が大きくなると、ＭＩＳトランジスタＡ〜Ｄのしきい値電圧Ｖｔｈは増加する傾向にある。この際、基板バイアス電圧Ｖｂｓに対するしきい値電圧Ｖｔｈの変動量は、ＭＩＳトランジスタＡの変動量よりも、ＭＩＳトランジスタＢ〜Ｄの変動量のほうが小さくなる。
【０１０６】
これは、基板バイアス電圧｜Ｖｂｓ｜が大きくなるにつれて、半導体基板内に形成される空乏層が大きくなる。そして、ＭＩＳトランジスタＢ〜Ｄにおいては、上述のように、その空乏層がエピタキシャル層を超えて、エピタキシャル層よりも不純物濃度の低い単結晶半導体基板内に達すると、空乏層の広がりが大きくなることに起因する。
それゆえ、ＭＩＳトランジスタＢ〜Ｄの空乏層幅が、ＭＩＳトランジスタＡの空乏層幅よりも大きくなり、ＭＩＳトランジスタＢ〜Ｄの接合容量は低減される。
【０１０７】
また、図５の特性曲線Ｂ〜Ｄが示すように、ＭＩＳトランジスタＢ〜Ｄが形成される単結晶半導体基板の不純物濃度が低いものほど、基板バイアス電圧印加時のＭＩＳトランジスタＢ〜Ｄの閾値電圧Ｖｔｈは低い。これは、不純物濃度が低いものほど、空乏層幅が大きくなるためである。
【０１０８】
以上のように、半導体基板を、エピタキシャル層と、エピタキシャル層よりも不純物濃度が低い単結晶半導体基板から構成することで、半導体基板内の空乏層幅を増大でき、拡散層と半導体基板による接合容量を低減できる。
【０１０９】
したがって、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。
【０１１０】
さらには、閾値電圧の変動量が小さくなることにともない、基板バイアス電圧印加時のＭＩＳトランジスタの閾値電圧が低減される。それゆえ、基板バイアス電圧印加時の高耐圧系ＭＩＳトランジスタの閾値電圧を低減できることで、チップ内で扱われる電圧の上限値を低減できる。
【０１１１】
（ｃ） 製造方法
以下、図２、図６及び図７を用いて、本実施形態の製造方法について説明する。
【０１１２】
はじめに、図６に示すように、例えば、高抵抗率のＰ型単結晶半導体基板２１上に、Ｐ型不純物を含むエピタキシャル層２２が、形成される。それにより、表面にエピタキシャル層２２を有する単結晶半導体基板２１が得られる。
【０１１３】
このとき、エピタキシャル層２２にドープされる不純物の濃度は、単結晶半導体基板２１の不純物濃度よりも高くなるように設定される。そして、エピタキシャル層２２の不純物濃度は、後の工程で形成される高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる不純物濃度に設定される。
また、単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上１／２以下の範囲内に設定されるのが望ましい。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下に設定されることが望ましい。
【０１１４】
エピタキシャル層２２の形成の後、メモリセル領域及び低耐圧系領域のエピタキシャル層２２内及び単結晶半導体基板２１内には、所望のウェル領域が形成される。その後、半導体基板２１内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層ＳＴＩが形成される。
【０１１５】
次に、図７に示すように、素子分離絶縁層ＳＴＩに取り囲まれた素子領域上に、ゲート絶縁膜材８０が形成される。続いて、フローティング電極材８１、ゲート間絶縁膜としてのＩＰＤ膜材８２、コントロールゲート電極材８３が、ゲート絶縁膜材８０上に、順次形成される。尚、選択ゲートトランジスタ及び周辺トランジスタの形成予定領域では、フローティングゲート電極材８１とコントロールゲート電極材８３の間のＩＰＤ膜材８２の一部が除去される。
【０１１６】
ゲート絶縁膜材８０は、例えば、酸化シリコン又はこれを含む積層構造とする。フローティングゲート電極材８１は、例えば、導電性ポリシリコンのような、導電材料が用いられる。ＩＰＤ膜材８２は、例えば、ＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）や高誘電体材料である。また、コントロールゲート電極材８３は、例えば、導電性ポリシリコン、または、これとシリサイドとの積層構造のような、導電材料が用いられる。
【０１１７】
その後、所望のゲートサイズとなるように、フローティング電極材８１、ＩＰＤ膜材８２、コントロールゲート電極材８３、ゲート絶縁膜材８０に対して、ゲート加工がなされる。
【０１１８】
そして、図２に示すように、ゲート加工されたゲート電極３３，４３，５３，６３をマスクとして、拡散層３４，４４Ｄ，４４Ｓ，５４，６４が、エピタキシャル層２２内に形成される。
よって、メモリセル領域内のＰウェル領域上には、メモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳが形成される。低耐圧系領域内のウェル領域上には、低耐圧系ＭＩＳトランジスタＬＶＴｒが形成される。また、高耐圧系領域内のエピタキシャル層２２上には、高耐圧系ＭＩＳトランジスタＨＶＴｒが形成される。
【０１１９】
さらに、単結晶半導体基板上の全面に、絶縁層２３が形成され、絶縁層２３内にコンタクト部ＢＣ１，Ｃ１，Ｃ２が形成される。そして、配線層Ｍ，Ｌ１，Ｌ２が、コンタクト部ＢＣ１，Ｃ１，Ｃ２に接触して、形成される。絶縁層２４が、絶縁層２３上に形成された後、ビット線ＢＬが、絶縁層２４内に形成されたコンタクト部ＢＣ２と接触して、形成される。
【０１２０】
以上の工程により、本実施形態によるＮＡＮＤ型フラッシュメモリが完成する。
【０１２１】
以上のように、高耐圧系ＭＩＳトランジスタＨＶＴｒは、パンチスルーを抑制できる不純物濃度に設定されたエピタキシャル層上に作製される。それゆえ、隣接する素子間及びソース／ドレイン間のパンチスルーに起因するリークを抑制できる高電圧ＭＩＳトランジスタを作製できる。
【０１２２】
また、高耐圧系ＭＩＳトランジスタＨＶＴｒは、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に作製される。単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低い。それゆえ、バックバイアス効果を改善できる高耐圧系ＭＩＳトランジスタを作製できる。
【０１２３】
したがって、特性が改善され、周辺回路の面積縮小に寄与する高耐圧系ＭＩＳトランジスタを作製できる。
【０１２４】
以上のように、本発明の第１の実施形態では、高耐圧系ＭＩＳトランジスタが形成される領域の半導体基板は、単結晶半導体基板と、その単結晶半導体基板表面に形成されるエピタキシャル層から構成される。それゆえ、エピタキシャル層と単結晶半導体基板とを、異なる不純物濃度に設定できる。
【０１２５】
高耐圧系ＭＩＳトランジスタは、エピタキシャル層上に形成され、エピタキシャル層は、隣接する素子間及びソース／ドレイン間のパンチスルーを抑制できる不純物濃度に設定でき、パンチスルーに起因するリークを抑制できる。
【０１２６】
また、本発明の第１の実施形態では、単結晶半導体基板の不純物濃度は、エピタキシャル層の不純物濃度よりも低いことを特徴とする。それゆえ、基板バイアス電圧を印加した際に、単結晶半導体基板内に形成される空乏層の広がりを大きくでき、空乏層幅を増大できる。よって、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。
【０１２７】
それゆえ、本発明の第１の実施形態では、パンチスルーリークを抑制でき、それと共に、バックバイアス特性も改善できる。
【０１２８】
したがって、高耐圧系ＭＩＳトランジスタの特性を改善できるとともに、高耐圧系ＭＩＳトランジスタが用いられる回路の占有面積を縮小できる。また、それと同時に、メモリセル及び低耐圧系ＭＩＳトランジスタの特性改善や、チップ内で扱われる電圧の上限の低下などの効果も得られる。
【０１２９】
（２） 第２の実施形態
第１の実施形態においては、単結晶半導体基板２１上のエピタキシャル層が１層の場合について述べた。しかし、本発明の実施形態は、それに限定されず、複数のエピタキシャル層を単結晶半導体基板２１上に、積層させてもよい。以下、高耐圧系ＭＩＳトランジスタのみを図８に図示し、本実施形態について説明する。尚、第１の実施形態と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。
【０１３０】
図８に示すように、単結晶半導体基板２１は、第１のエピタキシャル層２２Ａと、第１のエピタキシャル２２Ａ上に形成される第２のエピタキシャル層２２Ｂを、有する。そして、エピタキシャル層２２Ｂ上に高耐圧系ＭＩＳトランジスタが形成される。
【０１３１】
第１のエピタキシャル層２２Ａは、例えば、隣接する素子間のパンチスルーが抑制できる不純物濃度で、単結晶半導体基板２１上に形成される。また、第１のエピタキシャル層２２Ａの膜厚は、例えば、１μｍである。
【０１３２】
また、第２のエピタキシャル層２２Ｂの不純物濃度は、第１のエピタキシャル層２２Ａの不純物濃度よりも高くなるように、形成される。第２のエピタキシャル層２２Ｂの不純物濃度は、例えば、ＭＩＳトランジスタの閾値調整やソース／ドレイン間のパンチスルーを抑制できる不純物濃度で形成される。第２のエピタキシャル層２２Ｂの膜厚は、例えば、第１のエピタキシャル層２２Ａの膜厚よりも薄い。
【０１３３】
単結晶半導体基板２１は、第１のエピタキシャル層２２Ａの不純物濃度よりも低くなるように設定されており、例えば、高抵抗率基板である。単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上から１／２以下の範囲内に設定される。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下に設定されることが望ましい。
【０１３４】
上述のように、エピタキシャル層を２層構造とした場合においても、基板バイアス電圧を印加した場合に、単結晶半導体基板２１の不純物濃度が低いため、単結晶半導体基板２１内に形成される空乏層の広がりは大きくなる。それゆえ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。
【０１３５】
また、第１のエピタキシャル層２２Ａは、素子間及びソース／ドレイン間のパンチスルーを抑制できる不純物濃度で形成されているので、パンチスルーリークを抑制できる。
【０１３６】
さらには、第２のエピタキシャル層２２Ｂは、ＭＩＳトランジスタの閾値電圧を調整のため不純物濃度が形成されるため、高耐圧系ＭＩＳトランジスタを最適化できる。また、製造工程において、閾値調整のためのチャネルインプラ工程を省略することができる。
【０１３７】
したがって、高耐圧系ＭＩＳトランジスタの特性を改善でき、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小でき、さらには、回路動作を最適化できる。
【０１３８】
尚、図８においては、メモリセル及び低耐圧系ＭＩＳトランジスタを図示せず省略したが、それらは、高耐圧系ＭＩＳトランジスタと同様に、第２のエピタキシャル層２２Ｂ上に形成される。本実施形態においても、第１の実施形態と同様に、エピタキシャル層及び単結晶半導体基板内に形成されたウェル領域上に形成されるため、半導体基板内の不純物濃度の違いが、メモリセル及び低耐圧系ＭＩＳトランジスタの特性を劣化させることはない。
【０１３９】
（３） 適用例
図９を用いて、本発明の実施形態の適用例を説明する。
【０１４０】
本発明の実施形態で作製された高耐圧系ＭＩＳトランジスタは、例えば、ＮＡＮＤ型フラッシュメモリのワード線制御回路３や昇圧回路９に適用される。
【０１４１】
ＮＡＮＤ型フラッシュメモリの書き込み動作において、例えば、２５Ｖ程度の書き込み電圧Ｖｐｇｍが、メモリセルＭＣが接続されるワード線ＷＬ１〜ＷＬｎに印加される。
【０１４２】
ワード線制御回路３内には、複数の高耐圧系ＭＩＳトランジスタＨＶＴｒ２が、書き込み電圧Ｖｐｇｍをワード線ＷＬ１〜ＷＬｎに供給するために設けられる。
【０１４３】
書き込み選択されたメモリセルがワード線ＷＬ１に接続される場合には、ワード線ＷＬ１に接続される高耐圧系ＭＩＳトランジスタＨＶＴｒ１のソースに、書き込み電圧Ｖｐｇｍが印加される。また、選択ワード線以外のワード線ＷＬ２〜ＷＬｎに接続される高耐圧系ＭＩＳトランジスタＨＶＴｒ２のソースには、例えば、１０Ｖ程度の中間電位Ｖｐａｓｓが印加される。
【０１４４】
書き込み電圧Ｖｐｇｍを転送する際、高耐圧系ＭＩＳトランジスタＨＶＴｒ２のゲートには、書き込み電圧Ｖｐｇｍより高いゲート電圧Ｖｐｇｍ＋αが印加される。
【０１４５】
ゲート電圧Ｖｐｇｍ＋αは、昇圧回路９内に設けられた高耐圧系ＭＩＳトランジスタＨＶＴｒ１を経由して、ワード線制御回路３へ供給される。高耐圧系ＭＩＳトランジスタＨＶＴｒ１のゲートには、ゲート電圧Ｖｂｏｏｔが印加され、また、ソースには、ソース電圧Ｖｐが印加される。
【０１４６】
本発明の実施形態により、高耐圧系ＭＩＳトランジスタＨＶＴｒ１，ＨＶＴｒ２は、素子間及びソース／ドレイン間の間隔を広く確保せずとも、パンチスルーを抑制できる。それゆえ、ワード線制御回路３及び昇圧回路９の面積を縮小できる。
【０１４７】
また、本発明の実施形態により、高耐圧系ＭＩＳトランジスタＨＶＴｒ１、ＨＶＴｒ２は、バックバイアス効果が改善されている。それゆえ、基板バイアス電圧印加時の閾値電圧の変動量が小さく、動作時の高耐圧系ＭＩＳトランジスタの閾値電圧を低減できる。
【０１４８】
３． その他
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４９】
【図１】本発明の実施形態の全体構成の一例を示すブロック図。
【図２】第１の実施形態の構造を示す断面図。
【図３】本発明の実施形態のシミュレーション結果を示す図。
【図４】本発明の実施形態の作用を示す断面図。
【図５】本発明の実施形態の実験結果を示す図。
【図６】第１の実施形態の製造方法の一工程を示す工程図。
【図７】第１の実施形態の製造方法の一工程を示す工程図。
【図８】第２の実施形態の構造を示す断面図。
【図９】本発明の実施形態の適用例を示す回路図。
【符号の説明】
【０１５０】
１１：メモリチップ、１：メモリセルアレイ、２：データ回路、３：ワード線制御回路、４：カラムデコーダ、５：アドレスバッファ、６：Ｉ／Ｏセンスアンプ、７：データ入出力バッファ、８：ウェル／ソース線電位制御回路、９：昇圧回路、１０：一括検知回路、１２：コマンドインターフェイス回路、１３：ステートマシン、２１：単結晶半導体基板、２２，２２Ａ，２２Ｂ：エピタキシャル層、３０；ゲート絶縁膜（トンネル酸化膜）、３１：フローティングゲート電極、３２，４２，５２，６２：ＩＰＤ膜、３３：コントロールゲート電極、４０，５０，６０：ゲート絶縁膜、４１，５１，６１：下層ゲート電極、４３，５３，６３：上層ゲート電極、６５：ゲート電極、３４，４４Ｄ，４４Ｓ，５４，６４：拡散層、７０，７２：空乏層、７１，７３：蓄積領域、８０：ゲート絶縁膜材、８１：フローティングゲート電極材、８２：ＩＰＤ膜材、８３：コントロールゲート電極材、ＢＣ１，ＢＣ２，ＳＣ，Ｃ１，Ｃ２：コンタクト部、ＢＬ：ビット線、ＳＬ：ソース線、Ｍ：中間配線層、Ｌ１，Ｌ２：配線層、ＭＣ：メモリセル、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ、ＬＶＴｒ：低耐圧系ＭＩＳトランジスタ、ＨＶＴｒ，ＨＶＴｒ１，ＨＶＴｒ２：高耐圧系ＭＩＳトランジスタ、ＳＧＤＬ，ＳＧＳＬ：選択ゲート線、ＷＬ１〜ＷＬｎ：ワード線。
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、トランジスタを有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリ又はＮＯＲ型フラッシュメモリは、様々な電子機器に搭載されている。
【０００３】
それらのフラッシュメモリにおいて、“０”又は“１”データを記憶するメモリセルの特性を向上させるために、メモリセルの構造だけではなく、メモリセルが設けられる半導体基板に対しても、様々な工夫がなされている（例えば、特許文献１参照）。
【０００４】
メモリセルへのデータの書き込みは、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果やホットエレクトロン注入により、電子を、トンネル酸化膜を介して、電荷蓄積層（例えば、フローティングゲート電極）に注入する方式が採用されている。
【０００５】
それゆえ、メモリセルの書き込みには、例えば、１０〜２０Ｖ程度の高い電圧が、必要となる。
【０００６】
高電圧を生成或いは転送するための高耐圧系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、電圧転送時に半導体基板内の空乏層を基板深く拡大させることで、ゲート下の接合容量を低減して、バックバイアス効果を高め、電圧の転送能力を向上させている。
【０００７】
それゆえ、空乏層幅と不純物濃度と反比例の関係にあるため、高耐圧系ＭＩＳトランジスタは、他のウェル領域よりも不純物濃度が低いウェル領域上、或いは、ウェル領域を設けずに直接半導体基板上に、配置されている。
【０００８】
したがって、高耐圧系ＭＩＳトランジスタが高電圧を転送する際には、それらが配置される不純物濃度の低い領域では、チャネル領域下への空乏層の広がりが、数μｍ以上となる。
【０００９】
空乏層の広がりは、ソース／ドレイン領域及び素子分離領域下に形成される空乏層についても同様であり、それは、隣接する素子間或いはソース／ドレイン領域間のパンチスルーに起因するリークの原因となってしまう。
【００１０】
しかし、パンチスルーによるリークを抑制するためには、高耐圧系ＭＩＳトランジスタが配置される領域の不純物濃度を高くしなければならい。即ち、バックバイアス効果とパンチスルーの関係は、トレードオフとなっている。
【００１１】
そのため、パンチスルーを抑制するために、高耐圧系トランジスタのソース／ドレイン間及び隣接する素子間の間隔が、広く確保される。
【００１２】
それゆえ、高耐圧系トランジスタが設けられる領域の面積縮小が困難となっている。
【特許文献１】米国特許第６０６４１０５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる技術を提案する。
【課題を解決するための手段】
【００１４】
本発明の例に関わる不揮発性半導体メモリは、表面に第１のエピタキシャル層を有する単結晶半導体基板と、前記単結晶半導体基板上に配置される複数のメモリセル及び高耐圧系トランジスタとを具備し、前記単結晶半導体基板の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも低いことを備える。
【発明の効果】
【００１５】
本発明によれば、高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１７】
１． 概要
本発明の実施形態は、不揮発性半導体メモリに係り、特に、トランジスタを有する不揮発性半導体メモリに関する。
【００１８】
本発明の実施形態においては、複数のメモリセル及び高耐圧系ＭＩＳトランジスタは、表面に第１のエピタキシャル層を有する単結晶半導体基板上に配置される。
【００１９】
エピタキシャル層は、ＭＩＳトランジスタのパンチスルーに起因するリークを抑制できる不純物濃度で形成される。それゆえ、高耐圧系ＭＩＳトランジスタのソース／ドレイン間及び隣接する素子間の間隔を広くせずともよく、例えば、昇圧回路など、高耐圧系ＭＩＳトランジスタが用いられる回路の面積を縮小できる。
【００２０】
また、単結晶半導体基板は、エピタキシャル層よりも不純物濃度が低く、例えば、高抵抗率基板が用いられる。
【００２１】
半導体基板上に配置される高耐圧系ＭＩＳトランジスタの動作時又はカットオフ状態時に、半導体基板に基板バイアス電圧（逆バイアス電圧）が印加されると、半導体基板内には空乏層が形成される。
本発明の実施形態では、基板バイアス電圧が大きくなり、空乏層がエピタキシャル層から単結晶半導体基板内に達すると、不純物濃度の低い単結晶半導体基板内では、空乏層の広がりが大きくなる。一方、従来において、素子が形成される半導体基板は、高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる高い不純物濃度であり、本発明の実施形態のエピタキシャル層と同程度の不純物濃度に設定される。
よって、半導体基板内に形成される空乏層の広がり、即ち、空乏層幅を、従来のものより増大できる。それゆえ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。
【００２２】
以上のように、本発明の実施形態では、高耐圧系ＭＩＳトランジスタのパンチスルーとバックバイアス効果とのトレードオフの関係を解消できる。即ち、高耐圧系ＭＩＳトランジスタの特性を改善できると共に、高耐圧系ＭＩＳトランジスタが用いられる回路の面積を縮小できる。
【００２３】
２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
【００２４】
（１） 第１の実施形態
以下、本発明の第１の実施形態について説明する。
【００２５】
（ａ） 全体構成
図１は、本第１の実施形態に係るフラッシュメモリのメモリチップの主要部を示すブロック図である。
【００２６】
フラッシュメモリのメモリチップ１１は、データが記憶されるメモリセルアレイ１と、メモリセルアレイを制御する複数の周辺回路から構成される。
【００２７】
データ回路２は、複数の記憶回路を含み、書き込み時及び読み出し時に、データを一時的に記憶する。
【００２８】
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ワード線制御回路は、メモリチップ１１の動作モード（書き込み、消去、読み出し）とロウアドレス信号が指定するアドレスとに基づき、メモリセルアレイ１内の複数のワード線の電位を制御する。
【００２９】
カラムデコーダ４は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。
【００３０】
ロウアドレス信号は、アドレスバッファ５を経由して、ワード線制御回路３に入力される。また、カラムアドレス信号は、アドレスバッファ５を経由して、カラムデコーダ４に入力される。
【００３１】
書き込み時、書き込みデータは、データ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して、選択されたカラムに属するデータ回路２内の記憶回路内に入力される。また読み出し時、読み出しデータは、選択されたカラムに属するデータ回路２内の記憶回路に一時的に記憶された後、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由して、メモリチップ１１の外部へ出力される
ウェル／ソース線電位制御回路８は、動作モードに基づいて、メモリセルアレイ１を構成する複数のブロックに対応する複数のウェル領域の電位及びソース線の電位を、制御する。
【００３２】
昇圧回路９は、書き込み時に、書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）や中間電位Ｖｐａｓｓ（例えば、１０Ｖ）を生成する。それらの電位は、メモリセルアレイ１を構成する複数のブロックのうち、選択されたブロック内の複数本のワード線に、ワード線制御回路３を経由して、供給される。
【００３３】
また、昇圧回路９は、例えば、消去時に、消去電位Ｖｅｒａｓｅ（例えば、２０Ｖ）を生成し、この電位Ｖｅｒａｓｅを、１つ又は２つ以上の選択されたブロックに対応するウェル領域に、ウェル／ソース線電位制御回路８を経由して、供給する。
【００３４】
一括検知回路１０は、書き込み時には、メモリセルに正確に所定のデータデータが書き込まれたか否かを検証し、消去時には、メモリセルのデータがきちんと消去されたか否かを検証する。
【００３５】
コマンドインターフェイス回路１２は、メモリチップ１１とは別のチップから送信される制御信号に基づいて、データ入出力バッファ７に入力されるデータが、ホストマイコンから提供されるコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシン１３に転送する。
【００３６】
ステートマシン１３は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、且つ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。
【００３７】
上記のメモリチップ１１を構成する複数の回路において、それらの回路の役割に応じて、特性の異なる複数のトランジスタが回路内に配置される。
【００３８】
図２は、図１のメモリチップ１１に配置される複数のトランジスタのチャネル長方向の断面構造を示す断面図である。
【００３９】
メモリチップ１１は、メモリセルアレイ１内に設けられる複数のメモリセルＭＣ及び選択トランジスタＳＧＤ，ＳＧＳ、周辺回路内に設けられる複数の周辺トランジスタＬＶＴｒ，ＨＶＴｒを主な構成素子としている。そして、それらのトランジスタは、同一の単結晶半導体基板２１上に作製される。
【００４０】
以下には、メモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳが配置される領域をメモリセル領域、そして、周辺トランジスタが配置される領域を周辺領域と呼ぶ。
【００４１】
単結晶半導体基板２１は、その表面に、単結晶半導体基板２１と結晶軸の揃っているエピタキシャル層２２を有する。単結晶半導体基板２１は、例えば、Ｐ型シリコン単結晶半導体基板であり、その表面に形成されるエピタキシャル層２２は、例えば、Ｐ型シリコンエピタキシャル層である。
【００４２】
エピタキシャル層２２は、例えば、後述する高耐圧系ＭＩＳトランジスタＨＶＴｒのパンチスルーに起因するリークを抑制できる不純物濃度で形成される。また、単結晶半導体基板２１は、その不純物濃度がエピタキシャル層２２の不純物濃度よりも低く、例えば、高抵抗率基板である。単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上から１／２以下の範囲内に設定されるのが望ましい。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下に設定されることが望ましい。
【００４３】
メモリセル領域の単結晶半導体基板２１及びエピタキシャル層２２内には、Ｎウェル領域（第１ウェル領域）Ｎ−Ｗｅｌｌと、Ｎウェル領域Ｎ−Ｗｅｌｌ内に形成されるＰウェル領域（第２ウェル領域）Ｐ−Ｗｅｌｌが形成され、所謂、ツインウェル構造となっている。
【００４４】
メモリセルＭＣと選択ゲートトランジスタＳＧＤ，ＳＧＳは、Ｐウェル領域上に形成される。
【００４５】
本実施形態においては、メモリセルＭＣは、積層ゲート構造を有するＭＩＳトランジスタであり、複数のメモリセルと、その一端及び他端に接続される選択ゲートトランジスタとでＮＡＮＤセルユニットが構成されている。
【００４６】
メモリセルＭＣは、エピタキシャル層２２表面に形成されるゲート絶縁膜（トンネル酸化膜）３０上に、フローティングゲート電極３１を有する。そのフローティングゲート電極３１上には、ゲート間絶縁膜としてのＩＰＤ膜（ＩｎｔｅｒＰｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ）３２を介して、コントロールゲート電極３３が積層される。コントロールゲート電極３３は、ワード線として機能する。
【００４７】
エピタキシャル層２２内には、メモリセルＭＣのソース／ドレイン領域となる拡散層３４が形成される。そして、チャネル長方向に隣接する複数のメモリセルＭＣは、拡散層３４を共有して、直列接続される。
【００４８】
複数のメモリセルＭＣの一端（ドレイン側）及び他端（ソース側）には、選択ゲートトランジスタＳＧＤ，ＳＧＳが、それぞれ設けられる。選択ゲートトランジスタＳＧＤ，ＳＧＳは、メモリセルＭＣと同時に形成され、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート構造も積層ゲート構造を有する。
選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート電極は、ゲート絶縁膜４０上の下層ゲート電極４１と上層ゲート電極４３が、ＩＰＤ膜４２に形成された開口部を介して接続する構造となっている。
【００４９】
選択ゲートトランジスタＳＧＤ、ＳＧＳは、拡散層３４，４４Ｄ，４４Ｓを、それぞれソース／ドレイン領域とし、隣接するメモリセルと拡散層３４を共有して直列接続されている。そして、ドレイン側の選択ゲートトランジスタＳＧＤのドレイン拡散層４４Ｄは、絶縁層２３，２４内に形成されるコンタクト部ＢＣ１，ＢＣ２及び中間配線層Ｍを経由して、ビット線ＢＬに接続される。また、ソース側の選択ゲートトランジスタＳＧＳのソース拡散層４４Ｓは、絶縁層２３内に形成されるコンタクト部ＳＣを経由して、ソース線ＳＬに接続される。
【００５０】
また、周辺回路部に用いられる複数の周辺トランジスタは、低い電圧で動作する低耐圧系ＭＩＳトランジスタＬＶＴｒ、或いは、高い電圧で動作する高耐圧系ＭＩＳトランジスタＨＶＴｒである。低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒは、例えば、メモリセルＭＣを形成するのと同時に形成される。尚、図２においては、低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒを、それぞれ、１つずつ図示する。
【００５１】
以下、周辺領域のうち、低耐圧系ＭＩＳトランジスタＬＶＴｒが配置される領域を低耐圧系領域、高耐圧系ＭＩＳトランジスタＨＶＴｒが配置される領域を高耐圧系領域と呼ぶ。
【００５２】
低耐圧系領域において、単結晶半導体基板２１及びエピタキシャル層２２内には、例えば、Ｎウェル領域（第３ウェル領域）が形成される。そして、低耐圧系ＭＩＳトランジスタＬＶＴｒは、Ｎウェル領域上に形成され、ＰチャネルＭＩＳトランジスタとなる。但し、低耐圧系ＭＩＳトランジスタは、ＰチャネルＭＩＳトランジスタに限定されず、ＮチャネルＭＩＳトランジスタでもよい。その場合に、低耐圧系領域に形成されるウェル領域は、Ｐウェル領域となる。
【００５３】
低耐圧系ＭＩＳトランジスタＬＶＴｒは、ゲート絶縁膜５０上の下層ゲート電極５１と上層ゲート電極５３が、ＩＰＤ膜５２に形成された開口部を介して接続する構造となっている。
【００５４】
また、エピタキシャル層２２内には、低耐圧系ＭＩＳトランジスタＬＶＴｒのソース／ドレイン領域となるｐ型の拡散層５４が形成される。但し、低耐圧系ＭＩＳトランジスタＬＶＴｒが、ＮチャネルＭＩＳトランジスタの場合には、拡散層５４はｎ型の拡散層となる。
【００５５】
そして、拡散層５４には、絶縁層２３内に埋め込まれたコンタクト部Ｃ１を介して、配線層Ｌ１が接続される。また、上層ゲート電極５３には、コンタクト部（図示せず）を介して、ゲート配線層（図示せず）が接続される。
【００５６】
高耐圧系領域においては、エピタキシャル層２２上に直接、高耐圧系ＭＩＳトランジスタＨＶＴｒが形成される。この高耐圧系ＭＩＳトランジスタＨＶＴｒは、ゲート絶縁膜６０上の下層ゲート電極６１と上層ゲート電極６３が、ＩＰＤ膜６２に形成された開口部を介して接続する構造となっている。
【００５７】
そして、拡散層６４には、絶縁層２３に埋め込まれたコンタクト部Ｃ２を介して、配線層Ｌ２が接続される。また、上層ゲート電極６３には、コンタクト部（図示せず）を介して、ゲート配線層（図示せず）が接続される。
尚、高耐圧系領域において、単結晶半導体基板２１及びエピタキシャル層２２内に、低濃度のウェル領域を形成してもよい。
【００５８】
上述のように、本発明の実施形態では、メモリセルＭＣ及び周辺トランジスタＬＶＴｒ，ＨＶＴｒは、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に配置される。そして、単結晶半導体基板２１の不純物濃度が、エピタキシャル層２２の不純物濃度よりも低いことを特徴とする。
【００５９】
従来のように、不純物濃度が一定の半導体基板では、高耐圧系ＭＩＳトランジスタのパンチスルーリークとバックバイアス効果はトレードオフの関係にあるため、バックバイアス効果を改善するために半導体基板の不純物濃度を低くすると、それは素子間及びソース／ドレイン間のパンチスルーの原因となる。そして、パンチスルーに起因するリークが、高耐圧系ＭＩＳトランジスタの特性に影響を及ぼしてしまう。
【００６０】
一方、本発明の実施形態のように、単結晶半導体基板２１上にエピタキシャル層２２を形成することにより、エピタキシャル層と単結晶半導体基板２１は、それぞれ異なる不純物濃度を設定することができる。
【００６１】
それゆえ、エピタキシャル層２２は、素子間及びソース−ドレイン間のパンチスルーリークを抑制できる不純物濃度に設定でき、高耐圧系ＭＩＳトランジスタＨＶＴｒのパンチスルーに起因するリークを抑制できる。
【００６２】
したがって、パンチスルーを抑制するために、隣接する素子間の距離及びチャネル長を広く確保する必要はない。
【００６３】
また、高耐圧系ＭＩＳトランジスタの動作時には、逆バイアス電圧となる基板バイアス電圧が単結晶半導体基板２１に印加される。
【００６４】
エピタキシャル層２２の膜厚は、高耐圧系ＭＩＳトランジスタＨＶＴｒの動作時に、単結晶半導体基板２１内に形成される空乏層幅よりも小さい、膜厚に設定されており、例えば、１μｍ程度である。
【００６５】
それゆえ、単結晶半導体基板２１内に形成される空乏層が、基板バイアス電圧の印加により、不純物濃度の高いエピタキシャル層２２から、その不純物濃度よりも不純物濃度が低い単結晶半導体基板２１に達すると、空乏層が不純物濃度の低い単結晶半導体基板２１側でより大きく広がる。
【００６６】
したがって、チャネル領域下に形成される空乏層幅を増大させることができ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。
【００６７】
尚、メモリセルＭＣ、選択ゲートトランジスタＳＧＤ，ＳＧＳ及び低耐圧系ＭＩＳトランジスタＬＶＴｒも、高耐圧系ＭＩＳトランジスタＨＶＴｒと同一の基板上に形成される。しかし、上述のように、メモリセル領域及び低耐圧系領域には、エピタキシャル層２２よりも不純物濃度の高いウェル領域が、単結晶半導体基板２１及びエピタキシャル層２２内に形成される。そのため、単結晶半導体基板２１とエピタキシャル層２２との不純物濃度の違いによるメモリセルＭＣ及び低耐圧系ＭＩＳトランジスタＬＶＴｒの特性劣化は生じない。
メモリセル領域及び低耐圧系領域においては、単結晶半導体基板２１の不純物濃度が低いことにより、ウェル−基板間の寄生容量を低減することができる。それゆえ、ウェル上に形成されるデバイスの動作速度を高速化できる。
【００６８】
尚、本実施の形態において、ＮＡＮＤ型フラッシュメモリを例として説明したが、周辺回路に高耐圧系ＭＩＳトランジスタを含む不揮発性半導体メモリであれば、メモリセル領域の構造は、他のものでもよい。例えば、ＮＯＲ型フラッシュメモリや、２−Ｔｒ型フラッシュメモリでもよい。
【００６９】
以上のように、本発明の実施形態を用いることで、従来のようなパンチスルーとバックバイアス効果とのトレードオフの関係を解消でき、パンチスルーに起因するリークの抑制と共に、バックバイアス効果も改善できる。
つまり、表面にエピタキシャル層２２を有する単結晶半導体基板２１を用い、単結晶半導体基板２１の不純物濃度を、エピタキシャル層２２の不純物濃度より低くすることにより、エピタキシャル層２２上に配置される高耐圧系ＭＩＳトランジスタのパンチスルーリークを抑制でき、且つ、バックバイアス特性を改善できる。
【００７０】
したがって、高耐圧系ＭＩＳトランジスタの特性を改善でき、さらには、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる。
【００７１】
以下、実験結果を用いて、本発明の実施形態の作用について詳細に説明する。
【００７２】
（ｂ） 作用
以下、図３乃至図５を用いて、本発明の実施形態の作用について説明する。尚、上述と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。
【００７３】
図３は、高耐圧系ＭＩＳトランジスタのバックバイアス効果のシミュレーション結果を示す図である。
【００７４】
図３（ａ）は、本発明の実施形態の高耐圧系ＭＩＳトランジスタのシミュレーション結果を示し、図３（ｂ）は、従来例の高耐圧系ＭＩＳトランジスタのシミュレーション結果を示す。
【００７５】
シミュレーションの設定条件は以下のとおり、設定される。
【００７６】
図３（ａ）において、単結晶半導体基板２１は、表面にエピタキシャル層２２を有し、高耐圧系ＭＩＳトランジスタは、エピタキシャル層２２上に配置される。エピタキシャル層２２の膜厚は１μｍに設定される。
単結晶半導体基板２１及びエピタキシャル層２２は、ｐ型の不純物が導入される。エピタキシャル層２２の不純物濃度は、パンチスルーを抑制できる不純物濃度に設定される。また、単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低い。そして、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下の範囲内に設定される。
【００７７】
また、図３（ｂ）においては、高耐圧系ＭＩＳトランジスタは、単結晶半導体基板２５上に配置される。単結晶半導体基板２５の不純物濃度は、エピタキシャル層２２の不純物濃度と同じ濃度に設定され、高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる不純物濃度に設定される。
【００７８】
高耐圧系ＭＩＳトランジスタのゲート電極６５のサイズは、ゲート長が３．０μｍ、ゲート幅が１０μｍに設定される。また、素子分離絶縁層ＳＴＩのチャネル長方向のサイズは無限大に設定される。
【００７９】
そして、単結晶半導体基板２１，２５に印加される基板バイアス電圧は、−２５Ｖに設定される。
【００８０】
図３（ａ）及び図３（ｂ）において、破線に囲まれた領域７０，７２内は、空乏層を示し、素子分離絶縁層ＳＴＩ下部の領域７１，７３内は、空乏層７０，７２内から掃き出された多数キャリアが蓄積する蓄積領域である。
【００８１】
図３（ａ）及び図３（ｂ）に示すように、エピタキシャル層２２を有する単結晶半導体基板２１内の空乏層７２の広がりは、単結晶半導体基板２５内の空乏層７０の広がりよりも大きく、そのチャネル領域下の空乏層の広がりの差Ｄ、即ち、空乏層幅の差は、２μｍ程度となる。
【００８２】
よって、図３に示すシミュレーション結果において、高耐圧系ＭＩＳトランジスタが、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に配置し、単結晶基板２１の不純物濃度を、エピタキシャル層２２の不純物濃度よりも低くすることで、チャネル領域下に形成される空乏層幅を大きくできる。
【００８３】
それゆえ、半導体基板内の接合容量を低減でき、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。
【００８４】
また、図３（ｂ）、即ち、従来の単結晶半導体基板２５において、空乏層７０のチャネル領域下への広がりが、図３（ａ）に示す空乏層７２のチャネル領域下への広がりと同程度となるように、基板バイアス電圧を大きくした場合、空乏層７０の広がりは、チャネル領域下だけでなく、素子分離絶縁層下部（横方向）への広がりも大きくなる。その横方向への広がりは、隣接する素子間のパンチスルーの原因となってしまう。
【００８５】
図４を用いて、上述のようなシミュレーション結果となる作用について説明する。図４に示す矢印は、単結晶半導体基板２１及びエピタキシャル層２２内に形成される空乏層が広がる方向を示す。
【００８６】
高耐圧系ＭＩＳトランジスタＨＶＴｒが、高電圧転送状態又カットオフ状態の際、逆バイアスとなる基板バイアス電圧Ｖｂｓが、単結晶半導体基板２１に印加される。それにより、単結晶半導体基板２１及びエピタキシャル層２２内には空乏層が形成される。
【００８７】
エピタキシャル層２１内に形成される空乏層は、チャネル領域下、ソース／ドレイン領域６４及び素子分離領域ＳＴＩ下部へと広がる。ソース／ドレイン領域６４及び素子分離領域ＳＴＩ下部への空乏層の広がりは、ゲート電極６１，６３直下への空乏層の広がりよりも小さい。
【００８８】
エピタキシャル層２２は、パンチスルーを抑制できる不純物濃度で形成されている。また、逆バイアス電圧が単結晶半導体基板２１に印加されることで、単結晶半導体基板２１及びエピタキシャル層２２内の多数キャリアは、半導体基板表面側に引き寄せられ、空乏層外の素子分離絶縁層ＳＴＩ下部の領域へ蓄積する。
【００８９】
それゆえ、本発明の実施形態では、素子分離絶縁層ＳＴＩ下部、即ち、横方向への空乏層の広がりを抑制でき、隣接する素子間及び、ソース／ドレイン間のパンチスルーを抑制することができる。
【００９０】
基板バイアス電圧Ｖｂｓが増加するにつれて、空乏層は徐々に大きくなり、エピタキシャル層２２内から単結晶半導体基板２１内へと広がる。そして、空乏層が単結晶半導体基板２１に達すると、単結晶半導体基板２１内での空乏層の広がりは、エピタキシャル層２２内での広がりよりも大きくなる。
これは、不純物濃度と空乏層幅は反比例の関係にあり、不純物濃度が低くなると、空乏層幅は大きくなるためである。
【００９１】
それゆえ、単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低いため、単結晶半導体基板２１内の空乏層の広がりが、エピタキシャル層２２内の空乏層の広がりよりも大きくなる。
また、単結晶半導体基板２１内においても、空乏層は、素子分離絶縁層ＳＴＩ下部へと広がるが、単結晶半導体基板２１側からエピタキシャル層２２側へと広がることはない。
【００９２】
したがって、図３に示すシミュレーション結果のように、表面にエピタキシャル層２２を有する単結晶半導体基板２１を用いることで、基板バイアス電圧印加時に半導体基板内に形成される空乏層幅を増大できる。
【００９３】
図５は、上述のシミュレーション結果に基づいて行った実験結果を示すグラフである。
【００９４】
図５は、異なる半導体基板上にそれぞれ形成されたＭＩＳトランジスタの基板バイアス電圧Ｖｂｓに対するトランジスタのしきい値Ｖｔｈの関係である｜Ｖｂｓ｜１／２−Ｖｔｈ特性を示すグラフである。
【００９５】
特性曲線Ａは、単結晶半導体基板上に直接設けられたＭＩＳトランジスタの｜Ｖｂｓ｜１／２−Ｖｔｈ特性を示す曲線である。そして、特性曲線Ｂ〜Ｄは、エピタキシャル層と単結晶半導体基板からなる半導体基板上に設けられたトランジスタの｜Ｖｂｓ｜１／２−Ｖｔｈ特性を示す曲線である。
【００９６】
以下、特性曲線Ａに示す特性を有する高耐圧系ＭＩＳトランジスタを、ＭＩＳトランジスタＡとし、それと同様に、特性曲線Ｂ〜Ｄに示す特性を有するＭＩＳトランジスタを、それぞれＭＩＳトランジスタＢ〜Ｄとして、説明する。
【００９７】
ＭＩＳトランジスタＡは、単結晶半導体基板上に設けられ、ＭＩＳトランジスタＢ〜Ｄは、単結晶半導体基板上に形成されたエピタキシャル層上に設けられる。
【００９８】
ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度は、隣接する素子間及びソース・ドレイン間のパンチスルーに起因するリークが生じない不純物濃度に設定される。また、ＭＩＳトランジスタＢ〜Ｄが設けられるエピタキシャル層の不純物濃度も、パンチスルーが生じない不純物濃度で、ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度と同程度に設定される。
【００９９】
また、ＭＩＳトランジスタＢ〜Ｄに用いられる単結晶半導体基板の不純物濃度は、エピタキシャル層の不純物濃度よりも低い。そして、それらの単結晶半導体基板の不純物濃度は、ＭＩＳトランジスタＢの不純物濃度が最も高く、ＭＩＳトランジスタＤの不純物濃度が最も低く、ＭＩＳトランジスタＣの不純物濃度がその間となるように設定される。
【０１００】
ここでは、ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度は、４×１０１４〜３×１０１５ｃｍ−３に設定される。ＭＩＳトランジスタＢが設けられる単結晶半導体基板の不純物濃度は、ＭＩＳトランジスタＡの単結晶半導体基板の不純物濃度の１／２倍（２×１０１４〜１．５×１０１５ｃｍ−３）に設定される。また、ＭＩＳトランジスタＣでは、ＭＩＳトランジスタＡの不純物濃度の１／３倍（１．３×１０１４〜１×１０１５ｃｍ−３）、ＭＩＳトランジスタＤでは、ＭＩＳトランジスタＡの不純物濃度の１／４倍（１×１０１４〜７．５×１０１４ｃｍ−３）となるように、それぞれの単結晶半導体基板の不純物濃度が設定される。
【０１０１】
ＭＩＳトランジスタＢ〜Ｄのエピタキシャル層の膜厚は、例えば、１μｍである。
【０１０２】
尚、ＭＩＳトランジスタＡ〜Ｄのそれぞれのゲート寸法及びソース／ドレインのサイズは、同じサイズになるように設定される。
【０１０３】
基板バイアス電圧Ｖｂｓは、逆バイアス電圧であり、０〜−２５Ｖの範囲で変化されて、単結晶半導体基板に印加される。
【０１０４】
印加される基板バイアス電圧｜Ｖｂｓ｜が小さい場合、ＭＩＳトランジスタＡ〜Ｄの閾値電圧には大きな差は生じない。その理由は次のとおりである。基板バイアス電圧｜Ｖｂｓ｜が小さい場合と、ＭＩＳトランジスタＢ〜Ｄの空乏層はエピタキシャル層内でのみ広がる。そして、エピタキシャル層の不純物濃度は、ＭＩＳトランジスタＡが形成される単結晶半導体基板の不純物濃度と同程度であるため、不純物濃度で決まる空乏層幅は、ＭＩＳトランジスタＡとＭＩＳトランジスタＢ〜Ｄとで、ほぼ等しいためである。
【０１０５】
図５の特性曲線Ａ〜Ｄに示すように、基板バイアス電圧｜Ｖｂｓ｜が大きくなると、ＭＩＳトランジスタＡ〜Ｄのしきい値電圧Ｖｔｈは増加する傾向にある。この際、基板バイアス電圧Ｖｂｓに対するしきい値電圧Ｖｔｈの変動量は、ＭＩＳトランジスタＡの変動量よりも、ＭＩＳトランジスタＢ〜Ｄの変動量のほうが小さくなる。
【０１０６】
これは、基板バイアス電圧｜Ｖｂｓ｜が大きくなるにつれて、半導体基板内に形成される空乏層が大きくなる。そして、ＭＩＳトランジスタＢ〜Ｄにおいては、上述のように、その空乏層がエピタキシャル層を超えて、エピタキシャル層よりも不純物濃度の低い単結晶半導体基板内に達すると、空乏層の広がりが大きくなることに起因する。
それゆえ、ＭＩＳトランジスタＢ〜Ｄの空乏層幅が、ＭＩＳトランジスタＡの空乏層幅よりも大きくなり、ＭＩＳトランジスタＢ〜Ｄの接合容量は低減される。
【０１０７】
また、図５の特性曲線Ｂ〜Ｄが示すように、ＭＩＳトランジスタＢ〜Ｄが形成される単結晶半導体基板の不純物濃度が低いものほど、基板バイアス電圧印加時のＭＩＳトランジスタＢ〜Ｄの閾値電圧Ｖｔｈは低い。これは、不純物濃度が低いものほど、空乏層幅が大きくなるためである。
【０１０８】
以上のように、半導体基板を、エピタキシャル層と、エピタキシャル層よりも不純物濃度が低い単結晶半導体基板から構成することで、半導体基板内の空乏層幅を増大でき、拡散層と半導体基板による接合容量を低減できる。
【０１０９】
したがって、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。
【０１１０】
さらには、閾値電圧の変動量が小さくなることにともない、基板バイアス電圧印加時のＭＩＳトランジスタの閾値電圧が低減される。それゆえ、基板バイアス電圧印加時の高耐圧系ＭＩＳトランジスタの閾値電圧を低減できることで、チップ内で扱われる電圧の上限値を低減できる。
【０１１１】
（ｃ） 製造方法
以下、図２、図６及び図７を用いて、本実施形態の製造方法について説明する。
【０１１２】
はじめに、図６に示すように、例えば、高抵抗率のＰ型単結晶半導体基板２１上に、Ｐ型不純物を含むエピタキシャル層２２が、形成される。それにより、表面にエピタキシャル層２２を有する単結晶半導体基板２１が得られる。
【０１１３】
このとき、エピタキシャル層２２にドープされる不純物の濃度は、単結晶半導体基板２１の不純物濃度よりも高くなるように設定される。そして、エピタキシャル層２２の不純物濃度は、後の工程で形成される高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる不純物濃度に設定される。
また、単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上１／２以下の範囲内に設定されるのが望ましい。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下に設定されることが望ましい。
【０１１４】
エピタキシャル層２２の形成の後、メモリセル領域及び低耐圧系領域のエピタキシャル層２２内及び単結晶半導体基板２１内には、所望のウェル領域が形成される。その後、半導体基板２１内には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁層ＳＴＩが形成される。
【０１１５】
次に、図７に示すように、素子分離絶縁層ＳＴＩに取り囲まれた素子領域上に、ゲート絶縁膜材８０が形成される。続いて、フローティング電極材８１、ゲート間絶縁膜としてのＩＰＤ膜材８２、コントロールゲート電極材８３が、ゲート絶縁膜材８０上に、順次形成される。尚、選択ゲートトランジスタ及び周辺トランジスタの形成予定領域では、フローティングゲート電極材８１とコントロールゲート電極材８３の間のＩＰＤ膜材８２の一部が除去される。
【０１１６】
ゲート絶縁膜材８０は、例えば、酸化シリコン又はこれを含む積層構造とする。フローティングゲート電極材８１は、例えば、導電性ポリシリコンのような、導電材料が用いられる。ＩＰＤ膜材８２は、例えば、ＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）や高誘電体材料である。また、コントロールゲート電極材８３は、例えば、導電性ポリシリコン、または、これとシリサイドとの積層構造のような、導電材料が用いられる。
【０１１７】
その後、所望のゲートサイズとなるように、フローティング電極材８１、ＩＰＤ膜材８２、コントロールゲート電極材８３、ゲート絶縁膜材８０に対して、ゲート加工がなされる。
【０１１８】
そして、図２に示すように、ゲート加工されたゲート電極３３，４３，５３，６３をマスクとして、拡散層３４，４４Ｄ，４４Ｓ，５４，６４が、エピタキシャル層２２内に形成される。
よって、メモリセル領域内のＰウェル領域上には、メモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳが形成される。低耐圧系領域内のウェル領域上には、低耐圧系ＭＩＳトランジスタＬＶＴｒが形成される。また、高耐圧系領域内のエピタキシャル層２２上には、高耐圧系ＭＩＳトランジスタＨＶＴｒが形成される。
【０１１９】
さらに、単結晶半導体基板上の全面に、絶縁層２３が形成され、絶縁層２３内にコンタクト部ＢＣ１，Ｃ１，Ｃ２が形成される。そして、配線層Ｍ，Ｌ１，Ｌ２が、コンタクト部ＢＣ１，Ｃ１，Ｃ２に接触して、形成される。絶縁層２４が、絶縁層２３上に形成された後、ビット線ＢＬが、絶縁層２４内に形成されたコンタクト部ＢＣ２と接触して、形成される。
【０１２０】
以上の工程により、本実施形態によるＮＡＮＤ型フラッシュメモリが完成する。
【０１２１】
以上のように、高耐圧系ＭＩＳトランジスタＨＶＴｒは、パンチスルーを抑制できる不純物濃度に設定されたエピタキシャル層上に作製される。それゆえ、隣接する素子間及びソース／ドレイン間のパンチスルーに起因するリークを抑制できる高電圧ＭＩＳトランジスタを作製できる。
【０１２２】
また、高耐圧系ＭＩＳトランジスタＨＶＴｒは、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に作製される。単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低い。それゆえ、バックバイアス効果を改善できる高耐圧系ＭＩＳトランジスタを作製できる。
【０１２３】
したがって、特性が改善され、周辺回路の面積縮小に寄与する高耐圧系ＭＩＳトランジスタを作製できる。
【０１２４】
以上のように、本発明の第１の実施形態では、高耐圧系ＭＩＳトランジスタが形成される領域の半導体基板は、単結晶半導体基板と、その単結晶半導体基板表面に形成されるエピタキシャル層から構成される。それゆえ、エピタキシャル層と単結晶半導体基板とを、異なる不純物濃度に設定できる。
【０１２５】
高耐圧系ＭＩＳトランジスタは、エピタキシャル層上に形成され、エピタキシャル層は、隣接する素子間及びソース／ドレイン間のパンチスルーを抑制できる不純物濃度に設定でき、パンチスルーに起因するリークを抑制できる。
【０１２６】
また、本発明の第１の実施形態では、単結晶半導体基板の不純物濃度は、エピタキシャル層の不純物濃度よりも低いことを特徴とする。それゆえ、基板バイアス電圧を印加した際に、単結晶半導体基板内に形成される空乏層の広がりを大きくでき、空乏層幅を増大できる。よって、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。
【０１２７】
それゆえ、本発明の第１の実施形態では、パンチスルーリークを抑制でき、それと共に、バックバイアス特性も改善できる。
【０１２８】
したがって、高耐圧系ＭＩＳトランジスタの特性を改善できるとともに、高耐圧系ＭＩＳトランジスタが用いられる回路の占有面積を縮小できる。また、それと同時に、メモリセル及び低耐圧系ＭＩＳトランジスタの特性改善や、チップ内で扱われる電圧の上限の低下などの効果も得られる。
【０１２９】
（２） 第２の実施形態
第１の実施形態においては、単結晶半導体基板２１上のエピタキシャル層が１層の場合について述べた。しかし、本発明の実施形態は、それに限定されず、複数のエピタキシャル層を単結晶半導体基板２１上に、積層させてもよい。以下、高耐圧系ＭＩＳトランジスタのみを図８に図示し、本実施形態について説明する。尚、第１の実施形態と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。
【０１３０】
図８に示すように、単結晶半導体基板２１は、第１のエピタキシャル層２２Ａと、第１のエピタキシャル２２Ａ上に形成される第２のエピタキシャル層２２Ｂを、有する。そして、エピタキシャル層２２Ｂ上に高耐圧系ＭＩＳトランジスタが形成される。
【０１３１】
第１のエピタキシャル層２２Ａは、例えば、隣接する素子間のパンチスルーが抑制できる不純物濃度で、単結晶半導体基板２１上に形成される。また、第１のエピタキシャル層２２Ａの膜厚は、例えば、１μｍである。
【０１３２】
また、第２のエピタキシャル層２２Ｂの不純物濃度は、第１のエピタキシャル層２２Ａの不純物濃度よりも高くなるように、形成される。第２のエピタキシャル層２２Ｂの不純物濃度は、例えば、ＭＩＳトランジスタの閾値調整やソース／ドレイン間のパンチスルーを抑制できる不純物濃度で形成される。第２のエピタキシャル層２２Ｂの膜厚は、例えば、第１のエピタキシャル層２２Ａの膜厚よりも薄い。
【０１３３】
単結晶半導体基板２１は、第１のエピタキシャル層２２Ａの不純物濃度よりも低くなるように設定されており、例えば、高抵抗率基板である。単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上から１／２以下の範囲内に設定される。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０１４ｃｍ−３以上、１．５×１０１５ｃｍ−３以下に設定されることが望ましい。
【０１３４】
上述のように、エピタキシャル層を２層構造とした場合においても、基板バイアス電圧を印加した場合に、単結晶半導体基板２１の不純物濃度が低いため、単結晶半導体基板２１内に形成される空乏層の広がりは大きくなる。それゆえ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。
【０１３５】
また、第１のエピタキシャル層２２Ａは、素子間及びソース／ドレイン間のパンチスルーを抑制できる不純物濃度で形成されているので、パンチスルーリークを抑制できる。
【０１３６】
さらには、第２のエピタキシャル層２２Ｂは、ＭＩＳトランジスタの閾値電圧を調整のため不純物濃度が形成されるため、高耐圧系ＭＩＳトランジスタを最適化できる。また、製造工程において、閾値調整のためのチャネルインプラ工程を省略することができる。
【０１３７】
したがって、高耐圧系ＭＩＳトランジスタの特性を改善でき、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小でき、さらには、回路動作を最適化できる。
【０１３８】
尚、図８においては、メモリセル及び低耐圧系ＭＩＳトランジスタを図示せず省略したが、それらは、高耐圧系ＭＩＳトランジスタと同様に、第２のエピタキシャル層２２Ｂ上に形成される。本実施形態においても、第１の実施形態と同様に、エピタキシャル層及び単結晶半導体基板内に形成されたウェル領域上に形成されるため、半導体基板内の不純物濃度の違いが、メモリセル及び低耐圧系ＭＩＳトランジスタの特性を劣化させることはない。
【０１３９】
（３） 適用例
図９を用いて、本発明の実施形態の適用例を説明する。
【０１４０】
本発明の実施形態で作製された高耐圧系ＭＩＳトランジスタは、例えば、ＮＡＮＤ型フラッシュメモリのワード線制御回路３や昇圧回路９に適用される。
【０１４１】
ＮＡＮＤ型フラッシュメモリの書き込み動作において、例えば、２５Ｖ程度の書き込み電圧Ｖｐｇｍが、メモリセルＭＣが接続されるワード線ＷＬ１〜ＷＬｎに印加される。
【０１４２】
ワード線制御回路３内には、複数の高耐圧系ＭＩＳトランジスタＨＶＴｒ２が、書き込み電圧Ｖｐｇｍをワード線ＷＬ１〜ＷＬｎに供給するために設けられる。
【０１４３】
書き込み選択されたメモリセルがワード線ＷＬ１に接続される場合には、ワード線ＷＬ１に接続される高耐圧系ＭＩＳトランジスタＨＶＴｒ１のソースに、書き込み電圧Ｖｐｇｍが印加される。また、選択ワード線以外のワード線ＷＬ２〜ＷＬｎに接続される高耐圧系ＭＩＳトランジスタＨＶＴｒ２のソースには、例えば、１０Ｖ程度の中間電位Ｖｐａｓｓが印加される。
【０１４４】
書き込み電圧Ｖｐｇｍを転送する際、高耐圧系ＭＩＳトランジスタＨＶＴｒ２のゲートには、書き込み電圧Ｖｐｇｍより高いゲート電圧Ｖｐｇｍ＋αが印加される。
【０１４５】
ゲート電圧Ｖｐｇｍ＋αは、昇圧回路９内に設けられた高耐圧系ＭＩＳトランジスタＨＶＴｒ１を経由して、ワード線制御回路３へ供給される。高耐圧系ＭＩＳトランジスタＨＶＴｒ１のゲートには、ゲート電圧Ｖｂｏｏｔが印加され、また、ソースには、ソース電圧Ｖｐが印加される。
【０１４６】
本発明の実施形態により、高耐圧系ＭＩＳトランジスタＨＶＴｒ１，ＨＶＴｒ２は、素子間及びソース／ドレイン間の間隔を広く確保せずとも、パンチスルーを抑制できる。それゆえ、ワード線制御回路３及び昇圧回路９の面積を縮小できる。
【０１４７】
また、本発明の実施形態により、高耐圧系ＭＩＳトランジスタＨＶＴｒ１、ＨＶＴｒ２は、バックバイアス効果が改善されている。それゆえ、基板バイアス電圧印加時の閾値電圧の変動量が小さく、動作時の高耐圧系ＭＩＳトランジスタの閾値電圧を低減できる。
【０１４８】
３． その他
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４９】
【図１】本発明の実施形態の全体構成の一例を示すブロック図。
【図２】第１の実施形態の構造を示す断面図。
【図３】本発明の実施形態のシミュレーション結果を示す図。
【図４】本発明の実施形態の作用を示す断面図。
【図５】本発明の実施形態の実験結果を示す図。
【図６】第１の実施形態の製造方法の一工程を示す工程図。
【図７】第１の実施形態の製造方法の一工程を示す工程図。
【図８】第２の実施形態の構造を示す断面図。
【図９】本発明の実施形態の適用例を示す回路図。
【符号の説明】
【０１５０】
１１：メモリチップ、１：メモリセルアレイ、２：データ回路、３：ワード線制御回路、４：カラムデコーダ、５：アドレスバッファ、６：Ｉ／Ｏセンスアンプ、７：データ入出力バッファ、８：ウェル／ソース線電位制御回路、９：昇圧回路、１０：一括検知回路、１２：コマンドインターフェイス回路、１３：ステートマシン、２１：単結晶半導体基板、２２，２２Ａ，２２Ｂ：エピタキシャル層、３０；ゲート絶縁膜（トンネル酸化膜）、３１：フローティングゲート電極、３２，４２，５２，６２：ＩＰＤ膜、３３：コントロールゲート電極、４０，５０，６０：ゲート絶縁膜、４１，５１，６１：下層ゲート電極、４３，５３，６３：上層ゲート電極、６５：ゲート電極、３４，４４Ｄ，４４Ｓ，５４，６４：拡散層、７０，７２：空乏層、７１，７３：蓄積領域、８０：ゲート絶縁膜材、８１：フローティングゲート電極材、８２：ＩＰＤ膜材、８３：コントロールゲート電極材、ＢＣ１，ＢＣ２，ＳＣ，Ｃ１，Ｃ２：コンタクト部、ＢＬ：ビット線、ＳＬ：ソース線、Ｍ：中間配線層、Ｌ１，Ｌ２：配線層、ＭＣ：メモリセル、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ、ＬＶＴｒ：低耐圧系ＭＩＳトランジスタ、ＨＶＴｒ，ＨＶＴｒ１，ＨＶＴｒ２：高耐圧系ＭＩＳトランジスタ、ＳＧＤＬ，ＳＧＳＬ：選択ゲート線、ＷＬ１〜ＷＬｎ：ワード線。
【特許請求の範囲】
【請求項１】
表面に第１のエピタキシャル層を有する単結晶半導体基板と、前記単結晶半導体基板上に配置される複数のメモリセル及び高耐圧系トランジスタとを具備し、前記単結晶半導体基板の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも低いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記エピタキシャル層の膜厚は、前記高耐圧系トランジスタの動作時に形成される空乏層幅よりも小さいことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記半導体基板は、前記第１のエピタキシャル層上に、さらに、第２のエピタキシャル層を有し、前記第２のエピタキシャル層の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも高いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記単結晶半導体基板の不純物濃度は、１×１０１４ｃｍ−３以上１．５×１０１５ｃｍ−３以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記単結晶半導体基板の表面にさらに低耐圧系トランジスタを具備し、前記複数のメモリセルは、前記単結晶半導体基板と逆導電型の第１のウェル領域表面に形成された前記単結晶半導体基板と同導電型の第２のウェル領域内に形成され、前記低耐圧系トランジスタは、前記単結晶半導体基板と逆導電型の第３のウェル領域内に形成されることを特徴とする請求項１乃至４のうちいずれか１項に記載の不揮発性半導体メモリ。
【請求項１】
表面に第１のエピタキシャル層を有する単結晶半導体基板と、前記単結晶半導体基板上に配置される複数のメモリセル及び高耐圧系トランジスタとを具備し、前記単結晶半導体基板の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも低いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記エピタキシャル層の膜厚は、前記高耐圧系トランジスタの動作時に形成される空乏層幅よりも小さいことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記半導体基板は、前記第１のエピタキシャル層上に、さらに、第２のエピタキシャル層を有し、前記第２のエピタキシャル層の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも高いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記単結晶半導体基板の不純物濃度は、１×１０１４ｃｍ−３以上１．５×１０１５ｃｍ−３以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
前記単結晶半導体基板の表面にさらに低耐圧系トランジスタを具備し、前記複数のメモリセルは、前記単結晶半導体基板と逆導電型の第１のウェル領域表面に形成された前記単結晶半導体基板と同導電型の第２のウェル領域内に形成され、前記低耐圧系トランジスタは、前記単結晶半導体基板と逆導電型の第３のウェル領域内に形成されることを特徴とする請求項１乃至４のうちいずれか１項に記載の不揮発性半導体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−１９８８６６（Ｐ２００８−１９８８６６Ａ）
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願番号】特願２００７−３３９４９（Ｐ２００７−３３９４９）
【出願日】平成１９年２月１４日（２００７．２．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年８月２８日（２００８．８．２８）
【国際特許分類】
【出願日】平成１９年２月１４日（２００７．２．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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