不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
【課題】
本発明は、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することを目的とする。
【解決手段】
本発明に係る不揮発性半導体記憶素子は、半導体基板１と、半導体基板１の表面内に設けられたソース領域２及びドレイン領域３と、半導体基板上に設けられたトンネル絶縁膜４と、トンネル絶縁膜４上に設けられた導電性電荷蓄積層５と、導電性電荷蓄積層５上に設けられた上部絶縁層６と、上部絶縁層６上に設けられた制御ゲート７とを含む構造である。そして、上部絶縁層６は、透過絶縁層６aと電荷捕獲層６ｂとブロック層６ｃの積層構造である。そして、電荷捕獲層６ｂのトラップ準位密度が透過絶縁層６aとブロック層６ｃのトラップ準位密度と比べて大きく、透過絶縁層６aのリーク電流が、ブロック層６ｃのリーク電流と比べて大きい。
本発明は、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することを目的とする。
【解決手段】
本発明に係る不揮発性半導体記憶素子は、半導体基板１と、半導体基板１の表面内に設けられたソース領域２及びドレイン領域３と、半導体基板上に設けられたトンネル絶縁膜４と、トンネル絶縁膜４上に設けられた導電性電荷蓄積層５と、導電性電荷蓄積層５上に設けられた上部絶縁層６と、上部絶縁層６上に設けられた制御ゲート７とを含む構造である。そして、上部絶縁層６は、透過絶縁層６aと電荷捕獲層６ｂとブロック層６ｃの積層構造である。そして、電荷捕獲層６ｂのトラップ準位密度が透過絶縁層６aとブロック層６ｃのトラップ準位密度と比べて大きく、透過絶縁層６aのリーク電流が、ブロック層６ｃのリーク電流と比べて大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶素子は、半導体基板上にトンネル絶縁膜、電荷蓄積層、上部絶縁層、制御ゲートを積層した構造をとる。電荷蓄積層として、導電性電荷蓄積層により形成される場合と非導電性電荷蓄積層により形成される場合がある。以下では、導電性電荷蓄積層を用いる不揮発性半導体記憶素子を浮遊ゲート型、非導電性電荷蓄積を用いる不揮発性半導体記憶素子を浮遊トラップ型として省略して説明する。
【０００３】
不揮発性半導体装置の微細化に伴い、上部絶縁層の薄膜化が必要とされている。以下に、上部絶縁層の薄膜化が引き起こす問題を浮遊ゲート型及び浮遊トラップ型それぞれについて説明する。
【０００４】
浮遊ゲート型においては、上部絶縁層の薄膜化は、書き込み時の導電性電荷蓄積層からのリーク電流を増大し、電荷の蓄積を困難にする。一方、浮遊トラップ型においては、上部絶縁層の薄膜化により、消去時において、制御ゲートから電荷蓄積層への電子注入を増大させ、消去効率を劣化させてしまう。
【０００５】
このように、上部絶縁層の薄膜化は、リーク電流を増大させ、浮遊ゲート型における書き込み動作、浮遊トラップ型の消去動作を劣化させる。このため、従来よりも低リーク電流な上部絶縁層が必要とされている。リーク電流の低減は、上部絶縁層中に電子捕獲をする構造をとることにより達成することが出来る。
【０００６】
上部絶縁層中に電子捕獲をする構造をとった場合、リーク電流の低減を達成できる一方で、書き込み、読み込み、消去動作の際にトラップされた電子が、データ保持中に放出され、不揮発性半導体記憶素子の閾値変化を引き起こす問題を生じる。上部絶縁層にトラップされた電子のデータ保持中における放出を抑制する技術として、特許文献１に開示されている技術がある。この発明は、不揮発性半導体記憶素子に対するデータの書き込み後に、デトラップパルスを印加している。デトラップパルスを印加することにより、データの書き込み時に上部絶縁層にトラップされた電荷を引き抜くことができるため、データ保持時の上部部絶縁層から電荷蓄積層への電荷の放出を抑制することができ、不揮発性半導体記憶素子の閾値変化を抑制することができる。デトラップパルスを印加することにより、データ保持時の上部絶縁層から電荷蓄積層への電荷の放出を抑制することができ、不揮発性半導体記憶素子の閾値変化を抑制することができる。
【特許文献１】特開２００７−１９３８６２公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の発明者は、この技術においては、デトラップパルス印加時に、上部絶縁層から電荷を電荷蓄積層に引き抜くことができる一方で、制御ゲート側からの電荷が上部絶縁層にトラップされる場合があり、その結果、上部絶縁層にトラップされた電荷を十分引き抜くことができないことに着目した。その結果、データ保持時の上部絶縁層から電荷蓄積層への電荷の放出による不揮発性半導体記憶素子の閾値変化を十分に抑制出来ない可能性があることがわかった。
【０００８】
本発明は、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る不揮発性半導体記憶素子は、半導体基板と、前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられたデータを記憶する電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲートとを備え、前記第２の絶縁膜は、第１絶縁層と第２絶縁層とを含む積層構造であり、前記第１絶縁層のトラップ準位密度が、前記第２絶縁層のトラップ準位密度と比べて大きいことを特徴とする。
【００１０】
また、本発明に係る不揮発性半導体記憶装置は、この不揮発性半導体記憶素子が配列されたメモリセルアレイと、前記導電性電荷蓄積層にデータが書き込まれた後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする。
【００１１】
また、本発明に係る不揮発性半導体記憶装置は、この不揮発性半導体記憶素子が配列されたメモリセルアレイと、前記非導電性電荷蓄積層からデータを消去後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする。
【００１２】
また、本発明に係る不揮発性半導体記憶素子の動作方法は、この不揮発性半導体記憶素子の動作方法であって、前記制御ゲートと前記半導体基板間に第２の極性の電圧を印加することにより前記第２の極性とは逆の極性の第１の極性の電荷を半導体基板から導電性電荷蓄積層に注入するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、
前記制御ゲートと前記半導体基板間に、第１の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記導電性電荷蓄積層へ放出する工程とを有することを特徴とする。
【００１３】
また、本発明に係る不揮発性半導体記憶素子の動作方法は、この不揮発性半導体記憶素子の動作方法であって、前記制御ゲートと前記半導体基板間に第１の極性の電圧を印加することにより第１の極性の電荷を前記非導電性電荷蓄積層から前記半導体基板へ放出するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、前記制御ゲートと前記半導体基板間に、前記第１の極性とは逆の極性の第２の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記制御ゲートへ放出する工程とを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや値は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
また、本発明の実施形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型であってもよい。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶素子を示す断面図である。ここで、不揮発性半導体記憶素子とは、不揮発性半導体記憶装置の構成要素となる個々の部品で、独立した固有の機能をもっているものである。また、不揮発性半導体装置とは、不揮発性半導体記憶素子を複数含む装置でものである。
【００１８】
以下、図１を参照して本発明の実施の形態を説明する。
【００１９】
この第１の実施形態にかかる不揮発性半導体記憶素子の構造は、第１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型の半導体基板１のソース領域２とドレイン領域３間の領域がチャネル領域となる。ここで、ｐ−型の右肩部の−表示は、ｐ型不純物の濃度が薄いことを表し、ｎ＋型の右肩部の＋表示は、ｎ型不純物の濃度が濃いことを表している。ここで、ソース領域２及びドレイン領域３は、例えば、リンを注入することにより形成される。
【００２０】
ｐ−型半導体基板１表面のチャネル領域上には、トンネル絶縁膜４、導電性電荷蓄積層５、上部絶縁層６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、導電性電荷蓄積層５、制御ゲート７の膜厚は、それぞれ、例えば、５〜１０ｎｍ、５〜１００ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層６は透過絶縁層６a、電荷捕獲層６b、ブロック層６cの３層構造からなり、導電性電荷蓄積層５上に透過絶縁層６a、電荷捕獲層６b、ブロック層６cが順に積層された構造をとる。ここで透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６cの膜厚は、それぞれ、例えば、０．５〜４nm、１〜５nm、４〜２０nm形成される。
【００２１】
ここで、特許請求の範囲において、トンネル絶縁膜４は、第１の絶縁膜に対応する。また、特許請求の範囲において、上部絶縁層６は、第２の絶縁膜に対応する。また、特許請求の範囲において、電荷捕獲層６ｂは、第１絶縁層に対応する。また、特許請求の範囲において、ブロック層６ｃは、第２絶縁層に対応する。また、特許請求の範囲において、透過絶縁層６ｃは、第３絶縁層に対応する。
以下では、上部絶縁層６、即ち、透過絶縁層６a、電荷捕獲層６b、ブロック層６ｃの材料について説明する。上部絶縁層６に関して、電荷捕獲層６bの電子トラップ準位密度は、ブロック層６ｃ及び透過絶縁層６aのトラップ準位密度と比べて大きい材料を用いる。
【００２２】
ブロック層６ｃは、トラップ準位密度の小さい膜の形成が可能な材料を用いることが好ましい。例えば、SiO２膜, Al２O３膜、LaAlSiO膜、又は、SiO２膜, Al２O３膜、LaAlSiO膜の酸素原子の一部若しくはすべてを窒素原子で置換した膜を含んで形成される。又、これらの膜を積層した膜を含んで形成されても良い。特に、SiO２膜,SiON膜,SiN膜, Al２O３膜,LaAlSiO膜を用いることが好ましい。
【００２３】
電荷捕獲層６ｂは、例えば、ブロック層６ｃと同一構成元素の材料から成る層であり、かつ、電荷捕獲層６ｂの構成元素の組成比が、ブロック層６ｃの構成元素の組成比と比べて化学量論比との差異が大きい組成比である層を用いる。このような材料を用いることにより、電荷捕獲層６ｂの電子トラップ準位密度をブロック層６ｃの電子トラップ準位密度と比べて大きくすることができる。
【００２４】
また、電荷捕獲層６ｂのその他の例として、ブロック層６ｃと同一の材料又はブロック層６ｃと同一の構成元素であって、組成比を変化させた材料に、特定の元素を添加した膜を用いても良い。このような材料を用いることにより、電荷捕獲層６ｂの電子トラップ準位密度をブロック層６ｃの電子トラップ準位密度と比べて大きくすることができる。添加する元素としては、例えば、B、C、N、F、Al、Si、P、S、Cl、Ga、As、Ti、Y、Zr、La、Pr、Nd、Sm、Gd、Dy、Hf、Taのうち１つ以上の元素を用いる。特に、ブロック層６ｃにHf、又はZｒを添加した膜を用いることが好ましい。即ち、ブロック層６ｃが、SiO２である場合、電荷捕獲層６ｂとして、HfSiO、ZrSiOが用いられることが好ましい。また、ブロック層６ｃが、Al２O３である場合、電荷捕獲層６ｂとして、HfAlO、ZrAlOが用いられることが好ましい。
【００２５】
また、電荷捕獲層６ｂのその他の例として、Ti、Y、Zr、La、、Pr、Nｄ、Sm、Gd、Dy、Hf、Taの酸化物、窒化物、又は酸窒化物を含んだ膜を用いる。このような材料を用いることにより、電荷捕獲層６ｂの電子トラップ準位密度をブロック層６ｃの電子トラップ準位密度と比べて大きくすることができる。特に、電荷捕獲層６ｂとして、Ti、Y、Zr、Hfのいずれかの酸化物、窒化物、又は酸窒化物を含んだ膜を用いることが好ましい。
【００２６】
また、電荷捕獲層６ｂのその他の例として、SiNも用いられる。
【００２７】
尚、電荷捕獲層６ｂのトラップ準位密度の大きさが不十分であっても、電荷捕獲層６ｂとブロック層６ｃとの界面に電子トラップを形成するような電荷捕獲層６ｂとブロック層６６cの材料を用いることができる。電荷捕獲層６ｂが、電子をトラップする代わりに、界面に生じた電子トラップが電子をトラップするためである。例えば、ブロック層６ｃの構成元素と電荷捕獲層６ｂの構成元素とがすべて異なる元素である材料を用いることで、電荷捕獲層６ｂとブロック層６ｃとの界面に電子トラップを形成することができる。例えば電荷捕獲層６ｂとしてSiNを用いて、ブロック層６cとしてAl２O３を用いることができる。
【００２８】
透過絶縁層６aは、電子トラップ準位密度の小さい膜の形成が可能な材料を用いることが好ましい。例えば、SiO２膜, Al２O３膜、LaAlSiO膜、又は、SiO２膜, Al２O３膜、LaAlSiO膜の酸素原子の一部若しくはすべてを窒素原子で置換した膜を含んで形成される。又、これらの膜を積層した膜を含んで形成されても良い。特に、透過絶縁層６aとしては、SiO２膜を用いることが好ましい。また、透過絶縁層として、ブロック層６ｃと同一の材料からなる膜を用いることも好ましい。
【００２９】
以上、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料について説明したが、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料の組み合わせについて、以下説明する。透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料の組み合わせとして、透過絶縁層６a /電荷捕獲層６ｂ/ブロック層６ｃの順で以下に示す。例えば、SiO２/SiN/ Al２O３、SiO２/HｆAlO/ Al２O３、SiO２/ Zr AlO/ Al２O３、SiO２/ TiAlO/ Al２O３、SiO２/HfSiO/ Al２O３、SiO２/ ZrSiO/ Al２O３、である。また、上記組み合わせについて、SiO２をSiONに置き換えたもの、Al２O３をSiO２に置き換えたもの、SiO２をAl２O３に置き換えた組み合わせも、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料の組み合わせである。
【００３０】
また、透過絶縁層６aは、ブロック層６ｃに対してリーク電流が大きいことが好ましい。透過絶縁層６aのリーク電流が、ブロック層６ｃのリーク電流に比べて大きくするために、透過絶縁層６aは、ブロック層６ｃと比べて、膜厚を薄くする。特に、透過絶縁層６aは、ブロック層６ｃに対してリーク電流を大きくするために、透過絶縁層６aの膜厚が、ブロック層６ｃの膜厚と比べて、薄いことが好ましい。透過絶縁層６aがブロック層６ｃに比べてリーク電流が大きいことによる効果について以下、説明する。透過絶縁層６aがブロック層６ｃに対してリーク電流が大きい場合の例として、透過絶縁層６aがブロック層６ｃとして同一材料を用いた場合であって、かつ透過絶縁層６aは、ブロック層６ｃと比べて、膜厚が薄い場合について説明する。書き込み時には、透過絶縁層６aが、ブロック層６ｃと比べてリーク電流が大きいため、電荷捕獲層６bへの電子注入量が放出量を上回り、電子を効果的にトラップすることができる。一方で、書き込み時と異なる極性の電圧を印加するデトラップパルス印加時には、電荷捕獲層６ｂにトラップされた電子が、電荷蓄積層５に効果的に放出される。即ち、透過絶縁層６aが、ブロック層６ｃと比べてリーク電流が大きいため、電荷捕獲層６ｂから電荷蓄積層５に効果的に電子が放出される一方で、制御ゲート７から電荷捕獲層６ｂへの電子の注入はブロック層６ｃによってブロックされる。以上のように、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの３層構造にし、透過絶縁層６aのリーク電流をブロック層６ｃのリーク電流と比べて大きくすることにより、上部絶縁層６から電荷蓄積層５に対して効果的にデトラップを行うことができる。
【００３１】
また、NAND型のセル配列を有する場合、上部絶縁層６に関して、以下の関係式を満たすことが好ましい。読み出し時に、電荷捕獲層６ｂに電荷がトラップされることを抑制し、待機時に電荷捕獲層６ｂから電荷がデトラップされることを抑制するためである。
【００３２】
０<(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass （式１）
ここで、EOT１,EOT２,EOT３はそれぞれ透過絶縁層６a、電荷捕獲層６b、ブロック層６cの酸化膜換算膜厚である。そして、εSiをSiの誘電率、各膜の膜厚、誘電率をそれぞれTn、εnとすると、酸化膜換算膜厚EOTnは、以下の関係式で与えられる。
【００３３】
EOTn=Tn×εSi/εn （式２）
また、２層以上の積層膜の場合は、酸化膜換算膜厚EOTnは、以下の関係式で与えられる。
【００３４】
EOTn=ΣiTni×εSi/εni （式３）
また、φ、ψ、Vpassはそれぞれ導電性電荷蓄積層５の仕事関数あるいは電子親和力、真空準位を基準とした電荷捕獲層６aのトラップ準位、NAND型フラッシュメモリの読み出し時に、読み出しセルと同一ビットライン上の非選択セルに与えられた最も大きな電圧である。
【００３５】
次に、読み出し時に、電荷捕獲層６ｂに電荷がトラップされることを抑制し、待機時の電荷のデトラップを抑制するために、上部絶縁層６に関して、上記（式１）の関係式を満たすことが好ましい理由について説明する。
【００３６】
読み出し時に電荷捕獲層６ｂに電子が捕獲されることを抑制するためには、読み出し時における導電性電荷蓄積層５のフェルミ準位が電荷捕獲層６ｂのトラップ準位より低エネルギー側に位置することが好ましい。従って、読み出し時に電荷捕獲層６ｂに電子が捕獲されることを抑制するためには、導電性電荷蓄積層５の仕事関数あるいは電子親和力をφ、電荷捕獲層６ｂの真空準位を基準としたトラップ準位をψ、読み出し時の電圧印加と電荷蓄積層に捕獲された電荷による電荷捕獲層６ｂのトラップ準位のエネルギー変化をVrとするとき、以下の関係式を満たすことが好ましい。
【００３７】
φ-(ψ+Vr)>０ （式４）
ここで、読み出し時の電圧印加による電荷捕獲層６ｂのトラップ準位のエネルギー変化Vrは、上部絶縁層６に印加される電圧をVIPDとするとき、電荷捕獲層６ｂ／ブロック層６ｃ界面において以下の（式５）で与えられる最大値をとる。
【００３８】
Vr=(EOT１+EOT２)/(EOT１+EOT２+EOT３)×VIPD （式５）
（式４）に（式５）を代入し、
φ-(ψ+(EOT１+EOT２)/(EOT１+EOT２+EOT３)×VIPD)>０ （式６）
が得られる。
【００３９】
上部絶縁層６の構成はVIPDが最大値をとる場合においても（式６）を満たすことが望ましい。
【００４０】
NAND型のセル配列を行った場合、VIPDの最大値は以下にして導出することができる。NAND型フラッシュメモリの読み出し時には、読み出しセルと同一ビットライン上の全てのセルをON状態にする必要がある。このため、読み出しセルと同一ビットライン上の非選択セルに最も大きな電圧Vpassが印加される。Vpassはトンネル絶縁膜４と上部絶縁層６に分配されることから、VIPDの最大値はVpassを上回ることはない。よって、VIPDの最大値をVpassとする。
【００４１】
（式６）において、VIPD=Vpassとすると
φ-(ψ+(EOT１+EOT２)/(EOT１+EOT２+EOT３)×Vpass)>０ （式７）
が得られる。なお、Vpassは０Ｖを上回り、かつ１０Ｖ以下の範囲とする。
【００４２】
（式７）を変形し、
(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass （式８）
またEOTｎ（ｎ＝１〜３）>０であることから、
０<(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass （式９）
となる。
【００４３】
以上より、読み出し時に、電荷捕獲層６ｂに電荷がトラップされることを抑制し、待機時の電荷のデトラップを抑制するためには、（式１）の関係を満たすことが好ましいことがわかる。
【００４４】
ここで、電荷捕獲層６ｂに用いられる複数の材料について、電子トラップ準位のエネルギーψ、誘電率を表１に示す。
【表１】
【００４５】
なお、表１中の「トラップ深さ」は絶縁膜の伝導帯下端のエネルギーを基準とした電子トラップのエネルギー準位、「トラップ準位」は真空準位を基準とした電子トラップのエネルギー準位を表す。
【００４６】
また、制御ゲート７、又は導電性電荷蓄積層５には、不純物活性化の熱工程においても安定な材料を用いることが望ましい。ポリシリコン以外で上記条件を満たす材料として、Ti,Ta,Wの窒化物あるいは炭化物、さらにこれらにAl,Siを添加したものが望ましい。制御ゲート７、又は導電性電荷蓄積層５の代表的な材料とその仕事関数を表２に示す。
【表２】
【００４７】
なお、「仕事関数」とは真空準位を基準とした金属のフェルミエネルギーを示すものである。また、これらの材料の仕事関数は、組成、成膜条件、成膜後の熱工程、結晶の面方位等により所望の値に変調させることが可能である。また、不純物が高濃度にドープされたポリシリコンなどの半導体を制御ゲート、又は電荷蓄積層に用いる場合、電子親和力が上記仕事関数に相当し、例えばシリコン結晶の場合、４.０５eVであることが知られている。従って、電荷蓄積層５がポリシリコンからなる場合、「電子親和力」が上記「仕事関数」に相当し、式１の関係式を用いることができる。
【００４８】
次に、図２（a）〜（ｃ）を参照して、本実施形態の不揮発性半導体記憶素子の製造プロセスを説明する。図２（a）〜（c）は、本実施形態の不揮発性半導体記憶素子の製造プロセスを示す工程断面図である。
【００４９】
まず、図２（a）に示されるように、ｐ−型半導体基板１、例えば、ｐ−型Ｓｉ基板の上面全面に絶縁膜を形成する。絶縁膜としては、例えば、熱酸化によりシリコン酸化膜を形成する。次に、このシリコン酸化膜に対して、エッチングを行うことにより、ｐ−型半導体基板１両端部に形成されるソース領域２、ドレイン領域３形成予定領域のｐ−型半導体基板１を露出させるような第１の絶縁膜パターンを形成する。次に、第１の絶縁膜パターンをマスクにして、ｐ−型半導体基板１表面内に、例えば、リンをイオン注入することにより、ｎ＋型のソース領域２、ドレイン領域３を形成する。次に、エッチングを行うことにより、第１の絶縁膜パターンを除去する。その結果、ｐ−型半導体基板１表面内にｎ＋型のソース領域２及びドレイン領域３が形成される。
【００５０】
次に、図２（ｂ）に示されるように、ｐ−型半導体基板１の上面全面にトンネル絶縁膜４となる絶縁膜を形成する。この絶縁膜としては、例えば、熱酸化によりシリコン酸化膜を形成する。このシリコン酸化膜は、例えば、５〜１０ｎｍの膜厚で形成される。次に、このシリコン酸化膜上に、例えば、ポリシリコンをＣＶＤ法により堆積し、導電型電荷蓄積層５となるポリシリコン膜を形成する。前記ポリシリコン膜は、例えば、５〜１００ｎｍに形成する。次に、前記ポリシリコン膜上に、例えば、ＣＶＤ法により、SiO２を堆積し、透過絶縁層６aとなるSiO２膜を形成する。次に前記透過絶縁層６a上に、例えばＣＶＤ法により、SiNを堆積し、電荷捕獲層６bとなるSiN膜を形成する。次に、前記電荷捕獲層６b上に、例えば、ＣＶＤ法により、例えば、SiO２を堆積し、ブロック層６cとなるSiO２膜を形成する。
【００５１】
これらの膜は成膜条件によってトラップ準位を増減させることができる。例えば、ＣＶＤ法においては、成膜温度を下げることによって、トラップ準位密度を増大させることができる。電荷捕獲層６ｂ作成時にＣＶＤ法で成膜された絶縁膜では成膜原料に含まれるC、Cl等の不純物が膜中に残留することによりトラップ準位を形成するためである。従って、電荷捕獲層６bの成膜時には、成膜温度を下げることによって、トラップ準位密度を増大させることが好ましい。また、透過絶縁層６aと透過絶縁層６aと比べてトラップ準位密度の大きい電荷捕獲層６ｂを作成する際に、透過絶縁層６aと電荷捕獲層６ｂとを同一材料を用いてCVD法で作成し、成膜条件として、電荷捕獲層６ｂの成膜時の温度を透過絶縁層６aの成膜時の温度と比べて低い温度とすることにより作成することができる。この条件により作成することにより、電荷捕獲層６ｂのトラップ準位密度を透過絶縁層６aのトラップ準位密度と比べて大きくすることができるためである。また、電荷捕獲層６ｂとブロック層６ｃの関係についても同様に、ブロック層６ｃと電荷捕獲層６ｂとを同一材料を用いてCVD法で作成し、成膜条件として、電荷捕獲層６ｂの成膜時の温度をブロック層６ｃの成膜時の温度と比べて低い温度とすることにより作成することができる。
【００５２】
次に、このブロック層６c上に、例えば、ＣＶＤ法によりポリシリコンを堆積し、制御ゲート７となるポリシリコン膜を形成する。このポリシリコン膜の膜厚は、例えば、５〜１００ｎｍで形成される。
【００５３】
次に、図２（ｃ）に示されるように、シリコン酸化膜、ポリシリコン膜、SiO２膜、SiN膜、SiO２膜、ポリシリコン膜により形成された積層構造について、リソグラフィを行うことにより、ソース領域２及びドレイン領域３を部分的に露出させる。その結果、シリコン酸化膜により形成されるトンネル絶縁膜４、ポリシリコン膜により形成される導電性型蓄積層５、SiO２膜により形成される透過絶縁層６a、SiN膜により形成される電荷捕獲層６b、SiO２膜により形成されるブロック層６c、ポリシリコンにより形成された制御ゲート７の順に積層された積層構造が形成される。以上の製造プロセスによって、図１に示された第１の実施形態に係る不揮発性半導体記憶素子を形成する。
【００５４】
次に、第１の実施形態にかかる不揮発性半導体記憶素子における書き込み方法について説明する。書き込み時において、まず、制御ゲート７に正の電圧を印加し、半導体基板１からトンネル絶縁膜４を介して導電性電荷蓄積層５に電子を注入する。この時、制御ゲート７に印加する電圧は、上部絶縁層６における酸化膜換算電界が０ＭＶ／cmを上回りかつ３０ＭＶ／ｃｍ以下とし、時間は、１ｎ秒から１０ｍ秒の範囲とする。より好ましくは酸化膜換算電界が１０ＭＶ／ｃｍ〜２５ＭＶ／ｃｍの範囲にあり、時間は１ｎ秒から０．１ｍ秒の範囲とする。この時、導電性電荷蓄積層５から上部絶縁層６に電子が注入、捕獲される。上部絶縁層６が電子を捕獲することで、導電性電荷蓄積層５から制御ゲート７への電子リークを抑制することができる。書き込み時に上部絶縁層６に電子を捕獲することから、上記動作を書き込みトラップパルスとする。次に、上記電圧と極性の異なる第１のデトラップパルスを印加する。この時、第１のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方が書き込み時における動作電圧よりも小さいことを特徴とする。又、第１のデトラップパルスは、酸化膜換算電界が０ＭＶ／ｃｍを上回りかつ１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。第１のデトラップパルスを印加することにより、書き込み時に上部絶縁層６に捕獲された電子を導電性電荷蓄積層５側に放出することができる。ここで、上記に説明したとおり、本実施形態においては、上部絶縁層６を透過絶縁層６a、電荷捕獲層６b、ブロック層６cの積層構造とし、透過絶縁層６aとブロック層６cのトラップ準位密度を電荷捕獲層６bのトラップ準位密度と比べて小さくすること及び透過絶縁層６aをブロック層６cに対して高リークとすることで、上記第１のデトラップパルスによる電荷蓄積層５への電荷の放出を効率的に行うことができる。
【００５５】
この第１のデトラップパルス印加時には、電荷捕獲層６bに、過剰に正孔が捕獲されることがある。電荷捕獲層６bに過剰に正孔が捕獲された場合には、過剰に捕獲された正孔が待機時に放出されると、閾値変化を引き起こし、信頼性を低下させる。このため、必要に応じて、第１のデトラップパルスを印加後、書き込みトラップパルスと同じ極性の第２のデトラップパルスを印加する。第２のデトラップパルスを印加することにより、上部絶縁層６に電子を注入し、過剰な正孔を相殺することができる。この時、上部絶縁層６に注入される電子量は書き込みトラップパルスに比べて小さい必要がある。よって、第２のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方は書き込みトラップパルスよりも小さい必要がある。又、第２のデトラップパルスは、上部絶縁層６に印加される酸化膜換算電界が０ＭＶ／ｃｍを上回りかつ１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。
【００５６】
本実施形態に係る不揮発性半導体記憶素子によれば、データ保持時の上部絶縁層６からの電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。特に、本実施形態においては、上部絶縁層６を透過絶縁層６a、電荷捕獲層６b、ブロック層６cの積層構造とし、透過絶縁層６aをブロック層６cに対して高リークとすること及び、透過絶縁層６aとブロック層６cのトラップ準位密度を電荷捕獲層６bのトラップ準位密度と比べて小さくすることにより、上記第１のデトラップパルスによる電荷蓄積層５への電荷の放出を効率的に行うことができる。
【００５７】
また、本実施形態によれば、書き込み時に電荷捕獲層６bに電子がトラップされることにより、書き込み時における導電性電荷蓄積層５から制御ゲート７へのリーク電流が抑制され、書き込み時の閾値電圧の変化を増大させることができる。特に、本実施形態にかかる上部絶縁層６は、透過絶縁層６aが、ブロック層６cに比べて、膜厚が薄いため、透過絶縁層６aは、ブロック層６cに比べてリーク電流が大きい。従って、書き込み時には、透過絶縁層６aが、ブロック層６cと比べて電流を良く通すため、トラップ準位密度が高い電荷捕獲層６bに多くの電子がトラップされる。
【００５８】
また、本実施形態によれば、書き込み時に電荷捕獲層６bにトラップした電子をデトラップパルスの印加により導電性電荷蓄積層５側にデトラップすることで、導電性電荷蓄積層５の蓄積電荷量を増大させることができ、書き込みトラップパルスの印加電圧に対して大きな閾値変化を得ることができ、動作電圧を低減させることができる。
【００５９】
また、本実施形態では、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層６bに注入された正孔を相殺することができる。この動作により、データ保持時の、電荷捕獲層６bからの正孔放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【００６０】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる不揮発性半導体記憶素子を示す断面図である。
【００６１】
本実施形態に係る不揮発性半導体記憶素子は、上部絶縁層２６を電荷捕獲層２６ｂとブロック層２６cの２層構造とした点で、上部絶縁層６が透過絶縁層６aと電荷捕獲層６bとブロック層６cとの３層構造とした第１の実施形態に係る不揮発性半導体記憶素子と異なり、それ例外の構成は第１の実施形態に係る不揮発性半導体記憶素子と同じである。
【００６２】
すなわち、本実施形態に係る不揮発性半導体記憶素子の構造は、第１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型半導体基板１表面のチャネル領域上には、トンネル絶縁膜４、導電性電荷蓄積層５、上部絶縁層２６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、導電性電荷蓄積層５、制御ゲート７の膜厚は、それぞれ、例えば、５〜１０ｎｍ、５〜１００ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層２６は、電荷捕獲層２６b、ブロック層２６cの２層構造からなり、導電性電荷蓄積層５上に、電荷捕獲層２６b、ブロック層２６cが順に積層された構造をとる。ここで電荷捕獲層２６b、ブロック層２６cの膜厚は、それぞれ、例えば、１〜５nm、４〜２０nm形成される。
【００６３】
以下では、上部絶縁層２６、即ち、電荷捕獲層２６b、ブロック層２６cの材料について説明する。
【００６４】
電荷捕獲層２６bの材料は、電子トラップ準位密度が、ブロック層２６cの材料の電子トラップ準位密度と比べて大きい材料を用いる。
【００６５】
尚、ブロック層２６c及び電荷捕獲層２６bの材料は、第１の実施形態に示した材料と同一の材料を用いることができる。電荷捕獲層２６bは、ブロック層２６cと比較して電子トラップ準位密度が大きい材料を用いる。
【００６６】
次に、電荷捕獲層２６b、ブロック層２６cの好ましい材料の組み合わせについて説明する。電荷捕獲層２６b、ブロック層２６cの好ましい材料の組み合わせとして、電荷捕獲層２６b/ブロック層２６cのように以下に示す。例えば、SiN/ Al２O３、HｆAlO/ Al２O３、Zr AlO/ Al２O３、TiAlO/ Al２O３、HfSiO/ Al２O３、ZrSiO/ Al２O３、である。また、上記組み合わせについて、SiO２をSiONに変更したもの、Al２O３をSiO２に変更したもの、SiO２をAl２O３に変更したものも用いることができる。
【００６７】
また、NAND型のセル配列を有する場合、上部絶縁層２６に関して、読み出し時に、電荷捕獲層２６bに電荷がトラップされることを抑制し、待機時の電荷のデトラップを抑制するために以下の関係式を満たすことが好ましい。下記関係式は、第１の実施形態の（式１）において、EOT１＝０を代入することにより導くことができる。
【００６８】
０<(EOT２)/(EOT２+EOT３)<(φ-ψ)/Vpass （式１０）
また、制御ゲート７、導電性電荷蓄積層５の材料としては、第１の実施形態と同様の材料を用いる。
【００６９】
なお、本実施形態の不揮発性半導体記憶素子の製造プロセスは、導電性電荷蓄積層５であるポリシリコン膜上に電荷捕獲層２６bを形成し、透過絶縁層６aを形成しない点で第１の実施形態の製造プロセスと異なる以外は同じである。
【００７０】
次に、第２の実施形態にかかる不揮発性半導体記憶素子における書き込み方法及び上部絶縁層２６から電子をデトラップする方法について説明する。書き込み方法及びデトラップする方法は、第１の実施形態と同様である。
【００７１】
本実施形態に係る不揮発性半導体記憶素子によれば、データ保持時の上部絶縁層２６による電荷の放出を抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。特に、本実施形態においては、上部絶縁層２６を、２層構造として、導電性電荷蓄積層５側に電荷捕獲層２６b、制御ゲート７側に電荷捕獲層２６bと比べてトラップ準位密度が小さいブロック層２６cを有する構造をとっており、その結果、書き込み後の第１のデトラップパルスによる上部絶縁層２６からの電子のデトラップを効果的に行うことができる。
【００７２】
また、本実施形態によれば、第１の実施形態と同様に、書き込み時に電荷捕獲層２６に電子がトラップされることにより、書き込み時における導電性電荷蓄積層５から制御ゲート７へのリーク電流が抑制され、書き込み時の閾値電圧の変化を増大させることができる。
【００７３】
また、本実施形態によれば、第１の実施形態と同様に、書き込み時に電荷捕獲層２６bにトラップした電子をデトラップパルスの印加により導電性電荷蓄積層５側にデトラップすることで、導電性電荷蓄積層５の蓄積電荷量を増大させることができ、書き込みトラップパルスの印加電圧に対して大きな閾値変化を得ることができ、動作電圧を低減させることができる。
【００７４】
また、本実施形態によれば、第１の実施形態と同様に、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層２６bに注入された正孔を相殺することができる。この動作により、データ保持時の、電荷捕獲層２６bからの正孔放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【００７５】
次に、本実施形態において、上部絶縁層２６を２層構造として、導電性電荷蓄積層５側に電荷捕獲層２６b、制御ゲート７側に電荷捕獲層２６bと比べてトラップ準位密度が小さいブロック層２６cを有する構造をとることにより、第１のデトラップパルスによる電子のデトラップを効果的に行うことができる理由について、以下説明する。
【００７６】
図４は、電極Ａ、絶縁膜、電極Ｂを積層したＭＩＭキャパシタに関するバンドダイアグラムの模式図である。このＭＩＭキャパシタの絶縁膜は、電極Ａ側の絶縁膜Ａ、電極Ｂ側の絶縁膜Ｂの２層で構成され、絶縁膜Ａが絶縁膜Ｂと比べてトラップ準位密度が大きいものとする。本実施形態の不揮発性半導体記憶素子と図４のＭＩＭキャパシタにおいては、電極Ａが導電性電荷蓄積層５、絶縁膜Ａが電荷捕獲層２６b、絶縁膜Ｂがブロック層２６c、電極Ｂが制御ゲート７にそれぞれ対応する。図４（a）に、電極Ａ、電極Ｂ両方の電極に電圧を印加していない状態を示す。図４において、電極Ａ、電極Ｂの仕事関数を同一としているが、電極の種類及び仕事関数は同一である必要はない。また、バンドギャップ、膜厚も模式的なものであり、図４の関係を満たす必要はない。また、膜中の電子トラップは絶縁膜のポテンシャルを変調するが、図４では省略している。
【００７７】
ＭＩＭキャパシタに関して、電極Ｂに正の電圧を印加すると、図４（ｂ）に示されるように、電極Ａから絶縁膜Ａに電子がトラップされる。絶縁膜Ａは、電子のトラップ準位密度が大きいためである。このとき、絶縁膜Ｂにトラップされる電子量は絶縁膜Ａにトラップされる電子量と比べて無視できるほど少ない。次に、電極Ｂに負の電圧を印加すると、図４（ｃ）に示されるように、絶縁膜Ａにトラップされた電子は、電極Ａの方にデトラップされる。また、絶縁膜Ｂがあるため、電極Ｂから絶縁膜Ａへの電子注入は抑制される。ここで、絶縁膜Ｂは、電子のトラップ準位密度が小さいため、絶縁膜Ｂの電子のトラップは少ない。その結果、電極Ｂに正のバイアスをかけた際に絶縁膜Ａにトラップされた電子が効率よくデトラップされる。このように、トラップ準位密度の異なる絶縁膜を積層することにより、デトラップパルスにより、絶縁膜Aにトラップされた電子のデトラップを効果的に行うことができることがわかる。
【００７８】
以上の説明から、本実施形態のように上部絶縁層２６を２層構造とし、導電性電荷蓄積層５側に電荷捕獲層２６ｂ、制御ゲート７側に電荷捕獲層２６ｃと比べて電子トラップ準位密度の小さいブロック層２６ｃを有する構造をとることにより、書き込み時に上部絶縁層２６にトラップされた電子についての第１のデトラップパルスによるデトラップを効果的に行うことができることがわかる。
【００７９】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る不揮発性半導体記憶素子を示す断面図である。
【００８０】
以下、図面を参照して本発明の実施の形態を説明する。
【００８１】
この第３の実施形態にかかる不揮発性半導体記憶素子の構造は、第１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型の半導体基板１のソース領域２とドレイン領域３間の領域がチャネル領域となる。
【００８２】
ｐ−型半導体基板１上には、トンネル絶縁膜４、非導電性電荷蓄積層３５、上部絶縁層３６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、非導電性電荷蓄積層３５、制御ゲート７の膜厚は、それぞれ、例えば、２〜１０ｎｍ、２〜２０ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層３６はブロック層３６ｃ、電荷捕獲層３６ｂ、透過絶縁層３６aの３層構造からなり、非導電性電荷蓄積層３５上にブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aが順に積層された構造をとる。ここで、例えば、ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの膜厚は、それぞれ、例えば、４〜２０nm、１〜５nm、０．５〜４nmで形成される。
【００８３】
以下では、上部絶縁層３６、即ち、ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの材料について説明する。
【００８４】
ブロック層３６c、電荷捕獲層３６b及び透過絶縁層３６aの材料は、第１の実施形態に示した材料と同一の材料を用いることができる。
【００８５】
次に、ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの好ましい材料の組み合わせについて説明する。
【００８６】
ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの好ましい材料の組み合わせについて説明する。ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの好ましい材料の組み合わせとして、ブロック層３６c /電荷捕獲層３６b /透過絶縁層３６aのように以下に示す。例えば、Al２O３/SiN/ SiO２、Al２O３/HｆAlO/ SiO２、Al２O３/ Zr AlO/ SiO２、Al２O３/ TiAlO/ SiO２、Al２O３/ HfSiO/ SiO２、Al２O３/ ZrSiO/ SiO２、である。また、上記組み合わせについて、SiO２をSiONに変更したもの、Al２O３をSiO２に変更したもの、SiO２をAl２O３に変更したものも用いることができる。
【００８７】
また、透過絶縁層３６aは、ブロック層３６cに対してリーク電流が大きいことが好ましい。透過絶縁層３６aのリーク電流が、ブロック層３６cのリーク電流に比べて大きくするために、透過絶縁層３６aは、ブロック層３６cと比べて、膜厚を小さくする、誘電率の小さい材料を用いる、又は膜厚が小さくかつ誘電率の小さい材料を用いる。特に、透過絶縁層３６aは、ブロック層３６cの膜厚に対してリーク電流を大きくするために、透過絶縁層３６aの膜厚が、ブロック層３６cの膜厚と比べて、小さいことが好ましい。
【００８８】
また、上部絶縁層３６に関して、以下の関係式を満たすことが好ましい。待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制し、消去動作時には電子を効果的に捕獲するためである。
【００８９】
０<φ-ψ≦ (EOT１+EOT２)/(EOTtotal)×Verase （式１１）
ここで、EOT１,EOT２,はそれぞれ透過絶縁層３６a、電荷捕獲層３６ｂの酸化膜換算膜厚である。また、EOTtotalは、トンネル絶縁膜４、非導電性電荷蓄積層３５、上部絶縁層３６の酸化膜換算膜厚の総和である。また、Veraseは、消去動作時の半導体基板１と制御ゲート７の電位差である。また、φ、ψは、それぞれ、制御ゲート７の仕事関数、真空準位を基準とした電荷捕獲層３６ｂのトラップ準位を示す。
【００９０】
次に、待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制し、消去動作時には電子を捕獲するために、上部絶縁層３６に関して、上記（式１１）の関係式を満たすことが好ましい理由について説明する。
【００９１】
待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制するためには、待機中に、制御ゲート７のフェルミ準位が電荷捕獲層３６ｂのトラップ準位より低エネルギー側に位置することが好ましい。従って、待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制するためには、制御ゲート７の仕事関数をφ、真空準位を基準とした電荷捕獲層３６ｂのトラップ準位をψとするとき、以下の関係式を満たすことが好ましい。
【００９２】
０<φ-ψ （式１２）
一方、消去動作時においては電子を電荷捕獲層３６のトラップ準位に捕獲する必要があるために、消去動作時においては、制御ゲート７の仕事関数が、電荷捕獲層３６ｂのトラップ準位を上回ることが好ましい。したがって、消去バイアスにおける電荷捕獲層３６ｂのトラップ準位の電圧降下の最大値をVｆとするとき、以下の関係式を満たすことが好ましい。
【００９３】
φ-（ψ+Vf）≦０ （式１３）
ここで、消去バイアスによる電荷捕獲層３６ｂのトラップ準位の電圧降下の最大値Vｆは、消去動作時のチャネル領域と制御ゲート７の電位差をVeraseとするとき、以下の関係式で与えられる。
【００９４】
Vｆ=(EOT１+EOT２)/ (EOTtotal)×Verase （式１４）
（式１２）、（式１３）、（式１４）より、
０<φ-ψ≦(EOT１+EOT２)/(EOTtotal)×Verase （式１５）
となる。
【００９５】
以上より、待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制するために、上部絶縁層３６に関して、上記（式１１）の関係式を満たすことが好ましいことがわかる。
【００９６】
また、制御ゲート７がポリシリコンからなる場合、「電子親和力」が上記「仕事関数」に相当し、同様の関係式を用いることができる。
【００９７】
次に、図６を参照して、本実施形態の不揮発性半導体記憶素子の製造プロセスを説明する。図６は、本実施形態の不揮発性半導体記憶素子の製造プロセスを示す工程断面図である。
【００９８】
まず、図６（a）に示されるように、第１の実施形態と同様にして、ｐ−型半導体基板１表面内にｎ＋型のソース領域２及びドレイン領域３を形成する。次に、ｐ−型半導体基板１の上面全面にトンネル絶縁膜４となる絶縁膜を形成する。この絶縁膜としては、例えば、熱酸化によりシリコン酸化膜を形成する。このシリコン酸化膜は、例えば、２〜１０ｎｍの膜厚で形成される。次に、このシリコン酸化膜上に、例えば、窒化シリコンをＣＶＤ法により堆積し、非導電型電荷蓄積層３５となる窒化シリコン膜を形成する。前記窒化シリコン膜は、例えば、２〜２０ｎｍに形成する。次に、前記窒化シリコン膜上に、例えば、ＣＶＤ法によりSiO２を堆積し、ブロック層３６cとなるSiO２膜を形成する。次に、前記ブロック層３６c上に、例えば、ＣＶＤ法によりSiNを堆積し、電荷捕獲層３６ｂとなるSiN膜を形成する。次に、上記電荷捕獲層３６ｂ上に、例えば、ＣＶＤ法によりSiO２を堆積し、透過絶縁層３６aとなるSiO２膜を形成する。これらの膜は、第１の実施形態と同様に成膜条件によってトラップ準位を増減させることができる。第１の実施形態と同様に、電荷捕獲層３６ｂの成膜時には、成膜温度を下げることによって、トラップ準位密度を増大させることも可能である。次に、例えばＣＶＤ法によりポリシリコンを堆積し、ポリシリコン膜を形成する。このポリシリコン膜の膜厚は、例えば、５〜１００ｎｍで形成される。
【００９９】
次に、図６（ｂ）に示されるように、シリコン酸化膜、シリコン窒化膜、SiO２膜、SiN膜、ポリシリコン膜により形成された積層構造について、リソグラフィを行うことにより、ソース領域２及びドレイン領域３を部分的に露出させる。その結果、シリコン酸化膜により形成されるトンネル絶縁膜４、シリコン窒化膜により形成される非導電性電荷蓄積層３５、SiO２膜により形成されるブロック層３６c、SiN膜により形成される電荷捕獲層３６ｂ、SiO２により形成される上部絶縁層３６、ポリシリコンにより形成される制御ゲート７の順に積層された積層構造が形成される。以上の製造プロセスによって、図５に示された第３の実施形態の不揮発性半導体記憶素子を形成する。
【０１００】
次に、第３の実施形態にかかる不揮発性半導体記憶素子の消去動作方法を説明する。消去時には、制御ゲート７が半導体基板１に対して負電圧となるよう電圧を印加し、前記半導体基板１から非導電型電荷蓄積層３５へ正孔を注入する。この消去時の制御ゲート７と半導体基板１の間に印加する電圧の絶対値は、酸化膜換算電界として０MVを上回り、２５ＭＶ／ｃｍ以下であり、時間は、１ｎ秒から１０ｍ秒の範囲とする。より好ましくは酸化膜換算電界が１０ＭＶ／ｃｍ〜 ２５ＭＶ／ｃｍの範囲にあり、時間は１ｎ秒から０．１ｍ秒の範囲とする。
【０１０１】
この時、制御ゲート７から電荷捕獲層３６ｂに電子が注入・捕獲される。上部絶縁層３６が電子を捕獲することで、制御ゲート７から上部絶縁層３６を透過するリーク電流を抑制することができる。消去時に上部絶縁層３６に電子を捕獲することから、上記動作を消去トラップパルスとする。次に、上記電圧と極性の異なる第１のデトラップパルスを印加する。この時、第１のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方が消去時における動作電圧よりも小さいことを特徴とする。又、第１のデトラップパルスは、酸化膜換算電界が０MVを上回り、１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。第１のデトラップパルスを印加することにより、消去トラップパルス時に上部絶縁層３６に捕獲された電子を制御ゲートに放出することができる。ここで、本実施形態においては、上部絶縁層３６をブロック層３６c、電荷捕獲層３６ｂ、透過絶縁層３６aの積層構造とし、透過絶縁層３６aをブロック層３６cに対して高リークとすることで、上記第１のデトラップパルスによる上部絶縁層３６から制御ゲート７への電子の放出を効率的に行うことができる。上部絶縁層３６から制御ゲート７への電子の放出を効果的に行うことができる原理については、第１の実施形態において説明したことと同様である。即ち、第１のデトラップパルス時に、透過絶縁層３６aが高リークであるために、電荷捕獲層３６ｂから透過絶縁層３６aを介した制御ゲート７への電子の放出が効果的にできる一方で、ブロック層３６cが低リークであるために、非導電性電荷蓄積層３５からブロック層３６cを介した電荷捕獲層３６ｂへの電子注入を抑制することができるためである。
【０１０２】
この第１のデトラップパルス印加時には、電荷捕獲層３６ｂに、過剰に正孔が捕獲されることがある。過剰に捕獲された正孔が待機時に放出されると、閾値変化を引き起こし、信頼性を低下させる。このため、必要に応じて、第１のデトラップパルスを印加後、消去トラップパルスと同じ極性である第２のデトラップパルスを印加する。第２のデトラップパルスを印加することにより、上部絶縁層３６に電子を注入し、第１の上部絶縁層３６中の過剰な正孔を相殺することができる。この時、上部絶縁層３６に注入される電子量は消去トラップパルスに比べて小さい必要がある。よって、第２のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方は消去トラップパルスよりも小さい必要がある。又、第２のデトラップパルスは、酸化膜換算電界が１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。
【０１０３】
以上の動作により、本実施形態にかかる不揮発性半導体記憶素子の上部絶縁層３６のデータ保持時の電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。特に、上記で説明したとおり、本実施形態においては、上部絶縁層３６をブロック層３６c、電荷捕獲層３６ｂ、透過絶縁層３６aの積層構造とし、３層構造とし、透過絶縁層３６aをブロック層３６cに対して高リークとすることで、上記第１のデトラップパルスによる上部絶縁層３６から制御ゲート７への電子の放出を効率的に行うことができる。
【０１０４】
また、以上の動作により、本実施形態にかかる不揮発性半導体記憶素子によれば、消去時に電荷捕獲層３６ｂに電子がトラップされることにより、上部絶縁層３６にかかる電界を弱め、トンネル絶縁膜４と非導電型電荷蓄積層３５にかかる電界を強める。この結果、非導電性電荷蓄積層３５から半導体基板１への電子の放出、半導体基板１から非導電性電荷蓄積層３５への正孔の注入を効率的に行うことができる。また、電荷捕獲層３６ｂに電子がトラップされることにより、制御ゲートから電荷捕獲層３６ｂにかけての絶縁膜の電子障壁を増大させることができる。これにより、消去動作速度の向上及び動作電圧の低減が可能となる。特に、本実施形態にかかる上部絶縁層３６は、透過絶縁層３６aが、ブロック層３６cに比べて、膜厚が薄いため、透過絶縁層３６aは、ブロック層３６cに比べてリーク電流が大きい。従って、消去トラップパルス印加時には、透過絶縁層３６aが、ブロック層３６cと比べて電流を良く通すため、トラップ準位密度が高い電荷捕獲層３６ｂに多くの電子がトラップされるため、効果的に電荷捕獲層３６ｂに電子がトラップされることとなる。
【０１０５】
また、ブロック層３６cは、書き込み動作、消去動作、及び保持中における非導電性電荷蓄積層３５と電荷捕獲層３６ｂ間の電荷移動を抑える働きがある。
【０１０６】
また、本実施形態では、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層３６ｂに注入された正孔を相殺することができる。この動作により、データ保持時の、電荷捕獲層３６ｂからの正孔放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【０１０７】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る不揮発性半導体記憶素子を示す断面図である。
【０１０８】
本実施形態に係る不揮発性半導体記憶素子は、上部絶縁層４６をブロック層４６ｃと電荷捕獲層４６ｂの２構造とした点で、第３の実施形態の上部絶縁層３６がブロック層３６ｃと電荷捕獲層３６ｂと透過絶縁層３６aとの３層構造としたこととが異なり、それ以外の構成は同じである。
【０１０９】
即ち、本実施形態にかかる不揮発性半導体記憶素子の構造は、１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型半導体基板１表面のチャネル領域上には、トンネル絶縁膜４、非導電性電荷蓄積層３５、上部絶縁層４６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、非導電性電荷蓄積層３５、制御ゲート７の膜厚は、それぞれ、例えば、２〜１０ｎｍ、２〜２０ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層４６は２層の構造からなり、非導電性電荷蓄積層３５上にブロック層４６ｃ、電荷捕獲層４６ｂが順に積層された構造をとる。ここで、ブロック層４６ｃ、電荷捕獲層４６ｂの膜厚は、それぞれ、例えば、４〜２０nm、１〜５nmで形成される。
【０１１０】
以下では、上部絶縁層４６、即ち、ブロック層４６ｃ及び電荷捕獲層４６ｂの材料について説明する。ブロック層４６ｃの材料は、トラップ準位密度が、電荷捕獲層４６ｂのトラップ準位密度と比べて小さい材料を用いる。ブロック層４６ｃ及び電荷捕獲層４６ｂの材料は、第１の実施形態に示した材料と同一の材料を用いることができる。
【０１１１】
次に、ブロック層４６ｃ、電荷捕獲層４６ｂの好ましい材料の組み合わせについて説明する。ブロック層４６ｃ、電荷捕獲層４６ｂの好ましい材料の組み合わせとして、ブロック層４６ｃ/電荷捕獲層４６ｂのように以下に示す。例えば、Al２O３/SiN、Al２O３/HｆAlO、Al２O３/ Zr AlO、Al２O３/ TiAlO、Al２O３/ HfSiO、Al２O３/ ZrSiOである。また、上記組み合わせについて、SiO２をSiONもしくはSiNに変更したもの、Al２O３をSiO２に変更したもの、SiO２をAl２O３に変更したものも用いることができる。
【０１１２】
また、上部絶縁層４６に関して、待機中に電荷捕獲層４６ｂに電荷がトラップされることを抑制し、消去動作時において効果的に電荷をトラップするために、以下の関係式を満たすことが好ましい。下記関係式は、第３の実施形態で、EOT１=０を代入することにより導くことができる。
【０１１３】
０<φ-ψ≦(EOT２)/(EOTtotal)×Verase （式１６）
なお、本実施形態の不揮発性半導体記憶素子の製造プロセスは、電荷捕獲層４６ｂ上に制御ゲート７を形成し、電荷捕獲層４６ｂ上に透過絶縁層を形成しない点で第３の実施形態の製造プロセスと異なる以外は同じである。
【０１１４】
次に、第４の実施形態にかかる不揮発性半導体記憶素子の消去方法及び上部絶縁層４６から電子をデトラップする方法について説明する。消去方法及びデトラップする方法は第３の実施形態と同様である。本実施形態においては、上部絶縁層４６を２層構造とし、非導電性電荷蓄積層３５側にブロック層４６ｃ、制御ゲート７側にブロック層４６ｃと比べて電荷トラップ準位密度の大きい電荷捕獲層４６ｂを有する構造をとっている。本実施形態においては、第１のデトラップパルスにより、上部絶縁層４６から効果的に電荷を放出することができる。上部絶縁層４６から効果的に電荷を放出することができる原理は、第２の実施形態で説明したことと同様である。即ち、本実施形態に係る構造を取ることにより、消去トラップパルス印加時には制御ゲート７から上部絶縁層４６に容易に電子を注入できる一方で、デトラップパルス印加時には非導電性電荷蓄積層３５から上部絶縁層４６への電荷の移動を抑制することができる。その結果、消去時に上部絶縁層４６にトラップされた電子についての第１のデトラップパルスによるデトラップを効果的に行うことができる。
【０１１５】
以上のように本実施形態によれば、上部絶縁層４６を２層構造とし、非導電性電荷蓄積層３５側にブロック層４６ｃ、制御ゲート７側にブロック層４６ｃと比べて電子トラップ準位密度の大きい電荷捕獲層４６ｂを有する構造をとることにより、消去時に上部絶縁層４６にトラップされた電子についての第１のデトラップパルスによるデトラップを効果的に行うことができる。従って、データ保持時に、不揮発性半導体記憶素子の上部絶縁層４６による電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【０１１６】
また、本実施形態では、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層４６ｂに注入された正孔を制御ゲート７側にデトラップすることができ、データ保持時の、上部絶縁層４６による正孔の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。
【０１１７】
また、本実施形態によれば、消去時に電荷捕獲層４６ｂに電子がトラップされることにより、上部絶縁層４６にかかる電界を弱め、トンネル絶縁膜４と非導電性電荷蓄積層３５にかかる電界を強める。この結果、非導電性電荷蓄積層３５から半導体基板１への電子の放出、半導体基板１から非導電性電荷蓄積層３５への正孔の注入を効率的に行うことができ、消去動作速度の向上及び動作電圧の低減が可能となる。
【０１１８】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る不揮発性半導体記憶装置にかかるNAND型フラッシュメモリを示すブロック図である。図８に示されるように、本実施形態にかかる不揮発性半導体記憶装置は、例えば、第１の実施形態にかかる不揮発性半導体記憶素子が配列されて形成されたメモリセルアレイ５１と、前記不揮発性半導体記憶素子にデータが書き込まれた後に、デトラップパルスをメモリセルの制御ゲート７に供給して、上部絶縁層６から電荷を引き抜くデトラップパルス供給回路５９とを具備したことを特徴とする。
【０１１９】
図８に示されるように、本実施形態にかかる不揮発性半導体記憶装置にかかるＮＡＮＤ型フラッシュメモリは、メモリセルアレイ５１、ロウデコーダ５２、カラムデコーダ５３、カラムセレクタ５４、センスアンプ＆ラッチ回路５５、読み出し出力回路５６、書き込み入力回路５７、動作モードに応じて所要の書き込み／消去用の電圧やパルス信号を供給する書き込み／消去制御回路５８、及び、デトラップパルス供給回路５９により形成される。なお、デトラップパルス供給回路５９は、書き込み／消去制御回路５８内に形成してもよい。
【０１２０】
デトラップパルス供給回路５９は、メモリセルに電圧を印加することにより第１の極性の電荷を半導体基板１から導電性電荷蓄積層５に注入することによりデータの書き込みをした後、不揮発性半導体記憶素子の制御ゲート７と半導体基板１の間に、書き込み時に印加した電圧と異なる極性の電圧を印加し、書き込み時に上部絶縁層６にトラップされた第１の極性の電荷を上部絶縁層６から放出させるデトラップパルスを供給する回路である。また、デトラップパルス供給回路５９は、前記デトラップパルスを印加後、更に、第２のデトラップパルスを印加する回路としても良い。第２のデトラップパルスは、書き込み時の電圧と同じ極性の電圧であり、第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、トラップされた正孔が注入された上部絶縁層６に電子を注入することにより、過剰な正孔を相殺することができる。
【０１２１】
次に、図８中のメモリセルアレイ５１について説明する。図９は、メモリセルアレイ５１の一部のパターン平面図である。メモリセルアレイ５１を構成するメモリは、第１の実施形態にかかる不揮発性半導体装置で形成されることが本実施形態の特徴である。なお、図９ではビット線を省略している。図１０は図９に示したメモリセルアレイ５１の等価回路図である。図９および図１０に示すメモリセルアレイにおいて、各ＮＡＮＤセルユニット６０は、直列接続されたセルトランジスタＭ１〜Ｍ８と、これらのセルトランジスタの両端部にそれぞれ配置された選択トランジスタＳ１、Ｓ２とを含んでいる。選択トランジスタＳ１、Ｓ２の各ゲートには、対応して選択ゲート線ＳＧ１、ＳＧ２が接続されており、メモリセルＭ１〜Ｍ８の各制御ゲート７には、対応して制御ゲート７線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各ＮＡＮＤセルユニット６０の選択トランジスタＳ１のドレインには対応してビット線ＢＬ１、ＢＬ２、・・・が接続され、選択トラジスタＳ２のソースにはソース線ＳＬが接続されている。ここでは、セルトランジスタが８個直列接続された場合について示しているが、セルトランジスタの数は８個に限定されるものではなく、例えば、１６個や３２個でもよい。
【０１２２】
本実施形態に係る不揮発性半導体記憶装置にかかる書き込み方法及びデトラップする方法は第１の実施形態と同様である。
【０１２３】
また、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態と同様の効果を達成することができる。
【０１２４】
尚、本実施形態においては、第１の実施形態に係る不揮発性半導体記憶素子が配列されたメモリセルアレイについて説明したが、第２乃至第４の実施形態に係る不揮発性半導体記憶素子が配列されたメモリセルアレイについても適用できる。以下では、第３、又は第４の実施形態に係る不揮発性半導体記憶素子が配列されたメモリセルアレイを用いた場合のデトラップパルス供給回路について説明する。デトラップパルス供給回路は、不揮発性半導体記憶素子に電圧を印加することにより第１の極性の電荷を非導電性電荷蓄積層３５から半導体基板１へ放出することによりデータを消去後、不揮発性半導体記憶素子の制御ゲート７に、消去時に印加した電圧と異なる極性の電圧を印加し、消去時に上部絶縁層３６にトラップされた第１の極性の電荷を上部絶縁層３６から放出させるデトラップパルスを供給する回路である。また、デトラップパルス供給回路は、前記デトラップパルスを印加後、更に、第２のデトラップパルスを印加する回路としても良い。第２のデトラップパルスは、消去時の電圧と同じ極性の電圧であり、第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、トラップされた正孔が注入された上部絶縁層３６から正孔をデトラップすることができる。
【０１２５】
なお、本発明は上記した第１〜第５の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々、変形して実施できる。また、上記した実施形態を適宜組み合わせてもよい。例えば、上述の実施形態に開示される全構成要素からいくつかの構成要素を削除しても良い。
【０１２６】
尚、第１〜第５の実施形態においては、上部絶縁層について２層及び３層の場合について示した。しかしながら、上部絶縁層は、２層及び３層に限られない。例えば、上部絶縁層は、４層以上であっても良い。
【０１２７】
また、上部絶縁層を１層で形成してもよい。上部絶縁層が１層の場合として、例えば、電荷トラップ準位密度を膜厚方向に対して連続的に変化させた構造で形成する構成をとることができる。例えば、電荷トラップ準位密度を導電性電荷蓄積層５から制御ゲート７側に向かうに従って、膜厚方向に連続的に小さくさせるためには、導電性電荷蓄積層５から制御ゲート７側に向かうに従って、上部絶縁層の構成元素の組成比を化学量論比からの差異を小さくしていくことにより形成することができる。このような構造を取ることにより、第１のデトラップパルス印加時に上部絶縁層から導電性電荷蓄積層５へ放出される電子の量と比べて、制御ゲート７から上部絶縁層へ注入される電子の量が小さい構造となる。その結果、書き込み時に上部絶縁層にトラップされた電子のデトラップを、第１のデトラップパルスにより効果的に行うことができる。従って、データ保持時に、不揮発性半導体記憶素子の上部絶縁層による電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【０１２８】
また、第１の〜第５の実施形態においては、電気的に書き込み消去を行う不揮発性半導体記憶素子、特にNAND型フラッシュメモリについて示した。しかしながら、本発明は、NOR型、AND型、DINOR型の不揮発性半導体記憶素子、NOR型とNAND型の長所を融合したNANO型フラッシュメモリ、及び１つの記憶素子が２つの選択トランジスタに挟み込まれた構造を有する３Tr-NAND型不揮発性半導体記憶素子等にも適用可能である。
【０１２９】
また、第１〜第５の実施形態において、具体的形状、具体的大きさ、具体的材料を示したが、実施形態に示された形状、大きさ、材料は、１例にすぎず、本発明の効果を発揮でき、要旨を逸脱しない範囲で、他の形状、大きさ、材料により形成しても良い。
【０１３０】
例えば、第１〜第５の実施形態においては、積層構造をＳｉ基板上に設けた。しかしながら、Si基板上に積層構造を形成する必要はない。例えば、積層構造を、Ｓｉ基板上に形成されたウェル上、SiGe基板上、Ge基板上、SiGeC基板、絶縁膜上薄膜半導体が形成されたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、ＳＧＯT（ｓｉｌｉｃｏｎ−ｇｅｌｍａｎｉｕｍｕ ｏｎ ｉｎｓｕｌａｔｏｒ）基板又はこれらの基板上に形成されたウェル上へ形成することも可能である。
【０１３１】
また、第１〜第５の実施形態においては、チャネルが平坦な構造を示した。しかしながら、必ずしも、チャネルが平坦である必要はない。例えば、FIN構造に代表されるようなチャネル部分を立体的な構造に形成することも可能である。
【０１３２】
また、第１〜第５の実施形態においては、素子の配列を平面上に限定した。しかしながら、必ずしも、素子の配列は平面である必要はない。例えば、素子の配列として、積層構造、縦型構造としてもよい。
【０１３３】
本実施形態における動作バイアスの符号は全てp型基板上のnチャネルトランジスタを仮定したものであるが、n基板に対しても本発明は有効である。n基板を用いる場合は、動作時のバイアスの符号をすべて反対にして読み替えれば良い。
【０１３４】
また、第１〜第５の実施形態においては、ソース領域２及びドレイン領域３がｎ型の場合について示した。しかしながら、ソース領域２及びドレイン領域３はｐ型であってもよい。又、ソース領域２及びドレイン領域３は、金属を含む導電領域であっても良い。例えば、金属を含む導電領域としては、金属、金属シリサイドがある。金属シリサイドとしては、例えば、ニッケルシリサイド、コバルトシリサイドがある。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図３】本発明の第２の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図４】本発明の第２の実施形態における、MIMキャパシタに関するバンドダイアグラムの模式図。
【図５】本発明の第３の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図７】本発明の第４の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図８】本発明の第５の実施形態に係る不揮発性半導体記憶装置にかかるNAND型フラッシュメモリを示すブロック図
【図９】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部のパターン平面図。
【図１０】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図。
【符号の説明】
【０１３６】
１・・・ｐ−型半導体基板
２・・・ｎ＋型ソース領域
３・・・ｎ＋型ドレイン領域
４・・・トンネル絶縁膜
５・・・導電性電荷蓄積層
６、２６、３６、４６・・・上部絶縁層
６a、３６a・・・透過絶縁層
６ｂ、２６ｂ、３６ｂ、４６ｂ・・・電荷捕獲層
６ｃ、２６ｃ、３６ｃ、４６ｃ・・・ブロック層
７・・・制御ゲート
３５・・・非導電性電荷蓄積層
５１・・・メモリセルアレイ
５２・・・ロウデコーダ
５３・・・カラムデコーダ
５４・・・カラムセレクタ
５５・・・センスアンプ＆ラッチ回路
５６・・・読み出し出力回路
５７・・・書き込み入力回路
５８・・・書き込み/制御回路
５９・・・デトラップパルス供給回路
６０・・・ＮＡＮＤセルユニット
【技術分野】
【０００１】
本発明は不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶素子は、半導体基板上にトンネル絶縁膜、電荷蓄積層、上部絶縁層、制御ゲートを積層した構造をとる。電荷蓄積層として、導電性電荷蓄積層により形成される場合と非導電性電荷蓄積層により形成される場合がある。以下では、導電性電荷蓄積層を用いる不揮発性半導体記憶素子を浮遊ゲート型、非導電性電荷蓄積を用いる不揮発性半導体記憶素子を浮遊トラップ型として省略して説明する。
【０００３】
不揮発性半導体装置の微細化に伴い、上部絶縁層の薄膜化が必要とされている。以下に、上部絶縁層の薄膜化が引き起こす問題を浮遊ゲート型及び浮遊トラップ型それぞれについて説明する。
【０００４】
浮遊ゲート型においては、上部絶縁層の薄膜化は、書き込み時の導電性電荷蓄積層からのリーク電流を増大し、電荷の蓄積を困難にする。一方、浮遊トラップ型においては、上部絶縁層の薄膜化により、消去時において、制御ゲートから電荷蓄積層への電子注入を増大させ、消去効率を劣化させてしまう。
【０００５】
このように、上部絶縁層の薄膜化は、リーク電流を増大させ、浮遊ゲート型における書き込み動作、浮遊トラップ型の消去動作を劣化させる。このため、従来よりも低リーク電流な上部絶縁層が必要とされている。リーク電流の低減は、上部絶縁層中に電子捕獲をする構造をとることにより達成することが出来る。
【０００６】
上部絶縁層中に電子捕獲をする構造をとった場合、リーク電流の低減を達成できる一方で、書き込み、読み込み、消去動作の際にトラップされた電子が、データ保持中に放出され、不揮発性半導体記憶素子の閾値変化を引き起こす問題を生じる。上部絶縁層にトラップされた電子のデータ保持中における放出を抑制する技術として、特許文献１に開示されている技術がある。この発明は、不揮発性半導体記憶素子に対するデータの書き込み後に、デトラップパルスを印加している。デトラップパルスを印加することにより、データの書き込み時に上部絶縁層にトラップされた電荷を引き抜くことができるため、データ保持時の上部部絶縁層から電荷蓄積層への電荷の放出を抑制することができ、不揮発性半導体記憶素子の閾値変化を抑制することができる。デトラップパルスを印加することにより、データ保持時の上部絶縁層から電荷蓄積層への電荷の放出を抑制することができ、不揮発性半導体記憶素子の閾値変化を抑制することができる。
【特許文献１】特開２００７−１９３８６２公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の発明者は、この技術においては、デトラップパルス印加時に、上部絶縁層から電荷を電荷蓄積層に引き抜くことができる一方で、制御ゲート側からの電荷が上部絶縁層にトラップされる場合があり、その結果、上部絶縁層にトラップされた電荷を十分引き抜くことができないことに着目した。その結果、データ保持時の上部絶縁層から電荷蓄積層への電荷の放出による不揮発性半導体記憶素子の閾値変化を十分に抑制出来ない可能性があることがわかった。
【０００８】
本発明は、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る不揮発性半導体記憶素子は、半導体基板と、前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられたデータを記憶する電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲートとを備え、前記第２の絶縁膜は、第１絶縁層と第２絶縁層とを含む積層構造であり、前記第１絶縁層のトラップ準位密度が、前記第２絶縁層のトラップ準位密度と比べて大きいことを特徴とする。
【００１０】
また、本発明に係る不揮発性半導体記憶装置は、この不揮発性半導体記憶素子が配列されたメモリセルアレイと、前記導電性電荷蓄積層にデータが書き込まれた後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする。
【００１１】
また、本発明に係る不揮発性半導体記憶装置は、この不揮発性半導体記憶素子が配列されたメモリセルアレイと、前記非導電性電荷蓄積層からデータを消去後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする。
【００１２】
また、本発明に係る不揮発性半導体記憶素子の動作方法は、この不揮発性半導体記憶素子の動作方法であって、前記制御ゲートと前記半導体基板間に第２の極性の電圧を印加することにより前記第２の極性とは逆の極性の第１の極性の電荷を半導体基板から導電性電荷蓄積層に注入するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、
前記制御ゲートと前記半導体基板間に、第１の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記導電性電荷蓄積層へ放出する工程とを有することを特徴とする。
【００１３】
また、本発明に係る不揮発性半導体記憶素子の動作方法は、この不揮発性半導体記憶素子の動作方法であって、前記制御ゲートと前記半導体基板間に第１の極性の電圧を印加することにより第１の極性の電荷を前記非導電性電荷蓄積層から前記半導体基板へ放出するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、前記制御ゲートと前記半導体基板間に、前記第１の極性とは逆の極性の第２の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記制御ゲートへ放出する工程とを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや値は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
また、本発明の実施形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型であってもよい。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶素子を示す断面図である。ここで、不揮発性半導体記憶素子とは、不揮発性半導体記憶装置の構成要素となる個々の部品で、独立した固有の機能をもっているものである。また、不揮発性半導体装置とは、不揮発性半導体記憶素子を複数含む装置でものである。
【００１８】
以下、図１を参照して本発明の実施の形態を説明する。
【００１９】
この第１の実施形態にかかる不揮発性半導体記憶素子の構造は、第１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型の半導体基板１のソース領域２とドレイン領域３間の領域がチャネル領域となる。ここで、ｐ−型の右肩部の−表示は、ｐ型不純物の濃度が薄いことを表し、ｎ＋型の右肩部の＋表示は、ｎ型不純物の濃度が濃いことを表している。ここで、ソース領域２及びドレイン領域３は、例えば、リンを注入することにより形成される。
【００２０】
ｐ−型半導体基板１表面のチャネル領域上には、トンネル絶縁膜４、導電性電荷蓄積層５、上部絶縁層６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、導電性電荷蓄積層５、制御ゲート７の膜厚は、それぞれ、例えば、５〜１０ｎｍ、５〜１００ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層６は透過絶縁層６a、電荷捕獲層６b、ブロック層６cの３層構造からなり、導電性電荷蓄積層５上に透過絶縁層６a、電荷捕獲層６b、ブロック層６cが順に積層された構造をとる。ここで透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６cの膜厚は、それぞれ、例えば、０．５〜４nm、１〜５nm、４〜２０nm形成される。
【００２１】
ここで、特許請求の範囲において、トンネル絶縁膜４は、第１の絶縁膜に対応する。また、特許請求の範囲において、上部絶縁層６は、第２の絶縁膜に対応する。また、特許請求の範囲において、電荷捕獲層６ｂは、第１絶縁層に対応する。また、特許請求の範囲において、ブロック層６ｃは、第２絶縁層に対応する。また、特許請求の範囲において、透過絶縁層６ｃは、第３絶縁層に対応する。
以下では、上部絶縁層６、即ち、透過絶縁層６a、電荷捕獲層６b、ブロック層６ｃの材料について説明する。上部絶縁層６に関して、電荷捕獲層６bの電子トラップ準位密度は、ブロック層６ｃ及び透過絶縁層６aのトラップ準位密度と比べて大きい材料を用いる。
【００２２】
ブロック層６ｃは、トラップ準位密度の小さい膜の形成が可能な材料を用いることが好ましい。例えば、SiO２膜, Al２O３膜、LaAlSiO膜、又は、SiO２膜, Al２O３膜、LaAlSiO膜の酸素原子の一部若しくはすべてを窒素原子で置換した膜を含んで形成される。又、これらの膜を積層した膜を含んで形成されても良い。特に、SiO２膜,SiON膜,SiN膜, Al２O３膜,LaAlSiO膜を用いることが好ましい。
【００２３】
電荷捕獲層６ｂは、例えば、ブロック層６ｃと同一構成元素の材料から成る層であり、かつ、電荷捕獲層６ｂの構成元素の組成比が、ブロック層６ｃの構成元素の組成比と比べて化学量論比との差異が大きい組成比である層を用いる。このような材料を用いることにより、電荷捕獲層６ｂの電子トラップ準位密度をブロック層６ｃの電子トラップ準位密度と比べて大きくすることができる。
【００２４】
また、電荷捕獲層６ｂのその他の例として、ブロック層６ｃと同一の材料又はブロック層６ｃと同一の構成元素であって、組成比を変化させた材料に、特定の元素を添加した膜を用いても良い。このような材料を用いることにより、電荷捕獲層６ｂの電子トラップ準位密度をブロック層６ｃの電子トラップ準位密度と比べて大きくすることができる。添加する元素としては、例えば、B、C、N、F、Al、Si、P、S、Cl、Ga、As、Ti、Y、Zr、La、Pr、Nd、Sm、Gd、Dy、Hf、Taのうち１つ以上の元素を用いる。特に、ブロック層６ｃにHf、又はZｒを添加した膜を用いることが好ましい。即ち、ブロック層６ｃが、SiO２である場合、電荷捕獲層６ｂとして、HfSiO、ZrSiOが用いられることが好ましい。また、ブロック層６ｃが、Al２O３である場合、電荷捕獲層６ｂとして、HfAlO、ZrAlOが用いられることが好ましい。
【００２５】
また、電荷捕獲層６ｂのその他の例として、Ti、Y、Zr、La、、Pr、Nｄ、Sm、Gd、Dy、Hf、Taの酸化物、窒化物、又は酸窒化物を含んだ膜を用いる。このような材料を用いることにより、電荷捕獲層６ｂの電子トラップ準位密度をブロック層６ｃの電子トラップ準位密度と比べて大きくすることができる。特に、電荷捕獲層６ｂとして、Ti、Y、Zr、Hfのいずれかの酸化物、窒化物、又は酸窒化物を含んだ膜を用いることが好ましい。
【００２６】
また、電荷捕獲層６ｂのその他の例として、SiNも用いられる。
【００２７】
尚、電荷捕獲層６ｂのトラップ準位密度の大きさが不十分であっても、電荷捕獲層６ｂとブロック層６ｃとの界面に電子トラップを形成するような電荷捕獲層６ｂとブロック層６６cの材料を用いることができる。電荷捕獲層６ｂが、電子をトラップする代わりに、界面に生じた電子トラップが電子をトラップするためである。例えば、ブロック層６ｃの構成元素と電荷捕獲層６ｂの構成元素とがすべて異なる元素である材料を用いることで、電荷捕獲層６ｂとブロック層６ｃとの界面に電子トラップを形成することができる。例えば電荷捕獲層６ｂとしてSiNを用いて、ブロック層６cとしてAl２O３を用いることができる。
【００２８】
透過絶縁層６aは、電子トラップ準位密度の小さい膜の形成が可能な材料を用いることが好ましい。例えば、SiO２膜, Al２O３膜、LaAlSiO膜、又は、SiO２膜, Al２O３膜、LaAlSiO膜の酸素原子の一部若しくはすべてを窒素原子で置換した膜を含んで形成される。又、これらの膜を積層した膜を含んで形成されても良い。特に、透過絶縁層６aとしては、SiO２膜を用いることが好ましい。また、透過絶縁層として、ブロック層６ｃと同一の材料からなる膜を用いることも好ましい。
【００２９】
以上、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料について説明したが、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料の組み合わせについて、以下説明する。透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料の組み合わせとして、透過絶縁層６a /電荷捕獲層６ｂ/ブロック層６ｃの順で以下に示す。例えば、SiO２/SiN/ Al２O３、SiO２/HｆAlO/ Al２O３、SiO２/ Zr AlO/ Al２O３、SiO２/ TiAlO/ Al２O３、SiO２/HfSiO/ Al２O３、SiO２/ ZrSiO/ Al２O３、である。また、上記組み合わせについて、SiO２をSiONに置き換えたもの、Al２O３をSiO２に置き換えたもの、SiO２をAl２O３に置き換えた組み合わせも、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの好ましい材料の組み合わせである。
【００３０】
また、透過絶縁層６aは、ブロック層６ｃに対してリーク電流が大きいことが好ましい。透過絶縁層６aのリーク電流が、ブロック層６ｃのリーク電流に比べて大きくするために、透過絶縁層６aは、ブロック層６ｃと比べて、膜厚を薄くする。特に、透過絶縁層６aは、ブロック層６ｃに対してリーク電流を大きくするために、透過絶縁層６aの膜厚が、ブロック層６ｃの膜厚と比べて、薄いことが好ましい。透過絶縁層６aがブロック層６ｃに比べてリーク電流が大きいことによる効果について以下、説明する。透過絶縁層６aがブロック層６ｃに対してリーク電流が大きい場合の例として、透過絶縁層６aがブロック層６ｃとして同一材料を用いた場合であって、かつ透過絶縁層６aは、ブロック層６ｃと比べて、膜厚が薄い場合について説明する。書き込み時には、透過絶縁層６aが、ブロック層６ｃと比べてリーク電流が大きいため、電荷捕獲層６bへの電子注入量が放出量を上回り、電子を効果的にトラップすることができる。一方で、書き込み時と異なる極性の電圧を印加するデトラップパルス印加時には、電荷捕獲層６ｂにトラップされた電子が、電荷蓄積層５に効果的に放出される。即ち、透過絶縁層６aが、ブロック層６ｃと比べてリーク電流が大きいため、電荷捕獲層６ｂから電荷蓄積層５に効果的に電子が放出される一方で、制御ゲート７から電荷捕獲層６ｂへの電子の注入はブロック層６ｃによってブロックされる。以上のように、透過絶縁層６a、電荷捕獲層６ｂ、ブロック層６ｃの３層構造にし、透過絶縁層６aのリーク電流をブロック層６ｃのリーク電流と比べて大きくすることにより、上部絶縁層６から電荷蓄積層５に対して効果的にデトラップを行うことができる。
【００３１】
また、NAND型のセル配列を有する場合、上部絶縁層６に関して、以下の関係式を満たすことが好ましい。読み出し時に、電荷捕獲層６ｂに電荷がトラップされることを抑制し、待機時に電荷捕獲層６ｂから電荷がデトラップされることを抑制するためである。
【００３２】
０<(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass （式１）
ここで、EOT１,EOT２,EOT３はそれぞれ透過絶縁層６a、電荷捕獲層６b、ブロック層６cの酸化膜換算膜厚である。そして、εSiをSiの誘電率、各膜の膜厚、誘電率をそれぞれTn、εnとすると、酸化膜換算膜厚EOTnは、以下の関係式で与えられる。
【００３３】
EOTn=Tn×εSi/εn （式２）
また、２層以上の積層膜の場合は、酸化膜換算膜厚EOTnは、以下の関係式で与えられる。
【００３４】
EOTn=ΣiTni×εSi/εni （式３）
また、φ、ψ、Vpassはそれぞれ導電性電荷蓄積層５の仕事関数あるいは電子親和力、真空準位を基準とした電荷捕獲層６aのトラップ準位、NAND型フラッシュメモリの読み出し時に、読み出しセルと同一ビットライン上の非選択セルに与えられた最も大きな電圧である。
【００３５】
次に、読み出し時に、電荷捕獲層６ｂに電荷がトラップされることを抑制し、待機時の電荷のデトラップを抑制するために、上部絶縁層６に関して、上記（式１）の関係式を満たすことが好ましい理由について説明する。
【００３６】
読み出し時に電荷捕獲層６ｂに電子が捕獲されることを抑制するためには、読み出し時における導電性電荷蓄積層５のフェルミ準位が電荷捕獲層６ｂのトラップ準位より低エネルギー側に位置することが好ましい。従って、読み出し時に電荷捕獲層６ｂに電子が捕獲されることを抑制するためには、導電性電荷蓄積層５の仕事関数あるいは電子親和力をφ、電荷捕獲層６ｂの真空準位を基準としたトラップ準位をψ、読み出し時の電圧印加と電荷蓄積層に捕獲された電荷による電荷捕獲層６ｂのトラップ準位のエネルギー変化をVrとするとき、以下の関係式を満たすことが好ましい。
【００３７】
φ-(ψ+Vr)>０ （式４）
ここで、読み出し時の電圧印加による電荷捕獲層６ｂのトラップ準位のエネルギー変化Vrは、上部絶縁層６に印加される電圧をVIPDとするとき、電荷捕獲層６ｂ／ブロック層６ｃ界面において以下の（式５）で与えられる最大値をとる。
【００３８】
Vr=(EOT１+EOT２)/(EOT１+EOT２+EOT３)×VIPD （式５）
（式４）に（式５）を代入し、
φ-(ψ+(EOT１+EOT２)/(EOT１+EOT２+EOT３)×VIPD)>０ （式６）
が得られる。
【００３９】
上部絶縁層６の構成はVIPDが最大値をとる場合においても（式６）を満たすことが望ましい。
【００４０】
NAND型のセル配列を行った場合、VIPDの最大値は以下にして導出することができる。NAND型フラッシュメモリの読み出し時には、読み出しセルと同一ビットライン上の全てのセルをON状態にする必要がある。このため、読み出しセルと同一ビットライン上の非選択セルに最も大きな電圧Vpassが印加される。Vpassはトンネル絶縁膜４と上部絶縁層６に分配されることから、VIPDの最大値はVpassを上回ることはない。よって、VIPDの最大値をVpassとする。
【００４１】
（式６）において、VIPD=Vpassとすると
φ-(ψ+(EOT１+EOT２)/(EOT１+EOT２+EOT３)×Vpass)>０ （式７）
が得られる。なお、Vpassは０Ｖを上回り、かつ１０Ｖ以下の範囲とする。
【００４２】
（式７）を変形し、
(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass （式８）
またEOTｎ（ｎ＝１〜３）>０であることから、
０<(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass （式９）
となる。
【００４３】
以上より、読み出し時に、電荷捕獲層６ｂに電荷がトラップされることを抑制し、待機時の電荷のデトラップを抑制するためには、（式１）の関係を満たすことが好ましいことがわかる。
【００４４】
ここで、電荷捕獲層６ｂに用いられる複数の材料について、電子トラップ準位のエネルギーψ、誘電率を表１に示す。
【表１】
【００４５】
なお、表１中の「トラップ深さ」は絶縁膜の伝導帯下端のエネルギーを基準とした電子トラップのエネルギー準位、「トラップ準位」は真空準位を基準とした電子トラップのエネルギー準位を表す。
【００４６】
また、制御ゲート７、又は導電性電荷蓄積層５には、不純物活性化の熱工程においても安定な材料を用いることが望ましい。ポリシリコン以外で上記条件を満たす材料として、Ti,Ta,Wの窒化物あるいは炭化物、さらにこれらにAl,Siを添加したものが望ましい。制御ゲート７、又は導電性電荷蓄積層５の代表的な材料とその仕事関数を表２に示す。
【表２】
【００４７】
なお、「仕事関数」とは真空準位を基準とした金属のフェルミエネルギーを示すものである。また、これらの材料の仕事関数は、組成、成膜条件、成膜後の熱工程、結晶の面方位等により所望の値に変調させることが可能である。また、不純物が高濃度にドープされたポリシリコンなどの半導体を制御ゲート、又は電荷蓄積層に用いる場合、電子親和力が上記仕事関数に相当し、例えばシリコン結晶の場合、４.０５eVであることが知られている。従って、電荷蓄積層５がポリシリコンからなる場合、「電子親和力」が上記「仕事関数」に相当し、式１の関係式を用いることができる。
【００４８】
次に、図２（a）〜（ｃ）を参照して、本実施形態の不揮発性半導体記憶素子の製造プロセスを説明する。図２（a）〜（c）は、本実施形態の不揮発性半導体記憶素子の製造プロセスを示す工程断面図である。
【００４９】
まず、図２（a）に示されるように、ｐ−型半導体基板１、例えば、ｐ−型Ｓｉ基板の上面全面に絶縁膜を形成する。絶縁膜としては、例えば、熱酸化によりシリコン酸化膜を形成する。次に、このシリコン酸化膜に対して、エッチングを行うことにより、ｐ−型半導体基板１両端部に形成されるソース領域２、ドレイン領域３形成予定領域のｐ−型半導体基板１を露出させるような第１の絶縁膜パターンを形成する。次に、第１の絶縁膜パターンをマスクにして、ｐ−型半導体基板１表面内に、例えば、リンをイオン注入することにより、ｎ＋型のソース領域２、ドレイン領域３を形成する。次に、エッチングを行うことにより、第１の絶縁膜パターンを除去する。その結果、ｐ−型半導体基板１表面内にｎ＋型のソース領域２及びドレイン領域３が形成される。
【００５０】
次に、図２（ｂ）に示されるように、ｐ−型半導体基板１の上面全面にトンネル絶縁膜４となる絶縁膜を形成する。この絶縁膜としては、例えば、熱酸化によりシリコン酸化膜を形成する。このシリコン酸化膜は、例えば、５〜１０ｎｍの膜厚で形成される。次に、このシリコン酸化膜上に、例えば、ポリシリコンをＣＶＤ法により堆積し、導電型電荷蓄積層５となるポリシリコン膜を形成する。前記ポリシリコン膜は、例えば、５〜１００ｎｍに形成する。次に、前記ポリシリコン膜上に、例えば、ＣＶＤ法により、SiO２を堆積し、透過絶縁層６aとなるSiO２膜を形成する。次に前記透過絶縁層６a上に、例えばＣＶＤ法により、SiNを堆積し、電荷捕獲層６bとなるSiN膜を形成する。次に、前記電荷捕獲層６b上に、例えば、ＣＶＤ法により、例えば、SiO２を堆積し、ブロック層６cとなるSiO２膜を形成する。
【００５１】
これらの膜は成膜条件によってトラップ準位を増減させることができる。例えば、ＣＶＤ法においては、成膜温度を下げることによって、トラップ準位密度を増大させることができる。電荷捕獲層６ｂ作成時にＣＶＤ法で成膜された絶縁膜では成膜原料に含まれるC、Cl等の不純物が膜中に残留することによりトラップ準位を形成するためである。従って、電荷捕獲層６bの成膜時には、成膜温度を下げることによって、トラップ準位密度を増大させることが好ましい。また、透過絶縁層６aと透過絶縁層６aと比べてトラップ準位密度の大きい電荷捕獲層６ｂを作成する際に、透過絶縁層６aと電荷捕獲層６ｂとを同一材料を用いてCVD法で作成し、成膜条件として、電荷捕獲層６ｂの成膜時の温度を透過絶縁層６aの成膜時の温度と比べて低い温度とすることにより作成することができる。この条件により作成することにより、電荷捕獲層６ｂのトラップ準位密度を透過絶縁層６aのトラップ準位密度と比べて大きくすることができるためである。また、電荷捕獲層６ｂとブロック層６ｃの関係についても同様に、ブロック層６ｃと電荷捕獲層６ｂとを同一材料を用いてCVD法で作成し、成膜条件として、電荷捕獲層６ｂの成膜時の温度をブロック層６ｃの成膜時の温度と比べて低い温度とすることにより作成することができる。
【００５２】
次に、このブロック層６c上に、例えば、ＣＶＤ法によりポリシリコンを堆積し、制御ゲート７となるポリシリコン膜を形成する。このポリシリコン膜の膜厚は、例えば、５〜１００ｎｍで形成される。
【００５３】
次に、図２（ｃ）に示されるように、シリコン酸化膜、ポリシリコン膜、SiO２膜、SiN膜、SiO２膜、ポリシリコン膜により形成された積層構造について、リソグラフィを行うことにより、ソース領域２及びドレイン領域３を部分的に露出させる。その結果、シリコン酸化膜により形成されるトンネル絶縁膜４、ポリシリコン膜により形成される導電性型蓄積層５、SiO２膜により形成される透過絶縁層６a、SiN膜により形成される電荷捕獲層６b、SiO２膜により形成されるブロック層６c、ポリシリコンにより形成された制御ゲート７の順に積層された積層構造が形成される。以上の製造プロセスによって、図１に示された第１の実施形態に係る不揮発性半導体記憶素子を形成する。
【００５４】
次に、第１の実施形態にかかる不揮発性半導体記憶素子における書き込み方法について説明する。書き込み時において、まず、制御ゲート７に正の電圧を印加し、半導体基板１からトンネル絶縁膜４を介して導電性電荷蓄積層５に電子を注入する。この時、制御ゲート７に印加する電圧は、上部絶縁層６における酸化膜換算電界が０ＭＶ／cmを上回りかつ３０ＭＶ／ｃｍ以下とし、時間は、１ｎ秒から１０ｍ秒の範囲とする。より好ましくは酸化膜換算電界が１０ＭＶ／ｃｍ〜２５ＭＶ／ｃｍの範囲にあり、時間は１ｎ秒から０．１ｍ秒の範囲とする。この時、導電性電荷蓄積層５から上部絶縁層６に電子が注入、捕獲される。上部絶縁層６が電子を捕獲することで、導電性電荷蓄積層５から制御ゲート７への電子リークを抑制することができる。書き込み時に上部絶縁層６に電子を捕獲することから、上記動作を書き込みトラップパルスとする。次に、上記電圧と極性の異なる第１のデトラップパルスを印加する。この時、第１のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方が書き込み時における動作電圧よりも小さいことを特徴とする。又、第１のデトラップパルスは、酸化膜換算電界が０ＭＶ／ｃｍを上回りかつ１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。第１のデトラップパルスを印加することにより、書き込み時に上部絶縁層６に捕獲された電子を導電性電荷蓄積層５側に放出することができる。ここで、上記に説明したとおり、本実施形態においては、上部絶縁層６を透過絶縁層６a、電荷捕獲層６b、ブロック層６cの積層構造とし、透過絶縁層６aとブロック層６cのトラップ準位密度を電荷捕獲層６bのトラップ準位密度と比べて小さくすること及び透過絶縁層６aをブロック層６cに対して高リークとすることで、上記第１のデトラップパルスによる電荷蓄積層５への電荷の放出を効率的に行うことができる。
【００５５】
この第１のデトラップパルス印加時には、電荷捕獲層６bに、過剰に正孔が捕獲されることがある。電荷捕獲層６bに過剰に正孔が捕獲された場合には、過剰に捕獲された正孔が待機時に放出されると、閾値変化を引き起こし、信頼性を低下させる。このため、必要に応じて、第１のデトラップパルスを印加後、書き込みトラップパルスと同じ極性の第２のデトラップパルスを印加する。第２のデトラップパルスを印加することにより、上部絶縁層６に電子を注入し、過剰な正孔を相殺することができる。この時、上部絶縁層６に注入される電子量は書き込みトラップパルスに比べて小さい必要がある。よって、第２のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方は書き込みトラップパルスよりも小さい必要がある。又、第２のデトラップパルスは、上部絶縁層６に印加される酸化膜換算電界が０ＭＶ／ｃｍを上回りかつ１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。
【００５６】
本実施形態に係る不揮発性半導体記憶素子によれば、データ保持時の上部絶縁層６からの電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。特に、本実施形態においては、上部絶縁層６を透過絶縁層６a、電荷捕獲層６b、ブロック層６cの積層構造とし、透過絶縁層６aをブロック層６cに対して高リークとすること及び、透過絶縁層６aとブロック層６cのトラップ準位密度を電荷捕獲層６bのトラップ準位密度と比べて小さくすることにより、上記第１のデトラップパルスによる電荷蓄積層５への電荷の放出を効率的に行うことができる。
【００５７】
また、本実施形態によれば、書き込み時に電荷捕獲層６bに電子がトラップされることにより、書き込み時における導電性電荷蓄積層５から制御ゲート７へのリーク電流が抑制され、書き込み時の閾値電圧の変化を増大させることができる。特に、本実施形態にかかる上部絶縁層６は、透過絶縁層６aが、ブロック層６cに比べて、膜厚が薄いため、透過絶縁層６aは、ブロック層６cに比べてリーク電流が大きい。従って、書き込み時には、透過絶縁層６aが、ブロック層６cと比べて電流を良く通すため、トラップ準位密度が高い電荷捕獲層６bに多くの電子がトラップされる。
【００５８】
また、本実施形態によれば、書き込み時に電荷捕獲層６bにトラップした電子をデトラップパルスの印加により導電性電荷蓄積層５側にデトラップすることで、導電性電荷蓄積層５の蓄積電荷量を増大させることができ、書き込みトラップパルスの印加電圧に対して大きな閾値変化を得ることができ、動作電圧を低減させることができる。
【００５９】
また、本実施形態では、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層６bに注入された正孔を相殺することができる。この動作により、データ保持時の、電荷捕獲層６bからの正孔放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【００６０】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる不揮発性半導体記憶素子を示す断面図である。
【００６１】
本実施形態に係る不揮発性半導体記憶素子は、上部絶縁層２６を電荷捕獲層２６ｂとブロック層２６cの２層構造とした点で、上部絶縁層６が透過絶縁層６aと電荷捕獲層６bとブロック層６cとの３層構造とした第１の実施形態に係る不揮発性半導体記憶素子と異なり、それ例外の構成は第１の実施形態に係る不揮発性半導体記憶素子と同じである。
【００６２】
すなわち、本実施形態に係る不揮発性半導体記憶素子の構造は、第１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型半導体基板１表面のチャネル領域上には、トンネル絶縁膜４、導電性電荷蓄積層５、上部絶縁層２６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、導電性電荷蓄積層５、制御ゲート７の膜厚は、それぞれ、例えば、５〜１０ｎｍ、５〜１００ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層２６は、電荷捕獲層２６b、ブロック層２６cの２層構造からなり、導電性電荷蓄積層５上に、電荷捕獲層２６b、ブロック層２６cが順に積層された構造をとる。ここで電荷捕獲層２６b、ブロック層２６cの膜厚は、それぞれ、例えば、１〜５nm、４〜２０nm形成される。
【００６３】
以下では、上部絶縁層２６、即ち、電荷捕獲層２６b、ブロック層２６cの材料について説明する。
【００６４】
電荷捕獲層２６bの材料は、電子トラップ準位密度が、ブロック層２６cの材料の電子トラップ準位密度と比べて大きい材料を用いる。
【００６５】
尚、ブロック層２６c及び電荷捕獲層２６bの材料は、第１の実施形態に示した材料と同一の材料を用いることができる。電荷捕獲層２６bは、ブロック層２６cと比較して電子トラップ準位密度が大きい材料を用いる。
【００６６】
次に、電荷捕獲層２６b、ブロック層２６cの好ましい材料の組み合わせについて説明する。電荷捕獲層２６b、ブロック層２６cの好ましい材料の組み合わせとして、電荷捕獲層２６b/ブロック層２６cのように以下に示す。例えば、SiN/ Al２O３、HｆAlO/ Al２O３、Zr AlO/ Al２O３、TiAlO/ Al２O３、HfSiO/ Al２O３、ZrSiO/ Al２O３、である。また、上記組み合わせについて、SiO２をSiONに変更したもの、Al２O３をSiO２に変更したもの、SiO２をAl２O３に変更したものも用いることができる。
【００６７】
また、NAND型のセル配列を有する場合、上部絶縁層２６に関して、読み出し時に、電荷捕獲層２６bに電荷がトラップされることを抑制し、待機時の電荷のデトラップを抑制するために以下の関係式を満たすことが好ましい。下記関係式は、第１の実施形態の（式１）において、EOT１＝０を代入することにより導くことができる。
【００６８】
０<(EOT２)/(EOT２+EOT３)<(φ-ψ)/Vpass （式１０）
また、制御ゲート７、導電性電荷蓄積層５の材料としては、第１の実施形態と同様の材料を用いる。
【００６９】
なお、本実施形態の不揮発性半導体記憶素子の製造プロセスは、導電性電荷蓄積層５であるポリシリコン膜上に電荷捕獲層２６bを形成し、透過絶縁層６aを形成しない点で第１の実施形態の製造プロセスと異なる以外は同じである。
【００７０】
次に、第２の実施形態にかかる不揮発性半導体記憶素子における書き込み方法及び上部絶縁層２６から電子をデトラップする方法について説明する。書き込み方法及びデトラップする方法は、第１の実施形態と同様である。
【００７１】
本実施形態に係る不揮発性半導体記憶素子によれば、データ保持時の上部絶縁層２６による電荷の放出を抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。特に、本実施形態においては、上部絶縁層２６を、２層構造として、導電性電荷蓄積層５側に電荷捕獲層２６b、制御ゲート７側に電荷捕獲層２６bと比べてトラップ準位密度が小さいブロック層２６cを有する構造をとっており、その結果、書き込み後の第１のデトラップパルスによる上部絶縁層２６からの電子のデトラップを効果的に行うことができる。
【００７２】
また、本実施形態によれば、第１の実施形態と同様に、書き込み時に電荷捕獲層２６に電子がトラップされることにより、書き込み時における導電性電荷蓄積層５から制御ゲート７へのリーク電流が抑制され、書き込み時の閾値電圧の変化を増大させることができる。
【００７３】
また、本実施形態によれば、第１の実施形態と同様に、書き込み時に電荷捕獲層２６bにトラップした電子をデトラップパルスの印加により導電性電荷蓄積層５側にデトラップすることで、導電性電荷蓄積層５の蓄積電荷量を増大させることができ、書き込みトラップパルスの印加電圧に対して大きな閾値変化を得ることができ、動作電圧を低減させることができる。
【００７４】
また、本実施形態によれば、第１の実施形態と同様に、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層２６bに注入された正孔を相殺することができる。この動作により、データ保持時の、電荷捕獲層２６bからの正孔放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【００７５】
次に、本実施形態において、上部絶縁層２６を２層構造として、導電性電荷蓄積層５側に電荷捕獲層２６b、制御ゲート７側に電荷捕獲層２６bと比べてトラップ準位密度が小さいブロック層２６cを有する構造をとることにより、第１のデトラップパルスによる電子のデトラップを効果的に行うことができる理由について、以下説明する。
【００７６】
図４は、電極Ａ、絶縁膜、電極Ｂを積層したＭＩＭキャパシタに関するバンドダイアグラムの模式図である。このＭＩＭキャパシタの絶縁膜は、電極Ａ側の絶縁膜Ａ、電極Ｂ側の絶縁膜Ｂの２層で構成され、絶縁膜Ａが絶縁膜Ｂと比べてトラップ準位密度が大きいものとする。本実施形態の不揮発性半導体記憶素子と図４のＭＩＭキャパシタにおいては、電極Ａが導電性電荷蓄積層５、絶縁膜Ａが電荷捕獲層２６b、絶縁膜Ｂがブロック層２６c、電極Ｂが制御ゲート７にそれぞれ対応する。図４（a）に、電極Ａ、電極Ｂ両方の電極に電圧を印加していない状態を示す。図４において、電極Ａ、電極Ｂの仕事関数を同一としているが、電極の種類及び仕事関数は同一である必要はない。また、バンドギャップ、膜厚も模式的なものであり、図４の関係を満たす必要はない。また、膜中の電子トラップは絶縁膜のポテンシャルを変調するが、図４では省略している。
【００７７】
ＭＩＭキャパシタに関して、電極Ｂに正の電圧を印加すると、図４（ｂ）に示されるように、電極Ａから絶縁膜Ａに電子がトラップされる。絶縁膜Ａは、電子のトラップ準位密度が大きいためである。このとき、絶縁膜Ｂにトラップされる電子量は絶縁膜Ａにトラップされる電子量と比べて無視できるほど少ない。次に、電極Ｂに負の電圧を印加すると、図４（ｃ）に示されるように、絶縁膜Ａにトラップされた電子は、電極Ａの方にデトラップされる。また、絶縁膜Ｂがあるため、電極Ｂから絶縁膜Ａへの電子注入は抑制される。ここで、絶縁膜Ｂは、電子のトラップ準位密度が小さいため、絶縁膜Ｂの電子のトラップは少ない。その結果、電極Ｂに正のバイアスをかけた際に絶縁膜Ａにトラップされた電子が効率よくデトラップされる。このように、トラップ準位密度の異なる絶縁膜を積層することにより、デトラップパルスにより、絶縁膜Aにトラップされた電子のデトラップを効果的に行うことができることがわかる。
【００７８】
以上の説明から、本実施形態のように上部絶縁層２６を２層構造とし、導電性電荷蓄積層５側に電荷捕獲層２６ｂ、制御ゲート７側に電荷捕獲層２６ｃと比べて電子トラップ準位密度の小さいブロック層２６ｃを有する構造をとることにより、書き込み時に上部絶縁層２６にトラップされた電子についての第１のデトラップパルスによるデトラップを効果的に行うことができることがわかる。
【００７９】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る不揮発性半導体記憶素子を示す断面図である。
【００８０】
以下、図面を参照して本発明の実施の形態を説明する。
【００８１】
この第３の実施形態にかかる不揮発性半導体記憶素子の構造は、第１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型の半導体基板１のソース領域２とドレイン領域３間の領域がチャネル領域となる。
【００８２】
ｐ−型半導体基板１上には、トンネル絶縁膜４、非導電性電荷蓄積層３５、上部絶縁層３６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、非導電性電荷蓄積層３５、制御ゲート７の膜厚は、それぞれ、例えば、２〜１０ｎｍ、２〜２０ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層３６はブロック層３６ｃ、電荷捕獲層３６ｂ、透過絶縁層３６aの３層構造からなり、非導電性電荷蓄積層３５上にブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aが順に積層された構造をとる。ここで、例えば、ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの膜厚は、それぞれ、例えば、４〜２０nm、１〜５nm、０．５〜４nmで形成される。
【００８３】
以下では、上部絶縁層３６、即ち、ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの材料について説明する。
【００８４】
ブロック層３６c、電荷捕獲層３６b及び透過絶縁層３６aの材料は、第１の実施形態に示した材料と同一の材料を用いることができる。
【００８５】
次に、ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの好ましい材料の組み合わせについて説明する。
【００８６】
ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの好ましい材料の組み合わせについて説明する。ブロック層３６c、電荷捕獲層３６b、透過絶縁層３６aの好ましい材料の組み合わせとして、ブロック層３６c /電荷捕獲層３６b /透過絶縁層３６aのように以下に示す。例えば、Al２O３/SiN/ SiO２、Al２O３/HｆAlO/ SiO２、Al２O３/ Zr AlO/ SiO２、Al２O３/ TiAlO/ SiO２、Al２O３/ HfSiO/ SiO２、Al２O３/ ZrSiO/ SiO２、である。また、上記組み合わせについて、SiO２をSiONに変更したもの、Al２O３をSiO２に変更したもの、SiO２をAl２O３に変更したものも用いることができる。
【００８７】
また、透過絶縁層３６aは、ブロック層３６cに対してリーク電流が大きいことが好ましい。透過絶縁層３６aのリーク電流が、ブロック層３６cのリーク電流に比べて大きくするために、透過絶縁層３６aは、ブロック層３６cと比べて、膜厚を小さくする、誘電率の小さい材料を用いる、又は膜厚が小さくかつ誘電率の小さい材料を用いる。特に、透過絶縁層３６aは、ブロック層３６cの膜厚に対してリーク電流を大きくするために、透過絶縁層３６aの膜厚が、ブロック層３６cの膜厚と比べて、小さいことが好ましい。
【００８８】
また、上部絶縁層３６に関して、以下の関係式を満たすことが好ましい。待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制し、消去動作時には電子を効果的に捕獲するためである。
【００８９】
０<φ-ψ≦ (EOT１+EOT２)/(EOTtotal)×Verase （式１１）
ここで、EOT１,EOT２,はそれぞれ透過絶縁層３６a、電荷捕獲層３６ｂの酸化膜換算膜厚である。また、EOTtotalは、トンネル絶縁膜４、非導電性電荷蓄積層３５、上部絶縁層３６の酸化膜換算膜厚の総和である。また、Veraseは、消去動作時の半導体基板１と制御ゲート７の電位差である。また、φ、ψは、それぞれ、制御ゲート７の仕事関数、真空準位を基準とした電荷捕獲層３６ｂのトラップ準位を示す。
【００９０】
次に、待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制し、消去動作時には電子を捕獲するために、上部絶縁層３６に関して、上記（式１１）の関係式を満たすことが好ましい理由について説明する。
【００９１】
待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制するためには、待機中に、制御ゲート７のフェルミ準位が電荷捕獲層３６ｂのトラップ準位より低エネルギー側に位置することが好ましい。従って、待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制するためには、制御ゲート７の仕事関数をφ、真空準位を基準とした電荷捕獲層３６ｂのトラップ準位をψとするとき、以下の関係式を満たすことが好ましい。
【００９２】
０<φ-ψ （式１２）
一方、消去動作時においては電子を電荷捕獲層３６のトラップ準位に捕獲する必要があるために、消去動作時においては、制御ゲート７の仕事関数が、電荷捕獲層３６ｂのトラップ準位を上回ることが好ましい。したがって、消去バイアスにおける電荷捕獲層３６ｂのトラップ準位の電圧降下の最大値をVｆとするとき、以下の関係式を満たすことが好ましい。
【００９３】
φ-（ψ+Vf）≦０ （式１３）
ここで、消去バイアスによる電荷捕獲層３６ｂのトラップ準位の電圧降下の最大値Vｆは、消去動作時のチャネル領域と制御ゲート７の電位差をVeraseとするとき、以下の関係式で与えられる。
【００９４】
Vｆ=(EOT１+EOT２)/ (EOTtotal)×Verase （式１４）
（式１２）、（式１３）、（式１４）より、
０<φ-ψ≦(EOT１+EOT２)/(EOTtotal)×Verase （式１５）
となる。
【００９５】
以上より、待機中に、電荷捕獲層３６ｂに電荷がトラップされることを抑制するために、上部絶縁層３６に関して、上記（式１１）の関係式を満たすことが好ましいことがわかる。
【００９６】
また、制御ゲート７がポリシリコンからなる場合、「電子親和力」が上記「仕事関数」に相当し、同様の関係式を用いることができる。
【００９７】
次に、図６を参照して、本実施形態の不揮発性半導体記憶素子の製造プロセスを説明する。図６は、本実施形態の不揮発性半導体記憶素子の製造プロセスを示す工程断面図である。
【００９８】
まず、図６（a）に示されるように、第１の実施形態と同様にして、ｐ−型半導体基板１表面内にｎ＋型のソース領域２及びドレイン領域３を形成する。次に、ｐ−型半導体基板１の上面全面にトンネル絶縁膜４となる絶縁膜を形成する。この絶縁膜としては、例えば、熱酸化によりシリコン酸化膜を形成する。このシリコン酸化膜は、例えば、２〜１０ｎｍの膜厚で形成される。次に、このシリコン酸化膜上に、例えば、窒化シリコンをＣＶＤ法により堆積し、非導電型電荷蓄積層３５となる窒化シリコン膜を形成する。前記窒化シリコン膜は、例えば、２〜２０ｎｍに形成する。次に、前記窒化シリコン膜上に、例えば、ＣＶＤ法によりSiO２を堆積し、ブロック層３６cとなるSiO２膜を形成する。次に、前記ブロック層３６c上に、例えば、ＣＶＤ法によりSiNを堆積し、電荷捕獲層３６ｂとなるSiN膜を形成する。次に、上記電荷捕獲層３６ｂ上に、例えば、ＣＶＤ法によりSiO２を堆積し、透過絶縁層３６aとなるSiO２膜を形成する。これらの膜は、第１の実施形態と同様に成膜条件によってトラップ準位を増減させることができる。第１の実施形態と同様に、電荷捕獲層３６ｂの成膜時には、成膜温度を下げることによって、トラップ準位密度を増大させることも可能である。次に、例えばＣＶＤ法によりポリシリコンを堆積し、ポリシリコン膜を形成する。このポリシリコン膜の膜厚は、例えば、５〜１００ｎｍで形成される。
【００９９】
次に、図６（ｂ）に示されるように、シリコン酸化膜、シリコン窒化膜、SiO２膜、SiN膜、ポリシリコン膜により形成された積層構造について、リソグラフィを行うことにより、ソース領域２及びドレイン領域３を部分的に露出させる。その結果、シリコン酸化膜により形成されるトンネル絶縁膜４、シリコン窒化膜により形成される非導電性電荷蓄積層３５、SiO２膜により形成されるブロック層３６c、SiN膜により形成される電荷捕獲層３６ｂ、SiO２により形成される上部絶縁層３６、ポリシリコンにより形成される制御ゲート７の順に積層された積層構造が形成される。以上の製造プロセスによって、図５に示された第３の実施形態の不揮発性半導体記憶素子を形成する。
【０１００】
次に、第３の実施形態にかかる不揮発性半導体記憶素子の消去動作方法を説明する。消去時には、制御ゲート７が半導体基板１に対して負電圧となるよう電圧を印加し、前記半導体基板１から非導電型電荷蓄積層３５へ正孔を注入する。この消去時の制御ゲート７と半導体基板１の間に印加する電圧の絶対値は、酸化膜換算電界として０MVを上回り、２５ＭＶ／ｃｍ以下であり、時間は、１ｎ秒から１０ｍ秒の範囲とする。より好ましくは酸化膜換算電界が１０ＭＶ／ｃｍ〜 ２５ＭＶ／ｃｍの範囲にあり、時間は１ｎ秒から０．１ｍ秒の範囲とする。
【０１０１】
この時、制御ゲート７から電荷捕獲層３６ｂに電子が注入・捕獲される。上部絶縁層３６が電子を捕獲することで、制御ゲート７から上部絶縁層３６を透過するリーク電流を抑制することができる。消去時に上部絶縁層３６に電子を捕獲することから、上記動作を消去トラップパルスとする。次に、上記電圧と極性の異なる第１のデトラップパルスを印加する。この時、第１のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方が消去時における動作電圧よりも小さいことを特徴とする。又、第１のデトラップパルスは、酸化膜換算電界が０MVを上回り、１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。第１のデトラップパルスを印加することにより、消去トラップパルス時に上部絶縁層３６に捕獲された電子を制御ゲートに放出することができる。ここで、本実施形態においては、上部絶縁層３６をブロック層３６c、電荷捕獲層３６ｂ、透過絶縁層３６aの積層構造とし、透過絶縁層３６aをブロック層３６cに対して高リークとすることで、上記第１のデトラップパルスによる上部絶縁層３６から制御ゲート７への電子の放出を効率的に行うことができる。上部絶縁層３６から制御ゲート７への電子の放出を効果的に行うことができる原理については、第１の実施形態において説明したことと同様である。即ち、第１のデトラップパルス時に、透過絶縁層３６aが高リークであるために、電荷捕獲層３６ｂから透過絶縁層３６aを介した制御ゲート７への電子の放出が効果的にできる一方で、ブロック層３６cが低リークであるために、非導電性電荷蓄積層３５からブロック層３６cを介した電荷捕獲層３６ｂへの電子注入を抑制することができるためである。
【０１０２】
この第１のデトラップパルス印加時には、電荷捕獲層３６ｂに、過剰に正孔が捕獲されることがある。過剰に捕獲された正孔が待機時に放出されると、閾値変化を引き起こし、信頼性を低下させる。このため、必要に応じて、第１のデトラップパルスを印加後、消去トラップパルスと同じ極性である第２のデトラップパルスを印加する。第２のデトラップパルスを印加することにより、上部絶縁層３６に電子を注入し、第１の上部絶縁層３６中の過剰な正孔を相殺することができる。この時、上部絶縁層３６に注入される電子量は消去トラップパルスに比べて小さい必要がある。よって、第２のデトラップパルスは、電圧の絶対値、印加時間の少なくとも一方は消去トラップパルスよりも小さい必要がある。又、第２のデトラップパルスは、酸化膜換算電界が１０ＭＶ／ｃｍ以下で、時間は１ｎ秒から０．１ｍ秒の範囲とすることがより好ましい。
【０１０３】
以上の動作により、本実施形態にかかる不揮発性半導体記憶素子の上部絶縁層３６のデータ保持時の電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。特に、上記で説明したとおり、本実施形態においては、上部絶縁層３６をブロック層３６c、電荷捕獲層３６ｂ、透過絶縁層３６aの積層構造とし、３層構造とし、透過絶縁層３６aをブロック層３６cに対して高リークとすることで、上記第１のデトラップパルスによる上部絶縁層３６から制御ゲート７への電子の放出を効率的に行うことができる。
【０１０４】
また、以上の動作により、本実施形態にかかる不揮発性半導体記憶素子によれば、消去時に電荷捕獲層３６ｂに電子がトラップされることにより、上部絶縁層３６にかかる電界を弱め、トンネル絶縁膜４と非導電型電荷蓄積層３５にかかる電界を強める。この結果、非導電性電荷蓄積層３５から半導体基板１への電子の放出、半導体基板１から非導電性電荷蓄積層３５への正孔の注入を効率的に行うことができる。また、電荷捕獲層３６ｂに電子がトラップされることにより、制御ゲートから電荷捕獲層３６ｂにかけての絶縁膜の電子障壁を増大させることができる。これにより、消去動作速度の向上及び動作電圧の低減が可能となる。特に、本実施形態にかかる上部絶縁層３６は、透過絶縁層３６aが、ブロック層３６cに比べて、膜厚が薄いため、透過絶縁層３６aは、ブロック層３６cに比べてリーク電流が大きい。従って、消去トラップパルス印加時には、透過絶縁層３６aが、ブロック層３６cと比べて電流を良く通すため、トラップ準位密度が高い電荷捕獲層３６ｂに多くの電子がトラップされるため、効果的に電荷捕獲層３６ｂに電子がトラップされることとなる。
【０１０５】
また、ブロック層３６cは、書き込み動作、消去動作、及び保持中における非導電性電荷蓄積層３５と電荷捕獲層３６ｂ間の電荷移動を抑える働きがある。
【０１０６】
また、本実施形態では、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層３６ｂに注入された正孔を相殺することができる。この動作により、データ保持時の、電荷捕獲層３６ｂからの正孔放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【０１０７】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る不揮発性半導体記憶素子を示す断面図である。
【０１０８】
本実施形態に係る不揮発性半導体記憶素子は、上部絶縁層４６をブロック層４６ｃと電荷捕獲層４６ｂの２構造とした点で、第３の実施形態の上部絶縁層３６がブロック層３６ｃと電荷捕獲層３６ｂと透過絶縁層３６aとの３層構造としたこととが異なり、それ以外の構成は同じである。
【０１０９】
即ち、本実施形態にかかる不揮発性半導体記憶素子の構造は、１導電型、例えば、ｐ−型半導体基板１内に、互いに離間されて形成された第２導電型、例えば、ｎ＋型のソース領域２及びドレイン領域３が形成されている。そして、ｐ−型半導体基板１表面のチャネル領域上には、トンネル絶縁膜４、非導電性電荷蓄積層３５、上部絶縁層４６、制御ゲート７が積層して形成された構造を有している。ここで、トンネル絶縁膜４、非導電性電荷蓄積層３５、制御ゲート７の膜厚は、それぞれ、例えば、２〜１０ｎｍ、２〜２０ｎｍ、５〜１００ｎｍで形成される。また、上部絶縁層４６は２層の構造からなり、非導電性電荷蓄積層３５上にブロック層４６ｃ、電荷捕獲層４６ｂが順に積層された構造をとる。ここで、ブロック層４６ｃ、電荷捕獲層４６ｂの膜厚は、それぞれ、例えば、４〜２０nm、１〜５nmで形成される。
【０１１０】
以下では、上部絶縁層４６、即ち、ブロック層４６ｃ及び電荷捕獲層４６ｂの材料について説明する。ブロック層４６ｃの材料は、トラップ準位密度が、電荷捕獲層４６ｂのトラップ準位密度と比べて小さい材料を用いる。ブロック層４６ｃ及び電荷捕獲層４６ｂの材料は、第１の実施形態に示した材料と同一の材料を用いることができる。
【０１１１】
次に、ブロック層４６ｃ、電荷捕獲層４６ｂの好ましい材料の組み合わせについて説明する。ブロック層４６ｃ、電荷捕獲層４６ｂの好ましい材料の組み合わせとして、ブロック層４６ｃ/電荷捕獲層４６ｂのように以下に示す。例えば、Al２O３/SiN、Al２O３/HｆAlO、Al２O３/ Zr AlO、Al２O３/ TiAlO、Al２O３/ HfSiO、Al２O３/ ZrSiOである。また、上記組み合わせについて、SiO２をSiONもしくはSiNに変更したもの、Al２O３をSiO２に変更したもの、SiO２をAl２O３に変更したものも用いることができる。
【０１１２】
また、上部絶縁層４６に関して、待機中に電荷捕獲層４６ｂに電荷がトラップされることを抑制し、消去動作時において効果的に電荷をトラップするために、以下の関係式を満たすことが好ましい。下記関係式は、第３の実施形態で、EOT１=０を代入することにより導くことができる。
【０１１３】
０<φ-ψ≦(EOT２)/(EOTtotal)×Verase （式１６）
なお、本実施形態の不揮発性半導体記憶素子の製造プロセスは、電荷捕獲層４６ｂ上に制御ゲート７を形成し、電荷捕獲層４６ｂ上に透過絶縁層を形成しない点で第３の実施形態の製造プロセスと異なる以外は同じである。
【０１１４】
次に、第４の実施形態にかかる不揮発性半導体記憶素子の消去方法及び上部絶縁層４６から電子をデトラップする方法について説明する。消去方法及びデトラップする方法は第３の実施形態と同様である。本実施形態においては、上部絶縁層４６を２層構造とし、非導電性電荷蓄積層３５側にブロック層４６ｃ、制御ゲート７側にブロック層４６ｃと比べて電荷トラップ準位密度の大きい電荷捕獲層４６ｂを有する構造をとっている。本実施形態においては、第１のデトラップパルスにより、上部絶縁層４６から効果的に電荷を放出することができる。上部絶縁層４６から効果的に電荷を放出することができる原理は、第２の実施形態で説明したことと同様である。即ち、本実施形態に係る構造を取ることにより、消去トラップパルス印加時には制御ゲート７から上部絶縁層４６に容易に電子を注入できる一方で、デトラップパルス印加時には非導電性電荷蓄積層３５から上部絶縁層４６への電荷の移動を抑制することができる。その結果、消去時に上部絶縁層４６にトラップされた電子についての第１のデトラップパルスによるデトラップを効果的に行うことができる。
【０１１５】
以上のように本実施形態によれば、上部絶縁層４６を２層構造とし、非導電性電荷蓄積層３５側にブロック層４６ｃ、制御ゲート７側にブロック層４６ｃと比べて電子トラップ準位密度の大きい電荷捕獲層４６ｂを有する構造をとることにより、消去時に上部絶縁層４６にトラップされた電子についての第１のデトラップパルスによるデトラップを効果的に行うことができる。従って、データ保持時に、不揮発性半導体記憶素子の上部絶縁層４６による電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【０１１６】
また、本実施形態では、第１のデトラップパルスの印加後、第１のデトラップパルスと異なる極性の第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、電荷捕獲層４６ｂに注入された正孔を制御ゲート７側にデトラップすることができ、データ保持時の、上部絶縁層４６による正孔の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制し、不揮発性半導体記憶素子の信頼性を向上させることができる。
【０１１７】
また、本実施形態によれば、消去時に電荷捕獲層４６ｂに電子がトラップされることにより、上部絶縁層４６にかかる電界を弱め、トンネル絶縁膜４と非導電性電荷蓄積層３５にかかる電界を強める。この結果、非導電性電荷蓄積層３５から半導体基板１への電子の放出、半導体基板１から非導電性電荷蓄積層３５への正孔の注入を効率的に行うことができ、消去動作速度の向上及び動作電圧の低減が可能となる。
【０１１８】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る不揮発性半導体記憶装置にかかるNAND型フラッシュメモリを示すブロック図である。図８に示されるように、本実施形態にかかる不揮発性半導体記憶装置は、例えば、第１の実施形態にかかる不揮発性半導体記憶素子が配列されて形成されたメモリセルアレイ５１と、前記不揮発性半導体記憶素子にデータが書き込まれた後に、デトラップパルスをメモリセルの制御ゲート７に供給して、上部絶縁層６から電荷を引き抜くデトラップパルス供給回路５９とを具備したことを特徴とする。
【０１１９】
図８に示されるように、本実施形態にかかる不揮発性半導体記憶装置にかかるＮＡＮＤ型フラッシュメモリは、メモリセルアレイ５１、ロウデコーダ５２、カラムデコーダ５３、カラムセレクタ５４、センスアンプ＆ラッチ回路５５、読み出し出力回路５６、書き込み入力回路５７、動作モードに応じて所要の書き込み／消去用の電圧やパルス信号を供給する書き込み／消去制御回路５８、及び、デトラップパルス供給回路５９により形成される。なお、デトラップパルス供給回路５９は、書き込み／消去制御回路５８内に形成してもよい。
【０１２０】
デトラップパルス供給回路５９は、メモリセルに電圧を印加することにより第１の極性の電荷を半導体基板１から導電性電荷蓄積層５に注入することによりデータの書き込みをした後、不揮発性半導体記憶素子の制御ゲート７と半導体基板１の間に、書き込み時に印加した電圧と異なる極性の電圧を印加し、書き込み時に上部絶縁層６にトラップされた第１の極性の電荷を上部絶縁層６から放出させるデトラップパルスを供給する回路である。また、デトラップパルス供給回路５９は、前記デトラップパルスを印加後、更に、第２のデトラップパルスを印加する回路としても良い。第２のデトラップパルスは、書き込み時の電圧と同じ極性の電圧であり、第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、トラップされた正孔が注入された上部絶縁層６に電子を注入することにより、過剰な正孔を相殺することができる。
【０１２１】
次に、図８中のメモリセルアレイ５１について説明する。図９は、メモリセルアレイ５１の一部のパターン平面図である。メモリセルアレイ５１を構成するメモリは、第１の実施形態にかかる不揮発性半導体装置で形成されることが本実施形態の特徴である。なお、図９ではビット線を省略している。図１０は図９に示したメモリセルアレイ５１の等価回路図である。図９および図１０に示すメモリセルアレイにおいて、各ＮＡＮＤセルユニット６０は、直列接続されたセルトランジスタＭ１〜Ｍ８と、これらのセルトランジスタの両端部にそれぞれ配置された選択トランジスタＳ１、Ｓ２とを含んでいる。選択トランジスタＳ１、Ｓ２の各ゲートには、対応して選択ゲート線ＳＧ１、ＳＧ２が接続されており、メモリセルＭ１〜Ｍ８の各制御ゲート７には、対応して制御ゲート７線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各ＮＡＮＤセルユニット６０の選択トランジスタＳ１のドレインには対応してビット線ＢＬ１、ＢＬ２、・・・が接続され、選択トラジスタＳ２のソースにはソース線ＳＬが接続されている。ここでは、セルトランジスタが８個直列接続された場合について示しているが、セルトランジスタの数は８個に限定されるものではなく、例えば、１６個や３２個でもよい。
【０１２２】
本実施形態に係る不揮発性半導体記憶装置にかかる書き込み方法及びデトラップする方法は第１の実施形態と同様である。
【０１２３】
また、本実施形態に係る不揮発性半導体記憶装置によれば、第１の実施形態と同様の効果を達成することができる。
【０１２４】
尚、本実施形態においては、第１の実施形態に係る不揮発性半導体記憶素子が配列されたメモリセルアレイについて説明したが、第２乃至第４の実施形態に係る不揮発性半導体記憶素子が配列されたメモリセルアレイについても適用できる。以下では、第３、又は第４の実施形態に係る不揮発性半導体記憶素子が配列されたメモリセルアレイを用いた場合のデトラップパルス供給回路について説明する。デトラップパルス供給回路は、不揮発性半導体記憶素子に電圧を印加することにより第１の極性の電荷を非導電性電荷蓄積層３５から半導体基板１へ放出することによりデータを消去後、不揮発性半導体記憶素子の制御ゲート７に、消去時に印加した電圧と異なる極性の電圧を印加し、消去時に上部絶縁層３６にトラップされた第１の極性の電荷を上部絶縁層３６から放出させるデトラップパルスを供給する回路である。また、デトラップパルス供給回路は、前記デトラップパルスを印加後、更に、第２のデトラップパルスを印加する回路としても良い。第２のデトラップパルスは、消去時の電圧と同じ極性の電圧であり、第２のデトラップパルスを印加することにより、第１のデトラップパルス印加時に、トラップされた正孔が注入された上部絶縁層３６から正孔をデトラップすることができる。
【０１２５】
なお、本発明は上記した第１〜第５の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々、変形して実施できる。また、上記した実施形態を適宜組み合わせてもよい。例えば、上述の実施形態に開示される全構成要素からいくつかの構成要素を削除しても良い。
【０１２６】
尚、第１〜第５の実施形態においては、上部絶縁層について２層及び３層の場合について示した。しかしながら、上部絶縁層は、２層及び３層に限られない。例えば、上部絶縁層は、４層以上であっても良い。
【０１２７】
また、上部絶縁層を１層で形成してもよい。上部絶縁層が１層の場合として、例えば、電荷トラップ準位密度を膜厚方向に対して連続的に変化させた構造で形成する構成をとることができる。例えば、電荷トラップ準位密度を導電性電荷蓄積層５から制御ゲート７側に向かうに従って、膜厚方向に連続的に小さくさせるためには、導電性電荷蓄積層５から制御ゲート７側に向かうに従って、上部絶縁層の構成元素の組成比を化学量論比からの差異を小さくしていくことにより形成することができる。このような構造を取ることにより、第１のデトラップパルス印加時に上部絶縁層から導電性電荷蓄積層５へ放出される電子の量と比べて、制御ゲート７から上部絶縁層へ注入される電子の量が小さい構造となる。その結果、書き込み時に上部絶縁層にトラップされた電子のデトラップを、第１のデトラップパルスにより効果的に行うことができる。従って、データ保持時に、不揮発性半導体記憶素子の上部絶縁層による電荷の放出を防ぎ、不揮発性半導体記憶素子のデータ保持中の閾値変化を抑制することができる。
【０１２８】
また、第１の〜第５の実施形態においては、電気的に書き込み消去を行う不揮発性半導体記憶素子、特にNAND型フラッシュメモリについて示した。しかしながら、本発明は、NOR型、AND型、DINOR型の不揮発性半導体記憶素子、NOR型とNAND型の長所を融合したNANO型フラッシュメモリ、及び１つの記憶素子が２つの選択トランジスタに挟み込まれた構造を有する３Tr-NAND型不揮発性半導体記憶素子等にも適用可能である。
【０１２９】
また、第１〜第５の実施形態において、具体的形状、具体的大きさ、具体的材料を示したが、実施形態に示された形状、大きさ、材料は、１例にすぎず、本発明の効果を発揮でき、要旨を逸脱しない範囲で、他の形状、大きさ、材料により形成しても良い。
【０１３０】
例えば、第１〜第５の実施形態においては、積層構造をＳｉ基板上に設けた。しかしながら、Si基板上に積層構造を形成する必要はない。例えば、積層構造を、Ｓｉ基板上に形成されたウェル上、SiGe基板上、Ge基板上、SiGeC基板、絶縁膜上薄膜半導体が形成されたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、ＳＧＯT（ｓｉｌｉｃｏｎ−ｇｅｌｍａｎｉｕｍｕ ｏｎ ｉｎｓｕｌａｔｏｒ）基板又はこれらの基板上に形成されたウェル上へ形成することも可能である。
【０１３１】
また、第１〜第５の実施形態においては、チャネルが平坦な構造を示した。しかしながら、必ずしも、チャネルが平坦である必要はない。例えば、FIN構造に代表されるようなチャネル部分を立体的な構造に形成することも可能である。
【０１３２】
また、第１〜第５の実施形態においては、素子の配列を平面上に限定した。しかしながら、必ずしも、素子の配列は平面である必要はない。例えば、素子の配列として、積層構造、縦型構造としてもよい。
【０１３３】
本実施形態における動作バイアスの符号は全てp型基板上のnチャネルトランジスタを仮定したものであるが、n基板に対しても本発明は有効である。n基板を用いる場合は、動作時のバイアスの符号をすべて反対にして読み替えれば良い。
【０１３４】
また、第１〜第５の実施形態においては、ソース領域２及びドレイン領域３がｎ型の場合について示した。しかしながら、ソース領域２及びドレイン領域３はｐ型であってもよい。又、ソース領域２及びドレイン領域３は、金属を含む導電領域であっても良い。例えば、金属を含む導電領域としては、金属、金属シリサイドがある。金属シリサイドとしては、例えば、ニッケルシリサイド、コバルトシリサイドがある。
【図面の簡単な説明】
【０１３５】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図３】本発明の第２の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図４】本発明の第２の実施形態における、MIMキャパシタに関するバンドダイアグラムの模式図。
【図５】本発明の第３の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶素子の製造方法を示す工程断面図。
【図７】本発明の第４の実施形態に係る不揮発性半導体記憶素子の素子構造を示す断面図。
【図８】本発明の第５の実施形態に係る不揮発性半導体記憶装置にかかるNAND型フラッシュメモリを示すブロック図
【図９】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部のパターン平面図。
【図１０】本発明の第５の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図。
【符号の説明】
【０１３６】
１・・・ｐ−型半導体基板
２・・・ｎ＋型ソース領域
３・・・ｎ＋型ドレイン領域
４・・・トンネル絶縁膜
５・・・導電性電荷蓄積層
６、２６、３６、４６・・・上部絶縁層
６a、３６a・・・透過絶縁層
６ｂ、２６ｂ、３６ｂ、４６ｂ・・・電荷捕獲層
６ｃ、２６ｃ、３６ｃ、４６ｃ・・・ブロック層
７・・・制御ゲート
３５・・・非導電性電荷蓄積層
５１・・・メモリセルアレイ
５２・・・ロウデコーダ
５３・・・カラムデコーダ
５４・・・カラムセレクタ
５５・・・センスアンプ＆ラッチ回路
５６・・・読み出し出力回路
５７・・・書き込み入力回路
５８・・・書き込み/制御回路
５９・・・デトラップパルス供給回路
６０・・・ＮＡＮＤセルユニット
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、
前記チャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた、データを記憶する電荷蓄積層と、
前記電荷蓄積層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲートとを備え、
前記第２の絶縁膜は、第１絶縁層と第２絶縁層とを含む積層構造であり、
前記第１絶縁層のトラップ準位密度が、前記第２絶縁層のトラップ準位密度と比べて大きいことを特徴とする不揮発性半導体記憶素子。
【請求項２】
前記第２絶縁層は、SiO２膜、SiON膜、SiN膜、Al２O３膜、LaAlSiO膜、又はこれらの膜を積層した膜を含むことを特徴とする請求項１記載の不揮発性半導体記憶素子。
【請求項３】
前記第１絶縁層は、前記第２絶縁層と同一構成元素から成る膜を含み、かつ、前記第１絶縁層の構成元素の組成比が、前記第２絶縁層の構成元素の組成比と比べて化学量論比との差異が大きい組成比であることを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項４】
前記第１絶縁層は、SiN膜を含むことを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項５】
前記第１絶縁層は、前記第２絶縁層の構成元素及びHfを含む膜であることを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項６】
前記第１絶縁層は、前記第２絶縁層の構成元素及びZrを含む膜であることを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項７】
前記第１絶縁層は、Ti、Y、Zr、若しくはHfの酸化物、窒化物、又は酸窒化物からなる膜を含むことを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項８】
前記積層構造は、更に前記第３絶縁層を備え、
前記第３絶縁層と前記第２絶縁層との間に前記第１絶縁層が設けられていることを特徴とする請求項１乃至請求項７いずれか１項記載の不揮発性半導体記憶素子。
【請求項９】
前記第３絶縁層の膜厚は、前記第２絶縁層の膜厚と比べて薄いことを特徴とする請求項８記載の不揮発性半導体記憶素子。
【請求項１０】
前記第３絶縁層のトラップ準位密度は、前記第１絶縁層のトラップ準位密度と比べて小さいことを特徴とする請求項９記載の不揮発性半導体記憶素子。
【請求項１１】
前記第３絶縁層は、前記第１絶縁層と同一構成元素から成る膜を含み、かつ、前記第３絶縁層の構成元素の組成比が、前記第１絶縁層の構成元素の組成比と比べて化学量論比からの差異が小さい組成比であることを特徴とする請求項８乃至請求項１０いずれか１項記載の不揮発性半導体記憶素子。
【請求項１２】
前記第３の絶縁層は、前記第２の絶縁層と同一の材料から成る膜であることを特徴とする請求項８乃至請求項１１いずれか１項記載の不揮発性半導体素子。
【請求項１３】
前記第３絶縁層は、SiO２を含む層であることを特徴とする請求項８乃至請求項１２いずれか１項記載の不揮発性半導体記憶素子。
【請求項１４】
前記電荷蓄積層が導電性電荷蓄積層であり、
前記第１絶縁層は、前記第２絶縁層と、前記導電性電荷蓄積層との間に設けられることを特徴とする請求項１乃至請求項１３いずれか１項記載の不揮発性半導体記憶素子。
【請求項１５】
前記電荷蓄積層が非導電性電荷蓄積層であり、
前記第１絶縁層は、前記第２絶縁層と、前記制御ゲートとの間に設けられることを特徴とする請求項１乃至請求項１３いずれか１項記載の不揮発性半導体記憶素子。
【請求項１６】
メモリセルアレイを構成する複数の請求項１乃至請求項１４いずれか１項記載の不揮発性半導体記憶素子において、
読み出し時において読み出しが行われない前記不揮発性半導体記憶素子の前記制御ゲートへ印加される電圧をVpass、
前記不揮発性半導体記憶素子の前記導電性電荷蓄積層の仕事関数あるいは電子親和力をφ、
前記不揮発性半導体記憶素子の前記第１絶縁層の真空準位を基準としたトラップ準位をψ、
前記第３絶縁層、前記第１絶縁層、前記第２絶縁層の酸化膜換算膜厚をそれぞれEOT１、EOT２、EOT３とするとき、
０<(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass
の関係を満たすことを特徴とする
不揮発性半導体記憶素子。
【請求項１７】
請求項１乃至請求項１３、又は請求項１５いずれか１項記載の不揮発性半導体記憶素子において、
消去時における前記制御ゲートと基板間の電圧をVerase、
前記不揮発性半導体記憶素子の前記制御ゲートの仕事関数、又は電子親和力をφ、
前記不揮発性半導体記憶素子の前記第１絶縁層の真空準位を基準としたトラップ準位をψ、
前記第３絶縁層、前記第１絶縁層の酸化膜換算膜厚をそれぞれ、EOT１、EOT２、
前記第１の絶縁膜、前記非導電性電荷蓄積層、前記第２の絶縁膜の酸化膜換算膜厚の和をEOTtotalとするとき、
０<φ-ψ≦(EOT１+EOT２)/(EOTtotal)×Verase
の関係を満たすことを特徴とする
不揮発性半導体記憶素子。
【請求項１８】
複数の請求項１乃至請求項１４、又は請求項１６いずれか１項記載の不揮発性半導体記憶素子が配列されたメモリセルアレイと、
前記導電性電荷蓄積層にデータが書き込まれた後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする
不揮発性半導体記憶装置。
【請求項１９】
複数の請求項１乃至請求項１３、請求項１５、又は請求項１７いずれか１項記載の不揮発性半導体記憶素子が配列されたメモリセルアレイと、
前記非導電性電荷蓄積層からデータを消去後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする
不揮発性半導体記憶装置。
【請求項２０】
請求項１乃至請求項１４、又は請求項１６いずれか１項記載の不揮発性半導体記憶素子の動作方法であって、
前記制御ゲートと前記半導体基板間に第２の極性の電圧を印加することにより前記第２の極性とは逆の極性の第１の極性の電荷を半導体基板から導電性電荷蓄積層に注入するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、
前記制御ゲートと前記半導体基板間に、第１の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記導電性電荷蓄積層へ放出する工程と
を有することを特徴とする
不揮発性半導体記憶素子の動作方法。
【請求項２１】
請求項１乃至請求項１３、請求項１５、又は請求項１７いずれか１項記載の不揮発性半導体記憶素子の動作方法であって、
前記制御ゲートと前記半導体基板間に第１の極性の電圧を印加することにより第１の極性の電荷を前記非導電性電荷蓄積層から前記半導体基板へ放出するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、
前記制御ゲートと前記半導体基板間に、前記第１の極性とは逆の極性の第２の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記制御ゲートへ放出する工程と
を有することを特徴とする不揮発性半導体記憶素子の動作方法。
【請求項１】
半導体基板と、
前記半導体基板の表面内に、チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、
前記チャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた、データを記憶する電荷蓄積層と、
前記電荷蓄積層上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲートとを備え、
前記第２の絶縁膜は、第１絶縁層と第２絶縁層とを含む積層構造であり、
前記第１絶縁層のトラップ準位密度が、前記第２絶縁層のトラップ準位密度と比べて大きいことを特徴とする不揮発性半導体記憶素子。
【請求項２】
前記第２絶縁層は、SiO２膜、SiON膜、SiN膜、Al２O３膜、LaAlSiO膜、又はこれらの膜を積層した膜を含むことを特徴とする請求項１記載の不揮発性半導体記憶素子。
【請求項３】
前記第１絶縁層は、前記第２絶縁層と同一構成元素から成る膜を含み、かつ、前記第１絶縁層の構成元素の組成比が、前記第２絶縁層の構成元素の組成比と比べて化学量論比との差異が大きい組成比であることを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項４】
前記第１絶縁層は、SiN膜を含むことを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項５】
前記第１絶縁層は、前記第２絶縁層の構成元素及びHfを含む膜であることを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項６】
前記第１絶縁層は、前記第２絶縁層の構成元素及びZrを含む膜であることを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項７】
前記第１絶縁層は、Ti、Y、Zr、若しくはHfの酸化物、窒化物、又は酸窒化物からなる膜を含むことを特徴とする請求項１、又は請求項２記載の不揮発性半導体記憶素子。
【請求項８】
前記積層構造は、更に前記第３絶縁層を備え、
前記第３絶縁層と前記第２絶縁層との間に前記第１絶縁層が設けられていることを特徴とする請求項１乃至請求項７いずれか１項記載の不揮発性半導体記憶素子。
【請求項９】
前記第３絶縁層の膜厚は、前記第２絶縁層の膜厚と比べて薄いことを特徴とする請求項８記載の不揮発性半導体記憶素子。
【請求項１０】
前記第３絶縁層のトラップ準位密度は、前記第１絶縁層のトラップ準位密度と比べて小さいことを特徴とする請求項９記載の不揮発性半導体記憶素子。
【請求項１１】
前記第３絶縁層は、前記第１絶縁層と同一構成元素から成る膜を含み、かつ、前記第３絶縁層の構成元素の組成比が、前記第１絶縁層の構成元素の組成比と比べて化学量論比からの差異が小さい組成比であることを特徴とする請求項８乃至請求項１０いずれか１項記載の不揮発性半導体記憶素子。
【請求項１２】
前記第３の絶縁層は、前記第２の絶縁層と同一の材料から成る膜であることを特徴とする請求項８乃至請求項１１いずれか１項記載の不揮発性半導体素子。
【請求項１３】
前記第３絶縁層は、SiO２を含む層であることを特徴とする請求項８乃至請求項１２いずれか１項記載の不揮発性半導体記憶素子。
【請求項１４】
前記電荷蓄積層が導電性電荷蓄積層であり、
前記第１絶縁層は、前記第２絶縁層と、前記導電性電荷蓄積層との間に設けられることを特徴とする請求項１乃至請求項１３いずれか１項記載の不揮発性半導体記憶素子。
【請求項１５】
前記電荷蓄積層が非導電性電荷蓄積層であり、
前記第１絶縁層は、前記第２絶縁層と、前記制御ゲートとの間に設けられることを特徴とする請求項１乃至請求項１３いずれか１項記載の不揮発性半導体記憶素子。
【請求項１６】
メモリセルアレイを構成する複数の請求項１乃至請求項１４いずれか１項記載の不揮発性半導体記憶素子において、
読み出し時において読み出しが行われない前記不揮発性半導体記憶素子の前記制御ゲートへ印加される電圧をVpass、
前記不揮発性半導体記憶素子の前記導電性電荷蓄積層の仕事関数あるいは電子親和力をφ、
前記不揮発性半導体記憶素子の前記第１絶縁層の真空準位を基準としたトラップ準位をψ、
前記第３絶縁層、前記第１絶縁層、前記第２絶縁層の酸化膜換算膜厚をそれぞれEOT１、EOT２、EOT３とするとき、
０<(EOT１+EOT２)/(EOT１+EOT２+EOT３)<(φ-ψ)/Vpass
の関係を満たすことを特徴とする
不揮発性半導体記憶素子。
【請求項１７】
請求項１乃至請求項１３、又は請求項１５いずれか１項記載の不揮発性半導体記憶素子において、
消去時における前記制御ゲートと基板間の電圧をVerase、
前記不揮発性半導体記憶素子の前記制御ゲートの仕事関数、又は電子親和力をφ、
前記不揮発性半導体記憶素子の前記第１絶縁層の真空準位を基準としたトラップ準位をψ、
前記第３絶縁層、前記第１絶縁層の酸化膜換算膜厚をそれぞれ、EOT１、EOT２、
前記第１の絶縁膜、前記非導電性電荷蓄積層、前記第２の絶縁膜の酸化膜換算膜厚の和をEOTtotalとするとき、
０<φ-ψ≦(EOT１+EOT２)/(EOTtotal)×Verase
の関係を満たすことを特徴とする
不揮発性半導体記憶素子。
【請求項１８】
複数の請求項１乃至請求項１４、又は請求項１６いずれか１項記載の不揮発性半導体記憶素子が配列されたメモリセルアレイと、
前記導電性電荷蓄積層にデータが書き込まれた後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする
不揮発性半導体記憶装置。
【請求項１９】
複数の請求項１乃至請求項１３、請求項１５、又は請求項１７いずれか１項記載の不揮発性半導体記憶素子が配列されたメモリセルアレイと、
前記非導電性電荷蓄積層からデータを消去後に、デトラップパルスを前記制御ゲートに印加して、前記第１絶縁層から電荷を引き抜くデトラップパルス供給回路とを具備することを特徴とする
不揮発性半導体記憶装置。
【請求項２０】
請求項１乃至請求項１４、又は請求項１６いずれか１項記載の不揮発性半導体記憶素子の動作方法であって、
前記制御ゲートと前記半導体基板間に第２の極性の電圧を印加することにより前記第２の極性とは逆の極性の第１の極性の電荷を半導体基板から導電性電荷蓄積層に注入するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、
前記制御ゲートと前記半導体基板間に、第１の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記導電性電荷蓄積層へ放出する工程と
を有することを特徴とする
不揮発性半導体記憶素子の動作方法。
【請求項２１】
請求項１乃至請求項１３、請求項１５、又は請求項１７いずれか１項記載の不揮発性半導体記憶素子の動作方法であって、
前記制御ゲートと前記半導体基板間に第１の極性の電圧を印加することにより第１の極性の電荷を前記非導電性電荷蓄積層から前記半導体基板へ放出するとともに第１の極性の電荷を前記第１絶縁層にトラップさせる工程と、
前記制御ゲートと前記半導体基板間に、前記第１の極性とは逆の極性の第２の極性の電圧を印加することにより前記第１絶縁層にトラップされた第１の極性の電荷を前記第１絶縁層から前記制御ゲートへ放出する工程と
を有することを特徴とする不揮発性半導体記憶素子の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−４５０７４（Ｐ２０１０−４５０７４Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０６２９１（Ｐ２００８−２０６２９１）
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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