化合物半導体装置及びその製造方法
【課題】ゲート−ソース間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高い化合物半導体装置を実現する。
【解決手段】ゲート電極１９を形成する際に、４層の電子線レジスト１１〜１４を用いてゲート開口１７を形成し、ゲート開口１７内に、キャップ層５の表面との接触面を含む幹状の下方部分１９ａと下方部分１９ａから傘状に拡がる上方部分１９ｂとが一体形成されてなり、下方部分１９ａの接触面がドレイン電極７に比べてソース電極６に偏倚した位置に設けられており、上方部分１９ｂの傘状の下端面のうちソース電極６側の部位がドレイン電極７側の部位よりもキャップ層５の表面からの高さが高いゲート電極１９を形成する。
【解決手段】ゲート電極１９を形成する際に、４層の電子線レジスト１１〜１４を用いてゲート開口１７を形成し、ゲート開口１７内に、キャップ層５の表面との接触面を含む幹状の下方部分１９ａと下方部分１９ａから傘状に拡がる上方部分１９ｂとが一体形成されてなり、下方部分１９ａの接触面がドレイン電極７に比べてソース電極６に偏倚した位置に設けられており、上方部分１９ｂの傘状の下端面のうちソース電極６側の部位がドレイン電極７側の部位よりもキャップ層５の表面からの高さが高いゲート電極１９を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２４６２８５号公報
【特許文献２】特開昭６１−２２８６７４号公報
【特許文献３】特開平４−２５５２３５号公報
【特許文献４】特開平６−１３２３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＨＥＭＴでは、より高周波特性を向上させるためにゲート容量及びゲート抵抗を低減することができるゲート電極の研究開発が進められている。いわゆるオーバーハング形状のＴ字型のゲート電極を有するＨＥＭＴでは、耐圧向上及び高出力化を考慮すればゲートとドレインとをある程度離間させる必要があり、高周波化を考慮すればゲートとソースとの間の容量及びソース抵抗を低減するような構造が必要である。ゲートとソースとの間の容量を低減するためには、ゲートとソースとの間の距離を大きくすることが望ましい。一方、ソース抵抗を低減するためには、ゲートとソースとの間の距離を小さくすることが望ましい。ゲート電極の構造を工夫した技術はいくつか案出されているが、上記の相反する構造上の要請を満たすゲート電極は未だ案出されていない。この要請を満たすゲート電極は比較的複雑な形状を要するものと考えられるため、これを実現するには、その作製上の困難も大きい。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、ゲート−ソース間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に実現する量産化に優れた信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体層と、前記化合物半導体層の上方に形成されたソース電極及びドレイン電極と、前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含み、前記ゲート電極は、前記化合物半導体層の上方との接触面を含む幹状の下方部分と、前記下方部分から傘状に拡がる上方部分とが一体形成されてなり、前記下方部分は、その前記接触面が前記ドレイン電極に比べて前記ソース電極に偏倚した位置に設けられており、前記上方部分は、その傘状の下端面のうち、前記ソース電極側の部位が前記ドレイン電極側の部位よりも前記基板の表面からの高さが高い。
【０００７】
化合物半導体装置の製造方法の一態様は、基板の上方に化合物半導体層を形成する工程と、前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程とを含み、前記ゲート電極を形成する工程は、前記化合物半導体層の上方に第１のレジスト及び第２のレジストを順次形成し、前記第２の電子線レジストの前記ドレイン電極側の一部を除去し、前記第１のレジスト及び前記第２のレジストを覆うように第３のレジスト及び第４のレジストを順次形成し、前記第１のレジストの表面の一部及び前記第２のレジストの先端部分が露出するように、前記第４のレジスト及び前記第３のレジストに第１の開口を形成し、前記第１の開口から露出する前記第１のレジストに、前記ドレイン電極に比べて前記ソース電極に偏倚した部位に第２の開口を形成し、連通する前記第１の開口及び前記第２の開口内に導電材料を埋め込み、前記ゲート電極を形成する。
【発明の効果】
【０００８】
上記の諸態様によれば、ゲート−ソース間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図７】第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図８】図６に引き続き、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図９】第３の実施形態による電源装置の概略構成を示す結線図である。
【図１０】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１０】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示し、その構成について製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。諸実施形態において、素子分離は、所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法、又は素子分離領域へのイオン注入等により行う。
【００１１】
（第１の実施形態）
本実施形態では、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図６は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図２〜図６では、キャップ層５から上方の構成部材のみを図示する。
【００１２】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、電子走行層２、中間層３、電子供給層４、及びキャップ層５を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２の電子供給層４（直接的には中間層３）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
【００１３】
詳細には、ＳｉＣ基板１上に、例えば分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により、以下の各化合物半導体層を成長する。ＭＢＥ法の代わりに、有機金属気相成長法であるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いても良い。
ＳｉＣ基板１上に、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、及びｎ+−ＧａＮを順次堆積し、電子走行層２、中間層３、電子供給層４、及びキャップ層５を積層形成する。上記のｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１４】
ここで、電子走行層２は膜厚２μｍ程度、中間層３は膜厚５ｎｍ程度で例えばＡｌ比率０．２、電子供給層４は膜厚３０ｎｍ程度で例えばＡｌ比率０．２、キャップ層５は膜厚１０ｎｍ程度に形成する。なお、電子供給層４をインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層としても良い。
【００１５】
続いて、図１（ｂ）に示すように、ソース電極及びドレイン電極を形成するためのレジストマスク１０を形成する。
詳細には、キャップ層５上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、開口１０ａ，１０ｂを有するレジストマスク１０が形成される。開口１０ａは、キャップ層５の表面におけるソース電極の形成部位を露出するように形成される。開口１０ｂは、キャップ層５の表面におけるドレイン電極の形成部位を露出するように形成される。
【００１６】
続いて、図１（ｃ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、開口１０ａ，１０ｂを埋め込むようにレジストマスク１０上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク１０及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層５上には、ソース電極６及びドレイン電極７が形成される。
【００１７】
続いて、図２（ａ）に示すように、パッシベーション膜８を形成する。
詳細には、例えばＰＥＣＶＤ法により、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１上の全面を覆うように、絶縁膜、ここではＳｉＮ膜を例えば膜厚３５ｎｍ〜４５ｎｍ程度に堆積する。これにより、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１の表面の保護膜として機能するパッシベーション膜８が形成される。
【００１８】
続いて、図２（ｂ）に示すように、第１の電子線レジスト１１及び第２の電子線レジスト１２を塗布する。
詳細には、パッシベーション膜８上にレジスト、ここでは第１の電子線レジスト１１及び第２の電子線レジスト１２を、例えば厚み３００ｎｍ程度及び厚み３００ｎｍ〜５００ｎｍ程度に順次塗布形成する。第１の電子線レジスト１１は、第２の電子線レジスト１２よりも電子線感度が低いものである。具体的に、第１の電子線レジスト１１としては例えばポリメチルメタクリレート（ＰＭＭＡ）レジスト等を、第２の電子線レジスト１２としては例えば日本ゼオン株式会社製の商品名ZEP520A-7等をそれぞれ用いる。
【００１９】
続いて、図２（ｃ）に示すように、第２の電子線レジスト１２を電子線露光する。
詳細には、第２の電子線レジスト１２のうち、ドレイン電極７側の部分を、比較的低いドーズ量、例えば１４０μＣ〜２００μＣ程度の電子線で露光する。図示の例では、第２の電子線レジスト１２の電子線露光された部分を露光部分１２ａとする。このとき、第１の電子線レジスト１１は、第２の電子線レジスト１２よりも電子線感度が低いレジストであるため、露光されても現像により開口しない。
【００２０】
続いて、図３（ａ）に示すように、露光部分１２ａを除去する。
詳細には、第２の電子線レジスト１２の露光部分１２ａを現像して除去する。これにより、第２の電子線レジスト１２は、第１の電子線レジスト１１上の、ソース電極６の上方に相当する部分を含む領域に階段状に残存する。
【００２１】
続いて、図３（ｂ）に示すように、第３の電子線レジスト１３及び第４の電子線レジスト１４を塗布する。
詳細には、第２の電子線レジスト１２を覆うように第１の電子線レジスト１１上に、第３の電子線レジスト１３及び第４の電子線レジスト１４を、例えば厚み５００ｎｍ〜５５０ｎｍ程度及び厚み２５０ｎｍ〜３００ｎｍ程度に順次塗布形成する。第３の電子線レジスト１３は、第１の電子線レジスト１１及び第２の電子線レジスト１２よりも電子線感度が高いレジストである。具体的に、第３の電子線レジスト１３としては例えばポリジメチルグルタルイミド（ＰＭＧＩ）等を、第４の電子線レジスト１４としては例えば日本ゼオン株式会社製の商品名ZEP520A-7等をそれぞれ用いる。
【００２２】
続いて、図３（ｃ）に示すように、第４の電子線レジスト１４及び第３の電子線レジスト１３を電子線露光する。
詳細には、第３の電子線レジスト１３下の第２の電子線レジスト１２の先端部分１２ｂに架かるように、ドレイン電極６よりもソース電極８側に偏倚した第４の電子線レジスト１４及び第３の電子線レジスト１３の部分を、例えば１２０μＣ程度のドーズ量の電子線で露光する。図示の例では、第３の電子線レジスト１３及び第４の電子線レジスト１４の電子線露光された部分を露光部分１５とする。このとき、第１の電子線レジスト１１及び第２の電子線レジスト１２は、第３の電子線レジスト１３よりも電子線感度が低いレジストであるため、露光されても現像により開口しない。
【００２３】
続いて、図４（ａ）に示すように、第３の電子線レジスト１３及び第４の電子線レジスト１４に第１の開口１６を形成する。
詳細には、第３の電子線レジスト１３及び第４の電子線レジスト１４の露光部分１５を現像して除去する。これにより、第３の電子線レジスト１３及び第４の電子線レジスト１４には、第１の電子線レジスト１１の表面の一部及び第２の電子線レジスト１２の先端部分１２ｂを露出させる第１の開口１６が形成される。
【００２４】
続いて、図４（ｂ）に示すように、第１の開口１６の側面に露出する第３の電子線レジスト１３を後退させる。
詳細には、図４（ａ）に引き続き第３の電子線レジスト１３を現像する。第３の電子線レジスト１３は、第１の電子線レジスト１１、第２の電子線レジスト１２、及び第４の電子線レジスト１４よりも電子線感度が高く、所定の現像液を用いることで現像のレートも高くなる。そのため、第３の電子線レジスト１３は、その第１の開口１６の側面に露出する部分が現像時間等に対応した所定量だけ横方向に後退する。これにより、第３の電子線レジスト１３の、第２の電子線レジスト１２と第４の電子線レジスト１４との間に空隙１７ａが、及び第１の電子線レジスト１１と第４の電子線レジスト１４との間に空隙１７ｂがそれぞれ形成される。空隙１７ａの形成により、第２の電子線レジスト１２の先端部分１２ｂが拡大する。
【００２５】
続いて、図４（ｃ）に示すように、第１の開口１６から露出する第１の電子線レジストを電子線露光する。
詳細には、第１の開口１６から露出する第１の電子線レジストのドレイン電極７に比べてソース電極６に偏倚した部位に比較的高いドーズ量、例えば５００μＣ〜６００μＣ程度の電子線で露光する。図示の例では、第１の電子線レジスト１１の電子線露光された部分を露光部分１１ａとする。
【００２６】
続いて、図５（ａ）に示すように、第１の電子線レジスト１１に第２の開口１１ｂを形成する。
詳細には、第１の電子線レジスト１１の露光部分１１ａを現像して除去する。これにより、第１の電子線レジスト１１には、第１の電子線レジストのドレイン電極７に比べてソース電極６に偏倚した部位にファインゲートの第２の開口１１ｂが形成される。第１の開口１６と第２の開口１１ｂとは連通する。図示の例では、この連通した開口をゲート開口１７とする。
【００２７】
続いて、図５（ｂ）に示すように、パッシベーション膜８に第３の開口８ａを形成する。
詳細には、第１の電子線レジスト１１をマスクとして用い、パッシベーション膜８をキャップ層５の表面が露出するまでドライエッチングする。これにより、パッシベーション膜８には、第１の電子線レジスト１１の第２の開口１１ｂに倣った第３の開口８ａが形成される。
【００２８】
続いて、図５（ｃ）に示すように、第１の電子線レジスト１１の第２の開口１１ｂをテーパ状に拡大させる。
ＳｉＣ基板１を例えば１２０℃で１分間程度、熱処理する。これにより、第１の電子線レジスト１１の第２の開口１１ｂがテーパ状に拡大する。
【００２９】
続いて、図６（ａ）に示すように、ゲート電極の電極材料１８を形成する。
詳細には、電極材料１８として例えばＮｉ／Ａｕを用い、蒸着法等により、ゲート開口１７内で第２の開口１１ｂ及び第３の開口８ａを埋め込むようにＮｉ／Ａｕを堆積する。電極材料１８は、第４の電子線レジスト１５上にも堆積する。電極材料１８として、Ｎｉ／Ａｕの代わりにＴｉ／Ｐｔ／Ａｕを堆積するようにしても良い。
【００３０】
続いて、図６（ｂ）に示すように、ゲート電極１９を形成する。
詳細には、リフトオフ法により、第１の電子線レジスト１１、第２の電子線レジスト１２、第３の電子線レジスト１３、及び第４の電子線レジスト１５と、第４の電子線レジスト１５上に堆積するＮｉ／Ａｕを除去する。以上により、第３の開口８ａをＮｉ／Ａｕで埋め込んでパッシベーション膜８の表面から上方に突出するように、キャップ層５上にオーバーハング状のゲート電極１９が形成される。なお、電極材料１８にＴｉ／Ｐｔ／Ａｕを用いた場合には、第３の開口８ａをＴｉ／Ｐｔ／Ａｕで埋め込んでパッシベーション膜８の表面から上方に突出するように、キャップ層５上にオーバーハング状のゲート電極１９が形成される。
【００３１】
しかる後、ゲート電極１９を覆う層間絶縁膜の形成、ソース電極６、ドレイン電極７、及びゲート電極１９と導通する配線の形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
本実施形態では、ゲート電極１９の形成工程において、レジストとして電子線レジスト（第１〜第４の電子線レジスト１１〜１４）のみを用いるため、電子線露光には第１〜第４の電子線レジスト１１〜１４の感度に応じて照射ドーズ量を設定すれば良い。これにより、ゲート電極の形成にリソグラフィー及びドライエッチングを行う場合のようなエッチングの制御性困難の問題がなく、より簡便にゲート電極１９を精緻に形成することができる。電子線露光によりゲート開口１７を形成するため、微細なゲート構造が実現でき、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの更なる高周波化及び高出力化が可能となる。
【００３３】
ゲート電極１９は、図６（ｂ）のように、キャップ層５との接触面を含む幹状の下方部分１９ａと、下方部分１９ａから傘状に拡がる上方部分１９ｂとが一体形成されており、上方部分１９ｂがソース電極６側とドレイン電極７側とで非対称な形状とされる。下方部分１９ａは、キャップ層５との接触面がドレイン電極７に比べてソース電極６に偏倚した位置に設けられている。ゲート電極１９の形成時において、第２の電子線レジスト１２がその先端部分１２ｂが突出して露出するように第１の開口１６が形成される。そのため、上方部分１９ｂは、その傘状の下端面のうち、ソース電極６側の部位１９ｂ１がドレイン電極７側の部位１９ｂ２よりも、キャップ層５の表面（又はＳｉＣ基板１の表面）からの高さが高く形成される。このように、ゲート電極１９では、ソース電極６側の部位１９ｂ１がドレイン電極７側の部位１９ｂ２よりも高く形成されるため、上方部分１９ｂがソース電極６から可及的に離間され、ソース電極６とゲート電極１９との間の容量が低減される。また、当該非対称形状を採用することにより、ゲート電極１９（のキャップ層５との接触面）をソース電極６に近づけることができ、ソース電極６とゲート電極１９との間の電気抵抗が低減される。このとき、ゲート電極１９はドレイン電極７と十分に離間するため、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの耐圧向上と高出力化が得られる。更に本実施形態では、傘状の上方部分１９ｂがソース電極６に近ければ発生してしまうゲート電極１９の製造バラツキが低減される。そのため、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの効率良い量産化が可能となる。
【００３４】
以上説明したように、本実施形態によれば、ゲート電極１９とソース電極６と間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００３５】
（第２の実施形態）
本実施形態では、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図７及び図８は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図６及び図７では、キャップ層５から上方の構成部材のみを図示する。
【００３６】
先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）と同様の諸工程を実行する。
続いて、図７（ａ）に示すように、ゲート絶縁膜２１を形成する。
詳細には、例えばＰＥＣＶＤ法により、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１上の全面を覆うように、絶縁膜として高誘電体膜、ここではＳｉＮ膜を例えば膜厚３５ｎｍ〜４５ｎｍ程度に堆積する。これにより、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１は、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１の表面の保護膜としても機能する。ゲート絶縁膜２１としては、ＳｉＮを形成する代わりに、ＳｉＯ2，ＨｆＳｉＯ，ＨｆＡｌＯＮ，ＨｆＯ2等を形成しても良い。
【００３７】
続いて、第１の実施形態と同様に、図２（ｂ）〜図５（ａ）と同様の諸工程を実行する。
続いて、図７（ｂ）に示すように、第１の電子線レジスト１１の第２の開口１１ｂをテーパ状に拡大させる。
ＳｉＣ基板１を例えば１２０℃で１分間程度、熱処理する。これにより、第１の電子線レジスト１１の第２の開口１１ｂがテーパ状に拡大する。
【００３８】
続いて、図８（ａ）に示すように、ゲート電極の電極材料１８を形成する。
詳細には、電極材料１８として例えばＮｉ／Ａｕを用い、蒸着法等により、ゲート開口１７内で第２の開口１１ｂを埋め込むようにＮｉ／Ａｕを堆積する。
【００３９】
続いて、図８（ｂ）に示すように、ゲート電極１９を形成する。
詳細には、リフトオフ法により、第１の電子線レジスト１１、第２の電子線レジスト１２、第３の電子線レジスト１３、及び第４の電子線レジスト１５と、第４の電子線レジスト１５上に堆積するＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜２１の表面から上方に突出するように、キャップ層５上にゲート絶縁膜２１を介してオーバーハング状のゲート電極１９が形成される。
【００４０】
しかる後、ゲート電極１９を覆う層間絶縁膜の形成、ソース電極６、ドレイン電極７、及びゲート電極１９と導通する配線の形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４１】
以上説明したように、本実施形態によれば、ゲート電極１９とソース電極６との間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４２】
上記した第１及び第２の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではなく、その他のＨＥＭＴにも適用できる。例えば、以下の態様（１）〜（５）等が考えられる。
【００４３】
態様（１）
化合物半導体装置として、ＡｌＮ／ＩｎＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層２がｉ−ＩｎＡｌＮ、中間層３がｉ−ＡｌＮ、電子供給層４がｎ−ＡｌＮ、キャップ層５がｎ+−ＩｎＡｌＮで形成される。
【００４４】
態様（２）
化合物半導体装置として、ＡｌＮ／ＩｎＡｌＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層２がｉ−ＩｎＡｌＧａＮ、中間層３がｉ−ＡｌＮ、電子供給層４がｎ−ＡｌＮ、キャップ層５がｎ+−ＩｎＡｌＧａＮで形成される。
【００４５】
態様（３）
化合物半導体装置として、ＩｎＡｌＧａＮ／ＩｎＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。
この場合、例えば図１（ａ）において、電子走行層２がｉ−ＩｎＡｌＮ、中間層３がｉ−ＩｎＡｌＧａＮ、電子供給層４がｎ−ＩｎＡｌＧａＮ、キャップ層５がｎ+−ＩｎＡｌＮで形成される。
【００４６】
態様（４）
化合物半導体装置として、Ａｌ0.5Ｇａ0.5Ｎ／Ａｌ0.3Ｇａ0.7Ｎ・ＨＥＭＴを開示する。
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ0.3Ｇａ0.7ＮとＡｌ0.5Ｇａ0.5Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ0.5Ｇａ0.5ＮはＡｌ0.3Ｇａ0.7Ｎよりも格子定数が小さい。
この場合、例えば図１（ａ）において、電子走行層２がｉ−Ａｌ0.3Ｇａ0.7Ｎ、中間層３がｉ−Ａｌ0.5Ｇａ0.5Ｎ、電子供給層４がｎ−Ａｌ0.5Ｇａ0.5Ｎ、キャップ層５がｎ+−Ａｌ0.3Ｇａ0.7Ｎで形成される。
【００４７】
態様（５）
化合物半導体装置として、ＺｎＭｇＯ／ＺｎＯ・ＨＥＭＴを開示する。
この場合、例えば図１（ａ）において、電子走行層２がｉ−ＺｎＯ、中間層３がｉ−ＺｎＭｇＯ、電子供給層４がｎ−ＺｎＭｇＯ、キャップ層５がｎ+−ＺｎＯで形成される。
【００４８】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態のいずれかによるＨＥＭＴを備えた電源装置を開示する。
図９は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００４９】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００５０】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１及び第２の実施形態のいずれかによるＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた一般的なＭＩＳ・ＦＥＴとされている。
【００５１】
本実施形態では、ゲート電極１９とソース電極６と間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００５２】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態のいずれかによるＨＥＭＴを備えた高周波増幅器を開示する。
図１０は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００５３】
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態のいずれかによるＨＥＭＴを有している。なお図１０では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００５４】
本実施形態では、ゲート電極１９とソース電極６と間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００５５】
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【００５６】
（付記１）基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層の上方に形成されたソース電極及びドレイン電極と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
を含み、
前記ゲート電極は、前記化合物半導体層の上方との接触面を含む幹状の下方部分と、前記下方部分から傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、その前記接触面が前記ドレイン電極に比べて前記ソース電極に偏倚した位置に設けられており、
前記上方部分は、その傘状の下端面のうち、前記ソース電極側の部位が前記ドレイン電極側の部位よりも前記基板の表面からの高さが高いことを特徴とする化合物半導体装置。
【００５７】
（付記２）前記ゲート電極は、前記化合物半導体層上に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００５８】
（付記３）前記化合物半導体層を覆い、前記化合物半導体層の表面の一部を露出させる開口を有する絶縁膜が形成されており、
前記ゲート電極は、前記開口を前記下方部分が埋め込むように形成されていることを特徴とする付記２に記載の化合物半導体装置。
【００５９】
（付記４）前記化合物半導体層を覆う絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜上に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００６０】
（付記５）基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と
を含み、
前記ゲート電極を形成する工程は、
前記化合物半導体層の上方に第１のレジスト及び第２のレジストを順次形成し、
前記第２の電子線レジストの前記ドレイン電極側の一部を除去し、
前記第１のレジスト及び前記第２のレジストを覆うように第３のレジスト及び第４のレジストを順次形成し、
前記第１のレジストの表面の一部及び前記第２のレジストの先端部分が露出するように、前記第４のレジスト及び前記第３のレジストに第１の開口を形成し、
前記第１の開口から露出する前記第１のレジストに、前記ドレイン電極に比べて前記ソース電極に偏倚した部位に第２の開口を形成し、
連通する前記第１の開口及び前記第２の開口内に導電材料を埋め込み、前記ゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【００６１】
（付記６）前記第１のレジスト、前記第２のレジスト、前記第３のレジスト、及び前記第４のレジストが、電子線レジストであることを特徴とする付記５に記載の化合物半導体装置の製造方法。
【００６２】
（付記７）前記第１のレジストは、前記第２のレジストよりも電子線感度が低いことを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００６３】
（付記８）前記第１のレジスト及び前記第２のレジストは、前記第３のレジストよりも電子線感度が低いことを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６４】
（付記９）前記第１の開口を形成した後、前記第１の開口の側面に露出する前記第３のレジストを後退させることを特徴とする付記５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【００６５】
（付記１０）前記第１のレジストを形成する前に、前記化合物半導体層を覆う絶縁膜を形成する工程を更に含み、
前記絶縁膜に、前記化合物半導体層の表面の一部を露出させるように、前記第２の開口に倣った第３の開口を形成することを特徴とする付記５〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【００６６】
（付記１１）前記第１のレジストを形成する前に、前記化合物半導体層を覆う絶縁膜を形成する工程を更に含み、
前記第１のレジストに、前記絶縁膜の表面の一部を露出させるように前記第２の開口を形成することを特徴とする付記５〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００６７】
１ ＳｉＣ基板
２ 電子走行層
３ 中間層
４ 電子供給層
５ キャップ層
６ ソース電極
７ ドレイン電極
８ パッシベーション膜
８ａ 第３の開口
１０ レジストマスク
１１ 第１の電子線レジスト
１１ａ，１２ａ，１５ 露光部分
１１ｂ 第２の開口
１２ 第２の電子線レジスト
１２ｂ 先端部分
１３ 第３の電子線レジスト
１４ 第４の電子線レジスト
１５ 露光部分
１６ 第１の開口
１７ 空隙
１８ 電極材料
１９ ゲート電極
１９ａ 下方部分
１９ｂ 上方部分
１９ｂ１ ソース電極６側の部位
１９ｂ２ ドレイン電極７側の部位
２１ ゲート絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
【技術分野】
【０００１】
本発明は、化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２４６２８５号公報
【特許文献２】特開昭６１−２２８６７４号公報
【特許文献３】特開平４−２５５２３５号公報
【特許文献４】特開平６−１３２３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＨＥＭＴでは、より高周波特性を向上させるためにゲート容量及びゲート抵抗を低減することができるゲート電極の研究開発が進められている。いわゆるオーバーハング形状のＴ字型のゲート電極を有するＨＥＭＴでは、耐圧向上及び高出力化を考慮すればゲートとドレインとをある程度離間させる必要があり、高周波化を考慮すればゲートとソースとの間の容量及びソース抵抗を低減するような構造が必要である。ゲートとソースとの間の容量を低減するためには、ゲートとソースとの間の距離を大きくすることが望ましい。一方、ソース抵抗を低減するためには、ゲートとソースとの間の距離を小さくすることが望ましい。ゲート電極の構造を工夫した技術はいくつか案出されているが、上記の相反する構造上の要請を満たすゲート電極は未だ案出されていない。この要請を満たすゲート電極は比較的複雑な形状を要するものと考えられるため、これを実現するには、その作製上の困難も大きい。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、ゲート−ソース間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に実現する量産化に優れた信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体層と、前記化合物半導体層の上方に形成されたソース電極及びドレイン電極と、前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含み、前記ゲート電極は、前記化合物半導体層の上方との接触面を含む幹状の下方部分と、前記下方部分から傘状に拡がる上方部分とが一体形成されてなり、前記下方部分は、その前記接触面が前記ドレイン電極に比べて前記ソース電極に偏倚した位置に設けられており、前記上方部分は、その傘状の下端面のうち、前記ソース電極側の部位が前記ドレイン電極側の部位よりも前記基板の表面からの高さが高い。
【０００７】
化合物半導体装置の製造方法の一態様は、基板の上方に化合物半導体層を形成する工程と、前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程とを含み、前記ゲート電極を形成する工程は、前記化合物半導体層の上方に第１のレジスト及び第２のレジストを順次形成し、前記第２の電子線レジストの前記ドレイン電極側の一部を除去し、前記第１のレジスト及び前記第２のレジストを覆うように第３のレジスト及び第４のレジストを順次形成し、前記第１のレジストの表面の一部及び前記第２のレジストの先端部分が露出するように、前記第４のレジスト及び前記第３のレジストに第１の開口を形成し、前記第１の開口から露出する前記第１のレジストに、前記ドレイン電極に比べて前記ソース電極に偏倚した部位に第２の開口を形成し、連通する前記第１の開口及び前記第２の開口内に導電材料を埋め込み、前記ゲート電極を形成する。
【発明の効果】
【０００８】
上記の諸態様によれば、ゲート−ソース間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図７】第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図８】図６に引き続き、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図９】第３の実施形態による電源装置の概略構成を示す結線図である。
【図１０】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１０】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示し、その構成について製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。諸実施形態において、素子分離は、所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法、又は素子分離領域へのイオン注入等により行う。
【００１１】
（第１の実施形態）
本実施形態では、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図６は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図２〜図６では、キャップ層５から上方の構成部材のみを図示する。
【００１２】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、電子走行層２、中間層３、電子供給層４、及びキャップ層５を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２の電子供給層４（直接的には中間層３）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
【００１３】
詳細には、ＳｉＣ基板１上に、例えば分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により、以下の各化合物半導体層を成長する。ＭＢＥ法の代わりに、有機金属気相成長法であるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を用いても良い。
ＳｉＣ基板１上に、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、及びｎ+−ＧａＮを順次堆積し、電子走行層２、中間層３、電子供給層４、及びキャップ層５を積層形成する。上記のｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１４】
ここで、電子走行層２は膜厚２μｍ程度、中間層３は膜厚５ｎｍ程度で例えばＡｌ比率０．２、電子供給層４は膜厚３０ｎｍ程度で例えばＡｌ比率０．２、キャップ層５は膜厚１０ｎｍ程度に形成する。なお、電子供給層４をインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層としても良い。
【００１５】
続いて、図１（ｂ）に示すように、ソース電極及びドレイン電極を形成するためのレジストマスク１０を形成する。
詳細には、キャップ層５上にレジストを塗付し、リソグラフィーによりレジストを加工する。これにより、開口１０ａ，１０ｂを有するレジストマスク１０が形成される。開口１０ａは、キャップ層５の表面におけるソース電極の形成部位を露出するように形成される。開口１０ｂは、キャップ層５の表面におけるドレイン電極の形成部位を露出するように形成される。
【００１６】
続いて、図１（ｃ）に示すように、ソース電極６及びドレイン電極７を形成する。
詳細には、電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、開口１０ａ，１０ｂを埋め込むようにレジストマスク１０上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク１０及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層５上には、ソース電極６及びドレイン電極７が形成される。
【００１７】
続いて、図２（ａ）に示すように、パッシベーション膜８を形成する。
詳細には、例えばＰＥＣＶＤ法により、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１上の全面を覆うように、絶縁膜、ここではＳｉＮ膜を例えば膜厚３５ｎｍ〜４５ｎｍ程度に堆積する。これにより、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１の表面の保護膜として機能するパッシベーション膜８が形成される。
【００１８】
続いて、図２（ｂ）に示すように、第１の電子線レジスト１１及び第２の電子線レジスト１２を塗布する。
詳細には、パッシベーション膜８上にレジスト、ここでは第１の電子線レジスト１１及び第２の電子線レジスト１２を、例えば厚み３００ｎｍ程度及び厚み３００ｎｍ〜５００ｎｍ程度に順次塗布形成する。第１の電子線レジスト１１は、第２の電子線レジスト１２よりも電子線感度が低いものである。具体的に、第１の電子線レジスト１１としては例えばポリメチルメタクリレート（ＰＭＭＡ）レジスト等を、第２の電子線レジスト１２としては例えば日本ゼオン株式会社製の商品名ZEP520A-7等をそれぞれ用いる。
【００１９】
続いて、図２（ｃ）に示すように、第２の電子線レジスト１２を電子線露光する。
詳細には、第２の電子線レジスト１２のうち、ドレイン電極７側の部分を、比較的低いドーズ量、例えば１４０μＣ〜２００μＣ程度の電子線で露光する。図示の例では、第２の電子線レジスト１２の電子線露光された部分を露光部分１２ａとする。このとき、第１の電子線レジスト１１は、第２の電子線レジスト１２よりも電子線感度が低いレジストであるため、露光されても現像により開口しない。
【００２０】
続いて、図３（ａ）に示すように、露光部分１２ａを除去する。
詳細には、第２の電子線レジスト１２の露光部分１２ａを現像して除去する。これにより、第２の電子線レジスト１２は、第１の電子線レジスト１１上の、ソース電極６の上方に相当する部分を含む領域に階段状に残存する。
【００２１】
続いて、図３（ｂ）に示すように、第３の電子線レジスト１３及び第４の電子線レジスト１４を塗布する。
詳細には、第２の電子線レジスト１２を覆うように第１の電子線レジスト１１上に、第３の電子線レジスト１３及び第４の電子線レジスト１４を、例えば厚み５００ｎｍ〜５５０ｎｍ程度及び厚み２５０ｎｍ〜３００ｎｍ程度に順次塗布形成する。第３の電子線レジスト１３は、第１の電子線レジスト１１及び第２の電子線レジスト１２よりも電子線感度が高いレジストである。具体的に、第３の電子線レジスト１３としては例えばポリジメチルグルタルイミド（ＰＭＧＩ）等を、第４の電子線レジスト１４としては例えば日本ゼオン株式会社製の商品名ZEP520A-7等をそれぞれ用いる。
【００２２】
続いて、図３（ｃ）に示すように、第４の電子線レジスト１４及び第３の電子線レジスト１３を電子線露光する。
詳細には、第３の電子線レジスト１３下の第２の電子線レジスト１２の先端部分１２ｂに架かるように、ドレイン電極６よりもソース電極８側に偏倚した第４の電子線レジスト１４及び第３の電子線レジスト１３の部分を、例えば１２０μＣ程度のドーズ量の電子線で露光する。図示の例では、第３の電子線レジスト１３及び第４の電子線レジスト１４の電子線露光された部分を露光部分１５とする。このとき、第１の電子線レジスト１１及び第２の電子線レジスト１２は、第３の電子線レジスト１３よりも電子線感度が低いレジストであるため、露光されても現像により開口しない。
【００２３】
続いて、図４（ａ）に示すように、第３の電子線レジスト１３及び第４の電子線レジスト１４に第１の開口１６を形成する。
詳細には、第３の電子線レジスト１３及び第４の電子線レジスト１４の露光部分１５を現像して除去する。これにより、第３の電子線レジスト１３及び第４の電子線レジスト１４には、第１の電子線レジスト１１の表面の一部及び第２の電子線レジスト１２の先端部分１２ｂを露出させる第１の開口１６が形成される。
【００２４】
続いて、図４（ｂ）に示すように、第１の開口１６の側面に露出する第３の電子線レジスト１３を後退させる。
詳細には、図４（ａ）に引き続き第３の電子線レジスト１３を現像する。第３の電子線レジスト１３は、第１の電子線レジスト１１、第２の電子線レジスト１２、及び第４の電子線レジスト１４よりも電子線感度が高く、所定の現像液を用いることで現像のレートも高くなる。そのため、第３の電子線レジスト１３は、その第１の開口１６の側面に露出する部分が現像時間等に対応した所定量だけ横方向に後退する。これにより、第３の電子線レジスト１３の、第２の電子線レジスト１２と第４の電子線レジスト１４との間に空隙１７ａが、及び第１の電子線レジスト１１と第４の電子線レジスト１４との間に空隙１７ｂがそれぞれ形成される。空隙１７ａの形成により、第２の電子線レジスト１２の先端部分１２ｂが拡大する。
【００２５】
続いて、図４（ｃ）に示すように、第１の開口１６から露出する第１の電子線レジストを電子線露光する。
詳細には、第１の開口１６から露出する第１の電子線レジストのドレイン電極７に比べてソース電極６に偏倚した部位に比較的高いドーズ量、例えば５００μＣ〜６００μＣ程度の電子線で露光する。図示の例では、第１の電子線レジスト１１の電子線露光された部分を露光部分１１ａとする。
【００２６】
続いて、図５（ａ）に示すように、第１の電子線レジスト１１に第２の開口１１ｂを形成する。
詳細には、第１の電子線レジスト１１の露光部分１１ａを現像して除去する。これにより、第１の電子線レジスト１１には、第１の電子線レジストのドレイン電極７に比べてソース電極６に偏倚した部位にファインゲートの第２の開口１１ｂが形成される。第１の開口１６と第２の開口１１ｂとは連通する。図示の例では、この連通した開口をゲート開口１７とする。
【００２７】
続いて、図５（ｂ）に示すように、パッシベーション膜８に第３の開口８ａを形成する。
詳細には、第１の電子線レジスト１１をマスクとして用い、パッシベーション膜８をキャップ層５の表面が露出するまでドライエッチングする。これにより、パッシベーション膜８には、第１の電子線レジスト１１の第２の開口１１ｂに倣った第３の開口８ａが形成される。
【００２８】
続いて、図５（ｃ）に示すように、第１の電子線レジスト１１の第２の開口１１ｂをテーパ状に拡大させる。
ＳｉＣ基板１を例えば１２０℃で１分間程度、熱処理する。これにより、第１の電子線レジスト１１の第２の開口１１ｂがテーパ状に拡大する。
【００２９】
続いて、図６（ａ）に示すように、ゲート電極の電極材料１８を形成する。
詳細には、電極材料１８として例えばＮｉ／Ａｕを用い、蒸着法等により、ゲート開口１７内で第２の開口１１ｂ及び第３の開口８ａを埋め込むようにＮｉ／Ａｕを堆積する。電極材料１８は、第４の電子線レジスト１５上にも堆積する。電極材料１８として、Ｎｉ／Ａｕの代わりにＴｉ／Ｐｔ／Ａｕを堆積するようにしても良い。
【００３０】
続いて、図６（ｂ）に示すように、ゲート電極１９を形成する。
詳細には、リフトオフ法により、第１の電子線レジスト１１、第２の電子線レジスト１２、第３の電子線レジスト１３、及び第４の電子線レジスト１５と、第４の電子線レジスト１５上に堆積するＮｉ／Ａｕを除去する。以上により、第３の開口８ａをＮｉ／Ａｕで埋め込んでパッシベーション膜８の表面から上方に突出するように、キャップ層５上にオーバーハング状のゲート電極１９が形成される。なお、電極材料１８にＴｉ／Ｐｔ／Ａｕを用いた場合には、第３の開口８ａをＴｉ／Ｐｔ／Ａｕで埋め込んでパッシベーション膜８の表面から上方に突出するように、キャップ層５上にオーバーハング状のゲート電極１９が形成される。
【００３１】
しかる後、ゲート電極１９を覆う層間絶縁膜の形成、ソース電極６、ドレイン電極７、及びゲート電極１９と導通する配線の形成等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
本実施形態では、ゲート電極１９の形成工程において、レジストとして電子線レジスト（第１〜第４の電子線レジスト１１〜１４）のみを用いるため、電子線露光には第１〜第４の電子線レジスト１１〜１４の感度に応じて照射ドーズ量を設定すれば良い。これにより、ゲート電極の形成にリソグラフィー及びドライエッチングを行う場合のようなエッチングの制御性困難の問題がなく、より簡便にゲート電極１９を精緻に形成することができる。電子線露光によりゲート開口１７を形成するため、微細なゲート構造が実現でき、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの更なる高周波化及び高出力化が可能となる。
【００３３】
ゲート電極１９は、図６（ｂ）のように、キャップ層５との接触面を含む幹状の下方部分１９ａと、下方部分１９ａから傘状に拡がる上方部分１９ｂとが一体形成されており、上方部分１９ｂがソース電極６側とドレイン電極７側とで非対称な形状とされる。下方部分１９ａは、キャップ層５との接触面がドレイン電極７に比べてソース電極６に偏倚した位置に設けられている。ゲート電極１９の形成時において、第２の電子線レジスト１２がその先端部分１２ｂが突出して露出するように第１の開口１６が形成される。そのため、上方部分１９ｂは、その傘状の下端面のうち、ソース電極６側の部位１９ｂ１がドレイン電極７側の部位１９ｂ２よりも、キャップ層５の表面（又はＳｉＣ基板１の表面）からの高さが高く形成される。このように、ゲート電極１９では、ソース電極６側の部位１９ｂ１がドレイン電極７側の部位１９ｂ２よりも高く形成されるため、上方部分１９ｂがソース電極６から可及的に離間され、ソース電極６とゲート電極１９との間の容量が低減される。また、当該非対称形状を採用することにより、ゲート電極１９（のキャップ層５との接触面）をソース電極６に近づけることができ、ソース電極６とゲート電極１９との間の電気抵抗が低減される。このとき、ゲート電極１９はドレイン電極７と十分に離間するため、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの耐圧向上と高出力化が得られる。更に本実施形態では、傘状の上方部分１９ｂがソース電極６に近ければ発生してしまうゲート電極１９の製造バラツキが低減される。そのため、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの効率良い量産化が可能となる。
【００３４】
以上説明したように、本実施形態によれば、ゲート電極１９とソース電極６と間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００３５】
（第２の実施形態）
本実施形態では、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図７及び図８は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図６及び図７では、キャップ層５から上方の構成部材のみを図示する。
【００３６】
先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）と同様の諸工程を実行する。
続いて、図７（ａ）に示すように、ゲート絶縁膜２１を形成する。
詳細には、例えばＰＥＣＶＤ法により、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１上の全面を覆うように、絶縁膜として高誘電体膜、ここではＳｉＮ膜を例えば膜厚３５ｎｍ〜４５ｎｍ程度に堆積する。これにより、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１は、ソース電極６上及びドレイン電極７上を含むＳｉＣ基板１の表面の保護膜としても機能する。ゲート絶縁膜２１としては、ＳｉＮを形成する代わりに、ＳｉＯ2，ＨｆＳｉＯ，ＨｆＡｌＯＮ，ＨｆＯ2等を形成しても良い。
【００３７】
続いて、第１の実施形態と同様に、図２（ｂ）〜図５（ａ）と同様の諸工程を実行する。
続いて、図７（ｂ）に示すように、第１の電子線レジスト１１の第２の開口１１ｂをテーパ状に拡大させる。
ＳｉＣ基板１を例えば１２０℃で１分間程度、熱処理する。これにより、第１の電子線レジスト１１の第２の開口１１ｂがテーパ状に拡大する。
【００３８】
続いて、図８（ａ）に示すように、ゲート電極の電極材料１８を形成する。
詳細には、電極材料１８として例えばＮｉ／Ａｕを用い、蒸着法等により、ゲート開口１７内で第２の開口１１ｂを埋め込むようにＮｉ／Ａｕを堆積する。
【００３９】
続いて、図８（ｂ）に示すように、ゲート電極１９を形成する。
詳細には、リフトオフ法により、第１の電子線レジスト１１、第２の電子線レジスト１２、第３の電子線レジスト１３、及び第４の電子線レジスト１５と、第４の電子線レジスト１５上に堆積するＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜２１の表面から上方に突出するように、キャップ層５上にゲート絶縁膜２１を介してオーバーハング状のゲート電極１９が形成される。
【００４０】
しかる後、ゲート電極１９を覆う層間絶縁膜の形成、ソース電極６、ドレイン電極７、及びゲート電極１９と導通する配線の形成等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４１】
以上説明したように、本実施形態によれば、ゲート電極１９とソース電極６との間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４２】
上記した第１及び第２の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、これに限定されるものではなく、その他のＨＥＭＴにも適用できる。例えば、以下の態様（１）〜（５）等が考えられる。
【００４３】
態様（１）
化合物半導体装置として、ＡｌＮ／ＩｎＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層２がｉ−ＩｎＡｌＮ、中間層３がｉ−ＡｌＮ、電子供給層４がｎ−ＡｌＮ、キャップ層５がｎ+−ＩｎＡｌＮで形成される。
【００４４】
態様（２）
化合物半導体装置として、ＡｌＮ／ＩｎＡｌＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、例えば図１（ａ）において、電子走行層２がｉ−ＩｎＡｌＧａＮ、中間層３がｉ−ＡｌＮ、電子供給層４がｎ−ＡｌＮ、キャップ層５がｎ+−ＩｎＡｌＧａＮで形成される。
【００４５】
態様（３）
化合物半導体装置として、ＩｎＡｌＧａＮ／ＩｎＡｌＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。
この場合、例えば図１（ａ）において、電子走行層２がｉ−ＩｎＡｌＮ、中間層３がｉ−ＩｎＡｌＧａＮ、電子供給層４がｎ−ＩｎＡｌＧａＮ、キャップ層５がｎ+−ＩｎＡｌＮで形成される。
【００４６】
態様（４）
化合物半導体装置として、Ａｌ0.5Ｇａ0.5Ｎ／Ａｌ0.3Ｇａ0.7Ｎ・ＨＥＭＴを開示する。
同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ0.3Ｇａ0.7ＮとＡｌ0.5Ｇａ0.5Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ0.5Ｇａ0.5ＮはＡｌ0.3Ｇａ0.7Ｎよりも格子定数が小さい。
この場合、例えば図１（ａ）において、電子走行層２がｉ−Ａｌ0.3Ｇａ0.7Ｎ、中間層３がｉ−Ａｌ0.5Ｇａ0.5Ｎ、電子供給層４がｎ−Ａｌ0.5Ｇａ0.5Ｎ、キャップ層５がｎ+−Ａｌ0.3Ｇａ0.7Ｎで形成される。
【００４７】
態様（５）
化合物半導体装置として、ＺｎＭｇＯ／ＺｎＯ・ＨＥＭＴを開示する。
この場合、例えば図１（ａ）において、電子走行層２がｉ−ＺｎＯ、中間層３がｉ−ＺｎＭｇＯ、電子供給層４がｎ−ＺｎＭｇＯ、キャップ層５がｎ+−ＺｎＯで形成される。
【００４８】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態のいずれかによるＨＥＭＴを備えた電源装置を開示する。
図９は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００４９】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００５０】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１及び第２の実施形態のいずれかによるＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた一般的なＭＩＳ・ＦＥＴとされている。
【００５１】
本実施形態では、ゲート電極１９とソース電極６と間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００５２】
（第４の実施形態）
本実施形態では、第１及び第２の実施形態のいずれかによるＨＥＭＴを備えた高周波増幅器を開示する。
図１０は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００５３】
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態のいずれかによるＨＥＭＴを有している。なお図１０では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００５４】
本実施形態では、ゲート電極１９とソース電極６と間の容量低減及びソース抵抗を低減させ、且つ耐圧向上、高出力化及び高周波化を、容易且つ確実に可能とする量産化に優れた信頼性の高いＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００５５】
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【００５６】
（付記１）基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層の上方に形成されたソース電極及びドレイン電極と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
を含み、
前記ゲート電極は、前記化合物半導体層の上方との接触面を含む幹状の下方部分と、前記下方部分から傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、その前記接触面が前記ドレイン電極に比べて前記ソース電極に偏倚した位置に設けられており、
前記上方部分は、その傘状の下端面のうち、前記ソース電極側の部位が前記ドレイン電極側の部位よりも前記基板の表面からの高さが高いことを特徴とする化合物半導体装置。
【００５７】
（付記２）前記ゲート電極は、前記化合物半導体層上に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００５８】
（付記３）前記化合物半導体層を覆い、前記化合物半導体層の表面の一部を露出させる開口を有する絶縁膜が形成されており、
前記ゲート電極は、前記開口を前記下方部分が埋め込むように形成されていることを特徴とする付記２に記載の化合物半導体装置。
【００５９】
（付記４）前記化合物半導体層を覆う絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜上に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００６０】
（付記５）基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と
を含み、
前記ゲート電極を形成する工程は、
前記化合物半導体層の上方に第１のレジスト及び第２のレジストを順次形成し、
前記第２の電子線レジストの前記ドレイン電極側の一部を除去し、
前記第１のレジスト及び前記第２のレジストを覆うように第３のレジスト及び第４のレジストを順次形成し、
前記第１のレジストの表面の一部及び前記第２のレジストの先端部分が露出するように、前記第４のレジスト及び前記第３のレジストに第１の開口を形成し、
前記第１の開口から露出する前記第１のレジストに、前記ドレイン電極に比べて前記ソース電極に偏倚した部位に第２の開口を形成し、
連通する前記第１の開口及び前記第２の開口内に導電材料を埋め込み、前記ゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【００６１】
（付記６）前記第１のレジスト、前記第２のレジスト、前記第３のレジスト、及び前記第４のレジストが、電子線レジストであることを特徴とする付記５に記載の化合物半導体装置の製造方法。
【００６２】
（付記７）前記第１のレジストは、前記第２のレジストよりも電子線感度が低いことを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００６３】
（付記８）前記第１のレジスト及び前記第２のレジストは、前記第３のレジストよりも電子線感度が低いことを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６４】
（付記９）前記第１の開口を形成した後、前記第１の開口の側面に露出する前記第３のレジストを後退させることを特徴とする付記５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【００６５】
（付記１０）前記第１のレジストを形成する前に、前記化合物半導体層を覆う絶縁膜を形成する工程を更に含み、
前記絶縁膜に、前記化合物半導体層の表面の一部を露出させるように、前記第２の開口に倣った第３の開口を形成することを特徴とする付記５〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【００６６】
（付記１１）前記第１のレジストを形成する前に、前記化合物半導体層を覆う絶縁膜を形成する工程を更に含み、
前記第１のレジストに、前記絶縁膜の表面の一部を露出させるように前記第２の開口を形成することを特徴とする付記５〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００６７】
１ ＳｉＣ基板
２ 電子走行層
３ 中間層
４ 電子供給層
５ キャップ層
６ ソース電極
７ ドレイン電極
８ パッシベーション膜
８ａ 第３の開口
１０ レジストマスク
１１ 第１の電子線レジスト
１１ａ，１２ａ，１５ 露光部分
１１ｂ 第２の開口
１２ 第２の電子線レジスト
１２ｂ 先端部分
１３ 第３の電子線レジスト
１４ 第４の電子線レジスト
１５ 露光部分
１６ 第１の開口
１７ 空隙
１８ 電極材料
１９ ゲート電極
１９ａ 下方部分
１９ｂ 上方部分
１９ｂ１ ソース電極６側の部位
１９ｂ２ ドレイン電極７側の部位
２１ ゲート絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層の上方に形成されたソース電極及びドレイン電極と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
を含み、
前記ゲート電極は、前記化合物半導体層の上方との接触面を含む幹状の下方部分と、前記下方部分から傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、その前記接触面が前記ドレイン電極に比べて前記ソース電極に偏倚した位置に設けられており、
前記上方部分は、その傘状の下端面のうち、前記ソース電極側の部位が前記ドレイン電極側の部位よりも前記基板の表面からの高さが高いことを特徴とする化合物半導体装置。
【請求項２】
前記化合物半導体層を覆い、前記化合物半導体層の表面の一部を露出させる開口を有する絶縁膜が形成されており、
前記ゲート電極は、前記開口を前記下方部分が埋め込むように、前記化合物半導体層上に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記化合物半導体層を覆う絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜上に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と
を含み、
前記ゲート電極を形成する工程は、
前記化合物半導体層の上方に第１のレジスト及び第２のレジストを順次形成し、
前記第２の電子線レジストの前記ドレイン電極側の一部を除去し、
前記第１のレジスト及び前記第２のレジストを覆うように第３のレジスト及び第４のレジストを順次形成し、
前記第１のレジストの表面の一部及び前記第２のレジストの先端部分が露出するように、前記第４のレジスト及び前記第３のレジストに第１の開口を形成し、
前記第１の開口から露出する前記第１のレジストに、前記ドレイン電極に比べて前記ソース電極に偏倚した部位に第２の開口を形成し、
連通する前記第１の開口及び前記第２の開口内に導電材料を埋め込み、前記ゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記第１のレジスト、前記第２のレジスト、前記第３のレジスト、及び前記第４のレジストが、電子線レジストであることを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項６】
前記第１のレジストは、前記第２のレジストよりも電子線感度が低いことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上方に形成された化合物半導体層と、
前記化合物半導体層の上方に形成されたソース電極及びドレイン電極と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
を含み、
前記ゲート電極は、前記化合物半導体層の上方との接触面を含む幹状の下方部分と、前記下方部分から傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、その前記接触面が前記ドレイン電極に比べて前記ソース電極に偏倚した位置に設けられており、
前記上方部分は、その傘状の下端面のうち、前記ソース電極側の部位が前記ドレイン電極側の部位よりも前記基板の表面からの高さが高いことを特徴とする化合物半導体装置。
【請求項２】
前記化合物半導体層を覆い、前記化合物半導体層の表面の一部を露出させる開口を有する絶縁膜が形成されており、
前記ゲート電極は、前記開口を前記下方部分が埋め込むように、前記化合物半導体層上に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記化合物半導体層を覆う絶縁膜が形成されており、
前記ゲート電極は、前記絶縁膜上に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
基板の上方に化合物半導体層を形成する工程と、
前記化合物半導体層の上方にソース電極及びドレイン電極を形成する工程と、
前記化合物半導体層の上方で、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する工程と
を含み、
前記ゲート電極を形成する工程は、
前記化合物半導体層の上方に第１のレジスト及び第２のレジストを順次形成し、
前記第２の電子線レジストの前記ドレイン電極側の一部を除去し、
前記第１のレジスト及び前記第２のレジストを覆うように第３のレジスト及び第４のレジストを順次形成し、
前記第１のレジストの表面の一部及び前記第２のレジストの先端部分が露出するように、前記第４のレジスト及び前記第３のレジストに第１の開口を形成し、
前記第１の開口から露出する前記第１のレジストに、前記ドレイン電極に比べて前記ソース電極に偏倚した部位に第２の開口を形成し、
連通する前記第１の開口及び前記第２の開口内に導電材料を埋め込み、前記ゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記第１のレジスト、前記第２のレジスト、前記第３のレジスト、及び前記第４のレジストが、電子線レジストであることを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項６】
前記第１のレジストは、前記第２のレジストよりも電子線感度が低いことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３２１４（Ｐ２０１２−２３２１４Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６０１３０（Ｐ２０１０−１６０１３０）
【出願日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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