半導体装置及び半導体装置の製造方法。
【課題】半導体基体同士が張り合わされた構成を有する半導体装において、接合精度の向上を可能とする。
【解決手段】第１半導体基体３１と、第２半導体基体４５とを備え、第１半導体基体３１の第１主面３１Ａ側と、第２半導体基体４５の第１主面４５Ａ側が接合されている。そして、第１半導体基体３１の第１主面３１Ａ側、第２半導体基体４５の第１主面４５Ａ側、第１半導体基体３１の第２主面３１Ｂ側、及び、第２半導体基体４５の第２主面４５Ｂ側から選ばれる少なくとも１つ以上に形成されている反り補正層１３，１４を備える半導体装置７９を構成する。
【解決手段】第１半導体基体３１と、第２半導体基体４５とを備え、第１半導体基体３１の第１主面３１Ａ側と、第２半導体基体４５の第１主面４５Ａ側が接合されている。そして、第１半導体基体３１の第１主面３１Ａ側、第２半導体基体４５の第１主面４５Ａ側、第１半導体基体３１の第２主面３１Ｂ側、及び、第２半導体基体４５の第２主面４５Ｂ側から選ばれる少なくとも１つ以上に形成されている反り補正層１３，１４を備える半導体装置７９を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体基体同士が貼り合わされた構成を有する半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
イメージセンサ等の半導体装置の製造工程では、撮像素子が形成された半導体基体を、他の半導体基体やガラス基板等に貼り合わせる工程を有する。この基体の貼り合わせ工程では、プラズマ接合や接着剤を用いて半導体基体を貼り合わせている。
一方、半導体基体上に形成されている絶縁層や配線等と半導体基体との応力差により、半導体基体に反りが発生することがある。接合する半導体基体に反りがあると、上述の貼り合わせ工程において、貼り合わせの精度が低下する。このため、高精度な貼り合わせを実現するためには、半導体基体の反りを補正する必要がある。
【０００３】
半導体基体とガラス基板との接合においては、ガラス基板に溝を形成し、ガラス基板とガラス基板上に形成された薄膜との応力差を緩和することで、反りを補正する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２８２４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のガラス基板の反りを補正する技術は、半導体基体をガラス基板等の支持基板に接合する技術である。このため、上述の技術を半導体基体同士の接合に適用した場合には、応力緩和のために形成された溝が、接合面におけるボイドとなり、高精度な接合が困難となる問題がある。
【０００６】
本技術においては、半導体基体同士が張り合わされた構成を有する場合において、接合精度の向上が可能な半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本技術の半導体装置は、第１半導体基体と、第２半導体基体とを備え、第１半導体基体の第１主面側と、第２半導体基体の第１主面側が接合されている。そして、第１半導体基体の第１主面側、第２半導体基体の第１主面側、第１半導体基体の第２主面側、及び、第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に形成されている反り補正層を備える。
【０００８】
また、本技術の半導体装置の製造方法は、第１半導体基体の第１主面側、第１半導体基体の第２主面側、第２半導体基体の第１主面側、及び、第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に反り補正層を形成する工程を有する。そして、第１半導体基体の第１主面側と、第２半導体基体の第１主面側とを貼り合わせる工程とを有する。
【０００９】
上述の半導体装置及び半導体装置の製造方法によれば、第１半導体基体、第２半導体基体の両主面のうち、少なくともいずれか一つの面に反り補正層が形成される。反り補正層が形成されることにより、少なくとも第１半導体基体又は第２半導体基体の反りが補正される。このため、半導体基体の貼り合わせにおいて高精度な接合が可能となる。
【発明の効果】
【００１０】
本技術によれば、半導体基体同士が高い精度で接合された半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】ＭＯＳ固体撮像装置の全体構成を示す図である。
【図２】Ａ〜Ｃは、ＭＯＳ固体撮像装置の構成を示す図である。
【図３】第１実施形態の半導体装置の構成を示す断面図である。
【図４】第１実施形態の半導体装置の製造方法を説明するための図である。
【図５】第１実施形態の半導体装置の製造方法を説明するための図である。
【図６】第１実施形態の半導体装置の製造方法を説明するための図である。
【図７】第１実施形態の半導体装置の製造方法を説明するための図である。
【図８】第１実施形態の半導体装置の製造方法を説明するための図である。
【図９】第１実施形態の半導体装置の製造方法を説明するための図である。
【図１０】第１実施形態の半導体装置の製造方法を説明するための図である。
【図１１】第１実施形態の半導体装置の製造方法を説明するための図である。
【図１２】第２実施形態の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の概要
２．半導体装置の第１実施形態
３．第１実施形態の半導体装置の製造方法
４．半導体装置の第２実施形態
【００１３】
〈１．半導体装置の概要〉
［ＭＯＳ固体撮像装置の構成（１）］
半導体装置の一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。
【００１４】
図１に、半導体装置の一例として、ＭＯＳ固体撮像装置の全体構成を示す。図１に示す固体撮像装置１は、基体１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００１５】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８等を有して構成される。
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置１の内部情報等のデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００１６】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【００１７】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去等の信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling、相関二重サンプリング）や、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００１８】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００１９】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００２０】
［ＭＯＳ固体撮像装置の構成（２）］
また、上述のＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域を備える半導体基体と、信号処理を行うロジック回路を備える半導体基体を電気的に接続して１つのデバイスとした構成の固体撮像装置が種々提案されている。図２に、この構成のＭＯＳ固体撮像装置の基本的な概略構成を示す。
【００２１】
図２Ａに示すように、一般的なＭＯＳ固体撮像装置１５１は、１つの半導体基体１５２内に、画素領域１５３と、制御回路領域１５４と、信号処理するためのロジック回路領域１５５とを搭載して構成される。通常、図中破線で示すように、画素領域１５３と制御回路領域１５４でイメージセンサ１５６が構成される。
【００２２】
これに対して、図２Ｂに示すＭＯＳ固体撮像装置２１は、第１半導体基体２２に画素領域２３と制御回路領域２４とが搭載され、第２半導体基体２６に信号処理するための信号処理回路を含むロジック回路領域２５が搭載される。この第１半導体基体２２及び第２半導体基体２６が相互に電気的に接続され、ＭＯＳ固体撮像装置２１が１つの半導体装置として構成される。
【００２３】
また、図２Ｃに示すＭＯＳ固体撮像装置２７は、第１半導体基体２２に画素領域２３が搭載され、第２半導体基体２６に制御回路領域２４と、信号処理回路を含むロジック回路領域２５とが搭載される。この第１半導体基体２２及び第２半導体基体２６を相互が電気的に接続され、ＭＯＳ固体撮像装置２７が１つの半導体装置として構成される。
【００２４】
上述の図２Ｂに示すＭＯＳ固体撮像装置２１及び図２Ｃに示すＭＯＳ固体撮像装置２７では、まず、第１半導体基体２２と第２半導体基体２６とが貼り合わされる。そして、第１半導体基体２２及び第２半導体基体２６に形成されている配線層を接続するための貫通電極を形成する。これにより、第１半導体基体２２と第２半導体基体２６とに、相互に電気的な接続が構成される。
【００２５】
［半導体基体の貼り合せ方法：プラズマ接合］
次に、上述の第１半導体基体２２と第２半導体基体２６とを貼り合わせる方法の一例として、プラズマ接合方法について説明する。半導体基体同士の貼り合わせでは、半導体基体上に配線層を形成し、この配線層の形成面同士を対向させて半導体基体同士の貼り合わせが行われる。
【００２６】
プラズマ接合方法は、半導体基体の接合表面に形成されたＳｉＯ２等からなる層にプラズマ照射を施すことにより、シラノール基（Ｓｉ−ＯＨ基）を形成する。そして、シラノール基を形成した面同士を向かい合わせ、半導体基体の一部を押し付けてファンデルワールス力により接合する。その後、接合界面の密着力を更に高めるため、例えば４００℃／６０ｍｉｎの熱処理を加えてシラノール基同士を脱水縮合反応させる。このような、分子レベルの制御を半導体基体の接合面に行うことで、半導体基体の貼り合わせが可能となる。
【００２７】
上述のとおり、プラズマ接合では分子レベルの制御を行うため、接合表面の平坦性は非常に重要である。例えば、導体パターン等による局所的な段差があると、プラズマ接合による半導体基体の貼り合わせが困難である。このため、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて接合表面の平坦化が行われている。
【００２８】
また、半導体基体上に配線層を形成すると、配線層を形成する導体層や絶縁層の内部応力により、半導体基体に反りが発生することがある。
このような、反りを持つ配線層付きの半導体基体を、反りのない支持基板等に貼り合わせる場合には、半導体基体の反りを補正しなくてもプラズマ接合を用いて、ファンデルワールス力による接合が可能である。しかし、反りを持つ配線層付きの半導体基体同士を貼り合わせる場合には、反りの影響が無視できなくなり、プラズマ接合による精度の高い貼り合わせが困難である。
【００２９】
この問題に対し、本開示では、反りを持つ配線層付きの半導体基体同士が貼り合わされた半導体装置において、高精度な貼り合わせを可能にする技術を提供する。具体的には、反りを持つ配線層付きの半導体基体に対し、この半導体基体の反りと、反対の反りを持つ層を半導体基体上に形成する。つまり、半導体基体上に、配線層付きの半導体基体の反りと逆の内部応力を有する層を形成する。以下、この半導体基体の反りと逆の内部応力を有する層を、反り補正層と称する。
【００３０】
例えば、半導体基体に形成された配線層上、又は、半導体基体の配線層が形成されていない面に、上述の反り補正層を形成する。この構成により、半導体基体の反りを簡便に補正することができる。このため、配線層の形成により反りが生じた半導体基体同士であっても、容易にかつ信頼性の高いプラズマ接合による貼り合わせが可能となる。
【００３１】
なお、貼り合わせ方法としては、上述のプラズマ接合以外も、半導体基体同士の接合に用いられる方法に適用することができる。例えば、接着剤を用いて半導体基体同士を貼り合わせる場合にも、上述の反り補正層を形成することにより高精度且つ信頼性の高い貼り合わせが可能となる。
【００３２】
〈２．半導体装置の第１実施形態〉
［固体撮像装置の構成例］
以下、本技術による半導体装置の第１実施形態について説明する。図３に、第１実施形態の半導体装置の一例としてＭＯＳ固体撮像装置７９の構成を示す。
【００３３】
ＭＯＳ固体撮像装置７９は、図３に示すように、第１半導体基体３１と第２半導体基体４５とが、第１半導体基体３１の第１主面３１Ａ側と第２半導体基体４５の第１主面４５Ａ側とを対向させて貼り合わされている。第１半導体基体３１は、画素アレイが形成されている画素領域２３と、制御回路領域２４とを備える。第２半導体基体４５は、ロジック回路領域２５を備える。そして、第１半導体基体３１を貫通し、第１半導体基体３１に形成された多層配線層４１と、第２半導体基体４５に形成された多層配線層５５とを電気的に接続する貫通電極を備える。
【００３４】
（第１半導体基体）
第１半導体基体３１の画素領域２３は、単位画素３０に第１導電型、例えばｐ型の半導体層からなる半導体ウェル領域３２を備える。そして、この半導体ウェル領域３２中に、各画素の光電変換部となるフォトダイオード（ＰＤ）を備える。フォトダイオード（ＰＤ）は、第１半導体基体３１の第１主面３１Ａ側のｐ型半導体領域３５と、ｐ型半導体領域３５下に形成されたｎ型半導体領域３４とを有する。
【００３５】
また、第１半導体基体３１の半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を備える。ソース／ドレイン領域３３は、第２導電型、例えばｎ型半導体層からなる。
【００３６】
画素領域２３において、第１半導体基体３１の第１主面３１Ａ上には、ゲート絶縁膜を介してゲート電極３６を備える。そして、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２が形成されている。
図３に示すＭＯＳ固体撮像装置７９では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域３３がフローティングディフージョン（ＦＤ）に相当する。
【００３７】
また、各単位画素３０は、素子分離領域３８で分離されている。素子分離領域３８は、第１半導体基体３１を酸化処理してシリコン酸化膜を形成する、いわゆるＬＯＣＯＳ（local oxidation of silicon）等により形成される。また、第１半導体基体３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。
【００３８】
第１半導体基体３１の制御回路領域２４は、制御回路を構成するＭＯＳトランジスタを備える。図３に示すＭＯＳ固体撮像装置７９では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御回路領域２４を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とにより形成されている。
【００３９】
また、第１半導体基体３１の第１主面３１Ａ上に多層配線層４１が形成されている。
多層配線層４１は、第１半導体基体３１の第１主面３１Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、及び、層間絶縁層３９と、層間絶縁層３９内に形成された導体層４０と、層間絶縁層３９の接続孔内に形成された接続導体４４とを備える。
【００４０】
第１絶縁層４３ａは、例えばシリコン酸化物からなり、トランジスタ上面を含む第１半導体基体３１の第１主面３１Ａ全面に形成される。また、第２絶縁層４３ｂは、例えばシリコン窒化物からなり、第１絶縁層４３ａ上に形成されている。第２絶縁層４３ｂは、ゲート電極３６やソース／ドレイン領域３３に接続する接続孔を形成する際のエッチングストッパとなる。そして、層間絶縁層３９は、例えばシリコン酸化物等からなり、第２絶縁層４３ｂ上に形成されている。
【００４１】
接続導体４４は、層間絶縁層３９に形成された、ゲート電極３６やソース／ドレイン領域３３に接続する接続孔内に埋めこまれた導電体からなる。
導体層４０は、各接続導体４４に接続するように、層間絶縁層３９を介して複数層形成されている。本例では３層の導体層４０が形成された多層配線層４１を備える。導体層４０及び接続導体４４は、銅（Ｃｕ）等からなる。このため、導体層４０及び接続導体４４には、絶縁層への拡散を防止するために、図示しないバリアメタルが設けられる。
【００４２】
また、多層配線層４１上には、導体層４０等の形成により生じた多層配線層４１の段差を平坦化するための平坦化層４２を備える。平坦化層４２は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ２）、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ）、及び、ＨＤＰ−ＳｉＯ２とプラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）との積層構造からなる。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層４２を形成してもよい。
【００４３】
また、第１半導体基体３１において、平坦化層４２上には、反り補正層１３が形成されている。反り補正層１３上には、接合層１５が形成されている。
反り補正層１３は、多層配線層４１が形成された第１半導体基体３１の反りを補正するために、この第１半導体基体３１の反りとは逆の内部応力を持つ層からなる。反り補正層１３としては、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＦＳＧ、ＦＴＥＯＳ等のプラズマＣＶＤで形成可能な材料、又は、有機材料やＳＯＧ等の塗布法により形成可能な材料を用いて構成する。特に、プラズマＣＶＤを用いた材料層は、プラズマＣＶＤのチャンバー内の圧力やＲＦパワー等の条件を変更することにより、内部応力を制御できる。このため、プラズマＣＶＤを用いた材料層を反り補正層１３へ適用するのが好ましい。
【００４４】
接合層１５は、第１半導体基体３１と第２半導体基体４５とを貼り合わせの信頼性を向上させるために、接合面に形成される層である。プラズマ接合により第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、例えば、Ｐ−ＳｉＯ２、Ｐ−ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、及び、ＳｉＯＣＨ等を用いる。また、第１半導体基体３１と第２半導体基体４５とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いることができる。
【００４５】
また、第１半導体基体３１の第２主面上には、全面に保護層６６を備える。保護層６６としては、例えば、シリコン、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、及びランタノイド元素から選ばれる少なくとも１つ以上の元素を含む絶縁材料を用いる。ＳｉＣＮ、Ｐ−ＳｉＮ、ＳｉＣ等を用いる。
さらに、第１半導体基体３１の第２主面上には、遮光すべき領域上に遮光層６７を形成する。図３では、遮光すべき領域として、模式的に制御回路領域２４上に形成している。遮光層６７は、例えばタングステン等を用いる。遮光層６７は、例えば半導体ウェル領域３２の接地電位として電気的に接続させることで、遮光層６７が電気的にフローティング状態になるのを避けることができる。
【００４６】
また、第１半導体基体３１の第２主面では、保護層６６の全面にパッシベーション層５９を備える。パッシベーション層５９により遮光層６７が覆われる。パッシベーション層５９としては、例えばＰ−ＳｉＯＮ、Ｐ−ＳｉＮ等を用いる。
【００４７】
また、第１半導体基体３１の第２主面上に平坦化層７３が形成されている。そして、平坦化層７３上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を備える。オンチップカラーフィルタ７４上には、オンチップマイクロレンズ７５を備える。各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成されている。
【００４８】
（第２半導体基体）
第２半導体基体４５は、信号処理するための信号処理回路を含むロジック回路領域２５を備える。
第２半導体基体４５の第１主面４５Ａ側に形成されたｐ型の半導体ウェル領域４６に、ロジック回路を構成する複数のＭＯＳトランジスタを備える。図３に示すＭＯＳ固体撮像装置７９では、第２半導体基体４５の第１主面４５Ａに形成される複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、素子分離領域５０で分離され、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有する。図３に示すように、ロジック回路領域２５は、ＣＭＯＳトランジスタから構成されている。
【００４９】
また、第２半導体基体４５の第１主面４５Ａ上に、多層配線層５５を備える。
多層配線層５５は、第２半導体基体４５の第１主面４５Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、及び、層間絶縁層４９と、層間絶縁層４９内に形成された導体層５３と、層間絶縁層４９の接続孔内に形成された接続導体５４とを備える。
【００５０】
第１絶縁層４３ａは、例えばシリコン酸化物からなり、トランジスタ上面を含む第２半導体基体４５の第１主面４５Ａ全面に形成されている。また、第２絶縁層４３ｂは、例えばシリコン窒化物からなり、第１絶縁層４３ａ上に形成されている。第２絶縁層４３ｂは、ゲート電極４８やソース／ドレイン領域４７に接続する接続孔を形成する際のエッチングストッパとなる。そして、層間絶縁層４９は、例えばシリコン酸化物等からなり、第２絶縁層４３ｂ上に形成されている。
【００５１】
接続導体５４は、層間絶縁層４９に形成された、ゲート電極４８やソース／ドレイン領域４７に接続する接続孔内に埋めこまれた導電体からなる。導体層５３は、各接続導体５４に接続するように、層間絶縁層４９を介して複数層形成されている。本例では３層の導体層５３が形成された多層配線層５５を備える。
【００５２】
また、第２半導体基体４５の所定の位置に、多層配線層５５の導体層５３から第２半導体基体４５を貫通する接続孔を備え、この接続孔の内面に絶縁層５２が形成されている。そして、絶縁層５２で覆われた接続孔内に、取り出し電極用の接続導体５１が形成されている。導体層５３及び接続導体５１，５４としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等が用いられる。また、導体層５３及び接続導体５１，５４と絶縁層との間には、絶縁層への拡散を防止するために図示しないバリアメタルが設けられる。
【００５３】
第２半導体基体４５は、第２主面４５Ｂ側の全面にパッシベーション層７６を備える。そして、パッシベーション層７６には、開口７７が形成され、この開口７７から接続導体５１が露出されている。接続導体５１の露出面には、接続導体５１と電気的に接続する球状の電極バンプ７８が形成されている。この構成により、接続導体５１が取り出し電極となる。
【００５４】
多層配線層５５上には、導体層５３等の形成により多層配線層５５に生じた段差を平坦化するための平坦化層５６を備える。平坦化層５６は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ２）、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ）、及び、ＨＤＰ−ＳｉＯ２とプラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）との積層構造からなる。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層５６を形成してもよい。
【００５５】
また、第２半導体基体４５において、平坦化層５６上には、反り補正層１４が形成されている。反り補正層１４上には、接合層１６が形成されている。
反り補正層１４は、多層配線層５５が形成された第２半導体基体４５の反りを補正するために、この第２半導体基体４５の反りとは逆の内部応力を持つ層からなる。反り補正層１４としては、上述の第１半導体基体３１に形成する反り補正層１３と同様の構成とすることができる。また、接合層１６も、上述の第１半導体基体３１に形成する接合層１５と同様の構成とすることができる。
【００５６】
（貫通電極）
貫通電極は、第１半導体基体３１の画素領域２３及び制御回路領域２４の領域外に形成され、第１半導体基体３１の第２主面３１Ｂ側から、第２半導体基体４５の多層配線層５５の導体層５３に接続する。
貫通電極は、貫通接続孔６１内に形成される絶縁層６３と、接続導体６４とからなる。
貫通接続孔６１は、第１半導体基体３１、多層配線層４１、平坦化層４２、反り補正層１３、及び、接合層１５を貫通し、さらに、第２半導体基体４５上の接合層１６、反り補正層１４、及び、平坦化層５６を貫通する。
【００５７】
また、第１半導体基体３１は、画素領域２３及び制御回路領域２４の領域外において、第２主面３１Ｂ側から多層配線層４１の導体層４０に達する接続電極を備える。この接続電極は、第２主面３１Ｂ側から第１半導体基体３１を貫通し、第２主面３１Ｂ側から多層配線層４１の導体層４０に達する接続孔６２と、この接続孔６２内に形成された絶縁層６３及び接続導体６５からなる。
【００５８】
第１半導体基体３１の第２主面では、接続導体６４及び接続導体６５に対応するパッシベーション層５９に、接続孔６９が形成されている。そして、接続導体６４、接続導体６５、及び、接続孔６９を覆う、バリアメタル層７１と接続用配線７２とを備える。接続用配線７２は、例えばアルミニウムにより形成される。また、バリアメタル層７１は、例えばＴｉ／ＴｉＮの積層体で形成される。
接続用配線７２は、貫通接続孔６１を通じて接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御回路領域２４と、ロジック回路領域２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドとなる。
【００５９】
上述の接続導体６５、接続用配線７２及び接続導体６４により、第１半導体基体３１に形成された画素領域２３及び制御回路領域２４のイメージセンサと、第２半導体基体４５に形成されたロジック回路領域２５とが、電気的に接続される。
【００６０】
以上説明したように、裏面照射型のＭＯＳ固体撮像装置７９による本実施形態の半導体装置が構成される。ＭＯＳ固体撮像装置７９は、第１半導体基体３１と、第２半導体基体４５とが、配線層形成面側に形成された接合層１５と接合層１６とにおいて張り合わされている。そして、第１半導体基体３１の第１主面３１Ａ側と、第２半導体基体４５の第１主面４５Ａ側とに、それぞれ反り補正層１３、１４が形成されている。
【００６１】
上述の実施の形態では、反り補正層１３，１４は、第１半導体基体３１の第１主面３１Ａ側と、第２半導体基体４５の第１主面４５Ａ側に形成されているが、反り補正層１３，１４の形成位置は、この限りではない。例えば、プラズマ接合により、第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、第１半導体基体３１と第２半導体基体４５のうち、少なくともいずれか一方の反りが補正されていれば、貼り合わせが可能である。このため、第１半導体基体３１の第１主面３１Ａ側、及び、第２主面３１Ｂ側、並びに、第２半導体基体４５の第１主面４５Ａ側、及び、第２主面４５Ｂ側のうち、少なくとも１つ以上に反り補正層が形成されていればよい。反り補正層が形成されることにより、第１半導体基体３１、第２半導体基体４５のいずれか一方の基体の反りが補正されるため、他方の基体が反りを有している場合にも、プラズマ接合による貼り合わせが可能である。
【００６２】
さらに、上述の裏面照射型のＭＯＳ固体撮像装置７９では、第１半導体基体３１の第２主面３１Ｂ側にフォトダイオードＰＤの受光面と、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５が形成されている。このため、この面に反り補正層を形成することが難しい。
従って、反り補正層は、第１半導体基体３１の第１主面３１Ａ側、第２半導体基体４５の第１主面４５Ａ側、及び、第２半導体基体４５の第２主面４５Ａ側のうち、少なくとも１つ以上に形成することが好ましい。
【００６３】
また、上述の裏面照射型のＭＯＳ固体撮像装置７９では、第１半導体基体３１の第２主面３１Ｂから、第２半導体基体４５の多層配線層５５に接続する貫通電極が形成されている。このため、第１半導体基体３１の第１主面３１Ａ側、及び、第２半導体基体４５の第１主面４５Ａ側に反り補正層が形成されていると、貫通接続孔６１のアスペクト比が大きくなり、絶縁層６３や接続導体６４の被覆性が低下する。
さらに、貫通電極の貫通接続孔６１を形成する際に、第１半導体基体３１と層間絶縁層３９とに加えて、反り補正層にも孔を形成しなければならない。各層はそれぞれ異なる材料により形成されているため、貫通接続孔６１を形成するための条件が異なる。このため、第１半導体基体３１の第１主面３１Ａ側、及び、第２半導体基体４５の第１主面４５Ａ側に反り補正層が形成されていると、貫通接続孔６１が煩雑になる。
従って、貫通電極を形成する観点からは、反り補正層は、第１半導体基体３１と、第２半導体基体４５との接合面よりも、第２半導体基体４５の第２主面側に形成することが好ましい。
【００６４】
また、プラズマ接合では、一方の基体の反りがなければ貼り合わせが可能であるが、接合精度を高くするためには、貼り合わせる両方の基体で反りを有していないことが好ましい。このため、接合精度の観点からは、上述の実施形態のように第１半導体基体の第１主面側と第２半導体基体の第１主面側とに形成するか、又は、第１半導体基体の第１主面側と第２半導体基体の第２主面側とに形成することが好ましい。
【００６５】
〈３．第１実施形態の半導体装置の製造方法〉
［固体撮像装置の製造方法］
次に。図４〜図１１を用いて、上述の本実施形態のＭＯＳ固体撮像装置の製造方法を説明する。
（第１半導体基体）
まず、図４に示すように、第１半導体基体３１の画素領域２３に、第１導電型、例えばｐ型の不純物を導入して半導体ウェル領域３２を形成する。そして、その半導体ウェル領域３２に、各画素の光電変換部となるフォトダイオード（ＰＤ）と、各画素トランジスタのソース／ドレイン領域３３とを形成する。フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５とから形成する。ソース／ドレイン領域３３は、第１半導体基体３１の第１主面３１Ａ側の所定の領域に、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基体表面からのイオン注入で形成する。
【００６６】
画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。
【００６７】
同時に、第１半導体基体３１の制御回路領域２４に、第１半導体基体３１に制御回路を構成するＭＯＳトランジスタＴｒ３、Ｔｒ４を形成する。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とにより形成する。
【００６８】
また、各単位画素３０を分離する素子分離領域３８を形成する。素子分離領域３８として、第１半導体基体３１の第１主面３１Ａ側を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳを形成する。また、素子分離領域３８としてＬＯＣＯＳに替えて、第１半導体基体３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層を形成してもよい。
【００６９】
次に、第１半導体基体３１の第１主面３１Ａ側において、トランジスタ上面を含む全面に第１絶縁層４３ａを、例えばシリコン酸化物から形成する。そして、第１絶縁層４３ａ上に第２絶縁層４３ｂを、例えばシリコン窒化物から形成する。さらに、第２絶縁層４３ｂ上に層間絶縁層３９を形成する。
【００７０】
次に、層間絶縁層３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。接続孔は、層間絶縁層３９において所要のトランジスタに接続する位置に選択的に形成する。そして、各接続孔に連続するように、第１絶縁層４３ａ及び第２絶縁層４３ｂを選択にエッチングして深さの異なる接続孔を形成する。接続孔を形成する際のエッチングにおいて、第２絶縁層４３ｂをエッチングストッパとして使用する。これにより、深さの異なる接続孔の形成を容易に行うことができる。
【００７１】
次に、各接続孔に接続導体４４を埋め込む。そして、各接続導体４４に接続するように、層間絶縁層３９を介して複数層、本例では３層の導体層４０を形成して多層配線層４１を形成する。導体層４０は、例えば銅（Ｃｕ）を用いて形成する。導体層４０を銅で形成した場合には、通常、導体層４０と層間絶縁層３９との間にＣｕ拡散を防止するバリアメタル層を形成する。
【００７２】
次に、多層配線層４１上に、平坦化層４２を形成する。多層配線層４１は、多層配線層４１に導体層４０等を形成する際に生じた段差を有する。このため、この段差を平坦化するための層を形成する。平坦化層４２は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ２）層を形成する。さらに、必要に応じてＨＤＰ−ＳｉＯ２層上に、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２）層を形成する。また、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）層のみで形成してもよい。そして、形成したシリコン酸化物層をＣＭＰ法を用いて研磨することにより、表面を平坦化する。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層４２を形成してもよい。
【００７３】
次に、平坦化層４２上に、多層配線層４１が形成された第１半導体基体３１の反りを補正するための、反り補正層１３を形成する。反り補正層１３は、多層配線層４１が形成された第１半導体基体３１の反りを補正するために、基板の反りとは逆の内部応力を持つ層を形成する。例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＦＳＧ、ＦＴＥＯＳ等のプラズマＣＶＤで形成可能な材料、又は、有機材料やＳＯＧ等の塗布法により形成可能な材料を用いて構成する。特に、プラズマＣＶＤは、チャンバー内の圧力やＲＦパワー等の条件を変更することにより、反り補正層１３の内部応力を制御できるため好ましい。
【００７４】
第１半導体基体３１の反り補正量は、補正の直前に基体の反り量を測定し、以降のプロセスで反る量を事前に盛り込んだ補正量を、反り補正層１３の厚さと内部応力から換算して決定する。第１半導体基体３１の反り量は、既存の膜応力測定装置、ストレス測定装置を用いて測定することができる。
この補正方法は、半導体基体の接合の直前において、半導体基体の補正量を管理できる。このため、様々な配線パターンや配線層に対して対応でき、非常に優れた補正方法である。
【００７５】
次に、反り補正層１３上に、接合層１５を形成する。接合層１５は、第１半導体基体３１と第２半導体基体４５とを貼り合わせるために形成される層である。
プラズマ接合により第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、例えば、Ｐ−ＳｉＯ２、Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、ＳｉＯＣ、及び、ＳｉＯＣＨ等のプラズマ接合、及び、ＣＭＰが可能な材料層１００−２０００ｎｍ程度形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層１５の表面をＣＭＰ法を用いて研磨する。
また、第１半導体基体３１と第２半導体基体４５とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層１５を形成する。
【００７６】
（第２半導体基体）
次に、図５に示すように、第２半導体基体４５に、信号処理を行う信号処理回路を含むロジック回路領域２５を形成する。
まず、第２半導体基体４５の第１主面４５Ａ側に、第１導電型、例えばｐ型の不純物を導入して半導体ウェル領域４６を形成する。そして、半導体ウェル領域４６に、素子分離領域５０と、素子分離領域５０で分離され、ロジック回路を構成する複数のＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８を形成する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８とから形成する。このように、ロジック回路領域２５は、ＣＭＯＳトランジスタで構成する。
【００７７】
素子分離領域５０は、第２半導体基体４５の第１主面４５Ａ側を酸化処理してシリコン酸化膜を形成する、いわゆるＬＯＣＯＳを形成する。また、素子分離領域５０としてＬＯＣＯＳに替えて、第２半導体基体４５内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層を形成してもよい。
ソース／ドレイン領域４７は、第２半導体基体４５の第１主面４５Ａ側の所定の領域に第２導電型、例えばｎ型の不純物を導入して形成する。
【００７８】
次に、第２半導体基体４５の第１主面上において、ＣＭＯＳトランジスタ上面を含む全面に第１絶縁層４３ａを、例えばシリコン酸化物から形成する。そして、第１絶縁層４３ａ上に第２絶縁層４３ｂを、例えばシリコン窒化物から形成する。さらに、第２絶縁層４３ｂ上に層間絶縁層４９を形成する。
【００７９】
次に、層間絶縁層４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。接続孔は、層間絶縁層４９において所要のトランジスタに接続する位置に選択的に形成する。そして、各接続孔に連続するように、各部で同じ厚さの第１絶縁層４３ａ及び第２絶縁層４３ｂを選択にエッチングして深さの異なる接続孔を形成する。接続孔を形成する際のエッチングにおいて、第２絶縁層４３ｂをエッチングストッパとして使用することにより、深さの異なる接続孔の形成を容易に行うことができる。
接続孔の形成後、各接続孔に接続導体５４を埋め込む。
【００８０】
また、第２半導体基体４５の所定の位置において、層間絶縁層４９の表面から第２半導体基体４５内の所望の深さ位置に渡る接続孔を形成する。そして、この接続孔の内壁に、絶縁層５２を形成する。そして、絶縁層５２が形成された接続孔内に取り出し電極用の接続導体５１を埋め込む。この接続導体５１は、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等を用いて形成する。
各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁層４９を介して複数層、本例では３層の導体層５３を形成して多層配線層５５を形成する。
【００８１】
次に、多層配線層５５上に、平坦化層５６を形成する。多層配線層５５は、多層配線層５５の導体層５３等を形成する際に生じた段差を有するため、この段差を平坦化する層を形成する必要がある。平坦化層５６は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ）層を形成する。さらに、必要に応じてＨＤＰ−ＳｉＯ層上に、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２）層を形成する。また、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）層のみで形成してもよい。そして、形成したシリコン酸化物層をＣＭＰ法を用いて研磨することにより、表面を平坦化する。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層４２を形成してもよい。
【００８２】
次に、多層配線層５５が形成された第２半導体基体４５の反りを補正するため、平坦化層５６上に反り補正層１４を形成する。反り補正層１４は、上述の第１半導体基体３１の反り補正層１３と同様に、多層配線層５５が形成された第２半導体基体４５の反りを補正するために、基板の反りとは逆の内部応力を持つ層を形成する。
【００８３】
反り補正層１４は、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＦＳＧ、ＦＴＥＯＳ等のプラズマＣＶＤで形成可能な材料、又は、有機材料やＳＯＧ等の塗布法により形成可能な材料を用いて構成する。特に、プラズマＣＶＤは、チャンバー内の圧力やＲＦパワー等の成膜条件を変更することにより、反り補正層１４の内部応力を制御できるため好ましい。反り補正層１４は、上述の第１半導体基体３１の反り補正層１３と同じ材料であってもよく、また、異なる材料であってもよい。
【００８４】
また、反り補正層１４により反り補正量は、予め多層配線層５５が形成された第２半導体基体４５の反り量を測定し、さらに、以降のプロセスで基体の反る量を事前に盛り込み、反り補正層１４の厚さと内部応力から換算して決定する。第２半導体基体４５の反り量は、既存の膜応力測定装置、ストレス測定装置を用いて測定する。
【００８５】
次に、反り補正層１４上に、接合層１６を形成する。
プラズマ接合により第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、第１半導体基体３１と同様に、例えば、Ｐ−ＳｉＯ２、Ｐ−ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、及び、ＳｉＯＣＨ等のプラズマ接合、及び、ＣＭＰが可能な材料層を形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層１６の表面をＣＭＰ法を用いて研磨する。
また、第１半導体基体３１と第２半導体基体４５とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層１６を形成する。
【００８６】
以上の工程により、図４に示す、画素領域２３及び制御回路領域２４を有し、貼り合わせ前の第１半導体基体３１を形成する。また、図５に示す、ロジック回路領域２５を有し、貼り合わせ前の第２半導体基体４５を形成する。
【００８７】
（貼り合わせ）
次に、図６に示すように、第１半導体基体３１と第２半導体基体４５とを、第１主面３１Ａ，４５Ａ側を貼り合わせる。貼り合わせは、例えばプラズマ接合法を用いて行う。
まず、第１半導体基体３１の接合層１５の表面と、第２半導体基体４５の接合層１６の表面に、酸素プラズマを、例えば周波数１３．５６ＭＨｚ、圧力１０Ｐａ、電力１００Ｗで６０秒間照射し、表面を改質する。改質後、第１半導体基体３１の接合層１５の表面と、第２半導体基体４５の接合層１６の表面を、１８ＭΩ以上の純水で３０秒間洗浄する。この工程により、接合層１５，１６の表面にシラノール基（Ｓｉ−ＯＨ基）を形成する。
【００８８】
次に、第１半導体基体３１と第２半導体基体４５とを、接合層１５，１６が向き合うように、向かい合わせ、第１半導体基体３１又は第２半導体基体４５の一部をピンで押下する。これにより、第１半導体基体３１と第２半導体基体４５とを、接合面のファンデルワールス力により全面的に接合する。その後、大気圧の窒素雰囲気下で４００℃の熱処理を６０分行うことにより、接合層１５，１６表面のシラノール基が互いに脱水縮合し、分子レベルでの接合が行われる。
【００８９】
また、第１半導体基体３１と第２半導体基体４５との貼り合わせは、接着剤を使用することもできる。接着剤による貼り合わせの場合は、第１半導体基体３１及び第２半導体基体４５の接合層１５，１６の少なくとも一方に接着剤層を形成し、この接着剤層を介して接合する。
【００９０】
上述の半導体基体の貼り合わせでは、多層配線層４１，５５の内部応力による第１半導体基体３１及び第２半導体基体４５の反りが、反り補正層１３，１４を形成することにより補正されている。このため、半導体基体同士の貼り合わせにおいて、接合信頼性の向上、及び、高精度な貼り合わせが可能となる。
【００９１】
（第２主面研削）
次に、図７に示すように、第１半導体基体３１の第２主面３１Ｂ側から研削、研磨して第１半導体基体３１を薄化する。この薄化は、第１半導体基体３１の第２主面３１Ｂ側からフォトダイオード（ＰＤ）が臨む位置まで行う。
【００９２】
薄化の後、第１半導体基体３１の第２主面３１Ｂ側において、フォトダイオード（ＰＤ）に、図示しない暗電流抑制のためのｐ型半導体層を形成する。第１半導体基体３１の薄化前の厚さは例えば６００μｍ程度あるが、薄化加工により、例えば１μｍ〜１０μｍ、好ましくは１μｍ〜５μｍ程度とする。
また、薄化の後、第１半導体基体３１の裏面全面に保護層６６を形成する。保護層６６は、例えばＳｉＣＮ、Ｐ−ＳｉＮ、ＳｉＣ等を用いて形成する。
第１半導体基体３１の第２主面３１Ｂが、裏面照射型のＭＯＳ固体撮像装置７９の光入射面として構成される。
【００９３】
従来、画素領域が形成された第１半導体基体３１の薄化は、別途用意した支持基板に貼り合わせて行われていた。これに対し、本実施の形態では、ロジック回路領域２５が形成された第２半導体基体４５を支持基板と兼用して、第１半導体基体３１の薄化加工を行うことができる。
【００９４】
（接続孔）
次に、図８に示すように、薄化した第１半導体基体３１の所定の位置に、第２主面３１Ｂ側から第１半導体基体３１を貫通して第２半導体基体４５の導体層５３に達する貫通接続孔６１を形成する。また、貫通接続孔６１の形成と同時に、貫通接続孔６１に近接して、第１半導体基体３１の第２主面３１Ｂから第１半導体基体３１側の導体層４０に達する、接続孔６２を形成する。そして、貫通接続孔６１及び接続孔６２の内壁面に、第１半導体基体３１と電気的に絶縁するための絶縁層６３を形成する。
【００９５】
貫通接続孔６１や接続孔６２の開口径は、１〜５μｍで形成できる。貫通接続孔６１及び接続孔６２は、第１半導体基体３１を薄化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１や接続孔６２の深さは、例えば５μｍ〜１５μｍ程度の深さとすることができる。
【００９６】
（貫通電極）
次に、図９に示すように、貫通接続孔６１及び接続孔６２内に導電体を埋めこみ、接続導体６４及び接続導体６５を形成する。これら接続導体６４及び接続導体６５を形成する導電体としては、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いる。その後、保護層６６上の全面にパッシベーション層５９を形成する。パッシベーション層５９としては、例えばＰ−ＳｉＮ、Ｐ−ＳｉＯＮ等を用いる。
【００９７】
（配線）
次に、図１０に示すように、遮光すべき領域上に遮光層６７を形成する。遮光層６７は、例えばタングステン等の金属膜を用いて形成する。図１０では模式的に制御回路領域２４上に形成しているが、その他画素トランジスタ上にも形成する。
【００９８】
遮光層６７は、遮光層６７を形成する部分において保護層６６とパッシベーション層５９の一部を除去し、半導体ウェル領域３２を露出させた後、露出した半導体ウェル領域３２と接触するように形成する。これにより、遮光層６７が、半導体ウェル領域３２を接地電位として電気的に接続され、遮光層６７が電気的にフローティング状態になるのを避けることができる。
【００９９】
次に、遮光層６７を被覆するパッシベーション層６８を形成する。パッシベーション層６８としては、例えばＰ−ＳｉＮ、ＣＶＤ−ＳｉＮ等を用いる。
そして、パッシベーション層５９の接続導体６４及び接続導体６５に対応する部分に、接続孔６９を形成する。
【０１００】
次に、パッシベーション層５９上に、接続導体６４及び接続導体６５上の接続孔６９に連通するバリアメタル層７１を形成する。さらに、バリアメタル層７１上に、接続用配線７２を形成する。接続用配線７２を形成後、電極パッドとなる接続用配線７２上を除き、パッシベーション層５９、パッシベーション層６８、及び、接続用配線７２上に、平坦化層７３を形成する。
バリアメタル層７１は、例えば、Ｔｉ／ＴｉＮの積層体で形成する。接続用配線７２は、例えば、アルミニウムにより形成する。
【０１０１】
接続用配線７２は、接続導体６４と接続導体６５とに電気的に接続される。接続用配線７２は、画素領域２３及び制御回路領域２４と、ロジック回路領域２５との接続に用いられると共に、第１半導体基体３１の第２主面３１Ｂからの取り出し電極、いわゆる電極パッドの役割を担う。
この構成により、第１半導体基体３１に形成された画素領域２３及び制御回路領域２４と、第２半導体基体４５に形成されたロジック回路領域２５とが、接続導体６５、接続用配線７２、及び、接続導体６４を通じて電気的に接続される。
【０１０２】
（光学素子）
次に、図１１に示すように、画素領域２３の平坦化層７３上に、各画素に対応する、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成する。そして、オンチップカラーフィルタ７４上に、オンチップマイクロレンズ７５を形成する。
各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成する。
【０１０３】
次に、上述の図３に示すように、第２半導体基体４５において、第２主面４５Ｂ側を研削、研磨して取り出し電極となる接続導体５１の面を露出させる。そして、第２半導体基体４５の第２主面４５Ｂの全面にパッシベーション層７６を形成する。そして、パッシベーション層７６に開口７７を形成し、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８を形成する。
【０１０４】
以上の工程により、第１半導体基体３１において、画素領域２３、制御回路領域２４が製造される。また、第２半導体基体４５において、ロジック回路領域２５が製造される。以降の工程により、接合された第１半導体基体３１及び第２半導体基体４５を、各チップに分割することにより、上述の図３に示す裏面照射型のＭＯＳ固体撮像装置７９を製造することができる。
【０１０５】
本実施の形態における半導体装置の製造方法によれば、第１半導体基体３１に画素領域２３及び制御回路領域２４を形成し、第２半導体基体４５に信号処理を行うロジック回路領域２５を形成している。
画素アレイの機能とロジック回路の機能を異なる基体に形成したため、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能なＭＯＳ固体撮像装置７９を提供することができる。
また、従来のウェハプロセス技術を用いて画素アレイとロジック回路とを混載した半導体装置の製造が可能であるため、容易に製造することができる。
【０１０６】
なお、図２Ｃに示す構成を採用する場合には、第１半導体基体３１側には光を受ける画素領域２３を形成するだけでよい。このため、制御回路領域２４及びロジック回路領域２５を、第２半導体基体４５に分離して形成する。この構成により、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。
【０１０７】
また、上述の本実施の形態の半導体装置の製造方法では、画素領域２３及び制御回路領域２４を有する第１半導体基体３１と、ロジック回路領域２５を有する第２半導体基体４５を共に半製品状態で貼り合わせた後、第１半導体基体３１を薄化している。つまり、第２半導体基体４５を、第１半導体基体３１の薄化の際の支持基板として用いている。このため、部材の節約、製造工程の節減を図ることができる。
【０１０８】
〈４．半導体装置の第２実施形態〉
［半導体装置の構成］
半導体装置の第２実施形態として、図１２に、第１の半導体集積回路を備える第１半導体基体１０１と、第２の半導体集積回路を備える第２半導体基体１１６を混載した半導体装置を示す。
【０１０９】
図１２に示す半導体装置１４０は、第１半導体基体１０１と、第２半導体基体１１６とが、互いに第１主面１０１Ａ、１１６Ａを対向させて貼り合わされている。第１半導体基体１０１は、第１の半導体集積回路、本例ではロジック回路を備える。また、第２半導体基体１１６は、第２の半導体集積回路、本例ではロジック回路を備える。
【０１１０】
第１半導体基体１０１と第２半導体基体１１６とは、第１半導体基体１０１の多層配線層１１１と、第２半導体基体１１６の多層配線層１２６とが向かい合うように、張り合わされている。この貼り合わせは、上述の実施形態と同様に、プラズマ接合又は接着剤により行われる。
【０１１１】
（第１半導体基体）
第１半導体基体１０１に形成されるロジック回路は、第１半導体基体１０１の半導体ウェル領域１０４において、複数のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３から形成されている。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、それぞれ１対のソース／ドレイン領域１０５と、ゲート絶縁膜を介して形成されたゲート電極１０６とから構成される。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、素子分離領域１０７により分離されている。
【０１１２】
上述のように、第１半導体基体１０１のロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。
従って、ｎチャネルＭＯＳトランジスタを形成する場合には、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。また、ｐチャネルＭＯＳトランジスタを形成する場合には、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。
【０１１３】
また、第１半導体基体１０１の第１主面１０１Ａ上には、層間絶縁層１０８を介して複数層、本例では３層の導体層１０９を積層した多層配線層１１１を備える。多層配線層１１１は、第１半導体基体１０１の第１主面１０１Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、層間絶縁層１０８、層間絶縁層１０８内に形成された導体層１１１、及び、層間絶縁層１０８の接続孔内に形成された接続導体１１２を備える。
そして、導体層１０９は、各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３に、所要の接続導体１１２を介して接続されている。また、各層の導体層１０９は、接続導体１１２を介して相互に接続されている。
【０１１４】
多層配線層１１１上には、多層配線層１１１に導体層１０９等を形成する際に生じた段差を平坦化するための平坦化層１１４を備える。
そして、第１半導体基体１０１において、平坦化層１１４上には、反り補正層１３が形成されている。反り補正層１３上には、接合層１５が形成されている。反り補正層１３は、多層配線層１１１が形成された第１半導体基体１０１の反りを補正するために、この第１半導体基体１０１の反りとは逆の内部応力を持つ層からなる。接合層１５は、第１半導体基体１０１を第２半導体基体１１６と貼り合わせる際の接合信頼性を向上させるために形成されている。
【０１１５】
（第２半導体基体）
また、図１２に示すように、第２半導体基体１１６は、第２の半導体集積回路、本例ではロジック回路を備える。すなわち、第２半導体基体１１６の半導体ウェル領域１１９の各チップ部となる領域に、複数のｎチャネルＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３を形成する。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、それぞれ１対のソース／ドレイン領域１２１と、ゲート絶縁膜を介して形成されたゲート電極１２２とを有して構成される。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、素子分離領域１２３により分離される。
【０１１６】
上述のように、第２半導体基体１１６のロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。
従って、ｎチャネルＭＯＳトランジスタを形成する場合には、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。また、ｐチャネルＭＯＳトランジスタを形成する場合には、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。
【０１１７】
また、第２半導体基体１１６の第１主面１１６Ａ上には、層間絶縁層１２４を介して複数層、本例では３層の導体層１２５を積層した多層配線層１２６を備える。多層配線層１２６は、第１半導体基体１１６の第１主面１１６Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、層間絶縁層１２４、層間絶縁層１２４内に形成された導体層１２５、及び、層間絶縁層１０８の接続孔内に形成された接続導体１１２を備える。
そして、導体層１２５は、各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３に、接続導体１１２を介して接続されている。また、各層の導体層１２５は接続導体１１２を介して相互に接続されている。
【０１１８】
また、第２半導体基体１１６は所定の位置において、多層配線層１２６の導体層１２５から半導体基体１１８を貫通する接続孔を備え、この接続孔の内面に絶縁層１２９が形成されている。そして、絶縁層１２９で覆われた接続孔内に、接続孔内に取り出し電極用の接続導体１２８が形成されている。また、接続導体１２８及び導体層１２５と絶縁層との間には、絶縁層への拡散を防止するために図示しないバリアメタルが設けられる。
【０１１９】
第２半導体基体１１６の所定の位置に、層間絶縁層１２４の表面から半導体基板１１８内の所望の深さ位置にわたって接続孔が形成され、この接続孔内に取り出し電極用の接続導体１２８が埋め込まれている。
そして、第２半導体基体１１６の第２主面１１６Ｂ側の全面には、パッシベーション層１３７が設けられている。このパッシベーション層１３７に形成された開口部から、接続導体５１と電気的に接続する電極バンプ１３８が形成されている。
【０１２０】
また、多層配線層１２６上には、多層配線層１２６に導体層１０９等を形成する際に生じた段差を平坦化するための平坦化層１２７を備える。
そして、第２半導体基体１１６において、平坦化層１２７上には、反り補正層１４が形成されている。反り補正層１４上には、接合層１６が形成されている。反り補正層１４は、多層配線層１２６が形成された第２半導体基体１１６の反りを補正するために、この第２半導体基体１１６の反りとは逆の内部応力を持つ層からなる。接合層１６は、第２半導体基体１１６を第１半導体基体１０１と貼り合わせる際の接合信頼性を向上させるために形成されている。
【０１２１】
（貫通電極）
また、図１２に示すように、第１半導体基体１０１のトランジスタ形成領域と隣接する位置に、第１半導体基体１０１の第２主面１０１Ｂ側から、第２半導体基体１１６の多層配線層１２６の導体層１２５に接続する貫通電極を備える。
【０１２２】
貫通電極は、第１半導体基体１０１、多層配線層１１１、平坦化層１１４、反り補正層１３、及び、接合層１５を貫通し、さらに、第２半導体基体１１６上の接合層１６、反り補正層１４、及び、平坦化層１２７を貫通する貫通接続孔１３１内に形成される。そして、この貫通接続孔１３１内に形成された絶縁層１３３及び接続導体１３４からなる。
【０１２３】
さらに、第１半導体基体１０１において、上記貫通電極に近接して第２主面１０１Ｂ側から第１半導体基体１０１の多層配線層１１１の導体層１０９に達する接続電極を備える。この接続電極は、第１半導体基体１０１を貫通し、多層配線層１１１の導体層１０９に達する接続孔１３２と、この接続孔１３２内に形成された絶縁層１３３及び接続導体１３５からなる。
【０１２４】
また、第１半導体基体１０１の第２主面１０１Ｂの表面には、接続導体１３４と接続導体１３５とを接続する接続配線１３６が設けられている。この接続配線１３６により、接続導体１３５、接続導体１３４が電気的に接続される。さらに、第１半導体基体１０１のトランジスタと、第２半導体基体１１６のトランジスタとが、多層配線層１１１，１２６の導体層１０９，１２５、及び、接続導体１３５、接続配線１３６、接続導体１３４を介して電気的に接続される。接続配線１３６は、取り出し電極となる電極パッドとなる。そして、接続配線１３６を除く、第１半導体基体１０１の第２主面１０１Ｂの表面にパッシベーション層１３９が形成されている。
【０１２５】
以上説明したように、第２実施形態に係る半導体装置１４０によれば、第１半導体基体１０１と、第２半導体基体１１６とが、配線層形成面側に形成された接合層１５と接合層１６とにより張り合わされている。そして、第１半導体基体１０１の第１主面側と、第２半導体基体１１６の第１主面側とに、それぞれ反り補正層１３、１４が形成されている。
【０１２６】
上述の第２実施形態では、反り補正層１３，１４は、第１半導体基体１０１の第１主面１０１Ａ側と、第２半導体基体１１６の第１主面１１６Ａ側に形成されているが、反り補正層１３，１４の形成位置は、この限りではない。例えば、プラズマ接合により、第１半導体基体１０１と第２半導体基体１１６を貼り合わせる場合には、第１半導体基体１０１と第２半導体基体１１６のうち、少なくともいずれか一方の反りが補正されていれば、貼り合わせが可能である。このため、第１半導体基体１０１の第１主面１０１Ａ側、及び、第２主面１０１Ｂ側、並びに、第２半導体基体１１６の第１主面１１６Ａ側、及び、第２主面１１６Ｂ側のうち、少なくとも１つ以上に反り補正層が形成されていればよい。反り補正層が形成されることにより、第１半導体基体１０１、第２半導体基体１１６のいずれか一方の基体の反りが補正されることにより、他方の基体が反りを有している場合にも、プラズマ接合による貼り合わせが可能である。
【０１２７】
なお、上述の第２実施形態において、第１半導体基体１０１に搭載する第１の半導体集積回路としては、ロジック回路に代えて、例えば半導体メモリ回路とすることもできる。この場合、第２半導体基体１１６に搭載する第２の半導体集積回路となるロジック回路は、半導体メモリ回路の信号処理に供される。
【０１２８】
また、上述の第１実施形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域又は半導体領域の導電型を逆にし、ｎ型が第１導電型、ｐ型が第２導電型となる。同様に、第２実施形態に係わる半導体装置においても、導電型を逆にしてｎ型を第１導電型、ｐ型を第２導電型としてもよい。
【０１２９】
なお、本開示は以下のような構成も取ることができる。
（１）第１半導体基体と、第２半導体基体とを備え、前記第１半導体基体の第１主面側と、前記第２半導体基体の第１主面側が接合され、前記第１半導体基体の前記第１主面側、前記第２半導体基体の前記第１主面側、前記第１半導体基体の第２主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に形成されている反り補正層を備える半導体装置。
（２）前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する（１）に記載の半導体装置。
（３）前記第１半導体基体の接合面及び前記第２半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える（１）又は（２）に記載の半導体装置。
（４）前記第１半導体基体と、前記第１半導体基体の前記第１主面側に形成される配線層とを貫通し、前記第１半導体基体の第２主面側から、前記第２半導体基体上の前記第１主面側に形成される配線層に接続する貫通電極を備える（１）から（３）のいずれかに記載の半導体装置。
（５）第１半導体基体の第１主面側、前記第１半導体基体の第２主面側、第２半導体基体の第１主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に反り補正層を形成する工程と、前記第１半導体基体の前記第１主面側と、前記第２半導体基体の前記第１主面側とを貼り合わせる工程とを有する半導体装置の製造方法。
（６）前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する（５）に記載の半導体装置の製造方法。
（７）前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する（５）又は（６）に記載の半導体装置の製造方法。
（８）プラズマ接合法を用いて前記第１半導体基体と前記第２半導体基体とを接合する（５）から（７）のいずれかに記載の半導体装置の製造方法。
（９）前記第１半導体基体の前記第１主面上に配線層を形成する工程と、前記第２半導体基体の前記第１主面上に配線層を形成する工程とを有する（５）から（８）のいずれかに記載の半導体装置の製造方法。
（１０）
前記第１半導体基体の前記第２主面側から、前記第１半導体基体と、前記第１半導体基体の前記第１主面に形成された前記配線層とを貫通し、前記第２半導体基体の前記第１主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する（９）に記載の半導体装置の製造方法。
【符号の説明】
【０１３０】
１ 固体撮像装置、２ 画素、３，２３，１５３ 画素領域、４ 垂直駆動回路、５ カラム信号処理回路、６ 水平駆動回路、７ 出力回路、８ 制御回路、９ 垂直信号線、１０ 水平信号線、１１ 基体、１２ 入出力端子、１３，１４ 反り補正層、１５，１６ 接合層、２１，２７，７９，１５１ ＭＯＳ固体撮像装置、２２，３１，１０１ 第１半導体基体、２４，１５４ 制御回路領域、２５，１５５ ロジック回路領域、２６，４５，１１６ 第２半導体基体、３０ 単位画素、３１Ａ，４５Ａ，１０１Ａ，１１６Ａ 第１主面、３１Ｂ，４５Ｂ，１０１Ｂ，１１６Ｂ 第２主面、３２，４６，１０４，１１９ 半導体ウェル領域、３３，４７，１０５，１２１ ソース／ドレイン領域、３４ ｎ型半導体領域、３５ ｐ型半導体領域、３６，４８，１０６，１２２ ゲート電極、３８，５０，１０７，１２３ 素子分離領域、３９，４９，１０８，１２４ 層間絶縁層、４０，５３，１０９，１２５ 導体層、４１，５５，１１１，１２６ 多層配線層、４２，７３，５６，１１４，１２７ 平坦化層、４３ａ 第１絶縁層、４３ｂ 第２絶縁層、４４，５１，５４，６４，６５，１１２，１２８，１３４，１３５ 接続導体、５２，６３，１２９，１３３ 絶縁層、５９，６８，７６，１３７ パッシベーション層、６１，１３１ 貫通接続孔、６２，６９，１３２ 接続孔、６６ 保護層、６７ 遮光層、７１ バリアメタル層、７２ 接続用配線、７４ オンチップカラーフィルタ、７５ オンチップマイクロレンズ、７７ 開口、７８，１３８ 電極バンプ、１１８，１５２ 半導体基体、１３６ 接続配線、１４０ 半導体装置、１５６ イメージセンサ
【技術分野】
【０００１】
本技術は、半導体基体同士が貼り合わされた構成を有する半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
イメージセンサ等の半導体装置の製造工程では、撮像素子が形成された半導体基体を、他の半導体基体やガラス基板等に貼り合わせる工程を有する。この基体の貼り合わせ工程では、プラズマ接合や接着剤を用いて半導体基体を貼り合わせている。
一方、半導体基体上に形成されている絶縁層や配線等と半導体基体との応力差により、半導体基体に反りが発生することがある。接合する半導体基体に反りがあると、上述の貼り合わせ工程において、貼り合わせの精度が低下する。このため、高精度な貼り合わせを実現するためには、半導体基体の反りを補正する必要がある。
【０００３】
半導体基体とガラス基板との接合においては、ガラス基板に溝を形成し、ガラス基板とガラス基板上に形成された薄膜との応力差を緩和することで、反りを補正する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２８２４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のガラス基板の反りを補正する技術は、半導体基体をガラス基板等の支持基板に接合する技術である。このため、上述の技術を半導体基体同士の接合に適用した場合には、応力緩和のために形成された溝が、接合面におけるボイドとなり、高精度な接合が困難となる問題がある。
【０００６】
本技術においては、半導体基体同士が張り合わされた構成を有する場合において、接合精度の向上が可能な半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本技術の半導体装置は、第１半導体基体と、第２半導体基体とを備え、第１半導体基体の第１主面側と、第２半導体基体の第１主面側が接合されている。そして、第１半導体基体の第１主面側、第２半導体基体の第１主面側、第１半導体基体の第２主面側、及び、第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に形成されている反り補正層を備える。
【０００８】
また、本技術の半導体装置の製造方法は、第１半導体基体の第１主面側、第１半導体基体の第２主面側、第２半導体基体の第１主面側、及び、第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に反り補正層を形成する工程を有する。そして、第１半導体基体の第１主面側と、第２半導体基体の第１主面側とを貼り合わせる工程とを有する。
【０００９】
上述の半導体装置及び半導体装置の製造方法によれば、第１半導体基体、第２半導体基体の両主面のうち、少なくともいずれか一つの面に反り補正層が形成される。反り補正層が形成されることにより、少なくとも第１半導体基体又は第２半導体基体の反りが補正される。このため、半導体基体の貼り合わせにおいて高精度な接合が可能となる。
【発明の効果】
【００１０】
本技術によれば、半導体基体同士が高い精度で接合された半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】ＭＯＳ固体撮像装置の全体構成を示す図である。
【図２】Ａ〜Ｃは、ＭＯＳ固体撮像装置の構成を示す図である。
【図３】第１実施形態の半導体装置の構成を示す断面図である。
【図４】第１実施形態の半導体装置の製造方法を説明するための図である。
【図５】第１実施形態の半導体装置の製造方法を説明するための図である。
【図６】第１実施形態の半導体装置の製造方法を説明するための図である。
【図７】第１実施形態の半導体装置の製造方法を説明するための図である。
【図８】第１実施形態の半導体装置の製造方法を説明するための図である。
【図９】第１実施形態の半導体装置の製造方法を説明するための図である。
【図１０】第１実施形態の半導体装置の製造方法を説明するための図である。
【図１１】第１実施形態の半導体装置の製造方法を説明するための図である。
【図１２】第２実施形態の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本技術を実施するための形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の概要
２．半導体装置の第１実施形態
３．第１実施形態の半導体装置の製造方法
４．半導体装置の第２実施形態
【００１３】
〈１．半導体装置の概要〉
［ＭＯＳ固体撮像装置の構成（１）］
半導体装置の一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。
【００１４】
図１に、半導体装置の一例として、ＭＯＳ固体撮像装置の全体構成を示す。図１に示す固体撮像装置１は、基体１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００１５】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８等を有して構成される。
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置１の内部情報等のデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００１６】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【００１７】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去等の信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling、相関二重サンプリング）や、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００１８】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００１９】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等が行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００２０】
［ＭＯＳ固体撮像装置の構成（２）］
また、上述のＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域を備える半導体基体と、信号処理を行うロジック回路を備える半導体基体を電気的に接続して１つのデバイスとした構成の固体撮像装置が種々提案されている。図２に、この構成のＭＯＳ固体撮像装置の基本的な概略構成を示す。
【００２１】
図２Ａに示すように、一般的なＭＯＳ固体撮像装置１５１は、１つの半導体基体１５２内に、画素領域１５３と、制御回路領域１５４と、信号処理するためのロジック回路領域１５５とを搭載して構成される。通常、図中破線で示すように、画素領域１５３と制御回路領域１５４でイメージセンサ１５６が構成される。
【００２２】
これに対して、図２Ｂに示すＭＯＳ固体撮像装置２１は、第１半導体基体２２に画素領域２３と制御回路領域２４とが搭載され、第２半導体基体２６に信号処理するための信号処理回路を含むロジック回路領域２５が搭載される。この第１半導体基体２２及び第２半導体基体２６が相互に電気的に接続され、ＭＯＳ固体撮像装置２１が１つの半導体装置として構成される。
【００２３】
また、図２Ｃに示すＭＯＳ固体撮像装置２７は、第１半導体基体２２に画素領域２３が搭載され、第２半導体基体２６に制御回路領域２４と、信号処理回路を含むロジック回路領域２５とが搭載される。この第１半導体基体２２及び第２半導体基体２６を相互が電気的に接続され、ＭＯＳ固体撮像装置２７が１つの半導体装置として構成される。
【００２４】
上述の図２Ｂに示すＭＯＳ固体撮像装置２１及び図２Ｃに示すＭＯＳ固体撮像装置２７では、まず、第１半導体基体２２と第２半導体基体２６とが貼り合わされる。そして、第１半導体基体２２及び第２半導体基体２６に形成されている配線層を接続するための貫通電極を形成する。これにより、第１半導体基体２２と第２半導体基体２６とに、相互に電気的な接続が構成される。
【００２５】
［半導体基体の貼り合せ方法：プラズマ接合］
次に、上述の第１半導体基体２２と第２半導体基体２６とを貼り合わせる方法の一例として、プラズマ接合方法について説明する。半導体基体同士の貼り合わせでは、半導体基体上に配線層を形成し、この配線層の形成面同士を対向させて半導体基体同士の貼り合わせが行われる。
【００２６】
プラズマ接合方法は、半導体基体の接合表面に形成されたＳｉＯ２等からなる層にプラズマ照射を施すことにより、シラノール基（Ｓｉ−ＯＨ基）を形成する。そして、シラノール基を形成した面同士を向かい合わせ、半導体基体の一部を押し付けてファンデルワールス力により接合する。その後、接合界面の密着力を更に高めるため、例えば４００℃／６０ｍｉｎの熱処理を加えてシラノール基同士を脱水縮合反応させる。このような、分子レベルの制御を半導体基体の接合面に行うことで、半導体基体の貼り合わせが可能となる。
【００２７】
上述のとおり、プラズマ接合では分子レベルの制御を行うため、接合表面の平坦性は非常に重要である。例えば、導体パターン等による局所的な段差があると、プラズマ接合による半導体基体の貼り合わせが困難である。このため、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて接合表面の平坦化が行われている。
【００２８】
また、半導体基体上に配線層を形成すると、配線層を形成する導体層や絶縁層の内部応力により、半導体基体に反りが発生することがある。
このような、反りを持つ配線層付きの半導体基体を、反りのない支持基板等に貼り合わせる場合には、半導体基体の反りを補正しなくてもプラズマ接合を用いて、ファンデルワールス力による接合が可能である。しかし、反りを持つ配線層付きの半導体基体同士を貼り合わせる場合には、反りの影響が無視できなくなり、プラズマ接合による精度の高い貼り合わせが困難である。
【００２９】
この問題に対し、本開示では、反りを持つ配線層付きの半導体基体同士が貼り合わされた半導体装置において、高精度な貼り合わせを可能にする技術を提供する。具体的には、反りを持つ配線層付きの半導体基体に対し、この半導体基体の反りと、反対の反りを持つ層を半導体基体上に形成する。つまり、半導体基体上に、配線層付きの半導体基体の反りと逆の内部応力を有する層を形成する。以下、この半導体基体の反りと逆の内部応力を有する層を、反り補正層と称する。
【００３０】
例えば、半導体基体に形成された配線層上、又は、半導体基体の配線層が形成されていない面に、上述の反り補正層を形成する。この構成により、半導体基体の反りを簡便に補正することができる。このため、配線層の形成により反りが生じた半導体基体同士であっても、容易にかつ信頼性の高いプラズマ接合による貼り合わせが可能となる。
【００３１】
なお、貼り合わせ方法としては、上述のプラズマ接合以外も、半導体基体同士の接合に用いられる方法に適用することができる。例えば、接着剤を用いて半導体基体同士を貼り合わせる場合にも、上述の反り補正層を形成することにより高精度且つ信頼性の高い貼り合わせが可能となる。
【００３２】
〈２．半導体装置の第１実施形態〉
［固体撮像装置の構成例］
以下、本技術による半導体装置の第１実施形態について説明する。図３に、第１実施形態の半導体装置の一例としてＭＯＳ固体撮像装置７９の構成を示す。
【００３３】
ＭＯＳ固体撮像装置７９は、図３に示すように、第１半導体基体３１と第２半導体基体４５とが、第１半導体基体３１の第１主面３１Ａ側と第２半導体基体４５の第１主面４５Ａ側とを対向させて貼り合わされている。第１半導体基体３１は、画素アレイが形成されている画素領域２３と、制御回路領域２４とを備える。第２半導体基体４５は、ロジック回路領域２５を備える。そして、第１半導体基体３１を貫通し、第１半導体基体３１に形成された多層配線層４１と、第２半導体基体４５に形成された多層配線層５５とを電気的に接続する貫通電極を備える。
【００３４】
（第１半導体基体）
第１半導体基体３１の画素領域２３は、単位画素３０に第１導電型、例えばｐ型の半導体層からなる半導体ウェル領域３２を備える。そして、この半導体ウェル領域３２中に、各画素の光電変換部となるフォトダイオード（ＰＤ）を備える。フォトダイオード（ＰＤ）は、第１半導体基体３１の第１主面３１Ａ側のｐ型半導体領域３５と、ｐ型半導体領域３５下に形成されたｎ型半導体領域３４とを有する。
【００３５】
また、第１半導体基体３１の半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を備える。ソース／ドレイン領域３３は、第２導電型、例えばｎ型半導体層からなる。
【００３６】
画素領域２３において、第１半導体基体３１の第１主面３１Ａ上には、ゲート絶縁膜を介してゲート電極３６を備える。そして、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２が形成されている。
図３に示すＭＯＳ固体撮像装置７９では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域３３がフローティングディフージョン（ＦＤ）に相当する。
【００３７】
また、各単位画素３０は、素子分離領域３８で分離されている。素子分離領域３８は、第１半導体基体３１を酸化処理してシリコン酸化膜を形成する、いわゆるＬＯＣＯＳ（local oxidation of silicon）等により形成される。また、第１半導体基体３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。
【００３８】
第１半導体基体３１の制御回路領域２４は、制御回路を構成するＭＯＳトランジスタを備える。図３に示すＭＯＳ固体撮像装置７９では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御回路領域２４を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とにより形成されている。
【００３９】
また、第１半導体基体３１の第１主面３１Ａ上に多層配線層４１が形成されている。
多層配線層４１は、第１半導体基体３１の第１主面３１Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、及び、層間絶縁層３９と、層間絶縁層３９内に形成された導体層４０と、層間絶縁層３９の接続孔内に形成された接続導体４４とを備える。
【００４０】
第１絶縁層４３ａは、例えばシリコン酸化物からなり、トランジスタ上面を含む第１半導体基体３１の第１主面３１Ａ全面に形成される。また、第２絶縁層４３ｂは、例えばシリコン窒化物からなり、第１絶縁層４３ａ上に形成されている。第２絶縁層４３ｂは、ゲート電極３６やソース／ドレイン領域３３に接続する接続孔を形成する際のエッチングストッパとなる。そして、層間絶縁層３９は、例えばシリコン酸化物等からなり、第２絶縁層４３ｂ上に形成されている。
【００４１】
接続導体４４は、層間絶縁層３９に形成された、ゲート電極３６やソース／ドレイン領域３３に接続する接続孔内に埋めこまれた導電体からなる。
導体層４０は、各接続導体４４に接続するように、層間絶縁層３９を介して複数層形成されている。本例では３層の導体層４０が形成された多層配線層４１を備える。導体層４０及び接続導体４４は、銅（Ｃｕ）等からなる。このため、導体層４０及び接続導体４４には、絶縁層への拡散を防止するために、図示しないバリアメタルが設けられる。
【００４２】
また、多層配線層４１上には、導体層４０等の形成により生じた多層配線層４１の段差を平坦化するための平坦化層４２を備える。平坦化層４２は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ２）、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ）、及び、ＨＤＰ−ＳｉＯ２とプラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）との積層構造からなる。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層４２を形成してもよい。
【００４３】
また、第１半導体基体３１において、平坦化層４２上には、反り補正層１３が形成されている。反り補正層１３上には、接合層１５が形成されている。
反り補正層１３は、多層配線層４１が形成された第１半導体基体３１の反りを補正するために、この第１半導体基体３１の反りとは逆の内部応力を持つ層からなる。反り補正層１３としては、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＦＳＧ、ＦＴＥＯＳ等のプラズマＣＶＤで形成可能な材料、又は、有機材料やＳＯＧ等の塗布法により形成可能な材料を用いて構成する。特に、プラズマＣＶＤを用いた材料層は、プラズマＣＶＤのチャンバー内の圧力やＲＦパワー等の条件を変更することにより、内部応力を制御できる。このため、プラズマＣＶＤを用いた材料層を反り補正層１３へ適用するのが好ましい。
【００４４】
接合層１５は、第１半導体基体３１と第２半導体基体４５とを貼り合わせの信頼性を向上させるために、接合面に形成される層である。プラズマ接合により第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、例えば、Ｐ−ＳｉＯ２、Ｐ−ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、及び、ＳｉＯＣＨ等を用いる。また、第１半導体基体３１と第２半導体基体４５とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いることができる。
【００４５】
また、第１半導体基体３１の第２主面上には、全面に保護層６６を備える。保護層６６としては、例えば、シリコン、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、及びランタノイド元素から選ばれる少なくとも１つ以上の元素を含む絶縁材料を用いる。ＳｉＣＮ、Ｐ−ＳｉＮ、ＳｉＣ等を用いる。
さらに、第１半導体基体３１の第２主面上には、遮光すべき領域上に遮光層６７を形成する。図３では、遮光すべき領域として、模式的に制御回路領域２４上に形成している。遮光層６７は、例えばタングステン等を用いる。遮光層６７は、例えば半導体ウェル領域３２の接地電位として電気的に接続させることで、遮光層６７が電気的にフローティング状態になるのを避けることができる。
【００４６】
また、第１半導体基体３１の第２主面では、保護層６６の全面にパッシベーション層５９を備える。パッシベーション層５９により遮光層６７が覆われる。パッシベーション層５９としては、例えばＰ−ＳｉＯＮ、Ｐ−ＳｉＮ等を用いる。
【００４７】
また、第１半導体基体３１の第２主面上に平坦化層７３が形成されている。そして、平坦化層７３上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を備える。オンチップカラーフィルタ７４上には、オンチップマイクロレンズ７５を備える。各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成されている。
【００４８】
（第２半導体基体）
第２半導体基体４５は、信号処理するための信号処理回路を含むロジック回路領域２５を備える。
第２半導体基体４５の第１主面４５Ａ側に形成されたｐ型の半導体ウェル領域４６に、ロジック回路を構成する複数のＭＯＳトランジスタを備える。図３に示すＭＯＳ固体撮像装置７９では、第２半導体基体４５の第１主面４５Ａに形成される複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、素子分離領域５０で分離され、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有する。図３に示すように、ロジック回路領域２５は、ＣＭＯＳトランジスタから構成されている。
【００４９】
また、第２半導体基体４５の第１主面４５Ａ上に、多層配線層５５を備える。
多層配線層５５は、第２半導体基体４５の第１主面４５Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、及び、層間絶縁層４９と、層間絶縁層４９内に形成された導体層５３と、層間絶縁層４９の接続孔内に形成された接続導体５４とを備える。
【００５０】
第１絶縁層４３ａは、例えばシリコン酸化物からなり、トランジスタ上面を含む第２半導体基体４５の第１主面４５Ａ全面に形成されている。また、第２絶縁層４３ｂは、例えばシリコン窒化物からなり、第１絶縁層４３ａ上に形成されている。第２絶縁層４３ｂは、ゲート電極４８やソース／ドレイン領域４７に接続する接続孔を形成する際のエッチングストッパとなる。そして、層間絶縁層４９は、例えばシリコン酸化物等からなり、第２絶縁層４３ｂ上に形成されている。
【００５１】
接続導体５４は、層間絶縁層４９に形成された、ゲート電極４８やソース／ドレイン領域４７に接続する接続孔内に埋めこまれた導電体からなる。導体層５３は、各接続導体５４に接続するように、層間絶縁層４９を介して複数層形成されている。本例では３層の導体層５３が形成された多層配線層５５を備える。
【００５２】
また、第２半導体基体４５の所定の位置に、多層配線層５５の導体層５３から第２半導体基体４５を貫通する接続孔を備え、この接続孔の内面に絶縁層５２が形成されている。そして、絶縁層５２で覆われた接続孔内に、取り出し電極用の接続導体５１が形成されている。導体層５３及び接続導体５１，５４としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等が用いられる。また、導体層５３及び接続導体５１，５４と絶縁層との間には、絶縁層への拡散を防止するために図示しないバリアメタルが設けられる。
【００５３】
第２半導体基体４５は、第２主面４５Ｂ側の全面にパッシベーション層７６を備える。そして、パッシベーション層７６には、開口７７が形成され、この開口７７から接続導体５１が露出されている。接続導体５１の露出面には、接続導体５１と電気的に接続する球状の電極バンプ７８が形成されている。この構成により、接続導体５１が取り出し電極となる。
【００５４】
多層配線層５５上には、導体層５３等の形成により多層配線層５５に生じた段差を平坦化するための平坦化層５６を備える。平坦化層５６は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ２）、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ）、及び、ＨＤＰ−ＳｉＯ２とプラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）との積層構造からなる。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層５６を形成してもよい。
【００５５】
また、第２半導体基体４５において、平坦化層５６上には、反り補正層１４が形成されている。反り補正層１４上には、接合層１６が形成されている。
反り補正層１４は、多層配線層５５が形成された第２半導体基体４５の反りを補正するために、この第２半導体基体４５の反りとは逆の内部応力を持つ層からなる。反り補正層１４としては、上述の第１半導体基体３１に形成する反り補正層１３と同様の構成とすることができる。また、接合層１６も、上述の第１半導体基体３１に形成する接合層１５と同様の構成とすることができる。
【００５６】
（貫通電極）
貫通電極は、第１半導体基体３１の画素領域２３及び制御回路領域２４の領域外に形成され、第１半導体基体３１の第２主面３１Ｂ側から、第２半導体基体４５の多層配線層５５の導体層５３に接続する。
貫通電極は、貫通接続孔６１内に形成される絶縁層６３と、接続導体６４とからなる。
貫通接続孔６１は、第１半導体基体３１、多層配線層４１、平坦化層４２、反り補正層１３、及び、接合層１５を貫通し、さらに、第２半導体基体４５上の接合層１６、反り補正層１４、及び、平坦化層５６を貫通する。
【００５７】
また、第１半導体基体３１は、画素領域２３及び制御回路領域２４の領域外において、第２主面３１Ｂ側から多層配線層４１の導体層４０に達する接続電極を備える。この接続電極は、第２主面３１Ｂ側から第１半導体基体３１を貫通し、第２主面３１Ｂ側から多層配線層４１の導体層４０に達する接続孔６２と、この接続孔６２内に形成された絶縁層６３及び接続導体６５からなる。
【００５８】
第１半導体基体３１の第２主面では、接続導体６４及び接続導体６５に対応するパッシベーション層５９に、接続孔６９が形成されている。そして、接続導体６４、接続導体６５、及び、接続孔６９を覆う、バリアメタル層７１と接続用配線７２とを備える。接続用配線７２は、例えばアルミニウムにより形成される。また、バリアメタル層７１は、例えばＴｉ／ＴｉＮの積層体で形成される。
接続用配線７２は、貫通接続孔６１を通じて接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御回路領域２４と、ロジック回路領域２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドとなる。
【００５９】
上述の接続導体６５、接続用配線７２及び接続導体６４により、第１半導体基体３１に形成された画素領域２３及び制御回路領域２４のイメージセンサと、第２半導体基体４５に形成されたロジック回路領域２５とが、電気的に接続される。
【００６０】
以上説明したように、裏面照射型のＭＯＳ固体撮像装置７９による本実施形態の半導体装置が構成される。ＭＯＳ固体撮像装置７９は、第１半導体基体３１と、第２半導体基体４５とが、配線層形成面側に形成された接合層１５と接合層１６とにおいて張り合わされている。そして、第１半導体基体３１の第１主面３１Ａ側と、第２半導体基体４５の第１主面４５Ａ側とに、それぞれ反り補正層１３、１４が形成されている。
【００６１】
上述の実施の形態では、反り補正層１３，１４は、第１半導体基体３１の第１主面３１Ａ側と、第２半導体基体４５の第１主面４５Ａ側に形成されているが、反り補正層１３，１４の形成位置は、この限りではない。例えば、プラズマ接合により、第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、第１半導体基体３１と第２半導体基体４５のうち、少なくともいずれか一方の反りが補正されていれば、貼り合わせが可能である。このため、第１半導体基体３１の第１主面３１Ａ側、及び、第２主面３１Ｂ側、並びに、第２半導体基体４５の第１主面４５Ａ側、及び、第２主面４５Ｂ側のうち、少なくとも１つ以上に反り補正層が形成されていればよい。反り補正層が形成されることにより、第１半導体基体３１、第２半導体基体４５のいずれか一方の基体の反りが補正されるため、他方の基体が反りを有している場合にも、プラズマ接合による貼り合わせが可能である。
【００６２】
さらに、上述の裏面照射型のＭＯＳ固体撮像装置７９では、第１半導体基体３１の第２主面３１Ｂ側にフォトダイオードＰＤの受光面と、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５が形成されている。このため、この面に反り補正層を形成することが難しい。
従って、反り補正層は、第１半導体基体３１の第１主面３１Ａ側、第２半導体基体４５の第１主面４５Ａ側、及び、第２半導体基体４５の第２主面４５Ａ側のうち、少なくとも１つ以上に形成することが好ましい。
【００６３】
また、上述の裏面照射型のＭＯＳ固体撮像装置７９では、第１半導体基体３１の第２主面３１Ｂから、第２半導体基体４５の多層配線層５５に接続する貫通電極が形成されている。このため、第１半導体基体３１の第１主面３１Ａ側、及び、第２半導体基体４５の第１主面４５Ａ側に反り補正層が形成されていると、貫通接続孔６１のアスペクト比が大きくなり、絶縁層６３や接続導体６４の被覆性が低下する。
さらに、貫通電極の貫通接続孔６１を形成する際に、第１半導体基体３１と層間絶縁層３９とに加えて、反り補正層にも孔を形成しなければならない。各層はそれぞれ異なる材料により形成されているため、貫通接続孔６１を形成するための条件が異なる。このため、第１半導体基体３１の第１主面３１Ａ側、及び、第２半導体基体４５の第１主面４５Ａ側に反り補正層が形成されていると、貫通接続孔６１が煩雑になる。
従って、貫通電極を形成する観点からは、反り補正層は、第１半導体基体３１と、第２半導体基体４５との接合面よりも、第２半導体基体４５の第２主面側に形成することが好ましい。
【００６４】
また、プラズマ接合では、一方の基体の反りがなければ貼り合わせが可能であるが、接合精度を高くするためには、貼り合わせる両方の基体で反りを有していないことが好ましい。このため、接合精度の観点からは、上述の実施形態のように第１半導体基体の第１主面側と第２半導体基体の第１主面側とに形成するか、又は、第１半導体基体の第１主面側と第２半導体基体の第２主面側とに形成することが好ましい。
【００６５】
〈３．第１実施形態の半導体装置の製造方法〉
［固体撮像装置の製造方法］
次に。図４〜図１１を用いて、上述の本実施形態のＭＯＳ固体撮像装置の製造方法を説明する。
（第１半導体基体）
まず、図４に示すように、第１半導体基体３１の画素領域２３に、第１導電型、例えばｐ型の不純物を導入して半導体ウェル領域３２を形成する。そして、その半導体ウェル領域３２に、各画素の光電変換部となるフォトダイオード（ＰＤ）と、各画素トランジスタのソース／ドレイン領域３３とを形成する。フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５とから形成する。ソース／ドレイン領域３３は、第１半導体基体３１の第１主面３１Ａ側の所定の領域に、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基体表面からのイオン注入で形成する。
【００６６】
画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。
【００６７】
同時に、第１半導体基体３１の制御回路領域２４に、第１半導体基体３１に制御回路を構成するＭＯＳトランジスタＴｒ３、Ｔｒ４を形成する。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とにより形成する。
【００６８】
また、各単位画素３０を分離する素子分離領域３８を形成する。素子分離領域３８として、第１半導体基体３１の第１主面３１Ａ側を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳを形成する。また、素子分離領域３８としてＬＯＣＯＳに替えて、第１半導体基体３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層を形成してもよい。
【００６９】
次に、第１半導体基体３１の第１主面３１Ａ側において、トランジスタ上面を含む全面に第１絶縁層４３ａを、例えばシリコン酸化物から形成する。そして、第１絶縁層４３ａ上に第２絶縁層４３ｂを、例えばシリコン窒化物から形成する。さらに、第２絶縁層４３ｂ上に層間絶縁層３９を形成する。
【００７０】
次に、層間絶縁層３９に接続孔を形成し、所要のトランジスタに接続する接続導体４４を形成する。接続孔は、層間絶縁層３９において所要のトランジスタに接続する位置に選択的に形成する。そして、各接続孔に連続するように、第１絶縁層４３ａ及び第２絶縁層４３ｂを選択にエッチングして深さの異なる接続孔を形成する。接続孔を形成する際のエッチングにおいて、第２絶縁層４３ｂをエッチングストッパとして使用する。これにより、深さの異なる接続孔の形成を容易に行うことができる。
【００７１】
次に、各接続孔に接続導体４４を埋め込む。そして、各接続導体４４に接続するように、層間絶縁層３９を介して複数層、本例では３層の導体層４０を形成して多層配線層４１を形成する。導体層４０は、例えば銅（Ｃｕ）を用いて形成する。導体層４０を銅で形成した場合には、通常、導体層４０と層間絶縁層３９との間にＣｕ拡散を防止するバリアメタル層を形成する。
【００７２】
次に、多層配線層４１上に、平坦化層４２を形成する。多層配線層４１は、多層配線層４１に導体層４０等を形成する際に生じた段差を有する。このため、この段差を平坦化するための層を形成する。平坦化層４２は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ２）層を形成する。さらに、必要に応じてＨＤＰ−ＳｉＯ２層上に、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２）層を形成する。また、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）層のみで形成してもよい。そして、形成したシリコン酸化物層をＣＭＰ法を用いて研磨することにより、表面を平坦化する。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層４２を形成してもよい。
【００７３】
次に、平坦化層４２上に、多層配線層４１が形成された第１半導体基体３１の反りを補正するための、反り補正層１３を形成する。反り補正層１３は、多層配線層４１が形成された第１半導体基体３１の反りを補正するために、基板の反りとは逆の内部応力を持つ層を形成する。例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＦＳＧ、ＦＴＥＯＳ等のプラズマＣＶＤで形成可能な材料、又は、有機材料やＳＯＧ等の塗布法により形成可能な材料を用いて構成する。特に、プラズマＣＶＤは、チャンバー内の圧力やＲＦパワー等の条件を変更することにより、反り補正層１３の内部応力を制御できるため好ましい。
【００７４】
第１半導体基体３１の反り補正量は、補正の直前に基体の反り量を測定し、以降のプロセスで反る量を事前に盛り込んだ補正量を、反り補正層１３の厚さと内部応力から換算して決定する。第１半導体基体３１の反り量は、既存の膜応力測定装置、ストレス測定装置を用いて測定することができる。
この補正方法は、半導体基体の接合の直前において、半導体基体の補正量を管理できる。このため、様々な配線パターンや配線層に対して対応でき、非常に優れた補正方法である。
【００７５】
次に、反り補正層１３上に、接合層１５を形成する。接合層１５は、第１半導体基体３１と第２半導体基体４５とを貼り合わせるために形成される層である。
プラズマ接合により第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、例えば、Ｐ−ＳｉＯ２、Ｐ−ＳｉＮ、Ｐ−ＳｉＯＮ、ＳｉＯＣ、及び、ＳｉＯＣＨ等のプラズマ接合、及び、ＣＭＰが可能な材料層１００−２０００ｎｍ程度形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層１５の表面をＣＭＰ法を用いて研磨する。
また、第１半導体基体３１と第２半導体基体４５とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層１５を形成する。
【００７６】
（第２半導体基体）
次に、図５に示すように、第２半導体基体４５に、信号処理を行う信号処理回路を含むロジック回路領域２５を形成する。
まず、第２半導体基体４５の第１主面４５Ａ側に、第１導電型、例えばｐ型の不純物を導入して半導体ウェル領域４６を形成する。そして、半導体ウェル領域４６に、素子分離領域５０と、素子分離領域５０で分離され、ロジック回路を構成する複数のＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８を形成する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８とから形成する。このように、ロジック回路領域２５は、ＣＭＯＳトランジスタで構成する。
【００７７】
素子分離領域５０は、第２半導体基体４５の第１主面４５Ａ側を酸化処理してシリコン酸化膜を形成する、いわゆるＬＯＣＯＳを形成する。また、素子分離領域５０としてＬＯＣＯＳに替えて、第２半導体基体４５内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層を形成してもよい。
ソース／ドレイン領域４７は、第２半導体基体４５の第１主面４５Ａ側の所定の領域に第２導電型、例えばｎ型の不純物を導入して形成する。
【００７８】
次に、第２半導体基体４５の第１主面上において、ＣＭＯＳトランジスタ上面を含む全面に第１絶縁層４３ａを、例えばシリコン酸化物から形成する。そして、第１絶縁層４３ａ上に第２絶縁層４３ｂを、例えばシリコン窒化物から形成する。さらに、第２絶縁層４３ｂ上に層間絶縁層４９を形成する。
【００７９】
次に、層間絶縁層４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４を形成する。接続孔は、層間絶縁層４９において所要のトランジスタに接続する位置に選択的に形成する。そして、各接続孔に連続するように、各部で同じ厚さの第１絶縁層４３ａ及び第２絶縁層４３ｂを選択にエッチングして深さの異なる接続孔を形成する。接続孔を形成する際のエッチングにおいて、第２絶縁層４３ｂをエッチングストッパとして使用することにより、深さの異なる接続孔の形成を容易に行うことができる。
接続孔の形成後、各接続孔に接続導体５４を埋め込む。
【００８０】
また、第２半導体基体４５の所定の位置において、層間絶縁層４９の表面から第２半導体基体４５内の所望の深さ位置に渡る接続孔を形成する。そして、この接続孔の内壁に、絶縁層５２を形成する。そして、絶縁層５２が形成された接続孔内に取り出し電極用の接続導体５１を埋め込む。この接続導体５１は、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等を用いて形成する。
各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁層４９を介して複数層、本例では３層の導体層５３を形成して多層配線層５５を形成する。
【００８１】
次に、多層配線層５５上に、平坦化層５６を形成する。多層配線層５５は、多層配線層５５の導体層５３等を形成する際に生じた段差を有するため、この段差を平坦化する層を形成する必要がある。平坦化層５６は、例えば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）によるシリコン酸化物（ＨＤＰ−ＳｉＯ）層を形成する。さらに、必要に応じてＨＤＰ−ＳｉＯ層上に、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２）層を形成する。また、プラズマＣＶＤによるシリコン酸化物（Ｐ−ＳｉＯ２、Ｐ−ＴＥＯＳ等）層のみで形成してもよい。そして、形成したシリコン酸化物層をＣＭＰ法を用いて研磨することにより、表面を平坦化する。更に、例えば、ＳＯＧ（Spin On Glass）、ＳＯＤ（Spin On Dielectric）、及び、ポリイミドのような一般的な塗布材料を用いて平坦化層４２を形成してもよい。
【００８２】
次に、多層配線層５５が形成された第２半導体基体４５の反りを補正するため、平坦化層５６上に反り補正層１４を形成する。反り補正層１４は、上述の第１半導体基体３１の反り補正層１３と同様に、多層配線層５５が形成された第２半導体基体４５の反りを補正するために、基板の反りとは逆の内部応力を持つ層を形成する。
【００８３】
反り補正層１４は、例えば、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＦＳＧ、ＦＴＥＯＳ等のプラズマＣＶＤで形成可能な材料、又は、有機材料やＳＯＧ等の塗布法により形成可能な材料を用いて構成する。特に、プラズマＣＶＤは、チャンバー内の圧力やＲＦパワー等の成膜条件を変更することにより、反り補正層１４の内部応力を制御できるため好ましい。反り補正層１４は、上述の第１半導体基体３１の反り補正層１３と同じ材料であってもよく、また、異なる材料であってもよい。
【００８４】
また、反り補正層１４により反り補正量は、予め多層配線層５５が形成された第２半導体基体４５の反り量を測定し、さらに、以降のプロセスで基体の反る量を事前に盛り込み、反り補正層１４の厚さと内部応力から換算して決定する。第２半導体基体４５の反り量は、既存の膜応力測定装置、ストレス測定装置を用いて測定する。
【００８５】
次に、反り補正層１４上に、接合層１６を形成する。
プラズマ接合により第１半導体基体３１と第２半導体基体４５とを貼り合わせる場合には、第１半導体基体３１と同様に、例えば、Ｐ−ＳｉＯ２、Ｐ−ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、及び、ＳｉＯＣＨ等のプラズマ接合、及び、ＣＭＰが可能な材料層を形成する。そして、プラズマ接合に必要な表面ラフネスになるように、接合層１６の表面をＣＭＰ法を用いて研磨する。
また、第１半導体基体３１と第２半導体基体４５とを接着剤により貼り合わせる場合には、半導体基体同士の接合や、半導体基体と支持基板との接合に用いられる公知の接着剤を用いて接合層１６を形成する。
【００８６】
以上の工程により、図４に示す、画素領域２３及び制御回路領域２４を有し、貼り合わせ前の第１半導体基体３１を形成する。また、図５に示す、ロジック回路領域２５を有し、貼り合わせ前の第２半導体基体４５を形成する。
【００８７】
（貼り合わせ）
次に、図６に示すように、第１半導体基体３１と第２半導体基体４５とを、第１主面３１Ａ，４５Ａ側を貼り合わせる。貼り合わせは、例えばプラズマ接合法を用いて行う。
まず、第１半導体基体３１の接合層１５の表面と、第２半導体基体４５の接合層１６の表面に、酸素プラズマを、例えば周波数１３．５６ＭＨｚ、圧力１０Ｐａ、電力１００Ｗで６０秒間照射し、表面を改質する。改質後、第１半導体基体３１の接合層１５の表面と、第２半導体基体４５の接合層１６の表面を、１８ＭΩ以上の純水で３０秒間洗浄する。この工程により、接合層１５，１６の表面にシラノール基（Ｓｉ−ＯＨ基）を形成する。
【００８８】
次に、第１半導体基体３１と第２半導体基体４５とを、接合層１５，１６が向き合うように、向かい合わせ、第１半導体基体３１又は第２半導体基体４５の一部をピンで押下する。これにより、第１半導体基体３１と第２半導体基体４５とを、接合面のファンデルワールス力により全面的に接合する。その後、大気圧の窒素雰囲気下で４００℃の熱処理を６０分行うことにより、接合層１５，１６表面のシラノール基が互いに脱水縮合し、分子レベルでの接合が行われる。
【００８９】
また、第１半導体基体３１と第２半導体基体４５との貼り合わせは、接着剤を使用することもできる。接着剤による貼り合わせの場合は、第１半導体基体３１及び第２半導体基体４５の接合層１５，１６の少なくとも一方に接着剤層を形成し、この接着剤層を介して接合する。
【００９０】
上述の半導体基体の貼り合わせでは、多層配線層４１，５５の内部応力による第１半導体基体３１及び第２半導体基体４５の反りが、反り補正層１３，１４を形成することにより補正されている。このため、半導体基体同士の貼り合わせにおいて、接合信頼性の向上、及び、高精度な貼り合わせが可能となる。
【００９１】
（第２主面研削）
次に、図７に示すように、第１半導体基体３１の第２主面３１Ｂ側から研削、研磨して第１半導体基体３１を薄化する。この薄化は、第１半導体基体３１の第２主面３１Ｂ側からフォトダイオード（ＰＤ）が臨む位置まで行う。
【００９２】
薄化の後、第１半導体基体３１の第２主面３１Ｂ側において、フォトダイオード（ＰＤ）に、図示しない暗電流抑制のためのｐ型半導体層を形成する。第１半導体基体３１の薄化前の厚さは例えば６００μｍ程度あるが、薄化加工により、例えば１μｍ〜１０μｍ、好ましくは１μｍ〜５μｍ程度とする。
また、薄化の後、第１半導体基体３１の裏面全面に保護層６６を形成する。保護層６６は、例えばＳｉＣＮ、Ｐ−ＳｉＮ、ＳｉＣ等を用いて形成する。
第１半導体基体３１の第２主面３１Ｂが、裏面照射型のＭＯＳ固体撮像装置７９の光入射面として構成される。
【００９３】
従来、画素領域が形成された第１半導体基体３１の薄化は、別途用意した支持基板に貼り合わせて行われていた。これに対し、本実施の形態では、ロジック回路領域２５が形成された第２半導体基体４５を支持基板と兼用して、第１半導体基体３１の薄化加工を行うことができる。
【００９４】
（接続孔）
次に、図８に示すように、薄化した第１半導体基体３１の所定の位置に、第２主面３１Ｂ側から第１半導体基体３１を貫通して第２半導体基体４５の導体層５３に達する貫通接続孔６１を形成する。また、貫通接続孔６１の形成と同時に、貫通接続孔６１に近接して、第１半導体基体３１の第２主面３１Ｂから第１半導体基体３１側の導体層４０に達する、接続孔６２を形成する。そして、貫通接続孔６１及び接続孔６２の内壁面に、第１半導体基体３１と電気的に絶縁するための絶縁層６３を形成する。
【００９５】
貫通接続孔６１や接続孔６２の開口径は、１〜５μｍで形成できる。貫通接続孔６１及び接続孔６２は、第１半導体基体３１を薄化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１や接続孔６２の深さは、例えば５μｍ〜１５μｍ程度の深さとすることができる。
【００９６】
（貫通電極）
次に、図９に示すように、貫通接続孔６１及び接続孔６２内に導電体を埋めこみ、接続導体６４及び接続導体６５を形成する。これら接続導体６４及び接続導体６５を形成する導電体としては、例えば銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いる。その後、保護層６６上の全面にパッシベーション層５９を形成する。パッシベーション層５９としては、例えばＰ−ＳｉＮ、Ｐ−ＳｉＯＮ等を用いる。
【００９７】
（配線）
次に、図１０に示すように、遮光すべき領域上に遮光層６７を形成する。遮光層６７は、例えばタングステン等の金属膜を用いて形成する。図１０では模式的に制御回路領域２４上に形成しているが、その他画素トランジスタ上にも形成する。
【００９８】
遮光層６７は、遮光層６７を形成する部分において保護層６６とパッシベーション層５９の一部を除去し、半導体ウェル領域３２を露出させた後、露出した半導体ウェル領域３２と接触するように形成する。これにより、遮光層６７が、半導体ウェル領域３２を接地電位として電気的に接続され、遮光層６７が電気的にフローティング状態になるのを避けることができる。
【００９９】
次に、遮光層６７を被覆するパッシベーション層６８を形成する。パッシベーション層６８としては、例えばＰ−ＳｉＮ、ＣＶＤ−ＳｉＮ等を用いる。
そして、パッシベーション層５９の接続導体６４及び接続導体６５に対応する部分に、接続孔６９を形成する。
【０１００】
次に、パッシベーション層５９上に、接続導体６４及び接続導体６５上の接続孔６９に連通するバリアメタル層７１を形成する。さらに、バリアメタル層７１上に、接続用配線７２を形成する。接続用配線７２を形成後、電極パッドとなる接続用配線７２上を除き、パッシベーション層５９、パッシベーション層６８、及び、接続用配線７２上に、平坦化層７３を形成する。
バリアメタル層７１は、例えば、Ｔｉ／ＴｉＮの積層体で形成する。接続用配線７２は、例えば、アルミニウムにより形成する。
【０１０１】
接続用配線７２は、接続導体６４と接続導体６５とに電気的に接続される。接続用配線７２は、画素領域２３及び制御回路領域２４と、ロジック回路領域２５との接続に用いられると共に、第１半導体基体３１の第２主面３１Ｂからの取り出し電極、いわゆる電極パッドの役割を担う。
この構成により、第１半導体基体３１に形成された画素領域２３及び制御回路領域２４と、第２半導体基体４５に形成されたロジック回路領域２５とが、接続導体６５、接続用配線７２、及び、接続導体６４を通じて電気的に接続される。
【０１０２】
（光学素子）
次に、図１１に示すように、画素領域２３の平坦化層７３上に、各画素に対応する、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４を形成する。そして、オンチップカラーフィルタ７４上に、オンチップマイクロレンズ７５を形成する。
各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素アレイの各単位画素に対応して形成する。
【０１０３】
次に、上述の図３に示すように、第２半導体基体４５において、第２主面４５Ｂ側を研削、研磨して取り出し電極となる接続導体５１の面を露出させる。そして、第２半導体基体４５の第２主面４５Ｂの全面にパッシベーション層７６を形成する。そして、パッシベーション層７６に開口７７を形成し、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８を形成する。
【０１０４】
以上の工程により、第１半導体基体３１において、画素領域２３、制御回路領域２４が製造される。また、第２半導体基体４５において、ロジック回路領域２５が製造される。以降の工程により、接合された第１半導体基体３１及び第２半導体基体４５を、各チップに分割することにより、上述の図３に示す裏面照射型のＭＯＳ固体撮像装置７９を製造することができる。
【０１０５】
本実施の形態における半導体装置の製造方法によれば、第１半導体基体３１に画素領域２３及び制御回路領域２４を形成し、第２半導体基体４５に信号処理を行うロジック回路領域２５を形成している。
画素アレイの機能とロジック回路の機能を異なる基体に形成したため、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能なＭＯＳ固体撮像装置７９を提供することができる。
また、従来のウェハプロセス技術を用いて画素アレイとロジック回路とを混載した半導体装置の製造が可能であるため、容易に製造することができる。
【０１０６】
なお、図２Ｃに示す構成を採用する場合には、第１半導体基体３１側には光を受ける画素領域２３を形成するだけでよい。このため、制御回路領域２４及びロジック回路領域２５を、第２半導体基体４５に分離して形成する。この構成により、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。
【０１０７】
また、上述の本実施の形態の半導体装置の製造方法では、画素領域２３及び制御回路領域２４を有する第１半導体基体３１と、ロジック回路領域２５を有する第２半導体基体４５を共に半製品状態で貼り合わせた後、第１半導体基体３１を薄化している。つまり、第２半導体基体４５を、第１半導体基体３１の薄化の際の支持基板として用いている。このため、部材の節約、製造工程の節減を図ることができる。
【０１０８】
〈４．半導体装置の第２実施形態〉
［半導体装置の構成］
半導体装置の第２実施形態として、図１２に、第１の半導体集積回路を備える第１半導体基体１０１と、第２の半導体集積回路を備える第２半導体基体１１６を混載した半導体装置を示す。
【０１０９】
図１２に示す半導体装置１４０は、第１半導体基体１０１と、第２半導体基体１１６とが、互いに第１主面１０１Ａ、１１６Ａを対向させて貼り合わされている。第１半導体基体１０１は、第１の半導体集積回路、本例ではロジック回路を備える。また、第２半導体基体１１６は、第２の半導体集積回路、本例ではロジック回路を備える。
【０１１０】
第１半導体基体１０１と第２半導体基体１１６とは、第１半導体基体１０１の多層配線層１１１と、第２半導体基体１１６の多層配線層１２６とが向かい合うように、張り合わされている。この貼り合わせは、上述の実施形態と同様に、プラズマ接合又は接着剤により行われる。
【０１１１】
（第１半導体基体）
第１半導体基体１０１に形成されるロジック回路は、第１半導体基体１０１の半導体ウェル領域１０４において、複数のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３から形成されている。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、それぞれ１対のソース／ドレイン領域１０５と、ゲート絶縁膜を介して形成されたゲート電極１０６とから構成される。各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３は、素子分離領域１０７により分離されている。
【０１１２】
上述のように、第１半導体基体１０１のロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。
従って、ｎチャネルＭＯＳトランジスタを形成する場合には、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。また、ｐチャネルＭＯＳトランジスタを形成する場合には、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。
【０１１３】
また、第１半導体基体１０１の第１主面１０１Ａ上には、層間絶縁層１０８を介して複数層、本例では３層の導体層１０９を積層した多層配線層１１１を備える。多層配線層１１１は、第１半導体基体１０１の第１主面１０１Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、層間絶縁層１０８、層間絶縁層１０８内に形成された導体層１１１、及び、層間絶縁層１０８の接続孔内に形成された接続導体１１２を備える。
そして、導体層１０９は、各ＭＯＳトランジスタＴｒ１１〜Ｔｒ１３に、所要の接続導体１１２を介して接続されている。また、各層の導体層１０９は、接続導体１１２を介して相互に接続されている。
【０１１４】
多層配線層１１１上には、多層配線層１１１に導体層１０９等を形成する際に生じた段差を平坦化するための平坦化層１１４を備える。
そして、第１半導体基体１０１において、平坦化層１１４上には、反り補正層１３が形成されている。反り補正層１３上には、接合層１５が形成されている。反り補正層１３は、多層配線層１１１が形成された第１半導体基体１０１の反りを補正するために、この第１半導体基体１０１の反りとは逆の内部応力を持つ層からなる。接合層１５は、第１半導体基体１０１を第２半導体基体１１６と貼り合わせる際の接合信頼性を向上させるために形成されている。
【０１１５】
（第２半導体基体）
また、図１２に示すように、第２半導体基体１１６は、第２の半導体集積回路、本例ではロジック回路を備える。すなわち、第２半導体基体１１６の半導体ウェル領域１１９の各チップ部となる領域に、複数のｎチャネルＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３を形成する。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、それぞれ１対のソース／ドレイン領域１２１と、ゲート絶縁膜を介して形成されたゲート電極１２２とを有して構成される。各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３は、素子分離領域１２３により分離される。
【０１１６】
上述のように、第２半導体基体１１６のロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。
従って、ｎチャネルＭＯＳトランジスタを形成する場合には、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。また、ｐチャネルＭＯＳトランジスタを形成する場合には、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。
【０１１７】
また、第２半導体基体１１６の第１主面１１６Ａ上には、層間絶縁層１２４を介して複数層、本例では３層の導体層１２５を積層した多層配線層１２６を備える。多層配線層１２６は、第１半導体基体１１６の第１主面１１６Ａ上に形成された第１絶縁層４３ａ、第２絶縁層４３ｂ、層間絶縁層１２４、層間絶縁層１２４内に形成された導体層１２５、及び、層間絶縁層１０８の接続孔内に形成された接続導体１１２を備える。
そして、導体層１２５は、各ＭＯＳトランジスタＴｒ２１〜Ｔｒ２３に、接続導体１１２を介して接続されている。また、各層の導体層１２５は接続導体１１２を介して相互に接続されている。
【０１１８】
また、第２半導体基体１１６は所定の位置において、多層配線層１２６の導体層１２５から半導体基体１１８を貫通する接続孔を備え、この接続孔の内面に絶縁層１２９が形成されている。そして、絶縁層１２９で覆われた接続孔内に、接続孔内に取り出し電極用の接続導体１２８が形成されている。また、接続導体１２８及び導体層１２５と絶縁層との間には、絶縁層への拡散を防止するために図示しないバリアメタルが設けられる。
【０１１９】
第２半導体基体１１６の所定の位置に、層間絶縁層１２４の表面から半導体基板１１８内の所望の深さ位置にわたって接続孔が形成され、この接続孔内に取り出し電極用の接続導体１２８が埋め込まれている。
そして、第２半導体基体１１６の第２主面１１６Ｂ側の全面には、パッシベーション層１３７が設けられている。このパッシベーション層１３７に形成された開口部から、接続導体５１と電気的に接続する電極バンプ１３８が形成されている。
【０１２０】
また、多層配線層１２６上には、多層配線層１２６に導体層１０９等を形成する際に生じた段差を平坦化するための平坦化層１２７を備える。
そして、第２半導体基体１１６において、平坦化層１２７上には、反り補正層１４が形成されている。反り補正層１４上には、接合層１６が形成されている。反り補正層１４は、多層配線層１２６が形成された第２半導体基体１１６の反りを補正するために、この第２半導体基体１１６の反りとは逆の内部応力を持つ層からなる。接合層１６は、第２半導体基体１１６を第１半導体基体１０１と貼り合わせる際の接合信頼性を向上させるために形成されている。
【０１２１】
（貫通電極）
また、図１２に示すように、第１半導体基体１０１のトランジスタ形成領域と隣接する位置に、第１半導体基体１０１の第２主面１０１Ｂ側から、第２半導体基体１１６の多層配線層１２６の導体層１２５に接続する貫通電極を備える。
【０１２２】
貫通電極は、第１半導体基体１０１、多層配線層１１１、平坦化層１１４、反り補正層１３、及び、接合層１５を貫通し、さらに、第２半導体基体１１６上の接合層１６、反り補正層１４、及び、平坦化層１２７を貫通する貫通接続孔１３１内に形成される。そして、この貫通接続孔１３１内に形成された絶縁層１３３及び接続導体１３４からなる。
【０１２３】
さらに、第１半導体基体１０１において、上記貫通電極に近接して第２主面１０１Ｂ側から第１半導体基体１０１の多層配線層１１１の導体層１０９に達する接続電極を備える。この接続電極は、第１半導体基体１０１を貫通し、多層配線層１１１の導体層１０９に達する接続孔１３２と、この接続孔１３２内に形成された絶縁層１３３及び接続導体１３５からなる。
【０１２４】
また、第１半導体基体１０１の第２主面１０１Ｂの表面には、接続導体１３４と接続導体１３５とを接続する接続配線１３６が設けられている。この接続配線１３６により、接続導体１３５、接続導体１３４が電気的に接続される。さらに、第１半導体基体１０１のトランジスタと、第２半導体基体１１６のトランジスタとが、多層配線層１１１，１２６の導体層１０９，１２５、及び、接続導体１３５、接続配線１３６、接続導体１３４を介して電気的に接続される。接続配線１３６は、取り出し電極となる電極パッドとなる。そして、接続配線１３６を除く、第１半導体基体１０１の第２主面１０１Ｂの表面にパッシベーション層１３９が形成されている。
【０１２５】
以上説明したように、第２実施形態に係る半導体装置１４０によれば、第１半導体基体１０１と、第２半導体基体１１６とが、配線層形成面側に形成された接合層１５と接合層１６とにより張り合わされている。そして、第１半導体基体１０１の第１主面側と、第２半導体基体１１６の第１主面側とに、それぞれ反り補正層１３、１４が形成されている。
【０１２６】
上述の第２実施形態では、反り補正層１３，１４は、第１半導体基体１０１の第１主面１０１Ａ側と、第２半導体基体１１６の第１主面１１６Ａ側に形成されているが、反り補正層１３，１４の形成位置は、この限りではない。例えば、プラズマ接合により、第１半導体基体１０１と第２半導体基体１１６を貼り合わせる場合には、第１半導体基体１０１と第２半導体基体１１６のうち、少なくともいずれか一方の反りが補正されていれば、貼り合わせが可能である。このため、第１半導体基体１０１の第１主面１０１Ａ側、及び、第２主面１０１Ｂ側、並びに、第２半導体基体１１６の第１主面１１６Ａ側、及び、第２主面１１６Ｂ側のうち、少なくとも１つ以上に反り補正層が形成されていればよい。反り補正層が形成されることにより、第１半導体基体１０１、第２半導体基体１１６のいずれか一方の基体の反りが補正されることにより、他方の基体が反りを有している場合にも、プラズマ接合による貼り合わせが可能である。
【０１２７】
なお、上述の第２実施形態において、第１半導体基体１０１に搭載する第１の半導体集積回路としては、ロジック回路に代えて、例えば半導体メモリ回路とすることもできる。この場合、第２半導体基体１１６に搭載する第２の半導体集積回路となるロジック回路は、半導体メモリ回路の信号処理に供される。
【０１２８】
また、上述の第１実施形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域又は半導体領域の導電型を逆にし、ｎ型が第１導電型、ｐ型が第２導電型となる。同様に、第２実施形態に係わる半導体装置においても、導電型を逆にしてｎ型を第１導電型、ｐ型を第２導電型としてもよい。
【０１２９】
なお、本開示は以下のような構成も取ることができる。
（１）第１半導体基体と、第２半導体基体とを備え、前記第１半導体基体の第１主面側と、前記第２半導体基体の第１主面側が接合され、前記第１半導体基体の前記第１主面側、前記第２半導体基体の前記第１主面側、前記第１半導体基体の第２主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に形成されている反り補正層を備える半導体装置。
（２）前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する（１）に記載の半導体装置。
（３）前記第１半導体基体の接合面及び前記第２半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える（１）又は（２）に記載の半導体装置。
（４）前記第１半導体基体と、前記第１半導体基体の前記第１主面側に形成される配線層とを貫通し、前記第１半導体基体の第２主面側から、前記第２半導体基体上の前記第１主面側に形成される配線層に接続する貫通電極を備える（１）から（３）のいずれかに記載の半導体装置。
（５）第１半導体基体の第１主面側、前記第１半導体基体の第２主面側、第２半導体基体の第１主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に反り補正層を形成する工程と、前記第１半導体基体の前記第１主面側と、前記第２半導体基体の前記第１主面側とを貼り合わせる工程とを有する半導体装置の製造方法。
（６）前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する（５）に記載の半導体装置の製造方法。
（７）前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する（５）又は（６）に記載の半導体装置の製造方法。
（８）プラズマ接合法を用いて前記第１半導体基体と前記第２半導体基体とを接合する（５）から（７）のいずれかに記載の半導体装置の製造方法。
（９）前記第１半導体基体の前記第１主面上に配線層を形成する工程と、前記第２半導体基体の前記第１主面上に配線層を形成する工程とを有する（５）から（８）のいずれかに記載の半導体装置の製造方法。
（１０）
前記第１半導体基体の前記第２主面側から、前記第１半導体基体と、前記第１半導体基体の前記第１主面に形成された前記配線層とを貫通し、前記第２半導体基体の前記第１主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する（９）に記載の半導体装置の製造方法。
【符号の説明】
【０１３０】
１ 固体撮像装置、２ 画素、３，２３，１５３ 画素領域、４ 垂直駆動回路、５ カラム信号処理回路、６ 水平駆動回路、７ 出力回路、８ 制御回路、９ 垂直信号線、１０ 水平信号線、１１ 基体、１２ 入出力端子、１３，１４ 反り補正層、１５，１６ 接合層、２１，２７，７９，１５１ ＭＯＳ固体撮像装置、２２，３１，１０１ 第１半導体基体、２４，１５４ 制御回路領域、２５，１５５ ロジック回路領域、２６，４５，１１６ 第２半導体基体、３０ 単位画素、３１Ａ，４５Ａ，１０１Ａ，１１６Ａ 第１主面、３１Ｂ，４５Ｂ，１０１Ｂ，１１６Ｂ 第２主面、３２，４６，１０４，１１９ 半導体ウェル領域、３３，４７，１０５，１２１ ソース／ドレイン領域、３４ ｎ型半導体領域、３５ ｐ型半導体領域、３６，４８，１０６，１２２ ゲート電極、３８，５０，１０７，１２３ 素子分離領域、３９，４９，１０８，１２４ 層間絶縁層、４０，５３，１０９，１２５ 導体層、４１，５５，１１１，１２６ 多層配線層、４２，７３，５６，１１４，１２７ 平坦化層、４３ａ 第１絶縁層、４３ｂ 第２絶縁層、４４，５１，５４，６４，６５，１１２，１２８，１３４，１３５ 接続導体、５２，６３，１２９，１３３ 絶縁層、５９，６８，７６，１３７ パッシベーション層、６１，１３１ 貫通接続孔、６２，６９，１３２ 接続孔、６６ 保護層、６７ 遮光層、７１ バリアメタル層、７２ 接続用配線、７４ オンチップカラーフィルタ、７５ オンチップマイクロレンズ、７７ 開口、７８，１３８ 電極バンプ、１１８，１５２ 半導体基体、１３６ 接続配線、１４０ 半導体装置、１５６ イメージセンサ
【特許請求の範囲】
【請求項１】
第１半導体基体と、
第２半導体基体とを備え、
前記第１半導体基体の第１主面側と、前記第２半導体基体の第１主面側が接合され、
前記第１半導体基体の前記第１主面側、前記第２半導体基体の前記第１主面側、前記第１半導体基体の第２主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に形成されている反り補正層を備える
半導体装置。
【請求項２】
前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する請求項１に記載の半導体装置。
【請求項３】
前記第１半導体基体の接合面及び前記第２半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える請求項１に記載の半導体装置。
【請求項４】
前記第１半導体基体と、前記第１半導体基体の前記第１主面側に形成される配線層とを貫通し、前記第１半導体基体の第２主面側から、前記第２半導体基体上の前記第１主面側に形成される配線層に接続する貫通電極を備える請求項１に記載の半導体装置。
【請求項５】
第１半導体基体の第１主面側、前記第１半導体基体の第２主面側、第２半導体基体の第１主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に反り補正層を形成する工程と、
前記第１半導体基体の前記第１主面側と、前記第２半導体基体の前記第１主面側とを貼り合わせる工程と、を有する
半導体装置の製造方法。
【請求項６】
前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する請求項５に記載の半導体装置の製造方法の製造方法。
【請求項８】
プラズマ接合法を用いて前記第１半導体基体と前記第２半導体基体とを接合する請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第１半導体基体の前記第１主面上に配線層を形成する工程と、前記第２半導体基体の前記第１主面上に配線層を形成する工程とを有する請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体基体の前記第２主面側から、前記第１半導体基体と、前記第１半導体基体の前記第１主面に形成された前記配線層とを貫通し、前記第２半導体基体の前記第１主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する請求項９に記載の半導体装置の製造方法。
【請求項１】
第１半導体基体と、
第２半導体基体とを備え、
前記第１半導体基体の第１主面側と、前記第２半導体基体の第１主面側が接合され、
前記第１半導体基体の前記第１主面側、前記第２半導体基体の前記第１主面側、前記第１半導体基体の第２主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に形成されている反り補正層を備える
半導体装置。
【請求項２】
前記反り補正層は、前記半導体基体の反りと逆の内部応力を有する請求項１に記載の半導体装置。
【請求項３】
前記第１半導体基体の接合面及び前記第２半導体基体の接合面に、ケイ素化合物若しくは接着剤からなる接合層を備える請求項１に記載の半導体装置。
【請求項４】
前記第１半導体基体と、前記第１半導体基体の前記第１主面側に形成される配線層とを貫通し、前記第１半導体基体の第２主面側から、前記第２半導体基体上の前記第１主面側に形成される配線層に接続する貫通電極を備える請求項１に記載の半導体装置。
【請求項５】
第１半導体基体の第１主面側、前記第１半導体基体の第２主面側、第２半導体基体の第１主面側、及び、前記第２半導体基体の第２主面側から選ばれる少なくとも１つ以上に反り補正層を形成する工程と、
前記第１半導体基体の前記第１主面側と、前記第２半導体基体の前記第１主面側とを貼り合わせる工程と、を有する
半導体装置の製造方法。
【請求項６】
前記反り補正層を形成する基体の反りと、逆の内部応力を持つ反り補正層を形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記反り補正層を形成する基体の反り量を測定した後、前記反り補正層を形成する請求項５に記載の半導体装置の製造方法の製造方法。
【請求項８】
プラズマ接合法を用いて前記第１半導体基体と前記第２半導体基体とを接合する請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第１半導体基体の前記第１主面上に配線層を形成する工程と、前記第２半導体基体の前記第１主面上に配線層を形成する工程とを有する請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体基体の前記第２主面側から、前記第１半導体基体と、前記第１半導体基体の前記第１主面に形成された前記配線層とを貫通し、前記第２半導体基体の前記第１主面に形成された前記配線層に通じる接続孔を形成する工程と、前記接続孔の内面に絶縁層を形成する工程と、前記接続孔内に接続導体を形成する工程とを有する請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２０４８１０（Ｐ２０１２−２０４８１０Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７１０４３（Ｐ２０１１−７１０４３）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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