半導体装置
【課題】
電源電圧の立ち上がりが緩やかであっても、パワーオンリセット信号を生成することができる半導体装置を提供すること。
【解決手段】
本発明にかかる半導体装置は、電源電圧発生回路１１と、クロック生成回路１４と、パワーオンリセット回路１７とを備え、パワーオンリセット回路１７は、クロックパルスに応答してカウント動作するカウンタ回路と、カウンタ値に基づき、リセット信号を出力する出力回路とを備えるものである。
電源電圧の立ち上がりが緩やかであっても、パワーオンリセット信号を生成することができる半導体装置を提供すること。
【解決手段】
本発明にかかる半導体装置は、電源電圧発生回路１１と、クロック生成回路１４と、パワーオンリセット回路１７とを備え、パワーオンリセット回路１７は、クロックパルスに応答してカウント動作するカウンタ回路と、カウンタ値に基づき、リセット信号を出力する出力回路とを備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワーオンリセット回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、工場での物流管理、小売店での物品管理において、商品の固有情報を書き込んだＩＣを有するタグを貼り付けて、その情報を無線アンテナで読み取り、リアルタイムに商品の管理をするために、商品を自動認識する手段としてＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）に関する技術が注目されている。
【０００３】
ＲＦＩＤ用ＩＣタグ（以下、ＩＣタグという）は、リーダ・ライタと無線通信によってデータの送受信を行い、ＩＣタグに内蔵された不揮発性メモリに商品の固有情報等のデータを書き込んだり、この不揮発性メモリからデータを読み出したりする。ＩＣタグは、電池を搭載せずに無線の電波により電源電圧を生成する"パッシブ型"と、電池を搭載する"アクティブ型"に分類される。
【０００４】
パッシブ型のＩＣタグは、ＩＣタグ内部の回路において、リーダ・ライタから送信される搬送波の一部を整流し、動作するために必要な電源電圧を生成する。この生成した電源電圧が供給されることによって、ＩＣタグの半導体装置内部の制御回路や、データが書き込まれる不揮発性メモリ、リーダ・ライタとデータの送受信を行う通信回路等が動作する。また、この制御回路等の内部回路に電源電圧の供給が開始されるとき、パワーオンリセット回路によって、内部回路を初期化するパワーオンリセットが行われる。
【０００５】
図１１及び図１２を用いて、従来のパワーオンリセット回路について説明する。図１１は、従来のパワーオンリセット回路の回路図を示しており、図１２は、従来のパワーオンリセット回路における、電源電圧ＶＤＤ、ノードＮ１、出力Ｓ３の電圧を示している。
【０００６】
従来のパワーオンリセット回路は、図１１に示されるように、電源ラインとノードＮ１との間に接続された抵抗７１、ノードＮ１と接地ラインＧＮＤとの間に接続されたキャパシタ７２、ノードＮ１と出力Ｓ３との間に接続されたインバータ７３とによって構成されている。この従来のパワーオンリセット回路は、電源ラインに印加される電源電圧ＶＤＤの上昇をキャパシタ７２によって積分し、パワーオンリセット信号を生成している。
【０００７】
図１２（ａ−１）は、理想的な傾きの電源電圧の例を示しており、このように電源電圧ＶＤＤが所定の傾きを持って上昇すると、ノードＮ１には、図１２（ａ−２）のように電源電圧ＶＤＤをキャパシタ７３によって積分した電圧が現れる。そして、電源電圧ＶＤＤとノードＮ１の電圧との差分がインバータ７３を構成するＰチャネルトランジスタの閾値を超えると、電源ラインに接続されたインバータ７３の出力Ｓ３は、図１２（ａ−３）のようにほぼ電源電圧ＶＤＤとなる。
【０００８】
本例では、Ｐチャネルトランジスタの閾値Ｖｔｐを１ｖとしているため、電源電圧ＶＤＤが１．５ｖ、ノードＮ１の電圧が０．５ｖになったときインバータ７３が電源電圧１．５ｖを出力しハイレベルとなっている。なお、インバータ７３を構成するもう一方のトランジスタである、Ｎチャネルトランジスタの閾値が３ｖであるとし、電源電圧ＶＤＤが３ｖになった時点で出力Ｓ３は０ｖとなる。このようにして、パワーオンリセット信号である出力Ｓ３が生成される。
【０００９】
このような従来のパワーオンリセット回路として特許文献１の回路が知られている。
【００１０】
通常の安定した電源電圧が供給される半導体装置においては、電源電圧の上昇率があらかじめ分かっているため、パワーオンリセット信号を生成するために最適なキャパシタの値及び抵抗の値を設定することができ、上記従来のパワーオンリセット回路によってパワーオンリセット信号を生成することが可能である。
【特許文献１】特開平１０−３１３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＩＣタグにおいては、受信した搬送波から電源電圧を生成しており、搬送波の強度は、リーダ・ライタとの距離によって変化するため、リーダ・ライタへの接近速度によって電源電圧の傾き（上昇率）が決定されることになる。
【００１２】
リーダ・ライタへの接近速度が速いときは、図１２（ｂ−１）に示すように電源電圧ＶＤＤの傾きが急峻となり、ノードＮ１の電圧は、キャパシタ７２が急峻に変化した電源電圧ＶＤＤに対して強く変化を妨げる方向に働くため、図１２（ｂ−２）に示すように最初は殆ど変化せず、途中から急峻に変化する波形となる。そのため、図１２（ｂ−３）に示すように、パワーオンリセット信号は、図１２（ａ−３）に示す場合のものよりも細いものとなる。
【００１３】
ここでは、電源電圧ＶＤＤが１．１ｖ、ノードＮ１が０．１ｖのとき、その差分が１ｖとなり、Ｐチャネルトランジスタのしきい値を超えるため出力信号Ｓ３がハイレベルとなっている。
【００１４】
リーダ・ライタへの接近速度が遅いときは、図１２（ｃ−１）に示すように、電源電圧ＶＤＤの傾きが緩やかとなるため、ノードＮ１の電圧は、キャパシタが緩やかに変化した電源電圧ＶＤＤの変化に対して緩く変化を妨げる方向に働くため、図１２（ｃ−２）に示すように、ノードＮ１の電圧は電源電圧ＶＤＤの変化と同じように変化する。そのため、図１２（ｃ−３）に示すように、電源電圧ＶＤＤが３ｖに達するまでの間、ノードＮ１の電圧と電源電圧ＶＤＤとの差分がＰチャネルトランジスタのしきい値を超えないという状態が発生する。その結果、出力信号Ｓ３は０ｖから全く変化せず、パワーオンリセット信号が生成されなくなる。
【００１５】
また、図１２（ａ−１）（ｂ−１）（ｃ−１）の点線に示すように、電源電圧ＶＤＤは安定しているものではなく、常にレベルが変動し揺れている。従って、電源電圧ＶＤＤが揺れることで再リセットもしくはリセット解除してしまうなど、意図しない動作をする可能性がある。
【００１６】
このように、従来のパワーオンリセット回路では、電源電圧の立ち上がりが緩やかな場合、パワーオンリセット信号が生成されなくなり、リセット対象である内部回路のリセット／リセット解除が正常に行われないという問題点があった。
【００１７】
本発明は、このような問題点を解決するためになされたもので、電源電圧の立ち上がりが緩やかであっても、パワーオンリセット信号を生成することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置は、受信した無線信号に基づいて電源電圧を生成する電源電圧生成回路と、前記受信した無線信号に基づいてクロックパルスを生成するクロック生成回路と、前記電源電圧と前記クロックパルスとに基づいてリセット信号を生成するパワーオンリセット回路と、前記リセット信号に基づいて内部状態をリセットする内部回路と、を備え、前記パワーオンリセット回路は、前記クロックパルスに応答してカウント動作するカウンタ回路と、前記カウンタ回路のカウント値に基づき、前記リセット信号を出力する出力回路と、を備えるものである。これにより、電源電圧の立ち上がりが緩やかであっても、パワーオンリセット信号を生成し、内部回路のリセット／リセット解除を正常に行うことができる。
【００１９】
上述の半導体装置において、前記カウンタ回路は、その入力端に電源電圧に基づく電圧が接続され、前記電源電圧に基づく電圧が所定の電圧以上になったとき前記クロック信号に応じてカウント動作を行うものであってもよい。これにより、内部回路のリセット／リセット解除を効率よく行うことができる。
【００２０】
上述の半導体装置において、前記カウンタ回路は、初期値として予め定められた所定のレベルの信号を出力するフリップフロップを有するものであってもよい。これにより、内部回路のリセット／リセット解除を効率よく行うことができる。
【００２１】
上述の半導体装置において、前記フリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２２】
上述の半導体装置において、前記カウンタ回路は、前記クロックパルスに基づき前記電源電圧を出力する第１のフリップフロップと、前記クロックパルスに基づき前記第１のフリップフロップの出力信号をさらに出力する第２のフリップフロップと、を備え、前記出力回路は、前記第１及び第２のフリップフロップの出力信号に基づき、前記リセット信号を出力するものであってもよい。これにより、内部回路のリセット／リセット解除をより効果的に行うことができる。
【００２３】
上述の半導体装置において、前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２４】
上述の半導体装置において、前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、閾値電圧が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２５】
上述の半導体装置において、前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、電流駆動能力が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２６】
上述の半導体装置は、パッシブ型ＲＦＩＤ用の半導体装置であってもよい。これにより、パッシブ型ＲＦＩＤ用の半導体装置における内部回路のリセット／リセット解除を正常に行うことができる。
【発明の効果】
【００２７】
本発明によれば、電源の立ち上がりが緩やかであっても、内部回路のリセット／リセット解除を正常に行うことができる。
【発明を実施するための最良の形態】
【００２８】
まず、図１を用いて、本発明の実施の形態にかかるＩＣタグシステムの構成について説明する。このＩＣタグシステムは、図に示されるように、ＩＣタグ１とリーダ・ライタ２とを備えており、ＩＣタグ１とリーダ・ライタ２とは、無線による通信が可能である。
【００２９】
ＩＣタグ１は、リーダ・ライタ２からの指示に従い所望のデータをＩＣタグ１内の記憶回路に書き込むことができ、さらに、リーダ・ライタ２は、このデータをＩＣタグ１から読み出すことができる。データの書き込みや読み出しを行う場合、例えば、リーダ・ライタ２へＩＣタグ１を近づけると、リーダ・ライタ２は、ＩＣタグ１へ電波を送信し、ＩＣタグ１は、この電波を整流して電源電圧を生成する。この電源電圧は、図１２に示したように、電源電圧の立ち上がりの傾きは、ＩＣタグ１をリーダ・ライタ２へ近づける速度に依存する。尚、リーダ・ライタ２をＩＣタグ１へ近づける場合も同様である。
【００３０】
次に、図２のブロック図を用いて、本実施形態にかかるＩＣタグの構成について説明する。このＩＣタグ１は、図に示されるように、半導体装置１０、アンテナ２０を備えており、半導体装置１０とアンテナ２０とは、アンテナ端子２１を介して接続されている。また、半導体装置１０は、電源電圧発生回路１１、受信回路１２、送信回路１３、クロック生成回路１４、制御回路１５及び記憶回路１６を備えている。
【００３１】
アンテナ２０は、リーダ・ライタ２と電波を送受信するアンテナであり、リーダ・ライタ２が送信する電波の周波数等に応じた特性を有している。電源電圧発生回路１１は、アンテナ２０によって受信された電波を整流し、電波に基づいた電源電圧を生成する。この電源電圧は、受信回路１２や送信回路１３、クロック生成回路１４、制御回路１５、記憶回路１６、パワーオンリセット回路１７等に供給される。
【００３２】
受信回路１２は、アンテナ２０によって受信された電波を復調し、復調信号に変換する。この復調信号は、クロック生成回路１４や制御回路１５へ出力される。送信回路１３は、制御回路１５によって生成され送信するデータを含む送信信号を変調し、電波に変換する。この電波は、アンテナ２０を介してリーダ・ライタ２へ送信される。
【００３３】
クロック生成回路１４は、受信回路１２によって生成された復調信号から、一定周期の基準信号を抽出し、基準信号に基づいたＣＬＫ（クロック）信号を生成する。このＣＬＫ信号は、制御回路１５やパワーオンリセット回路１７等に出力される。尚、クロック生成回路１４は、復調信号に限らず、アンテナ２０によって受信された電波から直接、基準となる周期を検出しＣＬＫ信号を生成してもよい。
【００３４】
パワーオンリセット回路１７は、電源電圧発生回路１１によって生成された電源電圧と、クロック生成回路１４によって生成されたＣＬＫ信号とに基づいて、内部回路をリセットするＲＥＳＥＴ信号を生成する。このＲＥＳＥＴ信号は、制御回路１５の他、電源供給開始時にリセットが必要な内部回路に出力される。例えば、ＲＥＳＥＴ信号は、電源供給が開始されると、内部回路をリセットするためにハイレベルを出力し、電源電圧が所定のレベルで安定すると、内部回路のリセットを解除するためにロウレベルを出力する。本実施形態では、後述するように、電源電圧の立ち上がりが緩やかであっても確実に、リセット／リセット解除ができることを特徴としている。
【００３５】
制御回路１５は、受信回路１２によって生成された復調信号から、データを抽出して解析し、このデータに基づいて記憶回路１６の書き込みや読み出しを行う。また、制御回路１５は、記憶回路１６から読み出したデータ等に基づいて、リーダ・ライタ２へ送信するための送信信号を生成し、この送信信号を送信回路１３へ出力する。さらに、制御回路１５は、パワーオンリセット回路１７によって生成されたＲＥＳＥＴ信号に基づいて、制御回路１５の内部状態を初期化する。
【００３６】
記憶回路１６は、リーダ・ライタ２から受信したデータを記憶するメモリであり、例えば、不揮発性メモリである。記憶回路１６は、制御回路１５の制御に従って、データを記憶したり、記憶しているデータを出力したりする。記憶回路１６は、不揮発性メモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やフラッシュメモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等であってもよい。
【００３７】
次に、図３の回路図を用いて、本実施形態にかかるパワーオンリセット回路の構成について説明する。このパワーオンリセット回路１７は、図に示されるように、フリップフロップ（以下、ＦＦという）３１ａ，３１ｂ，３１ｃを備えている。尚、ＦＦ３１ａ〜３１ｃのうちの一つをＦＦ３１ともいう。
【００３８】
ＦＦ３１ａ〜３１ｃは、クロック生成回路１４が生成したＣＬＫ信号のクロックに基づいて電源電圧ＶＤＤのレベルをシフトするシフトレジスタを構成するとともに、一種のカウンタ回路を構成している。ＦＦ３１ａ〜３１ｃは、電源電圧発生回路１１が生成した電源電圧ＶＤＤを入力し、クロック生成回路１４が生成したＣＬＫ信号のクロックの数、すなわち、クロックパルスの数をカウントする。このカウンタ回路は、クロックパルス（ＣＬＫ信号）に応答してカウント動作する回路であり、電源電圧ＶＤＤに基づく電圧が所定の電圧以上になったときクロックパルスに応じてカウント動作を行う回路である。図３において、ＦＦ３１ｃは、このカウンタ回路がカウントした数に基づいてＲＥＳＥＴ信号を出力する出力回路である。図３の例では、ＦＦ３１ａの出力に基づいてＦＦ３１ｂから信号が出力され、ＦＦ３１ｂの出力に基づいてＦＦ３１ｃからＲＥＳＥＴ信号が出力される。本実施形態では、電源供給開始時、ＲＥＳＥＴ信号としてハイレベルを出力するために、ＦＦ３１ａ〜３１ｃがロウレベルを出力しやすい回路になっている。尚、ＦＦ３１ａ〜３１ｃの全てがロウレベルを出力しやすい回路であってもよいし、ＦＦ３１ａ〜３１ｃのうちのいずれか一つがロウレベルを出力しやすい回路であってもよい。
【００３９】
この例では、ＦＦ３１ａは１クロック目をカウントし、ＦＦ３１ｂは２クロック目をカウントし、ＦＦ３１ｃは３クロック目をカウントし、３つのクロックをカウントする構成となっている。すなわち、ＣＬＫ信号のクロックパルスを３クロックカウントした場合に、電源電圧ＶＤＤが安定したことを検出し、ＲＥＳＥＴ信号の出力をハイレベルからロウレベルに切替える。
【００４０】
尚、ＦＦ３１ａ〜３１ｃを３ビットカウンタとして８つのクロックをカウントしてもよいし、その他の任意の数のＦＦ３１を設けて任意の数のクロックをカウントしてもよい。カウントするクロックの数は、電源電圧ＶＤＤが安定した状態となるクロックの数であることが好ましい。
【００４１】
ＦＦ３１ａ〜３１ｃは、例えば、後述するようなマスターラッチとスレーブラッチを有するＤ−ＦＦであり、データを入力するＤ端子、ラッチしたデータを出力するＱ端子、Ｑ端子の出力の反転信号を出力するＱＢ端子、ＣＬＫ信号を入力するＣＬＫ端子を備えている。すなわち、ＦＦ３１ａ〜３１ｃは、ＣＬＫ端子の入力信号に応じて、Ｄ端子の入力信号をＱ端子及びＱＢ端子から出力し、次段の回路へ転送する。
【００４２】
クロック生成回路１４によって生成されたＣＬＫ信号は、ＦＦ３１ａ〜３１ｃのＣＬＫ端子に入力される。電源電圧発生回路１１によって生成された電源電圧ＶＤＤは、ＦＦ３１ａのＤ端子に入力される。ＦＦ３１ａの出力信号Ｑ１は、ＦＦ３１ｂのＤ端子に入力され、ＦＦ３１ｂの出力信号Ｑ２は、ＦＦ３１ｃのＤ端子に入力される。そして、ＦＦ３１ｃのＱＢ端子から出力される出力信号（Ｑ３の反転信号）をＲＥＳＥＴ信号として出力する。
【００４３】
また、パワーオンリセット回路１７は、図４及び図５に示すように、複数のＦＦ３１の出力に基づいてＲＥＳＥＴ信号を出力してもよい。図４及び図５では、ＮＡＮＤ回路３２が、ＦＦ３１ａ〜３１ｃのカウントした数に基づいてＲＥＳＥＴ信号を出力する出力回路となる。図４の例では、ＮＡＮＤ回路３２は、ＦＦ３１ｂと３１ｃの出力に基づいてＲＥＳＥＴ信号を出力する。すなわち、ＦＦ３１ｂと３１ｃの出力信号Ｑ２とＱ３がＮＡＮＤ回路３２に入力される。図５の例では、ＮＡＮＤ回路３２は、ＦＦ３１ａ〜３１ｃの出力に基づいてＲＥＳＥＴ信号を出力する。すなわち、ＦＦ３１ａ〜３１ｃの出力信号Ｑ１〜Ｑ３がＮＡＮＤ回路３２に入力される。尚、図４及び図５において、ＮＡＮＤ回路３２を他の論理回路としてもよく、例えば、ＯＲ回路として、ＦＦ３１のＱＢ端子の出力に基づいてＲＥＳＥＴ信号を出力してもよい。
【００４４】
図３の構成では、電源電圧ＶＤＤが所定の電圧になってから、３クロックカウントするか否かによって、ＲＥＳＥＴ信号を出力するため、より回路を簡素化でき、ＲＥＳＥＴ信号を出力する条件をより単純にすることができる。図４及び図５の構成では、２クロックもしくは３クロックの間、電源電圧ＶＤＤが所定の電圧を継続するか否かによって、ＲＥＳＥＴ信号を出力するため、図３よりも冗長な構成になってしまう。しかし、ＲＦＩＤのような電源電圧が不安定な環境では、フリップフロップの出力が変化してしまい動作が不安定になる可能性があるため、このような状況を考慮し、冗長な検出状態を設定することにより確実にリセット解除を行うことができる。
【００４５】
次に、図６のタイミングチャートを用いて、本実施形態にかかるパワーオンリセット回路の動作について説明する。図６は、図３乃至図５に示したパワーオンリセット回路１７における各信号の波形を示している。
【００４６】
電源電圧ＶＤＤは、リーダ・ライタ２から電波を受信すると、電源電圧発生回路１１によって供給が開始され、電源立ち上げ期間において上昇し、その後、所定のＶＤＤレベル（ハイレベル）で安定した電圧となる。
【００４７】
ＣＬＫ信号は、電源電圧ＶＤＤがＶＤＤレベルになると、クロック生成回路１４によって生成され、リーダ・ライタ２から受信した電波に基づいて、所定の周期のクロックパルスとなる。すなわち、ＣＬＫ信号は、電源立ち上げ期間はロウレベルであり、その後、所定の周期でハイレベルとロウレベルを交互に繰り返す。尚、電源立ち上げ期間の後でも、電源電圧ＶＤＤのレベルが低下すると、ＣＬＫ信号はハイレベルを出力しない。
【００４８】
ＦＦ３１ａの出力信号Ｑ１は、電源電圧ＶＤＤとＣＬＫ信号に基づいて生成され、電源電圧ＶＤＤがＶＤＤレベルで、かつ、ＣＬＫ信号がハイレベルになると、ハイレベルとなる。すなわち、出力信号Ｑ１は、電源立ち上げ期間はロウレベルであり、その後、１つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が１回目にロウレベルからハイレベルに立ち上がるタイミングでハイレベルを出力する。
【００４９】
ＦＦ３１ｂの出力信号Ｑ２は、ＦＦ３１ａの出力信号Ｑ１とＣＬＫ信号に基づいて生成され、ＦＦ３１ａの出力信号Ｑ１がハイレベルで、かつ、ＣＬＫ信号がハイレベルになると、ハイレベルとなる。すなわち、出力信号Ｑ２は、電源立ち上げ期間はロウレベルであり、その後、２つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が２回目にロウレベルからハイレベルに立ち上がるタイミングでハイレベルを出力する。
【００５０】
ＦＦ３１ｃの出力信号Ｑ３は、ＦＦ３１ｂの出力信号Ｑ２とＣＬＫ信号に基づいて生成され、ＦＦ３１ｂの出力信号Ｑ２がハイレベルで、かつ、ＣＬＫ信号がハイレベルになると、ハイレベルとなる。すなわち、出力信号Ｑ３は、電源立ち上げ期間はロウレベルであり、その後、３つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が２回目にロウレベルからハイレベルに立ち上がるタイミングでハイレベルを出力する。
【００５１】
ＲＥＳＥＴ信号は、図３の例では、ＦＦ３１ｃによってＱ３の反転信号として出力され、Ｑ３がロウレベルの場合、ハイレベルとなり、Ｑ３がハイレベルの場合、ロウレベルとなる。図４の例では、ＲＥＳＥＴ信号は、ＦＦ３１ｂ，３１ｃの出力信号Ｑ２，Ｑ３に基づいてＮＡＮＤ回路３２によって生成され、ＦＦ３１ｂ，３１ｃのいずれか一つがロウレベルの場合、ハイレベルとなり、ＦＦ３１ｂ，３１ｃの全てがハイレベルの場合、ロウレベルとなる。すなわち、ＲＥＳＥＴ信号は、電源立ち上げ期間は、電源電圧ＶＤＤと共に上昇してハイレベルとなり、その後、３つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が３回目にロウレベルからハイレベルに立ち上がるタイミングでロウレベルとなる。尚、この例では、ＦＦ３１ａ〜３１ｃは、ＣＬＫ信号の立ち上がりのタイミングでＤ端子の入力をラッチして出力しているが、ＣＬＫ信号の立ち下がりのタイミングで動作してもよい。
【００５２】
次に、図７の回路図を用いて、本実施形態にかかるパワーオンリセット回路に用いられるＦＦの構成について説明する。このＦＦ３１は、図４に示したパワーオンリセット回路１７に設けられたＦＦであり、電源供給開始時にＱ端子からロウレベル、ＱＢ端子からハイレベルを出力するＦＦである。
【００５３】
ＦＦ３１は、図に示されるように、クロックドライバ５１、マスターラッチ５２、スレーブラッチ５３、出力ドライバ５４を備えている。クロックドライバ５１は、インバータＩＮＶ１，ＩＮＶ２を有している。インバータＩＮＶ１は、ＣＬＫ端子からＣＬＫ信号が入力され、ＣＬＫ信号を反転させたＣＫＢ信号を出力する。インバータＩＮＶ２は、このＣＫＢ信号をさらに反転させた信号、すなわちＣＬＫ信号と同相のＣＫ信号を出力する。
【００５４】
マスターラッチ５２は、クロックド・インバータＣＩＮＶ１１，ＣＩＮＶ２１、インバータＩＮＶ３を有している。クロックド・インバータＣＩＮＶ１１は、Ｄ端子から入力信号が入力され、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、入力信号を反転させた信号を接点Ｐ１へ出力する。インバータＩＮＶ３は、接点Ｐ１の信号を反転させた信号を接点Ｐ２へ出力し、この信号がマスターラッチ５２の出力信号となる。クロックド・インバータＣＩＮＶ２１は、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、接点Ｐ２の信号を反転させた信号を接点Ｐ１へ出力する。すなわち、クロックド・インバータＣＩＮＶ２１とインバータＩＮＶ３とは、入力端と出力端が交叉接続され、フィードバックループを形成している。
【００５５】
また、クロックド・インバータＣＩＮＶ１１とＣＩＮＶ２１は、ＣＫ信号及びＣＫＢ信号によって、交互にＯＮ／ＯＦＦされ、すなわち、相補的にＯＮ／ＯＦＦされる。つまり、ＣＫ信号がロウレベルでＣＫＢ信号がハイレベルならば、クロックド・インバータＣＩＮＶ１１はＯＮ、クロックド・インバータＣＩＮＶ２１はＯＦＦになり、ＣＫ信号がハイレベルでＣＫＢ信号がロウレベルならば、クロックド・インバータＣＩＮＶ１１はＯＦＦ、クロックド・インバータＣＩＮＶ２１はＯＮになるように接続されている。
【００５６】
スレーブラッチ５３は、マスターラッチ５２と同様に、クロックド・インバータＣＩＮＶ１２，ＣＩＮＶ２２、インバータＩＮＶ４を有している。クロックド・インバータＣＩＮＶ１２は、マスターラッチ５２の出力信号が入力され、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、この出力信号を反転させた信号を接点Ｐ３へ出力する。インバータＩＮＶ４は、接点Ｐ３の信号を反転させた信号を接点Ｐ４へ出力し、この信号がスレーブラッチ５３の出力信号となる。クロックド・インバータＣＩＮＶ２２は、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、接点Ｐ４の信号を反転させた信号を接点Ｐ３へ出力する。すなわち、クロックド・インバータＣＩＮＶ２２とインバータＩＮＶ４とは、入力端と出力端が交叉接続され、フィードバックループを形成している。
【００５７】
また、クロックド・インバータＣＩＮＶ１２とＣＩＮＶ２２は、ＣＫ信号及びＣＫＢ信号によって、交互にＯＮ／ＯＦＦされ、すなわち、相補的にＯＮ／ＯＦＦされる。さらに、クロックド・インバータＣＩＮＶ１１とＣＩＮＶ１２や、クロックド・インバータＣＩＮＶ２１とＣＩＮＶ２２も、交互にＯＮ／ＯＦＦされ、すなわち、相補的にＯＮ／ＯＦＦされる。つまり、ＣＫ信号がロウレベルでＣＫＢ信号がハイレベルならば、クロックド・インバータＣＩＮＶ１２はＯＦＦ、クロックド・インバータＣＩＮＶ２２はＯＮになり、ＣＫ信号がハイレベルでＣＫＢ信号がロウレベルならば、クロックド・インバータＣＩＮＶ１２はＯＮ、クロックド・インバータＣＩＮＶ２２はＯＦＦになるように接続されている。
【００５８】
出力ドライバ５４は、インバータＩＮＶ５，ＩＮＶ６を有している。インバータＩＮＶ５は、スレーブラッチ５３の出力信号が入力され、この信号を反転させた信号をＱＢ端子へ出力する。インバータＩＮＶ６は、ＱＢ端子の信号をさらに反転させた信号、すなわちスレーブラッチ５３の出力信号と同相の信号をＱ端子へ出力する。
【００５９】
また、インバータＩＮＶ３やＩＮＶ４は、例えば、図８（ａ）に示すように、ＰｃｈトランジスタであるＰＭＯＳ１とＮｃｈトランジスタであるＮＭＯＳ１とが縦に直列に接続されて構成されている。入力端子ＩＮから入力される信号に応じて、ＰＭＯＳ１とＮＭＯＳ１がＯＮ／ＯＦＦし、入力信号を反転させた信号をＯＵＴ端子から出力する。クロックド・インバータＣＩＮＶ２１やＣＩＮＶ２２は、例えば、図８（ｂ）に示すように、ＰｃｈトランジスタであるＰＭＯＳ２，ＰＭＯＳ３とＮｃｈトランジスタであるＮＭＯＳ２，ＮＭＯＳ３とが縦に直列に接続されて構成されている。ＣＫＢ端子やＣＢ端子には、上記のＣＫ信号やＣＫＢ信号が入力され、ＣＫＢ端子に入力される信号に応じてＰＭＯＳ３がＯＮ／ＯＦＦし、ＣＢ端子に入力される信号に応じてＮＭＯＳ３がＯＮ／ＯＦＦする。ＰＭＯＳ３とＮＭＯＳ３がＯＮのとき、入力端子ＩＮから入力される信号に応じて、ＰＭＯＳ１とＮＭＯＳ１がＯＮ／ＯＦＦし、入力信号を反転させた信号をＯＵＴ端子から出力する。
【００６０】
本実施形態では、電源供給開始時にＱ端子からロウレベル、ＱＢ端子からハイレベルを出力するために、クロックド・インバータＣＩＮＶ２２の設定とインバータＩＮＶ４の設定を異なる値にしている。例えば、クロックド・インバータＣＩＮＶ２２とインバータＩＮＶ４とで、電流駆動能力を相違させてもよいし、閾値電圧を相違させてもよいし、ＰｃｈトランジスタとＮｃｈトランジスタとのサイズ比を相違させてもよい。例えば、図８のＰＭＯＳ１／ＮＭＯＳ１のサイズ比とＰＭＯＳ２／ＮＭＯＳ２のサイズ比とが異なる値である。尚、クロックド・インバータＣＩＮＶ２１とインバータＩＮＶ３についても、同様に設定を変更してもよい。これにより、クロックド・インバータＣＩＮＶ２１，ＣＩＮＶ１２がＯＮとなったときの動作を保障し、動作を安定させることができる。
【００６１】
次に、図９を用いて、本実施形態にかかるパワーオンリセット回路に用いられるＦＦの動作について説明する。図９は、図７に示したＦＦ３１における電源供給開始時の状態を示しており、この状態は、図６に示した電源立ち上げ期間の状態である。
【００６２】
電源供給開始時は、図６に示した通り、ＣＬＫ信号がロウレベルであるため、ＣＫ信号はロウレベル、ＣＫＢ信号はハイレベルとなる。すなわち、クロックド・インバータＣＩＮＶ１１とＣＩＮＶ２２はＯＮになり、クロックド・インバータＣＩＮＶ２１とＣＩＮＶ１２はＯＦＦになる。
【００６３】
クロックド・インバータＣＩＮＶ１２がＯＦＦであるため、Ｑ端子及びＱＢ端子の出力信号は、スレーブラッチ５３のみによって決定される。すなわち、Ｑ端子及びＱＢ端子の出力信号は、接点Ｐ３の電位によって決定される。
【００６４】
例えば、接点Ｐ３の電位がロウレベルとハイレベルの中間電位、すなわち、インバータＩＮＶ４の閾値電圧に近い電位であれば、インバータＩＮＶ４の出力レベルは不定となってしまう。そこで、本実施形態では、電源供給開始時、クロックド・インバータＣＩＮＶ２２がハイレベルを出力するように設定している。すなわち、インバータＩＮＶ４の動作よりも先にクロックド・インバータＣＩＮＶ２２が動作しハイレベルを出力する。クロックド・インバータＣＩＮＶ２２のＰｃｈトランジスタのサイズをより大きくしたり、クロックド・インバータＣＩＮＶ２２の閾値をより高くしておくことで、電源供給開始時、接点Ｐ３へハイレベルを出力しやすいようにする。
【００６５】
クロックド・インバータＣＩＮＶ２１とインバータＩＮＶ３、クロックド・インバータＣＩＮＶ２２とインバータＩＮＶ４の閾値電圧が異なる場合について、さらに詳述する。図１０は、クロックド・インバータＣＩＮＶ２１，ＣＩＮＶ２２およびインバータＩＮＶ３，ＩＮＶ４の入出力特性の一例を示すグラフである。図のＩ１はクロックド・インバータＣＩＮＶ２１，ＣＩＮＶ２２の特性を示し、図のＩ２はインバータＩＮＶ３，ＩＮＶ４の特性を示している。
【００６６】
Ｉ１は０．９Ｖ以上をハイレベル、Ｉ２は０．６Ｖ以上をハイレベルとみなしている。この時、クロックド・インバータＣＩＮＶ２１，ＣＩＮＶ２２およびインバータＩＮＶ３，ＩＮＶ４がそれぞれ同じ電位をとるような場合になったとしても、電源電圧が０．７５Ｖまで上昇するときに、クロックド・インバータＣＩＮＶ２１とＣＩＮＶ２２はロウレベルに、また、インバータＩＮＶ３とＩＮＶ４はハイレベルと判断し、それぞれハイレベル、ロウレベルを出力する。このようにして、電源がゆっくり立ち上がるような場合でもクロックド・インバータＣＩＮＶ２１とＣＩＮＶ２２がハイレベルを、インバータＩＮＶ３とＩＮＶ４がロウレベルを電源供給開始時でも安定して出力することができる。
【００６７】
このような構成により、ＩＣタグのように電源電圧の立ち上がりが緩やかな場合であっても、リセット／リセット解除を正常に行うことができるとともに、電源電圧のレベル変動による誤動作を防止することができる。電源供給開始時に予め決められた所定のレベルを出力するＦＦを設けることにより、電源供給開始し電源電圧が立ち上がる期間、パワーオンリセット回路からハイレベルを確実に出力して内部回路をリセットすることができる。電源電圧が安定した後のクロックをカウントすることにより、電源電圧が安定した後の所定の期間経過後、パワーオンリセット回路からロウレベルを確実に出力して内部回路のリセットを解除することができる。また、電源電圧が安定した後であっても、電圧レベルが大きく変動し、ＩＣタグが動作できない電圧まで下がってしまうことがある。本発明では、このような場合にも、上述のＦＦから所定のレベルを出力するため、確実にリセット／リセット解除が行われ、誤動作を防止することができる。
【００６８】
尚、上述の例では、ＩＣタグに設けられたパワーオンリセット回路として説明したが、これに限らず、その他の装置に設けられていてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明にかかるＩＣタグシステムの構成図である。
【図２】本発明にかかるＩＣタグの構成を示すブロック図である。
【図３】本発明にかかるパワーオンリセット回路の構成を示す回路図である。
【図４】本発明にかかるパワーオンリセット回路の構成を示す回路図である。
【図５】本発明にかかるパワーオンリセット回路の構成を示す回路図である。
【図６】本発明にかかるパワーオンリセット回路の動作を示すタイミングチャートである。
【図７】本発明にかかるパワーオンリセット回路に用いられるフリップフロップの構成を示す回路図である。
【図８】本発明にかかるパワーオンリセット回路に用いられるインバータの構成を示す回路図である。
【図９】本発明にかかるパワーオンリセット回路に用いられるフリップフロップの動作を説明するための図である。
【図１０】本発明にかかるパワーオンリセット回路に用いられるインバータの特性を示すグラフである。
【図１１】従来のパワーオンリセット回路の構成を示す回路図である。
【図１２】従来のパワーオンリセット回路の動作を示すタイミングチャートである。
【符号の説明】
【００７０】
１ ＩＣタグ
２ リーダ・ライタ
１０ 半導体装置
１１ 電源電圧発生回路
１２ 受信回路
１３ 送信回路
１４ クロック生成回路
１５ 制御回路
１６ 記憶回路
１７ パワーオンリセット回路
２１ アンテナ端子
２２ アンテナ
３１ａ〜３１ｃ フリップフロップ
３２ ＮＡＮＤ回路
ＩＮＶ１〜ＩＮＶ６ インバータ
ＣＩＮＶ１１，１２，２１，２２ クロックド・インバータ
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワーオンリセット回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、工場での物流管理、小売店での物品管理において、商品の固有情報を書き込んだＩＣを有するタグを貼り付けて、その情報を無線アンテナで読み取り、リアルタイムに商品の管理をするために、商品を自動認識する手段としてＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）に関する技術が注目されている。
【０００３】
ＲＦＩＤ用ＩＣタグ（以下、ＩＣタグという）は、リーダ・ライタと無線通信によってデータの送受信を行い、ＩＣタグに内蔵された不揮発性メモリに商品の固有情報等のデータを書き込んだり、この不揮発性メモリからデータを読み出したりする。ＩＣタグは、電池を搭載せずに無線の電波により電源電圧を生成する"パッシブ型"と、電池を搭載する"アクティブ型"に分類される。
【０００４】
パッシブ型のＩＣタグは、ＩＣタグ内部の回路において、リーダ・ライタから送信される搬送波の一部を整流し、動作するために必要な電源電圧を生成する。この生成した電源電圧が供給されることによって、ＩＣタグの半導体装置内部の制御回路や、データが書き込まれる不揮発性メモリ、リーダ・ライタとデータの送受信を行う通信回路等が動作する。また、この制御回路等の内部回路に電源電圧の供給が開始されるとき、パワーオンリセット回路によって、内部回路を初期化するパワーオンリセットが行われる。
【０００５】
図１１及び図１２を用いて、従来のパワーオンリセット回路について説明する。図１１は、従来のパワーオンリセット回路の回路図を示しており、図１２は、従来のパワーオンリセット回路における、電源電圧ＶＤＤ、ノードＮ１、出力Ｓ３の電圧を示している。
【０００６】
従来のパワーオンリセット回路は、図１１に示されるように、電源ラインとノードＮ１との間に接続された抵抗７１、ノードＮ１と接地ラインＧＮＤとの間に接続されたキャパシタ７２、ノードＮ１と出力Ｓ３との間に接続されたインバータ７３とによって構成されている。この従来のパワーオンリセット回路は、電源ラインに印加される電源電圧ＶＤＤの上昇をキャパシタ７２によって積分し、パワーオンリセット信号を生成している。
【０００７】
図１２（ａ−１）は、理想的な傾きの電源電圧の例を示しており、このように電源電圧ＶＤＤが所定の傾きを持って上昇すると、ノードＮ１には、図１２（ａ−２）のように電源電圧ＶＤＤをキャパシタ７３によって積分した電圧が現れる。そして、電源電圧ＶＤＤとノードＮ１の電圧との差分がインバータ７３を構成するＰチャネルトランジスタの閾値を超えると、電源ラインに接続されたインバータ７３の出力Ｓ３は、図１２（ａ−３）のようにほぼ電源電圧ＶＤＤとなる。
【０００８】
本例では、Ｐチャネルトランジスタの閾値Ｖｔｐを１ｖとしているため、電源電圧ＶＤＤが１．５ｖ、ノードＮ１の電圧が０．５ｖになったときインバータ７３が電源電圧１．５ｖを出力しハイレベルとなっている。なお、インバータ７３を構成するもう一方のトランジスタである、Ｎチャネルトランジスタの閾値が３ｖであるとし、電源電圧ＶＤＤが３ｖになった時点で出力Ｓ３は０ｖとなる。このようにして、パワーオンリセット信号である出力Ｓ３が生成される。
【０００９】
このような従来のパワーオンリセット回路として特許文献１の回路が知られている。
【００１０】
通常の安定した電源電圧が供給される半導体装置においては、電源電圧の上昇率があらかじめ分かっているため、パワーオンリセット信号を生成するために最適なキャパシタの値及び抵抗の値を設定することができ、上記従来のパワーオンリセット回路によってパワーオンリセット信号を生成することが可能である。
【特許文献１】特開平１０−３１３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＩＣタグにおいては、受信した搬送波から電源電圧を生成しており、搬送波の強度は、リーダ・ライタとの距離によって変化するため、リーダ・ライタへの接近速度によって電源電圧の傾き（上昇率）が決定されることになる。
【００１２】
リーダ・ライタへの接近速度が速いときは、図１２（ｂ−１）に示すように電源電圧ＶＤＤの傾きが急峻となり、ノードＮ１の電圧は、キャパシタ７２が急峻に変化した電源電圧ＶＤＤに対して強く変化を妨げる方向に働くため、図１２（ｂ−２）に示すように最初は殆ど変化せず、途中から急峻に変化する波形となる。そのため、図１２（ｂ−３）に示すように、パワーオンリセット信号は、図１２（ａ−３）に示す場合のものよりも細いものとなる。
【００１３】
ここでは、電源電圧ＶＤＤが１．１ｖ、ノードＮ１が０．１ｖのとき、その差分が１ｖとなり、Ｐチャネルトランジスタのしきい値を超えるため出力信号Ｓ３がハイレベルとなっている。
【００１４】
リーダ・ライタへの接近速度が遅いときは、図１２（ｃ−１）に示すように、電源電圧ＶＤＤの傾きが緩やかとなるため、ノードＮ１の電圧は、キャパシタが緩やかに変化した電源電圧ＶＤＤの変化に対して緩く変化を妨げる方向に働くため、図１２（ｃ−２）に示すように、ノードＮ１の電圧は電源電圧ＶＤＤの変化と同じように変化する。そのため、図１２（ｃ−３）に示すように、電源電圧ＶＤＤが３ｖに達するまでの間、ノードＮ１の電圧と電源電圧ＶＤＤとの差分がＰチャネルトランジスタのしきい値を超えないという状態が発生する。その結果、出力信号Ｓ３は０ｖから全く変化せず、パワーオンリセット信号が生成されなくなる。
【００１５】
また、図１２（ａ−１）（ｂ−１）（ｃ−１）の点線に示すように、電源電圧ＶＤＤは安定しているものではなく、常にレベルが変動し揺れている。従って、電源電圧ＶＤＤが揺れることで再リセットもしくはリセット解除してしまうなど、意図しない動作をする可能性がある。
【００１６】
このように、従来のパワーオンリセット回路では、電源電圧の立ち上がりが緩やかな場合、パワーオンリセット信号が生成されなくなり、リセット対象である内部回路のリセット／リセット解除が正常に行われないという問題点があった。
【００１７】
本発明は、このような問題点を解決するためになされたもので、電源電圧の立ち上がりが緩やかであっても、パワーオンリセット信号を生成することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置は、受信した無線信号に基づいて電源電圧を生成する電源電圧生成回路と、前記受信した無線信号に基づいてクロックパルスを生成するクロック生成回路と、前記電源電圧と前記クロックパルスとに基づいてリセット信号を生成するパワーオンリセット回路と、前記リセット信号に基づいて内部状態をリセットする内部回路と、を備え、前記パワーオンリセット回路は、前記クロックパルスに応答してカウント動作するカウンタ回路と、前記カウンタ回路のカウント値に基づき、前記リセット信号を出力する出力回路と、を備えるものである。これにより、電源電圧の立ち上がりが緩やかであっても、パワーオンリセット信号を生成し、内部回路のリセット／リセット解除を正常に行うことができる。
【００１９】
上述の半導体装置において、前記カウンタ回路は、その入力端に電源電圧に基づく電圧が接続され、前記電源電圧に基づく電圧が所定の電圧以上になったとき前記クロック信号に応じてカウント動作を行うものであってもよい。これにより、内部回路のリセット／リセット解除を効率よく行うことができる。
【００２０】
上述の半導体装置において、前記カウンタ回路は、初期値として予め定められた所定のレベルの信号を出力するフリップフロップを有するものであってもよい。これにより、内部回路のリセット／リセット解除を効率よく行うことができる。
【００２１】
上述の半導体装置において、前記フリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２２】
上述の半導体装置において、前記カウンタ回路は、前記クロックパルスに基づき前記電源電圧を出力する第１のフリップフロップと、前記クロックパルスに基づき前記第１のフリップフロップの出力信号をさらに出力する第２のフリップフロップと、を備え、前記出力回路は、前記第１及び第２のフリップフロップの出力信号に基づき、前記リセット信号を出力するものであってもよい。これにより、内部回路のリセット／リセット解除をより効果的に行うことができる。
【００２３】
上述の半導体装置において、前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２４】
上述の半導体装置において、前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、閾値電圧が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２５】
上述の半導体装置において、前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、前記第１のインバータと第２のインバータとは、電流駆動能力が異なっていてもよい。これにより、内部回路のリセット／リセット解除をより確実に行うことができる。
【００２６】
上述の半導体装置は、パッシブ型ＲＦＩＤ用の半導体装置であってもよい。これにより、パッシブ型ＲＦＩＤ用の半導体装置における内部回路のリセット／リセット解除を正常に行うことができる。
【発明の効果】
【００２７】
本発明によれば、電源の立ち上がりが緩やかであっても、内部回路のリセット／リセット解除を正常に行うことができる。
【発明を実施するための最良の形態】
【００２８】
まず、図１を用いて、本発明の実施の形態にかかるＩＣタグシステムの構成について説明する。このＩＣタグシステムは、図に示されるように、ＩＣタグ１とリーダ・ライタ２とを備えており、ＩＣタグ１とリーダ・ライタ２とは、無線による通信が可能である。
【００２９】
ＩＣタグ１は、リーダ・ライタ２からの指示に従い所望のデータをＩＣタグ１内の記憶回路に書き込むことができ、さらに、リーダ・ライタ２は、このデータをＩＣタグ１から読み出すことができる。データの書き込みや読み出しを行う場合、例えば、リーダ・ライタ２へＩＣタグ１を近づけると、リーダ・ライタ２は、ＩＣタグ１へ電波を送信し、ＩＣタグ１は、この電波を整流して電源電圧を生成する。この電源電圧は、図１２に示したように、電源電圧の立ち上がりの傾きは、ＩＣタグ１をリーダ・ライタ２へ近づける速度に依存する。尚、リーダ・ライタ２をＩＣタグ１へ近づける場合も同様である。
【００３０】
次に、図２のブロック図を用いて、本実施形態にかかるＩＣタグの構成について説明する。このＩＣタグ１は、図に示されるように、半導体装置１０、アンテナ２０を備えており、半導体装置１０とアンテナ２０とは、アンテナ端子２１を介して接続されている。また、半導体装置１０は、電源電圧発生回路１１、受信回路１２、送信回路１３、クロック生成回路１４、制御回路１５及び記憶回路１６を備えている。
【００３１】
アンテナ２０は、リーダ・ライタ２と電波を送受信するアンテナであり、リーダ・ライタ２が送信する電波の周波数等に応じた特性を有している。電源電圧発生回路１１は、アンテナ２０によって受信された電波を整流し、電波に基づいた電源電圧を生成する。この電源電圧は、受信回路１２や送信回路１３、クロック生成回路１４、制御回路１５、記憶回路１６、パワーオンリセット回路１７等に供給される。
【００３２】
受信回路１２は、アンテナ２０によって受信された電波を復調し、復調信号に変換する。この復調信号は、クロック生成回路１４や制御回路１５へ出力される。送信回路１３は、制御回路１５によって生成され送信するデータを含む送信信号を変調し、電波に変換する。この電波は、アンテナ２０を介してリーダ・ライタ２へ送信される。
【００３３】
クロック生成回路１４は、受信回路１２によって生成された復調信号から、一定周期の基準信号を抽出し、基準信号に基づいたＣＬＫ（クロック）信号を生成する。このＣＬＫ信号は、制御回路１５やパワーオンリセット回路１７等に出力される。尚、クロック生成回路１４は、復調信号に限らず、アンテナ２０によって受信された電波から直接、基準となる周期を検出しＣＬＫ信号を生成してもよい。
【００３４】
パワーオンリセット回路１７は、電源電圧発生回路１１によって生成された電源電圧と、クロック生成回路１４によって生成されたＣＬＫ信号とに基づいて、内部回路をリセットするＲＥＳＥＴ信号を生成する。このＲＥＳＥＴ信号は、制御回路１５の他、電源供給開始時にリセットが必要な内部回路に出力される。例えば、ＲＥＳＥＴ信号は、電源供給が開始されると、内部回路をリセットするためにハイレベルを出力し、電源電圧が所定のレベルで安定すると、内部回路のリセットを解除するためにロウレベルを出力する。本実施形態では、後述するように、電源電圧の立ち上がりが緩やかであっても確実に、リセット／リセット解除ができることを特徴としている。
【００３５】
制御回路１５は、受信回路１２によって生成された復調信号から、データを抽出して解析し、このデータに基づいて記憶回路１６の書き込みや読み出しを行う。また、制御回路１５は、記憶回路１６から読み出したデータ等に基づいて、リーダ・ライタ２へ送信するための送信信号を生成し、この送信信号を送信回路１３へ出力する。さらに、制御回路１５は、パワーオンリセット回路１７によって生成されたＲＥＳＥＴ信号に基づいて、制御回路１５の内部状態を初期化する。
【００３６】
記憶回路１６は、リーダ・ライタ２から受信したデータを記憶するメモリであり、例えば、不揮発性メモリである。記憶回路１６は、制御回路１５の制御に従って、データを記憶したり、記憶しているデータを出力したりする。記憶回路１６は、不揮発性メモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）やフラッシュメモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等であってもよい。
【００３７】
次に、図３の回路図を用いて、本実施形態にかかるパワーオンリセット回路の構成について説明する。このパワーオンリセット回路１７は、図に示されるように、フリップフロップ（以下、ＦＦという）３１ａ，３１ｂ，３１ｃを備えている。尚、ＦＦ３１ａ〜３１ｃのうちの一つをＦＦ３１ともいう。
【００３８】
ＦＦ３１ａ〜３１ｃは、クロック生成回路１４が生成したＣＬＫ信号のクロックに基づいて電源電圧ＶＤＤのレベルをシフトするシフトレジスタを構成するとともに、一種のカウンタ回路を構成している。ＦＦ３１ａ〜３１ｃは、電源電圧発生回路１１が生成した電源電圧ＶＤＤを入力し、クロック生成回路１４が生成したＣＬＫ信号のクロックの数、すなわち、クロックパルスの数をカウントする。このカウンタ回路は、クロックパルス（ＣＬＫ信号）に応答してカウント動作する回路であり、電源電圧ＶＤＤに基づく電圧が所定の電圧以上になったときクロックパルスに応じてカウント動作を行う回路である。図３において、ＦＦ３１ｃは、このカウンタ回路がカウントした数に基づいてＲＥＳＥＴ信号を出力する出力回路である。図３の例では、ＦＦ３１ａの出力に基づいてＦＦ３１ｂから信号が出力され、ＦＦ３１ｂの出力に基づいてＦＦ３１ｃからＲＥＳＥＴ信号が出力される。本実施形態では、電源供給開始時、ＲＥＳＥＴ信号としてハイレベルを出力するために、ＦＦ３１ａ〜３１ｃがロウレベルを出力しやすい回路になっている。尚、ＦＦ３１ａ〜３１ｃの全てがロウレベルを出力しやすい回路であってもよいし、ＦＦ３１ａ〜３１ｃのうちのいずれか一つがロウレベルを出力しやすい回路であってもよい。
【００３９】
この例では、ＦＦ３１ａは１クロック目をカウントし、ＦＦ３１ｂは２クロック目をカウントし、ＦＦ３１ｃは３クロック目をカウントし、３つのクロックをカウントする構成となっている。すなわち、ＣＬＫ信号のクロックパルスを３クロックカウントした場合に、電源電圧ＶＤＤが安定したことを検出し、ＲＥＳＥＴ信号の出力をハイレベルからロウレベルに切替える。
【００４０】
尚、ＦＦ３１ａ〜３１ｃを３ビットカウンタとして８つのクロックをカウントしてもよいし、その他の任意の数のＦＦ３１を設けて任意の数のクロックをカウントしてもよい。カウントするクロックの数は、電源電圧ＶＤＤが安定した状態となるクロックの数であることが好ましい。
【００４１】
ＦＦ３１ａ〜３１ｃは、例えば、後述するようなマスターラッチとスレーブラッチを有するＤ−ＦＦであり、データを入力するＤ端子、ラッチしたデータを出力するＱ端子、Ｑ端子の出力の反転信号を出力するＱＢ端子、ＣＬＫ信号を入力するＣＬＫ端子を備えている。すなわち、ＦＦ３１ａ〜３１ｃは、ＣＬＫ端子の入力信号に応じて、Ｄ端子の入力信号をＱ端子及びＱＢ端子から出力し、次段の回路へ転送する。
【００４２】
クロック生成回路１４によって生成されたＣＬＫ信号は、ＦＦ３１ａ〜３１ｃのＣＬＫ端子に入力される。電源電圧発生回路１１によって生成された電源電圧ＶＤＤは、ＦＦ３１ａのＤ端子に入力される。ＦＦ３１ａの出力信号Ｑ１は、ＦＦ３１ｂのＤ端子に入力され、ＦＦ３１ｂの出力信号Ｑ２は、ＦＦ３１ｃのＤ端子に入力される。そして、ＦＦ３１ｃのＱＢ端子から出力される出力信号（Ｑ３の反転信号）をＲＥＳＥＴ信号として出力する。
【００４３】
また、パワーオンリセット回路１７は、図４及び図５に示すように、複数のＦＦ３１の出力に基づいてＲＥＳＥＴ信号を出力してもよい。図４及び図５では、ＮＡＮＤ回路３２が、ＦＦ３１ａ〜３１ｃのカウントした数に基づいてＲＥＳＥＴ信号を出力する出力回路となる。図４の例では、ＮＡＮＤ回路３２は、ＦＦ３１ｂと３１ｃの出力に基づいてＲＥＳＥＴ信号を出力する。すなわち、ＦＦ３１ｂと３１ｃの出力信号Ｑ２とＱ３がＮＡＮＤ回路３２に入力される。図５の例では、ＮＡＮＤ回路３２は、ＦＦ３１ａ〜３１ｃの出力に基づいてＲＥＳＥＴ信号を出力する。すなわち、ＦＦ３１ａ〜３１ｃの出力信号Ｑ１〜Ｑ３がＮＡＮＤ回路３２に入力される。尚、図４及び図５において、ＮＡＮＤ回路３２を他の論理回路としてもよく、例えば、ＯＲ回路として、ＦＦ３１のＱＢ端子の出力に基づいてＲＥＳＥＴ信号を出力してもよい。
【００４４】
図３の構成では、電源電圧ＶＤＤが所定の電圧になってから、３クロックカウントするか否かによって、ＲＥＳＥＴ信号を出力するため、より回路を簡素化でき、ＲＥＳＥＴ信号を出力する条件をより単純にすることができる。図４及び図５の構成では、２クロックもしくは３クロックの間、電源電圧ＶＤＤが所定の電圧を継続するか否かによって、ＲＥＳＥＴ信号を出力するため、図３よりも冗長な構成になってしまう。しかし、ＲＦＩＤのような電源電圧が不安定な環境では、フリップフロップの出力が変化してしまい動作が不安定になる可能性があるため、このような状況を考慮し、冗長な検出状態を設定することにより確実にリセット解除を行うことができる。
【００４５】
次に、図６のタイミングチャートを用いて、本実施形態にかかるパワーオンリセット回路の動作について説明する。図６は、図３乃至図５に示したパワーオンリセット回路１７における各信号の波形を示している。
【００４６】
電源電圧ＶＤＤは、リーダ・ライタ２から電波を受信すると、電源電圧発生回路１１によって供給が開始され、電源立ち上げ期間において上昇し、その後、所定のＶＤＤレベル（ハイレベル）で安定した電圧となる。
【００４７】
ＣＬＫ信号は、電源電圧ＶＤＤがＶＤＤレベルになると、クロック生成回路１４によって生成され、リーダ・ライタ２から受信した電波に基づいて、所定の周期のクロックパルスとなる。すなわち、ＣＬＫ信号は、電源立ち上げ期間はロウレベルであり、その後、所定の周期でハイレベルとロウレベルを交互に繰り返す。尚、電源立ち上げ期間の後でも、電源電圧ＶＤＤのレベルが低下すると、ＣＬＫ信号はハイレベルを出力しない。
【００４８】
ＦＦ３１ａの出力信号Ｑ１は、電源電圧ＶＤＤとＣＬＫ信号に基づいて生成され、電源電圧ＶＤＤがＶＤＤレベルで、かつ、ＣＬＫ信号がハイレベルになると、ハイレベルとなる。すなわち、出力信号Ｑ１は、電源立ち上げ期間はロウレベルであり、その後、１つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が１回目にロウレベルからハイレベルに立ち上がるタイミングでハイレベルを出力する。
【００４９】
ＦＦ３１ｂの出力信号Ｑ２は、ＦＦ３１ａの出力信号Ｑ１とＣＬＫ信号に基づいて生成され、ＦＦ３１ａの出力信号Ｑ１がハイレベルで、かつ、ＣＬＫ信号がハイレベルになると、ハイレベルとなる。すなわち、出力信号Ｑ２は、電源立ち上げ期間はロウレベルであり、その後、２つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が２回目にロウレベルからハイレベルに立ち上がるタイミングでハイレベルを出力する。
【００５０】
ＦＦ３１ｃの出力信号Ｑ３は、ＦＦ３１ｂの出力信号Ｑ２とＣＬＫ信号に基づいて生成され、ＦＦ３１ｂの出力信号Ｑ２がハイレベルで、かつ、ＣＬＫ信号がハイレベルになると、ハイレベルとなる。すなわち、出力信号Ｑ３は、電源立ち上げ期間はロウレベルであり、その後、３つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が２回目にロウレベルからハイレベルに立ち上がるタイミングでハイレベルを出力する。
【００５１】
ＲＥＳＥＴ信号は、図３の例では、ＦＦ３１ｃによってＱ３の反転信号として出力され、Ｑ３がロウレベルの場合、ハイレベルとなり、Ｑ３がハイレベルの場合、ロウレベルとなる。図４の例では、ＲＥＳＥＴ信号は、ＦＦ３１ｂ，３１ｃの出力信号Ｑ２，Ｑ３に基づいてＮＡＮＤ回路３２によって生成され、ＦＦ３１ｂ，３１ｃのいずれか一つがロウレベルの場合、ハイレベルとなり、ＦＦ３１ｂ，３１ｃの全てがハイレベルの場合、ロウレベルとなる。すなわち、ＲＥＳＥＴ信号は、電源立ち上げ期間は、電源電圧ＶＤＤと共に上昇してハイレベルとなり、その後、３つ目のクロックパルスのタイミング、すなわち、ＣＬＫ信号が３回目にロウレベルからハイレベルに立ち上がるタイミングでロウレベルとなる。尚、この例では、ＦＦ３１ａ〜３１ｃは、ＣＬＫ信号の立ち上がりのタイミングでＤ端子の入力をラッチして出力しているが、ＣＬＫ信号の立ち下がりのタイミングで動作してもよい。
【００５２】
次に、図７の回路図を用いて、本実施形態にかかるパワーオンリセット回路に用いられるＦＦの構成について説明する。このＦＦ３１は、図４に示したパワーオンリセット回路１７に設けられたＦＦであり、電源供給開始時にＱ端子からロウレベル、ＱＢ端子からハイレベルを出力するＦＦである。
【００５３】
ＦＦ３１は、図に示されるように、クロックドライバ５１、マスターラッチ５２、スレーブラッチ５３、出力ドライバ５４を備えている。クロックドライバ５１は、インバータＩＮＶ１，ＩＮＶ２を有している。インバータＩＮＶ１は、ＣＬＫ端子からＣＬＫ信号が入力され、ＣＬＫ信号を反転させたＣＫＢ信号を出力する。インバータＩＮＶ２は、このＣＫＢ信号をさらに反転させた信号、すなわちＣＬＫ信号と同相のＣＫ信号を出力する。
【００５４】
マスターラッチ５２は、クロックド・インバータＣＩＮＶ１１，ＣＩＮＶ２１、インバータＩＮＶ３を有している。クロックド・インバータＣＩＮＶ１１は、Ｄ端子から入力信号が入力され、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、入力信号を反転させた信号を接点Ｐ１へ出力する。インバータＩＮＶ３は、接点Ｐ１の信号を反転させた信号を接点Ｐ２へ出力し、この信号がマスターラッチ５２の出力信号となる。クロックド・インバータＣＩＮＶ２１は、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、接点Ｐ２の信号を反転させた信号を接点Ｐ１へ出力する。すなわち、クロックド・インバータＣＩＮＶ２１とインバータＩＮＶ３とは、入力端と出力端が交叉接続され、フィードバックループを形成している。
【００５５】
また、クロックド・インバータＣＩＮＶ１１とＣＩＮＶ２１は、ＣＫ信号及びＣＫＢ信号によって、交互にＯＮ／ＯＦＦされ、すなわち、相補的にＯＮ／ＯＦＦされる。つまり、ＣＫ信号がロウレベルでＣＫＢ信号がハイレベルならば、クロックド・インバータＣＩＮＶ１１はＯＮ、クロックド・インバータＣＩＮＶ２１はＯＦＦになり、ＣＫ信号がハイレベルでＣＫＢ信号がロウレベルならば、クロックド・インバータＣＩＮＶ１１はＯＦＦ、クロックド・インバータＣＩＮＶ２１はＯＮになるように接続されている。
【００５６】
スレーブラッチ５３は、マスターラッチ５２と同様に、クロックド・インバータＣＩＮＶ１２，ＣＩＮＶ２２、インバータＩＮＶ４を有している。クロックド・インバータＣＩＮＶ１２は、マスターラッチ５２の出力信号が入力され、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、この出力信号を反転させた信号を接点Ｐ３へ出力する。インバータＩＮＶ４は、接点Ｐ３の信号を反転させた信号を接点Ｐ４へ出力し、この信号がスレーブラッチ５３の出力信号となる。クロックド・インバータＣＩＮＶ２２は、ＣＫ信号及びＣＫＢ信号に応じてＯＮ／ＯＦＦされて、接点Ｐ４の信号を反転させた信号を接点Ｐ３へ出力する。すなわち、クロックド・インバータＣＩＮＶ２２とインバータＩＮＶ４とは、入力端と出力端が交叉接続され、フィードバックループを形成している。
【００５７】
また、クロックド・インバータＣＩＮＶ１２とＣＩＮＶ２２は、ＣＫ信号及びＣＫＢ信号によって、交互にＯＮ／ＯＦＦされ、すなわち、相補的にＯＮ／ＯＦＦされる。さらに、クロックド・インバータＣＩＮＶ１１とＣＩＮＶ１２や、クロックド・インバータＣＩＮＶ２１とＣＩＮＶ２２も、交互にＯＮ／ＯＦＦされ、すなわち、相補的にＯＮ／ＯＦＦされる。つまり、ＣＫ信号がロウレベルでＣＫＢ信号がハイレベルならば、クロックド・インバータＣＩＮＶ１２はＯＦＦ、クロックド・インバータＣＩＮＶ２２はＯＮになり、ＣＫ信号がハイレベルでＣＫＢ信号がロウレベルならば、クロックド・インバータＣＩＮＶ１２はＯＮ、クロックド・インバータＣＩＮＶ２２はＯＦＦになるように接続されている。
【００５８】
出力ドライバ５４は、インバータＩＮＶ５，ＩＮＶ６を有している。インバータＩＮＶ５は、スレーブラッチ５３の出力信号が入力され、この信号を反転させた信号をＱＢ端子へ出力する。インバータＩＮＶ６は、ＱＢ端子の信号をさらに反転させた信号、すなわちスレーブラッチ５３の出力信号と同相の信号をＱ端子へ出力する。
【００５９】
また、インバータＩＮＶ３やＩＮＶ４は、例えば、図８（ａ）に示すように、ＰｃｈトランジスタであるＰＭＯＳ１とＮｃｈトランジスタであるＮＭＯＳ１とが縦に直列に接続されて構成されている。入力端子ＩＮから入力される信号に応じて、ＰＭＯＳ１とＮＭＯＳ１がＯＮ／ＯＦＦし、入力信号を反転させた信号をＯＵＴ端子から出力する。クロックド・インバータＣＩＮＶ２１やＣＩＮＶ２２は、例えば、図８（ｂ）に示すように、ＰｃｈトランジスタであるＰＭＯＳ２，ＰＭＯＳ３とＮｃｈトランジスタであるＮＭＯＳ２，ＮＭＯＳ３とが縦に直列に接続されて構成されている。ＣＫＢ端子やＣＢ端子には、上記のＣＫ信号やＣＫＢ信号が入力され、ＣＫＢ端子に入力される信号に応じてＰＭＯＳ３がＯＮ／ＯＦＦし、ＣＢ端子に入力される信号に応じてＮＭＯＳ３がＯＮ／ＯＦＦする。ＰＭＯＳ３とＮＭＯＳ３がＯＮのとき、入力端子ＩＮから入力される信号に応じて、ＰＭＯＳ１とＮＭＯＳ１がＯＮ／ＯＦＦし、入力信号を反転させた信号をＯＵＴ端子から出力する。
【００６０】
本実施形態では、電源供給開始時にＱ端子からロウレベル、ＱＢ端子からハイレベルを出力するために、クロックド・インバータＣＩＮＶ２２の設定とインバータＩＮＶ４の設定を異なる値にしている。例えば、クロックド・インバータＣＩＮＶ２２とインバータＩＮＶ４とで、電流駆動能力を相違させてもよいし、閾値電圧を相違させてもよいし、ＰｃｈトランジスタとＮｃｈトランジスタとのサイズ比を相違させてもよい。例えば、図８のＰＭＯＳ１／ＮＭＯＳ１のサイズ比とＰＭＯＳ２／ＮＭＯＳ２のサイズ比とが異なる値である。尚、クロックド・インバータＣＩＮＶ２１とインバータＩＮＶ３についても、同様に設定を変更してもよい。これにより、クロックド・インバータＣＩＮＶ２１，ＣＩＮＶ１２がＯＮとなったときの動作を保障し、動作を安定させることができる。
【００６１】
次に、図９を用いて、本実施形態にかかるパワーオンリセット回路に用いられるＦＦの動作について説明する。図９は、図７に示したＦＦ３１における電源供給開始時の状態を示しており、この状態は、図６に示した電源立ち上げ期間の状態である。
【００６２】
電源供給開始時は、図６に示した通り、ＣＬＫ信号がロウレベルであるため、ＣＫ信号はロウレベル、ＣＫＢ信号はハイレベルとなる。すなわち、クロックド・インバータＣＩＮＶ１１とＣＩＮＶ２２はＯＮになり、クロックド・インバータＣＩＮＶ２１とＣＩＮＶ１２はＯＦＦになる。
【００６３】
クロックド・インバータＣＩＮＶ１２がＯＦＦであるため、Ｑ端子及びＱＢ端子の出力信号は、スレーブラッチ５３のみによって決定される。すなわち、Ｑ端子及びＱＢ端子の出力信号は、接点Ｐ３の電位によって決定される。
【００６４】
例えば、接点Ｐ３の電位がロウレベルとハイレベルの中間電位、すなわち、インバータＩＮＶ４の閾値電圧に近い電位であれば、インバータＩＮＶ４の出力レベルは不定となってしまう。そこで、本実施形態では、電源供給開始時、クロックド・インバータＣＩＮＶ２２がハイレベルを出力するように設定している。すなわち、インバータＩＮＶ４の動作よりも先にクロックド・インバータＣＩＮＶ２２が動作しハイレベルを出力する。クロックド・インバータＣＩＮＶ２２のＰｃｈトランジスタのサイズをより大きくしたり、クロックド・インバータＣＩＮＶ２２の閾値をより高くしておくことで、電源供給開始時、接点Ｐ３へハイレベルを出力しやすいようにする。
【００６５】
クロックド・インバータＣＩＮＶ２１とインバータＩＮＶ３、クロックド・インバータＣＩＮＶ２２とインバータＩＮＶ４の閾値電圧が異なる場合について、さらに詳述する。図１０は、クロックド・インバータＣＩＮＶ２１，ＣＩＮＶ２２およびインバータＩＮＶ３，ＩＮＶ４の入出力特性の一例を示すグラフである。図のＩ１はクロックド・インバータＣＩＮＶ２１，ＣＩＮＶ２２の特性を示し、図のＩ２はインバータＩＮＶ３，ＩＮＶ４の特性を示している。
【００６６】
Ｉ１は０．９Ｖ以上をハイレベル、Ｉ２は０．６Ｖ以上をハイレベルとみなしている。この時、クロックド・インバータＣＩＮＶ２１，ＣＩＮＶ２２およびインバータＩＮＶ３，ＩＮＶ４がそれぞれ同じ電位をとるような場合になったとしても、電源電圧が０．７５Ｖまで上昇するときに、クロックド・インバータＣＩＮＶ２１とＣＩＮＶ２２はロウレベルに、また、インバータＩＮＶ３とＩＮＶ４はハイレベルと判断し、それぞれハイレベル、ロウレベルを出力する。このようにして、電源がゆっくり立ち上がるような場合でもクロックド・インバータＣＩＮＶ２１とＣＩＮＶ２２がハイレベルを、インバータＩＮＶ３とＩＮＶ４がロウレベルを電源供給開始時でも安定して出力することができる。
【００６７】
このような構成により、ＩＣタグのように電源電圧の立ち上がりが緩やかな場合であっても、リセット／リセット解除を正常に行うことができるとともに、電源電圧のレベル変動による誤動作を防止することができる。電源供給開始時に予め決められた所定のレベルを出力するＦＦを設けることにより、電源供給開始し電源電圧が立ち上がる期間、パワーオンリセット回路からハイレベルを確実に出力して内部回路をリセットすることができる。電源電圧が安定した後のクロックをカウントすることにより、電源電圧が安定した後の所定の期間経過後、パワーオンリセット回路からロウレベルを確実に出力して内部回路のリセットを解除することができる。また、電源電圧が安定した後であっても、電圧レベルが大きく変動し、ＩＣタグが動作できない電圧まで下がってしまうことがある。本発明では、このような場合にも、上述のＦＦから所定のレベルを出力するため、確実にリセット／リセット解除が行われ、誤動作を防止することができる。
【００６８】
尚、上述の例では、ＩＣタグに設けられたパワーオンリセット回路として説明したが、これに限らず、その他の装置に設けられていてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明にかかるＩＣタグシステムの構成図である。
【図２】本発明にかかるＩＣタグの構成を示すブロック図である。
【図３】本発明にかかるパワーオンリセット回路の構成を示す回路図である。
【図４】本発明にかかるパワーオンリセット回路の構成を示す回路図である。
【図５】本発明にかかるパワーオンリセット回路の構成を示す回路図である。
【図６】本発明にかかるパワーオンリセット回路の動作を示すタイミングチャートである。
【図７】本発明にかかるパワーオンリセット回路に用いられるフリップフロップの構成を示す回路図である。
【図８】本発明にかかるパワーオンリセット回路に用いられるインバータの構成を示す回路図である。
【図９】本発明にかかるパワーオンリセット回路に用いられるフリップフロップの動作を説明するための図である。
【図１０】本発明にかかるパワーオンリセット回路に用いられるインバータの特性を示すグラフである。
【図１１】従来のパワーオンリセット回路の構成を示す回路図である。
【図１２】従来のパワーオンリセット回路の動作を示すタイミングチャートである。
【符号の説明】
【００７０】
１ ＩＣタグ
２ リーダ・ライタ
１０ 半導体装置
１１ 電源電圧発生回路
１２ 受信回路
１３ 送信回路
１４ クロック生成回路
１５ 制御回路
１６ 記憶回路
１７ パワーオンリセット回路
２１ アンテナ端子
２２ アンテナ
３１ａ〜３１ｃ フリップフロップ
３２ ＮＡＮＤ回路
ＩＮＶ１〜ＩＮＶ６ インバータ
ＣＩＮＶ１１，１２，２１，２２ クロックド・インバータ
【特許請求の範囲】
【請求項１】
受信した無線信号に基づいて電源電圧を生成する電源電圧生成回路と、
前記受信した無線信号に基づいてクロックパルスを生成するクロック生成回路と、
前記電源電圧と前記クロックパルスとに基づいてリセット信号を生成するパワーオンリセット回路と、
前記リセット信号に基づいて内部状態をリセットする内部回路と、を備え、
前記パワーオンリセット回路は、
前記クロックパルスに応答してカウント動作するカウンタ回路と、
前記カウンタ回路のカウント値に基づき、前記リセット信号を出力する出力回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記カウンタ回路は、その入力端に電源電圧に基づく電圧が接続され、前記電源電圧に基づく電圧が所定の電圧以上になったとき前記クロック信号に応じてカウント動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カウンタ回路は、初期値として予め定められた所定のレベルの信号を出力するフリップフロップを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記フリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記カウンタ回路は、前記クロックパルスに基づき前記電源電圧を出力する第１のフリップフロップと、前記クロックパルスに基づき前記第１のフリップフロップの出力信号をさらに出力する第２のフリップフロップと、を備え、
前記出力回路は、前記第１及び第２のフリップフロップの出力信号に基づき、前記リセット信号を出力することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、閾値電圧が異なることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、電流駆動能力が異なることを特徴とする請求項５に記載の半導体装置。
【請求項９】
パッシブ型ＲＦＩＤ用の半導体装置であることを特徴とする請求項１乃至８のいずれか一つに記載の半導体装置。
【請求項１】
受信した無線信号に基づいて電源電圧を生成する電源電圧生成回路と、
前記受信した無線信号に基づいてクロックパルスを生成するクロック生成回路と、
前記電源電圧と前記クロックパルスとに基づいてリセット信号を生成するパワーオンリセット回路と、
前記リセット信号に基づいて内部状態をリセットする内部回路と、を備え、
前記パワーオンリセット回路は、
前記クロックパルスに応答してカウント動作するカウンタ回路と、
前記カウンタ回路のカウント値に基づき、前記リセット信号を出力する出力回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記カウンタ回路は、その入力端に電源電圧に基づく電圧が接続され、前記電源電圧に基づく電圧が所定の電圧以上になったとき前記クロック信号に応じてカウント動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カウンタ回路は、初期値として予め定められた所定のレベルの信号を出力するフリップフロップを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記フリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記カウンタ回路は、前記クロックパルスに基づき前記電源電圧を出力する第１のフリップフロップと、前記クロックパルスに基づき前記第１のフリップフロップの出力信号をさらに出力する第２のフリップフロップと、を備え、
前記出力回路は、前記第１及び第２のフリップフロップの出力信号に基づき、前記リセット信号を出力することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、ＰｃｈトランジスタとＮｃｈトランジスタのサイズ比が異なることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、閾値電圧が異なることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１又は第２のフリップフロップは、ラッチ回路を構成する第１及び第２のインバータ回路を有し、
前記第１のインバータと第２のインバータとは、電流駆動能力が異なることを特徴とする請求項５に記載の半導体装置。
【請求項９】
パッシブ型ＲＦＩＤ用の半導体装置であることを特徴とする請求項１乃至８のいずれか一つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−４２２１３（Ｐ２００６−４２２１３Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２２５９６（Ｐ２００４−２２２５９６）
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【出願人】（０００２３２０３６）ＮＥＣマイクロシステム株式会社 (72)
【出願人】（３０４０３９１０２）株式会社キュービックアイディ (8)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２９日（２００４．７．２９）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【出願人】（０００２３２０３６）ＮＥＣマイクロシステム株式会社 (72)
【出願人】（３０４０３９１０２）株式会社キュービックアイディ (8)
【Ｆターム（参考）】
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