可変容量素子、及び液晶表示装置
【課題】制御性が良く、安定して動作する可変容量素子を提供する。消費電力が少なく、表示品位の良い液晶表示装置を提供する。
【解決手段】印加される電界により、ｎ型またはｉ型となる半導体、もしくは、ｐ型またはｉ型となる半導体を用いて可変容量素子を構成する。容量素子を構成する第１の電極と第２の電極の間に、誘電体層として絶縁層と上記半導体層の積層を設ける。第１の電極を誘電体層側に設け、第２の電極を半導体層側に設けた時に、第１の電極と半導体層が重畳する面積Ｃ１よりも、第１の電極と半導体層と第２の電極が重畳する面積Ｃ２の方を小さくなるようにする。動画像表示と静止画像表示で駆動方法を切り替える液晶表示装置に可変容量素子を適用することで、消費電力が少なく、表示品位の良い液晶表示装置を実現できる。
【解決手段】印加される電界により、ｎ型またはｉ型となる半導体、もしくは、ｐ型またはｉ型となる半導体を用いて可変容量素子を構成する。容量素子を構成する第１の電極と第２の電極の間に、誘電体層として絶縁層と上記半導体層の積層を設ける。第１の電極を誘電体層側に設け、第２の電極を半導体層側に設けた時に、第１の電極と半導体層が重畳する面積Ｃ１よりも、第１の電極と半導体層と第２の電極が重畳する面積Ｃ２の方を小さくなるようにする。動画像表示と静止画像表示で駆動方法を切り替える液晶表示装置に可変容量素子を適用することで、消費電力が少なく、表示品位の良い液晶表示装置を実現できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量値を電圧により制御可能な可変容量素子、及び可変容量素子を有する液晶表示装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器などは全て半導体装置である。
【背景技術】
【０００３】
容量値を電圧により制御可能な素子として、可変容量ダイオード、バリアブルリアクター、バリキャップなどと呼ばれる可変容量素子が知られている。また、可変容量素子は、ｐｎ接合型と、ＭＩＳ型（または、ＭＯＳ型ともいう）が知られている。
【０００４】
ｐｎ接合型の可変容量素子は、逆方向電圧が印加された時に、印加された電圧の大きさに応じてｐｎ接合界面に生じる空乏層の厚さが変化する性質を利用した可変容量素子であり、ｐ型及びｎ型半導体層の不純物濃度を調節することにより容量値の変化を調節することができる。
【０００５】
ＭＩＳ型の可変容量素子は、半導体基板上に絶縁層と電極を形成し、電極に加える電圧の大きさにより、半導体基板表面に生じる空乏層の厚さを制御することで容量値を変化させる。ＭＩＳ型の可変容量素子は、ｐｎ接合型の可変容量素子ほど容量比を大きくできないものの、ＭＩＳ型トランジスタと同時に作製することができるため、高集積化しやすいという利点がある。
【０００６】
しかしながら、ＭＩＳ型の可変容量素子においても、半導体基板を空乏化させるには、ｐ型またはｎ型半導体基板中の不純物濃度を適切に制御する必要があった。また、ＭＩＳ（ＭＯＳ）型の可変容量素子は、電極に供給される信号の周波数が１ｋＨｚ以上の高周波数信号の場合は、電極に印加される電圧が正バイアスか負バイアスによって容量値を明確に変化させることができるが、信号の周波数が低下すると容量値を明確に変化させることが難しくなり、特に周波数が１００Ｈｚ以下の低周波数信号や直流信号では、正バイアスでも負バイアスでも容量値がほとんど変わらないという問題があった。
【０００７】
ＭＩＳ型の可変容量素子の一例として、特許文献１に記載された可変容量素子が挙げられる。特許文献１に記載の可変容量素子は、異なる面積を有する２つの電極の間に、ｐ型シリコン層またはｎ型シリコン層と、絶縁層を設け、電極間に加える電圧によりｐ型シリコン層またはｎ型シリコン層を空乏化させることで、２つの異なる容量値を実現する構成が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２７２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ｐ型シリコン層上に絶縁層を介して電極を設け、電極に正の直流電圧または正の低周波数電圧が印加されると、ｐ型シリコン層が空乏化され、その後反転層が形成されてｐ型シリコン層がｎ型化されることが知られている。また、ｎ型シリコン層上に絶縁層を介して電極を設け、電極に負の直流電圧または負の低周波数電圧が印加されると、ｎ型シリコン層が空乏化され、その後、反転層が形成されてｎ型シリコン層がｐ型化されることが知られている。また、一般に、液晶表示装置の画素に用いられる保持容量には、走査線のスキャン周波数（おおよそ６０Ｈｚ）と同程度の周波数を有する低周波数電圧か、固定電圧（直流電圧）が印加される。
【００１０】
このため、特許文献１に記載の可変容量素子の容量値は、電極間に印加される電圧によって、図３に示すＣＶ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ）特性４０１のように変化する。図３の横軸は、半導体層の電位を基準電位（０Ｖ）としたときの、絶縁層を介して半導体層に隣接して形成される電極に加えられる電位を示し、縦軸は容量値を示している。
【００１１】
図３に示すＣＶ特性４０１は、半導体層にｐ型シリコン層を用いた場合のＣＶ特性である。半導体層の電位を基準電位（０Ｖ）とし、電極の電位が負から正に変化すると、ｐ型シリコン層が徐々に空乏化されて容量値がＡからＢに減少する。Ｂは、ｐ型シリコン層が空乏化された時の最小の容量値である。その後、ｐ型シリコン層に反転層が形成され、ｐ型シリコン層がｎ型化されると、容量値はＢからＡ’へと増加する。このようなＣＶ特性は、ＭＩＳ（ＭＯＳ）型の可変容量素子のＣＶ特性として広く知られている。
【００１２】
また、半導体層にｎ型シリコン層を用いた場合のＣＶ特性は、上記説明におけるｐ型とｎ型を入れ換えて、また、正と負を入れ換えて説明することができる。
【００１３】
また、上記ｐ型またはｎ型シリコン層中の不純物濃度が高いと、ｐ型またはｎ型シリコン層の空乏化がされにくくなり、可変容量素子として機能できなくなるため、シリコン層中の不純物濃度を適切に制御する必要がある。また、素子間に不純物濃度のばらつきがあると、素子毎にＢの容量値や、容量値がＢとなる電圧にはらつきが生じやすくなる。
【００１４】
このように、上記可変容量素子の半導体層に、加えられた電界によってｎ型またはｐ型に変化する半導体層を用いると、Ｂの容量値を実現するための電圧範囲が狭く、Ｂの容量値を維持することが困難となる。すなわち、このような可変容量素子を液晶表示装置の保持容量として用いると、画素電極に印加される画像信号の変動により保持容量に加えられる電圧が変動するため、Ｂの容量値を維持することが困難となる。
【００１５】
本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。
【００１６】
本発明の一態様は、高速動作が可能な半導体装置を提供することを課題の一とする。
【００１７】
本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。
【００１８】
本発明の一態様は、表示品位に優れた半導体装置を提供することを課題の一とする。
【００１９】
本発明の一態様は、生産性が良い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００２０】
印加される電界により、ｎ型またはｉ型となる半導体、もしくは、ｐ型またはｉ型となる半導体を用いることで、動作の安定した可変容量素子を実現する。可変容量素子を構成する第１の電極と第２の電極の間に、誘電体層として絶縁層と上記半導体層の積層を設ける。第１の電極を誘電体層側に設け、第２の電極を半導体層側に設けた時に、第１の電極と半導体層が重畳する面積Ｃ１よりも、第１の電極と半導体層と第２の電極が重畳する面積Ｃ２の方を小さくなるようにする。
【００２１】
このような半導体材料として、酸化物半導体が挙げられる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、印加される電界により、ｎ型か、ｉ型もしくは実質的にｉ型と見なせる状態となる。
【００２２】
上記構成の可変容量素子の半導体層にｎ型またはｉ型となる半導体を用いると、第１の電極に正の電位が与えられた場合は、面積Ｃ１で決められる容量値Ｆ１となり、第１の電極に負の電位が与えられた場合は、面積Ｃ２で決められる容量値Ｆ２となる。
【００２３】
また、第１の電極の電位が正または負であれば、第１の電極の電位が変動しても容量値Ｆ１または容量値Ｆ２はほとんど変動することが無いため、容量値Ｆ１及び容量値Ｆ２を制御性よく安定して実現することができる。
【００２４】
例えば、本明細書で開示する可変容量素子を、液晶表示装置の保持容量に適用することで、画像の書き換え頻度の多い動画像表示においては容量値を小さくし、画像の書き換え頻度の少ない静止画像表示においては容量値を大きくすることができる。すなわち、動画像表示と静止画像表示における保持容量を最適な容量値とすることができるため、表示品位がよく、消費電力が少ない、信頼性の高い液晶表示装置を実現できる。
【００２５】
また、酸化物半導体は、トランジスタのチャネルが形成される半導体層（活性層）に適用することもできる。また、活性層に酸化物半導体を用いることで、消費電力が少なく、信頼性の高い半導体装置を実現できる。
【００２６】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性半導体）又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。ｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。半導体層に、水分または水素などの不純物濃度が十分に低減されて高純度化され、酸素欠損が低減された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。
【００２７】
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜が薄い場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００２８】
本発明の一態様は、第１の電極と、第２の電極を有し、第１の電極と第２の電極の間に、絶縁層と酸化物半導体層を有し、第１の電極は絶縁層と接して設けられ、第２の電極は酸化物半導体層と接して設けられ、第１の電極と酸化物半導体層が重畳する面積は、第１の電極と酸化物半導体層と第２の電極が重畳する面積よりも大きいことを特徴とする可変容量素子である。
【００２９】
本発明の一態様は、駆動回路部と、容量線駆動回路と、画素部に可変容量素子を有する表示パネルと、駆動回路部を駆動する制御信号及び画素部に供給する画像信号を生成するための信号生成回路と、画像信号をフレーム期間毎に記憶する記憶回路と、記憶回路でフレーム期間毎に記憶された画像信号のうち、連続するフレーム期間の画像信号の差分を検出する比較回路と、比較回路で差分を検出した際に、連続するフレーム期間の画像信号を選択して出力する選択回路と、比較回路で差分を検出した際に、容量線駆動回路から可変容量素子の容量値を第１の容量値とする信号の供給を行い、比較回路で差分を検出しない際に、容量線駆動回路から可変容量素子の容量値を第２の容量値とする信号の供給を行い、制御信号の駆動回路部への供給を停止する表示制御回路と、を有する液晶表示装置である。
【００３０】
第１の容量値を、第２の容量値よりも小さくすることで、表示品位がよく、消費電力が少ない、信頼性の高い液晶表示装置を実現できる。
【発明の効果】
【００３１】
本発明の一態様によれば、信頼性の高い半導体装置を提供することができる。
【００３２】
本発明の一態様によれば、高速動作が可能な半導体装置を提供することができる。
【００３３】
本発明の一態様によれば、消費電力が低減された半導体装置を提供することができる。
【００３４】
本発明の一態様によれば、表示品位に優れた半導体装置を提供することができる。
【００３５】
本発明の一態様によれば、生産性が良い半導体装置を提供することができる。
【００３６】
本発明の一態様は、少なくとも上記課題の一つを解決する。
【図面の簡単な説明】
【００３７】
【図１】可変容量素子の一態様を説明する上面図及び断面図。
【図２】可変容量素子の動作を説明する図。
【図３】半導体層にｐ型シリコン層を用いたＭＩＳ型可変容量素子のＣＶ特性を示す図。
【図４】液晶表示装置のブロック図の一例を示す図。
【図５】本発明の一態様を説明する回路図。
【図６】本発明の一態様を説明する上面図及び断面図。
【図７】本発明の一態様を説明する上面図。
【図８】本発明の一態様を説明する上面図及び断面図。
【図９】本発明の一態様を説明する断面図。
【図１０】本発明の一態様を説明する断面図。
【図１１】本発明の一態様を説明する断面図。
【図１２】本発明の一態様を説明する断面図。
【図１３】本発明の一態様を説明する断面図。
【図１４】本発明の一態様を説明する上面図及び断面図。
【図１５】本発明の一態様を説明する図。
【図１６】電子機器の使用形態の例を説明する図。
【図１７】可変容量素子の計算結果を示す図。
【図１８】酸化物材料の結晶構造を説明する図。
【図１９】酸化物材料の結晶構造を説明する図。
【図２０】酸化物材料の結晶構造を説明する図。
【図２１】酸化物材料の結晶構造を説明する図。
【発明を実施するための形態】
【００３８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３９】
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００４０】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４１】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４２】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００４４】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００４５】
（実施の形態１）
本明細書で開示する可変容量素子の構成および動作について、図１及び図２を用いて説明する。図１（Ａ）は、可変容量素子１００の上面図であり、図１（Ｂ）は、図１（Ａ）中の鎖線Ｘ１−Ｘ２における断面図である。また、図１（Ｃ）は、図１（Ａ）中の鎖線Ｙ１−Ｙ２における断面図である。
【００４６】
図１に示す可変容量素子１００は、第１の電極１０１上に絶縁層１０２が形成され、絶縁層１０２上に半導体層１０３が形成され、半導体層１０３上に第２の電極１０４が形成されている。第１の電極１０１と半導体層１０３が重畳する部分の面積をＣ１とし、第１の電極１０１と半導体層１０３と第２の電極１０４が重畳する部分の面積をＣ２とする。
【００４７】
図１では、半導体層１０３は第１の電極１０１の端部を超えずに形成されているが、半導体層１０３は、第１の電極１０１の端部を超えて形成されてもよい。
【００４８】
半導体層１０３には、印加される電界により、ｎ型もしくはｉ型（真性）のどちらかになる半導体材料か、ｐ型もしくはｉ型のどちらかとなる半導体材料を用いる。このような半導体材料として、酸化物半導体が挙げられる。
【００４９】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、印加される電界により、ｎ型か、ｉ型もしくは実質的にｉ型と見なせる状態となる。
【００５０】
絶縁層１０２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができる。また、絶縁層１０２は単層に限らず異なる層の積層でも良い。例えば、絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、絶縁層Ａの上に絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、絶縁層１０２としても良い。
【００５１】
第１の電極１０１及び第２の電極１０４は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【００５２】
なお、第２の電極１０４と半導体層１０３間のキャリアの移動を良好なものとするため、第２の電極１０４と半導体層１０３をオーミック接続とする必要がある。半導体と金属のオーミック接続は、半導体材料の電子親和力以下の仕事関数を有する金属材料を接続することで実現可能である。ただし、シリコンなどの無機半導体材料の電子親和力は、一般に電極や配線として用いられる金属材料の仕事関数よりも小さいため、両者の間に別途オーミックコンタクト層を設ける必要がある。
【００５３】
一方で、例えば、半導体層１０３にＩｎ−Ｇａ−Ｚｎ系の酸化物半導体を用いると、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体の電子親和力は４．３ｅＶ程度であるため、第２の電極１０４に、仕事関数が４．１ｅＶ程度であるチタンを用いることで、別途オーミックコンタクト層を設けることなく、オーミック接続を実現することが可能となる。すなわち、半導体装置の作製工程を簡略化することが可能となり、半導体装置の生産性を向上させることができる。
【００５４】
続いて、半導体層１０３に電界が印加されていないときにｉ型であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いた可変容量素子１００の動作について、図２を用いて説明する。図２（Ａ１）及び図２（Ａ２）は、図１（Ａ）中の鎖線Ｘ１−Ｘ２における断面図である。また、半導体層１０３と第２の電極１０４はオーミック接続されているものとする。
【００５５】
図２（Ａ３）に、第１の電極１０１の電位を変化させた時の、可変容量素子１００の容量値の変化を説明するＣＶ特性１１１を示す。図２（Ａ３）の横軸は、第２の電極１０４の電位を０Ｖとしたときの、第１の電極１０１の電位を示し、縦軸は容量値を示している。
【００５６】
第１の電極１０１の電位が一定以上になると、半導体層１０３はｎ型化されて、ｎ型の半導体層１３３となる（図２（Ａ１）参照）。なお、特段の説明がない限り、半導体層１０３がｎ型の半導体層１３３となり、可変容量素子１００の容量値が増加し始める電位を、本明細書における、しきい値電圧という。
【００５７】
なお、図２（Ａ３）に示すＣＶ特性１１１は、第１の電極１０１の仕事関数と、半導体層１０３の電子親和力及びバンドギャップの関係から、しきい値電圧がややマイナス方向にシフトしている場合を示している。
【００５８】
ｎ型の半導体層１３３は導電体として機能するため、可変容量素子１００の容量値は、Ｃ１の面積と、誘電体層として機能する絶縁層１０２の厚さと誘電率で決定される容量値Ｆ１となる（図２（Ａ３）参照）。
【００５９】
また、半導体層１０３に用いる酸化物半導体は、負の電界が加えられてもｉ型のままとなる（図２（Ａ２）参照）。
【００６０】
酸化物半導体はエネルギーギャップが３．０ｅＶ以上と大きく、ｉ型化または実質的にｉ型化された酸化物半導体のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、小さい値（例えば、１×１０１２／ｃｍ３未満、もしくは、１．４５×１０１０／ｃｍ３未満）をとる。このため、ｉ型化または実質的にｉ型化された酸化物半導体は、絶縁体とみなすことができる。
【００６１】
このため、第１の電極１０１にしきい値電圧よりも低い電位が加えられた場合は、絶縁層１０２のみでなく半導体層１０３も誘電体層として機能する。よって、第１の電極１０１にしきい値電圧よりも低い電位が加えられた時の可変容量素子１００の容量値は、Ｃ２の面積と、誘電体層として機能する絶縁層１０２及び半導体層１０３の厚さと誘電率で決定される容量値Ｆ２となる。
【００６２】
このように、半導体層１０３に、酸化物半導体を用いた可変容量素子１００は、電極間に加えられる電圧のばらつきの影響を受けにくく、第１の電極１０１と第２の電極１０４の電位差がしきい値電圧より低ければ、第１の電極１０１の電位が変動しても容量値Ｆ２の容量値を一定に保つことができる。また、厳密には容量値Ｆ１と容量値Ｆ２で誘電体層の厚さと誘電率が異なるが、容量値Ｆ１と容量値Ｆ２の容量比は、Ｃ１とＣ２の面積比でほぼ決定することができる。すなわち、容量値Ｆ１と容量値Ｆ２の容量比が設計しやすく、また、容量値を安定して切り替えることが可能となる。このため、動作が安定し、信頼性の高い半導体装置を提供することができる。また、容量比は、Ｃ１とＣ２の面積比で決定できるため、容量比の大きい可変容量素子を実現することができる。
【００６３】
また、本実施の形態で開示する可変容量素子は、半導体層に不純物を添加する必要が無く、オーミックコンタクト層の形成も不要となるため、生産性の良い半導体装置を提供することができる。
【００６４】
なお、本実施の形態では可変容量素子１００を、下層から電極１０１、絶縁層１０２、半導体層１０３、電極１０４の順に積層する例について説明したが、積層順を上下入れ換えて形成しても構わない。
【００６５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００６６】
（実施の形態２）
本実施の形態では、実施の形態１に開示した可変容量素子を用いた半導体装置の一例として、静止画像と動画像を判定し、静止画像表示における低消費電力化と、動画像表示における表示品位の向上を両立させた液晶表示装置の構成について説明する。
【００６７】
なお動画像とは、複数のフレームに時分割した複数の画像を高速に切り替えることで人間の目に動画像として認識される画像のことをいう。具体的には、１秒間に６０回（６０フレーム）以上画像を切り替えることで、人間の目にはちらつきが少なく動画像と認識される連続する画像信号のことである。一方、静止画像は、動画像と異なり、複数のフレーム期間に時分割した複数の画像を高速に切り替えて動作させるものの、連続するフレーム期間、例えばｎフレーム目と、（ｎ＋１）フレーム目とで画像信号が変化しない画像信号のことをいう。
【００６８】
まず、図４のブロック図を用いて、本実施の形態で開示する液晶表示装置の構成について説明する。本実施の形態で示す液晶表示装置１０００は、表示パネル１００１、信号生成回路１００２、記憶回路１００３、比較回路１００４、選択回路１００５、表示制御回路１００６を有する。
【００６９】
表示パネル１００１は、一例として、駆動回路部１００７、容量線駆動回路１０１１、画素部１００８を有する。駆動回路部１００７は、走査線駆動回路１００９Ａ及び信号線駆動回路１００９Ｂを有する。走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂは、複数の画素１１００を有する画素部１００８を駆動するための駆動回路である。また、走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、容量線駆動回路１０１１及び画素部１００８は、同じ基板に形成されるトランジスタにより回路が構成されるものでもよい。
【００７０】
また、走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、容量線駆動回路１０１１の一部または全部を、画素部１００８と異なる基板上に設ける構成としてもよい。
【００７１】
また、画素部１００８における表示方式は、プログレッシブ方式や、インターレース方式や、フィールドシーケンシャル方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【００７２】
ここで、図５（Ａ）及び図５（Ｂ）を用いて、画素部１００８の構成の一例を説明する。画素部１００８は、走査線駆動回路１００９Ａに電気的に接続するｍ本（ｍは１以上の整数）の第１の配線１１１１と、信号線駆動回路１００９Ｂに電気的に接続するｎ本（ｎは１以上の整数）の第２の配線１１１２と、容量線駆動回路１０１１に電気的に接続するｍ本の第３の配線１１１３を有している。走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、及び容量線駆動回路１０１１から供給される信号は、それぞれ第１の配線１１１１、第２の配線１１１２、及び第３の配線１１１３を介して画素１１００に入力される。
【００７３】
また、画素部１００８は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素１１００を有している。ｉ行ｊ列の画素１１００（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第１の配線１１１１−ｉ、第２の配線１１１２−ｊ、第３の配線１１１３−ｉにそれぞれ電気的に接続されている。
【００７４】
図５（Ｂ）に、ｉ行ｊ列の画素１１００の等価回路図を示す。画素１１００は、トランジスタ１１０１と、容量素子１１０２と、液晶素子１１０３を有している。トランジスタ１１０１のゲート電極は、第１の配線１１１１−ｉと電気的に接続され、トランジスタ１１０１のソース電極またはドレイン電極の一方は、第２の配線１１１２−ｊに電気的に接続され、トランジスタ１１０１のソース電極またはドレイン電極の他方は、ノード１１０４に電気的に接続されている。
【００７５】
容量素子１１０２の一方の電極は、ノード１１０４に電気的に接続され、容量素子１１０２の他方の電極は、第３の配線１１１３−ｉに電気的に接続されている。液晶素子１１０３の一方の電極は、ノード１１０４に電気的に接続され、液晶素子１１０３の他方の電極は、電極１１１４に電気的に接続されている。電極１１１４の電位は、０Ｖや、ＧＮＤや、共通電位などの固定電位としておけばよい。
【００７６】
容量素子１１０２は、実施の形態１で開示した可変容量素子１００を適用する。すなわち、可変容量素子１００の第１の電極１０１が第３の配線１１１３−ｉに電気的に接続され、第２の電極１０４がノード１１０４に電気的に接続される。
【００７７】
走査線駆動回路１００９Ａは、第１の配線１１１１−ｉに、トランジスタ１１０１をオン状態またはオフ状態とする信号を供給する。信号線駆動回路１００９Ｂは、第２の配線１１１２−ｊに画像信号を供給する。容量線駆動回路１０１１は、第３の配線１１１３−ｉに、容量素子１１０２の容量値を決定する信号を供給する。
【００７８】
トランジスタ１１０１は、液晶素子１１０３に第２の配線１１１２−ｊから供給される画像信号を入力させるか否かを選択する機能を有する。第１の配線１１１１−ｉにトランジスタ１１０１をオン状態とする信号が供給されると、トランジスタ１１０１を介して第２の配線１１１２−ｊの画像信号が液晶素子１１０３に供給される。液晶素子１１０３は、供給される画像信号（電位）に応じて、光の透過率が制御される。容量素子１１０２は、トランジスタ１１０１がオフ状態の間、液晶素子１１０３に供給された画像信号を保持するための、保持容量として機能する。
【００７９】
保持容量の大きさを決める要素として、トランジスタ１１０１のオフ電流がある。保持容量の大きさが同じであれば、オフ電流を低減することで、電圧の保持期間を長くすることができる。また、オフ電流を低減することで、保持期間を変えずに、保持容量を小さくすることができる。
【００８０】
トランジスタ１１０１のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。
【００８１】
また、トランジスタ１１０１のチャネルが形成される半導体層に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。また、消費電力の小さい液晶表示装置を実現することができるため、トランジスタ１１０１のチャネルが形成される半導体層に酸化物半導体を用いることが好ましい。
【００８２】
また、前述したように、トランジスタ１１０１のオフ電流を低減することで、保持期間を変えずに、保持容量を小さくすることができるため、画素１１００の開口率を向上させ、表示品位の優れた半導体装置を実現することができる。
【００８３】
トランジスタ１１０１が有する半導体層と、容量素子１１０２が有する半導体層を、同じ半導体を用いて形成することで、作製工程が軽減され、生産性の良い半導体装置を実現することができる。
【００８４】
また、オフ電流が極めて小さいトランジスタを用いて、表示装置などを作製した場合、オフ電流が小さくほとんどリークがないため、表示データを保持する時間を長くすることができる。
【００８５】
具体的には、酸化物半導体を具備するトランジスタは、チャネル幅１０μｍの場合において、チャネル幅１μｍあたりのオフ電流を１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下にすることが可能である。オフ状態における電流値（オフ電流値）が極めて小さいトランジスタを画素１１００を構成するトランジスタ１１０１に用いることにより、映像信号等の電気信号の保持時間を長くすることができる。例えば、画像信号の書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。このように、表示の切り替えが少ない静止画像等の表示では、画素への信号の書き込み回数を低減することができるため、低消費電力化を図ることができる。
【００８６】
また、画像信号等の電気信号の保持時間を長くするためには、オフ電流値が極めて小さいトランジスタを用いることに加え、容量素子１１０２の容量値を大きくすることも効果的である。容量素子１１０２の容量値を大きくすることで、画像信号等の電気信号の保持時間をさらに長くすることができ、消費電力を抑制する効果をさらに高めることができる。
【００８７】
なお、静止画表示において、保持期間中の液晶素子に印加されている電圧の保持率を考慮して、適宜リフレッシュ動作してもよい。例えば、液晶素子の画素電極に信号を書き込んだ直後における電圧の値（初期値）に対して所定のレベルまで電圧が下がったタイミングでリフレッシュ動作を行えばよい。所定のレベルとする電圧は、初期値に対してチラツキを感じない程度に設定することが好ましい。具体的には、初期値に対して１０％低い状態、好ましくは３％低い状態となる毎に、リフレッシュ動作（再度の書き込み）を行うのが好ましい。
【００８８】
また、静止画表示における保持期間において、対向電極（共通電極、コモン電極ともいう。）をフローティング状態とすることもできる。具体的には、対向電極にコモン電位を与える電源と対向電極との間にスイッチを設け、書き込み期間中はスイッチをオンにして電源から対向電極にコモン電位を与えた後、残りの保持期間においてはスイッチをオフにしてフローティング状態とすればよい。該スイッチについても、前述した高純度の酸化物半導体を具備するトランジスタを用いることが好ましい。
【００８９】
また、図４に示す信号生成回路１００２は、駆動回路部１００７、及び容量線駆動回路１０１１を駆動するための信号を生成する回路である。また信号生成回路１００２は、配線を介して駆動回路部１００７駆動するための信号を出力する回路、及び配線を介して記憶回路１００３に画像信号（ビデオ電圧、ビデオ信号、ビデオデータともいう）を出力する回路である。換言すれば、駆動回路部１００７及び容量線駆動回路１０１１を駆動するための制御信号、及び画素部１００８に供給する画像信号を生成し出力するための回路である。
【００９０】
信号生成回路１００２は、具体的には、制御信号として、走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、及び容量線駆動回路１０１１に電源電圧である高電源電位ＶＤＤ、低電源電位ＶＳＳを供給し、走査線駆動回路１００９Ａ用のスタートパルスＳＰ、クロック信号ＣＫ、及び／または、信号線駆動回路１００９Ｂ用のスタートパルスＳＰ、クロック信号ＣＫを生成し、出力する。また信号生成回路１００２は、動画像または静止画を表示するための画像信号Ｄａｔａを記憶回路１００３に出力する。
【００９１】
なお信号生成回路１００２は、他にも画像信号、ラッチ信号等の信号を生成する回路であってもよい。また信号生成回路１００２は、走査線駆動回路１００９Ａ及び／または信号線駆動回路１００９Ｂには、各駆動回路のパルス信号の出力を停止するためリセット信号Ｒｅｓを出力する構成としてもよい。なお各信号は第１のクロック信号、第２のクロック信号といったように複数の信号で構成される信号であってもよい。
【００９２】
なお高電源電位ＶＤＤとは、基準電位より高い電位のことであり、低電源電位ＶＳＳとは基準電位以下の電位のことをいう。なお高電源電位及び低電源電位ともに、トランジスタが動作できる程度の電位であることが望ましい。
【００９３】
なお信号生成回路１００２から記憶回路１００３への画像信号の出力がアナログの信号の場合には、Ａ／Ｄコンバータ等を介してデジタルの信号に変換して、記憶回路１００３に出力する構成とすればよい。
【００９４】
記憶回路１００３は、複数のフレームに関する画像信号を記憶するための複数のフレームメモリ１０１０を有する。なおフレームメモリは、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶素子を用いて構成すればよい。
【００９５】
なおフレームメモリ１０１０は、フレーム期間毎に画像信号を記憶する構成であればよく、フレームメモリの数について特に限定されるものではない。またフレームメモリ１０１０の画像信号は、比較回路１００４及び選択回路１００５により選択的に読み出されるものである。
【００９６】
比較回路１００４は、記憶回路１００３に記憶された連続するフレーム期間の画像信号を選択的に読み出して、当該画像信号の比較を行い、差分を検出するための回路である。当該比較回路１００４での画像信号の比較により、差分が検出された際に当該差分を検出した連続するフレーム期間では動画像であると判断される。一方、比較回路１００４での画像信号の比較により、差分が検出されない際に当該差分を検出しなかった連続するフレーム期間では静止画像であると判断される。すなわち、比較回路１００４での差分の検出によって連続するフレーム期間の画像信号が、動画像を表示するための画像信号であるか、または静止画像を表示するための画像信号であるか、の判断がなされるものである。なお、当該比較により得られる差分は、一定のレベルを超えたときに、差分を検出したと判断されるように設定してもよい。
【００９７】
選択回路１００５は、複数のスイッチ、例えばトランジスタで形成されるスイッチを設け、動画像を表示するための画像信号が比較回路での差分の検出により判断された際に、当該画像信号が記憶されたフレームメモリ１０１０より画像信号を選択して表示制御回路１００６に出力するための回路である。なお比較回路１００４で比較したフレーム間の画像信号の差分が検出されなければ、連続するフレーム期間で表示される画像は静止画であり、この場合、連続するフレーム期間の後半のフレームの画像信号について表示制御回路１００６に出力しない構成とすればよい。
【００９８】
表示制御回路１００６は、画像信号、高電源電位ＶＤＤ、低電源電位ＶＳＳ、スタートパルスＳＰ、クロック信号ＣＫ、及びリセット信号Ｒｅｓの制御信号に関して、駆動回路部１００７への供給または停止を切り替える為の回路である。また、容量線駆動回路１０１１を介して、画素１１００が有する容量素子１１０２の容量値を決定する制御信号を供給する。
【００９９】
具体的には、比較回路１００４により動画像と判断、すなわち連続フレーム期間の画像信号の差分が抽出された場合には、画像信号が選択回路１００５より供給されて表示制御回路１００６を介して駆動回路部１００７に供給され、制御信号が、表示制御回路１００６を介して駆動回路部１００７に供給され、容量線駆動回路１０１１を介して、画素１１００が有する容量素子１１０２の容量値を、動画像表示用の容量値とする制御信号を供給することとなる。
【０１００】
一方、比較回路１００４により静止画と判断、すなわち連続フレーム期間の画像信号の差分を抽出しない場合には、画像信号が選択回路１００５より供給されないため表示制御回路１００６より駆動回路部１００７に画像信号が供給されず、制御信号の駆動回路部１００７への供給を表示制御回路１００６が停止することとなる。この時、表示制御回路１００６は、容量線駆動回路１０１１を介して、画素１１００が有する容量素子１１０２の容量値を、静止画像表示用の容量値とする制御信号を供給する。
【０１０１】
なお、静止画像と判断される場合において、静止画像と判断される期間が短い場合には、制御信号のうち、高電源電位ＶＤＤ、低電源電位ＶＳＳの停止を行わない構成としてもよい。頻繁に高電源電位ＶＤＤ、低電源電位ＶＳＳの停止及び再開を行うことによる消費電力の増大を低減することができ、好適である。
【０１０２】
なお、画像信号及び制御信号の停止は、画素部１００８の各画素で画像信号を保持できる期間にわたって行うことが望ましく、各画素での保持期間の後に再度画像信号を供給するよう、表示制御回路１００６が先に供給した画像信号及び制御信号を再度供給するようにする構成とすればよい。
【０１０３】
前述したように、静止画像表示においては、容量素子１１０２の容量が大きい方が好ましい。一方、動画像表示においては、１秒間に６０回以上も画像が書き換えられるため、容量素子１１０２の容量が大きいと１回の書き込み期間中に画像信号を確実に保持させることができず、表示品位を低下させてしまう。このため、動画像表示においては、容量素子１１０２の容量を、書き換え期間に応じて小さくする必要がある。特に、動画像表示をフィールドシーケンシャル方式で行う場合は、１秒間に１８０回以上も画像が書き換えられるため、容量素子１１０２の容量をさらに小さくする必要がある。
【０１０４】
１つの画素内に、静止画像表示用の容量値の大きな容量素子と、動画像表示用の容量値の小さな容量素子をそれぞれ形成すると、容量素子の占有面積増加により開口率が低下し、液晶表示装置の表示品位を悪くする要因となる。本実施の形態に示す液晶表示装置は、容量素子１１０２に実施の形態１に開示した可変容量素子を用いることにより、容量素子１１０２の占有面積を増やすことなく、異なる容量値を制御性よく実現させることができる。
【０１０５】
続いて、静止画像表示期間または動画像表示期間における、容量素子１１０２の動作について説明する。
【０１０６】
静止画像表示を行う期間中は、容量線駆動回路１０１１から第３の配線１１１３に、容量素子１１０２の容量値を容量値Ｆ１とする電位を供給する（図２（Ａ３）参照）。この時、第３の配線１１１３に供給する電位は、画像信号の最高電位にしきい値電圧を加えた電位よりも高い電位とする。
【０１０７】
このようにすることで、画像信号によって異なる電位がノード１１０４に供給されても、ノード１１０４を基準とした時の第３の配線１１１３の電位を、常にしきい値電圧よりも高い電位とすることができる。よって、画像信号によって異なる電位がノード１１０４に供給されても、容量素子１１０２の容量値を容量値Ｆ１とすることができる。
【０１０８】
動画像表示を行う期間中は、容量線駆動回路１０１１から第３の配線１１１３に、容量素子１１０２の容量値を容量値Ｆ２とする電位を供給する（図２（Ａ３）参照）。この時、第３の配線１１１３に供給する電位は、画像信号の最低電位にしきい値電圧を加えた電位よりも低い電位とする。好ましくは、画像信号の最低電位よりも低い電位とする。
【０１０９】
このようにすることで、画像信号によって異なる電位がノード１１０４に供給されても、ノード１１０４を基準とした時の第３の配線１１１３の電位を、常にしきい値電圧よりも低い電位とすることができる。よって、画像信号によって異なる電位がノード１１０４に供給されても、容量素子１１０２の容量値を容量値Ｆ２とすることができる。
【０１１０】
静止画像表示を行う期間中は、容量素子１１０２の容量値を大きくすることで、画素への信号の書き込み回数を低減することができるため、低消費電力化を図ることができる。また、動画像表示を行う期間中は、容量素子１１０２の容量値を小さくすることで、高速動作を可能とすることができる。
【０１１１】
保持容量に実施の形態１で開示した可変容量素子を用いることで、容量素子の占有面積を増やすことなく、制御性よく異なる容量値を実現することができる。静止画像表示と動画像表示によって、保持容量の容量値を最適なものとすることにより、消費電力が少なく、表示品位の良い液晶表示装置を実現することができる。
【０１１２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１１３】
（実施の形態３）
本実施の形態では、実施の形態２に開示した液晶表示装置の画素構成および作製方法の一例について、図６乃至図１０を用いて説明する。図６（Ａ）は、図５における画素１１００に適用することができる、画素２００の平面構成を示す上面図である。また、図６（Ｂ）は、図６（Ａ）における鎖線Ａ１−Ａ２で示す部位の積層構成を示す断面図である。また、図７は、図６（Ａ）に示す平面構成をわかりやすくするために、図６（Ａ）から画素電極２１４を除去した状態を示している。
【０１１４】
本実施の形態に示す画素は、基板２０１上に絶縁層２０２を介して、トランジスタ２２０と、容量素子３１０が形成されている。トランジスタ２２０は、ゲート電極２０４上に絶縁層２０５が形成され、絶縁層２０５上に半導体層２０７が形成されている。また、半導体層２０７上にソース電極２０９と、ドレイン電極２１０が形成され、半導体層２０７の一部に接し、ソース電極２０９と、ドレイン電極２１０上に絶縁層２１１が形成されている。トランジスタ２２０は、チャネル形成領域がゲート電極より上層に設けられるボトムゲート構造のトランジスタである。
【０１１５】
容量素子３１０は、電極２０３上に絶縁層２０５が形成され、絶縁層２０５上に半導体層２０６が形成されている。また、半導体層２０６の一部に接して、電極２０８が形成され、半導体層２０６の他の一部に接し、電極２０８上に絶縁層２１１が形成されている。容量素子３１０は、実施の形態１で開示した可変容量素子１００と同様の構成が適用されている。なお、図６及び図７では、半導体層２０６は電極２０３の端部を超えずに形成されているが、半導体層２０６は、電極２０３の端部を超えて形成されてもよい。
【０１１６】
また、絶縁層２１１上に、絶縁層２１２が形成され、絶縁層２１２上に画素電極２１４が形成されている。画素電極２１４は、絶縁層２１１と絶縁層２１２に設けられたコンタクトホール２１３を介して、ドレイン電極２１０に電気的に接続されている。また、ドレイン電極２１０と、電極２０８は、電気的に接続されている。
【０１１７】
また、トランジスタ２２０が有するゲート電極２０４は、第１の配線２２４−ｉに電気的に接続され、ソース電極２０９は第２の配線２２８−ｊに電気的に接続されている。また、容量素子３１０が有する電極２０３は、第３の配線２２３−ｉに電気的に接続されている。
【０１１８】
なお、第１の配線２２４−ｉ、第２の配線２２８−ｊ、及び第３の配線２２３−ｉは、それぞれ図５（Ａ）における第１の配線１１１１−ｉ、第２の配線１１１２−ｊ、及び第３の配線１１１３−ｉに相当する。
【０１１９】
本実施の形態に示すトランジスタ２２０は、ドレイン電極２１０を、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極２０９で囲む形状としている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能となる。
【０１２０】
また、画素電極２１４と電気的に接続するドレイン電極２１０と、ゲート電極２０４の間に生じる寄生容量が大きいと、フィードスルーの影響を受けやすくなるため、液晶素子に供給された電位が正確に保持できず、表示品位が悪化する要因となる。本実施の形態に示すように、ソース電極２０９をＵ字型としてドレイン電極２１０を囲む形状とすることで、十分なチャネル幅を確保しつつ、ドレイン電極２１０とゲート電極２０４間に生じる寄生容量を小さくすることができるため、液晶表示装置の表示品位を向上させることができる。
【０１２１】
画素電極２１４を、第１の配線２２４−ｉ、第１の配線２２４−ｉ＋１、第２の配線２２８−ｊ、及び第２の配線２２８−ｊ＋１の一部と重なるように形成し、第１の配線２２４−ｉ、第１の配線２２４−ｉ＋１、第２の配線２２８−ｊ、及び第２の配線２２８−ｊ＋１を遮光層として用いることで、ディスクリネーションや光漏れなどによるコントラストの低下を防ぎ、液晶表示装置の表示品位を向上させることができる。
【０１２２】
次に、図６及び図７で示した構成とは異なる画素構成例について、図８を用いて説明する。図８（Ａ）は、画素２５０の平面構成を示す上面図である。図８（Ｂ）は、図８（Ａ）における鎖線Ｂ１−Ｂ２で示す部位の積層構成を示す断面図である。図８に示す画素２５０は、図６及び図７で示した画素２００と、画素電極の構成が異なる。図８に示す画素２５０は、透光性を有する画素電極２１４の上に、光を反射する画素電極２１５を設けることで、半透過型の画素構成としたものである。画素の一部を反射型とすることで、比較的明るい環境下でも認識性の良い液晶表示装置とすることができる。
【０１２３】
また、画素２５０では、画素電極２１５と重畳する絶縁層２１２の表面に凹凸を設け、その凹凸形状を画素電極２１５に反映させている。画素電極２１５の表面に凹凸を設けることにより、入射した外光を乱反射させ、より良好な表示を行うことができる。よって、反射表示における視認性が向上する。
【０１２４】
続いて、図６及び図７を用いて説明した液晶表示装置の画素部の作製方法について、図９及び図１０を用いて説明する。なお、図９及び図１０における断面Ａ１−Ａ２は、図６及び図７におけるＡ１−Ａ２の鎖線で示した部位の断面図である。
【０１２５】
まず、基板２０１上に下地層となる絶縁層２０２を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板２０１は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
【０１２６】
また、基板２０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
【０１２７】
絶縁層２０２は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板２０１からの不純物元素の拡散を防止する機能がある。なお、本明細書中において、窒化酸化珪素とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。絶縁層２０２は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
【０１２８】
本実施の形態では、絶縁層２０２として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板２０１上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、絶縁層２０２中にリン（Ｐ）や硼素（Ｂ）が含有されていても良い。
【０１２９】
また、絶縁層２０２に、塩素、フッ素などのハロゲン元素を含ませることで、基板２０１からの不純物元素の拡散を防止する機能をさらに高めることができる。絶縁層２０２に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【０１３０】
また、絶縁層２０２として酸化ガリウムを用いてもよい。また、絶縁層２０２を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
【０１３１】
次に、絶縁層２０２上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ゲート電極２０４、電極２０３を形成する（図９（Ａ）参照）。また、図示していないが、この時、第１の配線２２４−ｉ及び第３の配線２２３−ｉなどの配線層も同時に形成される。
【０１３２】
ゲート電極２０４、電極２０３などを形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【０１３３】
導電層は配線としても形成されるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、３５０℃以下とするとさらに好ましい。
【０１３４】
また、導電層にＣｕを用いる場合も、マイグレーションによる不良やＣｕ元素の拡散を防ぐため、Ｍｏ、Ｔｉ、Ｗなどの、Ｃｕよりも融点の高い金属材料を積層することが好ましい。また、導電層にＣｕを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を４５０℃以下とすることが好ましい。
【０１３５】
本実施の形態では、導電層として絶縁層２０２上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により導電層を選択的にエッチング除去し、ゲート電極２０４、電極２０３を形成する（図９（Ａ）参照）。また、形成されたゲート電極２０４、電極２０３の端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。
【０１３６】
なお、フォトリソグラフィ工程に用いるレジストマスクはインクジェット法で形成してもよい。インクジェット法では、フォトマスクを使用しないため、更に製造コストを低減することができる。また、レジストマスクはエッチング工程の後に剥離するものとし、各フォトリソグラフィ工程における説明は省くこととする。
【０１３７】
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
【０１３８】
次いで、ゲート電極２０４、電極２０３上に絶縁層２０５を５０ｎｍ以上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。絶縁層２０５は、ゲート絶縁層としても機能する。絶縁層２０５には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、絶縁層２０５は単層に限らず異なる層の積層でも良い。例えば、絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、絶縁層Ａの上に絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、絶縁層２０５としても良い。
【０１３９】
絶縁層２０５の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
【０１４０】
本実施の形態では、絶縁層２０５として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、ゲート電極２０４上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１００ｎｍの厚さで形成する。
【０１４１】
また、絶縁層２０５は保護層としても機能する。Ｃｕを含むゲート電極２０４を、窒化シリコンを含む絶縁層で覆う構成とすることで、ゲート電極２０４からのＣｕ拡散を防ぐことができる。
【０１４２】
また、絶縁層２０５に、この後形成する酸化物半導体と同種の成分を含む材料を用いてもよい。絶縁層２０５を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む材料とすればよい。このような材料は酸化物半導体との相性が良く、これを絶縁層２０５に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む材料としては酸化ガリウムなどがある。
【０１４３】
また、絶縁層２０５を積層構造とする場合には、酸化物半導体と同種の成分を含む材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
【０１４４】
また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板２０１を予備加熱し、基板２０１や絶縁層２０５に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層２０５の成膜前に、ゲート電極２０４、電極２０３等まで形成した基板２０１にも同様に行ってもよい。
【０１４５】
本実施の形態では、半導体層２０６及び半導体層２０７に酸化物半導体を用いる。酸化物半導体は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて形成することができる。
【０１４６】
酸化物半導体は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、スパッタガスとして酸素ガスを用いて成膜する。酸化物半導体の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体中の不純物濃度は低くなる。
【０１４７】
なお、酸化物半導体をトランジスタのチャネル形成領域として用いる場合は、酸化物半導体が薄いほどトランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０１４８】
酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、Ｉｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。また、上記酸化物半導体に酸化シリコンを含ませてもよい。
【０１４９】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。酸化物半導体をｉ型（真性）とするため、この後行う脱水化または脱水素化、及び酸素の供給は有効である。
【０１５０】
なお、酸化物半導体をトランジスタのチャネル形成領域として用いる場合は、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１５１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１５２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
【０１５４】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｆｅ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【０１５５】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１５６】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５７】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５８】
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで酸化物半導体を形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。スパッタガスを希ガスと酸素の混合ガスとする場合は、酸素ガスの割合を３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【０１５９】
酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で形成するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。また、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてもよい。
【０１６０】
また、酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ系酸化物材料をスパッタリング法で形成する場合は、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系金属酸化物ターゲットを用いることが好ましい。
【０１６１】
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１６２】
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１６３】
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。なお、第１のフォトリソグラフィ工程により形成された電極または配線にＡｌが用いられている場合は、基板温度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程により形成された電極または配線にＣｕが用いられている場合は、基板温度を４５０℃以下とする。
【０１６４】
基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。
【０１６５】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１６６】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０１６７】
また、酸化物半導体層中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とすることが好ましい。
【０１６８】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３）しかし、このような指摘は適切でない。
【０１６９】
アルカリ金属、及びアルカリ土類金属は酸化物半導体層を用いたトランジスタにとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（トランジスタのしきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１７０】
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層の構造を整え、酸化物半導体層中の不純物濃度を低減することができる。
【０１７１】
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。ただし、第１のフォトリソグラフィ工程により形成された電極または配線にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程により形成された電極または配線にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下で４５０℃、１時間の加熱処理を行う。
【０１７２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７３】
例えば、第１の加熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７４】
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７５】
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０１７６】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半導体層を用いることで、極めて優れたオフ電流特性のトランジスタ２２０を得ることができる。
【０１７７】
また、高純度化された酸化物半導体層を有するトランジスタは、トランジスタのしきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
【０１７８】
このように、高純度化し、また、酸素欠損を低減することにより電気的にｉ型（真性）化した酸化物半導体層を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体層を用いた信頼性の高い半導体装置を提供することができる。
【０１７９】
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により選択的にエッチング除去し、半導体層２０６及び半導体層２０７を形成する（図９（Ｂ）参照）。また、半導体層２０６及び半導体層２０７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１８０】
また、絶縁層２０５にコンタクトホールを形成する場合、その工程は酸化物半導体層の加工時に同時に行うことができる。
【０１８１】
酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【０１８２】
また、第１の加熱処理は、第２のフォトリソグラフィ工程終了後に行っても良い。
【０１８３】
次いで、半導体層２０６及び半導体層２０７上に、ソース電極２０９、ドレイン電極２１０、及び電極２０８となる導電層を形成する。ソース電極２０９、ドレイン電極２１０、及び電極２０８に用いる導電層は、ゲート電極２０４及び電極２０３と同様の材料及び方法で形成することができる。また、ソース電極２０９、ドレイン電極２１０、及び電極２０８に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１８４】
本実施の形態では、導電層として半導体層２０６及び半導体層２０７上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第３のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ソース電極２０９、ドレイン電極２１０、及び電極２０８を形成する（図９（Ｃ）参照）。また、図示していないが、この時、第２の配線２２８−ｊなどの配線層も同時に形成される。
【０１８５】
次いで、ソース電極２０９、ドレイン電極２１０、及び電極２０８上に絶縁層２１１を形成する（図９（Ｄ）参照）。絶縁層２１１は、絶縁層２０２または絶縁層２０５と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層２１１に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化（ｎ型化）する恐れがある。従って、酸化物半導体層をｉ型化または実質的にｉ型化とする場合は、絶縁層２１１を水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
【０１８６】
本実施の形態では、絶縁層２１１として膜厚２００ｎｍの酸化シリコンを、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
【０１８７】
絶縁層２１１の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層２１１は、絶縁層２１１中に含まれる不純物の濃度を低減することができる。また、絶縁層２１１の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１８８】
絶縁層２１１を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１８９】
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。ただし、第１のフォトリソグラフィ工程、または第３のフォトリソグラフィ工程により形成された電極または配線にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、電極または配線にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部が絶縁層２１１と接した状態で昇温され、酸素を含む絶縁層２１１から酸素を半導体層へ供給することができる。なお、上記雰囲気に水、水素などが含まれないことが好ましい。また、半導体層への酸素の供給は、イオン注入法またはイオンドーピング法などを用いて行ってもよい。
【０１９０】
次いで、トランジスタ２２０及び容量素子３１０の表面凹凸を低減するため、絶縁層２１１上に、平坦化絶縁層として絶縁層２１２を形成する。絶縁層２１２としてはポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層２１２を形成してもよい（図９（Ｄ）参照）。
【０１９１】
次いで、第４のフォトリソグラフィ工程により、レジストマスクを形成し、ドレイン電極２１０上の絶縁層２１１及び絶縁層２１２の一部を選択的に除去し、コンタクトホール２１３を形成する。（図１０（Ａ）参照）。
【０１９２】
絶縁層２１１、及び絶縁層２１２のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いることができる。ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。
【０１９３】
次いで、絶縁層２１２上に、スパッタリング法、真空蒸着法などを用いて、画素電極２１４となる透光性を有する導電層（透明導電層ともいう）を３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する（図１０（Ｂ）参照）。
【０１９４】
透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシート（グラファイトの１層分）よりなる材料を用いてもよい。
【０１９５】
本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第５のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選択的にエッチングして、画素電極２１４を形成する。画素電極２１４は、コンタクトホール２１３を介してドレイン電極２１０に電気的に接続される。
【０１９６】
このようにして、トランジスタ２２０及び容量素子３１０を有する液晶表示装置の画素部を作製することができる。また、本実施の形態で説明した作製方法は、図６及び図７に示した透過型の液晶表示装置に限らず、反射型の液晶表示装置や、図８に示した半透過型の液晶表示装置にも適用することができる。反射型の液晶表示装置の画素部を得る場合は、画素電極２１４上に、画素電極２１５として光反射率の高い導電層（反射導電層ともいう）、例えば、アルミニウム、チタン、銀、ロジウム、ニッケルなどの可視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金、またはそれらの積層を用いればよい。半透過型の液晶表示装置の画素部を得る場合は、一つの画素電極を、透明導電層と反射導電層とで形成し、透過部分と反射部分とを設ければよい。
【０１９７】
なお、本実施の形態では、ボトムゲート構造のトランジスタを例として説明したが、トップゲート構造のトランジスタに適用することも可能である。
【０１９８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１９９】
（実施の形態４）
本実施の形態では、実施の形態３と一部異なる工程例を、図１１を用いて説明する。なお、他の実施の形態と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０２００】
まず、実施の形態３と同様に、絶縁表面を有する基板２０１上に下地層となる絶縁層２０２を設け、絶縁層２０２上に導電層を形成した後、第１のフォトリソグラフィ工程、及びエッチング工程によりゲート電極２０４を形成する。
【０２０１】
本実施の形態では、後に成膜する半導体層の成膜温度が２００℃以上４５０℃以下、半導体層の成膜後の加熱処理の温度が２００℃以上４５０℃以下であるため、ゲート電極２０４の材料として、銅を下層とし、モリブデンを上層とする積層、または銅を下層とし、タングステンを上層とする積層を用いる。
【０２０２】
次いで、実施の形態３と同様に、ゲート電極２０４上に絶縁層２０５をＣＶＤ法やスパッタ法等を用いて形成する。ここまでの工程を経た断面図を図１１（Ａ）に示す。
【０２０３】
次いで、絶縁層２０５上に、１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
【０２０４】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、２００℃以上４５０℃以下とする。また、第１の加熱処理の加熱時間は１時間以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層２４８ａを形成する（図１１（Ｂ）参照）。
【０２０５】
次いで、第１の結晶性酸化物半導体層２４８ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
【０２０６】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、２００℃以上４５０℃以下とする。また、第２の加熱処理の加熱時間は１時間以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層２４８ｂを形成する（図１１（Ｃ）参照）。
【０２０７】
以降の工程は、実施の形態３に従って、ソース電極２０９や、ドレイン電極２１０や、絶縁層２１１などを形成する。
【０２０８】
こうして、実施の形態３に従ってトランジスタ２２０を得ることができる。ただし、本実施の形態を用いた場合、これらのトランジスタのチャネル形成領域を含む半導体層は、第１の結晶性酸化物半導体層２４８ａ、及び第２の結晶性酸化物半導体層２４８ｂの積層となる。第１の結晶性酸化物半導体層２４８ａ、及び第２の結晶性酸化物半導体層２４８ｂは、Ｃ軸配向を有している。第１の結晶性酸化物半導体層２４８ａ及び第２の結晶性酸化物半導体層２４８ｂは、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物である。
【０２０９】
ＣＡＡＣを含む酸化物を得るには、酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０２１０】
第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層を有するトランジスタは、トランジスタに光照射が行われ、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。
【０２１１】
ここで、ＣＡＡＣについて詳細に説明しておく。ＣＡＡＣを含む酸化物とは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物である。
【０２１２】
また、ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２１３】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２１４】
ＣＡＡＣに酸素が含まれる場合、構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２１５】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２１６】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２１７】
ＣＡＡＣに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２１８】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０２１９】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０２２０】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０２２１】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０２２２】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０２２３】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２２４】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２２５】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２２６】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２２７】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２２８】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２２９】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２３０】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２３１】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物の材料などを用いた場合も同様である。
【０２３２】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０２３３】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２３４】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２３５】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２３６】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２３７】
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２３８】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２３９】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２４０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４１】
（実施の形態５）
本実施の形態では、トランジスタの構成例について説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。
【０２４２】
図１２（Ａ）に示すトランジスタ２４５０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３上に、ソース電極２４２１、及びドレイン電極２４２２が形成されている。また、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に絶縁層２４０７が形成されている。また、絶縁層２４０７上に保護絶縁層２４０９を形成してもよい。トランジスタ２４５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
【０２４３】
図１２（Ｂ）に示すトランジスタ２４６０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３上にチャネル保護層２４０６が形成され、チャネル保護層２４０６及び酸化物半導体層２４０３上に、ソース電極２４２１、及びドレイン電極２４２２が形成されている。また、ソース電極２４２１、及びドレイン電極２４２２上に保護絶縁層２４０９を形成してもよい。トランジスタ２４６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。チャネル保護層２４０６は、他の絶縁層と同様の材料及び方法を用いて形成することができる。
【０２４４】
図１２（Ｃ）に示すトランジスタ２４７０は、基板２４００上に下地層２４３６が形成され、下地層２４３６上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、及び下地層２４３６上に、ソース電極２４２１、及びドレイン電極２４２２が形成され、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にゲート電極２４０１が形成されている。また、ゲート電極２４０１上に保護絶縁層２４０９を形成してもよい。トランジスタ２４７０は、トップゲート構造のトランジスタの一つである。
【０２４５】
図１２（Ｄ）に示すトランジスタ２４８０は、基板２４００上に、第１のゲート電極２４１１が形成され、第１のゲート電極２４１１上に第１のゲート絶縁層２４１３が形成され、第１のゲート絶縁層２４１３上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、及び第１のゲート絶縁層２４１３上に、ソース電極２４２１、及びドレイン電極２４２２が形成されている。また、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に第２のゲート絶縁層２４１４が形成され、第２のゲート絶縁層２４１４上に第２のゲート電極２４１２が形成されている。また、第２のゲート電極２４１２上に保護絶縁層２４０９を形成してもよい。
【０２４６】
トランジスタ２４８０は、トランジスタ２４５０とトランジスタ２４７０を併せた構造を有している。第１のゲート電極２４１１と第２のゲート電極２４１２を電気的に接続して一つのゲート電極として機能させることができる。また、第１のゲート電極２４１１と第２のゲート電極２４１２のうち、どちらか一方を単にゲート電極と呼び、他方をバックゲート電極と呼ぶことがある。
【０２４７】
図１３（Ａ）に示すトランジスタ２５５０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にソース電極２４２１、及びドレイン電極２４２２が形成され、ゲート絶縁層２４０２、ソース電極２４２１、及びドレイン電極２４２２上に酸化物半導体層２４０３が形成されている。また、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に絶縁層２４０７が形成されている。また、絶縁層２４０７上に保護絶縁層２４０９を形成してもよい。トランジスタ２５５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
【０２４８】
図１３（Ｂ）に示すトランジスタ２５６０は、基板２４００上に下地層２４３６が形成され、下地層２４３６上にソース電極２４２１、及びドレイン電極２４２２が形成され、下地層２４３６、ソース電極２４２１、及びドレイン電極２４２２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にゲート電極２４０１が形成されている。また、ゲート電極２４０１上に保護絶縁層２４０９を形成してもよい。トランジスタ２５６０は、トップゲート構造のトランジスタの一つである。
【０２４９】
図１３（Ｃ）に示すトランジスタ２５７０は、基板２４００上に、第１のゲート電極２４１１が形成され、第１のゲート電極２４１１上に第１のゲート絶縁層２４１３が形成され、第１のゲート絶縁層２４１３上にソース電極２４２１、及びドレイン電極２４２２が形成され、第１のゲート絶縁層２４１３、ソース電極２４２１、及びドレイン電極２４２２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に第２のゲート絶縁層２４１４が形成され、第２のゲート絶縁層２４１４上に第２のゲート電極２４１２が形成されている。また、第２のゲート電極２４１２上に保護絶縁層２４０９を形成してもよい。
【０２５０】
トランジスタ２５７０は、トランジスタ２５５０とトランジスタ２５６０を併せた構造を有している。第１のゲート電極２４１１と第２のゲート電極２４１２を電気的に接続して一つのゲート電極として機能させることができる。また、第１のゲート電極２４１１と第２のゲート電極２４１２のうち、どちらか一方を単にゲート電極と呼び、他方をバックゲート電極と呼ぶことがある。
【０２５１】
バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲート電極は、酸化物半導体層２４０３のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ２４８０及びトランジスタ２５７０のしきい値電圧を制御することができる。
【０２５２】
また、バックゲート電極により酸化物半導体層２４０３を覆うことで、バックゲート電極側から酸化物半導体層２４０３に光が入射するのを防ぐことができる。よって、酸化物半導体層２４０３の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
【０２５３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５４】
（実施の形態６）
本実施の形態では、本発明の一態様に係る液晶表示装置のパネルの外観について、図１４を用いて説明する。図１４（Ａ）は、基板４００１と対向基板４００６とをシール材４００５によって接着させたパネルの上面図であり、図１４（Ｂ）は、図１４（Ａ）の破線Ｚ−Ｚ’における断面図に相当する。
【０２５５】
基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４と、容量線駆動回路４００８を囲むように、シール材４００５が設けられている。また、画素部４００２、走査線駆動回路４００４の上に対向基板４００６が設けられている。よって、画素部４００２と走査線駆動回路４００４は、基板４００１とシール材４００５と対向基板４００６とによって、液晶４００７と共に封止されている。
【０２５６】
また、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、信号線駆動回路４００３が形成された基板４０２１が、実装されている。図１４（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００９を例示している。
【０２５７】
また、基板４００１上に設けられた画素部４００２、走査線駆動回路４００４は、トランジスタを複数有している。図１４（Ｂ）では、画素部４００２に含まれるトランジスタ４０２２、容量素子４０２０を例示している。トランジスタ４０２２、容量素子４０２０は、酸化物半導体を有している。対向基板４００６に形成されている遮蔽層４０４０は、走査線駆動回路４００４が有するトランジスタ４０２３と重なっている。トランジスタ４０２３を遮光することで、酸化物半導体の光による劣化を防ぎ、トランジスタ４０２３のしきい値電圧がシフトするなどの特性の劣化を防ぐことができる。
【０２５８】
また、液晶素子４０１１が有する画素電極４０３０は、反射電極４０３２及び透明電極４０３３を有し、トランジスタ４０２２及び容量素子４０２０と電気的に接続されている。そして、液晶素子４０１１の対向電極４０３１は、対向基板４００６に形成されている。画素電極４０３０と対向電極４０３１と液晶４００７とが重なっている部分が、液晶素子４０１１に相当する。また、画素電極４０３０は配向層４０３４を介して液晶４００７と重なり、対向電極４０３１は配向層４０３５を介して液晶４００７と重なっている。また、対向基板４００６上の画素部４００２と重なる領域にカラーフィルター４０４１が形成されている。
【０２５９】
液晶４００７に用いられる液晶材料の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶などを挙げることができる。
【０２６０】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０２６１】
また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどを適用することが可能である。
【０２６２】
また、スペーサ４０３６は、対向基板４００６上に絶縁層で形成された柱状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお、図１４（Ｂ）では、スペーサ４０３６が、絶縁層をパターニングすることで形成されている場合を例示しているが、球状スペーサを用いていても良い。
【０２６３】
また、信号線駆動回路４００３、走査線駆動回路４００４、容量線駆動回路４００８、画素部４００２に与えられる各種信号及び電位は、配線４０１５を介して、接続端子４０１６から供給されている。接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電層４０１９を介して電気的に接続されている。
【０２６４】
なお、基板４００１、対向基板４００６、基板４０２１には、ガラス、セラミックス、プラスチックを用いることができる。プラスチックには、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどが含まれる。また、アルミニウムホイルをＰＶＦフィルムで挟んだ構造のシートを用いることもできる。
【０２６５】
但し、液晶素子４０１１からの光の取り出し方向に位置する基板には、ガラス板、プラスチック、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０２６６】
図１５は、本発明の一態様に係る液晶表示装置の構造を示す斜視図の一例である。図１５に示す液晶表示装置は、画素部を有するパネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、バックライトパネル１６０７と、回路基板１６０８と、信号線駆動回路の形成された基板１６１１とを有している。
【０２６７】
パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、バックライトパネル１６０７とは、順に積層されている。バックライトパネル１６０７は、複数の光源で構成されたバックライト１６１２を有している。導光板１６０５内部に拡散されたバックライト１６１２からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１６０４によって、パネル１６０１に照射される。
【０２６８】
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いているが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡散板は導光板１６０５とパネル１６０１の間に設けられていれば良い。よって、プリズムシート１６０３よりもパネル１６０１に近い側にのみ拡散板が設けられていても良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていても良い。
【０２６９】
またプリズムシート１６０３は、図１５に示した断面が鋸歯状の形状に限定されず、導光板１６０５からの光をパネル１６０１側に集光できる形状を有していれば良い。
【０２７０】
回路基板１６０８には、パネル１６０１に入力される各種信号を生成する回路、またはこれら信号に処理を施す回路などが設けられている。そして、図１５では、回路基板１６０８とパネル１６０１とが、ＣＯＦテープ１６０９を介して接続されている。また、信号線駆動回路の形成された基板１６１１が、ＣＯＦ（Ｃｈｉｐ ＯＮ Ｆｉｌｍ）法を用いてＣＯＦテープ１６０９に接続されている。
【０２７１】
図１５では、バックライト１６１２の駆動を制御する制御系の回路が回路基板１６０８に設けられており、該制御系の回路とバックライトパネル１６０７とがＦＰＣ１６１０を介して接続されている例を示している。ただし、上記制御系の回路はパネル１６０１に形成されていても良く、この場合はパネル１６０１とバックライトパネル１６０７とがＦＰＣなどにより接続されるようにする。
【０２７２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２７３】
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
【０２７４】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
【０２７５】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
【０２７６】
図１６（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０２および筐体２７０４の２つの筐体で構成されている。筐体２７０２および筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２７７】
筐体２７０２には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１６（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１６（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い電子書籍とすることができる。
【０２７８】
また、図１６（Ｃ）では、筐体２７０２に操作部などを備えた例を示している。例えば、筐体２７０２において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０２７９】
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２８０】
図１６（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０２８１】
また、表示パネル２８０２はタッチパネルを備えており、図１６（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２８２】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２８３】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２８４】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い携帯電話とすることができる。
【０２８５】
図１６（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
【０２８６】
図１６（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いテレビジョン装置とすることができる。
【０２８７】
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２８８】
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【実施例１】
【０２９０】
上記実施の形態で説明した可変容量素子の動作について、計算機を用いて確認を行った。
【０２９１】
計算は、シルバコ社製デバイスシミュレータＡＴＬＡＳを用いて行った。可変容量素子の積層構成は図１の可変容量素子１００と同様とし、半導体層１０３として、ｉ型のＩｎ−Ｇａ−Ｚｎ系酸化物半導体を想定し、厚さを１００ｎｍ、比誘電率を１５、電子親和力を４．３ｅＶ、バンドギャップを３．１５ｅＶとした。また、第１の電極１０１の仕事関数を４．３ｅＶとし、絶縁層１０２の厚さを１００ｎｍ、比誘電率を４．１とし、第２の電極１０４の仕事関数を４．３ｅＶとした。また、第１の電極１０１と半導体層１０３が重畳する部分の面積Ｃ１と、第１の電極１０１と半導体層１０３と第２の電極１０４が重畳する部分の面積をＣ２の面積比を、Ｃ１：Ｃ２＝３：１とした。また、可変容量素子が固定電圧（直流電圧）下、または低周波数電圧下で使用されることを前提として、容量値算出のための周波数を０．０１Ｈｚとした。
【０２９２】
図１７（Ａ）に、半導体層１０３にＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いた可変容量素子１００の計算結果を示す。図１７（Ａ）において、横軸は第１の電極１０１の電位を示し、縦軸は最大容量値を１とした時の可変容量素子１００の容量値を示している。ＣＶ特性９０１は、第２の電極１０４の電位を０Ｖに固定し、第１の電極１０１の電位を８Ｖから−８Ｖまで変化させた時の、可変容量素子１００の容量値の変化を示している。
【０２９３】
ＣＶ特性９０１から、第１の電極１０１の電位が正の時に、ほぼ最大の容量値を安定して得られることがわかる。また、第１の電極１０１の電位が負の時に、最大容量値のほぼ３分の１の容量値を安定して得られることがわかる。
【０２９４】
Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、正の電界が与えられるとｎ型となるが、負の電界が与えられても反転層が形成されずｉ型のままとなる。このため、半導体層１０３に負の電界が与えられている間は、第１の電極１０１の電位によらず、ｉ型が維持される。
【０２９５】
計算結果から、半導体層に酸化物半導体を用いた可変容量素子１００は、面積Ｃ１と面積Ｃ２の面積比に応じた容量値を、制御性よく安定して得られることが確認できた。
【０２９６】
なお、図１７（Ａ）に示した計算結果は、半導体層１０３に与えられる電界によりｎ型またはｉ型に変化する半導体を用いる例について行ったが、半導体層１０３に与えられる電界によりｐ型またはｉ型に変化する半導体材料を用いる場合も、図１７（Ａ）の横軸の正負符号を入れ換えて、ＣＶ特性９０１と同様の傾向が見られることが推測される。
【０２９７】
また、図１７（Ｂ）に、半導体層１０３にｎ型シリコンを用いた場合の可変容量素子１００の計算結果を示す。計算は、半導体層１０３のバンドギャップを１．１ｅＶとし、ｎ型シリコン中のドナー密度を１×１０１６／ｃｍ３とし、他の条件は上記と同様の条件で行った。
【０２９８】
図１７（Ｂ）において、横軸は第１の電極１０１の電位を示し、縦軸は最大容量値を１とした時の容量値を示している。ＣＶ特性９０２は、第２の電極１０４の電位を０Ｖに固定し、第１の電極１０１の電位を８Ｖから−８Ｖまで変化させた時の、可変容量素子１００の容量値の変化を示している。
【０２９９】
ＣＶ特性９０２から、第１の電極１０１の電位が正の時に、ほぼ最大の容量値が安定して得られていることがわかる。また、第１の電極１０１の電位が−１Ｖ付近の時の容量値を最小として、第１の電極１０１の電位が負の方向に大きくなるにつれて、容量値が再び大きくなることがわかる。
【０３００】
ｎ型シリコンは、正の電界が与えられている間はｎ型であるが、負の電界が与えられると空乏層が形成され、その後、反転層が形成されてｐ型シリコンとなる。ｎ型シリコン及びｐ型シリコンは、ともに導電体として機能する。このため、反転層が形成されると、容量値が再び大きくなってしまう。
【０３０１】
計算結果により、半導体層１０３にｎ型シリコンを用いた可変容量素子１００は、第１の電極１０１の電位変動の影響を受けやすく、面積Ｃ１と面積Ｃ２の面積比に応じた容量値の制御性が悪く、異なる容量値を安定して得ることができないことが確認できた。
【０３０２】
なお、図１７（Ｂ）に示した計算結果は、半導体層１０３にｎ型シリコンを用いる例について計算した結果だが、半導体層１０３にｐ型シリコンを用いる場合は、図１７（Ｂ）の横軸の正負符号を入れ換えて、ＣＶ特性９０２と同様の傾向が見られることが推測される。また、シリコンに限らず、半導体層１０３に与えられる電界によりｎ型またはｐ型に変化する半導体材料を用いる場合は、同様の傾向が見られることが推測される。
【符号の説明】
【０３０３】
１００ 可変容量素子
１０１ 電極
１０２ 絶縁層
１０３ 半導体層
１０４ 電極
１１１ ＣＶ特性
１３３ 半導体層
２００ 画素
２０１ 基板
２０２ 絶縁層
２０３ 電極
２０４ ゲート電極
２０５ 絶縁層
２０６ 半導体層
２０７ 半導体層
２０８ 電極
２０９ ソース電極
２１０ ドレイン電極
２１１ 絶縁層
２１２ 絶縁層
２１３ コンタクトホール
２１４ 画素電極
２１５ 画素電極
２２０ トランジスタ
２５０ 画素
３１０ 容量素子
４０１ ＣＶ特性
９０１ ＣＶ特性
９０２ ＣＶ特性
１０００ 液晶表示装置
１００１ 表示パネル
１００２ 信号生成回路
１００３ 記憶回路
１００４ 比較回路
１００５ 選択回路
１００６ 表示制御回路
１００７ 駆動回路部
１００８ 画素部
１０１０ フレームメモリ
１０１１ 容量線駆動回路
１１００ 画素
１１０１ トランジスタ
１１０２ 容量素子
１１０３ 液晶素子
１１０４ ノード
１１１１ 配線
１１１２ 配線
１１１３ 配線
１１１４ 電極
１６０１ パネル
１６０２ 拡散板
１６０３ プリズムシート
１６０４ 拡散板
１６０５ 導光板
１６０７ バックライトパネル
１６０８ 回路基板
１６０９ ＣＯＦテープ
１６１０ ＦＰＣ
１６１１ 基板
１６１２ バックライト
２４００ 基板
２４０１ ゲート電極
２４０２ ゲート絶縁層
２４０３ 酸化物半導体層
２４０６ チャネル保護層
２４０７ 絶縁層
２４０９ 保護絶縁層
２４１１ ゲート電極
２４１２ ゲート電極
２４１３ ゲート絶縁層
２４１４ ゲート絶縁層
２４２１ ソース電極
２４２２ ドレイン電極
２４３６ 下地層
２４５０ トランジスタ
２４６０ トランジスタ
２４７０ トランジスタ
２４８０ トランジスタ
２５５０ トランジスタ
２５６０ トランジスタ
２５７０ トランジスタ
２７０２ 筐体
２７０４ 筐体
２７０５ 表示部
２７０７ 表示部
２７１２ 軸部
２７２１ 電源端子
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 対向基板
４００７ 液晶
４００８ 容量線駆動回路
４００９ トランジスタ
４０１１ 液晶素子
４０１５ 配線
４０１６ 接続端子
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 基板
４０２２ トランジスタ
４０２３ トランジスタ
４０３０ 画素電極
４０３１ 対向電極
４０３２ 反射電極
４０３３ 透明電極
４０３４ 配向層
４０３５ 配向層
４０３６ スペーサ
４０４０ 遮蔽層
４０４１ カラーフィルター
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
１００９Ａ 走査線駆動回路
１００９Ｂ 信号線駆動回路
１１１１−ｉ 配線
１１１２−ｊ 配線
１１１３−ｉ 配線
２２３−ｉ 配線
２２４−ｉ 配線
２２８−ｊ 配線
２４８ａ 結晶性酸化物半導体層
２４８ｂ 結晶性酸化物半導体層
【技術分野】
【０００１】
本発明は、容量値を電圧により制御可能な可変容量素子、及び可変容量素子を有する液晶表示装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置及び電子機器などは全て半導体装置である。
【背景技術】
【０００３】
容量値を電圧により制御可能な素子として、可変容量ダイオード、バリアブルリアクター、バリキャップなどと呼ばれる可変容量素子が知られている。また、可変容量素子は、ｐｎ接合型と、ＭＩＳ型（または、ＭＯＳ型ともいう）が知られている。
【０００４】
ｐｎ接合型の可変容量素子は、逆方向電圧が印加された時に、印加された電圧の大きさに応じてｐｎ接合界面に生じる空乏層の厚さが変化する性質を利用した可変容量素子であり、ｐ型及びｎ型半導体層の不純物濃度を調節することにより容量値の変化を調節することができる。
【０００５】
ＭＩＳ型の可変容量素子は、半導体基板上に絶縁層と電極を形成し、電極に加える電圧の大きさにより、半導体基板表面に生じる空乏層の厚さを制御することで容量値を変化させる。ＭＩＳ型の可変容量素子は、ｐｎ接合型の可変容量素子ほど容量比を大きくできないものの、ＭＩＳ型トランジスタと同時に作製することができるため、高集積化しやすいという利点がある。
【０００６】
しかしながら、ＭＩＳ型の可変容量素子においても、半導体基板を空乏化させるには、ｐ型またはｎ型半導体基板中の不純物濃度を適切に制御する必要があった。また、ＭＩＳ（ＭＯＳ）型の可変容量素子は、電極に供給される信号の周波数が１ｋＨｚ以上の高周波数信号の場合は、電極に印加される電圧が正バイアスか負バイアスによって容量値を明確に変化させることができるが、信号の周波数が低下すると容量値を明確に変化させることが難しくなり、特に周波数が１００Ｈｚ以下の低周波数信号や直流信号では、正バイアスでも負バイアスでも容量値がほとんど変わらないという問題があった。
【０００７】
ＭＩＳ型の可変容量素子の一例として、特許文献１に記載された可変容量素子が挙げられる。特許文献１に記載の可変容量素子は、異なる面積を有する２つの電極の間に、ｐ型シリコン層またはｎ型シリコン層と、絶縁層を設け、電極間に加える電圧によりｐ型シリコン層またはｎ型シリコン層を空乏化させることで、２つの異なる容量値を実現する構成が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２７２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ｐ型シリコン層上に絶縁層を介して電極を設け、電極に正の直流電圧または正の低周波数電圧が印加されると、ｐ型シリコン層が空乏化され、その後反転層が形成されてｐ型シリコン層がｎ型化されることが知られている。また、ｎ型シリコン層上に絶縁層を介して電極を設け、電極に負の直流電圧または負の低周波数電圧が印加されると、ｎ型シリコン層が空乏化され、その後、反転層が形成されてｎ型シリコン層がｐ型化されることが知られている。また、一般に、液晶表示装置の画素に用いられる保持容量には、走査線のスキャン周波数（おおよそ６０Ｈｚ）と同程度の周波数を有する低周波数電圧か、固定電圧（直流電圧）が印加される。
【００１０】
このため、特許文献１に記載の可変容量素子の容量値は、電極間に印加される電圧によって、図３に示すＣＶ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ）特性４０１のように変化する。図３の横軸は、半導体層の電位を基準電位（０Ｖ）としたときの、絶縁層を介して半導体層に隣接して形成される電極に加えられる電位を示し、縦軸は容量値を示している。
【００１１】
図３に示すＣＶ特性４０１は、半導体層にｐ型シリコン層を用いた場合のＣＶ特性である。半導体層の電位を基準電位（０Ｖ）とし、電極の電位が負から正に変化すると、ｐ型シリコン層が徐々に空乏化されて容量値がＡからＢに減少する。Ｂは、ｐ型シリコン層が空乏化された時の最小の容量値である。その後、ｐ型シリコン層に反転層が形成され、ｐ型シリコン層がｎ型化されると、容量値はＢからＡ’へと増加する。このようなＣＶ特性は、ＭＩＳ（ＭＯＳ）型の可変容量素子のＣＶ特性として広く知られている。
【００１２】
また、半導体層にｎ型シリコン層を用いた場合のＣＶ特性は、上記説明におけるｐ型とｎ型を入れ換えて、また、正と負を入れ換えて説明することができる。
【００１３】
また、上記ｐ型またはｎ型シリコン層中の不純物濃度が高いと、ｐ型またはｎ型シリコン層の空乏化がされにくくなり、可変容量素子として機能できなくなるため、シリコン層中の不純物濃度を適切に制御する必要がある。また、素子間に不純物濃度のばらつきがあると、素子毎にＢの容量値や、容量値がＢとなる電圧にはらつきが生じやすくなる。
【００１４】
このように、上記可変容量素子の半導体層に、加えられた電界によってｎ型またはｐ型に変化する半導体層を用いると、Ｂの容量値を実現するための電圧範囲が狭く、Ｂの容量値を維持することが困難となる。すなわち、このような可変容量素子を液晶表示装置の保持容量として用いると、画素電極に印加される画像信号の変動により保持容量に加えられる電圧が変動するため、Ｂの容量値を維持することが困難となる。
【００１５】
本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。
【００１６】
本発明の一態様は、高速動作が可能な半導体装置を提供することを課題の一とする。
【００１７】
本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。
【００１８】
本発明の一態様は、表示品位に優れた半導体装置を提供することを課題の一とする。
【００１９】
本発明の一態様は、生産性が良い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００２０】
印加される電界により、ｎ型またはｉ型となる半導体、もしくは、ｐ型またはｉ型となる半導体を用いることで、動作の安定した可変容量素子を実現する。可変容量素子を構成する第１の電極と第２の電極の間に、誘電体層として絶縁層と上記半導体層の積層を設ける。第１の電極を誘電体層側に設け、第２の電極を半導体層側に設けた時に、第１の電極と半導体層が重畳する面積Ｃ１よりも、第１の電極と半導体層と第２の電極が重畳する面積Ｃ２の方を小さくなるようにする。
【００２１】
このような半導体材料として、酸化物半導体が挙げられる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、印加される電界により、ｎ型か、ｉ型もしくは実質的にｉ型と見なせる状態となる。
【００２２】
上記構成の可変容量素子の半導体層にｎ型またはｉ型となる半導体を用いると、第１の電極に正の電位が与えられた場合は、面積Ｃ１で決められる容量値Ｆ１となり、第１の電極に負の電位が与えられた場合は、面積Ｃ２で決められる容量値Ｆ２となる。
【００２３】
また、第１の電極の電位が正または負であれば、第１の電極の電位が変動しても容量値Ｆ１または容量値Ｆ２はほとんど変動することが無いため、容量値Ｆ１及び容量値Ｆ２を制御性よく安定して実現することができる。
【００２４】
例えば、本明細書で開示する可変容量素子を、液晶表示装置の保持容量に適用することで、画像の書き換え頻度の多い動画像表示においては容量値を小さくし、画像の書き換え頻度の少ない静止画像表示においては容量値を大きくすることができる。すなわち、動画像表示と静止画像表示における保持容量を最適な容量値とすることができるため、表示品位がよく、消費電力が少ない、信頼性の高い液晶表示装置を実現できる。
【００２５】
また、酸化物半導体は、トランジスタのチャネルが形成される半導体層（活性層）に適用することもできる。また、活性層に酸化物半導体を用いることで、消費電力が少なく、信頼性の高い半導体装置を実現できる。
【００２６】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性半導体）又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。ｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。半導体層に、水分または水素などの不純物濃度が十分に低減されて高純度化され、酸素欠損が低減された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。
【００２７】
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜が薄い場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００２８】
本発明の一態様は、第１の電極と、第２の電極を有し、第１の電極と第２の電極の間に、絶縁層と酸化物半導体層を有し、第１の電極は絶縁層と接して設けられ、第２の電極は酸化物半導体層と接して設けられ、第１の電極と酸化物半導体層が重畳する面積は、第１の電極と酸化物半導体層と第２の電極が重畳する面積よりも大きいことを特徴とする可変容量素子である。
【００２９】
本発明の一態様は、駆動回路部と、容量線駆動回路と、画素部に可変容量素子を有する表示パネルと、駆動回路部を駆動する制御信号及び画素部に供給する画像信号を生成するための信号生成回路と、画像信号をフレーム期間毎に記憶する記憶回路と、記憶回路でフレーム期間毎に記憶された画像信号のうち、連続するフレーム期間の画像信号の差分を検出する比較回路と、比較回路で差分を検出した際に、連続するフレーム期間の画像信号を選択して出力する選択回路と、比較回路で差分を検出した際に、容量線駆動回路から可変容量素子の容量値を第１の容量値とする信号の供給を行い、比較回路で差分を検出しない際に、容量線駆動回路から可変容量素子の容量値を第２の容量値とする信号の供給を行い、制御信号の駆動回路部への供給を停止する表示制御回路と、を有する液晶表示装置である。
【００３０】
第１の容量値を、第２の容量値よりも小さくすることで、表示品位がよく、消費電力が少ない、信頼性の高い液晶表示装置を実現できる。
【発明の効果】
【００３１】
本発明の一態様によれば、信頼性の高い半導体装置を提供することができる。
【００３２】
本発明の一態様によれば、高速動作が可能な半導体装置を提供することができる。
【００３３】
本発明の一態様によれば、消費電力が低減された半導体装置を提供することができる。
【００３４】
本発明の一態様によれば、表示品位に優れた半導体装置を提供することができる。
【００３５】
本発明の一態様によれば、生産性が良い半導体装置を提供することができる。
【００３６】
本発明の一態様は、少なくとも上記課題の一つを解決する。
【図面の簡単な説明】
【００３７】
【図１】可変容量素子の一態様を説明する上面図及び断面図。
【図２】可変容量素子の動作を説明する図。
【図３】半導体層にｐ型シリコン層を用いたＭＩＳ型可変容量素子のＣＶ特性を示す図。
【図４】液晶表示装置のブロック図の一例を示す図。
【図５】本発明の一態様を説明する回路図。
【図６】本発明の一態様を説明する上面図及び断面図。
【図７】本発明の一態様を説明する上面図。
【図８】本発明の一態様を説明する上面図及び断面図。
【図９】本発明の一態様を説明する断面図。
【図１０】本発明の一態様を説明する断面図。
【図１１】本発明の一態様を説明する断面図。
【図１２】本発明の一態様を説明する断面図。
【図１３】本発明の一態様を説明する断面図。
【図１４】本発明の一態様を説明する上面図及び断面図。
【図１５】本発明の一態様を説明する図。
【図１６】電子機器の使用形態の例を説明する図。
【図１７】可変容量素子の計算結果を示す図。
【図１８】酸化物材料の結晶構造を説明する図。
【図１９】酸化物材料の結晶構造を説明する図。
【図２０】酸化物材料の結晶構造を説明する図。
【図２１】酸化物材料の結晶構造を説明する図。
【発明を実施するための形態】
【００３８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３９】
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００４０】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４１】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４２】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００４４】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００４５】
（実施の形態１）
本明細書で開示する可変容量素子の構成および動作について、図１及び図２を用いて説明する。図１（Ａ）は、可変容量素子１００の上面図であり、図１（Ｂ）は、図１（Ａ）中の鎖線Ｘ１−Ｘ２における断面図である。また、図１（Ｃ）は、図１（Ａ）中の鎖線Ｙ１−Ｙ２における断面図である。
【００４６】
図１に示す可変容量素子１００は、第１の電極１０１上に絶縁層１０２が形成され、絶縁層１０２上に半導体層１０３が形成され、半導体層１０３上に第２の電極１０４が形成されている。第１の電極１０１と半導体層１０３が重畳する部分の面積をＣ１とし、第１の電極１０１と半導体層１０３と第２の電極１０４が重畳する部分の面積をＣ２とする。
【００４７】
図１では、半導体層１０３は第１の電極１０１の端部を超えずに形成されているが、半導体層１０３は、第１の電極１０１の端部を超えて形成されてもよい。
【００４８】
半導体層１０３には、印加される電界により、ｎ型もしくはｉ型（真性）のどちらかになる半導体材料か、ｐ型もしくはｉ型のどちらかとなる半導体材料を用いる。このような半導体材料として、酸化物半導体が挙げられる。
【００４９】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、印加される電界により、ｎ型か、ｉ型もしくは実質的にｉ型と見なせる状態となる。
【００５０】
絶縁層１０２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができる。また、絶縁層１０２は単層に限らず異なる層の積層でも良い。例えば、絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、絶縁層Ａの上に絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、絶縁層１０２としても良い。
【００５１】
第１の電極１０１及び第２の電極１０４は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【００５２】
なお、第２の電極１０４と半導体層１０３間のキャリアの移動を良好なものとするため、第２の電極１０４と半導体層１０３をオーミック接続とする必要がある。半導体と金属のオーミック接続は、半導体材料の電子親和力以下の仕事関数を有する金属材料を接続することで実現可能である。ただし、シリコンなどの無機半導体材料の電子親和力は、一般に電極や配線として用いられる金属材料の仕事関数よりも小さいため、両者の間に別途オーミックコンタクト層を設ける必要がある。
【００５３】
一方で、例えば、半導体層１０３にＩｎ−Ｇａ−Ｚｎ系の酸化物半導体を用いると、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体の電子親和力は４．３ｅＶ程度であるため、第２の電極１０４に、仕事関数が４．１ｅＶ程度であるチタンを用いることで、別途オーミックコンタクト層を設けることなく、オーミック接続を実現することが可能となる。すなわち、半導体装置の作製工程を簡略化することが可能となり、半導体装置の生産性を向上させることができる。
【００５４】
続いて、半導体層１０３に電界が印加されていないときにｉ型であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いた可変容量素子１００の動作について、図２を用いて説明する。図２（Ａ１）及び図２（Ａ２）は、図１（Ａ）中の鎖線Ｘ１−Ｘ２における断面図である。また、半導体層１０３と第２の電極１０４はオーミック接続されているものとする。
【００５５】
図２（Ａ３）に、第１の電極１０１の電位を変化させた時の、可変容量素子１００の容量値の変化を説明するＣＶ特性１１１を示す。図２（Ａ３）の横軸は、第２の電極１０４の電位を０Ｖとしたときの、第１の電極１０１の電位を示し、縦軸は容量値を示している。
【００５６】
第１の電極１０１の電位が一定以上になると、半導体層１０３はｎ型化されて、ｎ型の半導体層１３３となる（図２（Ａ１）参照）。なお、特段の説明がない限り、半導体層１０３がｎ型の半導体層１３３となり、可変容量素子１００の容量値が増加し始める電位を、本明細書における、しきい値電圧という。
【００５７】
なお、図２（Ａ３）に示すＣＶ特性１１１は、第１の電極１０１の仕事関数と、半導体層１０３の電子親和力及びバンドギャップの関係から、しきい値電圧がややマイナス方向にシフトしている場合を示している。
【００５８】
ｎ型の半導体層１３３は導電体として機能するため、可変容量素子１００の容量値は、Ｃ１の面積と、誘電体層として機能する絶縁層１０２の厚さと誘電率で決定される容量値Ｆ１となる（図２（Ａ３）参照）。
【００５９】
また、半導体層１０３に用いる酸化物半導体は、負の電界が加えられてもｉ型のままとなる（図２（Ａ２）参照）。
【００６０】
酸化物半導体はエネルギーギャップが３．０ｅＶ以上と大きく、ｉ型化または実質的にｉ型化された酸化物半導体のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、小さい値（例えば、１×１０１２／ｃｍ３未満、もしくは、１．４５×１０１０／ｃｍ３未満）をとる。このため、ｉ型化または実質的にｉ型化された酸化物半導体は、絶縁体とみなすことができる。
【００６１】
このため、第１の電極１０１にしきい値電圧よりも低い電位が加えられた場合は、絶縁層１０２のみでなく半導体層１０３も誘電体層として機能する。よって、第１の電極１０１にしきい値電圧よりも低い電位が加えられた時の可変容量素子１００の容量値は、Ｃ２の面積と、誘電体層として機能する絶縁層１０２及び半導体層１０３の厚さと誘電率で決定される容量値Ｆ２となる。
【００６２】
このように、半導体層１０３に、酸化物半導体を用いた可変容量素子１００は、電極間に加えられる電圧のばらつきの影響を受けにくく、第１の電極１０１と第２の電極１０４の電位差がしきい値電圧より低ければ、第１の電極１０１の電位が変動しても容量値Ｆ２の容量値を一定に保つことができる。また、厳密には容量値Ｆ１と容量値Ｆ２で誘電体層の厚さと誘電率が異なるが、容量値Ｆ１と容量値Ｆ２の容量比は、Ｃ１とＣ２の面積比でほぼ決定することができる。すなわち、容量値Ｆ１と容量値Ｆ２の容量比が設計しやすく、また、容量値を安定して切り替えることが可能となる。このため、動作が安定し、信頼性の高い半導体装置を提供することができる。また、容量比は、Ｃ１とＣ２の面積比で決定できるため、容量比の大きい可変容量素子を実現することができる。
【００６３】
また、本実施の形態で開示する可変容量素子は、半導体層に不純物を添加する必要が無く、オーミックコンタクト層の形成も不要となるため、生産性の良い半導体装置を提供することができる。
【００６４】
なお、本実施の形態では可変容量素子１００を、下層から電極１０１、絶縁層１０２、半導体層１０３、電極１０４の順に積層する例について説明したが、積層順を上下入れ換えて形成しても構わない。
【００６５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００６６】
（実施の形態２）
本実施の形態では、実施の形態１に開示した可変容量素子を用いた半導体装置の一例として、静止画像と動画像を判定し、静止画像表示における低消費電力化と、動画像表示における表示品位の向上を両立させた液晶表示装置の構成について説明する。
【００６７】
なお動画像とは、複数のフレームに時分割した複数の画像を高速に切り替えることで人間の目に動画像として認識される画像のことをいう。具体的には、１秒間に６０回（６０フレーム）以上画像を切り替えることで、人間の目にはちらつきが少なく動画像と認識される連続する画像信号のことである。一方、静止画像は、動画像と異なり、複数のフレーム期間に時分割した複数の画像を高速に切り替えて動作させるものの、連続するフレーム期間、例えばｎフレーム目と、（ｎ＋１）フレーム目とで画像信号が変化しない画像信号のことをいう。
【００６８】
まず、図４のブロック図を用いて、本実施の形態で開示する液晶表示装置の構成について説明する。本実施の形態で示す液晶表示装置１０００は、表示パネル１００１、信号生成回路１００２、記憶回路１００３、比較回路１００４、選択回路１００５、表示制御回路１００６を有する。
【００６９】
表示パネル１００１は、一例として、駆動回路部１００７、容量線駆動回路１０１１、画素部１００８を有する。駆動回路部１００７は、走査線駆動回路１００９Ａ及び信号線駆動回路１００９Ｂを有する。走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂは、複数の画素１１００を有する画素部１００８を駆動するための駆動回路である。また、走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、容量線駆動回路１０１１及び画素部１００８は、同じ基板に形成されるトランジスタにより回路が構成されるものでもよい。
【００７０】
また、走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、容量線駆動回路１０１１の一部または全部を、画素部１００８と異なる基板上に設ける構成としてもよい。
【００７１】
また、画素部１００８における表示方式は、プログレッシブ方式や、インターレース方式や、フィールドシーケンシャル方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【００７２】
ここで、図５（Ａ）及び図５（Ｂ）を用いて、画素部１００８の構成の一例を説明する。画素部１００８は、走査線駆動回路１００９Ａに電気的に接続するｍ本（ｍは１以上の整数）の第１の配線１１１１と、信号線駆動回路１００９Ｂに電気的に接続するｎ本（ｎは１以上の整数）の第２の配線１１１２と、容量線駆動回路１０１１に電気的に接続するｍ本の第３の配線１１１３を有している。走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、及び容量線駆動回路１０１１から供給される信号は、それぞれ第１の配線１１１１、第２の配線１１１２、及び第３の配線１１１３を介して画素１１００に入力される。
【００７３】
また、画素部１００８は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置された複数の画素１１００を有している。ｉ行ｊ列の画素１１００（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第１の配線１１１１−ｉ、第２の配線１１１２−ｊ、第３の配線１１１３−ｉにそれぞれ電気的に接続されている。
【００７４】
図５（Ｂ）に、ｉ行ｊ列の画素１１００の等価回路図を示す。画素１１００は、トランジスタ１１０１と、容量素子１１０２と、液晶素子１１０３を有している。トランジスタ１１０１のゲート電極は、第１の配線１１１１−ｉと電気的に接続され、トランジスタ１１０１のソース電極またはドレイン電極の一方は、第２の配線１１１２−ｊに電気的に接続され、トランジスタ１１０１のソース電極またはドレイン電極の他方は、ノード１１０４に電気的に接続されている。
【００７５】
容量素子１１０２の一方の電極は、ノード１１０４に電気的に接続され、容量素子１１０２の他方の電極は、第３の配線１１１３−ｉに電気的に接続されている。液晶素子１１０３の一方の電極は、ノード１１０４に電気的に接続され、液晶素子１１０３の他方の電極は、電極１１１４に電気的に接続されている。電極１１１４の電位は、０Ｖや、ＧＮＤや、共通電位などの固定電位としておけばよい。
【００７６】
容量素子１１０２は、実施の形態１で開示した可変容量素子１００を適用する。すなわち、可変容量素子１００の第１の電極１０１が第３の配線１１１３−ｉに電気的に接続され、第２の電極１０４がノード１１０４に電気的に接続される。
【００７７】
走査線駆動回路１００９Ａは、第１の配線１１１１−ｉに、トランジスタ１１０１をオン状態またはオフ状態とする信号を供給する。信号線駆動回路１００９Ｂは、第２の配線１１１２−ｊに画像信号を供給する。容量線駆動回路１０１１は、第３の配線１１１３−ｉに、容量素子１１０２の容量値を決定する信号を供給する。
【００７８】
トランジスタ１１０１は、液晶素子１１０３に第２の配線１１１２−ｊから供給される画像信号を入力させるか否かを選択する機能を有する。第１の配線１１１１−ｉにトランジスタ１１０１をオン状態とする信号が供給されると、トランジスタ１１０１を介して第２の配線１１１２−ｊの画像信号が液晶素子１１０３に供給される。液晶素子１１０３は、供給される画像信号（電位）に応じて、光の透過率が制御される。容量素子１１０２は、トランジスタ１１０１がオフ状態の間、液晶素子１１０３に供給された画像信号を保持するための、保持容量として機能する。
【００７９】
保持容量の大きさを決める要素として、トランジスタ１１０１のオフ電流がある。保持容量の大きさが同じであれば、オフ電流を低減することで、電圧の保持期間を長くすることができる。また、オフ電流を低減することで、保持期間を変えずに、保持容量を小さくすることができる。
【００８０】
トランジスタ１１０１のチャネルが形成される半導体層には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体等を用いることができる。半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。
【００８１】
また、トランジスタ１１０１のチャネルが形成される半導体層に酸化物半導体を用いることもできる。酸化物半導体は、エネルギーギャップが３．０〜３．５ｅＶ以上と大きく、可視光に対する透過率が大きい。また、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ電流を使用時の温度条件下（例えば、２５℃）において、１００ｚＡ（１×１０−１９Ａ）以下、もしくは１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下とすることができる。また、消費電力の小さい液晶表示装置を実現することができるため、トランジスタ１１０１のチャネルが形成される半導体層に酸化物半導体を用いることが好ましい。
【００８２】
また、前述したように、トランジスタ１１０１のオフ電流を低減することで、保持期間を変えずに、保持容量を小さくすることができるため、画素１１００の開口率を向上させ、表示品位の優れた半導体装置を実現することができる。
【００８３】
トランジスタ１１０１が有する半導体層と、容量素子１１０２が有する半導体層を、同じ半導体を用いて形成することで、作製工程が軽減され、生産性の良い半導体装置を実現することができる。
【００８４】
また、オフ電流が極めて小さいトランジスタを用いて、表示装置などを作製した場合、オフ電流が小さくほとんどリークがないため、表示データを保持する時間を長くすることができる。
【００８５】
具体的には、酸化物半導体を具備するトランジスタは、チャネル幅１０μｍの場合において、チャネル幅１μｍあたりのオフ電流を１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下にすることが可能である。オフ状態における電流値（オフ電流値）が極めて小さいトランジスタを画素１１００を構成するトランジスタ１１０１に用いることにより、映像信号等の電気信号の保持時間を長くすることができる。例えば、画像信号の書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。このように、表示の切り替えが少ない静止画像等の表示では、画素への信号の書き込み回数を低減することができるため、低消費電力化を図ることができる。
【００８６】
また、画像信号等の電気信号の保持時間を長くするためには、オフ電流値が極めて小さいトランジスタを用いることに加え、容量素子１１０２の容量値を大きくすることも効果的である。容量素子１１０２の容量値を大きくすることで、画像信号等の電気信号の保持時間をさらに長くすることができ、消費電力を抑制する効果をさらに高めることができる。
【００８７】
なお、静止画表示において、保持期間中の液晶素子に印加されている電圧の保持率を考慮して、適宜リフレッシュ動作してもよい。例えば、液晶素子の画素電極に信号を書き込んだ直後における電圧の値（初期値）に対して所定のレベルまで電圧が下がったタイミングでリフレッシュ動作を行えばよい。所定のレベルとする電圧は、初期値に対してチラツキを感じない程度に設定することが好ましい。具体的には、初期値に対して１０％低い状態、好ましくは３％低い状態となる毎に、リフレッシュ動作（再度の書き込み）を行うのが好ましい。
【００８８】
また、静止画表示における保持期間において、対向電極（共通電極、コモン電極ともいう。）をフローティング状態とすることもできる。具体的には、対向電極にコモン電位を与える電源と対向電極との間にスイッチを設け、書き込み期間中はスイッチをオンにして電源から対向電極にコモン電位を与えた後、残りの保持期間においてはスイッチをオフにしてフローティング状態とすればよい。該スイッチについても、前述した高純度の酸化物半導体を具備するトランジスタを用いることが好ましい。
【００８９】
また、図４に示す信号生成回路１００２は、駆動回路部１００７、及び容量線駆動回路１０１１を駆動するための信号を生成する回路である。また信号生成回路１００２は、配線を介して駆動回路部１００７駆動するための信号を出力する回路、及び配線を介して記憶回路１００３に画像信号（ビデオ電圧、ビデオ信号、ビデオデータともいう）を出力する回路である。換言すれば、駆動回路部１００７及び容量線駆動回路１０１１を駆動するための制御信号、及び画素部１００８に供給する画像信号を生成し出力するための回路である。
【００９０】
信号生成回路１００２は、具体的には、制御信号として、走査線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、及び容量線駆動回路１０１１に電源電圧である高電源電位ＶＤＤ、低電源電位ＶＳＳを供給し、走査線駆動回路１００９Ａ用のスタートパルスＳＰ、クロック信号ＣＫ、及び／または、信号線駆動回路１００９Ｂ用のスタートパルスＳＰ、クロック信号ＣＫを生成し、出力する。また信号生成回路１００２は、動画像または静止画を表示するための画像信号Ｄａｔａを記憶回路１００３に出力する。
【００９１】
なお信号生成回路１００２は、他にも画像信号、ラッチ信号等の信号を生成する回路であってもよい。また信号生成回路１００２は、走査線駆動回路１００９Ａ及び／または信号線駆動回路１００９Ｂには、各駆動回路のパルス信号の出力を停止するためリセット信号Ｒｅｓを出力する構成としてもよい。なお各信号は第１のクロック信号、第２のクロック信号といったように複数の信号で構成される信号であってもよい。
【００９２】
なお高電源電位ＶＤＤとは、基準電位より高い電位のことであり、低電源電位ＶＳＳとは基準電位以下の電位のことをいう。なお高電源電位及び低電源電位ともに、トランジスタが動作できる程度の電位であることが望ましい。
【００９３】
なお信号生成回路１００２から記憶回路１００３への画像信号の出力がアナログの信号の場合には、Ａ／Ｄコンバータ等を介してデジタルの信号に変換して、記憶回路１００３に出力する構成とすればよい。
【００９４】
記憶回路１００３は、複数のフレームに関する画像信号を記憶するための複数のフレームメモリ１０１０を有する。なおフレームメモリは、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶素子を用いて構成すればよい。
【００９５】
なおフレームメモリ１０１０は、フレーム期間毎に画像信号を記憶する構成であればよく、フレームメモリの数について特に限定されるものではない。またフレームメモリ１０１０の画像信号は、比較回路１００４及び選択回路１００５により選択的に読み出されるものである。
【００９６】
比較回路１００４は、記憶回路１００３に記憶された連続するフレーム期間の画像信号を選択的に読み出して、当該画像信号の比較を行い、差分を検出するための回路である。当該比較回路１００４での画像信号の比較により、差分が検出された際に当該差分を検出した連続するフレーム期間では動画像であると判断される。一方、比較回路１００４での画像信号の比較により、差分が検出されない際に当該差分を検出しなかった連続するフレーム期間では静止画像であると判断される。すなわち、比較回路１００４での差分の検出によって連続するフレーム期間の画像信号が、動画像を表示するための画像信号であるか、または静止画像を表示するための画像信号であるか、の判断がなされるものである。なお、当該比較により得られる差分は、一定のレベルを超えたときに、差分を検出したと判断されるように設定してもよい。
【００９７】
選択回路１００５は、複数のスイッチ、例えばトランジスタで形成されるスイッチを設け、動画像を表示するための画像信号が比較回路での差分の検出により判断された際に、当該画像信号が記憶されたフレームメモリ１０１０より画像信号を選択して表示制御回路１００６に出力するための回路である。なお比較回路１００４で比較したフレーム間の画像信号の差分が検出されなければ、連続するフレーム期間で表示される画像は静止画であり、この場合、連続するフレーム期間の後半のフレームの画像信号について表示制御回路１００６に出力しない構成とすればよい。
【００９８】
表示制御回路１００６は、画像信号、高電源電位ＶＤＤ、低電源電位ＶＳＳ、スタートパルスＳＰ、クロック信号ＣＫ、及びリセット信号Ｒｅｓの制御信号に関して、駆動回路部１００７への供給または停止を切り替える為の回路である。また、容量線駆動回路１０１１を介して、画素１１００が有する容量素子１１０２の容量値を決定する制御信号を供給する。
【００９９】
具体的には、比較回路１００４により動画像と判断、すなわち連続フレーム期間の画像信号の差分が抽出された場合には、画像信号が選択回路１００５より供給されて表示制御回路１００６を介して駆動回路部１００７に供給され、制御信号が、表示制御回路１００６を介して駆動回路部１００７に供給され、容量線駆動回路１０１１を介して、画素１１００が有する容量素子１１０２の容量値を、動画像表示用の容量値とする制御信号を供給することとなる。
【０１００】
一方、比較回路１００４により静止画と判断、すなわち連続フレーム期間の画像信号の差分を抽出しない場合には、画像信号が選択回路１００５より供給されないため表示制御回路１００６より駆動回路部１００７に画像信号が供給されず、制御信号の駆動回路部１００７への供給を表示制御回路１００６が停止することとなる。この時、表示制御回路１００６は、容量線駆動回路１０１１を介して、画素１１００が有する容量素子１１０２の容量値を、静止画像表示用の容量値とする制御信号を供給する。
【０１０１】
なお、静止画像と判断される場合において、静止画像と判断される期間が短い場合には、制御信号のうち、高電源電位ＶＤＤ、低電源電位ＶＳＳの停止を行わない構成としてもよい。頻繁に高電源電位ＶＤＤ、低電源電位ＶＳＳの停止及び再開を行うことによる消費電力の増大を低減することができ、好適である。
【０１０２】
なお、画像信号及び制御信号の停止は、画素部１００８の各画素で画像信号を保持できる期間にわたって行うことが望ましく、各画素での保持期間の後に再度画像信号を供給するよう、表示制御回路１００６が先に供給した画像信号及び制御信号を再度供給するようにする構成とすればよい。
【０１０３】
前述したように、静止画像表示においては、容量素子１１０２の容量が大きい方が好ましい。一方、動画像表示においては、１秒間に６０回以上も画像が書き換えられるため、容量素子１１０２の容量が大きいと１回の書き込み期間中に画像信号を確実に保持させることができず、表示品位を低下させてしまう。このため、動画像表示においては、容量素子１１０２の容量を、書き換え期間に応じて小さくする必要がある。特に、動画像表示をフィールドシーケンシャル方式で行う場合は、１秒間に１８０回以上も画像が書き換えられるため、容量素子１１０２の容量をさらに小さくする必要がある。
【０１０４】
１つの画素内に、静止画像表示用の容量値の大きな容量素子と、動画像表示用の容量値の小さな容量素子をそれぞれ形成すると、容量素子の占有面積増加により開口率が低下し、液晶表示装置の表示品位を悪くする要因となる。本実施の形態に示す液晶表示装置は、容量素子１１０２に実施の形態１に開示した可変容量素子を用いることにより、容量素子１１０２の占有面積を増やすことなく、異なる容量値を制御性よく実現させることができる。
【０１０５】
続いて、静止画像表示期間または動画像表示期間における、容量素子１１０２の動作について説明する。
【０１０６】
静止画像表示を行う期間中は、容量線駆動回路１０１１から第３の配線１１１３に、容量素子１１０２の容量値を容量値Ｆ１とする電位を供給する（図２（Ａ３）参照）。この時、第３の配線１１１３に供給する電位は、画像信号の最高電位にしきい値電圧を加えた電位よりも高い電位とする。
【０１０７】
このようにすることで、画像信号によって異なる電位がノード１１０４に供給されても、ノード１１０４を基準とした時の第３の配線１１１３の電位を、常にしきい値電圧よりも高い電位とすることができる。よって、画像信号によって異なる電位がノード１１０４に供給されても、容量素子１１０２の容量値を容量値Ｆ１とすることができる。
【０１０８】
動画像表示を行う期間中は、容量線駆動回路１０１１から第３の配線１１１３に、容量素子１１０２の容量値を容量値Ｆ２とする電位を供給する（図２（Ａ３）参照）。この時、第３の配線１１１３に供給する電位は、画像信号の最低電位にしきい値電圧を加えた電位よりも低い電位とする。好ましくは、画像信号の最低電位よりも低い電位とする。
【０１０９】
このようにすることで、画像信号によって異なる電位がノード１１０４に供給されても、ノード１１０４を基準とした時の第３の配線１１１３の電位を、常にしきい値電圧よりも低い電位とすることができる。よって、画像信号によって異なる電位がノード１１０４に供給されても、容量素子１１０２の容量値を容量値Ｆ２とすることができる。
【０１１０】
静止画像表示を行う期間中は、容量素子１１０２の容量値を大きくすることで、画素への信号の書き込み回数を低減することができるため、低消費電力化を図ることができる。また、動画像表示を行う期間中は、容量素子１１０２の容量値を小さくすることで、高速動作を可能とすることができる。
【０１１１】
保持容量に実施の形態１で開示した可変容量素子を用いることで、容量素子の占有面積を増やすことなく、制御性よく異なる容量値を実現することができる。静止画像表示と動画像表示によって、保持容量の容量値を最適なものとすることにより、消費電力が少なく、表示品位の良い液晶表示装置を実現することができる。
【０１１２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１１３】
（実施の形態３）
本実施の形態では、実施の形態２に開示した液晶表示装置の画素構成および作製方法の一例について、図６乃至図１０を用いて説明する。図６（Ａ）は、図５における画素１１００に適用することができる、画素２００の平面構成を示す上面図である。また、図６（Ｂ）は、図６（Ａ）における鎖線Ａ１−Ａ２で示す部位の積層構成を示す断面図である。また、図７は、図６（Ａ）に示す平面構成をわかりやすくするために、図６（Ａ）から画素電極２１４を除去した状態を示している。
【０１１４】
本実施の形態に示す画素は、基板２０１上に絶縁層２０２を介して、トランジスタ２２０と、容量素子３１０が形成されている。トランジスタ２２０は、ゲート電極２０４上に絶縁層２０５が形成され、絶縁層２０５上に半導体層２０７が形成されている。また、半導体層２０７上にソース電極２０９と、ドレイン電極２１０が形成され、半導体層２０７の一部に接し、ソース電極２０９と、ドレイン電極２１０上に絶縁層２１１が形成されている。トランジスタ２２０は、チャネル形成領域がゲート電極より上層に設けられるボトムゲート構造のトランジスタである。
【０１１５】
容量素子３１０は、電極２０３上に絶縁層２０５が形成され、絶縁層２０５上に半導体層２０６が形成されている。また、半導体層２０６の一部に接して、電極２０８が形成され、半導体層２０６の他の一部に接し、電極２０８上に絶縁層２１１が形成されている。容量素子３１０は、実施の形態１で開示した可変容量素子１００と同様の構成が適用されている。なお、図６及び図７では、半導体層２０６は電極２０３の端部を超えずに形成されているが、半導体層２０６は、電極２０３の端部を超えて形成されてもよい。
【０１１６】
また、絶縁層２１１上に、絶縁層２１２が形成され、絶縁層２１２上に画素電極２１４が形成されている。画素電極２１４は、絶縁層２１１と絶縁層２１２に設けられたコンタクトホール２１３を介して、ドレイン電極２１０に電気的に接続されている。また、ドレイン電極２１０と、電極２０８は、電気的に接続されている。
【０１１７】
また、トランジスタ２２０が有するゲート電極２０４は、第１の配線２２４−ｉに電気的に接続され、ソース電極２０９は第２の配線２２８−ｊに電気的に接続されている。また、容量素子３１０が有する電極２０３は、第３の配線２２３−ｉに電気的に接続されている。
【０１１８】
なお、第１の配線２２４−ｉ、第２の配線２２８−ｊ、及び第３の配線２２３−ｉは、それぞれ図５（Ａ）における第１の配線１１１１−ｉ、第２の配線１１１２−ｊ、及び第３の配線１１１３−ｉに相当する。
【０１１９】
本実施の形態に示すトランジスタ２２０は、ドレイン電極２１０を、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極２０９で囲む形状としている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能となる。
【０１２０】
また、画素電極２１４と電気的に接続するドレイン電極２１０と、ゲート電極２０４の間に生じる寄生容量が大きいと、フィードスルーの影響を受けやすくなるため、液晶素子に供給された電位が正確に保持できず、表示品位が悪化する要因となる。本実施の形態に示すように、ソース電極２０９をＵ字型としてドレイン電極２１０を囲む形状とすることで、十分なチャネル幅を確保しつつ、ドレイン電極２１０とゲート電極２０４間に生じる寄生容量を小さくすることができるため、液晶表示装置の表示品位を向上させることができる。
【０１２１】
画素電極２１４を、第１の配線２２４−ｉ、第１の配線２２４−ｉ＋１、第２の配線２２８−ｊ、及び第２の配線２２８−ｊ＋１の一部と重なるように形成し、第１の配線２２４−ｉ、第１の配線２２４−ｉ＋１、第２の配線２２８−ｊ、及び第２の配線２２８−ｊ＋１を遮光層として用いることで、ディスクリネーションや光漏れなどによるコントラストの低下を防ぎ、液晶表示装置の表示品位を向上させることができる。
【０１２２】
次に、図６及び図７で示した構成とは異なる画素構成例について、図８を用いて説明する。図８（Ａ）は、画素２５０の平面構成を示す上面図である。図８（Ｂ）は、図８（Ａ）における鎖線Ｂ１−Ｂ２で示す部位の積層構成を示す断面図である。図８に示す画素２５０は、図６及び図７で示した画素２００と、画素電極の構成が異なる。図８に示す画素２５０は、透光性を有する画素電極２１４の上に、光を反射する画素電極２１５を設けることで、半透過型の画素構成としたものである。画素の一部を反射型とすることで、比較的明るい環境下でも認識性の良い液晶表示装置とすることができる。
【０１２３】
また、画素２５０では、画素電極２１５と重畳する絶縁層２１２の表面に凹凸を設け、その凹凸形状を画素電極２１５に反映させている。画素電極２１５の表面に凹凸を設けることにより、入射した外光を乱反射させ、より良好な表示を行うことができる。よって、反射表示における視認性が向上する。
【０１２４】
続いて、図６及び図７を用いて説明した液晶表示装置の画素部の作製方法について、図９及び図１０を用いて説明する。なお、図９及び図１０における断面Ａ１−Ａ２は、図６及び図７におけるＡ１−Ａ２の鎖線で示した部位の断面図である。
【０１２５】
まず、基板２０１上に下地層となる絶縁層２０２を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板２０１は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノシリケートガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
【０１２６】
また、基板２０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用いることができる。
【０１２７】
絶縁層２０２は、窒化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた一又は複数の絶縁層による積層構造により形成することができ、基板２０１からの不純物元素の拡散を防止する機能がある。なお、本明細書中において、窒化酸化珪素とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。絶縁層２０２は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。
【０１２８】
本実施の形態では、絶縁層２０２として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板２０１上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、絶縁層２０２中にリン（Ｐ）や硼素（Ｂ）が含有されていても良い。
【０１２９】
また、絶縁層２０２に、塩素、フッ素などのハロゲン元素を含ませることで、基板２０１からの不純物元素の拡散を防止する機能をさらに高めることができる。絶縁層２０２に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【０１３０】
また、絶縁層２０２として酸化ガリウムを用いてもよい。また、絶縁層２０２を酸化ガリウムと上記絶縁層の積層構造としてもよい。酸化ガリウムは帯電しにくい材料であるため、絶縁層のチャージアップによるしきい値電圧の変動を抑えることができる。
【０１３１】
次に、絶縁層２０２上にスパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、第１のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ゲート電極２０４、電極２０３を形成する（図９（Ａ）参照）。また、図示していないが、この時、第１の配線２２４−ｉ及び第３の配線２２３−ｉなどの配線層も同時に形成される。
【０１３２】
ゲート電極２０４、電極２０３などを形成するための導電層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、マグネシウム（Ｍｇ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【０１３３】
導電層は配線としても形成されるため、低抵抗材料であるＡｌやＣｕを用いるのが好ましい。ＡｌやＣｕを用いることで、信号遅延を低減し、高画質化を実現することができる。なお、Ａｌは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。Ａｌのマイグレーションを防ぐため、Ａｌに、Ｍｏ、Ｔｉ、Ｗなどの、Ａｌよりも融点の高い金属材料を積層することが好ましい。また、導電層にＡｌを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を３８０℃以下とすることが好ましく、３５０℃以下とするとさらに好ましい。
【０１３４】
また、導電層にＣｕを用いる場合も、マイグレーションによる不良やＣｕ元素の拡散を防ぐため、Ｍｏ、Ｔｉ、Ｗなどの、Ｃｕよりも融点の高い金属材料を積層することが好ましい。また、導電層にＣｕを含む材料を用いる場合には、以後の工程におけるプロセス最高温度を４５０℃以下とすることが好ましい。
【０１３５】
本実施の形態では、導電層として絶縁層２０２上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第１のフォトリソグラフィ工程により導電層を選択的にエッチング除去し、ゲート電極２０４、電極２０３を形成する（図９（Ａ）参照）。また、形成されたゲート電極２０４、電極２０３の端部がテーパー形状であると、後に積層する絶縁層や導電層の被覆性が向上するため好ましい。
【０１３６】
なお、フォトリソグラフィ工程に用いるレジストマスクはインクジェット法で形成してもよい。インクジェット法では、フォトマスクを使用しないため、更に製造コストを低減することができる。また、レジストマスクはエッチング工程の後に剥離するものとし、各フォトリソグラフィ工程における説明は省くこととする。
【０１３７】
なお、特段の説明が無い限り、本明細書で言うフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
【０１３８】
次いで、ゲート電極２０４、電極２０３上に絶縁層２０５を５０ｎｍ以上８００ｎｍ以下、好ましくは１００ｎｍ以上６００ｎｍ以下の厚さで形成する。絶縁層２０５は、ゲート絶縁層としても機能する。絶縁層２０５には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化タンタル、酸化ガリウム、酸化イットリウム、酸化ランタン、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が導入されたハフニウムシリケート、窒素が導入されたハフニウムアルミネート等を用いることができ、プラズマＣＶＤ法やスパッタリング法等で形成することができる。また、絶縁層２０５は単層に限らず異なる層の積層でも良い。例えば、絶縁層ＡとしてプラズマＣＶＤ法により窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、絶縁層Ａの上に絶縁層Ｂとして酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、絶縁層２０５としても良い。
【０１３９】
絶縁層２０５の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
【０１４０】
本実施の形態では、絶縁層２０５として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、ゲート電極２０４上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１００ｎｍの厚さで形成する。
【０１４１】
また、絶縁層２０５は保護層としても機能する。Ｃｕを含むゲート電極２０４を、窒化シリコンを含む絶縁層で覆う構成とすることで、ゲート電極２０４からのＣｕ拡散を防ぐことができる。
【０１４２】
また、絶縁層２０５に、この後形成する酸化物半導体と同種の成分を含む材料を用いてもよい。絶縁層２０５を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む材料とすればよい。このような材料は酸化物半導体との相性が良く、これを絶縁層２０５に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む材料としては酸化ガリウムなどがある。
【０１４３】
また、絶縁層２０５を積層構造とする場合には、酸化物半導体と同種の成分を含む材料でなる膜と、該膜の成分材料とは異なる材料を含む膜との積層構造としても良い。
【０１４４】
また、酸化物半導体層に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体層の成膜の前処理として、スパッタリング装置の予備加熱室で基板２０１を予備加熱し、基板２０１や絶縁層２０５に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層２０５の成膜前に、ゲート電極２０４、電極２０３等まで形成した基板２０１にも同様に行ってもよい。
【０１４５】
本実施の形態では、半導体層２０６及び半導体層２０７に酸化物半導体を用いる。酸化物半導体は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて形成することができる。
【０１４６】
酸化物半導体は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、スパッタガスとして酸素ガスを用いて成膜する。酸化物半導体の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体中の不純物濃度は低くなる。
【０１４７】
なお、酸化物半導体をトランジスタのチャネル形成領域として用いる場合は、酸化物半導体が薄いほどトランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０１４８】
酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、Ｉｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。また、上記酸化物半導体に酸化シリコンを含ませてもよい。
【０１４９】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。酸化物半導体をｉ型（真性）とするため、この後行う脱水化または脱水素化、及び酸素の供給は有効である。
【０１５０】
なお、酸化物半導体をトランジスタのチャネル形成領域として用いる場合は、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１５１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１５２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１５３】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。
【０１５４】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｆｅ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【０１５５】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１５６】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１５７】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５８】
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで酸化物半導体を形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。スパッタガスを希ガスと酸素の混合ガスとする場合は、酸素ガスの割合を３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【０１５９】
酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で形成するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物ターゲットを用いてもよい。また、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いてもよい。
【０１６０】
また、酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ系酸化物材料をスパッタリング法で形成する場合は、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系金属酸化物ターゲットを用いることが好ましい。
【０１６１】
また、金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１６２】
酸化物半導体層を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１６３】
酸化物半導体層の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。なお、第１のフォトリソグラフィ工程により形成された電極または配線にＡｌが用いられている場合は、基板温度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程により形成された電極または配線にＣｕが用いられている場合は、基板温度を４５０℃以下とする。
【０１６４】
基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。
【０１６５】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１６６】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０１６７】
また、酸化物半導体層中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とすることが好ましい。
【０１６８】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３）しかし、このような指摘は適切でない。
【０１６９】
アルカリ金属、及びアルカリ土類金属は酸化物半導体層を用いたトランジスタにとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（トランジスタのしきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１７０】
次いで、第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層の構造を整え、酸化物半導体層中の不純物濃度を低減することができる。
【０１７１】
第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。ただし、第１のフォトリソグラフィ工程により形成された電極または配線にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、第１のフォトリソグラフィ工程により形成された電極または配線にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下で４５０℃、１時間の加熱処理を行う。
【０１７２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１７３】
例えば、第１の加熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１７４】
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７５】
第１の加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０１７６】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半導体層を用いることで、極めて優れたオフ電流特性のトランジスタ２２０を得ることができる。
【０１７７】
また、高純度化された酸化物半導体層を有するトランジスタは、トランジスタのしきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ない。
【０１７８】
このように、高純度化し、また、酸素欠損を低減することにより電気的にｉ型（真性）化した酸化物半導体層を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体層を用いた信頼性の高い半導体装置を提供することができる。
【０１７９】
次いで、酸化物半導体層を第２のフォトリソグラフィ工程により選択的にエッチング除去し、半導体層２０６及び半導体層２０７を形成する（図９（Ｂ）参照）。また、半導体層２０６及び半導体層２０７を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１８０】
また、絶縁層２０５にコンタクトホールを形成する場合、その工程は酸化物半導体層の加工時に同時に行うことができる。
【０１８１】
酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【０１８２】
また、第１の加熱処理は、第２のフォトリソグラフィ工程終了後に行っても良い。
【０１８３】
次いで、半導体層２０６及び半導体層２０７上に、ソース電極２０９、ドレイン電極２１０、及び電極２０８となる導電層を形成する。ソース電極２０９、ドレイン電極２１０、及び電極２０８に用いる導電層は、ゲート電極２０４及び電極２０３と同様の材料及び方法で形成することができる。また、ソース電極２０９、ドレイン電極２１０、及び電極２０８に用いる導電層として、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１８４】
本実施の形態では、導電層として半導体層２０６及び半導体層２０７上に厚さ５ｎｍのＴｉ層を形成し、Ｔｉ層上に厚さ２５０ｎｍのＣｕ層を形成する。その後、第３のフォトリソグラフィ工程により、レジストマスクを形成し、導電層を選択的にエッチング除去し、ソース電極２０９、ドレイン電極２１０、及び電極２０８を形成する（図９（Ｃ）参照）。また、図示していないが、この時、第２の配線２２８−ｊなどの配線層も同時に形成される。
【０１８５】
次いで、ソース電極２０９、ドレイン電極２１０、及び電極２０８上に絶縁層２１１を形成する（図９（Ｄ）参照）。絶縁層２１１は、絶縁層２０２または絶縁層２０５と同様の材料及び方法で形成することができる。なお、水素や水などが混入しにくいという点では、スパッタリング法による形成が好適である。絶縁層２１１に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層が低抵抗化（ｎ型化）する恐れがある。従って、酸化物半導体層をｉ型化または実質的にｉ型化とする場合は、絶縁層２１１を水素及び水素を含む不純物が含まれない手段を用いて成膜することが重要である。
【０１８６】
本実施の形態では、絶縁層２１１として膜厚２００ｎｍの酸化シリコンを、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン層のスパッタリング法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットには、酸化シリコンまたはシリコンを用いることができる。例えば、シリコンをターゲットに用いて、酸素を含む雰囲気下でスパッタを行うと酸化シリコンを形成することができる。
【０１８７】
絶縁層２１１の成膜時における成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層２１１は、絶縁層２１１中に含まれる不純物の濃度を低減することができる。また、絶縁層２１１の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１８８】
絶縁層２１１を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１８９】
次いで、減圧雰囲気下、不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア雰囲気下で第２の加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。ただし、第１のフォトリソグラフィ工程、または第３のフォトリソグラフィ工程により形成された電極または配線にＡｌが用いられている場合は、加熱処理の温度を３８０℃以下、好ましくは３５０℃以下とし、また、電極または配線にＣｕが用いられている場合は、加熱処理の温度を４５０℃以下とする。例えば、窒素雰囲気下で４５０℃、１時間の第２の加熱処理を行ってもよい。第２の加熱処理を行うと、酸化物半導体層の一部が絶縁層２１１と接した状態で昇温され、酸素を含む絶縁層２１１から酸素を半導体層へ供給することができる。なお、上記雰囲気に水、水素などが含まれないことが好ましい。また、半導体層への酸素の供給は、イオン注入法またはイオンドーピング法などを用いて行ってもよい。
【０１９０】
次いで、トランジスタ２２０及び容量素子３１０の表面凹凸を低減するため、絶縁層２１１上に、平坦化絶縁層として絶縁層２１２を形成する。絶縁層２１２としてはポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層２１２を形成してもよい（図９（Ｄ）参照）。
【０１９１】
次いで、第４のフォトリソグラフィ工程により、レジストマスクを形成し、ドレイン電極２１０上の絶縁層２１１及び絶縁層２１２の一部を選択的に除去し、コンタクトホール２１３を形成する。（図１０（Ａ）参照）。
【０１９２】
絶縁層２１１、及び絶縁層２１２のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いることができる。ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。
【０１９３】
次いで、絶縁層２１２上に、スパッタリング法、真空蒸着法などを用いて、画素電極２１４となる透光性を有する導電層（透明導電層ともいう）を３０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成する（図１０（Ｂ）参照）。
【０１９４】
透光性を有する導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、１枚乃至１０枚のグラフェンシート（グラファイトの１層分）よりなる材料を用いてもよい。
【０１９５】
本実施の形態では、透光性を有する導電層として厚さ８０ｎｍのＩＴＯ層を形成し、第５のフォトリソグラフィ工程により、レジストマスクを形成し、透光性を有する導電層を選択的にエッチングして、画素電極２１４を形成する。画素電極２１４は、コンタクトホール２１３を介してドレイン電極２１０に電気的に接続される。
【０１９６】
このようにして、トランジスタ２２０及び容量素子３１０を有する液晶表示装置の画素部を作製することができる。また、本実施の形態で説明した作製方法は、図６及び図７に示した透過型の液晶表示装置に限らず、反射型の液晶表示装置や、図８に示した半透過型の液晶表示装置にも適用することができる。反射型の液晶表示装置の画素部を得る場合は、画素電極２１４上に、画素電極２１５として光反射率の高い導電層（反射導電層ともいう）、例えば、アルミニウム、チタン、銀、ロジウム、ニッケルなどの可視光の反射率が高い金属、或いは、これら金属の少なくとも１つを含む合金、またはそれらの積層を用いればよい。半透過型の液晶表示装置の画素部を得る場合は、一つの画素電極を、透明導電層と反射導電層とで形成し、透過部分と反射部分とを設ければよい。
【０１９７】
なお、本実施の形態では、ボトムゲート構造のトランジスタを例として説明したが、トップゲート構造のトランジスタに適用することも可能である。
【０１９８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１９９】
（実施の形態４）
本実施の形態では、実施の形態３と一部異なる工程例を、図１１を用いて説明する。なお、他の実施の形態と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０２００】
まず、実施の形態３と同様に、絶縁表面を有する基板２０１上に下地層となる絶縁層２０２を設け、絶縁層２０２上に導電層を形成した後、第１のフォトリソグラフィ工程、及びエッチング工程によりゲート電極２０４を形成する。
【０２０１】
本実施の形態では、後に成膜する半導体層の成膜温度が２００℃以上４５０℃以下、半導体層の成膜後の加熱処理の温度が２００℃以上４５０℃以下であるため、ゲート電極２０４の材料として、銅を下層とし、モリブデンを上層とする積層、または銅を下層とし、タングステンを上層とする積層を用いる。
【０２０２】
次いで、実施の形態３と同様に、ゲート電極２０４上に絶縁層２０５をＣＶＤ法やスパッタ法等を用いて形成する。ここまでの工程を経た断面図を図１１（Ａ）に示す。
【０２０３】
次いで、絶縁層２０５上に、１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
【０２０４】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、２００℃以上４５０℃以下とする。また、第１の加熱処理の加熱時間は１時間以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層２４８ａを形成する（図１１（Ｂ）参照）。
【０２０５】
次いで、第１の結晶性酸化物半導体層２４８ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
【０２０６】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、２００℃以上４５０℃以下とする。また、第２の加熱処理の加熱時間は１時間以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層２４８ｂを形成する（図１１（Ｃ）参照）。
【０２０７】
以降の工程は、実施の形態３に従って、ソース電極２０９や、ドレイン電極２１０や、絶縁層２１１などを形成する。
【０２０８】
こうして、実施の形態３に従ってトランジスタ２２０を得ることができる。ただし、本実施の形態を用いた場合、これらのトランジスタのチャネル形成領域を含む半導体層は、第１の結晶性酸化物半導体層２４８ａ、及び第２の結晶性酸化物半導体層２４８ｂの積層となる。第１の結晶性酸化物半導体層２４８ａ、及び第２の結晶性酸化物半導体層２４８ｂは、Ｃ軸配向を有している。第１の結晶性酸化物半導体層２４８ａ及び第２の結晶性酸化物半導体層２４８ｂは、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物である。
【０２０９】
ＣＡＡＣを含む酸化物を得るには、酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０２１０】
第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層を有するトランジスタは、トランジスタに光照射が行われ、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。
【０２１１】
ここで、ＣＡＡＣについて詳細に説明しておく。ＣＡＡＣを含む酸化物とは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物である。
【０２１２】
また、ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２１３】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２１４】
ＣＡＡＣに酸素が含まれる場合、構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２１５】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２１６】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０２１７】
ＣＡＡＣに含まれる結晶構造の一例について図１８乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０２１８】
図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。
【０２１９】
図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。
【０２２０】
図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１８（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１８（Ｃ）に示す小グループは電荷が０である。
【０２２１】
図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。
【０２２２】
図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。
【０２２３】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２２４】
ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２２５】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２２６】
図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２２７】
図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２２８】
図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２２９】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２３０】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２３１】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物の材料などを用いた場合も同様である。
【０２３２】
例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。
【０２３３】
図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２３４】
図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２３５】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２３６】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２３７】
具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２３８】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２３９】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２４０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４１】
（実施の形態５）
本実施の形態では、トランジスタの構成例について説明する。なお、上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しの説明は省略する。なお、同じ箇所の詳細な説明も省略する。
【０２４２】
図１２（Ａ）に示すトランジスタ２４５０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３上に、ソース電極２４２１、及びドレイン電極２４２２が形成されている。また、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に絶縁層２４０７が形成されている。また、絶縁層２４０７上に保護絶縁層２４０９を形成してもよい。トランジスタ２４５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
【０２４３】
図１２（Ｂ）に示すトランジスタ２４６０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３上にチャネル保護層２４０６が形成され、チャネル保護層２４０６及び酸化物半導体層２４０３上に、ソース電極２４２１、及びドレイン電極２４２２が形成されている。また、ソース電極２４２１、及びドレイン電極２４２２上に保護絶縁層２４０９を形成してもよい。トランジスタ２４６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。チャネル保護層２４０６は、他の絶縁層と同様の材料及び方法を用いて形成することができる。
【０２４４】
図１２（Ｃ）に示すトランジスタ２４７０は、基板２４００上に下地層２４３６が形成され、下地層２４３６上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、及び下地層２４３６上に、ソース電極２４２１、及びドレイン電極２４２２が形成され、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にゲート電極２４０１が形成されている。また、ゲート電極２４０１上に保護絶縁層２４０９を形成してもよい。トランジスタ２４７０は、トップゲート構造のトランジスタの一つである。
【０２４５】
図１２（Ｄ）に示すトランジスタ２４８０は、基板２４００上に、第１のゲート電極２４１１が形成され、第１のゲート電極２４１１上に第１のゲート絶縁層２４１３が形成され、第１のゲート絶縁層２４１３上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、及び第１のゲート絶縁層２４１３上に、ソース電極２４２１、及びドレイン電極２４２２が形成されている。また、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に第２のゲート絶縁層２４１４が形成され、第２のゲート絶縁層２４１４上に第２のゲート電極２４１２が形成されている。また、第２のゲート電極２４１２上に保護絶縁層２４０９を形成してもよい。
【０２４６】
トランジスタ２４８０は、トランジスタ２４５０とトランジスタ２４７０を併せた構造を有している。第１のゲート電極２４１１と第２のゲート電極２４１２を電気的に接続して一つのゲート電極として機能させることができる。また、第１のゲート電極２４１１と第２のゲート電極２４１２のうち、どちらか一方を単にゲート電極と呼び、他方をバックゲート電極と呼ぶことがある。
【０２４７】
図１３（Ａ）に示すトランジスタ２５５０は、基板２４００上にゲート電極２４０１が形成され、ゲート電極２４０１上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にソース電極２４２１、及びドレイン電極２４２２が形成され、ゲート絶縁層２４０２、ソース電極２４２１、及びドレイン電極２４２２上に酸化物半導体層２４０３が形成されている。また、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に絶縁層２４０７が形成されている。また、絶縁層２４０７上に保護絶縁層２４０９を形成してもよい。トランジスタ２５５０は、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタの一つでもある。
【０２４８】
図１３（Ｂ）に示すトランジスタ２５６０は、基板２４００上に下地層２４３６が形成され、下地層２４３６上にソース電極２４２１、及びドレイン電極２４２２が形成され、下地層２４３６、ソース電極２４２１、及びドレイン電極２４２２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上にゲート絶縁層２４０２が形成され、ゲート絶縁層２４０２上にゲート電極２４０１が形成されている。また、ゲート電極２４０１上に保護絶縁層２４０９を形成してもよい。トランジスタ２５６０は、トップゲート構造のトランジスタの一つである。
【０２４９】
図１３（Ｃ）に示すトランジスタ２５７０は、基板２４００上に、第１のゲート電極２４１１が形成され、第１のゲート電極２４１１上に第１のゲート絶縁層２４１３が形成され、第１のゲート絶縁層２４１３上にソース電極２４２１、及びドレイン電極２４２２が形成され、第１のゲート絶縁層２４１３、ソース電極２４２１、及びドレイン電極２４２２上に酸化物半導体層２４０３が形成され、酸化物半導体層２４０３、ソース電極２４２１、及びドレイン電極２４２２上に第２のゲート絶縁層２４１４が形成され、第２のゲート絶縁層２４１４上に第２のゲート電極２４１２が形成されている。また、第２のゲート電極２４１２上に保護絶縁層２４０９を形成してもよい。
【０２５０】
トランジスタ２５７０は、トランジスタ２５５０とトランジスタ２５６０を併せた構造を有している。第１のゲート電極２４１１と第２のゲート電極２４１２を電気的に接続して一つのゲート電極として機能させることができる。また、第１のゲート電極２４１１と第２のゲート電極２４１２のうち、どちらか一方を単にゲート電極と呼び、他方をバックゲート電極と呼ぶことがある。
【０２５１】
バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲート電極は、酸化物半導体層２４０３のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ２４８０及びトランジスタ２５７０のしきい値電圧を制御することができる。
【０２５２】
また、バックゲート電極により酸化物半導体層２４０３を覆うことで、バックゲート電極側から酸化物半導体層２４０３に光が入射するのを防ぐことができる。よって、酸化物半導体層２４０３の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
【０２５３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５４】
（実施の形態６）
本実施の形態では、本発明の一態様に係る液晶表示装置のパネルの外観について、図１４を用いて説明する。図１４（Ａ）は、基板４００１と対向基板４００６とをシール材４００５によって接着させたパネルの上面図であり、図１４（Ｂ）は、図１４（Ａ）の破線Ｚ−Ｚ’における断面図に相当する。
【０２５５】
基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４と、容量線駆動回路４００８を囲むように、シール材４００５が設けられている。また、画素部４００２、走査線駆動回路４００４の上に対向基板４００６が設けられている。よって、画素部４００２と走査線駆動回路４００４は、基板４００１とシール材４００５と対向基板４００６とによって、液晶４００７と共に封止されている。
【０２５６】
また、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、信号線駆動回路４００３が形成された基板４０２１が、実装されている。図１４（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００９を例示している。
【０２５７】
また、基板４００１上に設けられた画素部４００２、走査線駆動回路４００４は、トランジスタを複数有している。図１４（Ｂ）では、画素部４００２に含まれるトランジスタ４０２２、容量素子４０２０を例示している。トランジスタ４０２２、容量素子４０２０は、酸化物半導体を有している。対向基板４００６に形成されている遮蔽層４０４０は、走査線駆動回路４００４が有するトランジスタ４０２３と重なっている。トランジスタ４０２３を遮光することで、酸化物半導体の光による劣化を防ぎ、トランジスタ４０２３のしきい値電圧がシフトするなどの特性の劣化を防ぐことができる。
【０２５８】
また、液晶素子４０１１が有する画素電極４０３０は、反射電極４０３２及び透明電極４０３３を有し、トランジスタ４０２２及び容量素子４０２０と電気的に接続されている。そして、液晶素子４０１１の対向電極４０３１は、対向基板４００６に形成されている。画素電極４０３０と対向電極４０３１と液晶４００７とが重なっている部分が、液晶素子４０１１に相当する。また、画素電極４０３０は配向層４０３４を介して液晶４００７と重なり、対向電極４０３１は配向層４０３５を介して液晶４００７と重なっている。また、対向基板４００６上の画素部４００２と重なる領域にカラーフィルター４０４１が形成されている。
【０２５９】
液晶４００７に用いられる液晶材料の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶などを挙げることができる。
【０２６０】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、かつ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０２６１】
また液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどを適用することが可能である。
【０２６２】
また、スペーサ４０３６は、対向基板４００６上に絶縁層で形成された柱状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお、図１４（Ｂ）では、スペーサ４０３６が、絶縁層をパターニングすることで形成されている場合を例示しているが、球状スペーサを用いていても良い。
【０２６３】
また、信号線駆動回路４００３、走査線駆動回路４００４、容量線駆動回路４００８、画素部４００２に与えられる各種信号及び電位は、配線４０１５を介して、接続端子４０１６から供給されている。接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電層４０１９を介して電気的に接続されている。
【０２６４】
なお、基板４００１、対向基板４００６、基板４０２１には、ガラス、セラミックス、プラスチックを用いることができる。プラスチックには、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどが含まれる。また、アルミニウムホイルをＰＶＦフィルムで挟んだ構造のシートを用いることもできる。
【０２６５】
但し、液晶素子４０１１からの光の取り出し方向に位置する基板には、ガラス板、プラスチック、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０２６６】
図１５は、本発明の一態様に係る液晶表示装置の構造を示す斜視図の一例である。図１５に示す液晶表示装置は、画素部を有するパネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、バックライトパネル１６０７と、回路基板１６０８と、信号線駆動回路の形成された基板１６１１とを有している。
【０２６７】
パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、バックライトパネル１６０７とは、順に積層されている。バックライトパネル１６０７は、複数の光源で構成されたバックライト１６１２を有している。導光板１６０５内部に拡散されたバックライト１６１２からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１６０４によって、パネル１６０１に照射される。
【０２６８】
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いているが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡散板は導光板１６０５とパネル１６０１の間に設けられていれば良い。よって、プリズムシート１６０３よりもパネル１６０１に近い側にのみ拡散板が設けられていても良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていても良い。
【０２６９】
またプリズムシート１６０３は、図１５に示した断面が鋸歯状の形状に限定されず、導光板１６０５からの光をパネル１６０１側に集光できる形状を有していれば良い。
【０２７０】
回路基板１６０８には、パネル１６０１に入力される各種信号を生成する回路、またはこれら信号に処理を施す回路などが設けられている。そして、図１５では、回路基板１６０８とパネル１６０１とが、ＣＯＦテープ１６０９を介して接続されている。また、信号線駆動回路の形成された基板１６１１が、ＣＯＦ（Ｃｈｉｐ ＯＮ Ｆｉｌｍ）法を用いてＣＯＦテープ１６０９に接続されている。
【０２７１】
図１５では、バックライト１６１２の駆動を制御する制御系の回路が回路基板１６０８に設けられており、該制御系の回路とバックライトパネル１６０７とがＦＰＣ１６１０を介して接続されている例を示している。ただし、上記制御系の回路はパネル１６０１に形成されていても良く、この場合はパネル１６０１とバックライトパネル１６０７とがＦＰＣなどにより接続されるようにする。
【０２７２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２７３】
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
【０２７４】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いノート型のパーソナルコンピュータとすることができる。
【０２７５】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
【０２７６】
図１６（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０２および筐体２７０４の２つの筐体で構成されている。筐体２７０２および筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２７７】
筐体２７０２には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１６（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１６（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い電子書籍とすることができる。
【０２７８】
また、図１６（Ｃ）では、筐体２７０２に操作部などを備えた例を示している。例えば、筐体２７０２において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０２７９】
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２８０】
図１６（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０２８１】
また、表示パネル２８０２はタッチパネルを備えており、図１６（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２８２】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２８３】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２８４】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高い携帯電話とすることができる。
【０２８５】
図１６（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いデジタルビデオカメラとすることができる。
【０２８６】
図１６（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した液晶表示装置を適用することにより、信頼性の高いテレビジョン装置とすることができる。
【０２８７】
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２８８】
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【実施例１】
【０２９０】
上記実施の形態で説明した可変容量素子の動作について、計算機を用いて確認を行った。
【０２９１】
計算は、シルバコ社製デバイスシミュレータＡＴＬＡＳを用いて行った。可変容量素子の積層構成は図１の可変容量素子１００と同様とし、半導体層１０３として、ｉ型のＩｎ−Ｇａ−Ｚｎ系酸化物半導体を想定し、厚さを１００ｎｍ、比誘電率を１５、電子親和力を４．３ｅＶ、バンドギャップを３．１５ｅＶとした。また、第１の電極１０１の仕事関数を４．３ｅＶとし、絶縁層１０２の厚さを１００ｎｍ、比誘電率を４．１とし、第２の電極１０４の仕事関数を４．３ｅＶとした。また、第１の電極１０１と半導体層１０３が重畳する部分の面積Ｃ１と、第１の電極１０１と半導体層１０３と第２の電極１０４が重畳する部分の面積をＣ２の面積比を、Ｃ１：Ｃ２＝３：１とした。また、可変容量素子が固定電圧（直流電圧）下、または低周波数電圧下で使用されることを前提として、容量値算出のための周波数を０．０１Ｈｚとした。
【０２９２】
図１７（Ａ）に、半導体層１０３にＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いた可変容量素子１００の計算結果を示す。図１７（Ａ）において、横軸は第１の電極１０１の電位を示し、縦軸は最大容量値を１とした時の可変容量素子１００の容量値を示している。ＣＶ特性９０１は、第２の電極１０４の電位を０Ｖに固定し、第１の電極１０１の電位を８Ｖから−８Ｖまで変化させた時の、可変容量素子１００の容量値の変化を示している。
【０２９３】
ＣＶ特性９０１から、第１の電極１０１の電位が正の時に、ほぼ最大の容量値を安定して得られることがわかる。また、第１の電極１０１の電位が負の時に、最大容量値のほぼ３分の１の容量値を安定して得られることがわかる。
【０２９４】
Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体は、正の電界が与えられるとｎ型となるが、負の電界が与えられても反転層が形成されずｉ型のままとなる。このため、半導体層１０３に負の電界が与えられている間は、第１の電極１０１の電位によらず、ｉ型が維持される。
【０２９５】
計算結果から、半導体層に酸化物半導体を用いた可変容量素子１００は、面積Ｃ１と面積Ｃ２の面積比に応じた容量値を、制御性よく安定して得られることが確認できた。
【０２９６】
なお、図１７（Ａ）に示した計算結果は、半導体層１０３に与えられる電界によりｎ型またはｉ型に変化する半導体を用いる例について行ったが、半導体層１０３に与えられる電界によりｐ型またはｉ型に変化する半導体材料を用いる場合も、図１７（Ａ）の横軸の正負符号を入れ換えて、ＣＶ特性９０１と同様の傾向が見られることが推測される。
【０２９７】
また、図１７（Ｂ）に、半導体層１０３にｎ型シリコンを用いた場合の可変容量素子１００の計算結果を示す。計算は、半導体層１０３のバンドギャップを１．１ｅＶとし、ｎ型シリコン中のドナー密度を１×１０１６／ｃｍ３とし、他の条件は上記と同様の条件で行った。
【０２９８】
図１７（Ｂ）において、横軸は第１の電極１０１の電位を示し、縦軸は最大容量値を１とした時の容量値を示している。ＣＶ特性９０２は、第２の電極１０４の電位を０Ｖに固定し、第１の電極１０１の電位を８Ｖから−８Ｖまで変化させた時の、可変容量素子１００の容量値の変化を示している。
【０２９９】
ＣＶ特性９０２から、第１の電極１０１の電位が正の時に、ほぼ最大の容量値が安定して得られていることがわかる。また、第１の電極１０１の電位が−１Ｖ付近の時の容量値を最小として、第１の電極１０１の電位が負の方向に大きくなるにつれて、容量値が再び大きくなることがわかる。
【０３００】
ｎ型シリコンは、正の電界が与えられている間はｎ型であるが、負の電界が与えられると空乏層が形成され、その後、反転層が形成されてｐ型シリコンとなる。ｎ型シリコン及びｐ型シリコンは、ともに導電体として機能する。このため、反転層が形成されると、容量値が再び大きくなってしまう。
【０３０１】
計算結果により、半導体層１０３にｎ型シリコンを用いた可変容量素子１００は、第１の電極１０１の電位変動の影響を受けやすく、面積Ｃ１と面積Ｃ２の面積比に応じた容量値の制御性が悪く、異なる容量値を安定して得ることができないことが確認できた。
【０３０２】
なお、図１７（Ｂ）に示した計算結果は、半導体層１０３にｎ型シリコンを用いる例について計算した結果だが、半導体層１０３にｐ型シリコンを用いる場合は、図１７（Ｂ）の横軸の正負符号を入れ換えて、ＣＶ特性９０２と同様の傾向が見られることが推測される。また、シリコンに限らず、半導体層１０３に与えられる電界によりｎ型またはｐ型に変化する半導体材料を用いる場合は、同様の傾向が見られることが推測される。
【符号の説明】
【０３０３】
１００ 可変容量素子
１０１ 電極
１０２ 絶縁層
１０３ 半導体層
１０４ 電極
１１１ ＣＶ特性
１３３ 半導体層
２００ 画素
２０１ 基板
２０２ 絶縁層
２０３ 電極
２０４ ゲート電極
２０５ 絶縁層
２０６ 半導体層
２０７ 半導体層
２０８ 電極
２０９ ソース電極
２１０ ドレイン電極
２１１ 絶縁層
２１２ 絶縁層
２１３ コンタクトホール
２１４ 画素電極
２１５ 画素電極
２２０ トランジスタ
２５０ 画素
３１０ 容量素子
４０１ ＣＶ特性
９０１ ＣＶ特性
９０２ ＣＶ特性
１０００ 液晶表示装置
１００１ 表示パネル
１００２ 信号生成回路
１００３ 記憶回路
１００４ 比較回路
１００５ 選択回路
１００６ 表示制御回路
１００７ 駆動回路部
１００８ 画素部
１０１０ フレームメモリ
１０１１ 容量線駆動回路
１１００ 画素
１１０１ トランジスタ
１１０２ 容量素子
１１０３ 液晶素子
１１０４ ノード
１１１１ 配線
１１１２ 配線
１１１３ 配線
１１１４ 電極
１６０１ パネル
１６０２ 拡散板
１６０３ プリズムシート
１６０４ 拡散板
１６０５ 導光板
１６０７ バックライトパネル
１６０８ 回路基板
１６０９ ＣＯＦテープ
１６１０ ＦＰＣ
１６１１ 基板
１６１２ バックライト
２４００ 基板
２４０１ ゲート電極
２４０２ ゲート絶縁層
２４０３ 酸化物半導体層
２４０６ チャネル保護層
２４０７ 絶縁層
２４０９ 保護絶縁層
２４１１ ゲート電極
２４１２ ゲート電極
２４１３ ゲート絶縁層
２４１４ ゲート絶縁層
２４２１ ソース電極
２４２２ ドレイン電極
２４３６ 下地層
２４５０ トランジスタ
２４６０ トランジスタ
２４７０ トランジスタ
２４８０ トランジスタ
２５５０ トランジスタ
２５６０ トランジスタ
２５７０ トランジスタ
２７０２ 筐体
２７０４ 筐体
２７０５ 表示部
２７０７ 表示部
２７１２ 軸部
２７２１ 電源端子
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 対向基板
４００７ 液晶
４００８ 容量線駆動回路
４００９ トランジスタ
４０１１ 液晶素子
４０１５ 配線
４０１６ 接続端子
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 基板
４０２２ トランジスタ
４０２３ トランジスタ
４０３０ 画素電極
４０３１ 対向電極
４０３２ 反射電極
４０３３ 透明電極
４０３４ 配向層
４０３５ 配向層
４０３６ スペーサ
４０４０ 遮蔽層
４０４１ カラーフィルター
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
１００９Ａ 走査線駆動回路
１００９Ｂ 信号線駆動回路
１１１１−ｉ 配線
１１１２−ｊ 配線
１１１３−ｉ 配線
２２３−ｉ 配線
２２４−ｉ 配線
２２８−ｊ 配線
２４８ａ 結晶性酸化物半導体層
２４８ｂ 結晶性酸化物半導体層
【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極を有し、
前記第１の電極と前記第２の電極の間に、絶縁層と酸化物半導体層を有し、
前記第１の電極は前記絶縁層と接して設けられ、
前記第２の電極は前記酸化物半導体層と接して設けられ、
前記第１の電極と前記酸化物半導体層が重畳する面積は、
前記第１の電極と前記酸化物半導体層と前記第２の電極が重畳する面積よりも大きいことを特徴とする可変容量素子。
【請求項２】
請求項１において、
前記第２の電極の仕事関数は、
前記酸化物半導体層の電子親和力以下であることを特徴とする可変容量素子。
【請求項３】
請求項１または請求項２において、
前記第１の電極の電位が、前記第２の電極よりも高い時に第１の容量値を有し、
前記第１の電極の電位が、前記第２の電極よりも低い時に第２の容量値を有し、
前記第１の容量値よりも、前記第２の容量値が小さいことを特徴とする可変容量素子。
【請求項４】
駆動回路部と、容量線駆動回路と、画素部に可変容量素子を有する表示パネルと、
前記駆動回路部を駆動する制御信号及び前記画素部に供給する画像信号を生成するための信号生成回路と、
前記画像信号をフレーム期間毎に記憶する記憶回路と、
前記記憶回路で前記フレーム期間毎に記憶された画像信号のうち、連続するフレーム期間の画像信号の差分を検出する比較回路と、
前記比較回路で差分を検出した際に、前記連続するフレーム期間の画像信号を選択して出力する選択回路と、
前記比較回路で差分を検出した際に、前記容量線駆動回路から前記可変容量素子の容量値を第１の容量値とする信号の供給を行い、
前記比較回路で差分を検出しない際に、前記容量線駆動回路から前記可変容量素子の容量値を第２の容量値とする信号の供給を行い、
前記制御信号の前記駆動回路部への供給を停止する表示制御回路と、
を有する液晶表示装置。
【請求項５】
請求項４において、
前記第１の容量値は、前記第２の容量値よりも小さいことを特徴とする液晶表示装置。
【請求項１】
第１の電極と、第２の電極を有し、
前記第１の電極と前記第２の電極の間に、絶縁層と酸化物半導体層を有し、
前記第１の電極は前記絶縁層と接して設けられ、
前記第２の電極は前記酸化物半導体層と接して設けられ、
前記第１の電極と前記酸化物半導体層が重畳する面積は、
前記第１の電極と前記酸化物半導体層と前記第２の電極が重畳する面積よりも大きいことを特徴とする可変容量素子。
【請求項２】
請求項１において、
前記第２の電極の仕事関数は、
前記酸化物半導体層の電子親和力以下であることを特徴とする可変容量素子。
【請求項３】
請求項１または請求項２において、
前記第１の電極の電位が、前記第２の電極よりも高い時に第１の容量値を有し、
前記第１の電極の電位が、前記第２の電極よりも低い時に第２の容量値を有し、
前記第１の容量値よりも、前記第２の容量値が小さいことを特徴とする可変容量素子。
【請求項４】
駆動回路部と、容量線駆動回路と、画素部に可変容量素子を有する表示パネルと、
前記駆動回路部を駆動する制御信号及び前記画素部に供給する画像信号を生成するための信号生成回路と、
前記画像信号をフレーム期間毎に記憶する記憶回路と、
前記記憶回路で前記フレーム期間毎に記憶された画像信号のうち、連続するフレーム期間の画像信号の差分を検出する比較回路と、
前記比較回路で差分を検出した際に、前記連続するフレーム期間の画像信号を選択して出力する選択回路と、
前記比較回路で差分を検出した際に、前記容量線駆動回路から前記可変容量素子の容量値を第１の容量値とする信号の供給を行い、
前記比較回路で差分を検出しない際に、前記容量線駆動回路から前記可変容量素子の容量値を第２の容量値とする信号の供給を行い、
前記制御信号の前記駆動回路部への供給を停止する表示制御回路と、
を有する液晶表示装置。
【請求項５】
請求項４において、
前記第１の容量値は、前記第２の容量値よりも小さいことを特徴とする液晶表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１１４４２７（Ｐ２０１２−１１４４２７Ａ）
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１１−２４１７６３（Ｐ２０１１−２４１７６３）
【出願日】平成２３年１１月３日（２０１１．１１．３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２３年１１月３日（２０１１．１１．３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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