薄膜トランジスタ形成方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置
【課題】 後処理に頼らずに、ダンクリングボンドの発生を抑えることによって良好なゲート絶縁膜を効率よく形成させる薄膜トランジスタの形成方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置を提供することを課題とする。
【解決手段】 基板上にシリコン膜を形成する工程と、プラズマＣＶＤ法でプラズマを発生させるために印加する電力を段階的に変化させて上記シリコン膜上にゲート絶縁膜を形成する工程とを有する薄膜トランジスタ形成方法およびこの薄膜トランジスタを形成するプラズマＣＶＤ装置を提供することによって、後処理を行なわなくても薄膜トランジスタの素子特性を向上させることができた。
【解決手段】 基板上にシリコン膜を形成する工程と、プラズマＣＶＤ法でプラズマを発生させるために印加する電力を段階的に変化させて上記シリコン膜上にゲート絶縁膜を形成する工程とを有する薄膜トランジスタ形成方法およびこの薄膜トランジスタを形成するプラズマＣＶＤ装置を提供することによって、後処理を行なわなくても薄膜トランジスタの素子特性を向上させることができた。
【発明の詳細な説明】
【技術分野】
【０００１】
基板上に薄膜トランジスタを形成させる方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置に関する。
【背景技術】
【０００２】
良好な素子特性を有する薄膜トランジスタを形成するうえで重要なことは、半導体層とゲート絶縁膜との界面の捕獲準位の密度（界面準位密度）と、薄膜トランジスタの動作電圧（閾値電圧）とを低減させることである。
【０００３】
上記ゲート絶縁膜の形成方法としては、従来より、熱酸化法とプラズマＣＶＤ法があった。熱酸化法は、ゲート絶縁膜形成後、約１０００℃以上の熱処理を１時間以上行なわなければならないため、耐熱上使用可能なガラス基板（たとえば石英ガラス基板など）に限定される。このようなガラス基板は高価であるため、コスト上の問題があり、大型フラットパネルなどの場合は採算性が悪いという不都合があった。また、処理時間が長時間にわたるためスループット低下の問題も生じていた。
【０００４】
従って、現在では、低温での処理が可能で熱酸化法ほど処理時間を必要としないプラズマＣＶＤ法が主流となっている。たとえば、液晶パネル製造など、大型のガラス基板を使用する場合、テトラエトキシシラン（ＴＥＯＳ）ガスを使用してガラス基板に酸化ケイ素膜を堆積する方法がある（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法によれば、膜中欠陥が多く、半導体層とゲート絶縁膜との界面に捕獲準位が発生し、誘起されたキャリアが捕獲準位に捕獲されるため、伝導に寄与できない。これを解決するためには、高いゲート電圧が必要になるため電界効果移動度が低下し、閾値電圧が増大する。
【０００６】
ところで、上記捕獲準位の発生はダンクリングボンドが形成されることに起因する。そこで、従来、このダングリングボンドと不活性ガスの原子、イオン、ラジカルとを結合させて電気的に不活性化し、基板を１００℃に保持しつつ、ゲート絶縁膜を堆積後、このゲート絶縁膜を４００から６００℃まで熱処理していた（例えば、特許文献２参照）。
【特許文献１】特開昭６３−２４６８２９号
【特許文献２】特開２００３−１２４２３１号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ダングリングボンドの発生が多いと、たとえばＰ型シリコンウェハーを使用した場合には、図１０で示すとおり、フラットバンド電圧（Ｖｆｂ）は、膜厚１００ｎｍで−２．５Ｖであり、熱酸化法で形成された薄膜トランジスタの場合の−０．７Ｖに比べて大きい電圧が必要になり、電界効果移動度の低下を招き、閾値電圧が増大するという問題が生じていた。フラットバンド電圧は、薄膜トランジスタにおける閾値電圧に大きく影響するので上記ダングリングボンドの発生を抑えてゲート絶縁膜の品質を向上させることは、薄膜トランジスタの素子特性向上につながる。
【０００８】
また、上記従来技術のように、ゲート絶縁膜の形成後に後処理として熱処理を施せば、ゲート絶縁膜の品質向上につながるが、処理時間が増えて作業効率が低下するという不都合が生じていた。
【０００９】
そこで、本発明は、上記問題点に鑑み、上記後処理に頼らずに、ダンクリングボンドの発生を抑えることによって良好なゲート絶縁膜を効率よく形成させる薄膜トランジスタの形成方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明にかかる薄膜トランジスタ形成方法は、基板上に薄膜トランジスタを形成する方法であって、この基板上にシリコン膜を形成する工程と、プラズマＣＶＤ法でプラズマを発生させるために印加する電力を段階的に変化させて上記シリコン膜上にゲート絶縁膜を形成する工程とを有する。
【００１１】
この構成によれば、上記シリコン膜上のゲート絶縁膜は、従来の形成方法に比べると、段階的に変化させて印加する電力に応じて、徐々に形成される。たとえば上記電力は、２段階にわけて印加される高周波電力であればよい。
【００１２】
上記２段階に変化させて印加する高周波電力のうち、第２段階で印加する電力は、第１段階で印加する電力よりも大きい電力であることが好ましい。たとえば、第１段階で印加する電力の電力密度が０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下であり、第２段階で印加する電力の電力密度が０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下であればよい。さらに、上記第１段階で印加する電力の放電時間が1秒以上１０秒以下であれば好ましい。
【００１３】
なお、上記ゲート絶縁膜を形成させるために導入される原料ガスとしては、シラン化合物、たとえばテトラエトキシシラン、ヘキサメチルジシラザン、トリエトキシシランの少なくともいずれかを含むケイ素原子含有ガスがよい。また、上記シリコン膜はアモルファスシリコンまたはポリシリコンからなる薄膜が好ましい。
【００１４】
上記課題を解決するため、本発明にかかるプラズマＣＶＤ装置は、基板上にシリコン膜を形成し、このシリコン膜上にゲート絶縁膜を形成させて薄膜トランジスタを形成させるプラズマＣＶＤ装置であって、真空チャンバと、この真空チャンバ内にケイ素原子含有ガスと酸素原子含有ガスとを導入するガス導入系と、上記薄膜トランジスタが形成される基板を載置する基板ホルダーと、この基板ホルダーを加熱する基板電極と、基板ホルダーに対向する位置に設置される高周波電極と、この高周波電極に高周波電力を供給する高周波電源と、この高周波電源から上記高周波電極に高周波電力を段階的に変化させて印加するように制御する制御部とを備えたことを特徴とする。
【００１５】
この構成によれば、上記制御部によってプラズマを発生させるために印加する高周波電力の段階的印加を自動的に行うことができる。上記制御部は、段階の数、各段階の印加電力の大小、印加する電力密度の設定範囲、印加する時間などを制御パラメータとして設定することが可能である。
【００１６】
従って、上記制御部で、段階の数を２段階にわけること、第２段階で印加する電力を第１段階で印加する電力よりも大きい電力にすること、第１段階で印加する高周波電力の電力密度を０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下にすること、第２段階で印加する高周波電力の電力密度を０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下にすること、上記第１段階で印加する高周波電力の放電時間を1秒以上１０秒以下にすることができる。
【発明の効果】
【００１７】
以上の説明から明らかなように、本発明は、ゲート絶縁膜の堆積後に後処理を行わなくても、ダンクリングボンドの発生を抑え、フラットバンド電圧と界面準位密度を低減させることができるので、良好なゲート絶縁膜を効率よく形成させて、薄膜トランジスタの素子特性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
図１を参照して、１は、本発明にかかるプラズマＣＶＤ装置の真空チャンバである。真空チャンバ１の上方には、原料ガス導入系２が設けられている。本実施の形態では、真空チャンバ１の上面にガス導入口（図示せず）を開口し、原料ガス導入系２から供給される原料ガスは、このガス導入口から真空チャンバ１内に導入される。原料ガスは、シラン化合物、たとえばテトラエトキシシラン、ヘキサメチルジシラザン、トリエトキシシランの少なくともいずれかを含むケイ素原子含有ガスおよび酸素、亜酸化窒素、オゾン、二酸化炭素、水のいずれか１種類の酸素原子含有ガスである。なお、上記ケイ素原子含有ガスと酸素原子含有ガスとの割合は、１：２０〜１００が好ましい。
【００１９】
この原料ガスを真空チャンバ１内でプラズマ化するために、高周波電源３から変調器４を介して真空チャンバ１内の電極５で高周波電力を印加する。電極５に対向する位置には、シャワープレート６を介して基板７を載置する基板ホルダー８が設けられている。基板ホルダー８内には、基板を加熱する電極（図示せず）が埋設されている。真空チャンバ１の下方には、真空排気系９が設けられている。
【００２０】
真空チャンバ１内にガス導入系２から上記原料ガスを導入し、高周波電源３から変調器４を介して所定の高周波電力を電極５で印加する。印加された高周波電力により高電界中でプラズマが発生する。このプラズマにより上記原料ガスを励起させ、化学反応を促進させて所望のゲート絶縁膜を形成する。このゲート絶縁膜は、基板７上に既に成膜されているシリコン膜（薄膜トランジスタのソース、チャンネル部、ドレインとなる部分）上に形成される。なお、高周波電源３の発振周波数としては１０〜１００ＭＨｚのものを使用すればよい。また、成膜温度は、３００〜４５０℃であり、成膜圧力は、８０〜４００Ｐａが好ましい。
【００２１】
従来は、最初から所定の上記高周波電力を印加してゲート絶縁膜の形成を行なっていたが、この方法では、ダングリングボンドが発生しやすく、フラットバンド電圧および界面準位密度が増大するため、ゲート絶縁膜の品質が低下し、薄膜トランジスタの素子特性の信頼性を損なうおそれがあった。また、ダングリングボンドの発生を抑えるために、ゲート絶縁膜形成後、後処理として熱処理を施して、ゲート絶縁膜の品質向上を図っていたが、処理時間が増えてスループットが低下するという不都合があった。
【００２２】
そこで、本発明では、上記のような不都合がなく、高品質なゲート絶縁膜を形成させるために、高周波電力を段階的に変化させて印加する設定が可能な制御部１０を設けた。制御部１０は、所望のゲート絶縁膜を形成させるために、上記段階的に変化させる高周波電力の印加に必要な制御パラーメータの入力ができるようになっている。ここで、必要な制御パラメータとは、たとえば、段階の数、各段階の印加電力、印加する時間などである。
【００２３】
以下図２乃至図６を用いて、従来の薄膜トランジスタ形成方法と本発明にかかる薄膜トランジスタ形成方法とを比較する。
【００２４】
図２は、従来法による印加電力密度（Ｗ／ｃｍ２）と経過時間（秒）との関係を示した図である。従来法によれば、成膜処理開始後から５秒経過したところで、およそ１秒間で目的とする０．６５Ｗ／ｃｍ２の電力を印加し、以後、この電力の印加を維持している。図３は、本発明による電力印加方法（段階的印加法）による印加電力密度（Ｗ／ｃｍ２）と経過時間（秒）との関係を示した図である。この段階的印加法によれば、第１段階として、成膜処理開始後から５秒経過したところで、およそ１秒間に０．０５Ｗ／ｃｍ２の電力を印加し、以後、１０秒までは、この電力の印加を維持し、第２段階として、１０秒後に約０．６０Ｗ／ｃｍ２の電力を印加して、以後この電力の印加を維持している。
【００２５】
図４は、従来法と段階的印加法による膜厚とフラットバンド電圧（Ｖｆｂ）との関係を示した図である。たとえば、膜厚１００ｎｍにおけるＶｆｂは、従来法によれば−２．４Ｖであるのに対し、段階的印加法によれば−１．４Ｖである。したがって、膜厚１００ｎｍにおいて、段階的印加法のほうが従来法よりも約−１Ｖ印加する電圧を低減させることができる。図５は、従来法と段階的印加法による膜厚と界面準位密度（Ｄｉｔ：ｃｍ−２・ｅＶ−１）との関係を示した図である。この図から明らかな通り、段階的印加法によれば、Ｄｉｔについても従来法より低減していることがわかる。図６は、従来法と段階的印加法による印加電力密度と成膜速度（ｎｍ／ｍｉｎ）との関係を示した図である。投入電力密度が、０．５０〜０．７０Ｗ／ｃｍ２の間の両者の成膜速度を比較すると、段階的印加法と従来法との差異は、およそ５ｎｍ／ｍｉｎの範囲内であり、段階的に電力を印加しても成膜速度は、従来法とはほとんど変わらない。従って、段階的印加法を採用しても生産性を損なうことはほとんどないと考えられる。
【００２６】
なお、本発明にかかる薄膜トランジスタの形成方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置は、ガラス基板に形成される薄膜トランジスタであって、上記ガラス基板の耐熱温度上、成膜温度は６００℃以下であることが好ましい。また、成膜は、上記ガラス基板上に、まず、半導体層が形成され、その上にゲート絶縁膜、ゲートの順序で形成されるプロセスが好ましい。さらに、装置としては、平行平板型のプラズマＣＶＤ装置が好ましい。ただし、特許請求の範囲記載の発明の範囲から逸脱しない限り、これらに限定されるものではない。
【実施例】
【００２７】
上記実施形態に従って、以下の基本条件で本発明を実施した。
成膜温度 ３５０℃
第１段階の印加電力密度 ０．０６Ｗ／ｃｍ２
第２段階の印加電力密度 ０．６６Ｗ／ｃｍ２
成膜圧力 １７５Ｐａ
第１段階の放電時間 ５秒
評価膜厚 １００ｎｍ
ＴＥＯＳガス流量 ２００ｓｃｃｍ
酸素原子含有化合物のガス流量 ＴＥＯＳガスの５０倍
【００２８】
上記基本条件をもとに、第１段階の印加電力密度、第２段階の印加電力密度および第１段階の放電時間の３つのパラメータをそれぞれ変化させた場合のフラットバンド電圧（Ｖｆｂ）および界面準位密度（Ｄｉｔ）の推移を測定した。
【００２９】
図７は、第１段階の印加電力密度を変化させた場合のＶｆｂおよびＤｉｔの関係を示した図である。印加電力密度が０．３０Ｗ／ｃｍ２以下の場合、ＶｆｂおよびＤｉｔはいずれもほとんど変化せず、一定の値を示している。しかしながら、印加電力密度が０．５０Ｗ／ｃｍ２以上になると、プラズマダメージによりＶｆｂ、Ｄｉｔはともに悪化する。なお、印加電力密度の印加開始から、０．０２Ｗ／ｃｍ２までは、ＶｆｂおよびＤｉｔの値が上記一定の値に達するまで急峻な変化を示している。これは、０．０２Ｗ／ｃｍ２以下では電力密度の値を制御することが困難だからである。
【００３０】
図８は、第２段階の印加電力密度を変化させた場合のＶｆｂおよびＤｉｔの関係を示した図である。印加電力密度が０．４０Ｗ／ｃｍ２以上０．５０Ｗ／ｃｍ２以下の範囲では、Ｖｆｂ、Ｄｉｔはともに上記第１段階の値から次第に低減している。印加電力密度が０．５０Ｗ／ｃｍ２以上になると、ＶｆｂおよびＤｉｔはいずれもほとんど変化せず、上記図７の第１段階で示された一定の値とほぼ同様の値で安定している。なお、印加電力密度の上限がおよそ０．８０Ｗ／ｃｍ２であるが、これは０．８０Ｗ／ｃｍ２以上の電力密度が印加されると、アークの発生による成膜欠陥の発生および膜応力の増大による薄膜剥離の可能性があるからである。
【００３１】
図９は、第１段階の放電時間を変化させた場合のＶｆｂおよびＤｉｔの関係を示した図である。１秒経過後、Ｄｉｔについては、時間の経過に関係なくほぼ一定の値を示しているが、Ｖｆｂについては、１秒後が最も電圧が低減し、その後次第に増大し、約１０秒後には、約−１．８Ｖとなったことがわかる。なお、放電開始から１秒以下の範囲では、約−２．５Ｖから−１．３Ｖまで急峻な変化がみられる。これは放電直後は、再現性が悪く制御が難しいためである。
【００３２】
以上の結果より、電力密度印加の初期段階、すなわち、成膜初期段階では、プラズマダメージを抑える必要があるのに対し、印加する電力密度を次第に増大させてある段階を経過した時点からは、原料ガスを十分に分解できる程度のプラズマ密度の高い状態で成膜したほうが、良好な薄膜が得られることがわかる。また、上記成膜初期段階では、放電時間は短いほどＶｆｂは良好であることがわかる。そこで、印加する電力密度の制御可能な範囲も考慮すると、具体的な数値としては、第１段階の印加電力密度は、０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下で、放電時間は１秒以上１０秒以下であり、第２段階の印加電力密度は０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下が望ましいと考えられる。
【産業上の利用可能性】
【００３３】
本発明は、薄膜トランジスタの素子特性を向上させるための薄膜トランジスタ形成方法またはこの薄膜トランジスタを形成させるプラズマＣＶＤ装置であるため、薄膜トランジスタ製造分野に関する産業上の利用可能性がある。
【図面の簡単な説明】
【００３４】
【図１】本発明にかかるプラズマＣＶＤ装置の概略図
【図２】従来法による印加電力密度と時間との関係を示した図
【図３】段階的印加法による印加電力密度と時間との関係を示した図
【図４】従来法と段階的印加法による膜厚とフラットバンド電圧との関係を示した図
【図５】従来法と段階的印加法による膜厚と界面準位密度との関係を示した図
【図６】従来法と段階的印加法による印加電力密度と成膜速度との関係を示した図
【図７】第１段階の印加電力密度に対する界面準位密度とフラットバンド電圧との関係を示した図
【図８】第２段階の印加電力密度に対する界面準位密度とフラットバンド電圧との関係を示した図
【図９】第１段階の放電時間に対する界面準位密度とフラットバンド電圧との関係を示した図
【図１０】従来法による絶縁膜の膜厚とフラットバンド電圧との関係を示した図
【符号の説明】
【００３５】
１ 真空チャンバ
２ ガス導入系
３ 高周波電源
４ 変調器
５ 電極
６ シャワープレート
７ 基板
８ 基板ホルダー
９ 真空排気系
１０ 制御部
【技術分野】
【０００１】
基板上に薄膜トランジスタを形成させる方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置に関する。
【背景技術】
【０００２】
良好な素子特性を有する薄膜トランジスタを形成するうえで重要なことは、半導体層とゲート絶縁膜との界面の捕獲準位の密度（界面準位密度）と、薄膜トランジスタの動作電圧（閾値電圧）とを低減させることである。
【０００３】
上記ゲート絶縁膜の形成方法としては、従来より、熱酸化法とプラズマＣＶＤ法があった。熱酸化法は、ゲート絶縁膜形成後、約１０００℃以上の熱処理を１時間以上行なわなければならないため、耐熱上使用可能なガラス基板（たとえば石英ガラス基板など）に限定される。このようなガラス基板は高価であるため、コスト上の問題があり、大型フラットパネルなどの場合は採算性が悪いという不都合があった。また、処理時間が長時間にわたるためスループット低下の問題も生じていた。
【０００４】
従って、現在では、低温での処理が可能で熱酸化法ほど処理時間を必要としないプラズマＣＶＤ法が主流となっている。たとえば、液晶パネル製造など、大型のガラス基板を使用する場合、テトラエトキシシラン（ＴＥＯＳ）ガスを使用してガラス基板に酸化ケイ素膜を堆積する方法がある（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法によれば、膜中欠陥が多く、半導体層とゲート絶縁膜との界面に捕獲準位が発生し、誘起されたキャリアが捕獲準位に捕獲されるため、伝導に寄与できない。これを解決するためには、高いゲート電圧が必要になるため電界効果移動度が低下し、閾値電圧が増大する。
【０００６】
ところで、上記捕獲準位の発生はダンクリングボンドが形成されることに起因する。そこで、従来、このダングリングボンドと不活性ガスの原子、イオン、ラジカルとを結合させて電気的に不活性化し、基板を１００℃に保持しつつ、ゲート絶縁膜を堆積後、このゲート絶縁膜を４００から６００℃まで熱処理していた（例えば、特許文献２参照）。
【特許文献１】特開昭６３−２４６８２９号
【特許文献２】特開２００３−１２４２３１号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ダングリングボンドの発生が多いと、たとえばＰ型シリコンウェハーを使用した場合には、図１０で示すとおり、フラットバンド電圧（Ｖｆｂ）は、膜厚１００ｎｍで−２．５Ｖであり、熱酸化法で形成された薄膜トランジスタの場合の−０．７Ｖに比べて大きい電圧が必要になり、電界効果移動度の低下を招き、閾値電圧が増大するという問題が生じていた。フラットバンド電圧は、薄膜トランジスタにおける閾値電圧に大きく影響するので上記ダングリングボンドの発生を抑えてゲート絶縁膜の品質を向上させることは、薄膜トランジスタの素子特性向上につながる。
【０００８】
また、上記従来技術のように、ゲート絶縁膜の形成後に後処理として熱処理を施せば、ゲート絶縁膜の品質向上につながるが、処理時間が増えて作業効率が低下するという不都合が生じていた。
【０００９】
そこで、本発明は、上記問題点に鑑み、上記後処理に頼らずに、ダンクリングボンドの発生を抑えることによって良好なゲート絶縁膜を効率よく形成させる薄膜トランジスタの形成方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明にかかる薄膜トランジスタ形成方法は、基板上に薄膜トランジスタを形成する方法であって、この基板上にシリコン膜を形成する工程と、プラズマＣＶＤ法でプラズマを発生させるために印加する電力を段階的に変化させて上記シリコン膜上にゲート絶縁膜を形成する工程とを有する。
【００１１】
この構成によれば、上記シリコン膜上のゲート絶縁膜は、従来の形成方法に比べると、段階的に変化させて印加する電力に応じて、徐々に形成される。たとえば上記電力は、２段階にわけて印加される高周波電力であればよい。
【００１２】
上記２段階に変化させて印加する高周波電力のうち、第２段階で印加する電力は、第１段階で印加する電力よりも大きい電力であることが好ましい。たとえば、第１段階で印加する電力の電力密度が０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下であり、第２段階で印加する電力の電力密度が０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下であればよい。さらに、上記第１段階で印加する電力の放電時間が1秒以上１０秒以下であれば好ましい。
【００１３】
なお、上記ゲート絶縁膜を形成させるために導入される原料ガスとしては、シラン化合物、たとえばテトラエトキシシラン、ヘキサメチルジシラザン、トリエトキシシランの少なくともいずれかを含むケイ素原子含有ガスがよい。また、上記シリコン膜はアモルファスシリコンまたはポリシリコンからなる薄膜が好ましい。
【００１４】
上記課題を解決するため、本発明にかかるプラズマＣＶＤ装置は、基板上にシリコン膜を形成し、このシリコン膜上にゲート絶縁膜を形成させて薄膜トランジスタを形成させるプラズマＣＶＤ装置であって、真空チャンバと、この真空チャンバ内にケイ素原子含有ガスと酸素原子含有ガスとを導入するガス導入系と、上記薄膜トランジスタが形成される基板を載置する基板ホルダーと、この基板ホルダーを加熱する基板電極と、基板ホルダーに対向する位置に設置される高周波電極と、この高周波電極に高周波電力を供給する高周波電源と、この高周波電源から上記高周波電極に高周波電力を段階的に変化させて印加するように制御する制御部とを備えたことを特徴とする。
【００１５】
この構成によれば、上記制御部によってプラズマを発生させるために印加する高周波電力の段階的印加を自動的に行うことができる。上記制御部は、段階の数、各段階の印加電力の大小、印加する電力密度の設定範囲、印加する時間などを制御パラメータとして設定することが可能である。
【００１６】
従って、上記制御部で、段階の数を２段階にわけること、第２段階で印加する電力を第１段階で印加する電力よりも大きい電力にすること、第１段階で印加する高周波電力の電力密度を０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下にすること、第２段階で印加する高周波電力の電力密度を０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下にすること、上記第１段階で印加する高周波電力の放電時間を1秒以上１０秒以下にすることができる。
【発明の効果】
【００１７】
以上の説明から明らかなように、本発明は、ゲート絶縁膜の堆積後に後処理を行わなくても、ダンクリングボンドの発生を抑え、フラットバンド電圧と界面準位密度を低減させることができるので、良好なゲート絶縁膜を効率よく形成させて、薄膜トランジスタの素子特性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
図１を参照して、１は、本発明にかかるプラズマＣＶＤ装置の真空チャンバである。真空チャンバ１の上方には、原料ガス導入系２が設けられている。本実施の形態では、真空チャンバ１の上面にガス導入口（図示せず）を開口し、原料ガス導入系２から供給される原料ガスは、このガス導入口から真空チャンバ１内に導入される。原料ガスは、シラン化合物、たとえばテトラエトキシシラン、ヘキサメチルジシラザン、トリエトキシシランの少なくともいずれかを含むケイ素原子含有ガスおよび酸素、亜酸化窒素、オゾン、二酸化炭素、水のいずれか１種類の酸素原子含有ガスである。なお、上記ケイ素原子含有ガスと酸素原子含有ガスとの割合は、１：２０〜１００が好ましい。
【００１９】
この原料ガスを真空チャンバ１内でプラズマ化するために、高周波電源３から変調器４を介して真空チャンバ１内の電極５で高周波電力を印加する。電極５に対向する位置には、シャワープレート６を介して基板７を載置する基板ホルダー８が設けられている。基板ホルダー８内には、基板を加熱する電極（図示せず）が埋設されている。真空チャンバ１の下方には、真空排気系９が設けられている。
【００２０】
真空チャンバ１内にガス導入系２から上記原料ガスを導入し、高周波電源３から変調器４を介して所定の高周波電力を電極５で印加する。印加された高周波電力により高電界中でプラズマが発生する。このプラズマにより上記原料ガスを励起させ、化学反応を促進させて所望のゲート絶縁膜を形成する。このゲート絶縁膜は、基板７上に既に成膜されているシリコン膜（薄膜トランジスタのソース、チャンネル部、ドレインとなる部分）上に形成される。なお、高周波電源３の発振周波数としては１０〜１００ＭＨｚのものを使用すればよい。また、成膜温度は、３００〜４５０℃であり、成膜圧力は、８０〜４００Ｐａが好ましい。
【００２１】
従来は、最初から所定の上記高周波電力を印加してゲート絶縁膜の形成を行なっていたが、この方法では、ダングリングボンドが発生しやすく、フラットバンド電圧および界面準位密度が増大するため、ゲート絶縁膜の品質が低下し、薄膜トランジスタの素子特性の信頼性を損なうおそれがあった。また、ダングリングボンドの発生を抑えるために、ゲート絶縁膜形成後、後処理として熱処理を施して、ゲート絶縁膜の品質向上を図っていたが、処理時間が増えてスループットが低下するという不都合があった。
【００２２】
そこで、本発明では、上記のような不都合がなく、高品質なゲート絶縁膜を形成させるために、高周波電力を段階的に変化させて印加する設定が可能な制御部１０を設けた。制御部１０は、所望のゲート絶縁膜を形成させるために、上記段階的に変化させる高周波電力の印加に必要な制御パラーメータの入力ができるようになっている。ここで、必要な制御パラメータとは、たとえば、段階の数、各段階の印加電力、印加する時間などである。
【００２３】
以下図２乃至図６を用いて、従来の薄膜トランジスタ形成方法と本発明にかかる薄膜トランジスタ形成方法とを比較する。
【００２４】
図２は、従来法による印加電力密度（Ｗ／ｃｍ２）と経過時間（秒）との関係を示した図である。従来法によれば、成膜処理開始後から５秒経過したところで、およそ１秒間で目的とする０．６５Ｗ／ｃｍ２の電力を印加し、以後、この電力の印加を維持している。図３は、本発明による電力印加方法（段階的印加法）による印加電力密度（Ｗ／ｃｍ２）と経過時間（秒）との関係を示した図である。この段階的印加法によれば、第１段階として、成膜処理開始後から５秒経過したところで、およそ１秒間に０．０５Ｗ／ｃｍ２の電力を印加し、以後、１０秒までは、この電力の印加を維持し、第２段階として、１０秒後に約０．６０Ｗ／ｃｍ２の電力を印加して、以後この電力の印加を維持している。
【００２５】
図４は、従来法と段階的印加法による膜厚とフラットバンド電圧（Ｖｆｂ）との関係を示した図である。たとえば、膜厚１００ｎｍにおけるＶｆｂは、従来法によれば−２．４Ｖであるのに対し、段階的印加法によれば−１．４Ｖである。したがって、膜厚１００ｎｍにおいて、段階的印加法のほうが従来法よりも約−１Ｖ印加する電圧を低減させることができる。図５は、従来法と段階的印加法による膜厚と界面準位密度（Ｄｉｔ：ｃｍ−２・ｅＶ−１）との関係を示した図である。この図から明らかな通り、段階的印加法によれば、Ｄｉｔについても従来法より低減していることがわかる。図６は、従来法と段階的印加法による印加電力密度と成膜速度（ｎｍ／ｍｉｎ）との関係を示した図である。投入電力密度が、０．５０〜０．７０Ｗ／ｃｍ２の間の両者の成膜速度を比較すると、段階的印加法と従来法との差異は、およそ５ｎｍ／ｍｉｎの範囲内であり、段階的に電力を印加しても成膜速度は、従来法とはほとんど変わらない。従って、段階的印加法を採用しても生産性を損なうことはほとんどないと考えられる。
【００２６】
なお、本発明にかかる薄膜トランジスタの形成方法およびこの薄膜トランジスタを形成させるプラズマＣＶＤ装置は、ガラス基板に形成される薄膜トランジスタであって、上記ガラス基板の耐熱温度上、成膜温度は６００℃以下であることが好ましい。また、成膜は、上記ガラス基板上に、まず、半導体層が形成され、その上にゲート絶縁膜、ゲートの順序で形成されるプロセスが好ましい。さらに、装置としては、平行平板型のプラズマＣＶＤ装置が好ましい。ただし、特許請求の範囲記載の発明の範囲から逸脱しない限り、これらに限定されるものではない。
【実施例】
【００２７】
上記実施形態に従って、以下の基本条件で本発明を実施した。
成膜温度 ３５０℃
第１段階の印加電力密度 ０．０６Ｗ／ｃｍ２
第２段階の印加電力密度 ０．６６Ｗ／ｃｍ２
成膜圧力 １７５Ｐａ
第１段階の放電時間 ５秒
評価膜厚 １００ｎｍ
ＴＥＯＳガス流量 ２００ｓｃｃｍ
酸素原子含有化合物のガス流量 ＴＥＯＳガスの５０倍
【００２８】
上記基本条件をもとに、第１段階の印加電力密度、第２段階の印加電力密度および第１段階の放電時間の３つのパラメータをそれぞれ変化させた場合のフラットバンド電圧（Ｖｆｂ）および界面準位密度（Ｄｉｔ）の推移を測定した。
【００２９】
図７は、第１段階の印加電力密度を変化させた場合のＶｆｂおよびＤｉｔの関係を示した図である。印加電力密度が０．３０Ｗ／ｃｍ２以下の場合、ＶｆｂおよびＤｉｔはいずれもほとんど変化せず、一定の値を示している。しかしながら、印加電力密度が０．５０Ｗ／ｃｍ２以上になると、プラズマダメージによりＶｆｂ、Ｄｉｔはともに悪化する。なお、印加電力密度の印加開始から、０．０２Ｗ／ｃｍ２までは、ＶｆｂおよびＤｉｔの値が上記一定の値に達するまで急峻な変化を示している。これは、０．０２Ｗ／ｃｍ２以下では電力密度の値を制御することが困難だからである。
【００３０】
図８は、第２段階の印加電力密度を変化させた場合のＶｆｂおよびＤｉｔの関係を示した図である。印加電力密度が０．４０Ｗ／ｃｍ２以上０．５０Ｗ／ｃｍ２以下の範囲では、Ｖｆｂ、Ｄｉｔはともに上記第１段階の値から次第に低減している。印加電力密度が０．５０Ｗ／ｃｍ２以上になると、ＶｆｂおよびＤｉｔはいずれもほとんど変化せず、上記図７の第１段階で示された一定の値とほぼ同様の値で安定している。なお、印加電力密度の上限がおよそ０．８０Ｗ／ｃｍ２であるが、これは０．８０Ｗ／ｃｍ２以上の電力密度が印加されると、アークの発生による成膜欠陥の発生および膜応力の増大による薄膜剥離の可能性があるからである。
【００３１】
図９は、第１段階の放電時間を変化させた場合のＶｆｂおよびＤｉｔの関係を示した図である。１秒経過後、Ｄｉｔについては、時間の経過に関係なくほぼ一定の値を示しているが、Ｖｆｂについては、１秒後が最も電圧が低減し、その後次第に増大し、約１０秒後には、約−１．８Ｖとなったことがわかる。なお、放電開始から１秒以下の範囲では、約−２．５Ｖから−１．３Ｖまで急峻な変化がみられる。これは放電直後は、再現性が悪く制御が難しいためである。
【００３２】
以上の結果より、電力密度印加の初期段階、すなわち、成膜初期段階では、プラズマダメージを抑える必要があるのに対し、印加する電力密度を次第に増大させてある段階を経過した時点からは、原料ガスを十分に分解できる程度のプラズマ密度の高い状態で成膜したほうが、良好な薄膜が得られることがわかる。また、上記成膜初期段階では、放電時間は短いほどＶｆｂは良好であることがわかる。そこで、印加する電力密度の制御可能な範囲も考慮すると、具体的な数値としては、第１段階の印加電力密度は、０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下で、放電時間は１秒以上１０秒以下であり、第２段階の印加電力密度は０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下が望ましいと考えられる。
【産業上の利用可能性】
【００３３】
本発明は、薄膜トランジスタの素子特性を向上させるための薄膜トランジスタ形成方法またはこの薄膜トランジスタを形成させるプラズマＣＶＤ装置であるため、薄膜トランジスタ製造分野に関する産業上の利用可能性がある。
【図面の簡単な説明】
【００３４】
【図１】本発明にかかるプラズマＣＶＤ装置の概略図
【図２】従来法による印加電力密度と時間との関係を示した図
【図３】段階的印加法による印加電力密度と時間との関係を示した図
【図４】従来法と段階的印加法による膜厚とフラットバンド電圧との関係を示した図
【図５】従来法と段階的印加法による膜厚と界面準位密度との関係を示した図
【図６】従来法と段階的印加法による印加電力密度と成膜速度との関係を示した図
【図７】第１段階の印加電力密度に対する界面準位密度とフラットバンド電圧との関係を示した図
【図８】第２段階の印加電力密度に対する界面準位密度とフラットバンド電圧との関係を示した図
【図９】第１段階の放電時間に対する界面準位密度とフラットバンド電圧との関係を示した図
【図１０】従来法による絶縁膜の膜厚とフラットバンド電圧との関係を示した図
【符号の説明】
【００３５】
１ 真空チャンバ
２ ガス導入系
３ 高周波電源
４ 変調器
５ 電極
６ シャワープレート
７ 基板
８ 基板ホルダー
９ 真空排気系
１０ 制御部
【特許請求の範囲】
【請求項１】
基板上に薄膜トランジスタを形成する方法であって、この基板上にシリコン膜を形成する工程と、プラズマＣＶＤ法でプラズマを発生させるために印加する電力を段階的に変化させて上記シリコン膜上にゲート絶縁膜を形成する工程とを有する薄膜トランジスタ形成方法。
【請求項２】
上記電力が２段階に変化させて印加される高周波電力であることを特徴とする請求項１記載の薄膜トランジスタ形成方法。
【請求項３】
上記２段階に変化させて印加する高周波電力のうち、第２段階で印加する電力が、第１段階で印加する電力よりも大きい電力であることを特徴とする請求項１または請求項２までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項４】
上記第１段階で印加する電力の電力密度が０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下であることを特徴とする請求項１から請求項３までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項５】
上記第２段階で印加する電力の電力密度が０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下であることを特徴とする請求項１から請求項４までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項６】
上記第１段階で印加する電力の放電時間が1秒以上１０秒以下であることを特徴とする請求項１から請求項５までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項７】
上記ゲート絶縁膜を形成させるために導入される原料ガスが、テトラエトキシシラン、ヘキサメチルジシラザン、トリエトキシシランの少なくともいずれかを含むケイ素原子含有ガスであることを特徴とする請求項１から請求項６までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項８】
上記シリコン膜がアモルファスシリコンまたはポリシリコンからなる薄膜であることを特徴とする請求項１から請求項７までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項９】
基板上にシリコン膜を形成し、このシリコン膜上にゲート絶縁膜を形成させて薄膜トランジスタを形成させるプラズマＣＶＤ装置であって、真空チャンバと、この真空チャンバ内にケイ素原子含有ガスと酸素原子含有ガスとを導入するガス導入系と、上記薄膜トランジスタが形成される基板を載置する基板ホルダーと、この基板ホルダーを加熱する基板電極と、基板ホルダーに対向する位置に設置される高周波電極と、この高周波電極に高周波電力を供給する高周波電源と、この高周波電源から上記高周波電極に高周波電力を段階的に変化させて印加するように制御する制御部とを備えたことを特徴とするプラズマＣＶＤ装置。
【請求項１０】
上記制御部が、高周波電力を２段階に変化させて印加する設定に基づいて制御するものであることを特徴とする請求項９記載のプラズマＣＶＤ装置。
【請求項１１】
上記制御部が、上記２段階に変化させて印加される高周波電力のうち、第２段階で印加される電力が、第１段階で印加される電力よりも大きい電力になる設定に基づいて制御するものであることを特徴とする請求項９または請求項１０記載のプラズマＣＶＤ装置。
【請求項１２】
上記制御部が、上記第１段階で印加される高周波電力の電力密度を０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下の範囲で設定して制御するものであることを特徴とする請求項９から請求項１１までのいずれかに記載のプラズマＣＶＤ装置。
【請求項１３】
上記制御部が、上記第２段階で供給される高周波電力の電力密度を０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下の範囲で設定して制御するものであることを特徴とする請求項９から請求項１２までのいずれかに記載のプラズマＣＶＤ装置。
【請求項１４】
上記制御部が、上記第１段階で印加する高周波電力の放電時間を1秒以上１０秒以下の範囲で設定して制御するるものであることを特徴とする請求項９から請求項１３までのいずれかに記載のプラズマＣＶＤ装置。
【請求項１】
基板上に薄膜トランジスタを形成する方法であって、この基板上にシリコン膜を形成する工程と、プラズマＣＶＤ法でプラズマを発生させるために印加する電力を段階的に変化させて上記シリコン膜上にゲート絶縁膜を形成する工程とを有する薄膜トランジスタ形成方法。
【請求項２】
上記電力が２段階に変化させて印加される高周波電力であることを特徴とする請求項１記載の薄膜トランジスタ形成方法。
【請求項３】
上記２段階に変化させて印加する高周波電力のうち、第２段階で印加する電力が、第１段階で印加する電力よりも大きい電力であることを特徴とする請求項１または請求項２までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項４】
上記第１段階で印加する電力の電力密度が０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下であることを特徴とする請求項１から請求項３までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項５】
上記第２段階で印加する電力の電力密度が０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下であることを特徴とする請求項１から請求項４までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項６】
上記第１段階で印加する電力の放電時間が1秒以上１０秒以下であることを特徴とする請求項１から請求項５までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項７】
上記ゲート絶縁膜を形成させるために導入される原料ガスが、テトラエトキシシラン、ヘキサメチルジシラザン、トリエトキシシランの少なくともいずれかを含むケイ素原子含有ガスであることを特徴とする請求項１から請求項６までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項８】
上記シリコン膜がアモルファスシリコンまたはポリシリコンからなる薄膜であることを特徴とする請求項１から請求項７までのいずれかに記載の薄膜トランジスタ形成方法。
【請求項９】
基板上にシリコン膜を形成し、このシリコン膜上にゲート絶縁膜を形成させて薄膜トランジスタを形成させるプラズマＣＶＤ装置であって、真空チャンバと、この真空チャンバ内にケイ素原子含有ガスと酸素原子含有ガスとを導入するガス導入系と、上記薄膜トランジスタが形成される基板を載置する基板ホルダーと、この基板ホルダーを加熱する基板電極と、基板ホルダーに対向する位置に設置される高周波電極と、この高周波電極に高周波電力を供給する高周波電源と、この高周波電源から上記高周波電極に高周波電力を段階的に変化させて印加するように制御する制御部とを備えたことを特徴とするプラズマＣＶＤ装置。
【請求項１０】
上記制御部が、高周波電力を２段階に変化させて印加する設定に基づいて制御するものであることを特徴とする請求項９記載のプラズマＣＶＤ装置。
【請求項１１】
上記制御部が、上記２段階に変化させて印加される高周波電力のうち、第２段階で印加される電力が、第１段階で印加される電力よりも大きい電力になる設定に基づいて制御するものであることを特徴とする請求項９または請求項１０記載のプラズマＣＶＤ装置。
【請求項１２】
上記制御部が、上記第１段階で印加される高周波電力の電力密度を０．０２Ｗ／ｃｍ２以上０．３０Ｗ／ｃｍ２以下の範囲で設定して制御するものであることを特徴とする請求項９から請求項１１までのいずれかに記載のプラズマＣＶＤ装置。
【請求項１３】
上記制御部が、上記第２段階で供給される高周波電力の電力密度を０．５０Ｗ／ｃｍ２以上０．８０Ｗ／ｃｍ２以下の範囲で設定して制御するものであることを特徴とする請求項９から請求項１２までのいずれかに記載のプラズマＣＶＤ装置。
【請求項１４】
上記制御部が、上記第１段階で印加する高周波電力の放電時間を1秒以上１０秒以下の範囲で設定して制御するるものであることを特徴とする請求項９から請求項１３までのいずれかに記載のプラズマＣＶＤ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−１８５９９８（Ｐ２００６−１８５９９８Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７５７３２（Ｐ２００４−３７５７３２）
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２７日（２００４．１２．２７）
【出願人】（０００２３１４６４）株式会社アルバック (1,740)
【Ｆターム（参考）】
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