集積回路の制御電圧決定方法、ＴＥＧ回路のゲート電圧決定方法、ＴＥＧ回路試験方法及び試験装置
【課題】集積回路において、トランジスタのしきい値電圧などの特性変動あるいはばらつきが与える回路動作への影響を受けにくい集積回路およびＴＥＧ回路を提供する。
【解決手段】１対の抵抗デバイスＭＰ１，ＭＰ２と、１対のＮ型差動トランジスタＭＮ１，ＭＮ２と、該１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタＭＬとを備えた電流モード動作回路において、その電流源トランジスタに流れる電流の制御電圧ＶＬを、Ｎ型差動トランジスタのしきい値電圧などの特性変動に対して、集積回路の電圧利得が少なくとも１以上となるよう決定する。
【解決手段】１対の抵抗デバイスＭＰ１，ＭＰ２と、１対のＮ型差動トランジスタＭＮ１，ＭＮ２と、該１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタＭＬとを備えた電流モード動作回路において、その電流源トランジスタに流れる電流の制御電圧ＶＬを、Ｎ型差動トランジスタのしきい値電圧などの特性変動に対して、集積回路の電圧利得が少なくとも１以上となるよう決定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流モード動作回路及びそれを用いたＴＥＧ回路とその試験技術に関する。
【背景技術】
【０００２】
近年、通信デバイスやマイクロプロセッサの高速化に伴い、ロジック回路を数十ＧＨｚのＲＦ帯域などの高周波で動作させる手法としてＭＯＳ電流モードロジック(MCML: MOS Current Mode Logic)回路が多用されるようになっている。
【０００３】
非特許文献１に示されるように、近年のトランジスタにおいては、しきい値電圧（Ｖｔｈ）などの特性が設計値と比べて変動することが多く、そのため、ＭＣＭＬ回路が動作しなかったり、動作範囲が限られるなどの克服すべき課題が存在し、研究が続けられている。ここでのしきい値電圧の変動とは、製造時にばらついてしまうことと、動作時に温度や電源電圧の変動による影響で変動することなどが含まれる。
【０００４】
また、デバイス開発時には、ウエハのスクライブライン領域に評価試験用ＴＥＧ(Test Element Group)を設けるが、高周波試験用のＴＥＧに適した回路が開発されておらず、デバイス開発者からは、そのようなＴＥＧの考案が待ち望まれていた。
【０００５】
【非特許文献１】IEICE Technical Report, ED2006-103, SDM2006-111(2006-7), H. Na, M. Suemitsu and T. Endoh, The Guideline of Tolerable Vth Fluctuation for MCML (MOS Current Mode Logic) Inverter Circuit, July, 2006, p233-236
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、電流モードで動作する回路において、トランジスタのしきい値電圧の変動あるいはばらつきなどが与える、回路動作への影響を受けにくい電流モード動作回路を提供することである。
【０００７】
本発明が解決しようとする別の課題は、高周波試験用ＴＥＧ回路とその試験装置のために、安定した高周波動作をするＴＥＧ回路とその回路の制御方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明による集積回路の電流源の制御電圧決定方法は、１対の抵抗デバイスと、その各々に直列接続される１対のＮ型差動トランジスタと、該１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、その電流源トランジスタに流れる電流の制御電圧を、Ｎ型差動トランジスタの特性変動に対して、当該集積回路の電圧利得が少なくとも１以上となるよう決定することを主な特徴とする。
【０００９】
本発明による別の集積回路の電流源の制御電圧決定方法は、１対の抵抗デバイスと、その各々に直列接続される１対のＮ型差動トランジスタと、該１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、その電流源トランジスタに流れる電流の制御電圧を、Ｎ型差動トランジスタの特性変動に対して、当該集積回路の入出力電圧に含まれるバイアス電圧の差が少なくなるよう決定することを主な特徴とする。
【００１０】
上記２つの方法により、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、電流源トランジスタとを備えた集積回路において、Ｎ型差動トランジスタのしきい値電圧の変動に着目して、効果的に電流源トランジスタの制御電圧を決定することができる。なおここで、抵抗デバイスは、Ｐ型トランジスタなどにより構成されることができる。また、集積回路には、電流モードロジック回路も含まれる。
【００１１】
上述の態様には、さらに、しきい値変動を含む当該Ｎ型差動トランジスタの特性と当該抵抗デバイスの特性の両方の変動に応じて、該制御電圧を決定する態様も含む。
【００１２】
これにより、Ｎ型差動トランジスタと特性の変動だけでなく、抵抗デバイスの特性の変動にも着目して、最適な制御電圧を決定することができる。なお、ここで抵抗デバイスがＰ型トランジスタで構成されていた場合には、抵抗デバイスの特性としてはＰ型トランジスタの特性としてしきい値などが含まれる。
【００１３】
上述の態様には、当該集積回路が、インバータあるいはバッファ回路である態様も含む。
【００１４】
本発明によるＴＥＧ回路試験方法は、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、当該Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、この電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、当該制御電圧端子に、Ｎ型差動トランジスタの特性変動に対して、当該ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、当該ＴＥＧ回路を試験することを主な特徴とする。
【００１５】
本発明による別のＴＥＧ回路試験方法は、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、当該Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、この電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、当該制御電圧端子に、Ｎ型差動トランジスタの特性変動に対して、当該ＴＥＧ回路の入出力電圧に含まれるバイアス電圧の差が少なくなるような電圧を印加し、当該ＴＥＧ回路を試験することを主な特徴とする。
【００１６】
上記２つのの方法により、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、電流源トランジスタと、その制御電圧端子を備えたＴＥＧ回路において、Ｎ型差動トランジスタの特性変動に着目して、効果的に電流源トランジスタの制御電圧を決定して制御電圧端子に電圧を印加することができるので、高周波動作可能なＴＥＧ回路での試験をすることができる。
【００１７】
上述の態様には、さらに、しきい値変動を含む当該Ｎ型差動トランジスタの特性と該抵抗デバイスの特性の両方の変動に応じて、制御電圧を決定する態様や、当該集積回路が、インバータあるいはバッファ回路である態様も含む。
【００１８】
本発明によるＴＥＧ回路試験方法の別の態様は、１対の抵抗デバイスと、その各々に直列接続される１対のＮ型差動トランジスタと、当該Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、当該電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路と、当該制御電圧端子に接続された電圧源とを有するＴＥＧ回路測定装置において、当該電圧源が、しきい値変動を含むＮ型差動トランジスタの特性の変動に対して、ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、当該ＴＥＧ回路を試験することを主な特徴とする。
【００１９】
本発明によるＴＥＧ回路のゲート電圧決定方法は、ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、ドレインが該第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、該第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子と、を備えた電流モードロジックのＴＥＧ回路において、該第１および第２の入力端子に所定の電圧を印加し、該第１の入力端子でのバイアス電圧と該第２の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、又は、該第２の入力端子でのバイアス電圧と前記第１の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、該ゲート端子に印加する電圧を決定することを主な特徴とする。
【００２０】
本発明によるＴＥＧ回路の試験方法および試験装置は、ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、ドレインが該第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、該第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子とを備えた電流モードロジックのＴＥＧ回路と、さらに、第１及び第２及び第３の電圧源と、第１の電圧計とを有するＴＥＧ回路の測定装置において、該第１の電圧源から該第１の入力端子に第１のバイアス電圧の信号を印加し、該第２の電圧源から該第２の入力端子に第２のバイアス電圧の信号を印加し、該第２の出力端子でのバイアス電圧を第３のバイアス電圧として測定するか、又は、該第１の出力端子でのバイアス電圧を第４のバイアス電圧として測定し、該第１と第３のバイアス電圧の差、あるいは、該第２と第４のバイアス電圧の差が少なくなるように、該ゲート端子に与える制御電圧を決定し、前記第３の電圧源により該ゲート端子に制御電圧を印加することを主な特徴とする。
【００２１】
上述の、本発明による集積回路の電流源の制御電圧決定方法は、該制御電圧について、該前記集積回路の設計時の動作可能最大周波数までの電圧利得が少なくとも１以上となるよう決定する態様を含む。
【発明の効果】
【００２２】
本発明を用いることにより、集積回路において、最適な電流源のゲート電圧を決定することができる。これにより、トランジスタの特性が、しきい値電圧が製造時にばらついたり、温度変動あるいは電源電圧の変動によって影響を受けたとしても、当該回路を動作させることができるし、周波数特性も改善することができる。また、高速化にも効果がある。
【００２３】
本発明のＴＥＧ回路およびそれを用いた試験装置を使うことにより、今までできなかった高周波でのＴＥＧ試験をすることができ、今後の高周波でのデバイス開発に利用でき、有用である。
【発明を実施するための最良の形態】
【００２４】
本発明を実施するための最良の形態を、以下に図１から図６を使って説明する。
【００２５】
図１に本発明を用いた集積回路である電流モード動作回路１００の基本回路として、ＭＣＭＬインバータ又はバッファ回路を示す。典型的な電流モード動作回路は３つのパートで構成される。すなわち、電流源トランジスタ（トランジスタＭＬ）、差動トランジスタ（トランジスタＭＮ１、ＭＮ２）、そして、抵抗用トランジスタ（トランジスタＭＰ１、ＭＰ２）である。差動トランジスタＭＮ１，ＭＮ２のそれぞれのゲートに接続された入力端子ＩＮ１，ＩＮ２には、差動入力が与えられ、出力端子ＯＵＴ１，ＯＵＴ２には、差動出力信号が出力される。
【００２６】
抵抗用トランジスタＭＰ１，ＭＰ２には、ＰＭＯＳトランジスタが用いられ、それぞれのゲートは接地されている。ここで、このゲートは、ＰＭＯＳトランジスタが抵抗として動作するならば、接地接続以外の変形も可能である。例えば、所定の電圧に接続したり、各トランジスタのソース側に接続することもできる。また、ＰＭＯＳトランジスタ以外は、例えば、ＤタイプＮＭＯＳトランジスタなどの各種デバイス、及び、配線を含む受動デバイスで構成してもかまわない。
【００２７】
差動トランジスタＭＮ１，ＭＮ２及び電流源トランジスタＭＬには、ＮＭＯＳトランジスタが用いられる。本発明では、電流源トランジスタＭＬのゲートには、電流を可変するために、所望のゲート電圧が印加できるようにゲート端子ＶＬが設けられている。なお、端子Ｔ１は電源（ＶＤＤ）接続用の端子、端子Ｔ２は接地（ＧＮＤ）接続用の端子である。
【００２８】
図２に、図１の電流モード動作回路でＶＬに設計時の定電圧を印加したときの問題点を示す。図２（ａ）に示すように、入力端子ＩＮ１に基準電圧Ｖｉｎ１＿ｒｅｆのサイン波を与えたとすると、図２（ｂ）に示すように、出力端子ＯＵＴ２にはＶｉｎ１＿ｒｅｆとはオフセット電圧Ｖｏｆｆｓｅｔが生じた基準電圧Ｖｏｕｔ２＿ｒｅｆのサイン波が現れる。なお、ここで、ＩＮ１とＯＵＴ２の信号波形を比較するのは、ＩＮ１とＯＵＴ１は、波形が反転し、ＩＮ１とＩＮ２には相補的な関係の差動信号が入力されることから、このように入・出力端子を選ぶことで比較が容易となることに、注意されたい。
【００２９】
このオフセット電圧Ｖｏｆｆｓｅｔが大きすぎると、出力波形が歪んだり、電流モード動作回路がロジック回路の場合には、ディジタル回路として動作しないことが考えられる。
【００３０】
このオフセット電圧Ｖｏｆｆｓｅｔが現れる理由を図３を使って説明する。図３に示すように、トランジスタＭＰ１，ＭＰ２は、ＰＭＯＳトランジスタであり、トランジスタＭＮ１，ＭＮ２，ＭＬはＮＭＯＳトランジスタである。特にＭＣＭＬ回路では、ＰＭＯＳトランジスタのしきい値電圧ＶｔｈｐとＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが、製造時にばらついたり、周辺温度の変化や、電源電圧の変化によっても影響を受けて変動しやすい。
【００３１】
ここで、Ｖｔｈｐが変動すると、トランジスタＭＰ１、ＭＰ２での負荷抵抗Ｒ１，Ｒ２の抵抗値に影響が出る。Ｖｔｈｎが変動すると、トランジスタＭＮ１，ＭＮ２それぞれのドレイン−ソース間を流れる電流Ｉ１とＩ２に影響が出る。これらをＶｔｈｐ、Ｖｔｈｎそれぞれに考察して、影響を抑制する方針を示したのが表１及び表２である。
【００３２】
【表１】
【００３３】
表１には、Ｖｔｈｎが変動すると、それぞれのトランジスタを流れる電流Ｉ１，Ｉ２、抵抗用トランジスタでの電圧降下、出力端子での電圧にどのような影響出るかを示した。すなわち、Ｖｔｈｎが高くなると、Ｉ１，Ｉ２の電流値は小さくなり、したがって抵抗用トランジスタでの電圧降下も小さくなり、結果として出力端子での電圧は高くなり、図２（ｂ）のオフセット電圧は増大する。これを抑制するには、電流源ＭＬを流れる電流ＩＬを増やせばよく、そのためには、ゲート電圧ＶＬを増やせばよい。
【００３４】
同様にして、Ｖｔｈｎが低くなると、出力端子電圧は低くなる。もし、図２（ｂ）のＯｆｆｓｅｔがマイナスに振れた場合は、電圧ＶＬを減らして、電流ＩＬを減らせばよい。
【００３５】
【表２】
【００３６】
表２には、Ｖｔｈｐが変動すると、抵抗用トランジスタの抵抗値、抵抗用トランジスタでの電圧降下、出力端子での電圧にどのような影響出るかを示した。すなわち、Ｖｔｈｐが低くなり、しきい値が深くなると、抵抗Ｒ１、Ｒ２は大きくなり、したがって抵抗用トランジスタでの電圧降下も大きくなり、結果として出力端子での電圧は低くなる。図２（ｂ）のオフセットがマイナスに振れた場合には、これを抑制するに、電流源を流れる電流ＩＬを減らせばよく、そのためには、ゲート電圧ＶＬを減らせばよい。
【００３７】
同様にして、Ｖｔｈｐが高くなり、しきい値が浅くなると、抵抗Ｒ１、Ｒ２は小さくなり、したがって抵抗用トランジスタでの電圧降下も小さくなり、出力端子電圧は高くなり、図２（ｂ）のオフセット電圧Ｖｏｆｆｓｅｔは増大する。これを抑えるためには、電流源を流れる電流ＩＬを増やせばよく、そのためには、ゲート電圧ＶＬを増やせばよい。
【００３８】
すなわち、電流モード動作回路１００でＶｔｈｎ，Ｖｔｈｐがさまざまな原因で変動したとしても、電流源トランジスタのゲート電圧ＶＬを適切に制御すれば、設計時に近い動作特性が期待できる。
【００３９】
次に、図４及び図５を使って、回路に最適なゲート電圧ＶＬを決定する方法について説明する。
【００４０】
図４では、電流モード動作回路１００を被試験対象のＴＥＧ回路５０２としたＴＥＧ試験装置５００について説明する。
【００４１】
ＴＥＧ試験装置５００は、試験ユニット５２０を備える。試験ユニットは、コントローラ５２２とそれらに接続された電圧源ＶＳ１（５２８），ＶＳ２（５３２），ＶＳ３（５３４）と電圧計ＶＭ１（５３０）を備える。電圧源ＶＳ１とＶＳ２はそれぞれ差動入力ＩＮ１とＩＮ２に接続されて入力電圧を供給し、電圧源ＶＳ３はゲート端子ＶＬに接続されてゲート電圧を制御する。また、電圧計ＶＭ１は、ＯＵＴ２に接続されて、電圧を測定する。図４の試験装置では、入力端子ＩＮ１に与える入力電圧と比較するために、出力端子ＯＵＴ２に電圧計ＶＭ１を接続しているが、上述のように、入力端子ＩＮ２の入力電圧と比較する場合には、電圧計ＶＭ１は出力端子ＯＵＴ１に接続される。コントローラ５２２はプロセッサ（ＣＰＵ）５２４と記憶装置（メモリ）５２６を含む。プロセッサは、例えばインテル社製のコア（登録商標）シリーズなどの汎用プロセッサ、ＤＳＰ，ＡＳＩＣなどの特定用途向けプロセッサあるいはゲートアレイでも良い。また、記憶装置は、ＲＡＭ，ＲＯＭ，フラッシュメモリなどの半導体メモリのほか、書き換え型あるいは読み出し専用の各種ＣＤあるいはＤＶＤなどのメディアアクセス機器を含むこともでき、各種データ及びプロセッサ５２４で実行可能なプログラムを格納することができる。コントローラ５２２は、パーソナルコンピュータ、あるいは、産業用コントローラなどを用いることができる。
【００４２】
次に図５を用いて、測定ユニット５２０の動作を説明する。まずステップＳ１０で、電圧源ＶＳ３からゲート端子に初期電圧を印加し、ステップＳ２０で、電圧源ＶＳ１とＶＳ２を用いて、入力端子ＩＮ１とＩＮ２に所定の基準電圧Ｖ＿ｒｅｆを印加する。ここで、基準電圧Ｖ＿ｒｅｆとは、ＴＥＧ回路５０２（あるいは電流モード動作回路１００）の設計時に、回路に応じて決まる電圧で、理想的な回路条件において、入力電圧と出力電圧が等しくなるような電圧、あるいは、入出力電圧の電圧の差が極めて少なくなるような電圧である。基準電圧Ｖ＿ｒｅｆは、ＴＥＧ回路の設計に依存するが、一例としては、電源電圧ＶＤＤの５０〜７０％程度の直流電圧となる。
【００４３】
次に、ステップＳ３０において、電流計ＶＭ１で出力端子ＯＵＴ２の電圧を測定し、ステップＳ４０において、ＯＵＴ２の電圧とＩＮ１の電圧の差が所定の収束条件値よりも少ないか判定する。少ない場合（Ｙｅｓ）には、収束条件を満足する電圧ＶＬが見つかったとして、ステップＳ６０に進み、電圧源ＶＳ３の電圧をＶＬの最適値として記憶装置５２６に保管する。この電圧ＶＬの最適値は、この後の各種試験の際に、ＶＬの印加電圧の設定値として使われる。また、この電圧ＶＬを記憶装置５２６に保管せずに、電圧源ＶＳ３に出力電圧値として設定しても良い。
【００４４】
ＯＵＴ２の電圧とＩＮ１の電圧の差が所定の収束条件値以上だった場合（Ｎｏ）には、まだ収束条件を満たしていないので、ステップＳ５０で電圧源ＶＳ３の印加電圧を所定の増加分ＤＥＬＴＡ＿Ｖほど増加させ、ステップＳ３０に戻る。
【００４５】
なお、上述の説明において、入力端子ＩＮ１とＩＮ２に与える基準電圧Ｖ＿ｒｅｆとしては、直流電圧を与える他に、バイアス電圧成分が基準電圧Ｖ＿ｒｅｆとなる交流電圧であってもよい。その場合、出力電圧としては、出力信号に含まれるバイアス電圧成分を取り出して測定し、比較することに注意されたい。従って、入力に交流信号も加味した場合には、基準電圧Ｖ＿ｒｅｆには、入出力電圧に含まれるバイアス電圧の差が少なくなるような設計時の電圧が選ばれる。また、電圧ＶＬの最適値としては、入出力電圧に含まれるバイアス電圧の差が少なくなるような値が求められる。
【００４６】
以上のように決定したゲート電圧ＶＬの効果をシミュレーションした結果を図６に示す。まず、図６（ａ）は、本発明による電流モード動作回路１００あるいはそれを用いたＴＥＧ回路５０２において、ＶＬを設計時の理想値である固定電圧、すなわち電源電圧である２．０Ｖとし、ＶｔｈｐあるいはＶｔｈｎを変動させたときの、回路１００あるいは５０２の交流信号入力に対するゲインの周波数特性を示すグラフである。Ｖｔｈｎ及びＶｔｈｐがΔＶｔｈ＝０Ｖのときと比べて、ＰＭＯＳのしきい値Ｖｔｈｐは＋０．１Ｖよりも−０．１Ｖ変動したときの方が大幅にゲインが下がり、ＮＭＯＳのしきい値Ｖｔｈｎに対しては、＋０．１Ｖ変動するとＶｔｈｐが−０．１Ｖ変動したときよりも大幅にゲインが下がることが示されている。また、Ｖｔｈｎを−０．１Ｖしたときには、回路は動作しないことが示されている。
【００４７】
このことから、ゲート電圧ＶＬが固定の時、回路１００あるいは５０２の動作は、しきい値電圧について言えば、ＶｔｈｐよりもＶｔｈｎの変動の方が与える影響が大きい。
【００４８】
次に、図６（ｂ）では、Ｖｔｈｐ，Ｖｔｈｎを±０．１Ｖ変動させた状態で、上述の方法で最適なゲート電圧ＶＬを求めた場合の、回路１００あるいは５０２のゲインの周波数特性を示す。このシミュレーション結果によると、Ｖｔｈｐ，Ｖｔｈｎが変動しても、電圧ＶＬを最適に設定することで、いずれも、理想状態であるＶｔｈ=０の時とほぼ等しいゲイン及び周波数特性を示した。従って、回路動作に最低限求められる１以上のゲインを設計時の最高動作可能周波数（５０ＧＨｚ）まで実現できているばかりか、高速動作帯域での安定動作に不可欠な設計どおりの１００倍以上のゲインを実現できている。すなわち、電圧利得を上げるようにすれば自ずと入力信号と出力信号の基準電圧は、一致するようになることを示している。
【００４９】
従って、本発明を用いると、ＰＭＯＳのしきい値電圧の変動に効果があるだけでなく、ＰＭＯＳよりも回路動作に大きく影響するＮＭＯＳのしきい値電圧の変動に対しても効果がある。従って、回路の高速化にも大きく寄与する。また、本発明の回路をＴＥＧ回路に応用すれば、高周波用試験ＴＥＧとして、安定して動くことが期待できる上に、高周波での各種試験を行うためのＴＥＧのプラットフォームとしても有効である。
【００５０】
以上、本発明の実施の形態について本発明を説明してきたが、本発明の思想に基づき、さまざまな変形・変更を施すことが可能である。例えば、ＭＣＭＬインバータ又はバッファ回路以外のＭＣＭＬ回路に、本発明を容易に適用させることができよう。そのような回路としては、ＡＮＤ／ＯＲ，ＮＡＮＤ／ＮＯＲ、ＥＸＯＲ／ＥＸＮＯＲ、フリップフロップ、ＳＲＡＭがあげられる。また、図５で示した最適なＶＬを求めるアルゴリズムは、一例であって、さまざまなＶＬをスイープさせる方法に変形することが可能である。例えば、増加だけでなく減少させる方法、あるいは、バイナリサーチを使う方法、あるいは、ある程度の収束値まで求まったら、補間演算を施して、短時間で精度良く最適なＶＬを求めるなどの応用を考えることもできる。また、上記のＶＬ決定方法は、電流モードロジック回路に限らず、電流源を備えて電流モードで動作するさまざまな回路にも適用できよう。
【００５１】
さらに、本発明による試験装置についても、例えば、電圧計の代わりにオシロスコープを使うなどの変形も考えられよう。
【００５２】
また、本発明の方法を利用して、温度や電源電圧の変動を検出して、最適なゲート電圧ＶＬを再決定して、ＶＬを設定し直すような回路、あるいは、動的にＶＬにフィードバックをかける回路も考えられよう。
【図面の簡単な説明】
【００５３】
【図１】本発明による電流モード動作回路の回路図である。
【図２】図１の回路の入力と出力の波形の関係を説明する模式グラフである。
【図３】図１の回路の動作を説明する模式図である。
【図４】本発明による測定装置のブロック図である。
【図５】本発明によるＶＬ決定アルゴリズムを示すフローチャートである。
【図６】本発明によるＶＬの決定による効果を説明するグラフである。
【符号の説明】
【００５４】
１００ 電流モード動作回路
５００ 試験装置
５０２ ＴＥＧ回路
５２０ 試験ユニット
５２２ コントローラ
５２４ プロセッサ
５２６ 記憶装置
５２８，５３２，５３４ 電圧源
５３０ 電圧計
【技術分野】
【０００１】
本発明は、電流モード動作回路及びそれを用いたＴＥＧ回路とその試験技術に関する。
【背景技術】
【０００２】
近年、通信デバイスやマイクロプロセッサの高速化に伴い、ロジック回路を数十ＧＨｚのＲＦ帯域などの高周波で動作させる手法としてＭＯＳ電流モードロジック(MCML: MOS Current Mode Logic)回路が多用されるようになっている。
【０００３】
非特許文献１に示されるように、近年のトランジスタにおいては、しきい値電圧（Ｖｔｈ）などの特性が設計値と比べて変動することが多く、そのため、ＭＣＭＬ回路が動作しなかったり、動作範囲が限られるなどの克服すべき課題が存在し、研究が続けられている。ここでのしきい値電圧の変動とは、製造時にばらついてしまうことと、動作時に温度や電源電圧の変動による影響で変動することなどが含まれる。
【０００４】
また、デバイス開発時には、ウエハのスクライブライン領域に評価試験用ＴＥＧ(Test Element Group)を設けるが、高周波試験用のＴＥＧに適した回路が開発されておらず、デバイス開発者からは、そのようなＴＥＧの考案が待ち望まれていた。
【０００５】
【非特許文献１】IEICE Technical Report, ED2006-103, SDM2006-111(2006-7), H. Na, M. Suemitsu and T. Endoh, The Guideline of Tolerable Vth Fluctuation for MCML (MOS Current Mode Logic) Inverter Circuit, July, 2006, p233-236
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、電流モードで動作する回路において、トランジスタのしきい値電圧の変動あるいはばらつきなどが与える、回路動作への影響を受けにくい電流モード動作回路を提供することである。
【０００７】
本発明が解決しようとする別の課題は、高周波試験用ＴＥＧ回路とその試験装置のために、安定した高周波動作をするＴＥＧ回路とその回路の制御方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明による集積回路の電流源の制御電圧決定方法は、１対の抵抗デバイスと、その各々に直列接続される１対のＮ型差動トランジスタと、該１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、その電流源トランジスタに流れる電流の制御電圧を、Ｎ型差動トランジスタの特性変動に対して、当該集積回路の電圧利得が少なくとも１以上となるよう決定することを主な特徴とする。
【０００９】
本発明による別の集積回路の電流源の制御電圧決定方法は、１対の抵抗デバイスと、その各々に直列接続される１対のＮ型差動トランジスタと、該１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、その電流源トランジスタに流れる電流の制御電圧を、Ｎ型差動トランジスタの特性変動に対して、当該集積回路の入出力電圧に含まれるバイアス電圧の差が少なくなるよう決定することを主な特徴とする。
【００１０】
上記２つの方法により、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、電流源トランジスタとを備えた集積回路において、Ｎ型差動トランジスタのしきい値電圧の変動に着目して、効果的に電流源トランジスタの制御電圧を決定することができる。なおここで、抵抗デバイスは、Ｐ型トランジスタなどにより構成されることができる。また、集積回路には、電流モードロジック回路も含まれる。
【００１１】
上述の態様には、さらに、しきい値変動を含む当該Ｎ型差動トランジスタの特性と当該抵抗デバイスの特性の両方の変動に応じて、該制御電圧を決定する態様も含む。
【００１２】
これにより、Ｎ型差動トランジスタと特性の変動だけでなく、抵抗デバイスの特性の変動にも着目して、最適な制御電圧を決定することができる。なお、ここで抵抗デバイスがＰ型トランジスタで構成されていた場合には、抵抗デバイスの特性としてはＰ型トランジスタの特性としてしきい値などが含まれる。
【００１３】
上述の態様には、当該集積回路が、インバータあるいはバッファ回路である態様も含む。
【００１４】
本発明によるＴＥＧ回路試験方法は、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、当該Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、この電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、当該制御電圧端子に、Ｎ型差動トランジスタの特性変動に対して、当該ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、当該ＴＥＧ回路を試験することを主な特徴とする。
【００１５】
本発明による別のＴＥＧ回路試験方法は、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、当該Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、この電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、当該制御電圧端子に、Ｎ型差動トランジスタの特性変動に対して、当該ＴＥＧ回路の入出力電圧に含まれるバイアス電圧の差が少なくなるような電圧を印加し、当該ＴＥＧ回路を試験することを主な特徴とする。
【００１６】
上記２つのの方法により、１対の抵抗デバイスと、１対のＮ型差動トランジスタと、電流源トランジスタと、その制御電圧端子を備えたＴＥＧ回路において、Ｎ型差動トランジスタの特性変動に着目して、効果的に電流源トランジスタの制御電圧を決定して制御電圧端子に電圧を印加することができるので、高周波動作可能なＴＥＧ回路での試験をすることができる。
【００１７】
上述の態様には、さらに、しきい値変動を含む当該Ｎ型差動トランジスタの特性と該抵抗デバイスの特性の両方の変動に応じて、制御電圧を決定する態様や、当該集積回路が、インバータあるいはバッファ回路である態様も含む。
【００１８】
本発明によるＴＥＧ回路試験方法の別の態様は、１対の抵抗デバイスと、その各々に直列接続される１対のＮ型差動トランジスタと、当該Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、当該電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路と、当該制御電圧端子に接続された電圧源とを有するＴＥＧ回路測定装置において、当該電圧源が、しきい値変動を含むＮ型差動トランジスタの特性の変動に対して、ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、当該ＴＥＧ回路を試験することを主な特徴とする。
【００１９】
本発明によるＴＥＧ回路のゲート電圧決定方法は、ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、ドレインが該第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、該第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子と、を備えた電流モードロジックのＴＥＧ回路において、該第１および第２の入力端子に所定の電圧を印加し、該第１の入力端子でのバイアス電圧と該第２の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、又は、該第２の入力端子でのバイアス電圧と前記第１の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、該ゲート端子に印加する電圧を決定することを主な特徴とする。
【００２０】
本発明によるＴＥＧ回路の試験方法および試験装置は、ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、ドレインが該第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、該第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、該第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子とを備えた電流モードロジックのＴＥＧ回路と、さらに、第１及び第２及び第３の電圧源と、第１の電圧計とを有するＴＥＧ回路の測定装置において、該第１の電圧源から該第１の入力端子に第１のバイアス電圧の信号を印加し、該第２の電圧源から該第２の入力端子に第２のバイアス電圧の信号を印加し、該第２の出力端子でのバイアス電圧を第３のバイアス電圧として測定するか、又は、該第１の出力端子でのバイアス電圧を第４のバイアス電圧として測定し、該第１と第３のバイアス電圧の差、あるいは、該第２と第４のバイアス電圧の差が少なくなるように、該ゲート端子に与える制御電圧を決定し、前記第３の電圧源により該ゲート端子に制御電圧を印加することを主な特徴とする。
【００２１】
上述の、本発明による集積回路の電流源の制御電圧決定方法は、該制御電圧について、該前記集積回路の設計時の動作可能最大周波数までの電圧利得が少なくとも１以上となるよう決定する態様を含む。
【発明の効果】
【００２２】
本発明を用いることにより、集積回路において、最適な電流源のゲート電圧を決定することができる。これにより、トランジスタの特性が、しきい値電圧が製造時にばらついたり、温度変動あるいは電源電圧の変動によって影響を受けたとしても、当該回路を動作させることができるし、周波数特性も改善することができる。また、高速化にも効果がある。
【００２３】
本発明のＴＥＧ回路およびそれを用いた試験装置を使うことにより、今までできなかった高周波でのＴＥＧ試験をすることができ、今後の高周波でのデバイス開発に利用でき、有用である。
【発明を実施するための最良の形態】
【００２４】
本発明を実施するための最良の形態を、以下に図１から図６を使って説明する。
【００２５】
図１に本発明を用いた集積回路である電流モード動作回路１００の基本回路として、ＭＣＭＬインバータ又はバッファ回路を示す。典型的な電流モード動作回路は３つのパートで構成される。すなわち、電流源トランジスタ（トランジスタＭＬ）、差動トランジスタ（トランジスタＭＮ１、ＭＮ２）、そして、抵抗用トランジスタ（トランジスタＭＰ１、ＭＰ２）である。差動トランジスタＭＮ１，ＭＮ２のそれぞれのゲートに接続された入力端子ＩＮ１，ＩＮ２には、差動入力が与えられ、出力端子ＯＵＴ１，ＯＵＴ２には、差動出力信号が出力される。
【００２６】
抵抗用トランジスタＭＰ１，ＭＰ２には、ＰＭＯＳトランジスタが用いられ、それぞれのゲートは接地されている。ここで、このゲートは、ＰＭＯＳトランジスタが抵抗として動作するならば、接地接続以外の変形も可能である。例えば、所定の電圧に接続したり、各トランジスタのソース側に接続することもできる。また、ＰＭＯＳトランジスタ以外は、例えば、ＤタイプＮＭＯＳトランジスタなどの各種デバイス、及び、配線を含む受動デバイスで構成してもかまわない。
【００２７】
差動トランジスタＭＮ１，ＭＮ２及び電流源トランジスタＭＬには、ＮＭＯＳトランジスタが用いられる。本発明では、電流源トランジスタＭＬのゲートには、電流を可変するために、所望のゲート電圧が印加できるようにゲート端子ＶＬが設けられている。なお、端子Ｔ１は電源（ＶＤＤ）接続用の端子、端子Ｔ２は接地（ＧＮＤ）接続用の端子である。
【００２８】
図２に、図１の電流モード動作回路でＶＬに設計時の定電圧を印加したときの問題点を示す。図２（ａ）に示すように、入力端子ＩＮ１に基準電圧Ｖｉｎ１＿ｒｅｆのサイン波を与えたとすると、図２（ｂ）に示すように、出力端子ＯＵＴ２にはＶｉｎ１＿ｒｅｆとはオフセット電圧Ｖｏｆｆｓｅｔが生じた基準電圧Ｖｏｕｔ２＿ｒｅｆのサイン波が現れる。なお、ここで、ＩＮ１とＯＵＴ２の信号波形を比較するのは、ＩＮ１とＯＵＴ１は、波形が反転し、ＩＮ１とＩＮ２には相補的な関係の差動信号が入力されることから、このように入・出力端子を選ぶことで比較が容易となることに、注意されたい。
【００２９】
このオフセット電圧Ｖｏｆｆｓｅｔが大きすぎると、出力波形が歪んだり、電流モード動作回路がロジック回路の場合には、ディジタル回路として動作しないことが考えられる。
【００３０】
このオフセット電圧Ｖｏｆｆｓｅｔが現れる理由を図３を使って説明する。図３に示すように、トランジスタＭＰ１，ＭＰ２は、ＰＭＯＳトランジスタであり、トランジスタＭＮ１，ＭＮ２，ＭＬはＮＭＯＳトランジスタである。特にＭＣＭＬ回路では、ＰＭＯＳトランジスタのしきい値電圧ＶｔｈｐとＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが、製造時にばらついたり、周辺温度の変化や、電源電圧の変化によっても影響を受けて変動しやすい。
【００３１】
ここで、Ｖｔｈｐが変動すると、トランジスタＭＰ１、ＭＰ２での負荷抵抗Ｒ１，Ｒ２の抵抗値に影響が出る。Ｖｔｈｎが変動すると、トランジスタＭＮ１，ＭＮ２それぞれのドレイン−ソース間を流れる電流Ｉ１とＩ２に影響が出る。これらをＶｔｈｐ、Ｖｔｈｎそれぞれに考察して、影響を抑制する方針を示したのが表１及び表２である。
【００３２】
【表１】
【００３３】
表１には、Ｖｔｈｎが変動すると、それぞれのトランジスタを流れる電流Ｉ１，Ｉ２、抵抗用トランジスタでの電圧降下、出力端子での電圧にどのような影響出るかを示した。すなわち、Ｖｔｈｎが高くなると、Ｉ１，Ｉ２の電流値は小さくなり、したがって抵抗用トランジスタでの電圧降下も小さくなり、結果として出力端子での電圧は高くなり、図２（ｂ）のオフセット電圧は増大する。これを抑制するには、電流源ＭＬを流れる電流ＩＬを増やせばよく、そのためには、ゲート電圧ＶＬを増やせばよい。
【００３４】
同様にして、Ｖｔｈｎが低くなると、出力端子電圧は低くなる。もし、図２（ｂ）のＯｆｆｓｅｔがマイナスに振れた場合は、電圧ＶＬを減らして、電流ＩＬを減らせばよい。
【００３５】
【表２】
【００３６】
表２には、Ｖｔｈｐが変動すると、抵抗用トランジスタの抵抗値、抵抗用トランジスタでの電圧降下、出力端子での電圧にどのような影響出るかを示した。すなわち、Ｖｔｈｐが低くなり、しきい値が深くなると、抵抗Ｒ１、Ｒ２は大きくなり、したがって抵抗用トランジスタでの電圧降下も大きくなり、結果として出力端子での電圧は低くなる。図２（ｂ）のオフセットがマイナスに振れた場合には、これを抑制するに、電流源を流れる電流ＩＬを減らせばよく、そのためには、ゲート電圧ＶＬを減らせばよい。
【００３７】
同様にして、Ｖｔｈｐが高くなり、しきい値が浅くなると、抵抗Ｒ１、Ｒ２は小さくなり、したがって抵抗用トランジスタでの電圧降下も小さくなり、出力端子電圧は高くなり、図２（ｂ）のオフセット電圧Ｖｏｆｆｓｅｔは増大する。これを抑えるためには、電流源を流れる電流ＩＬを増やせばよく、そのためには、ゲート電圧ＶＬを増やせばよい。
【００３８】
すなわち、電流モード動作回路１００でＶｔｈｎ，Ｖｔｈｐがさまざまな原因で変動したとしても、電流源トランジスタのゲート電圧ＶＬを適切に制御すれば、設計時に近い動作特性が期待できる。
【００３９】
次に、図４及び図５を使って、回路に最適なゲート電圧ＶＬを決定する方法について説明する。
【００４０】
図４では、電流モード動作回路１００を被試験対象のＴＥＧ回路５０２としたＴＥＧ試験装置５００について説明する。
【００４１】
ＴＥＧ試験装置５００は、試験ユニット５２０を備える。試験ユニットは、コントローラ５２２とそれらに接続された電圧源ＶＳ１（５２８），ＶＳ２（５３２），ＶＳ３（５３４）と電圧計ＶＭ１（５３０）を備える。電圧源ＶＳ１とＶＳ２はそれぞれ差動入力ＩＮ１とＩＮ２に接続されて入力電圧を供給し、電圧源ＶＳ３はゲート端子ＶＬに接続されてゲート電圧を制御する。また、電圧計ＶＭ１は、ＯＵＴ２に接続されて、電圧を測定する。図４の試験装置では、入力端子ＩＮ１に与える入力電圧と比較するために、出力端子ＯＵＴ２に電圧計ＶＭ１を接続しているが、上述のように、入力端子ＩＮ２の入力電圧と比較する場合には、電圧計ＶＭ１は出力端子ＯＵＴ１に接続される。コントローラ５２２はプロセッサ（ＣＰＵ）５２４と記憶装置（メモリ）５２６を含む。プロセッサは、例えばインテル社製のコア（登録商標）シリーズなどの汎用プロセッサ、ＤＳＰ，ＡＳＩＣなどの特定用途向けプロセッサあるいはゲートアレイでも良い。また、記憶装置は、ＲＡＭ，ＲＯＭ，フラッシュメモリなどの半導体メモリのほか、書き換え型あるいは読み出し専用の各種ＣＤあるいはＤＶＤなどのメディアアクセス機器を含むこともでき、各種データ及びプロセッサ５２４で実行可能なプログラムを格納することができる。コントローラ５２２は、パーソナルコンピュータ、あるいは、産業用コントローラなどを用いることができる。
【００４２】
次に図５を用いて、測定ユニット５２０の動作を説明する。まずステップＳ１０で、電圧源ＶＳ３からゲート端子に初期電圧を印加し、ステップＳ２０で、電圧源ＶＳ１とＶＳ２を用いて、入力端子ＩＮ１とＩＮ２に所定の基準電圧Ｖ＿ｒｅｆを印加する。ここで、基準電圧Ｖ＿ｒｅｆとは、ＴＥＧ回路５０２（あるいは電流モード動作回路１００）の設計時に、回路に応じて決まる電圧で、理想的な回路条件において、入力電圧と出力電圧が等しくなるような電圧、あるいは、入出力電圧の電圧の差が極めて少なくなるような電圧である。基準電圧Ｖ＿ｒｅｆは、ＴＥＧ回路の設計に依存するが、一例としては、電源電圧ＶＤＤの５０〜７０％程度の直流電圧となる。
【００４３】
次に、ステップＳ３０において、電流計ＶＭ１で出力端子ＯＵＴ２の電圧を測定し、ステップＳ４０において、ＯＵＴ２の電圧とＩＮ１の電圧の差が所定の収束条件値よりも少ないか判定する。少ない場合（Ｙｅｓ）には、収束条件を満足する電圧ＶＬが見つかったとして、ステップＳ６０に進み、電圧源ＶＳ３の電圧をＶＬの最適値として記憶装置５２６に保管する。この電圧ＶＬの最適値は、この後の各種試験の際に、ＶＬの印加電圧の設定値として使われる。また、この電圧ＶＬを記憶装置５２６に保管せずに、電圧源ＶＳ３に出力電圧値として設定しても良い。
【００４４】
ＯＵＴ２の電圧とＩＮ１の電圧の差が所定の収束条件値以上だった場合（Ｎｏ）には、まだ収束条件を満たしていないので、ステップＳ５０で電圧源ＶＳ３の印加電圧を所定の増加分ＤＥＬＴＡ＿Ｖほど増加させ、ステップＳ３０に戻る。
【００４５】
なお、上述の説明において、入力端子ＩＮ１とＩＮ２に与える基準電圧Ｖ＿ｒｅｆとしては、直流電圧を与える他に、バイアス電圧成分が基準電圧Ｖ＿ｒｅｆとなる交流電圧であってもよい。その場合、出力電圧としては、出力信号に含まれるバイアス電圧成分を取り出して測定し、比較することに注意されたい。従って、入力に交流信号も加味した場合には、基準電圧Ｖ＿ｒｅｆには、入出力電圧に含まれるバイアス電圧の差が少なくなるような設計時の電圧が選ばれる。また、電圧ＶＬの最適値としては、入出力電圧に含まれるバイアス電圧の差が少なくなるような値が求められる。
【００４６】
以上のように決定したゲート電圧ＶＬの効果をシミュレーションした結果を図６に示す。まず、図６（ａ）は、本発明による電流モード動作回路１００あるいはそれを用いたＴＥＧ回路５０２において、ＶＬを設計時の理想値である固定電圧、すなわち電源電圧である２．０Ｖとし、ＶｔｈｐあるいはＶｔｈｎを変動させたときの、回路１００あるいは５０２の交流信号入力に対するゲインの周波数特性を示すグラフである。Ｖｔｈｎ及びＶｔｈｐがΔＶｔｈ＝０Ｖのときと比べて、ＰＭＯＳのしきい値Ｖｔｈｐは＋０．１Ｖよりも−０．１Ｖ変動したときの方が大幅にゲインが下がり、ＮＭＯＳのしきい値Ｖｔｈｎに対しては、＋０．１Ｖ変動するとＶｔｈｐが−０．１Ｖ変動したときよりも大幅にゲインが下がることが示されている。また、Ｖｔｈｎを−０．１Ｖしたときには、回路は動作しないことが示されている。
【００４７】
このことから、ゲート電圧ＶＬが固定の時、回路１００あるいは５０２の動作は、しきい値電圧について言えば、ＶｔｈｐよりもＶｔｈｎの変動の方が与える影響が大きい。
【００４８】
次に、図６（ｂ）では、Ｖｔｈｐ，Ｖｔｈｎを±０．１Ｖ変動させた状態で、上述の方法で最適なゲート電圧ＶＬを求めた場合の、回路１００あるいは５０２のゲインの周波数特性を示す。このシミュレーション結果によると、Ｖｔｈｐ，Ｖｔｈｎが変動しても、電圧ＶＬを最適に設定することで、いずれも、理想状態であるＶｔｈ=０の時とほぼ等しいゲイン及び周波数特性を示した。従って、回路動作に最低限求められる１以上のゲインを設計時の最高動作可能周波数（５０ＧＨｚ）まで実現できているばかりか、高速動作帯域での安定動作に不可欠な設計どおりの１００倍以上のゲインを実現できている。すなわち、電圧利得を上げるようにすれば自ずと入力信号と出力信号の基準電圧は、一致するようになることを示している。
【００４９】
従って、本発明を用いると、ＰＭＯＳのしきい値電圧の変動に効果があるだけでなく、ＰＭＯＳよりも回路動作に大きく影響するＮＭＯＳのしきい値電圧の変動に対しても効果がある。従って、回路の高速化にも大きく寄与する。また、本発明の回路をＴＥＧ回路に応用すれば、高周波用試験ＴＥＧとして、安定して動くことが期待できる上に、高周波での各種試験を行うためのＴＥＧのプラットフォームとしても有効である。
【００５０】
以上、本発明の実施の形態について本発明を説明してきたが、本発明の思想に基づき、さまざまな変形・変更を施すことが可能である。例えば、ＭＣＭＬインバータ又はバッファ回路以外のＭＣＭＬ回路に、本発明を容易に適用させることができよう。そのような回路としては、ＡＮＤ／ＯＲ，ＮＡＮＤ／ＮＯＲ、ＥＸＯＲ／ＥＸＮＯＲ、フリップフロップ、ＳＲＡＭがあげられる。また、図５で示した最適なＶＬを求めるアルゴリズムは、一例であって、さまざまなＶＬをスイープさせる方法に変形することが可能である。例えば、増加だけでなく減少させる方法、あるいは、バイナリサーチを使う方法、あるいは、ある程度の収束値まで求まったら、補間演算を施して、短時間で精度良く最適なＶＬを求めるなどの応用を考えることもできる。また、上記のＶＬ決定方法は、電流モードロジック回路に限らず、電流源を備えて電流モードで動作するさまざまな回路にも適用できよう。
【００５１】
さらに、本発明による試験装置についても、例えば、電圧計の代わりにオシロスコープを使うなどの変形も考えられよう。
【００５２】
また、本発明の方法を利用して、温度や電源電圧の変動を検出して、最適なゲート電圧ＶＬを再決定して、ＶＬを設定し直すような回路、あるいは、動的にＶＬにフィードバックをかける回路も考えられよう。
【図面の簡単な説明】
【００５３】
【図１】本発明による電流モード動作回路の回路図である。
【図２】図１の回路の入力と出力の波形の関係を説明する模式グラフである。
【図３】図１の回路の動作を説明する模式図である。
【図４】本発明による測定装置のブロック図である。
【図５】本発明によるＶＬ決定アルゴリズムを示すフローチャートである。
【図６】本発明によるＶＬの決定による効果を説明するグラフである。
【符号の説明】
【００５４】
１００ 電流モード動作回路
５００ 試験装置
５０２ ＴＥＧ回路
５２０ 試験ユニット
５２２ コントローラ
５２４ プロセッサ
５２６ 記憶装置
５２８，５３２，５３４ 電圧源
５３０ 電圧計
【特許請求の範囲】
【請求項１】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、
前記電流源トランジスタに流れる電流の制御電圧を、前記Ｎ型差動トランジスタの特性変動に対して、前記集積回路の電圧利得が少なくとも１以上となるよう決定する、集積回路の電流源の制御電圧決定方法。
【請求項２】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、
前記電流源トランジスタに流れる電流の制御電圧を、前記Ｎ型差動トランジスタの特性変動に対して、前記集積回路の入出力電圧に含まれるバイアス電圧の差が少なくなるよう決定する、集積回路の電流源の制御電圧決定方法。
【請求項３】
前記制御電圧を、しきい値変動を含む前記Ｎ型差動トランジスタの特性と前記抵抗デバイスの特性の両方の変動に応じて決定する、請求項１または２に記載の制御電圧決定方法。
【請求項４】
前記集積回路は、インバータあるいはバッファ回路である請求項１ないし３のいずれかに記載の制御電圧決定方法。
【請求項５】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、
前記電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、
前記制御電圧端子に、前記Ｎ型差動トランジスタの特性変動に対して、前記ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、前記ＴＥＧ回路を試験するＴＥＧ回路試験方法。
【請求項６】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、
前記電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、
前記制御電圧端子に、前記Ｎ型差動トランジスタの特性変動に対して、前記ＴＥＧ回路の入出力電圧に含まれるバイアス電圧の差が少なくなるような電圧を印加し、前記ＴＥＧ回路を試験するＴＥＧ回路試験方法。
【請求項７】
前記制御電圧端子に印加する電圧は、しきい値変動を含む前記Ｎ型差動トランジスタの特性と前記抵抗デバイスの特性の両方の変動に対して決定した電圧を印加する、請求項５または６に記載のＴＥＧ回路試験方法。
【請求項８】
前記集積回路は、インバータあるいはバッファ回路である請求項５ないし７のいずれかに記載のＴＥＧ回路試験方法。
【請求項９】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、
前記電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路と、
前記制御電圧端子に接続された電圧源と
を有するＴＥＧ回路測定装置において、
前記電圧源が、しきい値変動を含む前記Ｎ型差動トランジスタの特性の変動に対して、前記ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、前記ＴＥＧ回路を試験するＴＥＧ回路試験方法。
【請求項１０】
ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、
ドレインが前記第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子と、
を備えた電流モードロジックのＴＥＧ回路において、
前記第１および第２の入力端子に所定の電圧を印加し、前記第１の入力端子でのバイアス電圧と前記第２の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、又は、前記第２の入力端子でのバイアス電圧と前記第１の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、前記ゲート端子に印加する電圧を決定するＴＥＧ回路のゲート電圧決定方法。
【請求項１１】
ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、
ドレインが前記第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子と、
を備えた電流モードロジックのＴＥＧ回路と、
さらに、第１及び第２及び第３の電圧源と、
第１の電圧計と
を有するＴＥＧ回路の測定装置において、
前記第１の電圧源から前記第１の入力端子に第１のバイアス電圧の信号を印加し、前記第２の電圧源から前記第２の入力端子に第２のバイアス電圧の信号を印加し、前記第２の出力端子でのバイアス電圧を第３のバイアス電圧として測定するか、又は、前記第１の出力端子でのバイアス電圧を第４のバイアス電圧として測定し、前記第１と第３のバイアス電圧の差、あるいは、前記第２と第４のバイアス電圧の差が少なくなるように、前記ゲート端子に与える制御電圧を決定し、前記第３の電圧源により前記ゲート端子に制御電圧を印加するＴＥＧ回路の試験方法。
【請求項１２】
請求項１１記載の試験方法の試験を行うＴＥＧ回路の試験装置。
【請求項１３】
前記制御電圧は、前記集積回路の設計時の動作可能最大周波数までの電圧利得が少なくとも１以上となるよう決定する請求項１記載の制御電圧決定方法。
【請求項１】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、
前記電流源トランジスタに流れる電流の制御電圧を、前記Ｎ型差動トランジスタの特性変動に対して、前記集積回路の電圧利得が少なくとも１以上となるよう決定する、集積回路の電流源の制御電圧決定方法。
【請求項２】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記１対のＮ型差動トランジスタに動作電流を供給する電流源トランジスタとを備えた集積回路において、
前記電流源トランジスタに流れる電流の制御電圧を、前記Ｎ型差動トランジスタの特性変動に対して、前記集積回路の入出力電圧に含まれるバイアス電圧の差が少なくなるよう決定する、集積回路の電流源の制御電圧決定方法。
【請求項３】
前記制御電圧を、しきい値変動を含む前記Ｎ型差動トランジスタの特性と前記抵抗デバイスの特性の両方の変動に応じて決定する、請求項１または２に記載の制御電圧決定方法。
【請求項４】
前記集積回路は、インバータあるいはバッファ回路である請求項１ないし３のいずれかに記載の制御電圧決定方法。
【請求項５】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、
前記電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、
前記制御電圧端子に、前記Ｎ型差動トランジスタの特性変動に対して、前記ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、前記ＴＥＧ回路を試験するＴＥＧ回路試験方法。
【請求項６】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、
前記電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路において、
前記制御電圧端子に、前記Ｎ型差動トランジスタの特性変動に対して、前記ＴＥＧ回路の入出力電圧に含まれるバイアス電圧の差が少なくなるような電圧を印加し、前記ＴＥＧ回路を試験するＴＥＧ回路試験方法。
【請求項７】
前記制御電圧端子に印加する電圧は、しきい値変動を含む前記Ｎ型差動トランジスタの特性と前記抵抗デバイスの特性の両方の変動に対して決定した電圧を印加する、請求項５または６に記載のＴＥＧ回路試験方法。
【請求項８】
前記集積回路は、インバータあるいはバッファ回路である請求項５ないし７のいずれかに記載のＴＥＧ回路試験方法。
【請求項９】
１対の抵抗デバイスと、
その各々に直列接続される１対のＮ型差動トランジスタと、
前記Ｎ型差動トランジスタに動作電流を供給する電流源トランジスタと、
前記電流源トランジスタに流れる電流の制御電圧を供給する制御電圧端子を備えたＴＥＧ回路と、
前記制御電圧端子に接続された電圧源と
を有するＴＥＧ回路測定装置において、
前記電圧源が、しきい値変動を含む前記Ｎ型差動トランジスタの特性の変動に対して、前記ＴＥＧ回路の電圧利得が少なくとも１以上となるような電圧を印加し、前記ＴＥＧ回路を試験するＴＥＧ回路試験方法。
【請求項１０】
ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、
ドレインが前記第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子と、
を備えた電流モードロジックのＴＥＧ回路において、
前記第１および第２の入力端子に所定の電圧を印加し、前記第１の入力端子でのバイアス電圧と前記第２の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、又は、前記第２の入力端子でのバイアス電圧と前記第１の出力端子において測定されるバイアス電圧の測定電圧との電圧差が少なくなるように、前記ゲート端子に印加する電圧を決定するＴＥＧ回路のゲート電圧決定方法。
【請求項１１】
ゲートが接地された第１及び第２のＰＭＯＳトランジスタと、
ドレインが前記第１及び第２のＰＭＯＳトランジスタのドレインへそれぞれ接続された第１及び第２のＮＭＯＳトランジスタと、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのゲートへ接続された第１および第２の入力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された第１および第２の出力端子と、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのソースへ接続された第３のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳトランジスタのゲートへ接続されたゲート端子と、
を備えた電流モードロジックのＴＥＧ回路と、
さらに、第１及び第２及び第３の電圧源と、
第１の電圧計と
を有するＴＥＧ回路の測定装置において、
前記第１の電圧源から前記第１の入力端子に第１のバイアス電圧の信号を印加し、前記第２の電圧源から前記第２の入力端子に第２のバイアス電圧の信号を印加し、前記第２の出力端子でのバイアス電圧を第３のバイアス電圧として測定するか、又は、前記第１の出力端子でのバイアス電圧を第４のバイアス電圧として測定し、前記第１と第３のバイアス電圧の差、あるいは、前記第２と第４のバイアス電圧の差が少なくなるように、前記ゲート端子に与える制御電圧を決定し、前記第３の電圧源により前記ゲート端子に制御電圧を印加するＴＥＧ回路の試験方法。
【請求項１２】
請求項１１記載の試験方法の試験を行うＴＥＧ回路の試験装置。
【請求項１３】
前記制御電圧は、前記集積回路の設計時の動作可能最大周波数までの電圧利得が少なくとも１以上となるよう決定する請求項１記載の制御電圧決定方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−２９４５４７（Ｐ２００８−２９４５４７Ａ）
【公開日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願番号】特願２００７−１３５５４０（Ｐ２００７−１３５５４０）
【出願日】平成１９年５月２２日（２００７．５．２２）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２０年１２月４日（２００８．１２．４）
【国際特許分類】
【出願日】平成１９年５月２２日（２００７．５．２２）
【出願人】（３９９１１７１２１）アジレント・テクノロジーズ・インク (710)
【氏名又は名称原語表記】ＡＧＩＬＥＮＴ ＴＥＣＨＮＯＬＯＧＩＥＳ， ＩＮＣ．
【Ｆターム（参考）】
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