電子素子用金属層、電子素子用金属層積層体、電子素子、トランジスタ素子
【課題】電流のリークを抑制する電子素子用金属層を提供する。
【解決手段】被形成面１２に、金属インクを塗布し金属粒子層を形成しパターニングする。基板側からランプ照射し、金属粒子層の下層部分のみを溶融させ、下層部分の金属粒子どうしを融着させる。金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成されたゲート電極１４とする。
【解決手段】被形成面１２に、金属インクを塗布し金属粒子層を形成しパターニングする。基板側からランプ照射し、金属粒子層の下層部分のみを溶融させ、下層部分の金属粒子どうしを融着させる。金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成されたゲート電極１４とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子用金属層、電子素子用金属層積層体、電子素子、トランジスタ素子に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタ（ＦＥＴ）はゲート電極、ソース電極、ドレイン電極をもつ素子であり、ゲート電極に電圧を印加してソース、ドレイン電極間のチャネル層に流れる電流を制御することによりスイッチング機能を発現させる電子素子である。特に、基板上に作製したＦＥＴは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）と呼ばれている。
【０００３】
例えば、特許文献１には、耐圧容器内にゲート電極を形成してある薄膜トランジスタ基板を接地し、大気圧以上の酸素を導入して、加熱し、ゲート電極上に熱酸化膜を形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−３２６９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、電流のリークを抑制する電子素子用金属層を提供することである。
【課題を解決するための手段】
【０００６】
上記課題は、以下の手段により解決される。即ち、
請求項１に係る発明は、
被形成面に対して、金属粒子の融着層と金属粒子の非融着層とをこの順で有する積層体で構成された電子素子用金属層。
【０００７】
請求項２に係る発明は、
被形成面に対して、第１導電層と絶縁層と第２導電層とをこの順で有し、
前記第１導電層として、請求項１に記載の電子素子用金属層を備えた電子素子用金属層積層体。
【０００８】
請求項３に係る発明は、
請求項２に記載の電子素子用金属層積層体を備えた電子素子。
【０００９】
請求項４に係る発明は、
ソース電極と、
前記ソース電極と間隔を持って配置されるドレイン電極と、
前記ソース電極及びドレイン電極に接続して配置されるチャネル層と、
前記ソース電極及び前記ドレイン電極間に前記チャネル層を介して流れる電流を制御するためのゲート電極と、
前記チャネル層と前記ゲート電極とを絶縁するためのゲート絶縁層と、
を有する積層体で構成され、
前記ソース電極及び前記ドレイン電極と前記ゲート電極とのうち、前記積層体の積層方向の下層に位置する電極として、請求項１に記載の電子素子用金属層を備えたトランジスタ素子。
【発明の効果】
【００１０】
請求項１に係る発明によれば、金属粒子の融着層の単層で構成された金属層に比べ、電流のリークが抑制された電子素子用金属層を提供することができる。
【００１１】
請求項２に係る発明によれば、第１導電層として、金属粒子の融着層の単層で構成された金属層を適用した場合に比べ、電流のリークが抑制された電子素子用金属層積層体を提供することができる。
【００１２】
請求項３に係る発明によれば、第１導電層として、金属粒子の融着層の単層で構成された金属層を適用した場合に比べ、電流のリークが抑制された電子素子を提供することができる。
【００１３】
請求項４に係る発明によれば、積層体の積層方向の下層に位置する電極として、金属粒子の融着層の単層で構成された金属層を適用した場合に比べ、電流のリークが抑制されたトランジスタ素子を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係るトランジスタ素子を示す概略断面図である。
【図２】本実施形態に係るトランジスタ素子におけるゲート電極（電子素子用金属層）を示す拡大概略断面図である。
【図３】本実施形態に係るトランジスタ素子の製造方法を示す工程図である。
【図４】本実施形態に係るトランジスタ素子の製造方法を示す工程図である。
【図５】本実施形態に係るトランジスタ素子の他の一例を示す概略断面図である。
【図６】本実施形態に係るトランジスタ素子の他の一例を示す概略断面図である。
【図７】本実施形態に係るトランジスタ素子の他の一例を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００１６】
図１は、本実施形態に係るトランジスタ素子を示す概略断面図である。図２は、本実施形態に係るトランジスタ素子におけるゲート電極（電子素子用金属層）を示す拡大概略断面図である。
【００１７】
本実施形態に係るトランジスタ素子１０は、例えば、図１に示すように、基板１２上に、ゲート電極１４が設けられ、このゲート電極１４の設けられた基板１２上にゲート絶縁層１６が設けられている。このゲート絶縁層１６上には、ソース電極１８及びドレイン電極２０が間隔を隔てて設けられており、これらのソース電極１８及びドレイン電極２０の間には、例えば、チャネル層２２が設けられている。
そして、本実施形態に係るトランジスタ素子１０は、基板１２上に、ゲート電極１４と、ゲート絶縁層１４と、ソース電極１８、ドレイン電極２０及びチャネル層２２と、がこの順で積層され、これらの積層体で構成されている。
【００１８】
チャネル層２２は、ソース電極１８及びドレイン電極２０の双方に接すると共に、これらのソース電極１８及びドレイン電極２０を導通するように設けられている。ゲート電極１４は、ゲート絶縁層１６によってソース電極１８及びドレイン電極２０に対して絶縁されている。
また、ソース電極１８及びドレイン電極２０は、互いに対向する端部が、ゲート絶縁層１６を介して、ゲート電極１４の端部とそれぞれ対向するように設けられている。つまり、ソース電極１８及びドレイン電極２０とゲート電極１４とは、互いの一部がゲート絶縁層１６を介して対向して配置されている。
【００１９】
ゲート絶縁層１６がゲート電極１４上に設けられることによって、ゲート電極１４が後工程で形成されるソース電極１８及びドレイン電極２０の双方から絶縁された状態となる。すなわち、ゲート絶縁層１６を設けることによって、ゲート電極１４に電圧を印加することでソース電極１８及びドレイン電極２０間にチャネル層２２を介して流れる電流が制御される。
【００２０】
なお、ソース電極１８及びドレイン電極２０は、電極１４に電圧が印加されることで、ソース電極１８とドレイン電極２０との間にチャネル層２２を介して電流が流れる位置に設けられていればよい。
そして、ゲート電極１４に印加する電圧の電圧値を調整することで、ソース電極１８とドレイン電極２０との間（その間のチャネル層２２）に流れる電流が制御される。
【００２１】
本実施形態に係るトランジスタ素子１０における各要素について詳細に説明する。
【００２２】
−ゲート電極−
ゲート電極１４は、例えば、電子素子用金属層、具体的には、図２に示すように、基板１２の面を被非形成面）とし、これに対して、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成されている。
つまり、ゲート電極１４は、例えば、トランジスタ素子１０（積層体）の積層方向（図２中、基板１２上方）に向かって、下層となる金属粒子の融着層１４Ａと上層となる金属粒子の非融着層１４Ｂとの積層体で構成されている。
【００２３】
金属粒子の融着層１４Ａとは、金属粒子が集合（凝集）した状態で、溶融し、互いの粒子同士が結着（つまり融着）している層である。
言い換えれば、金属粒子の融着層１４Ａとは、金属粒子が粒子形状を維持せず、互いの粒子同士が結着（つまり融着）して、導電性が発現した導電層である。
【００２４】
一方、金属粒子の非融着層１４Ｂとは、金属粒子が集合（凝集）した状態で、互いの粒子同士が結着（つまり融着）せず、単に接触している層である。
言い換えれば、金属粒子の非融着層１４Ｂとは、金属粒子が粒子形状を維持して集合（凝集）しているのみで、導電性が発現していない絶縁層である。
【００２５】
ゲート電極１４（電子素子用金属層）において、金属粒子としては、例えば、粒径（最大径）１０ｎｍ以下の粒子であって、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）等の金属材料の粒子が挙げられる。
【００２６】
ゲート電極１４（電子素子用金属層）の厚さは、例えば、０．１μｍ以上１．０μｍ以下の範囲内であることがよい。
ここで、金属粒子の融着層１４Ａの厚さは、例えば、０．１μｍ以上１０μｍ以下（望ましくは０．５μｍ以上１．０μｍ以下）の範囲内であることがよく、金属粒子の非融着層１４Ｂの厚さは、例えば、０．２μｍ以上０．５μｍ以下（望ましくは０．３μｍ以上０．４μｍ以下）の範囲内であることがよい。
【００２７】
−ソース電極・ドレイン電極−
ソース電極１８・ドレイン電極２０は、例えば、導電層で構成されており、具体的には、例えば、導電材料を含んで構成される。
導電材料としては、例えば、金属、金属酸化物、導電性高分子等が挙げられる。
金属としては、例えば、マグネシウム、アルミニウム、金、銀、銅、クロム、タンタル、インジウム、パラジウム、リチウム、カルシウム及びこれらの合金が挙げられる。
金属酸化物としては、例えば、酸化リチウム、酸化マグネシウム、酸化アルミニウム、酸化スズインジウム（ＩＴＯ）、酸化スズ（ＮＥＳＡ）、酸化インジウム、酸化亜鉛、酸化インジウム亜鉛等が挙げられる。
導電性高分子としては、例えば、ポリアニリン、ポリチオフェン、ポリチオフェン誘導体、ポリピロール、ポリピリジン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸の錯体等が挙げられる。
【００２８】
ソース電極１８・ドレイン電極２０の層さは、例えば、厚み０．１μｍ以上５．０μｍ以下の範囲内であることがよい。
【００２９】
−チャネル層−
チャネル層２２は、例えば、半導体を含んで構成される。
半導体としては、無機半導体であってもよいし、有機半導体であってもよい。
無機半導体としては、Ｚｎ、Ｃｄ、Ｇａ、Ｉｎ、Ｓｉ、Ｇｅ、及びＳｎから選択される１以上の元素を含む有機金属化合物や塩化物が挙げられる。
有機半導体としては、例えば低分子有機半導体材料（例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニン、又はこれらの誘導体等）、高分子有機半導体材料（例えば、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリアルキルチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−ブチオフェン共重合体、フルオレン−アリールアミン共重合体、又はこれらの誘導体等）等が挙げられるが、これに限るものではない。
【００３０】
チャネル層２２の厚みは、例えば、５０ｎｍ以上１μｍ以下の範囲内であることがよい。
【００３１】
−ゲート絶縁層１６−
ゲート絶縁層１６は、例えば、絶縁層で構成されており、具体的には、例えば、絶縁性樹脂を含んで構成される。
絶縁性樹脂としては、ポリアミド、ポリイミド、ポリウレタン、ポリエステル、エポキシ樹脂、ポリケトン、ポリカーボネート等の縮合樹脂や、ポリビニルケトン、ポリスチレン、ポリアクリルアミドのようなビニル重合体等が挙げられる。また、それらの前駆体を用いてもよい。
これらの絶縁性樹脂の中でも、例えば、ポリイミド、ポリエステル、エポキシ樹脂がよく、望ましくはポリイミドである。
絶縁性樹脂は、１種のみを用いてもよいし、２種以上を混合して用いてもよい。
【００３２】
ゲート絶縁層１６の厚さは、例えば、０．１μｍ以上４μｍ以下の範囲内であることがよい。
【００３３】
−基板−
基板１２としては、絶縁性（体積抵抗で１０１２Ωｃｍ以上、以下これに準ずる）を有し、その上に作製されるゲート電極１４、ゲート絶縁層１６、ソース電極１８、ドレイン電極２０、及びチャネル層２２等を支持可能な材料から構成されていればよい。
【００３４】
基板１２としては、具体的には、ガラス、シリコンウェハ、ポリカーボネート樹脂、ポリエステル樹脂、メタクリル樹脂、アクリル樹脂、ポリ塩化ビニル樹脂、セルロース樹脂、ウレタン樹脂、エポキシ樹脂、ポリススチレン樹脂、ポリビニルアセテート樹脂、スチレンブタジエン共重合体、塩化ビニルデン−アクリロニトリル共重合体、塩化ビニル−酢酸ビニル−無水マレイン酸共重合体、又はシリコン樹脂等のプラスチック基板等が挙げられるが、これに限定されるものではない。
【００３５】
−トランジスタ素子の製造方法−
以下、本実施形態に係るトランジスタ素子１０の製造方法について説明する。
図３及び図４は、本実施形態に係るトランジスタ素子の製造方法を示す工程図である。
【００３６】
まず、図３（Ａ）に示すように、基板１２を用意する。
【００３７】
次に、図３（Ｂ）に示すように、この基板１２上に、上記金属粒子を含む溶液（以下、金属インクと称する）を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜して、金属粒子層１５を形成する。この金属粒子層１５は、金属粒子が集合（凝集）した層である。
【００３８】
次に、図３（Ｃ）に示すように、金属粒子層１５に対して、基板１２側（基板１２における金属粒子層１５が形成された面とは反対の面側）から、フラッシュランプ、レーザ等を照射して加熱し、金属粒子層１５の下層部分（基板１２側の部分）における金属粒子を溶融させ、互いの金属粒子同士を結着（融着）させ、金属粒子の融着層１４Ａを形成する。
一方、金属粒子層１５のうち、金属粒子を溶融させない上層部分（基板１２とは反対側の部分）は、金属粒子の非融着層１４Ｂとなる。
【００３９】
このようにして、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとの積層体で構成されたゲート電極１４（電子素子用金属層）を形成する。
【００４０】
ここで、ゲート電極１４（電子素子用金属層）を形成するための金属インクは、金属粒子を粒径（最大径）１０ｎｍ以下で溶媒に分散したもの（所謂、ナノメタルインク）が挙げられる。
【００４１】
金属インクに含まれる上記金属粒子の濃度は、後述する粘度条件を満たす範囲内の濃度であればよく、溶媒の粘度によって異なるが、例えば、金属インク溶液１００質量部に対して、５質量部以上７０質量部以下の範囲内であることが好ましく、５質量部以上６０質量部以下の範囲内であることが特に好ましい。
【００４２】
金属インクにおいて、上記金属粒子を分散させるための溶媒としては、例えば、エステル類（例えば酢酸ブチル、又は酢酸エチル等）、アルコール類（例えばイソプロピルアルコール、又はエチルアルコール等）、脂環式化合物（例えばトルエン等）、直鎖アルカン類（例えばデカン、ドデカン、テトラデカン等）、又は有機溶剤（例えばメチルエチルケトン、又はアセトン等）等が挙げられる。
【００４３】
金属インクに含まれる溶媒の沸点は、１１０℃以上であることが好ましく、１６０℃以上であることが更に好ましい。この条件を満たす溶媒であるという観点から、上記溶媒の中のデカン、ドデカン、又はテトラデカン等が金属インクの溶媒として好適に挙げられる。
【００４４】
金属インクの粘度は、２ｍＰａ・ｓ以上３０ｍＰａ・ｓ以下であることが好ましく、５ｍＰａ・ｓ以上１５ｍＰａ・ｓ以下であることが更に好ましい。この粘度は、例えば、用いる溶媒の種類や、含有する金属材料の濃度等を調整することで調整すればよい。
【００４５】
なお、この金属インクの粘度は、ソリッドステート式粘度計（Ｖｅｃｔｒｏｎ社製、商品名ＶｉＳｍａｒｔ）を使用し、２３℃、５５％ＲＨの環境下における試料の粘度を算出した。
【００４６】
次に、図４（Ｄ）に示すように、ゲート電極１４の形成された基板１２上に、ゲート電極１４及び基板１２の表面を覆うように、ゲート絶縁層１６を形成する。
ゲート絶縁層１６を形成する方法としては。例えば、上記電極材料を蒸着法、スパッタ法によりパターニングして成膜する方法。上記電極材料を含む溶液を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜する方法が挙げられるが、これらの方法に限られない。
【００４７】
次に、図４（Ｅ）に示すように、ゲート絶縁層１６上に、ソース電極１８及びドレイン電極２０が間隔を隔てて形成する。
ソース電極１８及びドレイン電極２０の形成方法としては、例えば、上記電極材料を蒸着法、スパッタ法によりパターニングして成膜する方法、上記電極材料を含む溶液を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜する方法が挙げられるが、これらの方法に限られない。
【００４８】
次に、図４（Ｆ）に示すように、ソース電極１８及びドレイン電極２０の間のゲート絶縁層１６上であって、ソース電極１８及びドレイン電極２０と接触するようにチャネル層２２を形成する。
チャネル層２２を形成する方法としては、例えば、上記半導体を蒸着法、スパッタ法によりパターニングして成膜する方法、上記半導体を含む溶液を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜する方法が挙げられるが、これらの方法に限られない。
【００４９】
これら工程を経て、本実施形態に係るトランジスタ素子１０が製造される。
【００５０】
以上説明した本実施形態に係る有機トランジスタ素子１０では、被非形成面（基板１２面）に対して、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成された電子素子用金属層を、ソース電極１８及びドレイン電極２０とゲート電極１４とのうち、トランジスタ素子１０（積層体）の積層方向（基板１２の上方）の下層に位置する、つまり、ソース電極１８及びドレイン電極２０よりも下層に位置するゲート電極１４として適用している。
【００５１】
ここで、金属粒子の集合体（凝集体）を溶融させて、電子素子用金属層を形成する場合、つまり、金属インク（金属粒子を含む溶液）を用いて成膜・加熱して、電子素子用金属層を形成する場合、電子素子用金属層の表面（被形成面とは反対側の面）に突起部が生じることがある。これは、溶融（融着）前の金属粒子層において、金属粒子の集合（凝集）状態にバラツキが生じるため、表面から金属粒子が突出した状態で溶融（溶着）するためと考えられる。
【００５２】
そして、電子素子用金属層の表面に突起部を有すると、電子素子用金属層に電圧印加したとき、当該突起部に対して局所的な電圧が掛かると考えられる。
これにより、表面に突起部を持つ電子素子用金属層の上層に絶縁層を介して導電層を有する層構成においては、当該突起部を起点として電流のリークが生じる易くなると考えられる。その結果、表面に突起部を持つ金属層の上層に形成された絶縁層の絶縁破壊が生じると考えられる。
この現象は、特に、互いの金属層と導電層とが対向する領域が存在すると顕著に生じ易くなると考えられる。
【００５３】
これに対して、本実施形態の如く、被非形成面（基板１２面）に対して、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成された電子素子用金属層は、被非形成面（基板１２面）に対して、下層側となる部分において金属粒子を融着させ、導電性を発現する金属粒子の融着層１４Ａとし、導電層（電極）として機能させ、上層側となる部分において金属粒子を融着させずに、絶縁性となる金属粒子の非融着層１４Ｂとし、絶縁層として機能させている。
これにより、電子素子用金属層は、突起部が生じる表面を持つ上層側の部分（金属粒子の非融着層１４Ｂ）が絶縁層となるため、導電層として機能する下層側の部分（金属粒子の融着層１４Ａ）の表面、つまり、当該絶縁層となる金属粒子の非融着層１４Ｂと導電層となる金属粒子の融着層１４Ａとの界面が平坦となっている。
つまり、電子素子用金属層では、電流のリークの起点となる突起部を絶縁化していることから、電流のリークが抑制されるものと考えられる。
【００５４】
そして、本実施形態に係るトランジスタ素子１０は、当該電子素子用金属層をゲート電極１４として適用しているため、その上層側に位置するソース電極・ドレイン電極との間に生じる電流のリークの発生が抑制される。その結果、ゲート絶縁層１６の絶縁破壊が抑制される。
【００５５】
なお、本実施形態に係るトランジスタ素子１０の構成は、上記構成に限られず、他の構成のトランジスタ素子であってもよい。
他の一例である本実施形態に係るトランジスタ素子１０１としては、例えば、図５に示すように、例えば、基板１２上にゲート電極１４、ゲート絶縁層１６、チャネル層２２がこの順に設けられ、このチャネル層２２上にソース電極１８及びドレイン電極２０が離間して設けられた形態が挙げられる。
【００５６】
また、他の一例である本実施形態に係るトランジスタ素子１０２としては、例えば、図６に示すように、基板１２上にゲート電極１４、ゲート絶縁層１６がこの順に設けられ、このゲート絶縁層１６上にソース電極１８が設けられ、そして、ソース電極１８のゲート絶縁層１６と接する側と反対側の面をチャネル層２２の一端が覆うように、チャネル層２２が設けられ、さらに、チャネル層２２のソース電極１８を覆う一端と反対側の端において、チャネル層２２の上にドレイン電極２０が設けられた形態が挙げられる。
【００５７】
また、他の一例である本実施形態に係るトランジスタ素子１０３としては、例えば、図７に示すように、基板１２上にソース電極１８及びドレイン電極２０が離間した位置に設けられると共に、ソース電極１８及びドレイン電極２０を被覆するようにチャネル層２２が設けられ、そして、このチャネル層２２上に、ゲート絶縁層１６、ゲート電極１４がこの順に設けられた形態が挙げられる。
【００５８】
そして、これら他の一例である本実施形態に係るトランジスタ素子においても、ソース電極１８及びドレイン電極２０とゲート電極１４とのうち、トランジスタ素子１０（積層体）の積層方向（基板１２の上方）の下層に位置する電極（図５及び図６ではゲート電極１４、図７ではソース電極１８及びドレイン電極２０）として、上記電子素子用金属層を適用することで、電流のリークの発生が抑制される。
【００５９】
また、本実施形態では、トランジスタ素子について説明したが、これに限られず、例えば、被形成面に対して、第１導電層と絶縁層と第２導電層とをこの順で有する電子素子用金属積層体の構造を持つ電子素子であればよく、本電子素子用金属積層体の下層となる第１導電層として、上記電子素子用金属層を適用することで、電流のリークが抑制される。
なお、第１導電層と第２導電層とは、互いの少なくとも一部が絶縁層を介して対向して配置されていることがよい。
【００６０】
また、上記電子素子用金属積層体の構造を持つ電子素子としては、例えば、蓄電素子、多層配線素子、有機トランジスタからなるドライバー、ＩＣ、不揮発性メモリ等の電子素子が挙げられる。
具体的には、例えば、第１導電層及び第２導電層に相当する一対の電極と、一対の電極間に挟まれた誘電体層（絶縁層）と、で構成された蓄電素子において、一対の電極のうち、蓄電素子の積層方向の下層となる一方の電極として、上記電子素子用金属層を適用する。
また、例えば、第１導電層に相当する第１配線層と、第２導電層に相当する第２配線層と、当該配線層間に介在する層間絶縁層と、を有する多層配線素子において、第１配線層として上記電子素子用金属層を適用する。
無論、多層配線素子は、配線層と層間絶縁層とが交互に２以上積層された多層配線素子であってもよく、この場合には、最上層に位置する配線層以外の下層に位置する配線層として、上記電子素子用金属層を適用することがよい。
【実施例】
【００６１】
以下、本発明を、実施例を挙げてさらに具体的に説明する。ただし、これら各実施例は、本発明を制限するものではない。
【００６２】
（実施例１）
Ａｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」、粒径（最大径）：１０ｎｍ、溶媒：シクロドデセン）を用いて、インクジェット法により、ガラス基板上にインクジェット法により幅１０ｍｍ、厚み１．０μｍのＡｕ粒子層を形成した。
次に、ガラス基板におけるＡｕ粒子層を形成した側とは反対側から、高出力レーザを照射して、Ａｕ粒子層におけるガラス基板側の下層部分のＡｕ粒子のみ融着させて、Ａｕ粒子の融着層とその上層に位置するＡｕ粒子の非融着層との積層体で構成された下部金属層を形成した。
【００６３】
次に、ガラス基板に形成した下部金属層を覆うようにして、スピンコート法により、紫外線硬化性樹脂（ＤＩＣ株式会社製ＵＶ硬化型インク）を含む塗布液を塗布し、紫外線を照射して、絶縁層を形成した。
【００６４】
次に、室温融着（２５℃で融着）する金属インク（種類：バンドー化学株式会社製ＳＲ４０００、金属：銀、溶媒種：アルカン系）を用いて、インクジェット法により、絶縁層上に、下部金属層と交差するようにして幅１０ｍｍ、厚み１．０μｍの上部金属層を形成した。
【００６５】
上記工程を経て、金属積層体を作製した。
【００６６】
（比較例１）
Ａｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」、粒径（最大径）：１０ｎｍ、溶媒：シクロドデセン）を用いて、インクジェット法により、ガラス基板上にインクジェット法により幅１０ｍｍ、厚み１．０μｍのＡｕ粒子層を形成した。
次に、オーブンにより、ガラス基板に形成したＡｕ粒子層を加熱し、層全体のＡｕ粒子を融着させて、Ａｕ粒子の融着層で構成された下部金属層を形成した。
【００６７】
次に、ガラス基板に形成した下部金属層を覆うようにして、スピンコート法により、紫外線硬化性樹脂塗布液（ＤＩＣ株式会社製ＵＶ硬化型インク）を含む塗布液を塗布し、紫外線を照射して、絶縁層を形成した。
【００６８】
次に、室温融着（２５℃で融着）する金属インク（種類：バンドー化学株式会社製ＳＲ４０００、金属：銀、溶媒種：アルカン系）を用いて、インクジェット法により、絶縁層上に、下部金属層と交差するようにして幅１０ｍｍ、厚み１．０μｍの上部金属層を形成した。
【００６９】
上記工程を経て、金属積層体を作製した。
【００７０】
（実施例２）
実施例１におけるＡｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」）を、Ａｇナノメタルインク（アルバックマテリアル株式会社製、「Ｌ−Ａｇ１ＴｅＨ」、粒径（最大径）：３ｎｍ７ｎｍ、溶媒：テトラデカン）に変更した以外は、実施例１と同様にして金属積層体を作成した。
【００７１】
（比較例２）
比較例１におけるＡｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」）を、Ａｇナノメタルインク（アルバックマテリアル株式会社製、「Ｌ−Ａｇ１ＴｅＨ」、粒径（最大径）：３ｎｍ７ｎｍ、溶媒：テトラデカン）に変更した以外は、比較例１と同様にして金属積層体を作成した。
【００７２】
（評価）
得られた金属積層体に対して、次のようにして、絶縁性試験を行った。
絶縁性試験は、金属積層体の下部金属層及び上部金属層を一対の電極とし、当該一対の電極間に、４０Ｖの電圧を印加し、電極間に流れる電流値を測定し、最大電流値が１００ｎＡを超過するかを記録することにより行った。
【００７３】
絶縁性試験の結果、実施例１及び２は、最大電流値が１００ｎＡ以下の絶縁性を有する素子が１０素子中８素子という結果が得られた。
一方、比較例１及び２は、最大電流値が１００ｎＡ以下の絶縁性を有する素子が１０素子中２素子という結果が得られた。
【００７４】
上記結果より、本実施例１及び２では、比較例１及び２に比べ、下部金属層の電流のリークが抑制され、絶縁層の絶縁破壊が抑制されていることがわかる。
そして、本実施例の結果から、本実施例の金属積層体の層構成を適用したトランジスタ素子を始めとする電子素子においても、本実施例の金属積層体の層構成と同様のメカニズムから、電流のリークが抑制されることもわかる。
【符号の説明】
【００７５】
１０ トランジスタ素子
１２ 基板
１４ ゲート電極
１６ ゲート絶縁層
１８ ソース電極
２０ ドレイン電極
１０１ トランジスタ素子
１０２ トランジスタ素子
１０３ トランジスタ素子
【技術分野】
【０００１】
本発明は、電子素子用金属層、電子素子用金属層積層体、電子素子、トランジスタ素子に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタ（ＦＥＴ）はゲート電極、ソース電極、ドレイン電極をもつ素子であり、ゲート電極に電圧を印加してソース、ドレイン電極間のチャネル層に流れる電流を制御することによりスイッチング機能を発現させる電子素子である。特に、基板上に作製したＦＥＴは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）と呼ばれている。
【０００３】
例えば、特許文献１には、耐圧容器内にゲート電極を形成してある薄膜トランジスタ基板を接地し、大気圧以上の酸素を導入して、加熱し、ゲート電極上に熱酸化膜を形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−３２６９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、電流のリークを抑制する電子素子用金属層を提供することである。
【課題を解決するための手段】
【０００６】
上記課題は、以下の手段により解決される。即ち、
請求項１に係る発明は、
被形成面に対して、金属粒子の融着層と金属粒子の非融着層とをこの順で有する積層体で構成された電子素子用金属層。
【０００７】
請求項２に係る発明は、
被形成面に対して、第１導電層と絶縁層と第２導電層とをこの順で有し、
前記第１導電層として、請求項１に記載の電子素子用金属層を備えた電子素子用金属層積層体。
【０００８】
請求項３に係る発明は、
請求項２に記載の電子素子用金属層積層体を備えた電子素子。
【０００９】
請求項４に係る発明は、
ソース電極と、
前記ソース電極と間隔を持って配置されるドレイン電極と、
前記ソース電極及びドレイン電極に接続して配置されるチャネル層と、
前記ソース電極及び前記ドレイン電極間に前記チャネル層を介して流れる電流を制御するためのゲート電極と、
前記チャネル層と前記ゲート電極とを絶縁するためのゲート絶縁層と、
を有する積層体で構成され、
前記ソース電極及び前記ドレイン電極と前記ゲート電極とのうち、前記積層体の積層方向の下層に位置する電極として、請求項１に記載の電子素子用金属層を備えたトランジスタ素子。
【発明の効果】
【００１０】
請求項１に係る発明によれば、金属粒子の融着層の単層で構成された金属層に比べ、電流のリークが抑制された電子素子用金属層を提供することができる。
【００１１】
請求項２に係る発明によれば、第１導電層として、金属粒子の融着層の単層で構成された金属層を適用した場合に比べ、電流のリークが抑制された電子素子用金属層積層体を提供することができる。
【００１２】
請求項３に係る発明によれば、第１導電層として、金属粒子の融着層の単層で構成された金属層を適用した場合に比べ、電流のリークが抑制された電子素子を提供することができる。
【００１３】
請求項４に係る発明によれば、積層体の積層方向の下層に位置する電極として、金属粒子の融着層の単層で構成された金属層を適用した場合に比べ、電流のリークが抑制されたトランジスタ素子を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態に係るトランジスタ素子を示す概略断面図である。
【図２】本実施形態に係るトランジスタ素子におけるゲート電極（電子素子用金属層）を示す拡大概略断面図である。
【図３】本実施形態に係るトランジスタ素子の製造方法を示す工程図である。
【図４】本実施形態に係るトランジスタ素子の製造方法を示す工程図である。
【図５】本実施形態に係るトランジスタ素子の他の一例を示す概略断面図である。
【図６】本実施形態に係るトランジスタ素子の他の一例を示す概略断面図である。
【図７】本実施形態に係るトランジスタ素子の他の一例を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００１６】
図１は、本実施形態に係るトランジスタ素子を示す概略断面図である。図２は、本実施形態に係るトランジスタ素子におけるゲート電極（電子素子用金属層）を示す拡大概略断面図である。
【００１７】
本実施形態に係るトランジスタ素子１０は、例えば、図１に示すように、基板１２上に、ゲート電極１４が設けられ、このゲート電極１４の設けられた基板１２上にゲート絶縁層１６が設けられている。このゲート絶縁層１６上には、ソース電極１８及びドレイン電極２０が間隔を隔てて設けられており、これらのソース電極１８及びドレイン電極２０の間には、例えば、チャネル層２２が設けられている。
そして、本実施形態に係るトランジスタ素子１０は、基板１２上に、ゲート電極１４と、ゲート絶縁層１４と、ソース電極１８、ドレイン電極２０及びチャネル層２２と、がこの順で積層され、これらの積層体で構成されている。
【００１８】
チャネル層２２は、ソース電極１８及びドレイン電極２０の双方に接すると共に、これらのソース電極１８及びドレイン電極２０を導通するように設けられている。ゲート電極１４は、ゲート絶縁層１６によってソース電極１８及びドレイン電極２０に対して絶縁されている。
また、ソース電極１８及びドレイン電極２０は、互いに対向する端部が、ゲート絶縁層１６を介して、ゲート電極１４の端部とそれぞれ対向するように設けられている。つまり、ソース電極１８及びドレイン電極２０とゲート電極１４とは、互いの一部がゲート絶縁層１６を介して対向して配置されている。
【００１９】
ゲート絶縁層１６がゲート電極１４上に設けられることによって、ゲート電極１４が後工程で形成されるソース電極１８及びドレイン電極２０の双方から絶縁された状態となる。すなわち、ゲート絶縁層１６を設けることによって、ゲート電極１４に電圧を印加することでソース電極１８及びドレイン電極２０間にチャネル層２２を介して流れる電流が制御される。
【００２０】
なお、ソース電極１８及びドレイン電極２０は、電極１４に電圧が印加されることで、ソース電極１８とドレイン電極２０との間にチャネル層２２を介して電流が流れる位置に設けられていればよい。
そして、ゲート電極１４に印加する電圧の電圧値を調整することで、ソース電極１８とドレイン電極２０との間（その間のチャネル層２２）に流れる電流が制御される。
【００２１】
本実施形態に係るトランジスタ素子１０における各要素について詳細に説明する。
【００２２】
−ゲート電極−
ゲート電極１４は、例えば、電子素子用金属層、具体的には、図２に示すように、基板１２の面を被非形成面）とし、これに対して、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成されている。
つまり、ゲート電極１４は、例えば、トランジスタ素子１０（積層体）の積層方向（図２中、基板１２上方）に向かって、下層となる金属粒子の融着層１４Ａと上層となる金属粒子の非融着層１４Ｂとの積層体で構成されている。
【００２３】
金属粒子の融着層１４Ａとは、金属粒子が集合（凝集）した状態で、溶融し、互いの粒子同士が結着（つまり融着）している層である。
言い換えれば、金属粒子の融着層１４Ａとは、金属粒子が粒子形状を維持せず、互いの粒子同士が結着（つまり融着）して、導電性が発現した導電層である。
【００２４】
一方、金属粒子の非融着層１４Ｂとは、金属粒子が集合（凝集）した状態で、互いの粒子同士が結着（つまり融着）せず、単に接触している層である。
言い換えれば、金属粒子の非融着層１４Ｂとは、金属粒子が粒子形状を維持して集合（凝集）しているのみで、導電性が発現していない絶縁層である。
【００２５】
ゲート電極１４（電子素子用金属層）において、金属粒子としては、例えば、粒径（最大径）１０ｎｍ以下の粒子であって、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）等の金属材料の粒子が挙げられる。
【００２６】
ゲート電極１４（電子素子用金属層）の厚さは、例えば、０．１μｍ以上１．０μｍ以下の範囲内であることがよい。
ここで、金属粒子の融着層１４Ａの厚さは、例えば、０．１μｍ以上１０μｍ以下（望ましくは０．５μｍ以上１．０μｍ以下）の範囲内であることがよく、金属粒子の非融着層１４Ｂの厚さは、例えば、０．２μｍ以上０．５μｍ以下（望ましくは０．３μｍ以上０．４μｍ以下）の範囲内であることがよい。
【００２７】
−ソース電極・ドレイン電極−
ソース電極１８・ドレイン電極２０は、例えば、導電層で構成されており、具体的には、例えば、導電材料を含んで構成される。
導電材料としては、例えば、金属、金属酸化物、導電性高分子等が挙げられる。
金属としては、例えば、マグネシウム、アルミニウム、金、銀、銅、クロム、タンタル、インジウム、パラジウム、リチウム、カルシウム及びこれらの合金が挙げられる。
金属酸化物としては、例えば、酸化リチウム、酸化マグネシウム、酸化アルミニウム、酸化スズインジウム（ＩＴＯ）、酸化スズ（ＮＥＳＡ）、酸化インジウム、酸化亜鉛、酸化インジウム亜鉛等が挙げられる。
導電性高分子としては、例えば、ポリアニリン、ポリチオフェン、ポリチオフェン誘導体、ポリピロール、ポリピリジン、ポリエチレンジオキシチオフェンとポリスチレンスルホン酸の錯体等が挙げられる。
【００２８】
ソース電極１８・ドレイン電極２０の層さは、例えば、厚み０．１μｍ以上５．０μｍ以下の範囲内であることがよい。
【００２９】
−チャネル層−
チャネル層２２は、例えば、半導体を含んで構成される。
半導体としては、無機半導体であってもよいし、有機半導体であってもよい。
無機半導体としては、Ｚｎ、Ｃｄ、Ｇａ、Ｉｎ、Ｓｉ、Ｇｅ、及びＳｎから選択される１以上の元素を含む有機金属化合物や塩化物が挙げられる。
有機半導体としては、例えば低分子有機半導体材料（例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニン、又はこれらの誘導体等）、高分子有機半導体材料（例えば、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリアルキルチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−ブチオフェン共重合体、フルオレン−アリールアミン共重合体、又はこれらの誘導体等）等が挙げられるが、これに限るものではない。
【００３０】
チャネル層２２の厚みは、例えば、５０ｎｍ以上１μｍ以下の範囲内であることがよい。
【００３１】
−ゲート絶縁層１６−
ゲート絶縁層１６は、例えば、絶縁層で構成されており、具体的には、例えば、絶縁性樹脂を含んで構成される。
絶縁性樹脂としては、ポリアミド、ポリイミド、ポリウレタン、ポリエステル、エポキシ樹脂、ポリケトン、ポリカーボネート等の縮合樹脂や、ポリビニルケトン、ポリスチレン、ポリアクリルアミドのようなビニル重合体等が挙げられる。また、それらの前駆体を用いてもよい。
これらの絶縁性樹脂の中でも、例えば、ポリイミド、ポリエステル、エポキシ樹脂がよく、望ましくはポリイミドである。
絶縁性樹脂は、１種のみを用いてもよいし、２種以上を混合して用いてもよい。
【００３２】
ゲート絶縁層１６の厚さは、例えば、０．１μｍ以上４μｍ以下の範囲内であることがよい。
【００３３】
−基板−
基板１２としては、絶縁性（体積抵抗で１０１２Ωｃｍ以上、以下これに準ずる）を有し、その上に作製されるゲート電極１４、ゲート絶縁層１６、ソース電極１８、ドレイン電極２０、及びチャネル層２２等を支持可能な材料から構成されていればよい。
【００３４】
基板１２としては、具体的には、ガラス、シリコンウェハ、ポリカーボネート樹脂、ポリエステル樹脂、メタクリル樹脂、アクリル樹脂、ポリ塩化ビニル樹脂、セルロース樹脂、ウレタン樹脂、エポキシ樹脂、ポリススチレン樹脂、ポリビニルアセテート樹脂、スチレンブタジエン共重合体、塩化ビニルデン−アクリロニトリル共重合体、塩化ビニル−酢酸ビニル−無水マレイン酸共重合体、又はシリコン樹脂等のプラスチック基板等が挙げられるが、これに限定されるものではない。
【００３５】
−トランジスタ素子の製造方法−
以下、本実施形態に係るトランジスタ素子１０の製造方法について説明する。
図３及び図４は、本実施形態に係るトランジスタ素子の製造方法を示す工程図である。
【００３６】
まず、図３（Ａ）に示すように、基板１２を用意する。
【００３７】
次に、図３（Ｂ）に示すように、この基板１２上に、上記金属粒子を含む溶液（以下、金属インクと称する）を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜して、金属粒子層１５を形成する。この金属粒子層１５は、金属粒子が集合（凝集）した層である。
【００３８】
次に、図３（Ｃ）に示すように、金属粒子層１５に対して、基板１２側（基板１２における金属粒子層１５が形成された面とは反対の面側）から、フラッシュランプ、レーザ等を照射して加熱し、金属粒子層１５の下層部分（基板１２側の部分）における金属粒子を溶融させ、互いの金属粒子同士を結着（融着）させ、金属粒子の融着層１４Ａを形成する。
一方、金属粒子層１５のうち、金属粒子を溶融させない上層部分（基板１２とは反対側の部分）は、金属粒子の非融着層１４Ｂとなる。
【００３９】
このようにして、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとの積層体で構成されたゲート電極１４（電子素子用金属層）を形成する。
【００４０】
ここで、ゲート電極１４（電子素子用金属層）を形成するための金属インクは、金属粒子を粒径（最大径）１０ｎｍ以下で溶媒に分散したもの（所謂、ナノメタルインク）が挙げられる。
【００４１】
金属インクに含まれる上記金属粒子の濃度は、後述する粘度条件を満たす範囲内の濃度であればよく、溶媒の粘度によって異なるが、例えば、金属インク溶液１００質量部に対して、５質量部以上７０質量部以下の範囲内であることが好ましく、５質量部以上６０質量部以下の範囲内であることが特に好ましい。
【００４２】
金属インクにおいて、上記金属粒子を分散させるための溶媒としては、例えば、エステル類（例えば酢酸ブチル、又は酢酸エチル等）、アルコール類（例えばイソプロピルアルコール、又はエチルアルコール等）、脂環式化合物（例えばトルエン等）、直鎖アルカン類（例えばデカン、ドデカン、テトラデカン等）、又は有機溶剤（例えばメチルエチルケトン、又はアセトン等）等が挙げられる。
【００４３】
金属インクに含まれる溶媒の沸点は、１１０℃以上であることが好ましく、１６０℃以上であることが更に好ましい。この条件を満たす溶媒であるという観点から、上記溶媒の中のデカン、ドデカン、又はテトラデカン等が金属インクの溶媒として好適に挙げられる。
【００４４】
金属インクの粘度は、２ｍＰａ・ｓ以上３０ｍＰａ・ｓ以下であることが好ましく、５ｍＰａ・ｓ以上１５ｍＰａ・ｓ以下であることが更に好ましい。この粘度は、例えば、用いる溶媒の種類や、含有する金属材料の濃度等を調整することで調整すればよい。
【００４５】
なお、この金属インクの粘度は、ソリッドステート式粘度計（Ｖｅｃｔｒｏｎ社製、商品名ＶｉＳｍａｒｔ）を使用し、２３℃、５５％ＲＨの環境下における試料の粘度を算出した。
【００４６】
次に、図４（Ｄ）に示すように、ゲート電極１４の形成された基板１２上に、ゲート電極１４及び基板１２の表面を覆うように、ゲート絶縁層１６を形成する。
ゲート絶縁層１６を形成する方法としては。例えば、上記電極材料を蒸着法、スパッタ法によりパターニングして成膜する方法。上記電極材料を含む溶液を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜する方法が挙げられるが、これらの方法に限られない。
【００４７】
次に、図４（Ｅ）に示すように、ゲート絶縁層１６上に、ソース電極１８及びドレイン電極２０が間隔を隔てて形成する。
ソース電極１８及びドレイン電極２０の形成方法としては、例えば、上記電極材料を蒸着法、スパッタ法によりパターニングして成膜する方法、上記電極材料を含む溶液を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜する方法が挙げられるが、これらの方法に限られない。
【００４８】
次に、図４（Ｆ）に示すように、ソース電極１８及びドレイン電極２０の間のゲート絶縁層１６上であって、ソース電極１８及びドレイン電極２０と接触するようにチャネル層２２を形成する。
チャネル層２２を形成する方法としては、例えば、上記半導体を蒸着法、スパッタ法によりパターニングして成膜する方法、上記半導体を含む溶液を各種塗布法（インクジェット法、ディスペンサー法、スピンコート法、マイクロシリンジにより滴下する方法等）等を利用してパターニングして成膜する方法が挙げられるが、これらの方法に限られない。
【００４９】
これら工程を経て、本実施形態に係るトランジスタ素子１０が製造される。
【００５０】
以上説明した本実施形態に係る有機トランジスタ素子１０では、被非形成面（基板１２面）に対して、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成された電子素子用金属層を、ソース電極１８及びドレイン電極２０とゲート電極１４とのうち、トランジスタ素子１０（積層体）の積層方向（基板１２の上方）の下層に位置する、つまり、ソース電極１８及びドレイン電極２０よりも下層に位置するゲート電極１４として適用している。
【００５１】
ここで、金属粒子の集合体（凝集体）を溶融させて、電子素子用金属層を形成する場合、つまり、金属インク（金属粒子を含む溶液）を用いて成膜・加熱して、電子素子用金属層を形成する場合、電子素子用金属層の表面（被形成面とは反対側の面）に突起部が生じることがある。これは、溶融（融着）前の金属粒子層において、金属粒子の集合（凝集）状態にバラツキが生じるため、表面から金属粒子が突出した状態で溶融（溶着）するためと考えられる。
【００５２】
そして、電子素子用金属層の表面に突起部を有すると、電子素子用金属層に電圧印加したとき、当該突起部に対して局所的な電圧が掛かると考えられる。
これにより、表面に突起部を持つ電子素子用金属層の上層に絶縁層を介して導電層を有する層構成においては、当該突起部を起点として電流のリークが生じる易くなると考えられる。その結果、表面に突起部を持つ金属層の上層に形成された絶縁層の絶縁破壊が生じると考えられる。
この現象は、特に、互いの金属層と導電層とが対向する領域が存在すると顕著に生じ易くなると考えられる。
【００５３】
これに対して、本実施形態の如く、被非形成面（基板１２面）に対して、金属粒子の融着層１４Ａと金属粒子の非融着層１４Ｂとをこの順で有する積層体で構成された電子素子用金属層は、被非形成面（基板１２面）に対して、下層側となる部分において金属粒子を融着させ、導電性を発現する金属粒子の融着層１４Ａとし、導電層（電極）として機能させ、上層側となる部分において金属粒子を融着させずに、絶縁性となる金属粒子の非融着層１４Ｂとし、絶縁層として機能させている。
これにより、電子素子用金属層は、突起部が生じる表面を持つ上層側の部分（金属粒子の非融着層１４Ｂ）が絶縁層となるため、導電層として機能する下層側の部分（金属粒子の融着層１４Ａ）の表面、つまり、当該絶縁層となる金属粒子の非融着層１４Ｂと導電層となる金属粒子の融着層１４Ａとの界面が平坦となっている。
つまり、電子素子用金属層では、電流のリークの起点となる突起部を絶縁化していることから、電流のリークが抑制されるものと考えられる。
【００５４】
そして、本実施形態に係るトランジスタ素子１０は、当該電子素子用金属層をゲート電極１４として適用しているため、その上層側に位置するソース電極・ドレイン電極との間に生じる電流のリークの発生が抑制される。その結果、ゲート絶縁層１６の絶縁破壊が抑制される。
【００５５】
なお、本実施形態に係るトランジスタ素子１０の構成は、上記構成に限られず、他の構成のトランジスタ素子であってもよい。
他の一例である本実施形態に係るトランジスタ素子１０１としては、例えば、図５に示すように、例えば、基板１２上にゲート電極１４、ゲート絶縁層１６、チャネル層２２がこの順に設けられ、このチャネル層２２上にソース電極１８及びドレイン電極２０が離間して設けられた形態が挙げられる。
【００５６】
また、他の一例である本実施形態に係るトランジスタ素子１０２としては、例えば、図６に示すように、基板１２上にゲート電極１４、ゲート絶縁層１６がこの順に設けられ、このゲート絶縁層１６上にソース電極１８が設けられ、そして、ソース電極１８のゲート絶縁層１６と接する側と反対側の面をチャネル層２２の一端が覆うように、チャネル層２２が設けられ、さらに、チャネル層２２のソース電極１８を覆う一端と反対側の端において、チャネル層２２の上にドレイン電極２０が設けられた形態が挙げられる。
【００５７】
また、他の一例である本実施形態に係るトランジスタ素子１０３としては、例えば、図７に示すように、基板１２上にソース電極１８及びドレイン電極２０が離間した位置に設けられると共に、ソース電極１８及びドレイン電極２０を被覆するようにチャネル層２２が設けられ、そして、このチャネル層２２上に、ゲート絶縁層１６、ゲート電極１４がこの順に設けられた形態が挙げられる。
【００５８】
そして、これら他の一例である本実施形態に係るトランジスタ素子においても、ソース電極１８及びドレイン電極２０とゲート電極１４とのうち、トランジスタ素子１０（積層体）の積層方向（基板１２の上方）の下層に位置する電極（図５及び図６ではゲート電極１４、図７ではソース電極１８及びドレイン電極２０）として、上記電子素子用金属層を適用することで、電流のリークの発生が抑制される。
【００５９】
また、本実施形態では、トランジスタ素子について説明したが、これに限られず、例えば、被形成面に対して、第１導電層と絶縁層と第２導電層とをこの順で有する電子素子用金属積層体の構造を持つ電子素子であればよく、本電子素子用金属積層体の下層となる第１導電層として、上記電子素子用金属層を適用することで、電流のリークが抑制される。
なお、第１導電層と第２導電層とは、互いの少なくとも一部が絶縁層を介して対向して配置されていることがよい。
【００６０】
また、上記電子素子用金属積層体の構造を持つ電子素子としては、例えば、蓄電素子、多層配線素子、有機トランジスタからなるドライバー、ＩＣ、不揮発性メモリ等の電子素子が挙げられる。
具体的には、例えば、第１導電層及び第２導電層に相当する一対の電極と、一対の電極間に挟まれた誘電体層（絶縁層）と、で構成された蓄電素子において、一対の電極のうち、蓄電素子の積層方向の下層となる一方の電極として、上記電子素子用金属層を適用する。
また、例えば、第１導電層に相当する第１配線層と、第２導電層に相当する第２配線層と、当該配線層間に介在する層間絶縁層と、を有する多層配線素子において、第１配線層として上記電子素子用金属層を適用する。
無論、多層配線素子は、配線層と層間絶縁層とが交互に２以上積層された多層配線素子であってもよく、この場合には、最上層に位置する配線層以外の下層に位置する配線層として、上記電子素子用金属層を適用することがよい。
【実施例】
【００６１】
以下、本発明を、実施例を挙げてさらに具体的に説明する。ただし、これら各実施例は、本発明を制限するものではない。
【００６２】
（実施例１）
Ａｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」、粒径（最大径）：１０ｎｍ、溶媒：シクロドデセン）を用いて、インクジェット法により、ガラス基板上にインクジェット法により幅１０ｍｍ、厚み１．０μｍのＡｕ粒子層を形成した。
次に、ガラス基板におけるＡｕ粒子層を形成した側とは反対側から、高出力レーザを照射して、Ａｕ粒子層におけるガラス基板側の下層部分のＡｕ粒子のみ融着させて、Ａｕ粒子の融着層とその上層に位置するＡｕ粒子の非融着層との積層体で構成された下部金属層を形成した。
【００６３】
次に、ガラス基板に形成した下部金属層を覆うようにして、スピンコート法により、紫外線硬化性樹脂（ＤＩＣ株式会社製ＵＶ硬化型インク）を含む塗布液を塗布し、紫外線を照射して、絶縁層を形成した。
【００６４】
次に、室温融着（２５℃で融着）する金属インク（種類：バンドー化学株式会社製ＳＲ４０００、金属：銀、溶媒種：アルカン系）を用いて、インクジェット法により、絶縁層上に、下部金属層と交差するようにして幅１０ｍｍ、厚み１．０μｍの上部金属層を形成した。
【００６５】
上記工程を経て、金属積層体を作製した。
【００６６】
（比較例１）
Ａｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」、粒径（最大径）：１０ｎｍ、溶媒：シクロドデセン）を用いて、インクジェット法により、ガラス基板上にインクジェット法により幅１０ｍｍ、厚み１．０μｍのＡｕ粒子層を形成した。
次に、オーブンにより、ガラス基板に形成したＡｕ粒子層を加熱し、層全体のＡｕ粒子を融着させて、Ａｕ粒子の融着層で構成された下部金属層を形成した。
【００６７】
次に、ガラス基板に形成した下部金属層を覆うようにして、スピンコート法により、紫外線硬化性樹脂塗布液（ＤＩＣ株式会社製ＵＶ硬化型インク）を含む塗布液を塗布し、紫外線を照射して、絶縁層を形成した。
【００６８】
次に、室温融着（２５℃で融着）する金属インク（種類：バンドー化学株式会社製ＳＲ４０００、金属：銀、溶媒種：アルカン系）を用いて、インクジェット法により、絶縁層上に、下部金属層と交差するようにして幅１０ｍｍ、厚み１．０μｍの上部金属層を形成した。
【００６９】
上記工程を経て、金属積層体を作製した。
【００７０】
（実施例２）
実施例１におけるＡｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」）を、Ａｇナノメタルインク（アルバックマテリアル株式会社製、「Ｌ−Ａｇ１ＴｅＨ」、粒径（最大径）：３ｎｍ７ｎｍ、溶媒：テトラデカン）に変更した以外は、実施例１と同様にして金属積層体を作成した。
【００７１】
（比較例２）
比較例１におけるＡｕナノメタルインク（アルバックマテリアル株式会社製、「Ａｕ１Ｃｄｅｎ」）を、Ａｇナノメタルインク（アルバックマテリアル株式会社製、「Ｌ−Ａｇ１ＴｅＨ」、粒径（最大径）：３ｎｍ７ｎｍ、溶媒：テトラデカン）に変更した以外は、比較例１と同様にして金属積層体を作成した。
【００７２】
（評価）
得られた金属積層体に対して、次のようにして、絶縁性試験を行った。
絶縁性試験は、金属積層体の下部金属層及び上部金属層を一対の電極とし、当該一対の電極間に、４０Ｖの電圧を印加し、電極間に流れる電流値を測定し、最大電流値が１００ｎＡを超過するかを記録することにより行った。
【００７３】
絶縁性試験の結果、実施例１及び２は、最大電流値が１００ｎＡ以下の絶縁性を有する素子が１０素子中８素子という結果が得られた。
一方、比較例１及び２は、最大電流値が１００ｎＡ以下の絶縁性を有する素子が１０素子中２素子という結果が得られた。
【００７４】
上記結果より、本実施例１及び２では、比較例１及び２に比べ、下部金属層の電流のリークが抑制され、絶縁層の絶縁破壊が抑制されていることがわかる。
そして、本実施例の結果から、本実施例の金属積層体の層構成を適用したトランジスタ素子を始めとする電子素子においても、本実施例の金属積層体の層構成と同様のメカニズムから、電流のリークが抑制されることもわかる。
【符号の説明】
【００７５】
１０ トランジスタ素子
１２ 基板
１４ ゲート電極
１６ ゲート絶縁層
１８ ソース電極
２０ ドレイン電極
１０１ トランジスタ素子
１０２ トランジスタ素子
１０３ トランジスタ素子
【特許請求の範囲】
【請求項１】
被形成面に対して、金属粒子の融着層と金属粒子の非融着層とをこの順で有する積層体で構成された電子素子用金属層。
【請求項２】
被形成面に対して、第１導電層と絶縁層と第２導電層とをこの順で有し、
前記第１導電層として、請求項１に記載の電子素子用金属層を備えた電子素子用金属層積層体。
【請求項３】
請求項２に記載の電子素子用金属層積層体を備えた電子素子。
【請求項４】
ソース電極と、
前記ソース電極と間隔を持って配置されるドレイン電極と、
前記ソース電極及びドレイン電極に接続して配置されるチャネル層と、
前記ソース電極及び前記ドレイン電極間に前記チャネル層を介して流れる電流を制御するためのゲート電極と、
前記チャネル層と前記ゲート電極とを絶縁するためのゲート絶縁層と、
を有する積層体で構成され、
前記ソース電極及び前記ドレイン電極と前記ゲート電極とのうち、前記積層体の積層方向の下層に位置する電極として、請求項１に記載の電子素子用金属層を備えたトランジスタ素子。
【請求項１】
被形成面に対して、金属粒子の融着層と金属粒子の非融着層とをこの順で有する積層体で構成された電子素子用金属層。
【請求項２】
被形成面に対して、第１導電層と絶縁層と第２導電層とをこの順で有し、
前記第１導電層として、請求項１に記載の電子素子用金属層を備えた電子素子用金属層積層体。
【請求項３】
請求項２に記載の電子素子用金属層積層体を備えた電子素子。
【請求項４】
ソース電極と、
前記ソース電極と間隔を持って配置されるドレイン電極と、
前記ソース電極及びドレイン電極に接続して配置されるチャネル層と、
前記ソース電極及び前記ドレイン電極間に前記チャネル層を介して流れる電流を制御するためのゲート電極と、
前記チャネル層と前記ゲート電極とを絶縁するためのゲート絶縁層と、
を有する積層体で構成され、
前記ソース電極及び前記ドレイン電極と前記ゲート電極とのうち、前記積層体の積層方向の下層に位置する電極として、請求項１に記載の電子素子用金属層を備えたトランジスタ素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１９１０１４（Ｐ２０１２−１９１０１４Ａ）
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願番号】特願２０１１−５３４３１（Ｐ２０１１−５３４３１）
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２４年１０月４日（２０１２．１０．４）
【国際特許分類】
【出願日】平成２３年３月１０日（２０１１．３．１０）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
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