リサーフ構造を用いた窒化物半導体ヘテロ接合トランジスタ
【課題】リサーフの効果を用いる構造により窒化物系ヘテロ接合トランジスタの高耐圧化を行う。
【解決手段】窒化物半導体により構成されるトランジスタにおいて、ＧａＮ層３とＡｌｙＧａ１−ｙＮバリアー層４のヘテロ接合に形成された二次元キャリアガスの特性を持つｎ型チャンネルに対して、ＡｌｘＧａ１−ｘＮバリアー層２とＧａＮ層３のヘテロ接合にｐ型の二次元状キャリアを持つ電界制御チャンネルを平行に形成し、チャンネルと電界制御チャンネルが空乏化したときの空間固定電荷の面密度が実質的に等しくなるトランジスタ構造とすることにより、リサーフ効果を持たせ、これにより、オン耐圧やオフ耐圧の向上を行う。
【解決手段】窒化物半導体により構成されるトランジスタにおいて、ＧａＮ層３とＡｌｙＧａ１−ｙＮバリアー層４のヘテロ接合に形成された二次元キャリアガスの特性を持つｎ型チャンネルに対して、ＡｌｘＧａ１−ｘＮバリアー層２とＧａＮ層３のヘテロ接合にｐ型の二次元状キャリアを持つ電界制御チャンネルを平行に形成し、チャンネルと電界制御チャンネルが空乏化したときの空間固定電荷の面密度が実質的に等しくなるトランジスタ構造とすることにより、リサーフ効果を持たせ、これにより、オン耐圧やオフ耐圧の向上を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体材料を用いた電子デバイスである窒化物半導体ヘテロ接合トランジスタに関し、さらに詳細には、ヘテロ接合により形成されたチャンネルを用い、高い耐圧特性を持たせるためにリサーフの効果を利用する構造の窒化物半導体ヘテロ接合トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＮ等の窒化物半導体材料は、絶縁破壊電圧が高い、飽和ドリフト速度が大きいなどの諸特性がある。そのため、高速、高電圧、高出力特性を持つトランジスタ等の半導体素子の材料に用いられる。
【０００３】
ＧａＮには、立方晶系のものと六方晶系のものがあり、結晶性の良いものは六方晶系に属するウルツ鉱型の結晶である。c軸方向に分極をもち、c面に平行にヘテロ接合を形成すれば、ピエゾ効果によりピエゾ界面に空間固定電荷を発生させることができる。一方、ａ面やｍ面に平行にヘテロ接合を形成すれば空間固定電荷は発生せず、この場合には、ＩｎＧａＡｓ系のヘテロ接合と同じように、ドーピングによりキャリアを供給して２次元電子ガスを形成する。
【０００４】
そのため、トランジスタ等の電子デバイスのキャリアの走行するチャンネル部分の形成には二通りの方法がある。ピエゾ効果を用いてヘテロ界面に高移動度の２次元電子ガスを発生させ、そこをキャリアの走行するチャンネルとして用いる方法と、ピエゾ効果を用いずドーピングによりヘテロ界面に電子を供給して２次元電子ガスを発生させ、それをチャンネルとして用いる方法である。また、ホールについても同様であり、ピエゾ効果を用いて二次元ホールガスを発生させ、それをチャンネルとして用いることも可能である。これらの二次元電子ガスや二次元ホールガスは、二次元キャリアガスであり、量子効果により閉じ込められ、散乱確率が低減することにより、移動度が高い、シート抵抗が低いなどの伝導特性を持つ。
【０００５】
ピエゾ効果によりヘテロ界面に２次元電子ガスを発生させる場合には、ｃ面と平行に形成されたＡｌＧａＮ／ＧａＮヘテロ接合やＩｎＡｌＮ／ＧａＮヘテロ接合を主に用いる。ＡｌＧａＮやＧａＮおよびＩｎＡｌＮは、ＡｌやＧａおよびＩｎの組成が異なれば、異なる自発分極やピエゾ特性を持つ。そのため、ＡｌＧａＮ／ＧａＮヘテロ界面には、ＡｌＧａＮ層とＧａＮ層の異なる自発分極や、格子定数の差により発生した歪みによるピエゾ分極により、空間固定電荷が発生する。ＩｎＡｌＮ／ＧａＮの場合においても同じである。
【０００６】
また、ウルツ鉱型の窒化物半導体はｃ軸方向に非対称である。そして、ｃ面にはIII族面とＶ族面の二種類がある。ＧａＮの場合にはＧａ面とＮ面がある。しかし、＋ｃ方向と−ｃ方向の定義が明確に決まっていない。そこで、一般的な方法と同様に、ここでも、III族面が結晶表面であれば結晶表面方向が＋ｃ方向、Ｖ族面が結晶表面であれば結晶表面方向は−ｃ方向と結晶方位を定める。つまり、III族面は＋ｃ面、Ｖ族面は−ｃ面とする。同じ層構造であっても、基板表面が＋ｃ面の場合と−ｃ面の場合では、分極の方向が逆であるので、ヘテロ界面に形成される空間固定電荷は正負が反対になる。
【０００７】
現在、主に作製されている窒化物半導体を用いたトランジスタは、ピエゾ効果を用いたＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタである。このトランジスタの結晶構造を形成する場合には、結晶成長用基板上にIII族面が表面になるように素子構造を結晶成長させる。結晶基板としては、サファイア基板や、ＳｉＣ基板、シリコン基板、ＧａＮ基板等を用いる。基板側からＧａＮをまず成長させて、その上にＡｌＧａＮ層を成長させる。このような構造であると、ＡｌＧａＮ／ＧａＮヘテロ界面にはプラスの空間固定電荷が発生し、その結果、電子が引き寄せられる。引き寄せられた電子は、バンドギャップの大きなＡｌＧａＮ層とプラスの空間固定電荷のクーロン力により閉じ込められて、ヘテロ界面のＧａＮ層側に２次元電子ガスを形成する。
【０００８】
トランジスタの素子の構造としては、一般には、結晶成長基板上に約２〜３μｍのノンドープのＧａＮを成長させ、その上にＡｌＧａＮ層を２０〜４０ｎｍ程度成長させた構造を用いる。ＡｌＧａＮ層には、オーミック抵抗の低減と、シートキャリア密度を上げるために、ｎ型のドーピングを行う。ソース電極とドレイン電極には、オーミック抵抗にするためにＡｌなどの金属を用いる。また、ゲート電極にはショットキーコンタクトにするために白金やニッケルなどの金属を用いる。
【０００９】
高耐圧化で問題になっているのは、ＡｌＧａＮ層に欠陥が多く、ゲートリーク電流が大きいこと、シートキャリア密度が高く、ゲート近辺のドレイン側が空乏化した時にその部分に電界が集中することなどである。
【００１０】
高耐圧化のためには、まず、ゲートリーク電流の低減が重要である。これはゲートリーク電流が、空乏化した高電界領域に入って、衝突イオン化により増幅し、絶縁破壊を引き起こすのを防ぐためである。そのためには、ゲート電極とＡｌＧａＮバリアー層の間に絶縁膜を用いたＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）構造が有効である。
【００１１】
また、シートキャリア密度が高いため、空乏化したチャンネル近辺は電界集中がおこりやすい。その電界集中を緩和するために、高誘電率の絶縁膜で素子表面をカバーし、電界が素子表面の絶縁膜にも広がるようにして電界集中を防ぐことも有効である。例えば、酸化硅素膜と窒化硅素膜を用いて素子表面をカバーすることにより、オフ耐圧として１．３ＫＶ、オン抵抗として１．７ｍΩｃｍ２の素子が得られている。（非特許文献１）
【００１２】
同じく、電界集中を緩和するためには、フィールドプレートも重要な方法である。これは、電界の集中するゲート近辺のドレイン側の表面近辺に、ゲート電極またはソース電極と接続したフィールドプレートを、ある一定の距離を離して位置させる方法である。（特許文献１）
【００１３】
また、ｐ型シリコン基板を用いて、その上にＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタを作成し、それにソース電極を電気的に接続することにより、ｐ型基板をフィールドプレートとして用いる構造もある。（非特許文献２）
【００１４】
ＡｌＧａＮバリアー層表面に電子のトラップ準位があると、耐圧が上昇することがわかっている。これは、チャンネル内で加速された電子がＡｌＧａＮバリアー層を乗り越えて表面に到達し、トラップ順位に捕獲されるためである。その結果、表面がマイナスに帯電し、プラスに帯電している空乏化した領域の電界を弱める。しかし、この現象自体がストレスを印加すると電流コラプスが生じる原因であるなどの実用上の問題がある。
【００１５】
一方、シリコン系のデバイスではリサーフ構造（ＲＥＳＵＲＦ）を用いて、高耐圧化が行われている。ＲＥＳＵＲＦは、ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄの略である。（非特許文献３）
【００１６】
これは、ｎ型チャンネル層に平行してｐ型層を設けることにより、空乏化した時に発生する空間電荷による電界集中を防ぐ構造である。ｎ型チャンネル層が空乏化した後にできるプラスの空間電荷と、ｎ型チャンネルと平行して存在するｐ型層が空乏化してできるマイナスの空間電荷の電気力線が打ち消し合うことにより、ゲート近辺のドレイン側に発生する電界集中を防ぐ構造である。この構造は、素子設計が重要であり、ドーピングの形状や密度を制御して、ｎ型チャンネル層の電子密度とｐ型層のホール密度を調整し、電界集中が起きないようにする。
【００１７】
このようにして、素子内の空間電荷を制御し、空乏化した時に大きな電界が生じるのを防ぐのは、チャージコンペンセイションである。リサーフ構造においては、チャンネルと平行して極性の異なる層を設けて電界の制御を行っている。シリコンデバイス等に用いられているスーパージャンクションと原理的には同じものと考えられる。
【００１８】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいても、リサーフ構造と同様にチャンネルと平行にｐ型層を有していると考えられる構造は存在する。これらは、素子表面にＧａＮ系保護層を設けた構造である。つまり、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造を有しており、基板側のＧａＮ／ＡｌＧａＮ界面に２次元電子ガスチャンネルがあり、ＡｌＧａＮバリアー層と表面のＧａＮ保護層との間にｐ型層があると考えられる。
【００１９】
また、電流コラプスを低減し、オン耐圧を向上させる方法の一つが提案されている（特許文献２）。この層構造では、チャンネルのバリアーであるＡｌＧａＮ層と表面のＧａＮ層の間にピエゾ効果によりマイナスのチャージが発生し、そこにｐ型層を形成される。この構造においては、そのｐ型層を用いて、チャンネル中で加速された電子が、ＡｌＧａＮバリアー層表面に到達するのを防ぐ構造である。その結果、電流コラプスが低減される。また、ｐ型層が、ゲートのショットキー障壁を大きくするためゲートの耐圧が向上する。それらの結果、５０Ｖ程度までドレインのオン耐圧が向上する。
【００２０】
この構造においては、ｐ型層のホール密度の２０〜８０％に相当する量のドーピングを表面ＧａＮ系保護層に行い、チャンネル中の電子密度よりもｐ型層のホール密度の方を小さくしている。また、ＡｌＧａＮバリアー層が厚いためチャンネルと表面ｐ型層が離れている。そのため、チャンネルが空乏化した時にｐ型層が空乏化してもチャンネル部分に発生する電界をすべて打ち消すことができない。そのため、リサーフ構造の効果はほとんどない。また、表面ＧａＮ層がドーピングしてあると、ｐ型層とゲートもしくはソースが電気的に接続していない。よって、チャンネルの空乏化に伴ってｐ型層が空乏化した場合に、ホールを再注入する機構がない。
【００２１】
また、同様な構造として、ＧａＮ／ＡｌＧａＮ／ＧａＮへテロ構造を用いた構造が知られている（特許文献３）。この構造においては、ｐ型層の記述はないが、表面にＧａＮキャップ層を用いており、ピエゾ効果によりマイナスの空間固定電荷が形成されていると考えられる。しかしながら、ＧａＮ／ＡｌＧａＮ／ＧａＮと平行して、さらに、ＡｌＧａＮ／ＧａＮヘテロ構造があり、そこに空間固定電荷が発生する。そのため、面密度の制御がなされてなく、リサーフ構造の効果はない。
【００２２】
また、同じく、ＧａＮ／ＡｌＧａＮ／ＧａＮヘテロ構造を用いて、高耐圧化を行った報告がある（非特許文献４）。この構造は、ヘテロ接合を構成する３３ｎｍ厚のＡｌＧａＮ層上に、５ｎｍ厚のＧａＮ層（キャップ層）を設けた構造であり、オン耐圧として８０〜１１０Ｖ程度が得られている。この構造においても、ＡｌＧａＮバリアー層が厚いため、チャンネルと表面ｐ型層が離れている。そのため、ゲート近辺のリサーフ効果はあまり無いと考えられる。
【００２３】
また、同じく、ＧａＮ／ＡｌＧａＮ／ＧａＮへテロ構造のキャリア密度等の電気伝導特性に関して調べた報告もある（非特許文献５）。この報告では、ＡｌＧａＮバリアーの両側に、２次元電子ガスと２次元ホールガスが形成されることが記載されている。ＧａＮ／ＡｌＧａＮ／ＧａＮの構造においては、ＡｌＧａＮ層の厚さを２０ｎｍから５０ｎｍまで変化させて、２次元電子ガスや、２次元ホールガスのキャリア密度とホール密度を調べている。
【００２４】
また、基板側からＧａＮ／ＡｌＧａＮ／Ｇｒａｄｅｄ−ＡｌＧａＮ／ＧａＮ構造を持つヘテロ接合電界効果型トランジスタが開示されている（特許文献４）。この構造では、ＡｌＧａＮバリアー層と表面のＧａＮ層の接合面にホールが形成されるのを防ぐために、ＡｌＧａＮからＧａＮへ組成を段階的に変化させ、かつ、そこにシリコンドーピングを行う構造である。よってリサーフ構造とは異なるものである。
【特許文献１】特開２００４−３４２９０７号公報
【特許文献２】特開２００２−３５９２５６号公報
【特許文献３】特開２００５−８６１０２号公報
【特許文献４】米国特許公開（ＵＳ）２００５００７７５４１
【非特許文献１】N. -Q. Zhang, B. Moran, S. P. DenBaars, U. K. Mishra, X. W. Wang and T. P. Ma, "Effects of surface traps on breakdown voltage and switching speed of GaN power switching HEMTs, " IEDM Tech. Dig., pp. 589-592, 2001.
【非特許文献２】Masahiro Hikita, Manabu Yanagihara, Kazushi Nakazawa, Hiroaki Ueno, Yutaka Hirose, Tetsuzo Ueda, Yasuhiro Uemoto, Tsuyoshi Tanaka, Daisuke Ueda, and Takashi Egawa, "350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding (SVG) structure," IEDM Tech. Dig., pp. 803-806, 2004.
【非特許文献３】J. A. Appels and H. M. J. Vaes, "High Voltage Thin Layer Devices (RESURF DEVICES)", IEDM Tech. Dig., pp. 238-241, 1979」「Vijay Parthasarathy, Vishnu Khemka, Ronghua Zhu and Amitava Bose, "SOA Improvement by a Double RESURF LDMOS Technique in a Power IC Technology," IEDM Tech. Dig., pp. 81-84, 1982.
【非特許文献４】Min-Woo Ha, Seung-Chul Lee, Jin-Cherl Her, Kwang-Seok Seo, and Min-Koo Han, "A New ICP-CVD SiO2 Passivation for High Voltage Switching AlGaN/GaN HFETs", Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials, Kobe, 2005, pp. 210-211.
【非特許文献５】Sten Heikman, Stacia Keller, Yuan Wu, James S. Speck, Steven P. DenBaars, and Umesh K. Mishra, Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures, Journal of Applied Physics, Vol. 93, No. 12, 2003, pp. 10114-10118.
【非特許文献６】Kazuaki Kunihiro, Kensuke Kasahara, Yuji Takahashi, and Yasuo Ohno, Experimental Evaluation of Impact Ionization Coefficients in GaN, IEEE Electron Device Letter, Vol. 20, No. 12, Dec. 1999, pp. 608-610.
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明が解決しようとする課題は、リサーフの効果を用いて、窒化物系ヘテロ接合トランジスタの高耐圧化を行うことであり、具体的には、窒化物半導体ヘテロ接合トランジスタにおいて、ドレインのオフ耐圧やオン耐圧が向上した窒化物半導体のトランジスタ構造を提供することにある。
【００２６】
したがって、本発明の目的は、ヘテロ接合により形成されたチャンネルを用い、高い耐圧特性を持たせるためにリサーフの効果を利用した窒化物半導体ヘテロ接合トランジスタを提供することにある。
【課題を解決するための手段】
【００２７】
上記のような目的を達成するため、本発明による窒化物半導体ヘテロ接合トランジスタは、高い耐圧特性を持たせたトランジスタ構造とするための基本的な構成として、ＡｌＧａＮ／ＧａＮ等のヘテロ接合をチャンネルとして用いる窒化物半導体ヘテロ接合電界効果型トランジスタにおいて、空乏化した時に高電界が発生する部分に電界を制御する構造、つまり、リサーフの効果を持つ構造が導入されたものとする。
【００２８】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、チャンネルが２次元電子ガスを用いており、シリコンのリサーフ構造のチャンネル構造がバルクである点と異なっている。特に、２次元電子ガスの濃度が高い。そのため、効果的なリサーフ構造を形成するためには、２次元状のホールを有するｐ型の電界制御チャンネルを用いて、ｎ型チャンネルと平行にｐ型電界制御チャンネルを位置させて、リサーフ構造を形成する。
【００２９】
ｎ型チャンネルとｐ型電界制御チャンネルの両方が空乏化すると、チャンネルにプラスの電荷が発生し、電界制御チャンネルにマイナスの電荷が発生する。各々の電荷から発生する電気力線がお互いに打ち消し合うように、チャンネルからｐ型チャンネルに向かって電気力線が発生する。
【００３０】
ｎ型チャンネルとｐ型電界チャンネルの間の電位差は、距離に比例し、空乏化した時に発生する電荷密度に比例する。つまり、ｐ型の電界制御チャンネルは、２次元電子ガスを有するチャンネルに近接すればするほど、空乏化した時のチャンネル間の電位差が小さくなり、素子内の電位分布の歪みが小さくなり、電界制御の効果が向上する。さらに、空乏化した時に発生する電荷密度が小さくなるようにする。また、電気力線を完全に打ち消し合わせるためには、空乏化した時のチャンネルとｐ型電界制御チャンネルの空間固定電荷の面密度が実質的に等しいようにする。
【００３１】
電界制御チャンネルは多少厚みがあっても良いが、しかし、厚いと、近接させている効果がなくなる。そのため、電界制御チャンネルの効果を低下させないために、電界制御チャンネルの厚さがすくなくとも、チャンネルと電界制御チャンネルの間の距離程度以下であることが望ましい。そのため、ドーピングにより形成する場合には、ドーピング層の厚さを薄くする。
【００３２】
完全な２次元状のホールを有するｐ型の電界制御チャンネルを形成するためには、ヘテロ接合へのｐ型ドーピング、もしくはピエゾ効果により発生するヘテロ接合のマイナスの空間固定電荷を用いる。２次元状のホールを有するｐ型の電界制御チャンネルは、素子のオンオフ時に空乏化とホールのチャージを繰り返すため、素子の動作速度の向上のためには移動度が高いなどの伝導特性をもつ二次元ホールガスチャンネルの方が良い。
【００３３】
チャンネルに隣接してｐ型の電界制御チャンネルを設けると、チャンネル内の電子密度が低下する。また、ｐ型の電界制御チャンネルのホール密度が低下する。その結果、チャンネル抵抗が増加し、素子抵抗の増加につながる。この電子密度とホール密度の低下はバンドギャップが大きいほど顕著である。具体的には、窒化ガリウムのようなワイドギャップ半導体材料では、顕著である。そのため、隣接させることにより低下するチャンネル内の電子密度を補償するための構造が必要となるので、例えば、ｎ型のドーピングをチャンネルと平行に行う。または、ピエゾ効果によりプラスの空間固定電荷をチャンネルと平行な位置に近接させて発生させて、チャンネル内の電子密度を補償する。
【００３４】
また、ｐ型の電界制御チャンネルについても同様にホール密度を補償することが必要となるので、このため、ｐ型のドーピングを同様に行う。または、ピエゾ効果によりマイナスの空間固定電荷を持つ部分をｐ型の電界制御チャンネルと平行に近接して形成し、それにより、ｐ型の電界制御チャンネル内のホール密度を補償するような構造とする。
【００３５】
この時に、リサーフの効果を十分に引き出すには、チャンネル部分の空間固定電荷の面密度と、チャンネル電子の密度の補償の為の構造の空間固定電荷の面密度を合わせたものが、ｐ型の電界制御チャンネル部分の空間固定電荷の面密度と、ｐ型の電界制御チャンネル電子の密度の補償の為の構造の空間固定電荷の面密度を合わせたものに実質的に等しくする必要がある。
【００３６】
さらに、チャンネルに隣接してｐ型の電界制御チャンネルが存在すると、チャンネルから電子がｐ型の電界制御チャンネル側に放出された時に、ホールと結合しやすくなる。チャンネル中の電子は、電界によってエネルギーを得たり、もしくは、素子の温度上昇によってエネルギーを得ることにより、２次元電子ガスチャンネル領域からとびだしやすくなる。これは、空乏化しない程度の電界であっても起こる。そのため、トランジスタを変調回路に利用した場合に、過渡応答において一時的に不安定になる場合がある。また、これだけが理由ではないが、ドレイン電圧−電流特性において、おおきな負性抵抗を示す。つまり、ドレイン電圧が高くなるほど、ドレイン電流が低くなる。そこで、チャンネルとｐ型の電界制御チャンネルの間に、電子とホールの障壁を設ける構造とする。
【００３７】
一方で負性抵抗を大きくすることも可能である。チャンネルと電界制御チャンネルの間のキャリアの移動は、チャンネルと電界制御チャンネルの間の障壁が低いほど、容易に起こる。また、チャンネル中の電子の閉じ込めが弱いほど、あるいは、電界制御チャンネルへのホールの閉込めが弱いほど、多く発生する。その為、チャンネルと電界制御チャンネルの間の障壁の高さを制御することにより、あるいは、チャンネルや電界制御チャンネル自身のキャリア閉込め効果を制御することにより、負性抵抗の大きさを制御できるようにする。
【００３８】
以上の方法は、ｐ型の二次元ホールガスチャンネルを用いたヘテロ接合電界効果型トランジスタの場合についても、極性が異なるだけで、同様である。
【００３９】
上述したトランジスタ構造の構成は、ヘテロ界面に形成されるチャンネルが空乏化した時の電界制御に用いるものであるため、ヘテロ接合により形成されたチャンネルを用いており、その部分の空乏化を制御する必要がある場合ならば、基本的に用いることが可能であり、例えば、ヘテロ接合バイポーラトランジスタにも用いることができる。
【００４０】
したがって、具体的なトランジスタ構造として、本発明による窒化物半導体ヘテロ接合トランジスタの構造は、窒化物半導体により構成されリサーフ効果を有するヘテロ接合トランジスタであって、ヘテロ接合に形成された二次元キャリアガスの特性を持つｎ型またはｐ型のチャンネルと、チャンネルと異なる極性の二次元状キャリアを持つ電界制御チャンネルを有し、チャンネルと電界制御チャンネルは平行に位置し、チャンネルと電界制御チャンネルが空乏化したときの空間固定電荷の面密度は実質的に等しく、リサーフ効果を有するものとしている。
【００４１】
この場合に、本発明による窒化物半導体ヘテロ接合トランジスタは、電界制御チャンネルが、二次元キャリアガスの伝導特性を有するものである。
【００４２】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、チャンネルと電界制御チャンネルの間に障壁層が位置しており、この障壁層がホールと電子が走行している時に、ホールと電子がチャンネルから電界制御チャンネルへ放出されるまたは電界制御チャンネルからチャンネルへ放出されるのを防ぐ効果を有する構造としてもよい。
【００４３】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、チャンネルと平行に位置しているキャリア供給層を有しており、このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減するチャンネルのキャリア密度を補償する効果を持つ構造としてもよい。
【００４４】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、電界制御チャンネルと平行に位置しているキャリア供給層を有しており、このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減する電界制御チャンネルのキャリア密度を補償する効果を持つ構造としてもよい。
【００４５】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、電界制御チャンネルがゲート電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有するものとしてもよい。
【００４６】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、電界制御チャンネルがドレイン電極またはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を有するものとしてもよい。
【００４７】
また、本発明によるトランジスタの構造は、バイポーラトランジスタに適用してもよく、その場合には、ベース電極とコレクタ電極の間にチャンネルと電界制御チャンネルを有しており、電界制御チャンネルが、エミッタ電極またはグランド電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する構造としてもよい。
【００４８】
また、同じく、本発明によるトランジスタ構造をバイポーラトランジスタに適用する場合においては、ベース電極とコレクタ電極間にチャンネルと電界制御チャンネルを有しており、電界制御チャンネルが、ベース電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する構造としてもよい。
【発明の効果】
【００４９】
本発明による窒化物半導体ヘテロ接合トランジスタの構造によれば、窒化物半導体ヘテロ接合トランジスタの高耐圧化が行える構造となる。特に、窒化物半導体は、絶縁破壊電圧が高いという特徴があるが、それを生かすためには、表面の電界の制御が必要であり、リサーフ構造はそのような効果を持つため、オン耐圧、オフ耐圧が向上する。
【００５０】
また、２次元電子ガスチャンネルと２次元ホールガスチャンネルを用いるため、高速な特性も合わせ持つことができる。いままでガンダイオード等を用いて、高出力のＲＦ信号（高周波信号）を発生する回路を構成していたが、これが本発明による窒化物半導体ヘテロ接合電界効果型トランジスタの構造によるトランジスタを用いて可能となる。
【００５１】
一方で、２次元電子ガスチャンネルは低シート抵抗という特性も持つため、低オン抵抗化が可能であり、家庭用のＡＣ／ＤＣコンバータ、インバータ等の省エネルギー化のためにデバイスとして利用可能となる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明を実施する場合の実施例の態様について具体的に説明する。まず、半導体材料について説明する。本発明による窒化物半導体ヘテロ接合トランジスタにおいて用いることの可能な窒化物半導体材料は、III族元素とＶ族元素から構成される窒素を含む半導体であり、ここで、含むことの可能なIII族元素はＡｌ、Ｉｎ、Ｇａ、Ｂなどである。また、Ｖ族元素はＮ、Ｐ、Ａｓ、Ｓｂなどである。
【００５３】
本発明による窒化物半導体ヘテロ接合トランジスタの構造において、チャンネル部分として２次元電子ガスや２次元ホールガスなどが走行する部分は、ＧａＮなどの二元素からなる結晶の構造とするのが良い。これは、ＡｌＧａＮやＩｎＧａＮなどの三元素の混晶さらに四元素の混晶は、組成の不均一性から生じる合金散乱が大きいためである。しかしながら、Ｉｎについては電子の有効質量を小さくできることから、ＩｎＧａＮの場合には、移動度の向上が期待できる。しかし、Ｉｎ組成が大きなＩｎＧａＮ材料はバンドギャップが小さくなり、耐圧がＧａＮよりも大きく劣化するため、Ｉｎ組成の小さなＩｎＧａＮ材料を用いることが好ましい。
【００５４】
少量のホウ素を含むＢＡｌＮは、ＡｌＮよりもバンドギャップを大きくすることが可能であり、電子やホールの障壁層に用いることが可能である。また、結晶性の点から、III族元素であるＩｎやＢ、Ｖ族元素のＰ、Ａｓ、Ｓｂを、このウルツ鉱構造に用いる場合には、結晶性が劣化しないような範囲で用いることが可能である。
【００５５】
ｎ型チャンネルやｐ型チャンネルに用いる２次元電子ガスや２次元ホールガスを形成する構造とするには、シングルヘテロ構造またはダブルヘテロ構造を用いて電子やホールを閉じ込める障壁を形成し、ピエゾ効果もしくはドーピングによりプラスまたはマイナスの空間固定電荷をヘテロ界面に形成する構造とする。プラスの電荷には電子が、マイナスの電荷にはホールが引き寄せられる。
【００５６】
プラスの空間固定電荷に引き寄せられた電子は、ダブルヘテロ構造により形成された量子井戸によって閉じ込められ、２次元電子ガスを形成する。または、シングルヘテロ障壁とプラスの空間固定電荷により発生したクーロン力によって閉じ込められ２次元電子ガスを形成する。また、マイナスの空間固定電荷によって引き寄せられたホールも同様に２次元ホールガスを形成する。
【００５７】
以上のような半導体材料のトランジスタ構造とすることにより、２次元電子ガスと２次元ホールガスを形成させて、これらを平行に近接させてリサーフ構造を形成する。ただし、電界制御チャンネルに用いる層は、量子井戸に閉じ込められた２次元キャリアガスを用いる必要は必ずしもない。高速な動作が必要ない場合、あるいは、耐圧だけあれば良い場合などには、２次元状のキャリアを用いる。
【００５８】
２次元電子ガスをチャンネルとして用いる場合も、２次元ホールガスをチャンネルとして用いる場合も、本質的にトランジスタ構造の設計は同じである。そこで、２次元電子ガスをチャンネルとして用いる場合について、２次元電子ガスをチャンネルとするヘテロ接合電界効果型トランジスタの構造を例示して説明する。
【００５９】
ドレイン電流が飽和している場合、あるいは、ゲート電圧がしきい値電圧以下の場合において、つまり、ドレイン電流の飽和領域および遮断領域となっている場合において、ｎ型の２次元電子ガスチャンネルは空乏化する。このｎ型の２次元電子ガスチャンネルが空乏化すると、２次元状のホールからなるｐ型の電界制御チャンネルも空乏化することが可能なように、ｎ型チャンネルに平行にかつ近接させて、電界制御チャンネルを位置させる必要がある。
【００６０】
ｎ型チャンネルとｐ型電界制御チャンネルが近接して位置すると、動作させない状態においても、互いに相手を空乏化させる効果がある。その結果、ｎ型チャンネルのシートキャリア密度を低減させ、ｎ型チャンネルを高抵抗化させる部分がある。そのため、リサーフ構造を形成するｐ型電界制御チャンネルの影響としては、ドレイン電流の飽和領域や遮断領域において、ｎ型チャンネルの空乏化を制御する電界制御の効果と、ドレイン電流の線形領域において、ｎ型チャンネルを高抵抗化する影響の二つの点がある。
【００６１】
まず、ｎ型チャンネルを高抵抗化する影響を考慮して、どこまで近接して窒化物半導体材料を用いる利点があるかという点から、ｎ型チャンネルとｐ型電界制御チャンネルの距離の範囲を決める。
【００６２】
ｐ型電界制御チャンネルが近接すると、電子密度が下がり、ｎ型チャンネルが高抵抗化するが、素子設計においてはｎ型チャンネルの電子密度が顕著に低減しない距離をおく必要がある。この場合の顕著に低減しない距離とは、ヘテロ接合電界効果型トランジスタの実用上必要な素子抵抗を満たす範囲内になるように、ｎ型チャンネルの電子密度を低減させない距離である。
【００６３】
あるいは、ドレイン電流の線形領域において素子抵抗が上昇しないように、ｎ型チャンネル内の電子が顕著に低下しない距離の範囲内で、ｎ型チャンネルとｐ型電界制御チャンネルを平行に近接させる構造である。どの程度までキャリア密度が低下しても実用上の利点があるかは、素子設計や、用途によって異なる。
【００６４】
キャリア密度の低下は、素子抵抗、特にオン抵抗を上昇させる。窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタの優位性は、主に、ＩｎＧａＡｓ系トランジスタに対する耐圧性、高出力性である。そこで、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合電界効果型トランジスタと、ＩｎＧａＡｓ系トランジスタを比較してみる。
【００６５】
移動度とキャリア密度を比較する。ＡｌＧａＮ／ＧａＮへテロ界面に形成される２次元電子ガスにおいては、移動度は約１０００〜２０００ｃｍ／Ｖｓ、シートキャリア密度は約０．５〜２．５×１０１３ｃｍ−２である。キャリアとキャリアの散乱があるため、移動度はシートキャリア密度が大きいほど小さくなる。一方で、ＩｎＧａＡｓでは移動度は約８５００ｃｍ／Ｖｓ、シートキャリア密度は約１．５×１０１２ｃｍ−２である。ＡｌＧａＮ／ＧａＮへテロ構造を用いた場合の方が移動度が小さいが、シートキャリア密度が大きいため、ＩｎＧａＡｓ材料を用いた場合の１／２からほぼ同程度の範囲のシート抵抗が得られることが分かる。
【００６６】
一方、絶縁破壊電圧は、ＧａＮは２ＭＶ／ｃｍ、ＧａＡｓは０．４ＭＶ／ｃｍであり、ＧａＮ材料の方が５倍程度大きい。コンタクト抵抗を無視すればオン抵抗は、ソースとドレイン間のシート抵抗に比例する。そのため、同じ素子サイズで比較すると、ＩｎＧａＡｓ材料を用いたトランジスタに対してＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタは、オン抵抗は０．５〜１倍、耐圧は５倍程度になると考えられる。
【００６７】
また、オン抵抗が同じ条件ならば、たとえ、シートキャリア密度を１／５から１／１０程度に低減させても、耐圧は同等以上が得られる場合があることになる。つまり、シートキャリア密度が１／５から１／１０以下にならない距離の範囲で、ｎ型チャンネルとｐ型電界制御チャンネルを位置させれば良い。その範囲では、窒化物半導体材料の長所が生かされることになる。
【００６８】
実際の実験結果においては、Ａｌ組成比が２５％のＡｌＧａＮをＧａＮ層ではさんだ構造において、ＡｌＧａＮ層の両側にできるｎ型チャンネルとｐ型電界制御チャンネルの距離、つまり、ＡｌＧａＮ層の厚さが２５ｎｍにおいては、ドレイン電流が約２／３程度になる、すなわち、チャンネル抵抗が約１．５倍程度になることが分かっている。
【００６９】
チャンネルに高い濃度の二次元電子ガスが存在する場合には、フェルミレベルはほぼ伝導帯端近辺にあり、二次元電子ガスの濃度の桁が代わらない限り、フェルミレベルはあまり変化しない。またｐ型電界制御チャンネルの二次元ホールガスについても同様であり、高い面密度のホールが存在する限り、フェルミレベルはほぼ価電子帯端近辺にある。
【００７０】
ドレイン電圧が低い場合、もしくはチャンネルに加わる電界が弱い場合には、フェルミレベルが一定の条件が成り立っている。つまり、二次元電子ガスのフェルミレベルと、二次元状のホールのフェルミレベルは同じ高さである。いいかえるならば、チャンネルとｐ型電界制御チャンネルの間には強い電界が存在し、その電界がエネルギーバンドを曲げることにより、二次元電子ガスと二次状のホールのフェルミレベルを一定にしているということである。
【００７１】
この強い電界は、ｎ型チャンネル部分にあるプラスの空間電荷と、ｐ型電界制御チャンネルの部分にあるマイナスの空間電荷によって発生している。これは、ｎ型チャンネルとｐ型電界制御チャンネルが近接することにより、電子密度とホール密度が下がった結果、ｎ型チャンネルもしくはｐ型層自身の中性条件がくずれて生じたものである。
【００７２】
このような考察から、シートキャリア密度の変化量は、ｎ型チャンネルとｐ型電界制御チャンネルの間の距離の関数として簡単にあらわすことが可能である。
【００７３】
そのため、移動度がキャリア密度が変化しても変化しないと仮定することにより、距離が変わった場合にどのように抵抗が変わるか計算することができる。ｎ型チャンネルとｐ型電界制御チャンネルの間の距離が５０ｎｍにおいては約１５％の増加、１００ｎｍにおいては約８％程度になる。また、逆に約９〜１０ｎｍ程度すれば、チャンネル抵抗は５倍から１０倍程度になる。ただし、実際には、シートキャリア密度が減ると、キャリア同士の散乱が減少するため、移動度が変化する。その結果、近接してキャリア密度が半分になったとしても、抵抗が倍まではならない。
【００７４】
このことから、ｎ型チャンネルの電子への供給層を用いない場合には、１００ｎｍ程度の距離をおくことにより、ｎ型チャンネル内のキャリア密度の低減を約８％以下に抑えることができることが分かる。
【００７５】
また、一方で、ＩｎＧａＡｓ系のデバイスよりも少しでも優位であれば良い場合には、ｎ型チャンネルとｐ型電界制御チャンネルの距離を１０ｎｍ程度にまで、せばめることが可能である。
【００７６】
以上から、どの程度までｎ型チャンネルとｐ型電界制御チャンネルを近接させることができるか設計可能である。
【００７７】
つぎに、どの程度まで、ｎ型チャンネルとｐ型電界制御チャンネルを離しても、リサーフの効果があるかという点からも、ｎ型チャンネルとｐ型電界制御チャンネルの距離の範囲を決めることができる。
【００７８】
ドレイン電流の飽和領域や遮断領域においては、素子構造によっても異なるが、ゲートとドレイン間のｎ型チャンネルのゲート近辺やドレイン近辺が局所的に空乏化する。局所的に空乏化したチャンネルでは、電子が排出され、プラスの空間固定電荷のみが残り、それが局所的な電界集中を発生させる。
【００７９】
素子設計において具体的に距離を決める場合には、ｎ型チャンネルのシートキャリア密度、ｐ型電界制御チャンネルのキャリア密度、ｎ型チャンネルとｐ型電界制御チャンネルの間の材料のバンドギャップ、ドーピングプロファイル（濃度とその分布）、誘電率等を含めて素子設計を行う必要がある。
【００８０】
しかしながら、電界の効果は、素子構造の幾何学的な考察から、少なくとも、ｎ型チャンネルとｐ型電界制御チャンネルの距離は、ソースとドレイン間の距離よりも小さくする必要がある。あるいは、ゲートとドレイン間の距離よりも小さくする必要がある。特に、低オン抵抗で、かつ高速化を目的とした素子においては、ソースとドレイン間の距離およびゲート長を短くするため、このような素子設計が必要な場合がある。
【００８１】
高速化を行う場合には、ゲート長は約０．１μｍ以下にすることが可能である。またソース〜ゲート間、ゲート〜ドレイン間も現在のステッパー技術を用いれば、０．２〜０．３μｍ以下にすることが可能である。このような素子においては、ｎ型チャンネルとｐ型電界制御チャンネルとの距離を０．２〜０．７μｍ以下にすることが最低限重要である。
【００８２】
また、空乏層の長さから、具体的にｎ型チャンネルとｐ型電界制御チャンネルの距離を決めることも可能である。やはり簡単な幾何学的な考察から、ブレークダウンが起こる時の空乏層の長さよりは、ｎ型チャンネルとｐ型電界制御チャンネルの間の距離を短くする方が良いことは明白である。
【００８３】
ｎ型チャンネル層のキャリア密度は、０．５〜２×１０１３ｃｍ−２と高いが、二次元電子ガスであるため、空乏化した場合に発生するプラスの空間電荷からの電気力線（電界）は、ｎ型チャンネルと垂直方向にも発生するため、ドレインからゲート方向へ大きな電圧を発生させにくい。
【００８４】
ｐ型電界制御チャンネルとｎ型チャンネルの距離は、数値解析を用いたシミュレーション等によっても最適な値を求めることができるが、現状では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの解析モデルは不完全である。
【００８５】
しかし、実験データを解析することから、電子が飽和ドリフト速度で走行している距離を調べることは、可能である。ブレークダウンはチャンネル内で加速した電子の衝突イオン化によって起こることをモデル化し、ブレークダウンの特性を解析して、４００ｎｍ程度の長さであることがわかっている（非特許文献６）。このことから、ｎ型チャンネルとｐ型電界制御チャンネルは４００ｎｍ以下にすることが良い。
【００８６】
次に、ピエゾ効果によりＡｌＧａＮ／ＧａＮ界面に２次元電子ガスを発生させ、これをチャンネルとして用いる場合を例として、より詳細に説明する。
【００８７】
まず、素子構造の成長に用いる基板の方向について説明する。ヘテロ界面に垂直な方向に分極成分があるようにし、その界面において、分極率の変化により空間電荷が発生するようにする。サファイア基板やＳｉＣ基板、シリコン基板などを用いることが可能である。サファイア基板や４Ｈおよび６ＨのＳｉＣ基板の場合には、ｃ面、ａ面、ｒ面、ｍ面等を用いる。シリコン基板の場合には、（１１１）基板を用いる。この場合には、熱力学的に安定な窒化物半導体のIII族面が基板表面になるように成長させる。ＧａＮが成長した場合には、Ｇａ面が上になるようになる。この時には、基板側から、ＧａＮ／ＡｌＧａＮ／ＧａＮの層構造を作製すると、ＧａＮ／ＡｌＧａＮ界面にｎ型チャンネルが、ＡｌＧａＮ／ＧａＮ界面にｐ型電界制御チャンネルが形成される。
【００８８】
また、窒化ガリウム基板を用いることも可能である。窒化ガリウム基板のＧａ面に成長させた場合には、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造の特性は上記と同じになる。窒化ガリウム基板の窒素面上に基板側からＧａＮ／ＡｌＧａＮ／ＧａＮの順番に成長させると、基板側からＧａＮ／ＡｌＧａＮの界面にはｐ型電界制御チャンネルが形成され、ＡｌＧａＮ／ＧａＮの界面にはｎ型チャンネルが形成される。
【００８９】
この三層構造においては、挟まれたＡｌＧａＮ層の厚さを制御することにより、２次元電子ガスとｐ型電界制御チャンネルの距離を制御することができる。また、両側に同じ組成の窒化物を用いることにより、ｎ型チャンネルとｐ型電界制御チャンネル部分に等しい分極を発生させられる。つまり、正負が逆で、等しい面密度の空間固定電荷を発生させられる。その結果、ｎ型チャンネルとｐ型電界制御チャンネルのキャリア面密度をほぼ同じにすることができる。他の組み合わせ、例えば、IｎＡｌＮ／ＧａＮや、ＡｌＧａＮ／ＩｎＧａＮにおいても同様である。
【００９０】
ＧａＮとＡｌＧａＮのヘテロ接合の形成には、最適な組成、つまり、アルミ組成比としては、２０％〜４０％が良い。それ以上の高アルミ組成のＡｌＧａＮを用いてヘテロ界面を形成すると、二次元電子ガスの移動度が下がり、トランジスタの特性が劣化する。具体的には、アルミ組成比として４０％〜５０％以上用いると、移動度が大きく劣化する。
【００９１】
また、ＧａＮ／ＡｌＧａＮ／ＧａＮの場合に、ｎ型チャンネルとｐ型電界制御チャンネルの距離が近接しキャリア密度が低減している場合には、キャリア密度の補償を行うのがよい。
【００９２】
しかしながら、実際のデバイスを作製する場合においては、素子の層構造を成長させる時に、格子緩和が起きたり、薄いｐ型の基板を用いたり、あるいは、表面に空中配線があったりする場合がある。また、ドーピングしなくても窒素抜け等によりｎ型になる場合がある。つまり、バックグラウンドのキャリア密度も存在する。その時には、ＧａＮ／ＡｌＧａＮ／ＧａＮのような対称な構造を用いて、同じ面密度のプラスとマイナスの空間固定電荷を発生させたとしても、リサーフの効果が得られるとは限らない。または、ＧａＮ／ＡｌＧａＮ／ＧａＮの二つの界面に同じ面密度の空間固定電荷が発生するとは限らない。この場合には、素子構造全体の空間固定電荷やキャリアの分布、電極の位置、格子緩和を考慮して素子設計を行う必要がある。
【００９３】
そして、非対称の層構造を用いて調整する必要がある場合がある。例えば、キャップ層にｎ型ドーピングを行った場合である。その場合には、ｎ型のドーピング量に等しいマイナスの空間固定電荷があるため、ｐ型のドーピングを行うか、ピエゾ効果により発生する空間固定電荷を制御することによって、空間的なチャージを制御する必要がある。そのような時には、ＩｎＧａＮ／ＡｌＧａＮ／ＧａＮ等の非対称な構造を用いて発生する電子とホールの面密度を制御するように構成することが好ましい。
【００９４】
III族面が素子表面になるような層構造の場合には、基板側からＧａＮ／ＡｌＧａＮ／ＩｎＧａＮの順に成長させると、ＡｌＧａＮ／ＩｎＧａＮ界面にｐ型層が形成される。そのＩｎの組成を変化させることにより、マイナスの空間固定電荷を調整できる。また、当然のことながら、ドーピングによって調整することも可能である。
【００９５】
III族面が素子表面である結晶方位を持ち、ピエゾ分極と自発分極によってチャンネルを形成する場合について、実施例１、実施例２、および実施例３により説明する。
【００９６】
（実施例１）
実施例１の窒化物半導体ヘテロ接合トランジスタとして、まず、素子表面側に２次元電子ガスからなるチャンネルを有し、チャンネルに対して基板側にｐ型電界制御チャンネルを有し、電界制御チャンネルがソース電極に接続しているトランジスタの構造について説明する。図１は、本発明の実施例１の窒化物半導体ヘテロ接合トランジスタの構造の説明図である。図１において、１は基板、２はＡｌｘＧａ１−ｘＮ層、３はＧａＮ層、４はＡｌｙＧａ１−ｙＮバリアー層、５はソース電極、６はゲート電極、７はドレイン電極、８はＳｉＮ膜である。この窒化物半導体ヘテロ接合トランジスタの層構造は、基板１の側から、ＡｌｘＧａ１−ｘＮ層２、ＧａＮ層３、ＡｌｙＧａ１−ｙＮバリアー層４から構成されており、ｎ型チャンネル（３，４）より、基板側に２次元状のｐ型電界制御チャンネル（２，３）があり、ソース電極５が電界制御チャンネル（２，３）に導通している構造を持つ。
【００９７】
ゲート電極６は、白金、ニッケル、パラジウムなどを用いる。ドレイン電極７やソース電極５のチャンネルへのオーミックコンタクトには、アルミニウムなどを用いる。ソース電極５の電界制御チャンネルへのオーミック電極は、白金、ニッケル、パラジウムなどを用いる。そのため、ゲート電極６と同時に形成可能である。
【００９８】
２次元電子ガスからなるチャンネルは、ＧａＮ層３とＡｌｙＧａ１−ｙＮバリアー層４の間のヘテロ界面に形成される。２次元電子ガスの波動関数は、おもにＧａＮ層３の側にあるが、その裾は１〜３ｎｍ程度ＡｌｙＧａ１−ｙＮバリアー層４に入り込んでいる。また、ｐ型電界制御チャンネルは、ＡｌｘＧａ１−ｘＮ層２とＧａＮ層３の間のヘテロ界面に形成される。おなじく、ＧａＮ層３の側に、主にホールは存在する。
【００９９】
チャンネルと電界制御チャンネルは、空乏化した時に、ほぼ同じ面密度の空間固定電荷をもっていなければならない。つまり、同じ面密度のピエゾ効果による分極と自発分極による電荷を持っていなければならない。そのため、ＡｌｘＧａ１−ｘＮ層２とＡｌｙＧａ１−ｙＮバリアー層４の組成ｘとｙはほぼ等しい必要がある。ｘとｙの組成は、２次元電子ガスの特性から、０．２〜０．４が望ましい。
【０１００】
また、他の電荷が存在しないようにする必要がある。特に、バッファー層には注意を要する。成長条件がきちんとしている場合には、ＡｌｘＧａ１−ｘＮ層２と同じ組成のバッファー層を用いれば良い。
【０１０１】
しかし、例えば、サファイア基板上にバッファー層としてＧａＮ層を形成し、その上にＡｌｘＧａ１−ｘＮ層２を形成した場合には、バッファー層とＡｌｘＧａ１−ｘＮ層２の間に電荷が生じる場合がある。ＡｌｘＧａ１−ｘＮ層２が空乏層の長さに比較して十分に厚い場合や、バッファー層が薄くほとんど絶縁体である場合には問題がない。しかしながら、バッファー層が厚い場合には、ＧａＮバッファー層とＡｌｘＧａ１−ｘＮ層２の間にピエゾ効果によりプラスの空間電荷が発生する。よって、この場合は、ｐ型のドーピングにより補償して中性化する必要がある。高濃度のｐ型のドーピングは困難なので、ＧａＮバッファー層からＡｌｘＧａ１−ｘＮ層２にかけてある厚さの範囲で組成を徐々に変化させ、必要とするｐ型ドーピングの濃度を下げることができる。ＡｌＮバッファー層を用いる場合も同様である。ＡｌＮバッファー層とＡｌｘＧａ１−ｘＮ層２の間には、ピエゾ分極や自発分極によりマイナスの空間固定電荷が発生する。これに対しては、ｎ型のドーピングにより同様に補償する。
【０１０２】
ＡｌｘＧａ１−ｘＮ層２の厚さは、１から４μｍで良い。ＧａＮ層３の厚さは、チャンネルと電界制御チャンネル間の距離を決める。１０ｎｍ〜４０ｎｍ程度だとチャンネルのシート抵抗は下がるが、リサーフの効果は大きい。薄いと電子密度が大きく下がり素子抵抗が大きくなる。実施例１のように、ｎ型のチャンネルに対してゲート電極６と反対側の基板側に電界制御チャンネルがある場合には、チャンネルと電界制御チャンネルの距離が大きくしてもゲート電圧によってチャンネル電流を制御可能である。そのため電界制御チャンネル４０ｎｍ以上であっても良い。ＡｌｙＧａ１−ｙＮバリアー層４の厚さは、２０ｎｍ〜４０ｎｍで良い。表面のＳｉＮ膜は、電流コラプスを防ぐのに効果がある。また、耐圧が上がってくると、素子自身の耐圧よりも、素子表面の耐圧の方が低くなる。素子表面で放電が容易に発生する。図には示していないが、素子表面を酸化硅素膜等の耐圧の大きな膜で保護する。
【０１０３】
図２は実施例１の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。図２において、１は基板、２はＡｌｘＧａ１−ｘＮ層、３はＧａＮ層、４はＡｌｙＧａ１−ｙＮバリアー層、５はソース電極、６はゲート電極、７はドレイン電極、８はＳｉＮ膜、９はＧａＮ層、１０はＡｌｚＧａ１−ｚＮ障壁層である。この構造のＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタは、障壁層を持つ構造とした変形である。図２に示す構造は、図１の構造とは異なり、チャンネルと電界制御チャンネルの間に、ＡｌｚＧａ１−ｚＮ障壁層１０を設けて、電子とホールが容易に移動しない構造としている。すなわち、この構造では、ｎ型チャンネル（３，４）より基板側に２次元状のｐ型電界制御チャンネル（２，９）があり、ソース電極５が電界制御チャンネル（２，９）に導通しており、このｎ型チャンネル（３，４）と電界制御チャンネル（２，９）の間に障壁層（１０）がある構造を持つ構成である。
【０１０４】
この構造においては、ＡｌｚＧａ１−ｚＮ障壁層１０の組成ｚにも依存するが、電子が走行するＧａＮ層３と、ホールが走行するＧａＮ層９の厚さは、１．５ｎｍ以上にする。それ以下では、ほぼ、電子とホールは、ＧａＮ層３やＧａＮ層９に閉じ込められずに、ＡｌｚＧａ１−ｚＮ障壁層１０に大きく広がることになる。一方、３ｎｍ以下ならば、量子井戸構造となり、効率よく閉じ込めが可能となる。実施例１と同様に、ここでの組成ｘとｙはほぼ等しい必要がある。２次元電子ガスチャンネルと２次元状のホールの密度は、ｚとｘの差、ｘ−ｚ、または、ｙ−ｚで決まる。この値が０．２〜０．４が良い。
【０１０５】
図３は、図２に示すトランジスタ構造のチャンネルと電界チャンネル部分のバンド構造を示す図である。トランジスタのチャンネルと電界制御チャンネルおよびその間に位置する障壁層のエネルギーバンドを示しており、ピエゾ分極や自発分極により形成された空間固定電荷ｑ１＞０とｑ２＞０、および距離等によって、電子とホールの密度が決まる。また、ｑ１＞ｑ２である。
【０１０６】
図４は実施例１の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を説明する図である。実施例１の窒化物半導体ヘテロ接合トランジスタの別の変形例を示している。この変形例のトランジスタ構造は、ｎ型チャンネル（３〜４）より基板側に２次元状のｐ型電界制御チャンネル（２〜９）があり、ソース電極５が電界制御チャンネル（２〜９）に導通しており、このｎ型チャンネル（３〜４）と電界制御チャンネル（２〜９）の間に障壁層（１０）がある構造のトランジスタ構造となっている。
【０１０７】
図４において、１は基板、２はＡｌｘＧａ１−ｘＮ層、３はＧａＮ層、４はＡｌｙＧａ１−ｙＮバリアー層、５はソース電極、６はゲート電極、７はドレイン電極、８はＳｉＮ膜、９はＧａＮ層である。１０はＡｌｚＧａ１−ｚＮ障壁層、１１はＡｌｖＧａ１−ｖＮ障壁層、１２はＡｌｗＧａ１−ｗＮ障壁層である。この変形例の構造は、チャンネルと電界制御チャンネルのシートキャリア密度が低い場合に、それを補償する構造である。単純にキャリア密度をあげるには、ＡｌｘＧａ１−ｘＮ層２と、ＡｌｙＧａ１−ｙＮバリアー層４のアルミ組成ｘとｙを等しいまま、大きくすれば良い。例えば、ｘ＝ｙ＝０．６などである。しかしながら、アルミ組成が大きいと、合金散乱等が発生する。そのため、チャンネルを構成するバリアー層のアルミ組成は、２０％から４０％程度にする必要がある。よって、ＡｌｖＧａ１−ｖＮ層１１とＡｌｗＧａ１−ｗＮ層１２を挿入して、それらの組成ｖとｗを０．２〜０．４に保ったまま、ＡｌｘＧａ１−ｘＮ層２とＡｌｙＧａ１−ｙＮバリアー層４の組成ｘとｙを、ｖとｗよりも大きくすれば良い。ＡｌｖＧａ１−ｖＮ層１１とＡｌｗＧａ１−ｗＮ層１２の厚さは、波動関数のしみ込みの厚さ程度にする。つまり１〜２ｎｍ以下が良い。
【０１０８】
（実施例２）
次に、同じくピエゾ分極と自発分極によってチャンネルを形成する場合であって、素子表面側にｐ型電界制御チャンネルを有し、ｐ型電界制御チャンネルに対して基板側に２次元電子ガスからなるチャンネルを有し、ｐ型電界制御チャンネルがゲート電極に接続している構造による実施例の窒化物半導体ヘテロ接合トランジスタについて説明する。
【０１０９】
図５は、本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。図５において、２１は基板、２２はＧａＮ層、２３はＡ１ｙＧａ１−ｙＮバリアー層、２４はＧａＮ層、２５はソース電極、２６はゲート電極、２７はドレイン電極、２８はＳｉＮ膜である。このトランジスタの層構造は、基板２１側から、ＧａＮ層２２、ＡｌｙＧａ１−ｙＮバリアー層２３、ＧａＮ層２４である。すなわち、２次元状のｐ型電界制御チャンネル（２３，２４）より基板側にｎ型チャンネル（２２，２３）があり、ゲート電極２６が電界制御チャンネル（２３，２４）に導通している構造を持つトランジスタ構造である。
【０１１０】
ゲート電極２６は、白金、ニッケル、パラジウムなどを用いる。これらの金属はｐ型層へのオーミックコンタクトにも用いられる金属である。電子が空乏化し電界が集中しているゲート端のドレイン側の部分を通して、ホールが排出されることが可能である。また、ドレイン電極２７では、電極より電子が供給され、ｐ型の電界制御チャンネルは空乏化しており、ホールはほとんど流れ込まない。しかしながら、電流が流れ込む構造とする場合には、ドレイン電極２７の下部および近辺のＧａＮ層２４が除去された構造とする。
【０１１１】
２次元電子ガスからなるチャンネルは、ＧａＮ層２２とＡｌｙＧａ１−ｙＮバリアー層２３の間のヘテロ界面に形成される。また、ｐ型電界制御チャンネルは、ＡｌｙＧａ１−ｙＮ層２３とＧａＮ層２４の間のヘテロ界面に形成される。
【０１１２】
バッファー層や、キャリアの面密度等についての制約は実施例１と同様である。ＡｌｙＧａ１−ｙＮバリアー層２３の厚さについては、薄い方が良い。表面は必要に応じて、酸化珪素等でカバーするのが良い。また絶縁性の高いフッ素系のオイル等でも良い。
【０１１３】
図６は、図５に示す素子のドレイン電圧とドレイン電流の特性を示す図である。図５に示す実施例２の構造で、オン耐圧が２００Ｖ以上ある素子のドレイン電圧−電流特性が図６に示されている。素子構造は、（０００１）ｃ面サファイア基板上にＧａＮバッファー層を用いて、厚さ４μｍのノンドープＧａＮ層、厚さ１７ｎｍのＡｌｙＧａ１−ｙＮバリアー層（ｙ＝０．２５）、厚さ５ｎｍのノンドープＧａＮ層である。
【０１１４】
この層構造において、シート抵抗は５００〜６００Ω程度である。ソース〜ドレイン間隔が２μｍ、ゲート長が２μｍ、ゲート〜ドレイン間が７μｍである。この構造は、ＡｌｙＧａ１−ｙＮバリアー層２３の厚さが薄いため、リサーフの効果が高い。また、ＡｌｙＧａ１−ｙＮバリアー層との表面のＧａＮ層の間のホール密度は非常に薄くなっている。図６に示す特性図は、測定範囲が２００Ｖまでの測定機器を用いた結果を示している。このため、それ以上は測定できていない。ＡｌｙＧａ１−ｙＮバリアー層が薄いため、最大電流は３００ｍＡ／ｍｍ程度である。しかし、通常の素子でオン耐圧は５０〜１００Ｖ程度であり、２倍以上特性が改善できている。
【０１１５】
図６に示す特性図において、Ｖｇが−３Ｖ以下で、ドレイン電圧が２００Ｖ近辺でドレイン電流が流れているのは、基板側のＧａＮ層中を流れているためである。基板側のＧａＮ層の抵抗は１０ＭΩ程度あるが、それでも流れていることが分かる。
【０１１６】
そのため、このような場合には、基板側のＧａＮ層に薄くｐドーピングを行うようにすると良い。チャンネル等の面密度に比較して十分に小さければ良い。数μｍのＧａＮ層に対しては、約１０１６ｃｍ−３以下ならば良い。
【０１１７】
図７は、本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。窒化物半導体ヘテロ接合トランジスタの実施例２の変形例の構造を示している。図７において、２１は基板、２２はＧａＮ層、２４はＧａＮ層、２５はソース電極、２６はゲート電極、２７はドレイン電極、２８はＳｉＮ膜、２９はＡｌｘＧａ１−ｘＮバリアー層、３０はＡｌｙＧａ１−ｙＮバリアー層、３１はＡｌｚＧａ１−ｚＮバリアー層である。図７に示す実施例２の変形例のトランジスタ構造においては、チャンネルと電界制御チャンネルの間に設けられるバリアー層が、ＡｌｘＧａ１−ｘＮバリアー層２９、ＡｌｙＧａ１−ｙＮバリアー層３０、ＡｌｚＧａ１−ｚＮバリアー層３１の三層構造になっている。この構造は、チャンネルと電界制御チャンネルの間に、ホールと電子の障壁を高くする効果と、各チャンネル内のキャリア密度を補償する効果との両方を持つ。
【０１１８】
単に障壁層を大きくするだけならば、チャンネルと電界制御チャンネルの間にアルミ組成の大きなＡｌＧａＮ層バリアー層を設ければ良い。しかしながら、ヘテロ接合において大きな組成変化を行うと結晶の格子定数差が大きく、結晶欠陥が発生し、移動度等が低下する。そのため、図７に示すような構造を用いる。
【０１１９】
この構造においては、チャンネルはＧａＮ層２２とＡｌｘＧａ１−ｘＮバリアー層２９の接合面に形成され、電界制御チャンネルはＡｌｚＧａ１−ｚＮバリアー層３１とＧａＮ層２４の接合面に形成される。ＡｌｘＧａ１−ｘＮバリアー層２９の組成は、チャンネルの電気特性、例えばシート抵抗が最低になるようにする。例えば、ｘ＝０．２〜０．４にする。
【０１２０】
一方、ＡｌｙＧａ１−ｙＮバリアー層３０の組成ｙは、ｙ＞ｘとなるようにする。ＡｌｘＧａ１−ｘＮバリアー層２９の厚さが薄ければ、ＡｌｘＧａ１−ｘＮバリアー層２９とＡｌｙＧａ１−ｙＮバリアー層３０の間にチャンネルが形成されることはなく、その間に分極により形成されたプラスの空間固定電荷は、チャンネル内の電子を増やす働きをする。つまり、ＡｌｘＧａ１−ｘＮバリアー層２９とＡｌｙＧａ１−ｙＮバリアー層３０の接合面は、キャリア供給層として働く。
【０１２１】
また、ｙ＞ｘであるため、ＡｌｙＧａ１−ｙＮバリアー層３０は電子とホールのバリアーとして働く。ここで、ｙ＝１の場合には、ＡｌＮを障壁層として用いることになる。ｚ＜ｙのときは、ＡｌｙＧａ１−ｙＮバリアー層３０とＡｌｚＧａ１−ｚＮバリアー層３１の界面にマイナスの空間固定電荷が発生し、ホールのキャリアを増やす働きがある。つまりキャリア供給層として作用する。
【０１２２】
図８は、実施例２の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を示す図である。図９は、図８に示すトランジスタのチャンネルと電界制御チャンネルのエネルギーバンド図である。図８に示す変形例のトランジスタ構造は、図７の構造に、更に、ＡｌｖＧａ１−ｖＮバリアー層３２とＡｌｗＧａ１−ｗＮバリアー層３３を設けた構造となっており、図９に、そのバンド構造が示されている。ＧａＮ層２２とＧａＮ層２４の厚さは２〜４ｎｍにすれば、閉じ込めが効率よく行われる。チャンネルの二次元電子ガスは、ＧａＮ層２２に閉じ込められる。それにより、遮断領域におけるソース〜ドレイン間の暗電流を低減することができる。また、ｐ型電界制御チャンネル内のホールは、ＧａＮ層２４に閉じ込められる。
【０１２３】
チャンネル部分のチャンネルが空乏化した時のプラスの空間固定電荷の密度は、ＡｌｖＧａ１−ｖＮバリアー層３２とＡｌｙＧａ１−ｙＮバリアー層３０のアルミ組成の差ｙ−ｖで決まる。また、電界制御チャンネル部分の空乏化した時のマイナスの空間固定電荷の密度はＡｌｗＧａ１−ｗＮバリアー層３３とＡｌｙＧａ１−ｙＮバリアー層３０のアルミ組成の差ｙ−ｗで決まる。これは、実質的に等しい必要があることから、ｖ＝ｗである必要がある。
【０１２４】
（実施例３）
図１０は、本発明の実施例３の窒化物半導体ヘテロ接合トランジスタの構造を示す図である。図１０において、４１は基板、４２はＡ１ｘＧａ１−ｘＮバリアー層、４３はＧａＮ層、４４はＡｌｙＧａ１−ｙＮバリアー層、４５はＧａＮ層である。４６はソース電極、４７はゲート電極、４８はドレイン電極、４９は絶縁膜である。この層構造は、チャンネルを上下から電界制御チャンネルで挟んだ構造である。素子の層構造は、基板４１、ＡｌｘＧａ１−ｘＮ層４２、ＧａＮ層４３、ＡｌｙＧａ１−ｙＮバリアー層４４、ＧａＮ層４５からなっている。チャンネルは、ＧａＮ層４３とＡｌｙＧａ１−ｙＮバリアー層４４のヘテロ界面に形成される。基板４１の側の電界制御チャンネルはＡｌｘＧａ１−ｘＮ層４２とＧａＮ層４３のヘテロ界面に形成される。素子表面側の電界制御チャンネルはＡｌｙＧａ１−ｙＮバリアー層４４とＧａＮ層４５のヘテロ界面に形成される。
【０１２５】
表面層はＧａＮ層を用いるのが良い。それにより、アルミの酸化等による素子の劣化を防ぐことができる。ゲート下のソース側をリセス構造によりエッチングし、チャンネルを空乏化させる。さらに、チャンネルより基板側の電界制御チャンネルにより、より空乏化させる。これによって、ゲート電圧がかかってない状態で、ゲート下のチャンネルを空乏化し、ノーマリーオフ動作とすることができる。ゲート電極部分は、ＭＩＳ構造にする必要はない。しかしながら、最大電流を上げるためには、ソース電極側のリセス構造部には、ＭＩＳ構造を用いるのが望ましい。
【０１２６】
一方ゲート電極４７のドレイン側は、ＧａＮ層４５に接続させる。これにより、ホールの排出と注入が可能なようにする。チャンネルと、電界制御チャンネルが空乏化した時の空間固定電荷の面密度を実質的に等しくするには、ｎ型のドーピングを用いる。チャンネル部分については、ヘテロ接合のＡｌｙＧａ１−ｙＮバリアー層４４側近辺にドーピングする。基板側の電界制御チャンネル部分についてはヘテロ接合のＡｌｘＧａ１−ｘＮ層４２側にドーピングする。素子表面側の電界制御チャンネルについては、ヘテロ接合のＡｌｙＧａ１−ｙＮバリアー層４４側にドーピングする。
【０１２７】
チャンネルに対して基板側と素子表面側にある二つの電界制御チャンネルに等しい面密度のドーピングを行う必要はない。ノーマリーオン化のためであれば、基板下側の電界制御チャンネルへより高い面密度のドーピングを行った方が効果的である。
【０１２８】
また、チャンネル部分にドーピングする必要がない場合もある。電界制御チャンネルにのみドーピングして、チャンネルと電界制御チャンネルが空乏化した時の空間固定電荷の面密度が実質的に等しくなれば良い。さらに、素子表面側の電界制御チャンネルにほとんどドーピングすることにより面密度を実質的に等しくすれば、ゲート下のリセス構造によりドーピング部分が除去されるので、ノーマリーオフ化が効果的に行える。
【０１２９】
以上、III族面が素子の表面側になる結晶方位の場合について述べたが、Ｖ族面が素子の上側になる場合についても、以上で述べた方法を応用することによりリサーフ構造を形成することが可能である。
【０１３０】
また、二次元ホールガスをチャンネルとするｐ型チャンネルを用いる場合についても同様である。この場合については、実施例１〜実施例３の層構造を窒化ガリウム基板のＶ族面上に形成し、ソースとドレインに用いている電極材料とゲートに用いている電極材料を入れ替えられることにより、可能となる。
【０１３１】
また、ピエゾ効果を用いないで、ｎチャンネルとｐ型層を形成することも可能である。この場合には、ｍ面やａ面の窒化ガリウム基板を用いれば良い。分極の方向は、基板表面と平行になり、その結果、ピエゾ効果により空間電荷が発生することがない。この場合において、ヘテロ接合に二次元電子ガスを作成する方法は、ＩｎＧａＡｓ系の電子デバイスにおける方法と同様である。ヘテロバリアー側にドーピングし、キャリア供給層を形成することにより、ヘテロ界面に二次元電子ガスが形成される。二次元ホールガスについても同様である。この場合においても、電子とホールのシートキャリア密度になるようにすれば良い。正確には、空乏化した時に発生する空間電荷が実質的に等しい密度になるようにする。
【０１３２】
本発明による窒化物半導体ヘテロ接合トランジスタのリサーフ効果は、ヘテロ接合電界効果型トランジスタのみならず、ヘテロ接合バイポーラトランジスタにおいても応用可能である。具体的には、遮断領域において空乏層の発生するベースとコレクタ間に用いれば良い。そして、電界制御チャンネルが、エミッタまたはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を用いれば耐圧を向上させることが可能である。あるいは、電界制御チャンネルが、ベースに、直接または半導体層を介して電気的に導通しているリサーフ構造でも良い。
【０１３３】
次に、本発明による窒化物半導体ヘテロ接合トランジスタの実際のプロセスの方法を説明する。一例として、図５示すワイドバンドギャップ系半導体のへテロ接合電界効果トランジスタの製造プロセスは、以下の通りである。
【０１３４】
基板にはサファイア（０００１）ｃ面を用いる。ＳｉＣやＧａＮなどの基板を用いても良い。ＧａＮ基板を用いる場合には、III族面が成長面である基板を用いる。
【０１３５】
サファイア基板とＧａＮは格子定数の差が１６．３％と大きいためサファイア基板上に直接ＧａＮを成長すると多量の結晶欠陥がＧａＮ層に導入される。これを避けるためには基板とＧａＮ層の間に緩衝層をいれる。
【０１３６】
ここで、ＡｌＮやＡｌＧａＮ等のバッファー層を用いると、バッファー層とその上のＧａＮ層の間にピエゾ効果によりマイナスの空間固定電荷が形成される可能性がある。そこで、低温ＧａＮバッファー層を用いる。
【０１３７】
その上にノンドープＧａＮ層を２〜４μｍ程度成長する。ノンドープＧａＮ層の抵抗が低いと、ドレイン電流が完全に遮断しない。そのため、シート抵抗としては、１０ＭΩ程度以上のものを用いる。その上にアルミの組成比が２５％のＡｌＧａＮバリアーを１７ｎｍ成長する。合金散乱を防ぎ移動度を向上させるために、ＡｌＧａＮバリアー層と下地のＧａＮ層の間に１〜２ｎｍ程度の厚さのＡｌＮ層を挿入しても良い。さらにＡｌＧａＮバリアー層上にノンドープのＧａＮ層を５ｎｍ以上成長させる。
【０１３８】
以上のヘテロ接合電界効果型トランジスタ製造のための結晶構造ができたら、次にトランジスタ構造形成のためのパターニング段階に入る。
【０１３９】
まず、フォトレジストを用いてメサの形状を作製する。ソース、ゲート、ドレインが並ぶ方向に１００μｍ、ゲート幅方向に５０μｍの長方形のメサでよい。ゲートの幅よりもメサの幅が広いとゲートの横を通って電流が流れてしまうため、ゲートの幅とメサの幅は同じ幅にする。このメサは、同じ基板上の他の素子と電気的に絶縁するためでもある。作製方法は、通常に用いられているステッパーを用いた露光方法を用いれば良い。その後、メサの形状になっているフォトレジストをマスクとして用いて、成長した基板をドライエッチングによりメサパターン状に加工する。
【０１４０】
このメサエッチングにより同じ基板状の素子と素子の間が分離され、お互いの素子間に電流が流れないようになる。ドライエッチングは、例えば、電子サイクロトロン共鳴（ＥＣＲ）法を用いた塩素プラズマを用いて行う。ドライエッチングは、ウエットエッチング法に比べ、エッチングの異方性つまり垂直性があり、エッチング速度の制御が簡単である。エッチングレートは、エピタキシャル膜の結晶品質、塩素プラズマの圧力、加速エネルギーなどによって違うが一時間に５００〜７００ ｎｍである。５０ｎｍ程度エッチングして、ＡｌＧａＮバリアー層とその上のＧａＮ層を除去する。
【０１４１】
素子分離については、塩素系のガスを用いたドライエッチング以外にもイオン注入によっても可能である。窒素イオン等を高速で打ち込むことにより、電気的に絶縁性を持たせて、素子分離を行えば良い。
【０１４２】
メサエッチング後、メサ以外の部分に絶縁膜を形成する。絶縁膜には、酸化硅素膜、窒化硅素膜等を用いることができる。メサの端で、ゲート電極がある部分は注意する。メサの側面のＧａＮ／ＡｌＧａＮ／ＧａＮ層構造にゲート電極が接すると、ゲートリーク電流が増加するので、メサ側面も絶縁膜によりカバーされるようにする。
【０１４３】
その後、ソース電極とドレイン電極を形成する。ソース電極及びドレイン電極の電極メタルとしては、基板表面側から、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（３０／２２０／４０／５０ｎｍ）の構造を用いる。電極メタル蒸着には高真空電子ビーム蒸着法を用いる。電子ビーム蒸着後リフトオフ法でソース及びドレイン部分以外のメタルを除去する。リフトオフ用の溶液としてはアセトンを用いれば良い。
【０１４４】
その後、電極メタルとＡｌＧａＮ／ＧａＮ層との合金化のためアニールを行う。アニールは高速のランプアニール法（ＲＴＡ）を用い、８００℃で３０秒間行なう。ただし、アニールの装置によって熱電対の指示が異なるなどの条件が違うため、条件出しを行う必要がある。
【０１４５】
次はゲート電極を形成する。ゲートのパターニングは、フォトリソグラフィ法を用いるが、ゲート長が短く微細パターンを用いる場合には電子ビームリソグラフィ法を用いる。例えば、ゲートの長さが２００ｎｍ以下の場合は、電子ビームリソグラフィ法を用いるとよい。ゲート電極メタルとしては、基板表面側から、Ｎｉ／Ａｕ（５０／２００ｎｍ）を用いる。ゲートメタルの形成にも高真空電子ビーム蒸着法を用いる。ゲート電極パターンのリフトオフにはアセトン溶液を用いれば良い。ゲート電極については、アニールは行なわない。その後必要に応じて、電極パッド等を金やメッキを用いて作成する。
【産業上の利用可能性】
【０１４６】
本発明による窒化物半導体ヘテロ接合トランジスタは、高い耐圧特性を持つため、家庭用電源のインバータ、コンバータ等に使用可能である。横型素子での高耐圧化が可能であるため、例えば、他の電子部品と集積化が可能であり、家庭用ＤＣ電源のＡＣ−ＤＣ変換部等を小型化できる。また、高速動作が可能であり、省エネルギー化にも効果がある。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施例１の窒化物半導体ヘテロ接合トランジスタの構造の説明図である。
【図２】実施例１の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。
【図３】図２に示すトランジスタ構造のチャンネルと電界制御チャンネル部分のバンド構造を示す図である。
【図４】実施例１の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を説明する図である。
【図５】本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。
【図６】図５に示す素子のドレイン電圧とドレイン電流の特性を示す図である。
【図７】本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。
【図８】実施例２の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を示す図である。
【図９】図８に示すトランジスタ構造のチャンネルと電界制御チャンネル部分のバンド構造を示す図である。
【図１０】本発明の実施例３の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。
【符号の説明】
【０１４８】
１：基板
２：ＡｌｘＧａ１−ｘＮ層
３：ＧａＮ層
４：ＡｌｙＧａ１−ｙＮバリアー層
５：ソース電極
６：ゲート電極
７：ドレイン電極
８：ＳｉＮ膜
９：ＧａＮ層
１０：ＡｌｚＧａ１−ｚＮ障壁層
１１：ＡｌｖＧａ１−ｖＮ障壁層
１２：ＡｌｗＧａ１−ｗＮ障壁層
２１：基板
２２：ＧａＮ層
２３：ＡｌｙＧａ１−ｙＮバリアー層
２４：ＧａＮ層
２５：ソース電極
２６：ゲート電極
２７：ドレイン電極
２８：ＳｉＮ膜
２９：ＡｌｘＧａ１−ｘＮバリアー層
３０：ＡｌｙＧａ１−ｙＮバリアー層
３１：ＡｌｚＧａ１−ｚＮバリアー層
３２：ＡｌｖＧａ１−ｖＮバリアー層
３３：ＡｌｗＧａ１−ｗＮバリアー層
４１：基板
４２：ＡｌｘＧａ１−ｘＮバリアー層
４３：ＧａＮ層
４４：ＡｌｙＧａ１−ｙＮバリアー層
４５：ＧａＮ層
４６：ソース電極
４７：ゲート電極
４８：ドレイン電極
４９：絶縁膜
【技術分野】
【０００１】
本発明は、窒化物半導体材料を用いた電子デバイスである窒化物半導体ヘテロ接合トランジスタに関し、さらに詳細には、ヘテロ接合により形成されたチャンネルを用い、高い耐圧特性を持たせるためにリサーフの効果を利用する構造の窒化物半導体ヘテロ接合トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＮ等の窒化物半導体材料は、絶縁破壊電圧が高い、飽和ドリフト速度が大きいなどの諸特性がある。そのため、高速、高電圧、高出力特性を持つトランジスタ等の半導体素子の材料に用いられる。
【０００３】
ＧａＮには、立方晶系のものと六方晶系のものがあり、結晶性の良いものは六方晶系に属するウルツ鉱型の結晶である。c軸方向に分極をもち、c面に平行にヘテロ接合を形成すれば、ピエゾ効果によりピエゾ界面に空間固定電荷を発生させることができる。一方、ａ面やｍ面に平行にヘテロ接合を形成すれば空間固定電荷は発生せず、この場合には、ＩｎＧａＡｓ系のヘテロ接合と同じように、ドーピングによりキャリアを供給して２次元電子ガスを形成する。
【０００４】
そのため、トランジスタ等の電子デバイスのキャリアの走行するチャンネル部分の形成には二通りの方法がある。ピエゾ効果を用いてヘテロ界面に高移動度の２次元電子ガスを発生させ、そこをキャリアの走行するチャンネルとして用いる方法と、ピエゾ効果を用いずドーピングによりヘテロ界面に電子を供給して２次元電子ガスを発生させ、それをチャンネルとして用いる方法である。また、ホールについても同様であり、ピエゾ効果を用いて二次元ホールガスを発生させ、それをチャンネルとして用いることも可能である。これらの二次元電子ガスや二次元ホールガスは、二次元キャリアガスであり、量子効果により閉じ込められ、散乱確率が低減することにより、移動度が高い、シート抵抗が低いなどの伝導特性を持つ。
【０００５】
ピエゾ効果によりヘテロ界面に２次元電子ガスを発生させる場合には、ｃ面と平行に形成されたＡｌＧａＮ／ＧａＮヘテロ接合やＩｎＡｌＮ／ＧａＮヘテロ接合を主に用いる。ＡｌＧａＮやＧａＮおよびＩｎＡｌＮは、ＡｌやＧａおよびＩｎの組成が異なれば、異なる自発分極やピエゾ特性を持つ。そのため、ＡｌＧａＮ／ＧａＮヘテロ界面には、ＡｌＧａＮ層とＧａＮ層の異なる自発分極や、格子定数の差により発生した歪みによるピエゾ分極により、空間固定電荷が発生する。ＩｎＡｌＮ／ＧａＮの場合においても同じである。
【０００６】
また、ウルツ鉱型の窒化物半導体はｃ軸方向に非対称である。そして、ｃ面にはIII族面とＶ族面の二種類がある。ＧａＮの場合にはＧａ面とＮ面がある。しかし、＋ｃ方向と−ｃ方向の定義が明確に決まっていない。そこで、一般的な方法と同様に、ここでも、III族面が結晶表面であれば結晶表面方向が＋ｃ方向、Ｖ族面が結晶表面であれば結晶表面方向は−ｃ方向と結晶方位を定める。つまり、III族面は＋ｃ面、Ｖ族面は−ｃ面とする。同じ層構造であっても、基板表面が＋ｃ面の場合と−ｃ面の場合では、分極の方向が逆であるので、ヘテロ界面に形成される空間固定電荷は正負が反対になる。
【０００７】
現在、主に作製されている窒化物半導体を用いたトランジスタは、ピエゾ効果を用いたＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタである。このトランジスタの結晶構造を形成する場合には、結晶成長用基板上にIII族面が表面になるように素子構造を結晶成長させる。結晶基板としては、サファイア基板や、ＳｉＣ基板、シリコン基板、ＧａＮ基板等を用いる。基板側からＧａＮをまず成長させて、その上にＡｌＧａＮ層を成長させる。このような構造であると、ＡｌＧａＮ／ＧａＮヘテロ界面にはプラスの空間固定電荷が発生し、その結果、電子が引き寄せられる。引き寄せられた電子は、バンドギャップの大きなＡｌＧａＮ層とプラスの空間固定電荷のクーロン力により閉じ込められて、ヘテロ界面のＧａＮ層側に２次元電子ガスを形成する。
【０００８】
トランジスタの素子の構造としては、一般には、結晶成長基板上に約２〜３μｍのノンドープのＧａＮを成長させ、その上にＡｌＧａＮ層を２０〜４０ｎｍ程度成長させた構造を用いる。ＡｌＧａＮ層には、オーミック抵抗の低減と、シートキャリア密度を上げるために、ｎ型のドーピングを行う。ソース電極とドレイン電極には、オーミック抵抗にするためにＡｌなどの金属を用いる。また、ゲート電極にはショットキーコンタクトにするために白金やニッケルなどの金属を用いる。
【０００９】
高耐圧化で問題になっているのは、ＡｌＧａＮ層に欠陥が多く、ゲートリーク電流が大きいこと、シートキャリア密度が高く、ゲート近辺のドレイン側が空乏化した時にその部分に電界が集中することなどである。
【００１０】
高耐圧化のためには、まず、ゲートリーク電流の低減が重要である。これはゲートリーク電流が、空乏化した高電界領域に入って、衝突イオン化により増幅し、絶縁破壊を引き起こすのを防ぐためである。そのためには、ゲート電極とＡｌＧａＮバリアー層の間に絶縁膜を用いたＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｍｉｃｏｎｄｕｃｔｏｒ（ＭＩＳ）構造が有効である。
【００１１】
また、シートキャリア密度が高いため、空乏化したチャンネル近辺は電界集中がおこりやすい。その電界集中を緩和するために、高誘電率の絶縁膜で素子表面をカバーし、電界が素子表面の絶縁膜にも広がるようにして電界集中を防ぐことも有効である。例えば、酸化硅素膜と窒化硅素膜を用いて素子表面をカバーすることにより、オフ耐圧として１．３ＫＶ、オン抵抗として１．７ｍΩｃｍ２の素子が得られている。（非特許文献１）
【００１２】
同じく、電界集中を緩和するためには、フィールドプレートも重要な方法である。これは、電界の集中するゲート近辺のドレイン側の表面近辺に、ゲート電極またはソース電極と接続したフィールドプレートを、ある一定の距離を離して位置させる方法である。（特許文献１）
【００１３】
また、ｐ型シリコン基板を用いて、その上にＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタを作成し、それにソース電極を電気的に接続することにより、ｐ型基板をフィールドプレートとして用いる構造もある。（非特許文献２）
【００１４】
ＡｌＧａＮバリアー層表面に電子のトラップ準位があると、耐圧が上昇することがわかっている。これは、チャンネル内で加速された電子がＡｌＧａＮバリアー層を乗り越えて表面に到達し、トラップ順位に捕獲されるためである。その結果、表面がマイナスに帯電し、プラスに帯電している空乏化した領域の電界を弱める。しかし、この現象自体がストレスを印加すると電流コラプスが生じる原因であるなどの実用上の問題がある。
【００１５】
一方、シリコン系のデバイスではリサーフ構造（ＲＥＳＵＲＦ）を用いて、高耐圧化が行われている。ＲＥＳＵＲＦは、ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄの略である。（非特許文献３）
【００１６】
これは、ｎ型チャンネル層に平行してｐ型層を設けることにより、空乏化した時に発生する空間電荷による電界集中を防ぐ構造である。ｎ型チャンネル層が空乏化した後にできるプラスの空間電荷と、ｎ型チャンネルと平行して存在するｐ型層が空乏化してできるマイナスの空間電荷の電気力線が打ち消し合うことにより、ゲート近辺のドレイン側に発生する電界集中を防ぐ構造である。この構造は、素子設計が重要であり、ドーピングの形状や密度を制御して、ｎ型チャンネル層の電子密度とｐ型層のホール密度を調整し、電界集中が起きないようにする。
【００１７】
このようにして、素子内の空間電荷を制御し、空乏化した時に大きな電界が生じるのを防ぐのは、チャージコンペンセイションである。リサーフ構造においては、チャンネルと平行して極性の異なる層を設けて電界の制御を行っている。シリコンデバイス等に用いられているスーパージャンクションと原理的には同じものと考えられる。
【００１８】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタにおいても、リサーフ構造と同様にチャンネルと平行にｐ型層を有していると考えられる構造は存在する。これらは、素子表面にＧａＮ系保護層を設けた構造である。つまり、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造を有しており、基板側のＧａＮ／ＡｌＧａＮ界面に２次元電子ガスチャンネルがあり、ＡｌＧａＮバリアー層と表面のＧａＮ保護層との間にｐ型層があると考えられる。
【００１９】
また、電流コラプスを低減し、オン耐圧を向上させる方法の一つが提案されている（特許文献２）。この層構造では、チャンネルのバリアーであるＡｌＧａＮ層と表面のＧａＮ層の間にピエゾ効果によりマイナスのチャージが発生し、そこにｐ型層を形成される。この構造においては、そのｐ型層を用いて、チャンネル中で加速された電子が、ＡｌＧａＮバリアー層表面に到達するのを防ぐ構造である。その結果、電流コラプスが低減される。また、ｐ型層が、ゲートのショットキー障壁を大きくするためゲートの耐圧が向上する。それらの結果、５０Ｖ程度までドレインのオン耐圧が向上する。
【００２０】
この構造においては、ｐ型層のホール密度の２０〜８０％に相当する量のドーピングを表面ＧａＮ系保護層に行い、チャンネル中の電子密度よりもｐ型層のホール密度の方を小さくしている。また、ＡｌＧａＮバリアー層が厚いためチャンネルと表面ｐ型層が離れている。そのため、チャンネルが空乏化した時にｐ型層が空乏化してもチャンネル部分に発生する電界をすべて打ち消すことができない。そのため、リサーフ構造の効果はほとんどない。また、表面ＧａＮ層がドーピングしてあると、ｐ型層とゲートもしくはソースが電気的に接続していない。よって、チャンネルの空乏化に伴ってｐ型層が空乏化した場合に、ホールを再注入する機構がない。
【００２１】
また、同様な構造として、ＧａＮ／ＡｌＧａＮ／ＧａＮへテロ構造を用いた構造が知られている（特許文献３）。この構造においては、ｐ型層の記述はないが、表面にＧａＮキャップ層を用いており、ピエゾ効果によりマイナスの空間固定電荷が形成されていると考えられる。しかしながら、ＧａＮ／ＡｌＧａＮ／ＧａＮと平行して、さらに、ＡｌＧａＮ／ＧａＮヘテロ構造があり、そこに空間固定電荷が発生する。そのため、面密度の制御がなされてなく、リサーフ構造の効果はない。
【００２２】
また、同じく、ＧａＮ／ＡｌＧａＮ／ＧａＮヘテロ構造を用いて、高耐圧化を行った報告がある（非特許文献４）。この構造は、ヘテロ接合を構成する３３ｎｍ厚のＡｌＧａＮ層上に、５ｎｍ厚のＧａＮ層（キャップ層）を設けた構造であり、オン耐圧として８０〜１１０Ｖ程度が得られている。この構造においても、ＡｌＧａＮバリアー層が厚いため、チャンネルと表面ｐ型層が離れている。そのため、ゲート近辺のリサーフ効果はあまり無いと考えられる。
【００２３】
また、同じく、ＧａＮ／ＡｌＧａＮ／ＧａＮへテロ構造のキャリア密度等の電気伝導特性に関して調べた報告もある（非特許文献５）。この報告では、ＡｌＧａＮバリアーの両側に、２次元電子ガスと２次元ホールガスが形成されることが記載されている。ＧａＮ／ＡｌＧａＮ／ＧａＮの構造においては、ＡｌＧａＮ層の厚さを２０ｎｍから５０ｎｍまで変化させて、２次元電子ガスや、２次元ホールガスのキャリア密度とホール密度を調べている。
【００２４】
また、基板側からＧａＮ／ＡｌＧａＮ／Ｇｒａｄｅｄ−ＡｌＧａＮ／ＧａＮ構造を持つヘテロ接合電界効果型トランジスタが開示されている（特許文献４）。この構造では、ＡｌＧａＮバリアー層と表面のＧａＮ層の接合面にホールが形成されるのを防ぐために、ＡｌＧａＮからＧａＮへ組成を段階的に変化させ、かつ、そこにシリコンドーピングを行う構造である。よってリサーフ構造とは異なるものである。
【特許文献１】特開２００４−３４２９０７号公報
【特許文献２】特開２００２−３５９２５６号公報
【特許文献３】特開２００５−８６１０２号公報
【特許文献４】米国特許公開（ＵＳ）２００５００７７５４１
【非特許文献１】N. -Q. Zhang, B. Moran, S. P. DenBaars, U. K. Mishra, X. W. Wang and T. P. Ma, "Effects of surface traps on breakdown voltage and switching speed of GaN power switching HEMTs, " IEDM Tech. Dig., pp. 589-592, 2001.
【非特許文献２】Masahiro Hikita, Manabu Yanagihara, Kazushi Nakazawa, Hiroaki Ueno, Yutaka Hirose, Tetsuzo Ueda, Yasuhiro Uemoto, Tsuyoshi Tanaka, Daisuke Ueda, and Takashi Egawa, "350V/150A AlGaN/GaN power HFET on Silicon substrate with source-via grounding (SVG) structure," IEDM Tech. Dig., pp. 803-806, 2004.
【非特許文献３】J. A. Appels and H. M. J. Vaes, "High Voltage Thin Layer Devices (RESURF DEVICES)", IEDM Tech. Dig., pp. 238-241, 1979」「Vijay Parthasarathy, Vishnu Khemka, Ronghua Zhu and Amitava Bose, "SOA Improvement by a Double RESURF LDMOS Technique in a Power IC Technology," IEDM Tech. Dig., pp. 81-84, 1982.
【非特許文献４】Min-Woo Ha, Seung-Chul Lee, Jin-Cherl Her, Kwang-Seok Seo, and Min-Koo Han, "A New ICP-CVD SiO2 Passivation for High Voltage Switching AlGaN/GaN HFETs", Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials, Kobe, 2005, pp. 210-211.
【非特許文献５】Sten Heikman, Stacia Keller, Yuan Wu, James S. Speck, Steven P. DenBaars, and Umesh K. Mishra, Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures, Journal of Applied Physics, Vol. 93, No. 12, 2003, pp. 10114-10118.
【非特許文献６】Kazuaki Kunihiro, Kensuke Kasahara, Yuji Takahashi, and Yasuo Ohno, Experimental Evaluation of Impact Ionization Coefficients in GaN, IEEE Electron Device Letter, Vol. 20, No. 12, Dec. 1999, pp. 608-610.
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明が解決しようとする課題は、リサーフの効果を用いて、窒化物系ヘテロ接合トランジスタの高耐圧化を行うことであり、具体的には、窒化物半導体ヘテロ接合トランジスタにおいて、ドレインのオフ耐圧やオン耐圧が向上した窒化物半導体のトランジスタ構造を提供することにある。
【００２６】
したがって、本発明の目的は、ヘテロ接合により形成されたチャンネルを用い、高い耐圧特性を持たせるためにリサーフの効果を利用した窒化物半導体ヘテロ接合トランジスタを提供することにある。
【課題を解決するための手段】
【００２７】
上記のような目的を達成するため、本発明による窒化物半導体ヘテロ接合トランジスタは、高い耐圧特性を持たせたトランジスタ構造とするための基本的な構成として、ＡｌＧａＮ／ＧａＮ等のヘテロ接合をチャンネルとして用いる窒化物半導体ヘテロ接合電界効果型トランジスタにおいて、空乏化した時に高電界が発生する部分に電界を制御する構造、つまり、リサーフの効果を持つ構造が導入されたものとする。
【００２８】
窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、チャンネルが２次元電子ガスを用いており、シリコンのリサーフ構造のチャンネル構造がバルクである点と異なっている。特に、２次元電子ガスの濃度が高い。そのため、効果的なリサーフ構造を形成するためには、２次元状のホールを有するｐ型の電界制御チャンネルを用いて、ｎ型チャンネルと平行にｐ型電界制御チャンネルを位置させて、リサーフ構造を形成する。
【００２９】
ｎ型チャンネルとｐ型電界制御チャンネルの両方が空乏化すると、チャンネルにプラスの電荷が発生し、電界制御チャンネルにマイナスの電荷が発生する。各々の電荷から発生する電気力線がお互いに打ち消し合うように、チャンネルからｐ型チャンネルに向かって電気力線が発生する。
【００３０】
ｎ型チャンネルとｐ型電界チャンネルの間の電位差は、距離に比例し、空乏化した時に発生する電荷密度に比例する。つまり、ｐ型の電界制御チャンネルは、２次元電子ガスを有するチャンネルに近接すればするほど、空乏化した時のチャンネル間の電位差が小さくなり、素子内の電位分布の歪みが小さくなり、電界制御の効果が向上する。さらに、空乏化した時に発生する電荷密度が小さくなるようにする。また、電気力線を完全に打ち消し合わせるためには、空乏化した時のチャンネルとｐ型電界制御チャンネルの空間固定電荷の面密度が実質的に等しいようにする。
【００３１】
電界制御チャンネルは多少厚みがあっても良いが、しかし、厚いと、近接させている効果がなくなる。そのため、電界制御チャンネルの効果を低下させないために、電界制御チャンネルの厚さがすくなくとも、チャンネルと電界制御チャンネルの間の距離程度以下であることが望ましい。そのため、ドーピングにより形成する場合には、ドーピング層の厚さを薄くする。
【００３２】
完全な２次元状のホールを有するｐ型の電界制御チャンネルを形成するためには、ヘテロ接合へのｐ型ドーピング、もしくはピエゾ効果により発生するヘテロ接合のマイナスの空間固定電荷を用いる。２次元状のホールを有するｐ型の電界制御チャンネルは、素子のオンオフ時に空乏化とホールのチャージを繰り返すため、素子の動作速度の向上のためには移動度が高いなどの伝導特性をもつ二次元ホールガスチャンネルの方が良い。
【００３３】
チャンネルに隣接してｐ型の電界制御チャンネルを設けると、チャンネル内の電子密度が低下する。また、ｐ型の電界制御チャンネルのホール密度が低下する。その結果、チャンネル抵抗が増加し、素子抵抗の増加につながる。この電子密度とホール密度の低下はバンドギャップが大きいほど顕著である。具体的には、窒化ガリウムのようなワイドギャップ半導体材料では、顕著である。そのため、隣接させることにより低下するチャンネル内の電子密度を補償するための構造が必要となるので、例えば、ｎ型のドーピングをチャンネルと平行に行う。または、ピエゾ効果によりプラスの空間固定電荷をチャンネルと平行な位置に近接させて発生させて、チャンネル内の電子密度を補償する。
【００３４】
また、ｐ型の電界制御チャンネルについても同様にホール密度を補償することが必要となるので、このため、ｐ型のドーピングを同様に行う。または、ピエゾ効果によりマイナスの空間固定電荷を持つ部分をｐ型の電界制御チャンネルと平行に近接して形成し、それにより、ｐ型の電界制御チャンネル内のホール密度を補償するような構造とする。
【００３５】
この時に、リサーフの効果を十分に引き出すには、チャンネル部分の空間固定電荷の面密度と、チャンネル電子の密度の補償の為の構造の空間固定電荷の面密度を合わせたものが、ｐ型の電界制御チャンネル部分の空間固定電荷の面密度と、ｐ型の電界制御チャンネル電子の密度の補償の為の構造の空間固定電荷の面密度を合わせたものに実質的に等しくする必要がある。
【００３６】
さらに、チャンネルに隣接してｐ型の電界制御チャンネルが存在すると、チャンネルから電子がｐ型の電界制御チャンネル側に放出された時に、ホールと結合しやすくなる。チャンネル中の電子は、電界によってエネルギーを得たり、もしくは、素子の温度上昇によってエネルギーを得ることにより、２次元電子ガスチャンネル領域からとびだしやすくなる。これは、空乏化しない程度の電界であっても起こる。そのため、トランジスタを変調回路に利用した場合に、過渡応答において一時的に不安定になる場合がある。また、これだけが理由ではないが、ドレイン電圧−電流特性において、おおきな負性抵抗を示す。つまり、ドレイン電圧が高くなるほど、ドレイン電流が低くなる。そこで、チャンネルとｐ型の電界制御チャンネルの間に、電子とホールの障壁を設ける構造とする。
【００３７】
一方で負性抵抗を大きくすることも可能である。チャンネルと電界制御チャンネルの間のキャリアの移動は、チャンネルと電界制御チャンネルの間の障壁が低いほど、容易に起こる。また、チャンネル中の電子の閉じ込めが弱いほど、あるいは、電界制御チャンネルへのホールの閉込めが弱いほど、多く発生する。その為、チャンネルと電界制御チャンネルの間の障壁の高さを制御することにより、あるいは、チャンネルや電界制御チャンネル自身のキャリア閉込め効果を制御することにより、負性抵抗の大きさを制御できるようにする。
【００３８】
以上の方法は、ｐ型の二次元ホールガスチャンネルを用いたヘテロ接合電界効果型トランジスタの場合についても、極性が異なるだけで、同様である。
【００３９】
上述したトランジスタ構造の構成は、ヘテロ界面に形成されるチャンネルが空乏化した時の電界制御に用いるものであるため、ヘテロ接合により形成されたチャンネルを用いており、その部分の空乏化を制御する必要がある場合ならば、基本的に用いることが可能であり、例えば、ヘテロ接合バイポーラトランジスタにも用いることができる。
【００４０】
したがって、具体的なトランジスタ構造として、本発明による窒化物半導体ヘテロ接合トランジスタの構造は、窒化物半導体により構成されリサーフ効果を有するヘテロ接合トランジスタであって、ヘテロ接合に形成された二次元キャリアガスの特性を持つｎ型またはｐ型のチャンネルと、チャンネルと異なる極性の二次元状キャリアを持つ電界制御チャンネルを有し、チャンネルと電界制御チャンネルは平行に位置し、チャンネルと電界制御チャンネルが空乏化したときの空間固定電荷の面密度は実質的に等しく、リサーフ効果を有するものとしている。
【００４１】
この場合に、本発明による窒化物半導体ヘテロ接合トランジスタは、電界制御チャンネルが、二次元キャリアガスの伝導特性を有するものである。
【００４２】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、チャンネルと電界制御チャンネルの間に障壁層が位置しており、この障壁層がホールと電子が走行している時に、ホールと電子がチャンネルから電界制御チャンネルへ放出されるまたは電界制御チャンネルからチャンネルへ放出されるのを防ぐ効果を有する構造としてもよい。
【００４３】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、チャンネルと平行に位置しているキャリア供給層を有しており、このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減するチャンネルのキャリア密度を補償する効果を持つ構造としてもよい。
【００４４】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、電界制御チャンネルと平行に位置しているキャリア供給層を有しており、このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減する電界制御チャンネルのキャリア密度を補償する効果を持つ構造としてもよい。
【００４５】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、電界制御チャンネルがゲート電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有するものとしてもよい。
【００４６】
また、本発明による窒化物半導体ヘテロ接合トランジスタの構造においては、電界制御チャンネルがドレイン電極またはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を有するものとしてもよい。
【００４７】
また、本発明によるトランジスタの構造は、バイポーラトランジスタに適用してもよく、その場合には、ベース電極とコレクタ電極の間にチャンネルと電界制御チャンネルを有しており、電界制御チャンネルが、エミッタ電極またはグランド電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する構造としてもよい。
【００４８】
また、同じく、本発明によるトランジスタ構造をバイポーラトランジスタに適用する場合においては、ベース電極とコレクタ電極間にチャンネルと電界制御チャンネルを有しており、電界制御チャンネルが、ベース電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する構造としてもよい。
【発明の効果】
【００４９】
本発明による窒化物半導体ヘテロ接合トランジスタの構造によれば、窒化物半導体ヘテロ接合トランジスタの高耐圧化が行える構造となる。特に、窒化物半導体は、絶縁破壊電圧が高いという特徴があるが、それを生かすためには、表面の電界の制御が必要であり、リサーフ構造はそのような効果を持つため、オン耐圧、オフ耐圧が向上する。
【００５０】
また、２次元電子ガスチャンネルと２次元ホールガスチャンネルを用いるため、高速な特性も合わせ持つことができる。いままでガンダイオード等を用いて、高出力のＲＦ信号（高周波信号）を発生する回路を構成していたが、これが本発明による窒化物半導体ヘテロ接合電界効果型トランジスタの構造によるトランジスタを用いて可能となる。
【００５１】
一方で、２次元電子ガスチャンネルは低シート抵抗という特性も持つため、低オン抵抗化が可能であり、家庭用のＡＣ／ＤＣコンバータ、インバータ等の省エネルギー化のためにデバイスとして利用可能となる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明を実施する場合の実施例の態様について具体的に説明する。まず、半導体材料について説明する。本発明による窒化物半導体ヘテロ接合トランジスタにおいて用いることの可能な窒化物半導体材料は、III族元素とＶ族元素から構成される窒素を含む半導体であり、ここで、含むことの可能なIII族元素はＡｌ、Ｉｎ、Ｇａ、Ｂなどである。また、Ｖ族元素はＮ、Ｐ、Ａｓ、Ｓｂなどである。
【００５３】
本発明による窒化物半導体ヘテロ接合トランジスタの構造において、チャンネル部分として２次元電子ガスや２次元ホールガスなどが走行する部分は、ＧａＮなどの二元素からなる結晶の構造とするのが良い。これは、ＡｌＧａＮやＩｎＧａＮなどの三元素の混晶さらに四元素の混晶は、組成の不均一性から生じる合金散乱が大きいためである。しかしながら、Ｉｎについては電子の有効質量を小さくできることから、ＩｎＧａＮの場合には、移動度の向上が期待できる。しかし、Ｉｎ組成が大きなＩｎＧａＮ材料はバンドギャップが小さくなり、耐圧がＧａＮよりも大きく劣化するため、Ｉｎ組成の小さなＩｎＧａＮ材料を用いることが好ましい。
【００５４】
少量のホウ素を含むＢＡｌＮは、ＡｌＮよりもバンドギャップを大きくすることが可能であり、電子やホールの障壁層に用いることが可能である。また、結晶性の点から、III族元素であるＩｎやＢ、Ｖ族元素のＰ、Ａｓ、Ｓｂを、このウルツ鉱構造に用いる場合には、結晶性が劣化しないような範囲で用いることが可能である。
【００５５】
ｎ型チャンネルやｐ型チャンネルに用いる２次元電子ガスや２次元ホールガスを形成する構造とするには、シングルヘテロ構造またはダブルヘテロ構造を用いて電子やホールを閉じ込める障壁を形成し、ピエゾ効果もしくはドーピングによりプラスまたはマイナスの空間固定電荷をヘテロ界面に形成する構造とする。プラスの電荷には電子が、マイナスの電荷にはホールが引き寄せられる。
【００５６】
プラスの空間固定電荷に引き寄せられた電子は、ダブルヘテロ構造により形成された量子井戸によって閉じ込められ、２次元電子ガスを形成する。または、シングルヘテロ障壁とプラスの空間固定電荷により発生したクーロン力によって閉じ込められ２次元電子ガスを形成する。また、マイナスの空間固定電荷によって引き寄せられたホールも同様に２次元ホールガスを形成する。
【００５７】
以上のような半導体材料のトランジスタ構造とすることにより、２次元電子ガスと２次元ホールガスを形成させて、これらを平行に近接させてリサーフ構造を形成する。ただし、電界制御チャンネルに用いる層は、量子井戸に閉じ込められた２次元キャリアガスを用いる必要は必ずしもない。高速な動作が必要ない場合、あるいは、耐圧だけあれば良い場合などには、２次元状のキャリアを用いる。
【００５８】
２次元電子ガスをチャンネルとして用いる場合も、２次元ホールガスをチャンネルとして用いる場合も、本質的にトランジスタ構造の設計は同じである。そこで、２次元電子ガスをチャンネルとして用いる場合について、２次元電子ガスをチャンネルとするヘテロ接合電界効果型トランジスタの構造を例示して説明する。
【００５９】
ドレイン電流が飽和している場合、あるいは、ゲート電圧がしきい値電圧以下の場合において、つまり、ドレイン電流の飽和領域および遮断領域となっている場合において、ｎ型の２次元電子ガスチャンネルは空乏化する。このｎ型の２次元電子ガスチャンネルが空乏化すると、２次元状のホールからなるｐ型の電界制御チャンネルも空乏化することが可能なように、ｎ型チャンネルに平行にかつ近接させて、電界制御チャンネルを位置させる必要がある。
【００６０】
ｎ型チャンネルとｐ型電界制御チャンネルが近接して位置すると、動作させない状態においても、互いに相手を空乏化させる効果がある。その結果、ｎ型チャンネルのシートキャリア密度を低減させ、ｎ型チャンネルを高抵抗化させる部分がある。そのため、リサーフ構造を形成するｐ型電界制御チャンネルの影響としては、ドレイン電流の飽和領域や遮断領域において、ｎ型チャンネルの空乏化を制御する電界制御の効果と、ドレイン電流の線形領域において、ｎ型チャンネルを高抵抗化する影響の二つの点がある。
【００６１】
まず、ｎ型チャンネルを高抵抗化する影響を考慮して、どこまで近接して窒化物半導体材料を用いる利点があるかという点から、ｎ型チャンネルとｐ型電界制御チャンネルの距離の範囲を決める。
【００６２】
ｐ型電界制御チャンネルが近接すると、電子密度が下がり、ｎ型チャンネルが高抵抗化するが、素子設計においてはｎ型チャンネルの電子密度が顕著に低減しない距離をおく必要がある。この場合の顕著に低減しない距離とは、ヘテロ接合電界効果型トランジスタの実用上必要な素子抵抗を満たす範囲内になるように、ｎ型チャンネルの電子密度を低減させない距離である。
【００６３】
あるいは、ドレイン電流の線形領域において素子抵抗が上昇しないように、ｎ型チャンネル内の電子が顕著に低下しない距離の範囲内で、ｎ型チャンネルとｐ型電界制御チャンネルを平行に近接させる構造である。どの程度までキャリア密度が低下しても実用上の利点があるかは、素子設計や、用途によって異なる。
【００６４】
キャリア密度の低下は、素子抵抗、特にオン抵抗を上昇させる。窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタの優位性は、主に、ＩｎＧａＡｓ系トランジスタに対する耐圧性、高出力性である。そこで、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合電界効果型トランジスタと、ＩｎＧａＡｓ系トランジスタを比較してみる。
【００６５】
移動度とキャリア密度を比較する。ＡｌＧａＮ／ＧａＮへテロ界面に形成される２次元電子ガスにおいては、移動度は約１０００〜２０００ｃｍ／Ｖｓ、シートキャリア密度は約０．５〜２．５×１０１３ｃｍ−２である。キャリアとキャリアの散乱があるため、移動度はシートキャリア密度が大きいほど小さくなる。一方で、ＩｎＧａＡｓでは移動度は約８５００ｃｍ／Ｖｓ、シートキャリア密度は約１．５×１０１２ｃｍ−２である。ＡｌＧａＮ／ＧａＮへテロ構造を用いた場合の方が移動度が小さいが、シートキャリア密度が大きいため、ＩｎＧａＡｓ材料を用いた場合の１／２からほぼ同程度の範囲のシート抵抗が得られることが分かる。
【００６６】
一方、絶縁破壊電圧は、ＧａＮは２ＭＶ／ｃｍ、ＧａＡｓは０．４ＭＶ／ｃｍであり、ＧａＮ材料の方が５倍程度大きい。コンタクト抵抗を無視すればオン抵抗は、ソースとドレイン間のシート抵抗に比例する。そのため、同じ素子サイズで比較すると、ＩｎＧａＡｓ材料を用いたトランジスタに対してＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタは、オン抵抗は０．５〜１倍、耐圧は５倍程度になると考えられる。
【００６７】
また、オン抵抗が同じ条件ならば、たとえ、シートキャリア密度を１／５から１／１０程度に低減させても、耐圧は同等以上が得られる場合があることになる。つまり、シートキャリア密度が１／５から１／１０以下にならない距離の範囲で、ｎ型チャンネルとｐ型電界制御チャンネルを位置させれば良い。その範囲では、窒化物半導体材料の長所が生かされることになる。
【００６８】
実際の実験結果においては、Ａｌ組成比が２５％のＡｌＧａＮをＧａＮ層ではさんだ構造において、ＡｌＧａＮ層の両側にできるｎ型チャンネルとｐ型電界制御チャンネルの距離、つまり、ＡｌＧａＮ層の厚さが２５ｎｍにおいては、ドレイン電流が約２／３程度になる、すなわち、チャンネル抵抗が約１．５倍程度になることが分かっている。
【００６９】
チャンネルに高い濃度の二次元電子ガスが存在する場合には、フェルミレベルはほぼ伝導帯端近辺にあり、二次元電子ガスの濃度の桁が代わらない限り、フェルミレベルはあまり変化しない。またｐ型電界制御チャンネルの二次元ホールガスについても同様であり、高い面密度のホールが存在する限り、フェルミレベルはほぼ価電子帯端近辺にある。
【００７０】
ドレイン電圧が低い場合、もしくはチャンネルに加わる電界が弱い場合には、フェルミレベルが一定の条件が成り立っている。つまり、二次元電子ガスのフェルミレベルと、二次元状のホールのフェルミレベルは同じ高さである。いいかえるならば、チャンネルとｐ型電界制御チャンネルの間には強い電界が存在し、その電界がエネルギーバンドを曲げることにより、二次元電子ガスと二次状のホールのフェルミレベルを一定にしているということである。
【００７１】
この強い電界は、ｎ型チャンネル部分にあるプラスの空間電荷と、ｐ型電界制御チャンネルの部分にあるマイナスの空間電荷によって発生している。これは、ｎ型チャンネルとｐ型電界制御チャンネルが近接することにより、電子密度とホール密度が下がった結果、ｎ型チャンネルもしくはｐ型層自身の中性条件がくずれて生じたものである。
【００７２】
このような考察から、シートキャリア密度の変化量は、ｎ型チャンネルとｐ型電界制御チャンネルの間の距離の関数として簡単にあらわすことが可能である。
【００７３】
そのため、移動度がキャリア密度が変化しても変化しないと仮定することにより、距離が変わった場合にどのように抵抗が変わるか計算することができる。ｎ型チャンネルとｐ型電界制御チャンネルの間の距離が５０ｎｍにおいては約１５％の増加、１００ｎｍにおいては約８％程度になる。また、逆に約９〜１０ｎｍ程度すれば、チャンネル抵抗は５倍から１０倍程度になる。ただし、実際には、シートキャリア密度が減ると、キャリア同士の散乱が減少するため、移動度が変化する。その結果、近接してキャリア密度が半分になったとしても、抵抗が倍まではならない。
【００７４】
このことから、ｎ型チャンネルの電子への供給層を用いない場合には、１００ｎｍ程度の距離をおくことにより、ｎ型チャンネル内のキャリア密度の低減を約８％以下に抑えることができることが分かる。
【００７５】
また、一方で、ＩｎＧａＡｓ系のデバイスよりも少しでも優位であれば良い場合には、ｎ型チャンネルとｐ型電界制御チャンネルの距離を１０ｎｍ程度にまで、せばめることが可能である。
【００７６】
以上から、どの程度までｎ型チャンネルとｐ型電界制御チャンネルを近接させることができるか設計可能である。
【００７７】
つぎに、どの程度まで、ｎ型チャンネルとｐ型電界制御チャンネルを離しても、リサーフの効果があるかという点からも、ｎ型チャンネルとｐ型電界制御チャンネルの距離の範囲を決めることができる。
【００７８】
ドレイン電流の飽和領域や遮断領域においては、素子構造によっても異なるが、ゲートとドレイン間のｎ型チャンネルのゲート近辺やドレイン近辺が局所的に空乏化する。局所的に空乏化したチャンネルでは、電子が排出され、プラスの空間固定電荷のみが残り、それが局所的な電界集中を発生させる。
【００７９】
素子設計において具体的に距離を決める場合には、ｎ型チャンネルのシートキャリア密度、ｐ型電界制御チャンネルのキャリア密度、ｎ型チャンネルとｐ型電界制御チャンネルの間の材料のバンドギャップ、ドーピングプロファイル（濃度とその分布）、誘電率等を含めて素子設計を行う必要がある。
【００８０】
しかしながら、電界の効果は、素子構造の幾何学的な考察から、少なくとも、ｎ型チャンネルとｐ型電界制御チャンネルの距離は、ソースとドレイン間の距離よりも小さくする必要がある。あるいは、ゲートとドレイン間の距離よりも小さくする必要がある。特に、低オン抵抗で、かつ高速化を目的とした素子においては、ソースとドレイン間の距離およびゲート長を短くするため、このような素子設計が必要な場合がある。
【００８１】
高速化を行う場合には、ゲート長は約０．１μｍ以下にすることが可能である。またソース〜ゲート間、ゲート〜ドレイン間も現在のステッパー技術を用いれば、０．２〜０．３μｍ以下にすることが可能である。このような素子においては、ｎ型チャンネルとｐ型電界制御チャンネルとの距離を０．２〜０．７μｍ以下にすることが最低限重要である。
【００８２】
また、空乏層の長さから、具体的にｎ型チャンネルとｐ型電界制御チャンネルの距離を決めることも可能である。やはり簡単な幾何学的な考察から、ブレークダウンが起こる時の空乏層の長さよりは、ｎ型チャンネルとｐ型電界制御チャンネルの間の距離を短くする方が良いことは明白である。
【００８３】
ｎ型チャンネル層のキャリア密度は、０．５〜２×１０１３ｃｍ−２と高いが、二次元電子ガスであるため、空乏化した場合に発生するプラスの空間電荷からの電気力線（電界）は、ｎ型チャンネルと垂直方向にも発生するため、ドレインからゲート方向へ大きな電圧を発生させにくい。
【００８４】
ｐ型電界制御チャンネルとｎ型チャンネルの距離は、数値解析を用いたシミュレーション等によっても最適な値を求めることができるが、現状では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの解析モデルは不完全である。
【００８５】
しかし、実験データを解析することから、電子が飽和ドリフト速度で走行している距離を調べることは、可能である。ブレークダウンはチャンネル内で加速した電子の衝突イオン化によって起こることをモデル化し、ブレークダウンの特性を解析して、４００ｎｍ程度の長さであることがわかっている（非特許文献６）。このことから、ｎ型チャンネルとｐ型電界制御チャンネルは４００ｎｍ以下にすることが良い。
【００８６】
次に、ピエゾ効果によりＡｌＧａＮ／ＧａＮ界面に２次元電子ガスを発生させ、これをチャンネルとして用いる場合を例として、より詳細に説明する。
【００８７】
まず、素子構造の成長に用いる基板の方向について説明する。ヘテロ界面に垂直な方向に分極成分があるようにし、その界面において、分極率の変化により空間電荷が発生するようにする。サファイア基板やＳｉＣ基板、シリコン基板などを用いることが可能である。サファイア基板や４Ｈおよび６ＨのＳｉＣ基板の場合には、ｃ面、ａ面、ｒ面、ｍ面等を用いる。シリコン基板の場合には、（１１１）基板を用いる。この場合には、熱力学的に安定な窒化物半導体のIII族面が基板表面になるように成長させる。ＧａＮが成長した場合には、Ｇａ面が上になるようになる。この時には、基板側から、ＧａＮ／ＡｌＧａＮ／ＧａＮの層構造を作製すると、ＧａＮ／ＡｌＧａＮ界面にｎ型チャンネルが、ＡｌＧａＮ／ＧａＮ界面にｐ型電界制御チャンネルが形成される。
【００８８】
また、窒化ガリウム基板を用いることも可能である。窒化ガリウム基板のＧａ面に成長させた場合には、ＧａＮ／ＡｌＧａＮ／ＧａＮ構造の特性は上記と同じになる。窒化ガリウム基板の窒素面上に基板側からＧａＮ／ＡｌＧａＮ／ＧａＮの順番に成長させると、基板側からＧａＮ／ＡｌＧａＮの界面にはｐ型電界制御チャンネルが形成され、ＡｌＧａＮ／ＧａＮの界面にはｎ型チャンネルが形成される。
【００８９】
この三層構造においては、挟まれたＡｌＧａＮ層の厚さを制御することにより、２次元電子ガスとｐ型電界制御チャンネルの距離を制御することができる。また、両側に同じ組成の窒化物を用いることにより、ｎ型チャンネルとｐ型電界制御チャンネル部分に等しい分極を発生させられる。つまり、正負が逆で、等しい面密度の空間固定電荷を発生させられる。その結果、ｎ型チャンネルとｐ型電界制御チャンネルのキャリア面密度をほぼ同じにすることができる。他の組み合わせ、例えば、IｎＡｌＮ／ＧａＮや、ＡｌＧａＮ／ＩｎＧａＮにおいても同様である。
【００９０】
ＧａＮとＡｌＧａＮのヘテロ接合の形成には、最適な組成、つまり、アルミ組成比としては、２０％〜４０％が良い。それ以上の高アルミ組成のＡｌＧａＮを用いてヘテロ界面を形成すると、二次元電子ガスの移動度が下がり、トランジスタの特性が劣化する。具体的には、アルミ組成比として４０％〜５０％以上用いると、移動度が大きく劣化する。
【００９１】
また、ＧａＮ／ＡｌＧａＮ／ＧａＮの場合に、ｎ型チャンネルとｐ型電界制御チャンネルの距離が近接しキャリア密度が低減している場合には、キャリア密度の補償を行うのがよい。
【００９２】
しかしながら、実際のデバイスを作製する場合においては、素子の層構造を成長させる時に、格子緩和が起きたり、薄いｐ型の基板を用いたり、あるいは、表面に空中配線があったりする場合がある。また、ドーピングしなくても窒素抜け等によりｎ型になる場合がある。つまり、バックグラウンドのキャリア密度も存在する。その時には、ＧａＮ／ＡｌＧａＮ／ＧａＮのような対称な構造を用いて、同じ面密度のプラスとマイナスの空間固定電荷を発生させたとしても、リサーフの効果が得られるとは限らない。または、ＧａＮ／ＡｌＧａＮ／ＧａＮの二つの界面に同じ面密度の空間固定電荷が発生するとは限らない。この場合には、素子構造全体の空間固定電荷やキャリアの分布、電極の位置、格子緩和を考慮して素子設計を行う必要がある。
【００９３】
そして、非対称の層構造を用いて調整する必要がある場合がある。例えば、キャップ層にｎ型ドーピングを行った場合である。その場合には、ｎ型のドーピング量に等しいマイナスの空間固定電荷があるため、ｐ型のドーピングを行うか、ピエゾ効果により発生する空間固定電荷を制御することによって、空間的なチャージを制御する必要がある。そのような時には、ＩｎＧａＮ／ＡｌＧａＮ／ＧａＮ等の非対称な構造を用いて発生する電子とホールの面密度を制御するように構成することが好ましい。
【００９４】
III族面が素子表面になるような層構造の場合には、基板側からＧａＮ／ＡｌＧａＮ／ＩｎＧａＮの順に成長させると、ＡｌＧａＮ／ＩｎＧａＮ界面にｐ型層が形成される。そのＩｎの組成を変化させることにより、マイナスの空間固定電荷を調整できる。また、当然のことながら、ドーピングによって調整することも可能である。
【００９５】
III族面が素子表面である結晶方位を持ち、ピエゾ分極と自発分極によってチャンネルを形成する場合について、実施例１、実施例２、および実施例３により説明する。
【００９６】
（実施例１）
実施例１の窒化物半導体ヘテロ接合トランジスタとして、まず、素子表面側に２次元電子ガスからなるチャンネルを有し、チャンネルに対して基板側にｐ型電界制御チャンネルを有し、電界制御チャンネルがソース電極に接続しているトランジスタの構造について説明する。図１は、本発明の実施例１の窒化物半導体ヘテロ接合トランジスタの構造の説明図である。図１において、１は基板、２はＡｌｘＧａ１−ｘＮ層、３はＧａＮ層、４はＡｌｙＧａ１−ｙＮバリアー層、５はソース電極、６はゲート電極、７はドレイン電極、８はＳｉＮ膜である。この窒化物半導体ヘテロ接合トランジスタの層構造は、基板１の側から、ＡｌｘＧａ１−ｘＮ層２、ＧａＮ層３、ＡｌｙＧａ１−ｙＮバリアー層４から構成されており、ｎ型チャンネル（３，４）より、基板側に２次元状のｐ型電界制御チャンネル（２，３）があり、ソース電極５が電界制御チャンネル（２，３）に導通している構造を持つ。
【００９７】
ゲート電極６は、白金、ニッケル、パラジウムなどを用いる。ドレイン電極７やソース電極５のチャンネルへのオーミックコンタクトには、アルミニウムなどを用いる。ソース電極５の電界制御チャンネルへのオーミック電極は、白金、ニッケル、パラジウムなどを用いる。そのため、ゲート電極６と同時に形成可能である。
【００９８】
２次元電子ガスからなるチャンネルは、ＧａＮ層３とＡｌｙＧａ１−ｙＮバリアー層４の間のヘテロ界面に形成される。２次元電子ガスの波動関数は、おもにＧａＮ層３の側にあるが、その裾は１〜３ｎｍ程度ＡｌｙＧａ１−ｙＮバリアー層４に入り込んでいる。また、ｐ型電界制御チャンネルは、ＡｌｘＧａ１−ｘＮ層２とＧａＮ層３の間のヘテロ界面に形成される。おなじく、ＧａＮ層３の側に、主にホールは存在する。
【００９９】
チャンネルと電界制御チャンネルは、空乏化した時に、ほぼ同じ面密度の空間固定電荷をもっていなければならない。つまり、同じ面密度のピエゾ効果による分極と自発分極による電荷を持っていなければならない。そのため、ＡｌｘＧａ１−ｘＮ層２とＡｌｙＧａ１−ｙＮバリアー層４の組成ｘとｙはほぼ等しい必要がある。ｘとｙの組成は、２次元電子ガスの特性から、０．２〜０．４が望ましい。
【０１００】
また、他の電荷が存在しないようにする必要がある。特に、バッファー層には注意を要する。成長条件がきちんとしている場合には、ＡｌｘＧａ１−ｘＮ層２と同じ組成のバッファー層を用いれば良い。
【０１０１】
しかし、例えば、サファイア基板上にバッファー層としてＧａＮ層を形成し、その上にＡｌｘＧａ１−ｘＮ層２を形成した場合には、バッファー層とＡｌｘＧａ１−ｘＮ層２の間に電荷が生じる場合がある。ＡｌｘＧａ１−ｘＮ層２が空乏層の長さに比較して十分に厚い場合や、バッファー層が薄くほとんど絶縁体である場合には問題がない。しかしながら、バッファー層が厚い場合には、ＧａＮバッファー層とＡｌｘＧａ１−ｘＮ層２の間にピエゾ効果によりプラスの空間電荷が発生する。よって、この場合は、ｐ型のドーピングにより補償して中性化する必要がある。高濃度のｐ型のドーピングは困難なので、ＧａＮバッファー層からＡｌｘＧａ１−ｘＮ層２にかけてある厚さの範囲で組成を徐々に変化させ、必要とするｐ型ドーピングの濃度を下げることができる。ＡｌＮバッファー層を用いる場合も同様である。ＡｌＮバッファー層とＡｌｘＧａ１−ｘＮ層２の間には、ピエゾ分極や自発分極によりマイナスの空間固定電荷が発生する。これに対しては、ｎ型のドーピングにより同様に補償する。
【０１０２】
ＡｌｘＧａ１−ｘＮ層２の厚さは、１から４μｍで良い。ＧａＮ層３の厚さは、チャンネルと電界制御チャンネル間の距離を決める。１０ｎｍ〜４０ｎｍ程度だとチャンネルのシート抵抗は下がるが、リサーフの効果は大きい。薄いと電子密度が大きく下がり素子抵抗が大きくなる。実施例１のように、ｎ型のチャンネルに対してゲート電極６と反対側の基板側に電界制御チャンネルがある場合には、チャンネルと電界制御チャンネルの距離が大きくしてもゲート電圧によってチャンネル電流を制御可能である。そのため電界制御チャンネル４０ｎｍ以上であっても良い。ＡｌｙＧａ１−ｙＮバリアー層４の厚さは、２０ｎｍ〜４０ｎｍで良い。表面のＳｉＮ膜は、電流コラプスを防ぐのに効果がある。また、耐圧が上がってくると、素子自身の耐圧よりも、素子表面の耐圧の方が低くなる。素子表面で放電が容易に発生する。図には示していないが、素子表面を酸化硅素膜等の耐圧の大きな膜で保護する。
【０１０３】
図２は実施例１の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。図２において、１は基板、２はＡｌｘＧａ１−ｘＮ層、３はＧａＮ層、４はＡｌｙＧａ１−ｙＮバリアー層、５はソース電極、６はゲート電極、７はドレイン電極、８はＳｉＮ膜、９はＧａＮ層、１０はＡｌｚＧａ１−ｚＮ障壁層である。この構造のＡｌＧａＮ／ＧａＮヘテロ接合電界効果型トランジスタは、障壁層を持つ構造とした変形である。図２に示す構造は、図１の構造とは異なり、チャンネルと電界制御チャンネルの間に、ＡｌｚＧａ１−ｚＮ障壁層１０を設けて、電子とホールが容易に移動しない構造としている。すなわち、この構造では、ｎ型チャンネル（３，４）より基板側に２次元状のｐ型電界制御チャンネル（２，９）があり、ソース電極５が電界制御チャンネル（２，９）に導通しており、このｎ型チャンネル（３，４）と電界制御チャンネル（２，９）の間に障壁層（１０）がある構造を持つ構成である。
【０１０４】
この構造においては、ＡｌｚＧａ１−ｚＮ障壁層１０の組成ｚにも依存するが、電子が走行するＧａＮ層３と、ホールが走行するＧａＮ層９の厚さは、１．５ｎｍ以上にする。それ以下では、ほぼ、電子とホールは、ＧａＮ層３やＧａＮ層９に閉じ込められずに、ＡｌｚＧａ１−ｚＮ障壁層１０に大きく広がることになる。一方、３ｎｍ以下ならば、量子井戸構造となり、効率よく閉じ込めが可能となる。実施例１と同様に、ここでの組成ｘとｙはほぼ等しい必要がある。２次元電子ガスチャンネルと２次元状のホールの密度は、ｚとｘの差、ｘ−ｚ、または、ｙ−ｚで決まる。この値が０．２〜０．４が良い。
【０１０５】
図３は、図２に示すトランジスタ構造のチャンネルと電界チャンネル部分のバンド構造を示す図である。トランジスタのチャンネルと電界制御チャンネルおよびその間に位置する障壁層のエネルギーバンドを示しており、ピエゾ分極や自発分極により形成された空間固定電荷ｑ１＞０とｑ２＞０、および距離等によって、電子とホールの密度が決まる。また、ｑ１＞ｑ２である。
【０１０６】
図４は実施例１の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を説明する図である。実施例１の窒化物半導体ヘテロ接合トランジスタの別の変形例を示している。この変形例のトランジスタ構造は、ｎ型チャンネル（３〜４）より基板側に２次元状のｐ型電界制御チャンネル（２〜９）があり、ソース電極５が電界制御チャンネル（２〜９）に導通しており、このｎ型チャンネル（３〜４）と電界制御チャンネル（２〜９）の間に障壁層（１０）がある構造のトランジスタ構造となっている。
【０１０７】
図４において、１は基板、２はＡｌｘＧａ１−ｘＮ層、３はＧａＮ層、４はＡｌｙＧａ１−ｙＮバリアー層、５はソース電極、６はゲート電極、７はドレイン電極、８はＳｉＮ膜、９はＧａＮ層である。１０はＡｌｚＧａ１−ｚＮ障壁層、１１はＡｌｖＧａ１−ｖＮ障壁層、１２はＡｌｗＧａ１−ｗＮ障壁層である。この変形例の構造は、チャンネルと電界制御チャンネルのシートキャリア密度が低い場合に、それを補償する構造である。単純にキャリア密度をあげるには、ＡｌｘＧａ１−ｘＮ層２と、ＡｌｙＧａ１−ｙＮバリアー層４のアルミ組成ｘとｙを等しいまま、大きくすれば良い。例えば、ｘ＝ｙ＝０．６などである。しかしながら、アルミ組成が大きいと、合金散乱等が発生する。そのため、チャンネルを構成するバリアー層のアルミ組成は、２０％から４０％程度にする必要がある。よって、ＡｌｖＧａ１−ｖＮ層１１とＡｌｗＧａ１−ｗＮ層１２を挿入して、それらの組成ｖとｗを０．２〜０．４に保ったまま、ＡｌｘＧａ１−ｘＮ層２とＡｌｙＧａ１−ｙＮバリアー層４の組成ｘとｙを、ｖとｗよりも大きくすれば良い。ＡｌｖＧａ１−ｖＮ層１１とＡｌｗＧａ１−ｗＮ層１２の厚さは、波動関数のしみ込みの厚さ程度にする。つまり１〜２ｎｍ以下が良い。
【０１０８】
（実施例２）
次に、同じくピエゾ分極と自発分極によってチャンネルを形成する場合であって、素子表面側にｐ型電界制御チャンネルを有し、ｐ型電界制御チャンネルに対して基板側に２次元電子ガスからなるチャンネルを有し、ｐ型電界制御チャンネルがゲート電極に接続している構造による実施例の窒化物半導体ヘテロ接合トランジスタについて説明する。
【０１０９】
図５は、本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。図５において、２１は基板、２２はＧａＮ層、２３はＡ１ｙＧａ１−ｙＮバリアー層、２４はＧａＮ層、２５はソース電極、２６はゲート電極、２７はドレイン電極、２８はＳｉＮ膜である。このトランジスタの層構造は、基板２１側から、ＧａＮ層２２、ＡｌｙＧａ１−ｙＮバリアー層２３、ＧａＮ層２４である。すなわち、２次元状のｐ型電界制御チャンネル（２３，２４）より基板側にｎ型チャンネル（２２，２３）があり、ゲート電極２６が電界制御チャンネル（２３，２４）に導通している構造を持つトランジスタ構造である。
【０１１０】
ゲート電極２６は、白金、ニッケル、パラジウムなどを用いる。これらの金属はｐ型層へのオーミックコンタクトにも用いられる金属である。電子が空乏化し電界が集中しているゲート端のドレイン側の部分を通して、ホールが排出されることが可能である。また、ドレイン電極２７では、電極より電子が供給され、ｐ型の電界制御チャンネルは空乏化しており、ホールはほとんど流れ込まない。しかしながら、電流が流れ込む構造とする場合には、ドレイン電極２７の下部および近辺のＧａＮ層２４が除去された構造とする。
【０１１１】
２次元電子ガスからなるチャンネルは、ＧａＮ層２２とＡｌｙＧａ１−ｙＮバリアー層２３の間のヘテロ界面に形成される。また、ｐ型電界制御チャンネルは、ＡｌｙＧａ１−ｙＮ層２３とＧａＮ層２４の間のヘテロ界面に形成される。
【０１１２】
バッファー層や、キャリアの面密度等についての制約は実施例１と同様である。ＡｌｙＧａ１−ｙＮバリアー層２３の厚さについては、薄い方が良い。表面は必要に応じて、酸化珪素等でカバーするのが良い。また絶縁性の高いフッ素系のオイル等でも良い。
【０１１３】
図６は、図５に示す素子のドレイン電圧とドレイン電流の特性を示す図である。図５に示す実施例２の構造で、オン耐圧が２００Ｖ以上ある素子のドレイン電圧−電流特性が図６に示されている。素子構造は、（０００１）ｃ面サファイア基板上にＧａＮバッファー層を用いて、厚さ４μｍのノンドープＧａＮ層、厚さ１７ｎｍのＡｌｙＧａ１−ｙＮバリアー層（ｙ＝０．２５）、厚さ５ｎｍのノンドープＧａＮ層である。
【０１１４】
この層構造において、シート抵抗は５００〜６００Ω程度である。ソース〜ドレイン間隔が２μｍ、ゲート長が２μｍ、ゲート〜ドレイン間が７μｍである。この構造は、ＡｌｙＧａ１−ｙＮバリアー層２３の厚さが薄いため、リサーフの効果が高い。また、ＡｌｙＧａ１−ｙＮバリアー層との表面のＧａＮ層の間のホール密度は非常に薄くなっている。図６に示す特性図は、測定範囲が２００Ｖまでの測定機器を用いた結果を示している。このため、それ以上は測定できていない。ＡｌｙＧａ１−ｙＮバリアー層が薄いため、最大電流は３００ｍＡ／ｍｍ程度である。しかし、通常の素子でオン耐圧は５０〜１００Ｖ程度であり、２倍以上特性が改善できている。
【０１１５】
図６に示す特性図において、Ｖｇが−３Ｖ以下で、ドレイン電圧が２００Ｖ近辺でドレイン電流が流れているのは、基板側のＧａＮ層中を流れているためである。基板側のＧａＮ層の抵抗は１０ＭΩ程度あるが、それでも流れていることが分かる。
【０１１６】
そのため、このような場合には、基板側のＧａＮ層に薄くｐドーピングを行うようにすると良い。チャンネル等の面密度に比較して十分に小さければ良い。数μｍのＧａＮ層に対しては、約１０１６ｃｍ−３以下ならば良い。
【０１１７】
図７は、本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。窒化物半導体ヘテロ接合トランジスタの実施例２の変形例の構造を示している。図７において、２１は基板、２２はＧａＮ層、２４はＧａＮ層、２５はソース電極、２６はゲート電極、２７はドレイン電極、２８はＳｉＮ膜、２９はＡｌｘＧａ１−ｘＮバリアー層、３０はＡｌｙＧａ１−ｙＮバリアー層、３１はＡｌｚＧａ１−ｚＮバリアー層である。図７に示す実施例２の変形例のトランジスタ構造においては、チャンネルと電界制御チャンネルの間に設けられるバリアー層が、ＡｌｘＧａ１−ｘＮバリアー層２９、ＡｌｙＧａ１−ｙＮバリアー層３０、ＡｌｚＧａ１−ｚＮバリアー層３１の三層構造になっている。この構造は、チャンネルと電界制御チャンネルの間に、ホールと電子の障壁を高くする効果と、各チャンネル内のキャリア密度を補償する効果との両方を持つ。
【０１１８】
単に障壁層を大きくするだけならば、チャンネルと電界制御チャンネルの間にアルミ組成の大きなＡｌＧａＮ層バリアー層を設ければ良い。しかしながら、ヘテロ接合において大きな組成変化を行うと結晶の格子定数差が大きく、結晶欠陥が発生し、移動度等が低下する。そのため、図７に示すような構造を用いる。
【０１１９】
この構造においては、チャンネルはＧａＮ層２２とＡｌｘＧａ１−ｘＮバリアー層２９の接合面に形成され、電界制御チャンネルはＡｌｚＧａ１−ｚＮバリアー層３１とＧａＮ層２４の接合面に形成される。ＡｌｘＧａ１−ｘＮバリアー層２９の組成は、チャンネルの電気特性、例えばシート抵抗が最低になるようにする。例えば、ｘ＝０．２〜０．４にする。
【０１２０】
一方、ＡｌｙＧａ１−ｙＮバリアー層３０の組成ｙは、ｙ＞ｘとなるようにする。ＡｌｘＧａ１−ｘＮバリアー層２９の厚さが薄ければ、ＡｌｘＧａ１−ｘＮバリアー層２９とＡｌｙＧａ１−ｙＮバリアー層３０の間にチャンネルが形成されることはなく、その間に分極により形成されたプラスの空間固定電荷は、チャンネル内の電子を増やす働きをする。つまり、ＡｌｘＧａ１−ｘＮバリアー層２９とＡｌｙＧａ１−ｙＮバリアー層３０の接合面は、キャリア供給層として働く。
【０１２１】
また、ｙ＞ｘであるため、ＡｌｙＧａ１−ｙＮバリアー層３０は電子とホールのバリアーとして働く。ここで、ｙ＝１の場合には、ＡｌＮを障壁層として用いることになる。ｚ＜ｙのときは、ＡｌｙＧａ１−ｙＮバリアー層３０とＡｌｚＧａ１−ｚＮバリアー層３１の界面にマイナスの空間固定電荷が発生し、ホールのキャリアを増やす働きがある。つまりキャリア供給層として作用する。
【０１２２】
図８は、実施例２の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を示す図である。図９は、図８に示すトランジスタのチャンネルと電界制御チャンネルのエネルギーバンド図である。図８に示す変形例のトランジスタ構造は、図７の構造に、更に、ＡｌｖＧａ１−ｖＮバリアー層３２とＡｌｗＧａ１−ｗＮバリアー層３３を設けた構造となっており、図９に、そのバンド構造が示されている。ＧａＮ層２２とＧａＮ層２４の厚さは２〜４ｎｍにすれば、閉じ込めが効率よく行われる。チャンネルの二次元電子ガスは、ＧａＮ層２２に閉じ込められる。それにより、遮断領域におけるソース〜ドレイン間の暗電流を低減することができる。また、ｐ型電界制御チャンネル内のホールは、ＧａＮ層２４に閉じ込められる。
【０１２３】
チャンネル部分のチャンネルが空乏化した時のプラスの空間固定電荷の密度は、ＡｌｖＧａ１−ｖＮバリアー層３２とＡｌｙＧａ１−ｙＮバリアー層３０のアルミ組成の差ｙ−ｖで決まる。また、電界制御チャンネル部分の空乏化した時のマイナスの空間固定電荷の密度はＡｌｗＧａ１−ｗＮバリアー層３３とＡｌｙＧａ１−ｙＮバリアー層３０のアルミ組成の差ｙ−ｗで決まる。これは、実質的に等しい必要があることから、ｖ＝ｗである必要がある。
【０１２４】
（実施例３）
図１０は、本発明の実施例３の窒化物半導体ヘテロ接合トランジスタの構造を示す図である。図１０において、４１は基板、４２はＡ１ｘＧａ１−ｘＮバリアー層、４３はＧａＮ層、４４はＡｌｙＧａ１−ｙＮバリアー層、４５はＧａＮ層である。４６はソース電極、４７はゲート電極、４８はドレイン電極、４９は絶縁膜である。この層構造は、チャンネルを上下から電界制御チャンネルで挟んだ構造である。素子の層構造は、基板４１、ＡｌｘＧａ１−ｘＮ層４２、ＧａＮ層４３、ＡｌｙＧａ１−ｙＮバリアー層４４、ＧａＮ層４５からなっている。チャンネルは、ＧａＮ層４３とＡｌｙＧａ１−ｙＮバリアー層４４のヘテロ界面に形成される。基板４１の側の電界制御チャンネルはＡｌｘＧａ１−ｘＮ層４２とＧａＮ層４３のヘテロ界面に形成される。素子表面側の電界制御チャンネルはＡｌｙＧａ１−ｙＮバリアー層４４とＧａＮ層４５のヘテロ界面に形成される。
【０１２５】
表面層はＧａＮ層を用いるのが良い。それにより、アルミの酸化等による素子の劣化を防ぐことができる。ゲート下のソース側をリセス構造によりエッチングし、チャンネルを空乏化させる。さらに、チャンネルより基板側の電界制御チャンネルにより、より空乏化させる。これによって、ゲート電圧がかかってない状態で、ゲート下のチャンネルを空乏化し、ノーマリーオフ動作とすることができる。ゲート電極部分は、ＭＩＳ構造にする必要はない。しかしながら、最大電流を上げるためには、ソース電極側のリセス構造部には、ＭＩＳ構造を用いるのが望ましい。
【０１２６】
一方ゲート電極４７のドレイン側は、ＧａＮ層４５に接続させる。これにより、ホールの排出と注入が可能なようにする。チャンネルと、電界制御チャンネルが空乏化した時の空間固定電荷の面密度を実質的に等しくするには、ｎ型のドーピングを用いる。チャンネル部分については、ヘテロ接合のＡｌｙＧａ１−ｙＮバリアー層４４側近辺にドーピングする。基板側の電界制御チャンネル部分についてはヘテロ接合のＡｌｘＧａ１−ｘＮ層４２側にドーピングする。素子表面側の電界制御チャンネルについては、ヘテロ接合のＡｌｙＧａ１−ｙＮバリアー層４４側にドーピングする。
【０１２７】
チャンネルに対して基板側と素子表面側にある二つの電界制御チャンネルに等しい面密度のドーピングを行う必要はない。ノーマリーオン化のためであれば、基板下側の電界制御チャンネルへより高い面密度のドーピングを行った方が効果的である。
【０１２８】
また、チャンネル部分にドーピングする必要がない場合もある。電界制御チャンネルにのみドーピングして、チャンネルと電界制御チャンネルが空乏化した時の空間固定電荷の面密度が実質的に等しくなれば良い。さらに、素子表面側の電界制御チャンネルにほとんどドーピングすることにより面密度を実質的に等しくすれば、ゲート下のリセス構造によりドーピング部分が除去されるので、ノーマリーオフ化が効果的に行える。
【０１２９】
以上、III族面が素子の表面側になる結晶方位の場合について述べたが、Ｖ族面が素子の上側になる場合についても、以上で述べた方法を応用することによりリサーフ構造を形成することが可能である。
【０１３０】
また、二次元ホールガスをチャンネルとするｐ型チャンネルを用いる場合についても同様である。この場合については、実施例１〜実施例３の層構造を窒化ガリウム基板のＶ族面上に形成し、ソースとドレインに用いている電極材料とゲートに用いている電極材料を入れ替えられることにより、可能となる。
【０１３１】
また、ピエゾ効果を用いないで、ｎチャンネルとｐ型層を形成することも可能である。この場合には、ｍ面やａ面の窒化ガリウム基板を用いれば良い。分極の方向は、基板表面と平行になり、その結果、ピエゾ効果により空間電荷が発生することがない。この場合において、ヘテロ接合に二次元電子ガスを作成する方法は、ＩｎＧａＡｓ系の電子デバイスにおける方法と同様である。ヘテロバリアー側にドーピングし、キャリア供給層を形成することにより、ヘテロ界面に二次元電子ガスが形成される。二次元ホールガスについても同様である。この場合においても、電子とホールのシートキャリア密度になるようにすれば良い。正確には、空乏化した時に発生する空間電荷が実質的に等しい密度になるようにする。
【０１３２】
本発明による窒化物半導体ヘテロ接合トランジスタのリサーフ効果は、ヘテロ接合電界効果型トランジスタのみならず、ヘテロ接合バイポーラトランジスタにおいても応用可能である。具体的には、遮断領域において空乏層の発生するベースとコレクタ間に用いれば良い。そして、電界制御チャンネルが、エミッタまたはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を用いれば耐圧を向上させることが可能である。あるいは、電界制御チャンネルが、ベースに、直接または半導体層を介して電気的に導通しているリサーフ構造でも良い。
【０１３３】
次に、本発明による窒化物半導体ヘテロ接合トランジスタの実際のプロセスの方法を説明する。一例として、図５示すワイドバンドギャップ系半導体のへテロ接合電界効果トランジスタの製造プロセスは、以下の通りである。
【０１３４】
基板にはサファイア（０００１）ｃ面を用いる。ＳｉＣやＧａＮなどの基板を用いても良い。ＧａＮ基板を用いる場合には、III族面が成長面である基板を用いる。
【０１３５】
サファイア基板とＧａＮは格子定数の差が１６．３％と大きいためサファイア基板上に直接ＧａＮを成長すると多量の結晶欠陥がＧａＮ層に導入される。これを避けるためには基板とＧａＮ層の間に緩衝層をいれる。
【０１３６】
ここで、ＡｌＮやＡｌＧａＮ等のバッファー層を用いると、バッファー層とその上のＧａＮ層の間にピエゾ効果によりマイナスの空間固定電荷が形成される可能性がある。そこで、低温ＧａＮバッファー層を用いる。
【０１３７】
その上にノンドープＧａＮ層を２〜４μｍ程度成長する。ノンドープＧａＮ層の抵抗が低いと、ドレイン電流が完全に遮断しない。そのため、シート抵抗としては、１０ＭΩ程度以上のものを用いる。その上にアルミの組成比が２５％のＡｌＧａＮバリアーを１７ｎｍ成長する。合金散乱を防ぎ移動度を向上させるために、ＡｌＧａＮバリアー層と下地のＧａＮ層の間に１〜２ｎｍ程度の厚さのＡｌＮ層を挿入しても良い。さらにＡｌＧａＮバリアー層上にノンドープのＧａＮ層を５ｎｍ以上成長させる。
【０１３８】
以上のヘテロ接合電界効果型トランジスタ製造のための結晶構造ができたら、次にトランジスタ構造形成のためのパターニング段階に入る。
【０１３９】
まず、フォトレジストを用いてメサの形状を作製する。ソース、ゲート、ドレインが並ぶ方向に１００μｍ、ゲート幅方向に５０μｍの長方形のメサでよい。ゲートの幅よりもメサの幅が広いとゲートの横を通って電流が流れてしまうため、ゲートの幅とメサの幅は同じ幅にする。このメサは、同じ基板上の他の素子と電気的に絶縁するためでもある。作製方法は、通常に用いられているステッパーを用いた露光方法を用いれば良い。その後、メサの形状になっているフォトレジストをマスクとして用いて、成長した基板をドライエッチングによりメサパターン状に加工する。
【０１４０】
このメサエッチングにより同じ基板状の素子と素子の間が分離され、お互いの素子間に電流が流れないようになる。ドライエッチングは、例えば、電子サイクロトロン共鳴（ＥＣＲ）法を用いた塩素プラズマを用いて行う。ドライエッチングは、ウエットエッチング法に比べ、エッチングの異方性つまり垂直性があり、エッチング速度の制御が簡単である。エッチングレートは、エピタキシャル膜の結晶品質、塩素プラズマの圧力、加速エネルギーなどによって違うが一時間に５００〜７００ ｎｍである。５０ｎｍ程度エッチングして、ＡｌＧａＮバリアー層とその上のＧａＮ層を除去する。
【０１４１】
素子分離については、塩素系のガスを用いたドライエッチング以外にもイオン注入によっても可能である。窒素イオン等を高速で打ち込むことにより、電気的に絶縁性を持たせて、素子分離を行えば良い。
【０１４２】
メサエッチング後、メサ以外の部分に絶縁膜を形成する。絶縁膜には、酸化硅素膜、窒化硅素膜等を用いることができる。メサの端で、ゲート電極がある部分は注意する。メサの側面のＧａＮ／ＡｌＧａＮ／ＧａＮ層構造にゲート電極が接すると、ゲートリーク電流が増加するので、メサ側面も絶縁膜によりカバーされるようにする。
【０１４３】
その後、ソース電極とドレイン電極を形成する。ソース電極及びドレイン電極の電極メタルとしては、基板表面側から、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（３０／２２０／４０／５０ｎｍ）の構造を用いる。電極メタル蒸着には高真空電子ビーム蒸着法を用いる。電子ビーム蒸着後リフトオフ法でソース及びドレイン部分以外のメタルを除去する。リフトオフ用の溶液としてはアセトンを用いれば良い。
【０１４４】
その後、電極メタルとＡｌＧａＮ／ＧａＮ層との合金化のためアニールを行う。アニールは高速のランプアニール法（ＲＴＡ）を用い、８００℃で３０秒間行なう。ただし、アニールの装置によって熱電対の指示が異なるなどの条件が違うため、条件出しを行う必要がある。
【０１４５】
次はゲート電極を形成する。ゲートのパターニングは、フォトリソグラフィ法を用いるが、ゲート長が短く微細パターンを用いる場合には電子ビームリソグラフィ法を用いる。例えば、ゲートの長さが２００ｎｍ以下の場合は、電子ビームリソグラフィ法を用いるとよい。ゲート電極メタルとしては、基板表面側から、Ｎｉ／Ａｕ（５０／２００ｎｍ）を用いる。ゲートメタルの形成にも高真空電子ビーム蒸着法を用いる。ゲート電極パターンのリフトオフにはアセトン溶液を用いれば良い。ゲート電極については、アニールは行なわない。その後必要に応じて、電極パッド等を金やメッキを用いて作成する。
【産業上の利用可能性】
【０１４６】
本発明による窒化物半導体ヘテロ接合トランジスタは、高い耐圧特性を持つため、家庭用電源のインバータ、コンバータ等に使用可能である。横型素子での高耐圧化が可能であるため、例えば、他の電子部品と集積化が可能であり、家庭用ＤＣ電源のＡＣ−ＤＣ変換部等を小型化できる。また、高速動作が可能であり、省エネルギー化にも効果がある。
【図面の簡単な説明】
【０１４７】
【図１】本発明の実施例１の窒化物半導体ヘテロ接合トランジスタの構造の説明図である。
【図２】実施例１の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。
【図３】図２に示すトランジスタ構造のチャンネルと電界制御チャンネル部分のバンド構造を示す図である。
【図４】実施例１の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を説明する図である。
【図５】本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。
【図６】図５に示す素子のドレイン電圧とドレイン電流の特性を示す図である。
【図７】本発明の実施例２の窒化物半導体ヘテロ接合トランジスタの変形例の構造を説明する図である。
【図８】実施例２の窒化物半導体ヘテロ接合トランジスタの別の変形例の構造を示す図である。
【図９】図８に示すトランジスタ構造のチャンネルと電界制御チャンネル部分のバンド構造を示す図である。
【図１０】本発明の実施例３の窒化物半導体ヘテロ接合トランジスタの構造を説明する図である。
【符号の説明】
【０１４８】
１：基板
２：ＡｌｘＧａ１−ｘＮ層
３：ＧａＮ層
４：ＡｌｙＧａ１−ｙＮバリアー層
５：ソース電極
６：ゲート電極
７：ドレイン電極
８：ＳｉＮ膜
９：ＧａＮ層
１０：ＡｌｚＧａ１−ｚＮ障壁層
１１：ＡｌｖＧａ１−ｖＮ障壁層
１２：ＡｌｗＧａ１−ｗＮ障壁層
２１：基板
２２：ＧａＮ層
２３：ＡｌｙＧａ１−ｙＮバリアー層
２４：ＧａＮ層
２５：ソース電極
２６：ゲート電極
２７：ドレイン電極
２８：ＳｉＮ膜
２９：ＡｌｘＧａ１−ｘＮバリアー層
３０：ＡｌｙＧａ１−ｙＮバリアー層
３１：ＡｌｚＧａ１−ｚＮバリアー層
３２：ＡｌｖＧａ１−ｖＮバリアー層
３３：ＡｌｗＧａ１−ｗＮバリアー層
４１：基板
４２：ＡｌｘＧａ１−ｘＮバリアー層
４３：ＧａＮ層
４４：ＡｌｙＧａ１−ｙＮバリアー層
４５：ＧａＮ層
４６：ソース電極
４７：ゲート電極
４８：ドレイン電極
４９：絶縁膜
【特許請求の範囲】
【請求項１】
窒化物半導体により構成されリサーフ効果を有するヘテロ接合トランジスタであって、
ヘテロ接合に形成された二次元キャリアガスの特性を持つｎ型またはｐ型のチャンネルと、チャンネルと異なる極性の二次元状キャリアを持つ電界制御チャンネルを有し、
チャンネルと電界制御チャンネルは平行に位置し、チャンネルと電界制御チャンネルが空乏化したときの空間固定電荷の面密度は実質的に等しく、リサーフ効果を有する
ことを特徴とするヘテロ接合トランジスタ。
【請求項２】
請求項１に記載のヘテロ接合トランジスタであって、
電界制御チャンネルが、二次元キャリアガスの伝導特性を有する
ことを特徴とするヘテロ接合トランジスタ。
【請求項３】
請求項１または請求項２に記載のヘテロ接合トランジスタであって、
チャンネルと電界制御チャンネルの間に障壁層が位置しており、
この障壁層がホールと電子が走行している時に、ホールと電子がチャンネルから電界制御チャンネルへ放出されるまたは電界制御チャンネルからチャンネルへ放出されるのを防ぐ効果を有する
ことを特徴とするヘテロ接合トランジスタ。
【請求項４】
請求項１乃至３のいずれかに記載のヘテロ接合トランジスタであって、
チャンネルと平行に位置しているキャリア供給層を有しており、
このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減するチャンネルのキャリア密度を補償する効果を持つ
ことを特徴とするヘテロ接合トランジスタ。
【請求項５】
請求項１乃至４のいずれかに記載のヘテロ接合トランジスタであって、
電界制御チャンネルと平行に位置しているキャリア供給層を有しており、
このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減する電界制御チャンネルのキャリア密度を補償する効果を持つ
ことを特徴とするヘテロ接合トランジスタ。
【請求項６】
請求項１乃至５のいずれかに記載のヘテロ接合トランジスタであって、
電界制御チャンネルがゲート電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する
ことを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項７】
請求項１乃至５のいずれかに記載のヘテロ接合トランジスタであって、
電界制御チャンネルがドレイン電極またはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を有する
ことを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項８】
リサーフ効果を有するヘテロ接合バイポーラトランジスタであって、
ベース電極とコレクタ電極の間にチャンネルと電界制御チャンネルを有しており、
電界制御チャンネルが、エミッタ電極またはグランド電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項９】
リサーフ効果を有するヘテロ接合バイポーラトランジスタであって、
ベース電極とコレクタ電極間にチャンネルと電界制御チャンネルを有しており、
電界制御チャンネルが、ベース電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項１】
窒化物半導体により構成されリサーフ効果を有するヘテロ接合トランジスタであって、
ヘテロ接合に形成された二次元キャリアガスの特性を持つｎ型またはｐ型のチャンネルと、チャンネルと異なる極性の二次元状キャリアを持つ電界制御チャンネルを有し、
チャンネルと電界制御チャンネルは平行に位置し、チャンネルと電界制御チャンネルが空乏化したときの空間固定電荷の面密度は実質的に等しく、リサーフ効果を有する
ことを特徴とするヘテロ接合トランジスタ。
【請求項２】
請求項１に記載のヘテロ接合トランジスタであって、
電界制御チャンネルが、二次元キャリアガスの伝導特性を有する
ことを特徴とするヘテロ接合トランジスタ。
【請求項３】
請求項１または請求項２に記載のヘテロ接合トランジスタであって、
チャンネルと電界制御チャンネルの間に障壁層が位置しており、
この障壁層がホールと電子が走行している時に、ホールと電子がチャンネルから電界制御チャンネルへ放出されるまたは電界制御チャンネルからチャンネルへ放出されるのを防ぐ効果を有する
ことを特徴とするヘテロ接合トランジスタ。
【請求項４】
請求項１乃至３のいずれかに記載のヘテロ接合トランジスタであって、
チャンネルと平行に位置しているキャリア供給層を有しており、
このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減するチャンネルのキャリア密度を補償する効果を持つ
ことを特徴とするヘテロ接合トランジスタ。
【請求項５】
請求項１乃至４のいずれかに記載のヘテロ接合トランジスタであって、
電界制御チャンネルと平行に位置しているキャリア供給層を有しており、
このキャリア供給層はチャンネルと電界制御チャンネルが近接した場合に低減する電界制御チャンネルのキャリア密度を補償する効果を持つ
ことを特徴とするヘテロ接合トランジスタ。
【請求項６】
請求項１乃至５のいずれかに記載のヘテロ接合トランジスタであって、
電界制御チャンネルがゲート電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する
ことを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項７】
請求項１乃至５のいずれかに記載のヘテロ接合トランジスタであって、
電界制御チャンネルがドレイン電極またはグランドに、直接または半導体層を介して電気的に導通しているリサーフ構造を有する
ことを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項８】
リサーフ効果を有するヘテロ接合バイポーラトランジスタであって、
ベース電極とコレクタ電極の間にチャンネルと電界制御チャンネルを有しており、
電界制御チャンネルが、エミッタ電極またはグランド電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項９】
リサーフ効果を有するヘテロ接合バイポーラトランジスタであって、
ベース電極とコレクタ電極間にチャンネルと電界制御チャンネルを有しており、
電界制御チャンネルが、ベース電極に、直接または半導体層を介して電気的に導通しているリサーフ構造を有する
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−１３４６０８（Ｐ２００７−１３４６０８Ａ）
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００５−３２８２２２（Ｐ２００５−３２８２２２）
【出願日】平成１７年１１月１４日（２００５．１１．１４）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１６年度、経済産業省エネルギー需給構造高度化委託研究「超低損失電力モジュール技術開発」産業活力特別措置法第３０条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１７年１１月１４日（２００５．１１．１４）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１６年度、経済産業省エネルギー需給構造高度化委託研究「超低損失電力モジュール技術開発」産業活力特別措置法第３０条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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