不揮発性半導体記憶装置
【課題】ｐチャンネル型のメモリセルを用いて、従来のｎチャンネル型のＭＯＳメモリセルの電圧印加条件と反対の電圧印加条件を与えることにより、トンネル酸化膜の劣化を防止し、微細化が可能な不揮発性半導体記憶装置を提供する。
【解決手段】消去動作において、コントロールゲート電極７に−５〜−１２Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の正電位を印加し、ドレイン領域を開放状態とすることにより、チャネル部８に正孔のチャネル層を形成する。この電位配置により、チャネル層とフローティングゲート電極５との間のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、フローティングゲート電極５から正孔のチャネル層へ電子が引き抜かれる。
【解決手段】消去動作において、コントロールゲート電極７に−５〜−１２Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の正電位を印加し、ドレイン領域を開放状態とすることにより、チャネル部８に正孔のチャネル層を形成する。この電位配置により、チャネル層とフローティングゲート電極５との間のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、フローティングゲート電極５から正孔のチャネル層へ電子が引き抜かれる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、ｐチャネル型のメモリセルを用いて、書込および消去などを行なう不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の一種であるフラッシュメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）より安価に製造できるため、次世代を狙うメモリデバイスとして期待されている。
【０００３】
このフラッシュメモリを構成するメモリセルは、一般に、ｐ型領域の表面に形成されたｎ型のソース領域およびｎ型のドレイン領域と、このソース領域とドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成されたフローティングゲート電極（電荷蓄積電極）と、このフローティングゲート電極の上方に絶縁膜を介在して形成されたコントロールゲート電極（制御電極）とを有している。
【０００４】
各々のメモリセルにおいて、ソース領域には、ソース線が接続されている。ドレイン領域には、ビット線が接続されている。フローティングゲート電極は情報を蓄積する。コントロールゲート電極には、ワード線が接続されている。
【０００５】
ここで、ＮＯＲ型のフラッシュメモリの書込動作および消去動作について、図３２および図３３を参照して説明する。まず、書込動作においては、図３２に示すように、ドレイン領域３３に５Ｖ程度の電圧、コントロールゲート３７に１０Ｖ程度の電圧が印加される。また、ソース領域３２と、ｐウェル３１とは、接地電位（０Ｖ）に保たれる。
【０００６】
このとき、メモリトランジスタのチャネルには、数百μＡの電流が流れる。ソース領域３２からドレイン領域３３に流れた電子のうち、ドレイン領域３３近傍で加速された電子は、この近傍で高いエネルギーを有する電子、いわゆるチャネルホットエレクトロンとなる。この電子は、コントロールゲート３７に印加された電圧による電界により、図中矢印Ａに示されるように、フローティングゲート電極３５に注入される。このようにして、フローティングゲート電極３５に電子の蓄積が行なわれ、メモリトランジスタのしきい値電圧Ｖthがたとえば８Ｖとなる。この状態が書込状態、“０”と呼ばれる。
【０００７】
次に、消去動作について、図３３を参照して説明する。ソース領域３２に、５Ｖ程度の電圧が印加され、コントロールゲート電極３７に−１０Ｖ程度の電圧が印加され、ｐ型ウェル３１は接地電位に保持される。このとき、ドレイン領域３３は開放状態にされる。ソース領域３２に印加された電圧による電界により、図中矢印Ｂに示されるように、フローティングゲート電極３５中の電子は、薄いトンネル酸化膜３４をＦＮトンネル現象によって通過する。このように、フローティングゲート電極３５中の電子が引き抜かれることによって、メモリトランジスタのしきい値電圧Ｖthがたとえば２Ｖとなる。この状態が消去状態、“１”と呼ばれる。
【０００８】
一方、上述したチャネルホットエレクトロンにより書込を行ない、ＦＮトンネル現象によって消去を行なういわゆるＮＯＲ型のフラッシュセル以外に、単一電源化のために、書込および消去時の消費電力を少なくしたメモリセルが種々開発されている。その１つに、「IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.29, No.4, APRIL 1994 」の454 頁から460 頁または「IEICE TRANS. ELECTRON., VOL.E77-C, No.8 AUGUST 」の1279頁から1286頁に記載されているＤＩＮＯＲ（divided bit line NOR）フラッシュメモリがある。
【０００９】
次に、このＤＩＮＯＲ型フラッシュメモリの構造およびその動作原理について、図３４ないし図３６を参照して説明する。まず、このＤＩＮＯＲ型フラッシュメモリのメモリセルの構造は、上述したＮＯＲ型のフラッシュメモリセルと同様に、ｐウェル３１の表面にｎ型のソース領域３２およびｎ型のドレイン領域３３が形成されている。ソース領域３２とドレイン領域３３とによって挟まれたチャネル領域の上方に、トンネル酸化膜３４を介在してフローティングゲート電極３５が形成されている。このフローティングゲート電極３５の上方には、絶縁膜３６を介在してコントロールゲート電極３７が形成されている。
【００１０】
上記構造よりなるメモリセルは、一般的にスタックゲート型メモリセルと呼ばれ、ソース領域３２は、すべてのメモリセルまたは所定の複数のメモリセルよりなるブロックにおいて電気的に共通に接続されている。コントロールゲート電極３７には、ワード線が接続されており、ドレイン領域３３には、ビット線に接続されている。このような構成により、所定のワード線と所定のビット線が選択されることにより、所定のメモリセルが選択されることになる。
【００１１】
まず、書込動作について、図３４および図３６を参照して説明する。書込動作においては、コントロールゲート電極３７に−８〜−１１Ｖ程度の負電位が印加され、ドレイン領域３３に、４〜８Ｖ程度の正電位が印加される。このとき、ｐウェル３１は接地電位（０Ｖ）に保たれ、ソース領域３２は開放状態に保たれる。この状態において、フローティングゲート電極３５と、ドレイン領域３３とがオーバラップした領域のトンネル酸化膜３４に強電界が印加される。この強電界の印加により、ＦＮトンネル現象を生じ、フローティングゲート電極３８からトンネル酸化膜３４を介してドレイン領域３３へ電子が注入される。この書込動作により、メモリセルは“Ｌｏｗ Ｖｔ”（Ｖｔｈが低い状態）となる。
【００１２】
一方、消去動作においては、コントロールゲート３７に、８〜１２Ｖ程度の正電位が印加され、ソース領域３２およびｐウェル３１に、−６〜−１１Ｖ程度の負電位を与え、ドレイン領域３３を開放状態に維持する。これにより、メモリセルのチャネル部に電子３８のチャネル層が形成され、このチャネル層とフローティングゲート電極３５との間のトンネル酸化膜３４に強電界が印加される。この強電界により、ＦＮトンネル現象が生じ、チャネル層の電子３８がフローティングゲート電極３５へ注入される。この消去動作により、メモリセルは、“Ｈｉｇｈ Ｖｔ”（Ｖｔｈが高い状態）となる。
【００１３】
また、読出動作においては、コントロールゲート電極３７に、“Ｈｉｇｈ Ｖｔ”と“Ｌｏｗ Ｖｔ”のほぼ中間となる３〜５Ｖ程度の正電位を印加し、ソース領域３２とｐウェル３１とを接地状態とし、ドレイン領域３３に１〜２Ｖ程度の正電位を印加することにより、メモリセルトランジスタに電流が流れるかどうかを確認する。この確認により、メモリセルが“Ｈｉｇｈ Ｖｔ”か“Ｌｏｗ Ｖｔ”か、を判定する。
【００１４】
なお、図３７は、上述したＤＩＮＯＲ型フラッシュメモリセルの書込特性を表わす図であり、書込時間が長くなるにつれて、しきい値が正の範囲内において小さくなることがわかる。また、図３８は、上述したＤＩＮＯＲ型フラッシュメモリセルの消去特性を表わす図であり、消去時間が長くなるにつれて、メモリセルのしきい値が正の範囲において大きくなっていくことがわかる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上、従来のＮＯＲ型およびＤＩＮＯＲ型フラッシュメモリの動作原理について述べたが、上述した従来のＤＩＮＯＲ型フラッシュメモリには、次に述べるような問題点がある。すなわち、ＤＩＮＯＲ型フラッシュメモリの書込動作においては、図３４および図３６に示すような電位印加条件が用いられている。すなわち、ｐウェル３１を接地電位、ソース領域３２を開放状態、ドレイン３３を正電位、コントロールゲート電極３７に負電位をそれぞれ印加して、フローティングゲート電極３５からドレイン領域３３に電子３８を引き抜いている。
【００１６】
この現象は、たとえば「IEDM Technical Digest （1990）」の115頁から118頁に記載または図３３で説明したＮＯＲ型のフラッシュメモリの消去動作と同じ現象を用いている。このようにｎ型の不純物拡散層に電子を引き抜く方法は、たとえば「Symp. VLSI Tech., p.81-p.82, 1993 」に記載されている。
【００１７】
たとえば上述したＤＩＮＯＲ型フラッシュメモリについて考察した場合、図３９に示すように、フローティングゲート電極３５とドレイン領域３２との間に強電界がかかるため、ドレイン領域３２近傍のｐウェル３１内で、バンド−ハンド間トンネル現象を引き起こす。その結果、ドレイン領域３２において電子−正孔対４０を生成し、ドレインリークを引き起こす。このドレインリークは、ＧＩＤＬ（Gate induced drain leakage）と呼ばれている。
【００１８】
つまり、バンド−バンド間トンネル現象によって生成された電子−正孔対４０のうち電子３８は、正電位を持つドレイン領域３２に引き抜かれる。一方、正孔３９は、チャネル方向に引っ張られ、ｐウェル３１へと流れる。このとき正孔３９は、ドレイン領域３２とｐウェル３１の間の空乏層電界により加速され高エネルギーを得るため（ホットホールと呼ばれる）、正孔３９の一部は、トンネル酸化膜３４に注入されることになる。
【００１９】
この正孔３９のトンネル酸化膜３４に与える影響は、ＭＯＳＦＥＴのゲート酸化膜信頼性の観点から広く研究が行なわれている。一般に、正孔３９のトンネル酸化膜３４に与える影響は、著しいダメージを与えることが確認されている。
【００２０】
たとえば、「Symp. VLSI Tech., p.43-p.44, 1993 」の注意深い研究によれば、ゲート絶縁膜に使用されるシリコン酸化膜のＴＤＤＢ寿命は、電圧印加時に通過した正孔の総量と深い相関関係を有している。また、最近は、フラッシュメモリのデータ保持特性の信頼性の観点から、たとえば「第４２回応用物理学関係連合講演会講演予稿集No.2 p.656、28-C-10 ”シリコン酸化膜への正孔注入により誘起されたリーク電流の解析”」に記載されているように、ゲート酸化膜へのホットホールの注入により、ゲート酸化膜の低電圧でのリーク電流が増加することが報告されている。
【００２１】
以上、述べたように、従来のＤＩＮＯＲ型フラッシュメモリセルにおける問題点は、書込時に、ＧＩＤＬを発生しやすい電位印加条件となっている。その結果、書込時に、トンネル酸化膜にホットホールが注入され、著しいトンネル酸化膜の劣化を引き起こしてしまう（文献 K. Tamer San, et al. IEEE ELECTRON DEVICES, Vol.42, No.1, JANUARY 1995 p.150 ）。
【００２２】
そこで、近年においては、上記のようなホットホールの注入によるトンネル酸化膜の劣化を抑制するために、たとえば図４０に示す構造のように、ドレイン領域３３を取囲むように、穏やかなｎ-の不純物分布をもった電界緩和層４１が形成されるようになっている。このように電界緩和層４１を設けることにより、フローティングゲート電極３５からＦＮトンネル現象により電子の引き抜きを行なうドレイン領域３３において、横方向の電界の緩和を行なうことが可能となる。
【００２３】
しかしながら、この電界緩和層４１の形成は、不純物の拡散層とフローティングゲート電極３５との重なり長さＬが長くなるために、実効ゲート長さＬ1が小さくなるという欠点がある。したがって、メモリセルの実効ゲート長の微細化を進めた場合、この電界緩和層４１の存在のために、より長い実効ゲート長を有するメモリセルにおいても、パンチスルーが起きてしまうという問題点があった。
【００２４】
したがって、従来のＤＩＮＯＲ型フラッシュメモリのメモリセルにおいては、実効ゲート長さの微細化を図ることができないため、メモリセルアレイの高集積化が困難となっている。この発明は、上記問題点を解決するためになされたもので、メモリセルの微細化を可能にしつつ、パンチスルー現象の起き難い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
（主発明）
主発明に係る不揮発性半導体記憶装置は、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有する不揮発性半導体記憶装置であって、上記不揮発性半導体記憶装置のデータの書込時に、上記ドレイン領域に負電位を印加するための負電位印加手段と、上記電荷蓄積電極に正電位を印加するための正電位印加手段と、上記ソース領域を開放状態にする開放手段とを備え、上記ドレイン領域から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２６】
（１） 第１の発明
第１の発明に係る不揮発性半導体記憶装置は、上記主発明において、上記不揮発性半導体記憶装置のデータの書込時に、上記ドレイン領域におけるバンド−バンド間トンネル電流誘起ホットエレクトロン注入電流により、上記ドレイン領域から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２７】
（２） 第２の発明
第２の発明に係る不揮発性半導体記憶装置においては、上記主発明において、上記不揮発性半導体記憶装置のデータの書込時に、上記電荷蓄積電極と上記ドレイン領域とに挟まれた領域の上記トンネル酸化膜に強電界を印加してＦＮトンネル現象により上記ドレイン領域から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２８】
（３） 第３の発明
第３の発明に係る不揮発性半導体記憶装置においては、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有する不揮発性半導体記憶装置であって、上記不揮発性半導体記憶装置のデータの消去時に、上記制御電極に負電位を印加するための負電位印加手段と、上記ソース領域および上記ｎ型領域に正電位を印加するための正電位印加手段とを備え、上記チャネル領域に、正孔のチャネル層を形成し、上記正孔のチャネル層と上記電荷蓄積電極との間に介在する上記トンネル酸化膜に強電界を印加し、ＦＮトンネル現象により、上記電荷蓄積電極から上記正孔のチャネル層へ電子の注入を行なっている。
【００２９】
（４） 第４の発明
第４の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記不揮発性半導体記憶装置のデータの書込時に、上記ソース領域を開放状態にする開放手段と、上記ｎ型領域を接地状態にする接地手段とを備えている。
【００３０】
（５） 第５の発明
第５の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記チャネル領域は、ｐ型の埋込層を含む。
【００３１】
（６） 第６の発明
第６の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記電荷蓄積電極は、ｎ型のポリシリコンを含む。
【００３２】
（７） 第７の発明
第７の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記電荷蓄積電極は、ｐ型のポリシリコンを含む。
【００３３】
（８） 第８の発明
第８の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記ソース領域と上記ドレイン領域とは、上記電荷蓄積電極および上記制御電極に対して対称構造である。
【００３４】
（９） 第９の発明
第９の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記ドレイン領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度および上記ドレイン領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度は、５×１０19ｃｍ-3以下である。
【００３５】
（１０） 第１０の発明
第１０の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記ドレイン領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度は、５×１０19ｃｍ-3の領域を含み、上記ソース領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度は、５×１０19ｃｍ-3以下である。
【００３６】
（１１） 第１１の発明
第１１の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記チャネル領域において、上記ソース領域に接して形成され、上記ソース領域の不純物濃度よりも低濃度のｐ型不純物を有する第１不純物領域と、上記ドレイン領域に接して形成され、上記ドレイン領域の不純物濃度よりも低濃度のｐ型不純物を有する第２不純物領域とを備えている。
【００３７】
（１２） 第１２の発明
第１２の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記ｎ型領域において、上記ドレイン領域に接して、上記ドレイン領域を取囲むようにして形成され、上記ｎ型領域よりも高い不純物濃度を有するｎ型の第３不純物領域を備えている。
【００３８】
（１３） 第１３の発明
第１３の発明に係る不揮発性半導体記憶装置においては、上記第１の発明であって、上記トンネル酸化膜の膜厚は、１５ｎｍ以下である。
【００３９】
（１４） 第１４の発明
第１４の発明に係る不揮発性半導体記憶装置においては、第２の発明であって、上記ｎ型領域において、上記ドレイン領域を取囲むように形成され、上記ドレイン領域の不純物濃度よりも低い不純物濃度を有するｐ型の第４不純物領域と、上記ソース領域を取囲むように形成され、上記ｎ型領域よりも高い不純物濃度を有するｎ型の第５不純物領域とを備えている。
【００４０】
（１５） 第１５の発明
第１５の発明に係る不揮発性半導体記憶装置においては、第３の発明であって、上記ドレイン領域を開放状態にする開放手段をさらに備えている。
【００４１】
（１６） 第１６の発明
第１６の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明であって、上記制御電極と上記電荷蓄積電極と上記ソース領域と上記ドレイン領域とでメモリセルが形成され、上記不揮発性半導体記憶装置は、上記メモリセルが複数行および複数列に配列されたメモリセルアレイと、上記複数行に対応して上記各々のメモリセルの制御電極が接続されたワード線と、上記複数列に対応して上記各々のメモリセルのドレイン領域が接続されたビット線とを有している。
【００４２】
（１７） 第１７の発明
第１７の発明に係る不揮発性半導体記憶装置においては、上記第１６の発明において、上記メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域をさらに備え、上記周辺回路領域はｐチャネル型ＭＯＳトランジスタを有し、上記メモリセルの上記ソース領域と上記ドレイン領域とが、上記ｐチャネル型ＭＯＳトランジスタを構成するソース領域およびドレイン領域と同一の構造を有する。
【００４３】
（１８） 第１８の発明
第１８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記ビット線は、主ビット線と副ビット線とを含み、上記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、上記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の上記副ビット線を含む副ビット線群と、上記複数の副ビット線群を選択的に上記複数の主ビット線に接続する選択トランジスタを備え、上記選択トランジスタは、ｐチャネル型トランジスタである。
【００４４】
（１９） 第１９の発明
第１９の発明に係る不揮発性半導体記憶装置においては、第１８の発明であって、上記副ビット線は金属配線材料である。
【００４５】
（２０） 第２０の発明
第２０の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記負電圧印加手段は、上記不揮発性半導体記憶装置の書込時に、Ｖｄ−Ｉｄ特性において（Ｖｄ：ドレイン電圧，Ｉｄ：ドレイン電流）、Ｖｄの絶対値を増加させたときに、［（ｌｏｇＩｄ）／Ｖｄ］″の値が０となるＶｄの値Ｖｄ1を求め、Ｖｄの絶対値がＶｄ1 の値より小さい負電位を前記ドレイン領域に印加して、選択されるメモリセルおよびこの選択されるメモリセルと同一のビット線に接続された選択されないメモリセルにおいて、なだれ破壊が起きないようにする。
【００４６】
（２１） 第２１の発明
第２１の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記メモリセルは、上記メモリセルの紫外線消去の後、上記メモリセルの読出電圧よりも低いしきい値電圧を有している。
【００４７】
（２２） 第２２の発明
第２２の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記メモリセルは、上記メモリセルの紫外線消去の後、上記メモリセルの読出電圧よりも高いしきい値電圧を有している。
【００４８】
（２３） 第２３の発明
第２３の発明に係る不揮発性半導体記憶装置においては、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有するメモリセルと、上記メモリセルが複数行および複数列に配列されたメモリセルアレイと、上記複数行に対応して、上記各々のメモリセルの制御電極が接続されたワード線と、上記複数列に対応して上記各々のメモリセルのドレイン領域が接続されたビット線と、上記各々のメモリセルのソース領域が接続されたソース線とを有し、上記所定のメモリセルの読出時に、選択されない上記ビット線と、選択されない上記ワード線と、上記ソース線と、上記ｎ型領域とに第１の電位を印加するための第１電位印加手段と、選択される上記ビット線に、上記第１の電位よりも１〜２Ｖ低い電位を印加するための第２電位印加手段と、選択される上記ワード線に第２の電位を印加するための第３電位印加手段とを有している。
【００４９】
（２４） 第２４の発明
第２４の発明に係る不揮発性半導体記憶装置においては、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有するメモリセルと、上記メモリセルが複数行および複数列に配列されたメモリセルアレイと、上記複数列に対応して設けられた複数の主ビット線と、上記複数のメモリセルに共通に設けられたソース線とを備え、上記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、上記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、上記複数の副ビット線群を選択的に上記複数の主ビット線に接続するセレクトゲートトランジスタとをさらに備え、上記所定のメモリセルの読出時に、選択されない上記主ビット線と、選択されない上記セレクトゲートトランジスタと、上記ソース線と、上記ｎ型領域に第１の電位を印加するための第１電位印加手段と、選択される上記主ビット線と、選択される上記副ビット線とに第１の電位よりも１〜２Ｖ低い電位を印加するための第２電位印加手段と、選択されない副ビット線を開放状態にする開放手段と、選択される上記セレクトゲートトランジスタに第２の電位を印加する第３電位印加手段とを有している。
【００５０】
（２５） 第２５の発明
第２５の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、上記第１の電位は正の値の外部電源電位であり、上記第２の電位は接地電位である。
【００５１】
（２６） 第２６の発明
第２６の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、上記第１の電位は接地電位であり、上記第２の電位は負の値の外部電源電位である。
【００５２】
（２７） 第２７および第２８の発明
第２７および第２８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記不揮発性半導体記憶装置の書込時における最大消費電流が１メモリセル当り１μＡ以下となるように、上記負電位印加手段および正電位印加手段を用いて、上記ドレイン領域および上記電荷蓄積電極に、負電位および正電位を印加している。
【００５３】
（作用）
主発明、および第１、第４〜第１３、第１６〜第２２の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のフラッシュメモリを用いて、このフラッシュメモリのデータの書込時に、ドレイン領域に負電位、電荷蓄積電極に正電位が印加される。これにより、ドレイン領域においてバンド−バンド間トンネル電流が発生し、電子−正孔対が生成される。そのうち電子は横方向の電界によりチャネル方向に加速され、高エネルギーを有するホットエレクトロンとなる。このとき、制御電極に正電位が印加されているため、このホットエレクトロンは容易にトンネル酸化膜に注入され、電荷蓄積電極まで達することができる。このように、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、電荷蓄積電極への電子の注入が行なわれる。
【００５４】
次に、第２、第４〜第８、第１４、第１６〜第２０の発明に係る不揮発性半導体記憶装置においては、上述した発明と同様に、ｐチャネル型のフラッシュメモリを用いて、このフラッシュメモリのデータの書込時に、ドレイン領域に負電圧、電荷蓄積電極に正電位が印加されている。これにより、電荷蓄積電極とドレイン領域との重なり領域上のトンネル酸化膜に強電界が印加される。その強電界により、ＦＮトンネル現象が生じ、ドレイン領域からトンネル酸化膜を介して電荷蓄積電極へ電子を注入することが可能となる。
【００５５】
次に、第３、第１５、第１６〜第１９の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のフラッシュメモリを用いて、このフラッシュメモリのデータの消去時に、制御電極に負電位を印加し、ソース領域およびｎ型領域に正電位を印加している。これにより、チャネル領域に正孔のチャネル層が形成され、この正孔のチャネル層と電荷蓄積電極との間に介在するトンネル酸化膜に強電界が印加される。そのため、このトンネル酸化膜において、ＦＮトンネル現象が生じ、電荷蓄積電極から正孔のチャネル層へ電子の注入を行なうことができる。
【００５６】
次に、第２３、第２５、第２６の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のいわゆるＮＯＲ型のフラッシュメモリを用いて、このフラッシュメモリのデータの読出時に、選択されないビット線と、選択されないワード線と、ソース線と、ｎ型領域に第１の電位を印加し、選択されるビット線に、第１の電位よりも１〜２Ｖ低い電位を印加し、選択されるワード線に第２の電位を印加している。このようにして、第１および第２の電位の２種類の電位を印加するのみでフラッシュメモリの読出動作を行なうことが可能となる。
【００５７】
次に、第２４、第２５、第２６の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のいわゆるＤＩＮＯＲ型のフラッシュメモリを用いて、このフラッシュメモリのデータの読出時に、選択されない主ビット線と、選択されないセレクトゲートトランジスタと、ソース線とｎ型領域に第１の電位を印加し、選択される主ビット線と選択される副ビット線とに第１の電位よりも１〜２Ｖ低い電位を印加し、選択されない副ビット線を開放状態とし、選択されるセレクトゲートトランジスタに第２の電位を印加している。これにより、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出時において、２つの電位を用いることにより、データの読出を行なうことが可能となる。
【００５８】
次に、第４の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、不揮発性半導体記憶装置のデータの書込時において、さらにソース領域を開放状態にする開放手段と、ｎ型領域を接地状態にする接地手段とを備えている。これにより、データの書込時において、不揮発性半導体記憶装置の動作を安定して行なうことが可能となる。
【００５９】
次に、第５の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、チャネル領域にｐ型の埋込層を有している。このように、ｐ型の埋込層を設けることにより、ｎ型領域とトンネル酸化膜との界面でのホールの散乱によるホールの移動度の低下を解消することができる。
【００６０】
次に、第６の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明において、電荷蓄積電極がｎ型のポリシリコンである。このように、電荷蓄積電極をｎ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、ドレイン領域におけるバンド−バンド間トンネル電流の発生が増大し、かつ加速電界が増大する。そのため、ドレイン領域において、電子が得るエネルギーが高くなり、書込効率を向上させることができる。
【００６１】
次に、第７の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、電荷蓄積電極がｐ型のポリシリコンである。このように、電荷蓄積電極をｐ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大する。そのため、ドレイン領域における加速電界が増大するため、電子が得るエネルギーが高くなり、書込効率が向上する。
【００６２】
次に、第８の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、ソース領域とドレイン領域とは、電荷蓄積電極および制御電極に対し対称構造となっている。このように対称構造とすることにより、ソース領域およびドレイン領域の形成時におけるイオン注入時におけるマスクを削減でき、マスク枚数の減少および製造工程数の削減によるコスト低減が可能となる。
【００６３】
次に、第９の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域およびソース領域の不純物濃度は、５×１０19ｃｍ-3以下である。これにより、バンド−バンド間トンネル電流誘起ホットエレクトロン注入電流を用いて書込を行なう不揮発性半導体記憶装置において、実効ゲート長さが長く、かつ微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００６４】
次に、第１０の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域の不純物濃度は、５×１０19ｃｍ-3の領域を含み、電荷蓄積電極の下方に位置するソース領域の不純物濃度は、５×１０19ｃｍ-3以下である。この構造を用いることにより、ドレイン領域でのバンド−バンド間トンネル電流の発生量を大きくすることができる。その結果、書込速度の向上および書込時のドレイン電圧と制御電極電圧の低電圧化が可能となる。
【００６５】
次に、第１１の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、ソース領域に接する第１不純物領域と、ドレイン領域に接する第２不純物領域とを備えている。この構造により、いわゆるＬＤＤ構造が実現し、実効ゲート長さが長く、微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００６６】
次に、第１２の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、ドレイン領域を取囲むように第３不純物領域が形成されている。これにより、ドレイン空乏層における横方向電界が増大し、効率よく電子を高エネルギー化することができる。
【００６７】
次に、第１３の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、トンネル酸化膜の膜厚を１５μｍ以下としている。これにより、たとえば比較的低電圧で、トンネル酸化膜に高電界が印加されるため、バンド−バンド間トンネル電流を効果的に発生させることができる。
【００６８】
次に、第１４の発明に係る不揮発性半導体記憶装置においては、第２の発明であって、ドレイン領域を取囲む第４不純物領域と、ソース領域を取囲む第５不純物領域とが形成されている。この構造により、ソース領域に形成された第５不純物領域により、メモリセルのパンチスルー耐性を向上させることができる。また、ドレイン領域に形成された第４不純物領域により、ドレイン領域とｎ型領域との間の耐圧を向上させることが可能となる。
【００６９】
次に、第１５の発明に係る不揮発性半導体記憶装置においては、第３の発明であって、消去時に、ドレイン領域を開放状態にする開放手段を備えている。これにより、不揮発性半導体記憶装置の消去動作を安定して行なうことが可能となる。
【００７０】
次に、第１６の発明に係る不揮発性半導体記憶装置においては、第１、第２、第３の発明であって、制御電極と電荷蓄積電極とソース領域とドレイン領域とによりメモリセルが形成され、このメモリセルが複数行および複数列に配列されたメモリセルアレイと、メモリセルの制御電極が接続されたワード線と、メモリセルのドレイン領域が接続されたビット線とを有している。したがって、ｐチャネル型のメモリセルからなるたとえばＮＯＲ型のフラッシュメモリや、ＤＩＮＯＲ型のフラッシュメモリを構成することが可能となる。
【００７１】
次に、第１７の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルのソース領域とドレイン領域とが、周辺回路領域に形成されるｐチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域と同一の構造を有している。上述した構造を用いることにより、メモリセルと、周辺回路領域に形成されるトランジスタとのソース領域およびドレイン領域のイオン注入のためのマスクを削減することができる。
【００７２】
次に、第１８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、選択トランジスタにｐチャネル型トランジスタを用いている。この構造により、選択トランジスタをメモリセルと同一のウェル内に形成することが可能となる。
【００７３】
次に、第１９の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、副ビット線が、金属配線材から形成されている。この構造により、従来のポリシリコン材料による副ビット線に比べ、ドレイン領域とのコンタクト抵抗を低くすることができる。また、金属配線材料を用いることにより、配線抵抗が極めて低くなり、副ビット線による寄生抵抗効果を抑えることができる。
【００７４】
次に、第２０の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、不揮発性半導体記憶装置の書込時において、Ｖｄ−Ｉｄ特性において（Ｖｄ：ドレイン電圧，Ｉｄ：ドレイン電流）、Ｖｄの絶対値を増加させたときに、［（ｌｏｇＩｄ）／Ｖｄ］″の値が０となるＶｄの値Ｖｄ1を求め、Ｖｄの絶対値がＶｄ1の値より小さい負電位を前記ドレイン領域に印加して、選択されるメモリセルと、選択されないメモリセルにおいて、なだれ破壊が起きないようにしている。これにより、たとえば、なだれ破壊が起きるような負電位を印加した場合のような選択されないメモリセルにおける消費電流が大きく増大し、メモリセルの消費電力の増大を招くことや、書込電圧を、不揮発性半導体記憶装置内の昇圧回路を用いて生成している場合において、電流供給能力に制限があるため、並列に書込可能なメモリセルの数が減少し、結果的に１メモリセル当りの書込速度の低下を回避することが可能となる。
【００７５】
次に、第２１の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも低いしきい値電圧を有している。これにより、たとえば読出電圧よりしきい値電圧が高い場合と比べ、消去状態のメモリセルのしきい値と紫外線照射後のしきい値電圧との差が大きくなる。このとき、書込時におけるドレインディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【００７６】
次に、第２２の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも高いしきい値電圧を有している。これにより、読出時におけるディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【００７７】
次に、第２３の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のＮＯＲ型のフラッシュメモリを用い、このＮＯＲ型のフラッシュメモリのデータの読出時に、選択されないビット線と、選択されないワード線と、ソース線とｎ型領域とに第１の電位を印加し、選択されるビット線に第１の電位よりも１〜２Ｖ低い電位を印加し、選択されるワード線に第２の電位を印加している。これにより、第１および第２の２種類の電位を用いることにより、ｐチャネル型のいわゆるＮＯＲ型のフラッシュメモリの読出動作を行なうことが可能となる。
【００７８】
次に、第２４の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のＤＩＮＯＲ型のフラッシュメモリを用い、このＤＩＮＯＲ型のフラッシュメモリのデータの読出時に、選択されない主ビット線と、選択されないセレクトゲートトランジスタと、ソース線とｎ型領域に第１の電位を印加し、選択される主ビット線と選択される副ビット線とに、第１の電位よりも１〜２Ｖ低い電位を印加し、選択されない副ビット線を開放状態にし、選択されるセレクトゲートトランジスタに第２の電位を印加している。これにより、ｐチャネル型のいわゆるＤＩＮＯＲ型フラッシュメモリの読出時において、２種類の電位を用いることにより、読出動作を行なうことが可能となる。
【００７９】
次に、第２５の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は正の値の外部電源電位であり、第２の電位は接地電位である。これにより、メモリセル内においては、正の値を外部電源電位のみを用いることにより、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【００８０】
次に、第２６の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は接地電位であり、第２の電位は負の値の外部電源電位である。これにより、メモリセル内においては、負の値の外部電源電位の１つの電位を用いることによりｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【００８１】
次に、第２７および第２８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、書込時における最大消費電流であるドレイン電流が、１μＡ以下となるように書込電圧印加条件が設定されている。これにより、たとえば最低１０００個以上のメモリセルを同時に並列に書込が可能となり、メモリセル当りの実効書込速度の高速化を実現することができる。
【発明の効果】
【００８２】
主発明、および第１、第４〜第１３、第１６〜第２２の発明に係る不揮発性半導体記憶装置によれば、ドレイン領域においてバンド−バンド間トンネル電流が発生し、電子−正孔対が生成される。そのうち電子は横方向の電界によりチャネル方向に加速され、高エネルギーを有するホットエレクトロンとなる。このとき、制御電極に正電位が印加されているため、このホットエレクトロンは容易にトンネル酸化膜に注入され、電荷蓄積電極まで達することができる。このように、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、電荷蓄積電極への電子の注入が行なわれる。その結果、従来のｎチャネル型で形成されたメモリセルにおいて問題とされていた、書込時にドレイン領域近傍でバンド−バンド間トンネル電流により発生する電子−正孔対のうち、正孔がｐ型のドレイン領域に引っ張られ、ドレイン領域内で、ホール濃度が高いために散乱を起こしエネルギーを奪われ、高エネルギーを有するホットホールが生じることがない。
【００８３】
また、本発明における構造において、仮にホットホールが存在した場合でも、電荷蓄積電極は正電位になっているため、ホットホールが注入されることはない。したがって、トンネル酸化膜へのホットホールの注入をなくすことができ、従来のｎチャネル型のメモリセルで問題となっていたホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。さらに、ホットホールのトンネル酸化膜への注入が起きないため、従来のｎチャネル型のメモリセルにおいて、実効ゲート長の微細化を悪化させていた電界緩和層の形成が不要となり、従来のｎチャネルメモリセルに比べより微細化が可能となり、すなわち高集積化が可能となる。
【００８４】
次に、第２、第４〜第８、第１４、第１６〜第２０の発明に係る不揮発性半導体記憶装置によれば、電荷蓄積電極とドレイン領域との重なり領域上のトンネル酸化膜に強電界が印加される。その強電界により、ＦＮトンネル現象が生じ、ドレイン領域からトンネル酸化膜を介して電荷蓄積電極へ電子を注入することが可能となる。その結果、書込時において、従来のｎチャネル型のメモリセルにおいて問題となっていた、ドレイン領域近傍において、バンド−バンド間トンネル電流により発生する電子−正孔対のうち、正孔がドレイン領域へと引っ張られ、ドレイン領域内でホール濃度が高いために散乱を起こしエネルギーを奪われ、正孔がホットホールとなることがない。
【００８５】
また、本発明における構造において、仮にホットホールが存在しても、電荷蓄積電極には正電位が印加されているために、ホットホールが注入されることはない。したがって、トンネル酸化膜へのホットホール注入を防止することができ、従来のｎチャネル型のメモリセルで大きな問題となっていたホットホールの注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。
【００８６】
また、ホットホールの注入が起きないため、従来のｎチャネル型メモリセルで実効ゲート長さの微細化を悪化させていた電界緩和層の形成が不要となる。その結果、従来のｎチャネル型メモリセルに比べ、より微細化が可能となり、すなわち高集積化が可能となる。
【００８７】
次に、第３、第１５、第１６〜第１９の発明に係る不揮発性半導体記憶装置によれば、チャネル領域に正孔のチャネル層が形成され、この正孔のチャネル層と電荷蓄積電極との間に介在するトンネル酸化膜に強電界が印加される。したがって、このトンネル酸化膜において、ＦＮトンネル現象が生じ、電荷蓄積電極から正孔のチャネル層へ電子の注入を行なうことができる。その結果、チャネル層全面を用いて、電荷蓄積電極から正孔の引き抜きを行なうことができるため、効率的にフラッシュメモリの消去動作を行なうことが可能となる。
【００８８】
次に、第２３、第２５、第２６の発明に係る不揮発性半導体記憶装置によれば、第１および第２の電位の２種類の電位を印加するのみでフラッシュメモリの読出動作を行なうことが可能となる。
【００８９】
次に、第２４、第２５、第２６の発明に係る不揮発性半導体記憶装置によれば、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出時において、２つの電位を用いることにより、データの読出を行なうことが可能となる。
【００９０】
次に、第４の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、データの書込時において、不揮発性半導体記憶装置の動作を安定して行なうことが可能となる。その結果、データの書込時における不揮発性半導体記憶装置の信頼性を向上させることが可能となる。
【００９１】
次に、第５の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、ｐ型の埋込層を設けることにより、ｎ型領域とトンネル酸化膜との界面でのホールの散乱によるホールの移動度の低下を解消することができる。その結果、ホールの移動度の低下を回避して、不揮発性半導体記憶装置の駆動力の向上が可能となる。
【００９２】
次に、第６の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、電荷蓄積電極をｎ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、ドレイン領域におけるバンド−バンド間トンネル電流の発生が増大し、かつ加速電界が増大する。そのため、ドレイン領域において、電子が得るエネルギーが高くなり、書込効率を向上させることができる。その結果、書込速度の増大、書込耐圧の低電圧化が可能となる。さらに、パンチスルー耐性が高くなり、ゲート長の微細化および高集積化が可能となる。
【００９３】
次に、第７の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、電荷蓄積電極をｐ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大する。そのため、ドレイン領域における加速電界が増大するため、電子が得るエネルギーが高くなり、書込効率が向上する。その結果、書込速度の増大もしくは書込耐圧の低電圧化が可能となる。さらに、パンチスルー耐性が高くなり、ゲート長さの微細化および高集積化が可能となる。
【００９４】
次に、第８の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、対称構造とすることにより、ソース領域およびドレイン領域の形成時におけるイオン注入時におけるマスクを削減でき、マスク枚数の減少および製造工程数の削減によるコスト低減が可能となる。
【００９５】
次に、第９の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域およびソース領域の不純物濃度は５×１０19ｃｍ-3以下である。これにより、バンド−バンド間トンネル電流誘起ホットエレクトロン注入電流を用いて書込を行なう不揮発性半導体記憶装置において、実効ゲート長さが長く、かつ微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００９６】
次に、第１０の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域の不純物濃度は、５×１０19ｃｍ-3の領域を含み、電荷蓄積電極の下方に位置するソース領域の不純物濃度は、５×１０19ｃｍ-3以下である。この構造を用いることにより、ドレイン領域でのバンド−バンド間トンネル電流の発生量を大きくすることができる。その結果、書込速度の向上および書込時のドレイン電圧と制御電極電圧の低電圧化が可能となる。
【００９７】
次に、第１１の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、いわゆるＬＤＤ構造が実現し、実効ゲート長さが長く、微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００９８】
次に、第１２の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、ドレイン空乏層における横方向電界が増大し、効率よく電子を高エネルギー化することができる。その結果、不揮発性半導体記憶装置の書込速度の向上および書込時の制御電極電圧とドレイン電圧の低電圧化が可能となる。
【００９９】
次に、第１３の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、トンネル酸化膜の膜厚を１５μｍ以下としている。これにより、たとえば比較的低電圧で、トンネル酸化膜に高電界が印加されるため、バンド−バンド間トンネル電流を効果的に発生させることができる。その結果、書込時における高速性を可能とすることができる。
【０１００】
次に、第１４の発明に係る不揮発性半導体記憶装置においては、第２の発明であって、ソース領域に形成された第５不純物領域により、メモリセルのパンチスルー耐性を向上させることができる。また、ドレイン領域に形成された第４不純物領域により、ドレイン領域とｎ型領域との間の耐圧を向上させることが可能となる。
【０１０１】
次に、第１５の発明に係る不揮発性半導体記憶装置においては、第３の発明であって、消去時に、ドレイン領域を開放状態にする開放手段を備えている。これにより、不揮発性半導体記憶装置の消去動作を安定して行なうことが可能となる。その結果、不揮発性半導体記憶装置の動作の信頼性を向上させることが可能となる。
【０１０２】
次に、第１６の発明に係る不揮発性半導体記憶装置においては、第１、第２、第３の発明であって、制御電極と電荷蓄積電極とソース領域とドレイン領域とによりメモリセルが形成され、このメモリセルが複数行および複数列に配列されたメモリセルアレイと、メモリセルの制御電極が接続されたワード線と、メモリセルのドレイン領域が接続されたビット線とを有している。したがって、ｐチャネル型のメモリセルからなるたとえばＮＯＲ型のフラッシュメモリや、ＤＩＮＯＲ型のフラッシュメモリを構成することが可能となる。
【０１０３】
次に、第１７の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルと、周辺回路領域に形成されるトランジスタとのソース領域およびドレイン領域のイオン注入のためのマスクを削減することができる。その結果、マスク枚数の減少および不揮発性半導体記憶装置の製造工程の削減によるコスト低減が可能となる。
【０１０４】
次に、第１８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、選択トランジスタにｐチャネル型トランジスタを用いている。この構造により、選択トランジスタをメモリセルと同一のウェル内に形成することが可能となる。
【０１０５】
次に、第１９の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、副ビット線が、金属配線材から形成されている。この構造により、従来のポリシリコン材料による副ビット線に比べ、ドレイン領域とのコンタクト抵抗を低くすることができる。また、金属配線材料を用いることにより、配線抵抗が極めて低くなり、副ビット線による寄生抵抗効果を抑えることができる。さらに、メモリセル特性のばらつきを少なくすることも可能となる。さらに、メモリセル特性のばらつきを小さくすることにより、１本の副ビット線に接続されるメモリセルの数を増加することが可能となり、その結果、平均メモリセル面積を小さくすることが可能となる。
【０１０６】
次に、第２０の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、不揮発性半導体記憶装置の書込時において、なだれ破壊が起きるような負電位を印加した場合の、選択されないメモリセルにおける消費電流が大きく増大し、メモリセルの消費電力の増大を招くことや、書込電圧を、不揮発性半導体記憶装置内の昇圧回路を用いて生成している場合において、電流供給能力に制限があるため、並列に書込可能なメモリセルの数が減少し、結果的に１メモリセル当りの書込速度の低下を回避することが可能となる。
【０１０７】
次に、第２１の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも低いしきい値電圧を有している。これにより、たとえば読出電圧よりしきい値電圧が高い場合と比べ、消去状態のメモリセルのしきい値と紫外線照射後のしきい値電圧との差が大きくなる。このとき、書込時におけるドレインディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【０１０８】
次に、第２２の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも高いしきい値電圧を有している。これにより、読出時におけるディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【０１０９】
次に、第２３の発明に係る不揮発性半導体記憶装置によれば、第１および第２の２種類の電位を用いることにより、ｐチャネル型のいわゆるＮＯＲ型のフラッシュメモリの読出動作を行なうことが可能となる。
【０１１０】
次に、第２４の発明に係る不揮発性半導体記憶装置によれば、ｐチャネル型のいわゆるＤＩＮＯＲ型フラッシュメモリの読出時において、２種類の電位を用いることにより、読出動作を行なうことが可能となる。
【０１１１】
次に、第２５の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は正の値の外部電源電位であり、第２の電位は接地電位である。その結果、メモリセル内においては、正の値の外部電源電位のみを用いることにより、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【０１１２】
次に、第２６の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は接地電位であり、第２の電位は負の値の外部電源電位である。これにより、メモリセル内においては、負の値の外部電源電位の１つの電位を用いることによりｐチャネル型ＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【０１１３】
次に、第２７および第２８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、書込時における最大消費電流であるドレイン電流が、１μＡ以下となるように書込電圧印加条件が設定されている。これにより、たとえば最低１０００個以上のメモリセルを同時に並列に書込が可能となり、メモリセル当りの実効書込速度の高速化を実現することができる。さらに、単一電源動作の不揮発性半導体記憶装置を作製することが可能となる。
【発明を実施するための最良の形態】
【０１１４】
（第１実施例）
以下、この発明に基づいた第１の実施例について、図を参照しながら説明する。まず、この第１の実施例における不揮発性半導体記憶装置の構造について、図１を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、ｎ型ウェル１の表面に、ｐ型のソース領域２およびｐ型のドレイン領域３が形成されている。なお、図１において、ソース領域２およびドレイン領域３とｎウェル１との境界に、それぞれｐｎ接合２ａ，３ａが形成されている。
【０１１５】
ソース領域２とドレイン領域３との間に挟まれたチャネル領域８の上方には、トンネル酸化膜４を介在して、フローティングゲート電極５が形成されている。このフローティングゲート電極５の上方には、絶縁膜６を介在してコントロールゲート電極７が形成されている。なお、絶縁膜６は、一般的には、酸化膜、窒化膜および酸化膜からなる３層の積層膜が用いられている。
【０１１６】
上記構造よりなる不揮発性半導体記憶装置の書込、消去および読出動作について説明する。まず書込時においては、図１および図４を参照して、コントロールゲート電極７に４〜１１Ｖ程度の正電位を印加し、ドレイン領域３に−３〜−１０Ｖ程度の負電位を印加し、ソース領域２を開放状態にし、ｎウェル１を接地電位とする。すなわち、従来のｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシュメモリセルの書込時と逆の極性の電位配置で電位を印加する。
【０１１７】
このときの、図１のＡで示す領域における書込動作の模式図を図２に示す。ドレイン領域３において、バンド−バンド間トンネル電流が発生し、電子−正孔対９が生成される。そのうち電子９ａは、横方向電界により、チャネル８方向に加速され、高エネルギーを有するホットエレクトロンになる。このとき、コントロールゲート７には正電位が印加されているため、このホットエレクトロン９ａは容易にトンネル酸化膜４に注入され、フローティングゲート電極５に達することができる。この、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、フローティングゲート電極５への電子の注入を行ない、本実施例におけるメモリセルの書込動作を行なっている。この書込動作により、メモリセルは、“Ｌｏｗ Ｖｔ”（Ｖｔｈが低い状態。ただし、ｐチャネル型トランジスタのため、負の符号で絶対値が小となる。）となる。
【０１１８】
次に、消去動作について、図３および図４を参照して説明する。消去動作においては、コントロールゲート電極７に−５〜−１２Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の正電位を印加し、ドレイン領域を開放状態とする。つまり、ｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシュメモリセルの消去時と逆の極性の電位配置により、チャネル部８に正孔のチャネル層を形成する。上述した電位配置により、チャネル層とフローティングゲート電極５との間のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、フローティングゲート電極５から正孔のチャネル層へ電子が引き抜かれる。この消去動作により、メモリセルは、“Ｈｉｇｈ Ｖｔ”（Ｖｔｈが高い状態：ただし、ｐチャネル型トランジスタのため、負の符号で絶対値大となる。）となる。
【０１１９】
さらに、読出動作においては、図４に示すように、コントロールゲート電極７に、“Ｈｉｇｈ Ｖｔ”と“Ｌｏｗ Ｖｔ”のほぼ中間となる−１．５〜−５Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１を接地電位とし、ドレイン領域３に−０．１〜−２Ｖ程度の負電位を印加する。この電位配置により、不揮発性半導体記憶装置に電流が流れるかどうかで、この不揮発性半導体記憶装置が“Ｌｏｗ Ｖｔ”か、を判定する。
【０１２０】
ここで、図５および図６は、この実施例における不揮発性半導体記憶装置の書込特性および消去特性を示す図である。従来技術における図３５および図３６で示した書込特性および消去特性と比較した場合、本実施例における書込特性においては、しきい値がともに負の値となっていることがわかる。
【０１２１】
このように、本実施例における不揮発性半導体記憶装置においては、ｐチャネル型のＭＯＳトランジスタで形成し、図４に示すような電位条件により行なうため、書込時においては、ドレイン領域３近傍においてバンド−バンド間トンネル電流により発生する電子−正孔対９のうち、正孔９ｂはドレイン領域３へと引っ張られ、さらに、ドレイン領域３においては、正孔の濃度が高いために従来のように、散乱を起こしエネルギーが奪われ、高エネルギーを有するホットホールとなることがない。また、仮にホットホールが存在した場合においても、フローティングゲート５は正電位になっているため、ホットホールが注入されることはあり得ない。
【０１２２】
したがって、トンネル酸化膜４へのホットホール注入を起こすことがなく、従来のｎチャネルのＭＯＳ型メモリセルで大きな問題となっていた、トンネル酸化膜へのホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。
【０１２３】
また、ホットホールのトンネル酸化膜への注入が起きないため、従来のｎチャネルのＭＯＳ型メモリセルにおいて、実効ゲート長さの確保についても、従来のような電界緩和層の形成が不要であるために、従来のｎチャネルのＭＯＳ型メモリセルの構造に比べ、より微細化が可能となり、すなわち高集積化が可能となる。
【０１２４】
ここで、図７を参照して、図１に示す構造において、フローティングゲート電極５とコントロールゲート電極７とを接続した場合のＩｄ−ＶｄおよびＩｇ−Ｖｄ特性を説明する。なお、Ｉｄはバンド−バンド間トンネル現象で発生した電流の値であり、Ｉｇはバンド−バンド間トンネル電流誘起ホットエレクトロンによりトンネル酸化膜４への注入電流の値である。Ｖｇはコントロールゲート電極７の電圧である。
【０１２５】
注入効率Ｉｇ／Ｉｄを、実際の使用条件に近い電位印加条件として、Ｖｄ＝−６Ｖ、Ｖｇ＝６Ｖの条件において考察すれば、図７に示すように、注入効率は、約１０-2の高い効率を得られていることがわかる。
【０１２６】
従来のｎチャネルＭＯＳ型メモリセルのフローティングゲート電極からドレイン領域へのＦＮトンネル電流による電子の引き抜きにより書込動作を行なった場合、ＦＮトンネルによるゲート電流Ｉｇと、バンド−バンド間トンネル現象によるリーク電流Ｉｄの比率Ｉｇ／Ｉｄに比べ、本実施例における書込方式によれば、Ｉｇ／Ｉｄは１桁から２桁効率が良い。
【０１２７】
このように、注入効率Ｉｇ／Ｉｄが、従来のメモリセルに比べ高いことが、従来の書込方式と同一の速度での書込を、低消費電流で実現することを可能としている。また、従来と同一消費電流で書込を行なう場合、高速で書込を実現することができることを意味する。
【０１２８】
以上のように、本実施例における不揮発性半導体記憶装置の書込方式によれば、従来のｎチャネルのＭＯＳ型メモリセルにおけるフローティングゲート電極からドレイン領域へのＦＮトンネル電流による電子の引き抜きを書込または消去動作に用いるものに比べて、トンネル酸化膜の劣化の防止、実効ゲート長さの有効利用といった有意性のみならず、低消費電流化および高速書込が実現することが可能となる（参考文献：S. Haddad et. al., IEEE ELECTRON DEVICE LETTERS, Vol. No.11, NOVEMBER, P514, 1990 ）。
【０１２９】
また、図１に示すように、ソース領域２およびドレイン領域３がフローティングゲート電極５およびコントロールゲート電極７に対して対称構造となっているため、ソース領域２およびドレイン領域３の形成時において、不純物注入の打ち分けを行なうことなく形成することができる。その結果、従来のＤＩＮＯＲ型フラッシュメモリセルや、ＮＯＲ型フラッシュメモリセルのように、ソース領域とドレイン領域とが非対称構造のものに対して、マスクを削減でき、マスク枚数の減少および製造工程数削減による不揮発性半導体記憶装置のコストの低減が可能となる。
【０１３０】
（第２実施例）
次に、この発明に基づいた不揮発性半導体記憶装置の第２の実施例について、説明する。この第２の実施例における不揮発性半導体記憶装置は、上述した第１の実施例におけるメモリセルを用いて、ｐチャネルのＭＯＳ型メモリセルを用いたＤＩＮＯＲ型フラッシュメモリを実現させたものである。
【０１３１】
このＤＩＮＯＲ型フラッシュメモリに含まれるメモリセルマトリックスは、以下に説明するように複数のセクタに分割されている。表１〜表３には、選択されたセクタ内のメモリセル（メモリトランジスタ）および非選択のセクタ内のメモリセル（メモリトランジスタ）への電圧印加条件が示される。表１ないし表３において、Ｖｄはドレイン電圧、Ｖｇはコントロールゲート電極電圧、Ｖｓはソース領域電圧、Ｖｂｂはｎウェル電圧を示す。表１〜表３にある電圧条件は、一実施例として示しており、セクタ数、メモリ数などは、簡単のため、少ない数での例を示している。
【０１３２】
【表１】
【０１３３】
【表２】
【０１３４】
【表３】
【０１３５】
（ａ） 不揮発性半導体記憶装置の全体の構成図８は、この実施例における不揮発性半導体記憶装置の全体の構成を示すブロック図である。
【０１３６】
メモリセルマトリックス７０はセクタＳＥ１、ＳＥ２に分割されている。メモリセルマトリックス７０は、セクタＳＥ１、ＳＥ２にそれぞれ対応するセレクトゲートＳＧ１、ＳＧ２を含む。メモリセルマトリックス７０は、ｎウェル領域７１内に形成される。
【０１３７】
メモリセルマトリックス７２は２つの主ビット線ＭＢ０、ＭＢ１が配列される。主ビット線ＭＢ０、ＭＢ１はそれぞれＹゲート７２内のＹゲートトランジスタＹＧ０、ＹＧ１を介してセンスアンプ５２および書込回路５３に接続される。主ビット線ＭＢ０に対応して２つの副ビット線ＳＢ０１、ＳＢ０２が設けられ、主ビット線ＭＢ１に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設けられる。
【０１３８】
副ビット線ＳＢ０１、ＳＢ１１に交差するようにワード線ＷＬ０、ＷＬ１が配列され、副ビット線ＳＢ０２、ＳＢ１２に交差するようにワード線ＷＬ２、ＷＬ３が配列される。ここで副ビット線の材料をＡｌ，タングステンなどの高融点金属材料、高融点金属材料のシリサイド材料などの金属材料配線構造を用いることにより、ポリシリコンからなる配線材料に比べｐ+拡散層とのコンタクト抵抗を十分低くすることができる。また、配線抵抗が小さいことから、副ビット線による寄生抵抗効果を抑えることもできる。
【０１３９】
副ビット線ＳＢ０１、ＳＢ０２、ＳＢ１１、ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそれぞれメモリセル（メモリトランジスタ）Ｍ００〜Ｍ０３、Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１はセクタＳ１に含まれ、メモリセルＭ０２、Ｍ０３、Ｍ１２、Ｍ１３はセクタＳＥ２に含まれる。各メモリセルのドレイン領域は対応する副ビット線に接続され、コントロールゲート電極は対応するワード線に接続され、ソース領域はソース線ＳＬに接続される。
【０１４０】
セレクトゲートＳＧ１はセレクトゲートトランジスタＳＧ０１、ＳＧ１１を含み、セレクトゲートＳＧ２はセレクトゲートトランジスタＳＧ０２、ＳＧ１２を含む。副ビット線ＳＢ０１、ＳＢ０２はそれぞれセレクトゲートトランジスタＳＧ０１、ＳＧ０２を介して主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１、ＳＢ１２はそれぞれセレクトゲートトランジスタＳＧ１１、ＳＧ１２を介して主ビット線ＭＢ１に接続される。
【０１４１】
アドレスバッファ５８は、外部から与えられるアドレス信号を受け、Ｘアドレス信号をＸデコーダ５９に与え、Ｙアドレス信号をＹデコーダ５７に与える。Ｘデコーダ５９は、Ｘアドレス信号に対応して複数のワード線ＷＬ０〜ＷＬ３のうちいずれかを選択する。Ｙデコーダ５７は、Ｙアドレス信号に応答して複数の主ビット線ＭＢ０、ＭＢ１のいずれかを選択する選択信号を発生する。Ｙゲート７２内のＹゲートトランジスタは、それぞれ選択信号に応答して主ビット線ＭＢ０、ＭＢ１をセンスアンプ５２および書込回路５３に接続する。
【０１４２】
読出時には、センスアンプ５２が、主ビット線ＭＢ０または主ビット線ＭＢ１上に読出されたデータを検知し、データ入出力バッファ５１を介して外部に出力する。書込時には、外部から与えられるデータがデータ入出力バッファ５１を介して書込回路５３に与えられ、書込回路５３はそのデータに従って主ビット線ＭＢ０、ＭＢ１にプログラム電圧を与える。
【０１４３】
負電圧発生回路５４，５５は外部から電源電圧Ｖｃｃ（たとえば５Ｖ）を受け負電圧を発生する。高電圧発生回路５６は外部から電源電圧Ｖｃｃを受け、高電圧を発生する。ベリファイ電圧発生回路６０は、外部から与えられる電源電圧Ｖｃｃを受け、ベリファイ時に、選択されたワード線に所定のベリファイ電圧を与える。ウェル電位発生回路６１は、消去時に、ｎウェル領域７１に正電圧を印加する。ソース制御回路６２は、消去時に、ソース線ＳＬに高電圧を与える。セレクトゲートデコーダ６３は、アドレスバッファ５３からのアドレス信号の一部に応答して、セレクトゲートＳＧ１、ＳＧ２を選択的に活性化する。書込／消去制御回路５０は、外部から与えられる制御信号に応答して、各回路の動作を制御する。
【０１４４】
（ｂ） 不揮発性半導体記憶装置の動作次に、不揮発性半導体記憶装置のセクタ消去動作、書込動作および読出動作を表１〜表３を参照しながら説明する。
【０１４５】
（ｉ） セクタ消去動作ここでは、セクタＳＥ１を一括消去するものと仮定する。まず、書込／消去制御回路５０にセクタ一括消去動作を指定する制御信号が与えられる。それにより、負電圧発生回路５５および高電圧発生回路５６が活性化される。
【０１４６】
負電圧発生回路５５はＸデコーダ５９に負電圧（−１０Ｖ）を与える。Ｘデコーダ５９は、セクタＳＥ１のワード線ＷＬ０、ＷＬ１に負電圧（−１０Ｖ）を印加し、セクタＳＥ２のワード線ＷＬ２、ＷＬ３に０Ｖを印加する。高電圧発生回路５６はＹデコーダ５７およびウェル電位発生回路６１に高電圧を与える。Ｙデコーダ５７は、Ｙゲート７２内のＹゲートトランジスタＹＧ０、ＹＧ１に高電圧を印加する（Ｙゲートトランジスタ、セレクトゲートトランジスタをｐチャネル型ＭＯＳトランジスタで形成した例を示す。）。それにより、主ビット線ＭＢ０、ＭＢ１はフローティング状態になる。ソース制御回路６２はソース線ＳＬに正電圧（８Ｖ）を印加する。また、ウェル電位発生回路６１は、ｎウェル領域７１に正電圧（８Ｖ）を印加する。セレクトゲートデコーダ６３はセレクトゲートＳＧ１、ＳＧ２をＯＦＦ状態にする。
【０１４７】
このようにして、選択セクタＳＥ１内のメモリセルおよび非選択セクタＳＥ２内のメモリセルに、表１に示されるように電圧が印加される。その結果、セクタＳＥ１内のすべてのメモリセルは消去される。
【０１４８】
（ｉｉ） 書込動作ここでは、メモリセルＭ００をプログラムするものと仮定する。すなわち、メモリセルＭ００にデータ“０”を書込み、メモリセルＭ１０はデータ“１”を保持する。
【０１４９】
まず、書込／消去制御回路５０に、プログラム動作を指定する制御信号が与えられる。それにより、負電圧発生回路５４および高電圧発生回路５６が活性化される。
【０１５０】
高電圧発生回路５６はＸデコーダ５９に高電圧を与える。Ｘデコーダ５９は、アドレスバッファ５８から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、選択されたワード線ＷＬ０に高電圧（８Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。
【０１５１】
負電圧発生回路５４はＹデコーダ５７、書込回路５３およびセレクトゲートデコーダ６３に負電圧を与える。まず、外部からデータ入出力バッファ５１を介してデータ“０”が書込回路５３に与えられ、ラッチされる。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ０に負電圧を印加し、ＹゲートトランジスタＹＧ１に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ０がＯＮする。
【０１５２】
書込回路５３はＹゲートトランジスタＹＧ０を介して主ビット線ＭＢ０にデータ“０”に対応するプログラム電圧（−５Ｖ）を印加する。また、セレクトゲートデコーダ６３は、セレクトゲートＳＧ１をＯＮ状態にし、セレクトゲートＳＧ２をＯＦＦ状態にする。それにより、副ビット線ＳＢ０１、ＳＢ１１がそれぞれ主ビット線ＭＢ０、ＭＢ１に接続される。ソース制御回路６２は、ソース線ＳＬをフローティング状態にする。ウェル電位発生回路６１はｎウェル領域７１に０Ｖを印加する。
【０１５３】
このようにして、メモリセルＭ００に、表２の左欄に示されるように電圧が印加される。その結果、メモリセルＭ００のしきい値電圧が上昇する（しきい値電圧は負電圧であるので、０に近い方向へ変化する。）。
【０１５４】
一定時間たとえば１ｍ（秒）経過後、外部からデータ入出力バッファ５１を介してデータ“１”が書込回路５３に与えられ、ラッチされる。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ１に負電圧を印加し、ＹゲートトランジスタＹＧ０に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ１がＯＮする。書込回路５３は、ＹゲートトランジスタＹＧ１を介して主ビット線ＭＢ１にデータ“１”に対応する０Ｖを印加する。
【０１５５】
このようにして、メモリセルＭ１０に、表２の右欄に示されるように、電圧が印加される。その結果、メモリセルＭ１０のしきい値電圧は低い（しきい値電圧は負電圧であるため絶対値では高い）まま維持される。
【０１５６】
（ｉｉｉ） 読出動作ここでは、メモリセルＭ００からデータを読出すものと仮定する。まず、書込／消去制御回路５０に、読出動作を指定する制御信号が与えられる。
【０１５７】
Ｘデコーダ５９は、アドレスバッファ５８から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、それに０Ｖを印加する。このとき、ワード線ＷＬ１〜ＷＬ３は３Ｖに保たれる。セレクトゲートデコーダ６３は、セレクトゲートＳＧ１をＯＮ状態にし、セレクトゲートＳＧ２をＯＦＦ状態にする。Ｙデコーダ５７はアドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ０をＯＮさせる。ソース制御回路６２はソース線ＳＬに３Ｖを印加する。ウェル電位発生回路６１は、ｎウェル領域７１に３Ｖを印加する。
【０１５８】
このようにして、選択されたメモリセルＭ００に、表３の左欄に示されるように電圧が印加される。それにより、メモリセルＭ００の内容が“１”であれば主ビット線ＭＢ０に読出電流が流れる。この読出電流がセンスアンプ５２により検知され、データ入出力バッファ５１を介して外部に出力される。このとき、非選択のメモリセルには、表３の右欄に示されるように電圧が印加される。
【０１５９】
以上のようにして、この実施例における不揮発性半導体記憶装置の消去、書込、読出動作を行なうことが可能となる。
【０１６０】
ここで、本実施例における不揮発性半導体記憶装置の書込方式は、ｐチャネルのＭＯＳ型メモリセルにおいて、コントロールゲート電極に正電位を、ドレイン領域に負電位を印加することによって、ドレイン領域でバンド−バンド間トンネル電流を発生させ、このバンド−バンド間トンネル電流で発生した電子の電界加速により生じたホットエレクトロンのトンネル酸化膜への注入電流を用いて書込を行なっている。
【０１６１】
書込動作において、選択されるメモリセルには、コントロールゲート電極に正電圧Ｖｃｇ、ドレイン領域に負電圧Ｖｄが印加されるのに対し、同一のビット線に接続された非選択のメモリセル（ドレインディスターブセル）では、コントロールゲート電極に０Ｖ、ドレイン領域に負電圧Ｖｄが印加されることとなり、この非選択のメモリセルでは、コントロールゲート電圧が０Ｖのため、フローティングゲート電極とドレイン領域との間の電位差は、選択されたメモリセルのフローティングゲート電極とドレイン領域との間の電位差に比べ非常に小さくなる。このように、非選択のメモリセルでは、バンド−バンド間トンネル電流の発生量が少なくなり、よって電子注入電流も少なくなる｛同一のワード線に接続された非選択のメモリセル（ゲートディスターブセル）では、コントロールゲート電極電圧が正電圧（Ｖｃｇ）、ドレイン領域電圧が０Ｖとなり、従来のｎチャネルＭＯＳ型のメモリセルのゲートディスターブセルと同一のＦＮトンネル電流による誤消去のモードであり、Ｖｃｇを極端に大きく設定しない限り問題はない。｝。
【０１６２】
以上のように、コントロールゲート電極への正電圧とドレイン領域への負電圧の双方が同時に印加されたメモリセルのみ、電子注入電流が大きくなり、高速に書込を行なうことができる、コントロールゲート電極への正電圧とドレイン領域への負電圧のどちらか片方のみ印加されたメモリセルでは、書込または消去が起こらないという特性を実現できる。つまり、バンド−バンド間トンネル電流の発生量の大小がフローティングゲート電極とドレイン領域との間の電位差の大小によって決定するという特性を利用している。このように、バンド−バンド間トンネル現象を有効に用いていることが、本実施例における書込動作の特徴である。
【０１６３】
また、ｐチャネル型のＭＯＳメモリセルをＤＩＮＯＲ型フラッシュメモリに用いることで、周辺回路に形成されるｐチャネルトランジスタのソース領域およびドレイン領域との構造と、メモリセルのソース領域およびドレイン領域との構造が同一の構造に形成することができるようになるために、メモリセル領域と、周辺トランジスタ領域とのソース領域およびドレイン領域の不純物の内訳のためのマスクを削減することができる。その結果、マスク枚数の減少および不揮発性半導体記憶装置の製造工程数の削減によるコストの低減が可能となる。
【０１６４】
また、メモリセルアレイ内に形成される選択トランジスタを、ｐチャネル型トランジスタで形成することが可能となるため、ｐチャネル型のＭＯＳメモリセルと、選択トランジスタとを同一のウェル内に形成することが可能となる。
【０１６５】
（第３実施例）
次に、この発明に基づいた不揮発性半導体記憶装置の第３実施例について説明する。この第３の実施例における不揮発性半導体記憶装置は、第１の実施例におけるｐチャネルのＭＯＳ型メモリセルの構造を用いて、ＮＯＲ型のフラッシュメモリを実現させたものである。
【０１６６】
まず、図９を参照して、本実施例における不揮発性半導体記憶装置の構成について説明する。この実施例におけるフラッシュメモリは、チップ一括消去を採用した例を示しており、行列状に配置されたメモリセルマトリックス１０１と、Ｘアドレスデコーダ１０２と、アドレスバッファ１０５と、書込回路１０６と、センスアンプ１０７と、入出力バッファ１０８と、ソース制御回路１０９と、負電圧発生回路１１０，１１１と、高電圧発生回路１１２と、ウェル電位発生回路１１３とを含む。
【０１６７】
メモリセルマトリックス１０１は、行列状に配置された複数個のメモリトランジスタをその内部に有する。メモリセルマトリックス１０１は、ｎウェル領域１１４内に形成される。メモリセルマトリックス１０１の行および列を選択するために、Ｘアドレスデコーダ１０２とＹゲート１０３とが接続されている。Ｙゲート１０３には列の選択情報を与えるＹアドレスデコーダ１０４が接続されている。Ｘアドレスデコーダ１０２とＹアドレスデコーダ１０４には、それぞれ、アドレス情報が一時格納されるアドレスバッファ１０５が接続されている。
【０１６８】
Ｙゲート１０３には、データ入力時に書込動作を行なうための書込回路１０６とデータ出力時に流れる電流値から「０」と「１」を判定するセンスアンプ１０７が接続されている。書込回路１０６とセンスアンプ１０７とには、それぞれ、入出力データを一時格納する入出力バッファ１０８が接続されている。
【０１６９】
図９に示すメモリセルマトリックス１０１の中には、その概略構成を示す等価回路図が示されている。このメモリセルマトリックス１０１を有するフラッシュメモリがＮＯＲ型と呼ばれている。
【０１７０】
メモリセルマトリックス１０１は、行方向に延びる複数本のワード線ＷＬ1，ＷＬ2，…，ＷＬiと、列方向に延びる複数本のビット線ＢＬ1，ＢＬ2，…，ＢＬjとが互いに直交するように配置され、マトリックスを構成する。各ワード線と各ビット線の交点には、それぞれフローティングゲートを有するメモリトランジスタＱ11，Ｑ12，…，Ｑijが配設されている。各メモリトランジスタのドレイン領域には、各ビット線が接続されている。メモリトランジスタのコントロールゲート電極には、各ワード線が接続されている。メモリトランジスタのソース領域には各ソース線Ｓ1，Ｓ2，…に接続されている。同一行に属するメモリトランジスタのソースは、図９に示されるように相互に接続されている。
【０１７１】
高電圧発生回路１１２は外部から電源電圧Ｖｃｃ（たとえば３Ｖ）を受け高電圧を発生する。負電圧発生回路１１０，１１１は外部から電源電圧Ｖｃｃを受け、負電圧を発生する。ウェル電位発生回路１１３は、ｎウェル領域１１４に高電圧を印加する。ソース制御回路１０９は消去時にソースラインＳＬに高電圧を与える。
【０１７２】
次に、消去動作、書込動作、読出動作を表４〜表６を参照しながら説明する。なお、表４〜表６にある電圧印加条件は、一実施例としての値を示している。
【０１７３】
【表４】
【０１７４】
【表５】
【０１７５】
【表６】
【０１７６】
（ｉ） 消去動作負電圧発生回路１１１はＸアドレスデコーダ１０２に負電圧（−１０Ｖ）を与える。Ｘアドレスデコーダ１０２はすべてのワード線ＷＬ1〜ＷＬiに負電圧（−１０Ｖ）を印加する。ウェル電位発生回路１１３はｎウェル領域１１４に高電圧（８Ｖ）を印加する。ソース制御回路１０９はソース線ＳＬに高電圧（８Ｖ）を印加する。Ｙアドレスデコーダ１０４はＹゲート１０３内のＹゲートトランジスタをＯＦＦにし、すべてのビット線ＢＬ1〜ＢＬjをフローティング状態にする。
【０１７７】
このようにして、メモリセルマトリックス１０１内のすべてのメモリに、表４に示されるように電圧が印加される。その結果、メモリセルマトリックス１０１内のすべてのメモリセルは消去される。
【０１７８】
（ｉｉ） 書込動作ここでは、メモリセルＱ11に書込を行なうものと仮定する。すなわち、メモリセルＱ11にデータ“０”を書込み、メモリセルマトリックス１０１内のその他のメモリセルはデータ“１”を保持する。
【０１７９】
高電圧発生回路１１２は、Ｘアドレスデコーダ１０２に高電圧を与える。Ｘアドレスデコーダ１０２はアドレスバッファ１０５から与えられるＸアドレス信号に応答してワード線ＷＬ1を選択し、選択されたワード線ＷＬ1に高電圧（８Ｖ）を印加して、非選択のワード線ＷＬ2〜ＷＬiに０Ｖを印加する。
【０１８０】
負電圧発生回路１１０は、Ｙアドレスデコーダ１０４に負電圧を与える。まず、外部からデータ入出力バッファ１０８を介してデータ“０”が書込回路１０６に与えられ、ラッチされる。Ｙアドレスデコーダ１０４は、アドレスバッファ１０５から与えられるＹアドレス信号に応答してＹゲート１０３にビット線選択情報を送る。Ｙゲート１０３は、ビット線ＢＬ1を選択して、選択ビット線ＢＬ1にデータ“０”に対応する書込電圧（−５Ｖ）を印加し、非選択のビット線ＢＬ2〜ＢＬjには０Ｖを印加する。ソース制御回路１０９は、ソース線ＳＬをフローティング状態にする。ウェル電位発生回路１１３は、ｎウェル領域１１４に０Ｖを印加する。
【０１８１】
このようにして、メモリセルＱ11に、表５に示されるように電圧が印加される。その結果、メモリセルＱ11のしきい値電圧が上昇する（しきい値電圧は負電圧であるので０に近い方向に変化する。）。
【０１８２】
（ｉｉｉ） 読出動作ここでは、メモリセルＱ11からデータを読出すものと仮定する。Ｘアドレスデコーダ１０２は、アドレスバッファ１０５から与えられるＸアドレス信号に応答してワード線ＷＬ1を選択し、それに０Ｖを印加する。このとき、非選択のワード線ＷＬ2〜ＷＬiには３Ｖを印加する。Ｙアドレスデコーダ１０４は、アドレスバッファ１０５から与えられるＹアドレス信号に応答してＹゲート１０３にビット線選択情報を送る。Ｙゲート１０３はビット線ＢＬ１０１を選択し、ビット線ＢＬ１０１に２Ｖが印加される。非選択のビット線ＢＬ2〜ＢＬjには３Ｖが印加される。ソース制御回路１０９はソース線ＳＬに３Ｖを印加する。ウェル電位発生回路１１３はｎウェル領域１１４に３Ｖを印加する。このようにして、選択されたメモリセルＱ11に、表６に示されるように電圧が印加される。それにより、Ｑ11の内容が“１”であればビット線ＢＬ1に読出電流が流れる。この読出電流がセンスアンプ１０７により検知され、入出力バッファ１０８を介して外部に出力される。
【０１８３】
以上のように、本実施例におけるＮＯＲ型のフラッシュメモリにおいては、書込・消去時の消費電流が少ないため、書込・消去に用いる高電圧はチップ内部昇圧回路にて発生することが可能となる。したがって、外部電源電圧は任意の単一電源でフラッシュメモリを構成することが可能となる。
【０１８４】
また、従来のｎチャネルのＭＯＳ型メモリセルを用いたＮＯＲ型フラッシュメモリにおいては、図１０に示すように、書込動作として、チャネルホットエレクトロン注入により、フローティングゲートに電子を注入している。これにより、メモリセルのＶｔｈを、低Ｖｔｈ側から高Ｖｔｈ側へと変化させている。
【０１８５】
一方、消去動作においては、ＦＮトンネル現象により、フローティングゲート電極からソース領域またはチャネル領域に電子を引き抜くことにより、メモリセルのＶｔｈを高Ｖｔｈ側から低Ｖｔｈ側へと変化させている。
【０１８６】
このとき、消去動作は、全ビット一括またはブロック単位での同時消去であるため、ビットごとにベリファイを行なえないため、消去後のＶｔｈ分布が大きくなってしまう。すなわち、低Ｖｔｈ側のＶｔｈ分布が大きくなることにより、Ｖｔｈが０より大きくなるものが発生すると、読出動作時に、常にＯＮ状態となるため、読出誤動作を起こすいわゆるオーバイレーズ現象が生じている。
【０１８７】
仮に、プロセスにおけるばらつきや欠陥などのために、特異的に消去速度の速いビットが存在したとき、そのビットはオーバイレーズの誤動作を起こすことになる。したがって、全ビットの消去速度のばらつきを小さくすることが不可欠であり、従来のｎチャネルＭＯＳを用いたＮＯＲ型フラッシュメモリの大きな問題点となっていた。
【０１８８】
一方、上述した実施例におけるｐチャネルのＭＯＳ型トランジスタを用いたＮＯＲ型フラッシュメモリにおいては、ｐチャネルのＭＯＳトランジスタを基本構造として、フローティングゲート電極への電子の注入により書込を行なっている。その結果、図１１に示すように、高Ｖｔｈ側（負の絶対値が高い方のＶｔｈ）から低Ｖｔｈ側（負の絶対値が低い方のＶｔｈ）に書込を行なうことが可能となる。したがって、書込動作においては、ビットごとにベリファイを行なうことが可能となるため、書込動作終了後のＶｔｈ分布すなわち低Ｖｔｈ側のＶｔｈ分布を小さくすることができる。
【０１８９】
さらに、もし、特異的に書込が速いビットが存在したときにおいても、Ｖｔｈが０を超えることを防ぐことができるため、従来のＮＯＲ型フラッシュメモリのオーバイレーズによる誤動作の問題を解決することができる。
【０１９０】
また、第２の実施例と同様に、トンネル酸化膜へのホットホール注入がほとんど起こらないため、ホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。さらに、ホットホール注入が起きないため、従来のｎチャネルのＭＯＳ型メモリセルにおいて、実効ゲート長さの有効利用を悪化させていた電界緩和層の形成が不要であるため、従来のフラッシュメモリに比べ、より微細化が可能となり、高集積化が可能となる。
【０１９１】
なお、上述した第２および第３の実施例においては、ＤＩＮＯＲ型、ＮＯＲ型のフラッシュメモリに適用した場合について述べたが、これに限らず、ＦＮトンネル電流によりフローティングゲートからドレイン領域へ電子を引き抜くことにより、書込または消去を行なうフラッシュメモリにあっては、すべて同様の作用効果を得ることができる。
【０１９２】
また、上記第２および第３の実施例において、読出時の電圧印加条件については、表３および表６に示した場合に限られることなく、以下に示す表７ないし表１０に示す条件を満たすような読出時電圧印加条件を用いることによって、同様の作用効果を得ることができる。
【０１９３】
【表７】
【０１９４】
【表８】
【０１９５】
【表９】
【０１９６】
【表１０】
【０１９７】
（第４実施例）
次に、この発明に基づいた第４実施例における不揮発性半導体記憶装置について図を参照して説明する。この第４実施例における不揮発性半導体記憶装置の構造は、図１２を参照して、第１実施例と同様にｎウェル１の表面に、ｐ型の不純物領域からなるソース領域２と、ｐ型の不純物領域からなるドレイン領域３とを有している。なお、ソース領域２およびドレイン領域３と、ｎウェル１との境界部分には、ｐｎ接合２ａ，３ａが形成されている。
【０１９８】
ソース領域２とドレイン領域３とに挟まれたチャネル領域８の上方には、トンネル酸化膜４を介在して形成されたフローティングゲート電極５と、このフローティングゲート電極５の上方に絶縁膜を介在して形成されたコントロールゲート電極７とを有している。
【０１９９】
上記構造よりなる不揮発性半導体記憶装置において、書込時に、第１の実施例と同じ条件の電圧印加条件を加える。すなわち、コントロールゲート電極７に正電位、ドレイン領域３に負電位、ソース領域２を開放状態、ｎウェル１を接地電位とする。これにより、フローティングゲート電極５とドレイン領域１１との重なり領域上のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、ドレイン領域１１からトンネル酸化膜４を介してフローティングゲート電極５に電子が注入される。これにより、書込が行なわれる。その結果、書込時において、第１の実施例と同様の作用効果を得ることができる。
【０２００】
（第５実施例）
次に、この発明に基づいた第５実施例の不揮発性半導体記憶装置の構造について、図１３を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例に示す不揮発性半導体記憶装置のチャネル領域に、ｐ-型の埋込層１２を形成したものである。
【０２０１】
図１に示す構造によれば、チャネル層８がｎウェル１とトンネル酸化膜４との界面に生成されるため、チャネル層８を流れる正孔は、ｎウェル１とトンネル酸化膜４との界面で散乱を受け、正孔の移動度の低下が生じる。その結果、不揮発性半導体記憶装置の駆動力が低下してしまうことがある。
【０２０２】
そこで、本実施例に示すように、チャネル層８に、ｐ-型の埋込層１２を設けることにより、ｎウェル１とトンネル酸化膜４との界面での正孔の散乱による正孔の移動度の低下を未然に防止することができ、不揮発性半導体記憶装置の安定した駆動を実現することができる。
【０２０３】
なお、ｐ-型埋込層１２は、チャネル領域における不純物の縦方向分布において、埋込層１２の不純物のピーク濃度が、ｎウェル１とトンネル酸化膜４との界面より約１０ｎｍ〜２００ｎｍの深さの位置にくるように形成することが好ましく、また、ｐ-型の埋込層１２のピーク濃度の値は、１×１０16〜５×１０18ｃｍ-3であることが好ましい。
【０２０４】
（第６実施例）
次に、この発明に基づいた第６実施例の不揮発性半導体記憶装置の構造について、図１４を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例の不揮発性半導体記憶装置の構造において、フローティングゲート電極をｎ+型のポリシリコン１３で形成したものである。
【０２０５】
このような構造により、第５実施例と比較した場合、ドレイン領域３における表面の横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大する。これにより、ドレイン領域３における加速電界が増大するため、電子が得るエネルギーも高くなる。その結果、書込効率が増大する。したがって、書込速度の増大や、書込電圧の低電圧化を図ることが可能となる。さらに、第５の実施例と比較した場合、パンチスルー耐性が高くなり、実効ゲート長さの微細化により、不揮発性半導体記憶装置の高集積化が可能となる。
【０２０６】
（第７実施例）
次に、この発明に基づいた第７実施例の不揮発性半導体記憶装置の構造について、図１５を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例の不揮発性半導体記憶装置の構造において、フローティングゲート電極をｐ+ポリシリコンで形成したものである。
【０２０７】
このような構造により、第５実施例における不揮発性半導体記憶装置と比較した場合、ドレイン領域３における表面の横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大し、かつ加速電界が増大するため、電子が得るエネルギーが大きくなる。その結果、書込効率が増大する。したがって、書込速度の増大や、書込電圧の低電圧化が可能となる。
【０２０８】
さらに、第５実施例における不揮発性半導体記憶装置に比べ、パンチスルー耐性が高くなり、実効ゲート長さの微細化が可能となる。これにより不揮発性半導体記憶装置の高集積化が可能となる。
【０２０９】
また、第６実施例における不揮発性半導体記憶装置と比較した場合、たとえばＤＩＮＯＲ型のメモリセルとして用いた場合、メモリセルトランジスタの紫外線照射消去後（フローティングゲート電位を０としたとき）のしきい値電圧を小さくすることができるため、読出ディスターブの誤動作に対する耐性を強くすることが可能となる。
【０２１０】
（第８実施例）
次に、この発明に基づいた第８実施例の不揮発性半導体記憶装置の構造について、図１６および図１７を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１４および図１５に示すように、フローティングゲート電極５とドレイン領域２との重なり部分Ｘ1およびフローティングゲート電極５とソース領域２との重なり部Ｘ2において、ｐ型の不純物濃度が５×１０19ｃｍ-3以下となるように形成されている。
【０２１１】
このように、重なり部分Ｘ1，Ｘ2における不純物濃度を５×１０19ｃｍ-3以下となるように形成するには、まず、図１６に示すように、コントロールゲート電極７およびフローティングゲート電極５を覆うようにサイドウォール１５を形成した後に、このサイドウォール１５をマスクとして、ｎウェル１にｐ型の不純物を注入することにより、ソース領域２およびドレイン領域３を形成する。その結果、実効ゲート長さが長く、微細化に適した不揮発性半導体記憶装置を得ることができる。
【０２１２】
たとえば、従来のＤＩＮＯＲ、ＮＯＲ型フラッシュメモリセルのように、フローティングゲート電極からドレイン領域へＦＮトンネル電流により電子の引き抜きを行なう場合、ドレイン領域のゲート電極との重なる領域が、高濃度の不純物濃度を持っていないと、ドレイン領域のエッジ部分に空乏層が形成される。この空乏層による電位降下のために、ＦＮトンネル電流の電子引き抜き速度が低下するという問題があった。したがって、従来の構造によれば、サイドウォール形成後にイオン注入を行ない、ソース領域およびドレイン領域を形成することができず、フローティングゲート電極４およびコントロールゲート電極７をマスクにしてイオン注入を行なう必要があった。
【０２１３】
一方、本実施例におけるｐチャネルのＭＯＳ型メモリセルを用いた場合には、上記のような問題点が生じないため、サイドウォール１５をマスクにしてイオン注入を行なうことが可能となり、実効ゲート長さを有効に用いることのできる不揮発性半導体記憶装置を提供することが可能となる。
【０２１４】
（第９実施例）
次に、この発明に基づいた第９実施例の不揮発性半導体記憶装置の構造について、図１８および図１９を参照して説明する。この実施例における不揮発性半導体記憶装置の構造においては、図１９に示すように、ドレイン領域３とフローティングゲート電極５との重なり部分Ｘ3の領域においてのみ、ドレイン領域３の不純物濃度が、５×１０19ｃｍ-3以上の不純物濃度を有するように形成され、ソース領域２におけるフローティングゲート電極５との重なり部分においては、上述した第８の実施例と同様に、５×１０19ｃｍ-3以下の不純物濃度となるように形成されている。
【０２１５】
このように形成するためには、まず図１８に示すように、コントロールゲート７およびフローティングゲート５をマスクとして、ドレイン領域２が形成される領域にのみ予めｐ型の不純物のイオン注入を行なってから、図１９に示すように、コントロールゲート７およびフローティングゲート５を覆うようにサイドウォール１５を形成した後、このサイドウォール１５をマスクにしてｐ型の不純物の注入を行なうことにより形成することができる。
【０２１６】
この構造を用いることにより、ドレイン領域３でのバンド−バンド間トンネル電流の発生量を大きくすることができる。その結果、書込速度の向上および書込時のドレイン電圧とコントロールゲート電極電圧の低電圧化が可能となる。また、ソース領域２は、サイドウォール１５を形成した後にイオン注入を行なうため、実効ゲート長さの有効なメモリセルを形成することが可能となる。
【０２１７】
（第１０実施例）
次に、この発明に基づいた第１０実施例の不揮発性半導体記憶装置の構造について、図２０を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図２０に示すように、ｐ+型の不純物領域からなるソース領域１０およびドレイン領域１１を備え、それぞれのチャネル領域のエッジ部分に、ｐ-の不純物拡散層からなる第１不純物領域１６と、第２不純物領域１７とを備えている。その他の構造については、図１に示す第１の実施例における不揮発性半導体記憶装置の構造と同一である。なお、ソース領域１０、ドレイン領域１１、第１不純物領域１６および第２不純物領域１７のそれぞれのｎウェル１との界面には、ｐｎ接合１１ａ，１２ａ，１６ａ，１７ａが形成されている。
【０２１８】
このように、いわゆるＬＤＤ構造を形成することにより、実効ゲート長さが長く、微細化に適したメモリセルを得ることができる。さらに、たとえば従来ＤＩＮＯＲ型またはＮＯＲ型フラッシュメモリセルにおいて、フローティングゲート電極からドレイン領域へＦＮトンネル電流によって電子の引き抜きを行なう場合、ドレイン領域とフローティングゲート電極とが重なる領域において、高濃度の不純物濃度が存在しないと、ドレイン領域のエッジ部分において、空乏層が形成され、この空乏層での電位降下のために、ＦＮトンネル電流の電子の引き抜き速度が低下するという問題点を回避することができ、さらに、従来の構造においては、コントロールゲート電極およびフローティングゲート電極をマスクにして、高濃度のイオン注入を行なう必要があったために、実効ゲート長さの有効長さが悪化するという問題点も回避することができるようになる。
【０２１９】
（第１１実施例）
次に、この発明に基づいた第１１実施例の不揮発性半導体記憶装置の構造について、図２１を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１の実施例における不揮発性半導体記憶装置の構造に加えて、ドレイン領域３を覆うようにｎ+型の第３不純物領域１８が形成されている。この第３不純物領域１８の不純物濃度は、約１×１０17〜１×１０18ｃｍ-3程度である。
【０２２０】
このように、第３不純物領域１８を設けることにより、ドレイン空乏層における横方向電界が増大し、効率よく電子を高エネルギー化できる。その結果、書込速度の向上および書込時におけるコントロールゲート電圧とドレイン領域の電圧の低電圧化が可能となる。
【０２２１】
（第１２実施例）
次に、この発明に基づいた第１２実施例の不揮発性半導体記憶装置の構造について、図２２を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例の不揮発性半導体記憶装置の構造と比較した場合、ソース領域およびドレイン領域が、高濃度の不純物領域からなるソース領域１０とドレイン領域１１とからなり、さらに、ソース領域１０を覆うように、ｎ-型の第４不純物領域２０と、ドレイン領域１１を覆うようにｐ-型の第５不純物領域１９が形成されている。なお、ソース領域１０と第４不純物領域２０との界面にはｐｎ接合１０ａが形成され、第５不純物領域１９とｎウェル１との界面にはｐｎ接合１９ａが形成されている。また、第４不純物領域２０および第５不純物領域１９はともにその不純物濃度が約１×１０17〜１×１０18ｃｍ-3程度に設けられている。
【０２２２】
以上の構造を有することにより、メモリセルのパンチスルー耐性が向上し、第５不純物領域１９により、ドレイン領域１１とｎウェル１との間の耐圧を向上させることが可能となる。
【０２２３】
ここで、第１実施例、第２実施例ないし第１２実施例においては、不揮発性半導体記憶装置はｎウェル１に形成される場合について説明したが、このｎウェル１は、たとえば図２３に示すように、ｐ型の半導体基板２１におけるトリプルウェル構造を有するプロセスを用いて、ｎウェル２２および２４と同様の工程で形成されるものでもよいし、図２４に示すように、ｎ型半導体基板２６内において、トリプルｐウェル２８内に形成されたｎウェル１であっても構わない。また、図２５に示すように、ｐ型の半導体基板２１におけるツインウェルプロセスを用いて、ｎウェルを形成したものであっても構わない。
【０２２４】
（第１３実施例）
次に、この発明に基づいた第１３実施例における不揮発性半導体記憶装置について、説明する。この第１３実施例においては、第１実施例における書込を行なった不揮発性半導体記憶装置において、メモリセルの紫外線消去の後、しきい値電圧ＶＴＨｕｖ（フローティングゲート電極中の電荷を、０にしたときのしきい値電圧）を読出電圧より低くなるように形成する。このように、読出電圧より低くなるように形成すると、読出電圧より高い場合に比べ、消去状態のメモリセルのしきい値ＶＴＨｅｒａｓｅと紫外線照射消去後しきい値電圧ＶＴＨｕｖの差であるΔＶＴＨｅｒａｓｅ＝ＶＴＨｅｒａｓｅ−ＶＴＨｕｖの値が大きくなる。
【０２２５】
このとき、書込時ドレインディスターブ（書込する選択セルと同一のビット線に接続された非選択セルにおける誤った書込）に対する耐性が高まり、メモリセルの信頼性を向上させることができる。たとえば、ＶＴＨｅｒａｓｅ＝−５Ｖとし、ＶＴＨｕｖ＝−４Ｖの場合とＶＴＨｕｖ＝−２Ｖの場合を考える。フローティングゲート電極の電位Ｖｆｇは以下の第１式で計算することができる。
【０２２６】
【数１】
【０２２７】
ここで、αｃｇ，αｄ，αｓ，αｓｕｂは、それぞれコントロールゲート、ドレイン領域、ソース領域、ｎウェルのカップリング比であり、メモリセルの形成条件で変化する値であるが、ここでは、一般的な値として、αｃｇ＝０．６，αｄ＝αｓ＝０．１，αｓｕｂ＝０．２として考える。
【０２２８】
Ｖｄ＝−６Ｖ，Ｖｃｇ＝８Ｖ，Ｖｓ＝ｏｐｅｎ，Ｖｓｕｂ＝０Ｖのバイアス条件における書込動作を考えると、ドレインディスターブセルには、Ｖｄ＝−６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｓ＝ｏｐｅｎ，Ｖｓｕｂ＝０Ｖの電位が印加される。ここで、ｏｐｅｎとしたＶｓは、０Ｖに近いとして仮定する。このときの消去状態（ΔＶＴＨ＝ΔＶＴＨｅｒａｓｅ）のドレインディスターブセルのＶｆｇを計算すると、
【０２２９】
【数２】
【０２３０】
となる。したがって、ＶＴＨｕｖ＝−４Ｖの場合は、Ｖｆｇ＝０Ｖとなり、Ｖｄ＝−６Ｖとの電位差は６Ｖであるが、ＶＴＨｕｖ＝−２Ｖの場合、Ｖｆｇ＝１．２Ｖとなり、Ｖｄ＝−６Ｖとの電位差は７．２Ｖとなり、ＶＴＨｕｖ＝−２Ｖの方がドレインディスターブセルにおけるバンド−バンド間トンネル電流の発生量は多くなる。
【０２３１】
すなわち、ＶＴＨｕｖ＝−２Ｖの方が、ドレインディスターブセルにおける書込速度は大きいことになり、ＶＴＨｕｖを低くする（負電圧であるので絶対値を高くする）ことは、ドレインディスターブ耐性を良くする効果がある。
（第１４実施例）
次に、この発明に基づいた第１４実施例の不揮発性半導体記憶装置について、説明する。この第１４実施例においては、第１実施例における書込方式を用いたメモリセルにおいて、メモリセルの紫外線照射消去後しきい値電圧（ＶＴＨｕｖ（フローティングゲート中の電荷を０にしたときのしきい値電圧）を読出電圧より高くなるように形成している。このように、読出電圧より高くなるように形成することで、読出時ディスターブ（読出選択セルにおける誤った消去）に対する耐性が高まり、メモリセルの信頼性を向上させることができる。
【０２３２】
たとえば、読出電圧を３．３Ｖで考え、書込状態のセルのしきい値電圧ＶＴＨｗｒｉｔｅ＝−２Ｖとし、ＶＴＨｕｖ＝−４Ｖの場合とＶＴＨｕｖ＝−２Ｖの場合を考える。フローティングゲートの電位Ｖｆｇは以下の第３式で計算することができる。
【０２３３】
【数３】
【０２３４】
ここで、αｃｇ，αｄ，αｓ，αｓｕｂは、それぞれコントロールゲート、ドレイン領域、ソース領域、ｎ型ウェルのカップリング比であり、メモリセルの形成条件で変化する値であるが、ここでは、一般的な値αｃｇ＝０．６，αｄ＝αｓ＝０．１，αｓｕｂ＝０．２として考える。
【０２３５】
Ｖｃｇ＝−３．３Ｖ，Ｖｄ＝−１Ｖ，Ｖｓ＝０Ｖ，Ｖｓｕｂ＝０Ｖのバイアス条件における読出動作を考え、このときの書込状態（ΔＶＴＨ＝ΔＶＴＨｗｒｉｔｅ）の読出セルのＶｆｇを計算すると、
【０２３６】
【数４】
【０２３７】
となる。したがって、ＶＴＨｕｖ＝−４Ｖの場合は、Ｖｆｇ＝−３．３Ｖとなり、Ｖｓｕｂ＝０Ｖとの電位差は３．３Ｖであるが、ＶＴＨｕｖ＝−２Ｖの場合、Ｖｆｇ＝−２．１Ｖとなり、Ｖｓｕｂ＝０Ｖとの電位差は２．１Ｖとなり、ＶＴＨｕｖ＝−４Ｖの方が読出ディスターブによる誤った消去の耐性は悪くなることがわかる。
【０２３８】
すなわち、ＶＴＨｕｖを高くする（負電圧であるので絶対値を低くする）ことは、読出ディスターブによる誤った消去の耐性を良くする効果がある（ＶＴＨｕｖを高くすると、ドレインディスターブ耐性が悪化するが、ドレインディスターブ特性の誤差に余裕がある場合、ＶＴＨｕｖを高くすることにより、読出ディスターブ特性の改善が可能となる）。
【０２３９】
（第１５実施例）
次に、この発明に基づいた第１５実施例の不揮発性半導体基板について図２６ないし図３１を参照して説明する。まず、この第１５実施例においては、第２の実施例で説明したＤＩＮＯＲ型のフラッシュメモリにおいて、ドレイン領域に印加する負電圧の値を、書込選択メモリセルおよびこの書込選択メモリセルと同一のビット線に接続された非選択メモリセル（ドレインディスターブメモリセル）において、なだれ破壊が起きないような値に設定して、メモリセルの書込を行なうようにしたものである。
【０２４０】
まず図２６を参照して、フローティングゲート電極とコントロールゲート電極とを接続したｐチャネルのＭＯＳ型メモリセルで測定した、Ｖｇ＝６ＶにおけるＩｄ−ＶｄおよびＩｇ−Ｖｄ特性について説明する。なお、Ｉｄはバンド−バンド間トンネルで発生した電流であり、Ｉｇはバンド−バンド間トンネル電流誘起ホットエレクトロンのトンネル酸化膜への注入電流である。
【０２４１】
まず、図２６に示すように、Ｖｄの絶対値が大きくなると（Ｖｄの絶対値＞６Ｖ）、Ｉｄの電流値が急激に増加していることがわかる（Ｖｄの絶対値＞６Ｖでの、Ｉｄ−Ｖｄ特性の傾きが、Ｖｄの絶対値＜６ＶでのＩｄ−Ｖｄ特性の傾きより大きくなっている）。つまり、Ｖｄの絶対値を増加させると、［（ｌｏｇＩｄ）／Ｖｄ］″＜０すなわち、（ｌｏｇＩｄ）−Ｖｄ曲線が上に凸の特性から、［（ｌｏｇＩｄ）／Ｖｄ］″＞０すなわち（ｌｏｇＩｄ）−Ｖｄ曲線が下に凸の特性に移行する偏極点Ｖｄ1が存在する。これは、ドレイン領域においてなだれ破壊が起こり、図２６に示すように、Ｉｄの電流値の急激な増加が起こっている。
【０２４２】
フラッシュメモリ技術ハンドブック（ｐ．５６：サイエンスフォーラム社出版）の記述によれば、図２７に示すように、従来のｎチャネルのＭＯＳ型メモリセルを用いたＮＯＲ型フラッシュメモリにおいて、ソース電圧を増加させた場合、ソース電流には領域Ｉと領域ＩＩが存在し、領域Ｉはバンド−バンド間トンネルによる電流であり、領域ＩＩはなだれ破壊による電流であることを、図２８に示すそれぞれの領域における電流電圧特性の温度依存性、基板電位依存性、基板濃度依存性から考察することができる。このｎチャネルのＭＯＳ型メモリセルを用いたＮＯＲ型フラッシュメモリと全く同一の現象が、図１に示すｐチャネルのＭＯＳ型メモリセルにおいても起きていると考えられる。
【０２４３】
したがって、図２６において、Ｖｄの絶対値の小さい領域での電流は、バンド−バンド間トンネルによる電流であり、Ｖｄの絶対値が大きく、Ｉｄ−Ｖｄ特性の傾きが増大している領域の電流はなだれ破壊による電流であると考察できる。
【０２４４】
ここで、バンド−バンド間トンネルは、ｎＭＯＳ、ｐＭＯＳにおいてそれぞれ上述したような電圧がゲート電極とドレイン領域との間に印加されたとき、ドレイン領域におけるディープデプレッション領域で、シリコンのバンドが、図２９に示すように曲がり、価電子帯の電子が帯電体にトンネルし、電子−正孔対が発生する現象である（参考文献：W. Feng et. al., IEEE Electron Device Letters, Vol. EDL-7, No.7, July, p.449, 1986）。
【０２４５】
一方、なだれ破壊は、高電界によって高いエネルギーを得た電子または正孔が、価電子帯の電子を帯電体に持ち上げることが可能となり、これにより新しい電子−正孔対が発生する。こうして発生した電子−正孔対がさらに電子−正孔対をつくるように、なだれ的に多くのキャリアを発生させる現象である。このように、バンド−バンド間トンネル現象となだれ破壊現象とは全く異なる物理現象である。
【０２４６】
ここで、図２６に示す条件において、バンド−バンド間トンネルによる電流の領域と、なだれ破壊による電流の領域を区別するために、以下の計算を行なった。シリコン基板内のある領域で、単位時間当りにバンド−バンド間トンネルにより発生する電子−正孔対の発生量ＧBTBTは、
【０２４７】
【数５】
【０２４８】
というＦＮトンネル電流の発生量の計算式と同一の形の式で計算できる（参考文献：E. O. Kane et. al., J. Phys. Chem. Solids, vol.12, 1959, p.181）。ここで、Ｅｓｉは、シリコン基板内での電界強度を示し、Ｅｓｉが大きくなると、バンドの曲がりが大きくなり、バンド−バンド間トンネルの発生量が増大することを示す。
【０２４９】
本実施例のように、コントロールゲート電極とドレイン領域との間に高電圧Ｖｇ−Ｖｄが印加されたとき、一般的な方法で形成したソース／ドレイン構造によれば、バンド−バンド間トンネルの発生量は、シリコン基板表面（シリコン基板とトンネル酸化膜の界面）で最大となる（参考文献：K. T. San et. al., IEEEElectron Devices, Vol.42, No.1, January, p.150, 1995）。また、バンド−バンド間トンネル電流の発生は、Ｅｓｉが高いだけではなく、シリコン内のバンドが、シリコンのバンドギャップＥｇ以上曲がったときに初めて起こるものである。また、一般的なソース／ドレイン構造では、シリコン内のバンドの曲がりがＥｇに等しくなった場所において、バンド−バンド間トンネル電流の発生量が最大となる（参考文献：S. A. Parke et. al., IEEE Electron Devices, Vol.39, No.7, July, p.1694, 1992）。このバンド−バンド間トンネルの最大発生位置におけるＥｓｉは、以下に示す第６式および第７式を解くことにより計算できる（参考文献：J. Chen et. al., IEEE Electron Device Letters, Vol. EDL-8, No.11, November, p.515, 1987 ）。
【０２５０】
【数６】
【０２５１】
【数７】
【０２５２】
ここで、εｓｉ、εｏｘは、それぞれシリコン、シリコン酸化膜の誘電率を示し、ｔｏｘは、トンネル酸化膜厚を示し、Ｅｏｘは、最大発生位置がシリコン基板とトンネル酸化膜界面である最大発生位置に接する酸化膜中の電界を示している。
【０２５３】
第６式は、シリコンと酸化膜における電界の連続性の式である。第７式は、酸化膜にかかる電圧は、ゲート電極とドレインとの間の電圧Ｖｇ−Ｖｄから、シリコン中で、バンドがＥｇ（ここではＥｇ〜１．２ｅＶとした）曲がったことによる、電位降下を引いた電圧であることを示す式である。
【０２５４】
ここで、バンド−バンド間トンネルによって発生する全電流Ｉｄが、最大発生位置での発生量に比例すると近似した場合、
【０２５５】
【数８】
【０２５６】
【数９】
【０２５７】
となる。したがって、これらの関係式が成り立つとき、縦軸にＩｄ／Ｅｓｉ2、横軸に１／Ｅｓｉをとり、縦軸をＬＯＧスケールにより、グラフにプロット（いわゆるＦＮプロット）すれば、直線になることがわかる。
【０２５８】
さらに、この直線から外れた領域は、バンド−バンド間トンネルの特性をもった領域ではないと考えられ、これにより、なだれ破壊が起こっている領域とバンド−バンド間トンネルの領域とを区別することができる。
【０２５９】
図２６のＩｄ−Ｖｄ特性の結果を、ＦＮプロットしたものを、図３０に示す。Ｖｄの絶対値＜６Ｖでは、直線にのって傾斜しているが、Ｖｄの絶対値＜６Ｖでは、直線から外れていることがわかる。したがって、この結果から、図２４のＬｄ−Ｖｄ特性におけるＶｄの絶対値＞６Ｖの領域は、Ｖｄの絶対値＜６Ｖのバンド−バンド間トンネルの領域とは特性が異なることがわかる。このような、なだれ破壊の起こっている印加電圧条件で書込動作を行なうと、以下のような特性の悪化が生じる。
【０２６０】
（１） 図２６の同一ＶｄにおけるＩｇとＩｄの値に着目すれば、注入効率Ｉｇ／Ｉｄは、Ｖｄの絶対値が増加すると単調に大きくなるが（横方向加速電界の増大とともに、電子のエネルギーが大きくなり酸化膜の障壁を越える電子の割合が増加する）、Ｖｄの絶対値がさらに大きくなり、なだれ破壊が起こるようになると（図２６において、Ｖｄの絶対値＜６Ｖ）、注入効率Ｉｇ／Ｉｄは減少していくことがわかる。したがって、なだれ破壊が起こらないＶｄで書込を行なうことが、低消費電流での高効率書込の実現に有効であることがわかる。
【０２６１】
（２） 図３１に、フローティングゲート電極とコントロールゲート電極とを接続した図２６に示すメモリセルと同一のｐチャネル型のＭＯＳ型メモリセルで測定した場合の、Ｖｇ＝０ＶにおけるＩｄ−ＶｄおよびＩｇ−Ｖｄ特性を示す。ドレインディスターブセル（書込する選択セルと同一のビット線に接続された非選択メモリセル）の電圧印加条件に近い測定結果である図３１において、Ｉｄに着目すれば、Ｖｄの絶対値＞７．４Ｖにおいて、なだれ破壊が起き、Ｉｄの急激な増大が起こっていることがわかる。
【０２６２】
このように、ドレインディスターブセルにおいて、なだれ破壊が起きるようなＶｄで書込を行なうと、ドレインディスターブセルにおける消費電流が大きく増加し、消費電力の増大を招く。また、書込電圧をチップ内昇圧回路を用いて生成している場合においては、電流供給能力に限界があるため、並列に書込可能なメモリセルの数が減少し、結果的に１メモリセル当りの書込速度の低下を招くことになる。したがって、ドレインディスターブセルにおいてなだれ破壊が起きないようなＶｄで書込を行なうことは重要となる。
【０２６３】
以上の（１）、（２）に示す理由により、選択メモリセルおよびドレインディスターブセルにおいて、なだれ破壊が起こらないドレイン電圧での書込を行なうことにより、デバイス特性の悪化を防ぐことが可能となる。
【０２６４】
（第１６実施例）
この第１６実施例においては、第１実施例に示すｐチャネル型ＭＯＳメモリセルにおいて、トンネル酸化膜４の膜厚を１５ｎｍ以下となるようにしたものである。第１実施例における不揮発性半導体記憶装置においては、コントロールゲート電極７への正電位と、ドレイン領域３への負電位の双方が同時に印加されたときにのみ、電子注入電流が大きくなり、高速に書込を行なうことができるが、ドレイン領域への負電位のみ印加されたメモリセルでは、書込が起こらないという特性を実現させている。したがって、バンド−バンド間トンネル電流の発生量の大小がフローティングゲート電極７とドレイン領域３との電位差の大小によって決定するという特性を利用している。
【０２６５】
したがって、第１実施例における書込方式を用いる場合には、バンド−バンド間トンネル電流を効果的に発生することが必要である。したがって、トンネル酸化膜４の膜厚を１５ｎｍ以下として、比較的低電圧でトンネル酸化膜４に高電界が印加されるようにすることで、バンド−バンド間トンネル電流を効果的に発生することが可能となり、その結果、高速書込を実現することが可能となる。
【０２６６】
（第１７実施例）
この第１７実施例においては、第２または第３実施例において、書込時の最大消費電流（ドレイン電流）が１メモリセル当り１μＡ以下となるように書込電圧印加条件を設定するようにしたものである。３Ｖもしくは５Ｖといった単一電源で動作する不揮発性半導体記憶装置を構成することを実現させるためには、書込時に用いる高電位は、チップ内の昇圧回路によって発生させている。この昇圧回路の電流供給能力は概ね１ｍＡ以下である。したがって、書込時に発生する最大消費電流が、この値を超えないようにすることが必要である。
【０２６７】
また、１メモリセル当りの実効書込速度を高速化するためには、多数のメモリセルを同時に並列に書込する方式を用いることが有効である。したがって、書込電圧を非常に高くして、メモリセルの書込速度を速くすれば、メモリセルの書換耐性の劣化が激しくなるなどの特性の悪化を引き起こすが、多数のメモリセルを同時に並列書込する方式を用いればそのような特性の悪化を引き起こさずに１メモリセル当りの実効書込速度の高速化を行なうことができる。
【０２６８】
このように、多数のメモリセルを同時に並列に書込をする方式を用いる場合、多少の回路の複雑化が伴うため、通常最低１０００個以上のメモリセルを同時に並列に書込を行ない、１メモリセル当りの実効書込速度にして３桁以上の高速化を実現しないと、並列書込方式採用の有意性が現われてこない。
【０２６９】
このように、最低１０００個以上のメモリセルを同時に並列に書込を行なうには、上記の昇圧回路の電流供給能力からくる書込時に発生する最大消費電流１ｍＡ以下の制限により、１メモリセル当りの書込時に発生する最大消費電流（ドレイン電流）が１μＡ以下にすることが必要となる。
【０２７０】
したがって、１メモリセル当りの書込時に発生する最大消費電流（ドレイン電流）が、１μＡ以下となるように書込電圧印加条件を設定することで、最低１０００個以上のメモリセルを同時に並列に書込を行なうことができ、メモリセル当りの実効書込速度の高速化を実現することができ、その結果、単一電源動作の不揮発性半導体記憶装置を提供することが可能となる。
【０２７１】
なお、今回開示された上記実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２７２】
【図１】第１実施例における不揮発性半導体記憶装置の書込動作を説明するための第１の図である。
【図２】第１実施例における不揮発性半導体記憶装置の書込動作を説明するための第２の図である。
【図３】第１実施例における不揮発性半導体記憶装置の消去動作を説明するための図である。
【図４】第１実施例における不揮発性半導体記憶装置の電圧印加条件を示す図である。
【図５】第１実施例における不揮発性半導体記憶装置の書込特性を示す図である。
【図６】第１実施例における不揮発性半導体記憶装置の消去特性を示す図である。
【図７】第１実施例におけるフローティングゲートとコントロールゲートとを接続した場合のＩｄ−Ｖｄ特性およびＩｇ−Ｖｄ特性を示す図である。
【図８】第２実施例における不揮発性半導体記憶装置の構造を示すブロック図である。
【図９】第３実施例における不揮発性半導体記憶装置の構造を示すブロック図である。
【図１０】従来のＮＯＲ型フラッシュメモリの書込および消去特性を示す図である。
【図１１】第３実施例における不揮発性半導体記憶装置の書込および消去特性を示す図である。
【図１２】第４実施例における不揮発性半導体記憶装置の書込動作を説明するための図である。
【図１３】第５実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図１４】第６実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図１５】第７実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図１６】第８実施例における不揮発性半導体記憶装置の第１製造工程を示す断面図である。
【図１７】第８実施例における不揮発性半導体記憶装置の第２製造工程を示す断面図である。
【図１８】第９実施例における不揮発性半導体記憶装置の第１製造工程を示す断面図である。
【図１９】第９実施例における不揮発性半導体記憶装置の第２製造工程を示す断面図である。
【図２０】第１０実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図２１】第１１実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図２２】第１２実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図２３】第１、第４〜第１２実施例におけるｎウェルの他の状態を示す第１の図である。
【図２４】第１、第４〜第１２実施例におけるｎウェルの他の状態を示す第２の図である。
【図２５】第１、第４〜第１２実施例におけるｎウェルの他の状態を示す第３の図である。
【図２６】第１５実施例における不揮発性半導体記憶装置のＩｄ−Ｖｄ特性とＩｇ−Ｖｄ特性を示す図である。
【図２７】第１５実施例におけるなだれ現象を説明するための第１の図である。
【図２８】第１５実施例におけるなだれ現象を説明するための第２の図である。
【図２９】第１５実施例におけるなだれ現象を説明するための第３の図である。
【図３０】第１５実施例における不揮発性半導体記憶装置のバンド−バンド間トンネル電流ＩｄのＦＮプロットを示す図である。
【図３１】第１５実施例における不揮発性半導体記憶装置のＶｇ＝０ＶにおけるＩｄ−Ｖｄ特性とＩｇ−Ｖｄ特性を示す図である。
【図３２】従来のＮＯＲ型メモリセルの書込動作を説明するための模式図である。
【図３３】従来のＮＯＲ型メモリセルの消去動作を説明するための模式図である。
【図３４】従来のＤＩＮＯＲ型メモリセルの書込動作を説明するための模式図である。
【図３５】従来のＤＩＮＯＲ型メモリセルの消去動作を説明するための模式図である。
【図３６】従来のＤＩＮＯＲ型メモリセルの電圧印加条件を示す図である。
【図３７】従来のＤＩＮＯＲ型メモリセルの書込特性を示す図である。
【図３８】従来のＤＩＮＯＲ型メモリセルの消去特性を示す図である。
【図３９】従来のｎ型ＭＯＳメモリセルにおけるバンド−バンド間トンネル現象を説明するための模式図である。
【図４０】従来のｎチャネル型ＭＯＳメモリセルの改良された構造を示す断面図である。
【符号の説明】
【０２７３】
１ ｎウェル、２ ソース領域、３ ドレイン領域、２ａ，３ａ ｐｎ接合、４ トンネル酸化膜、５ フローティングゲート電極、６ 絶縁膜、７ コントロールゲート電極。なお、各図中、同一符号は、同一または相当部分を示す。
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、ｐチャネル型のメモリセルを用いて、書込および消去などを行なう不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の一種であるフラッシュメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）より安価に製造できるため、次世代を狙うメモリデバイスとして期待されている。
【０００３】
このフラッシュメモリを構成するメモリセルは、一般に、ｐ型領域の表面に形成されたｎ型のソース領域およびｎ型のドレイン領域と、このソース領域とドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成されたフローティングゲート電極（電荷蓄積電極）と、このフローティングゲート電極の上方に絶縁膜を介在して形成されたコントロールゲート電極（制御電極）とを有している。
【０００４】
各々のメモリセルにおいて、ソース領域には、ソース線が接続されている。ドレイン領域には、ビット線が接続されている。フローティングゲート電極は情報を蓄積する。コントロールゲート電極には、ワード線が接続されている。
【０００５】
ここで、ＮＯＲ型のフラッシュメモリの書込動作および消去動作について、図３２および図３３を参照して説明する。まず、書込動作においては、図３２に示すように、ドレイン領域３３に５Ｖ程度の電圧、コントロールゲート３７に１０Ｖ程度の電圧が印加される。また、ソース領域３２と、ｐウェル３１とは、接地電位（０Ｖ）に保たれる。
【０００６】
このとき、メモリトランジスタのチャネルには、数百μＡの電流が流れる。ソース領域３２からドレイン領域３３に流れた電子のうち、ドレイン領域３３近傍で加速された電子は、この近傍で高いエネルギーを有する電子、いわゆるチャネルホットエレクトロンとなる。この電子は、コントロールゲート３７に印加された電圧による電界により、図中矢印Ａに示されるように、フローティングゲート電極３５に注入される。このようにして、フローティングゲート電極３５に電子の蓄積が行なわれ、メモリトランジスタのしきい値電圧Ｖthがたとえば８Ｖとなる。この状態が書込状態、“０”と呼ばれる。
【０００７】
次に、消去動作について、図３３を参照して説明する。ソース領域３２に、５Ｖ程度の電圧が印加され、コントロールゲート電極３７に−１０Ｖ程度の電圧が印加され、ｐ型ウェル３１は接地電位に保持される。このとき、ドレイン領域３３は開放状態にされる。ソース領域３２に印加された電圧による電界により、図中矢印Ｂに示されるように、フローティングゲート電極３５中の電子は、薄いトンネル酸化膜３４をＦＮトンネル現象によって通過する。このように、フローティングゲート電極３５中の電子が引き抜かれることによって、メモリトランジスタのしきい値電圧Ｖthがたとえば２Ｖとなる。この状態が消去状態、“１”と呼ばれる。
【０００８】
一方、上述したチャネルホットエレクトロンにより書込を行ない、ＦＮトンネル現象によって消去を行なういわゆるＮＯＲ型のフラッシュセル以外に、単一電源化のために、書込および消去時の消費電力を少なくしたメモリセルが種々開発されている。その１つに、「IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL.29, No.4, APRIL 1994 」の454 頁から460 頁または「IEICE TRANS. ELECTRON., VOL.E77-C, No.8 AUGUST 」の1279頁から1286頁に記載されているＤＩＮＯＲ（divided bit line NOR）フラッシュメモリがある。
【０００９】
次に、このＤＩＮＯＲ型フラッシュメモリの構造およびその動作原理について、図３４ないし図３６を参照して説明する。まず、このＤＩＮＯＲ型フラッシュメモリのメモリセルの構造は、上述したＮＯＲ型のフラッシュメモリセルと同様に、ｐウェル３１の表面にｎ型のソース領域３２およびｎ型のドレイン領域３３が形成されている。ソース領域３２とドレイン領域３３とによって挟まれたチャネル領域の上方に、トンネル酸化膜３４を介在してフローティングゲート電極３５が形成されている。このフローティングゲート電極３５の上方には、絶縁膜３６を介在してコントロールゲート電極３７が形成されている。
【００１０】
上記構造よりなるメモリセルは、一般的にスタックゲート型メモリセルと呼ばれ、ソース領域３２は、すべてのメモリセルまたは所定の複数のメモリセルよりなるブロックにおいて電気的に共通に接続されている。コントロールゲート電極３７には、ワード線が接続されており、ドレイン領域３３には、ビット線に接続されている。このような構成により、所定のワード線と所定のビット線が選択されることにより、所定のメモリセルが選択されることになる。
【００１１】
まず、書込動作について、図３４および図３６を参照して説明する。書込動作においては、コントロールゲート電極３７に−８〜−１１Ｖ程度の負電位が印加され、ドレイン領域３３に、４〜８Ｖ程度の正電位が印加される。このとき、ｐウェル３１は接地電位（０Ｖ）に保たれ、ソース領域３２は開放状態に保たれる。この状態において、フローティングゲート電極３５と、ドレイン領域３３とがオーバラップした領域のトンネル酸化膜３４に強電界が印加される。この強電界の印加により、ＦＮトンネル現象を生じ、フローティングゲート電極３８からトンネル酸化膜３４を介してドレイン領域３３へ電子が注入される。この書込動作により、メモリセルは“Ｌｏｗ Ｖｔ”（Ｖｔｈが低い状態）となる。
【００１２】
一方、消去動作においては、コントロールゲート３７に、８〜１２Ｖ程度の正電位が印加され、ソース領域３２およびｐウェル３１に、−６〜−１１Ｖ程度の負電位を与え、ドレイン領域３３を開放状態に維持する。これにより、メモリセルのチャネル部に電子３８のチャネル層が形成され、このチャネル層とフローティングゲート電極３５との間のトンネル酸化膜３４に強電界が印加される。この強電界により、ＦＮトンネル現象が生じ、チャネル層の電子３８がフローティングゲート電極３５へ注入される。この消去動作により、メモリセルは、“Ｈｉｇｈ Ｖｔ”（Ｖｔｈが高い状態）となる。
【００１３】
また、読出動作においては、コントロールゲート電極３７に、“Ｈｉｇｈ Ｖｔ”と“Ｌｏｗ Ｖｔ”のほぼ中間となる３〜５Ｖ程度の正電位を印加し、ソース領域３２とｐウェル３１とを接地状態とし、ドレイン領域３３に１〜２Ｖ程度の正電位を印加することにより、メモリセルトランジスタに電流が流れるかどうかを確認する。この確認により、メモリセルが“Ｈｉｇｈ Ｖｔ”か“Ｌｏｗ Ｖｔ”か、を判定する。
【００１４】
なお、図３７は、上述したＤＩＮＯＲ型フラッシュメモリセルの書込特性を表わす図であり、書込時間が長くなるにつれて、しきい値が正の範囲内において小さくなることがわかる。また、図３８は、上述したＤＩＮＯＲ型フラッシュメモリセルの消去特性を表わす図であり、消去時間が長くなるにつれて、メモリセルのしきい値が正の範囲において大きくなっていくことがわかる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
以上、従来のＮＯＲ型およびＤＩＮＯＲ型フラッシュメモリの動作原理について述べたが、上述した従来のＤＩＮＯＲ型フラッシュメモリには、次に述べるような問題点がある。すなわち、ＤＩＮＯＲ型フラッシュメモリの書込動作においては、図３４および図３６に示すような電位印加条件が用いられている。すなわち、ｐウェル３１を接地電位、ソース領域３２を開放状態、ドレイン３３を正電位、コントロールゲート電極３７に負電位をそれぞれ印加して、フローティングゲート電極３５からドレイン領域３３に電子３８を引き抜いている。
【００１６】
この現象は、たとえば「IEDM Technical Digest （1990）」の115頁から118頁に記載または図３３で説明したＮＯＲ型のフラッシュメモリの消去動作と同じ現象を用いている。このようにｎ型の不純物拡散層に電子を引き抜く方法は、たとえば「Symp. VLSI Tech., p.81-p.82, 1993 」に記載されている。
【００１７】
たとえば上述したＤＩＮＯＲ型フラッシュメモリについて考察した場合、図３９に示すように、フローティングゲート電極３５とドレイン領域３２との間に強電界がかかるため、ドレイン領域３２近傍のｐウェル３１内で、バンド−ハンド間トンネル現象を引き起こす。その結果、ドレイン領域３２において電子−正孔対４０を生成し、ドレインリークを引き起こす。このドレインリークは、ＧＩＤＬ（Gate induced drain leakage）と呼ばれている。
【００１８】
つまり、バンド−バンド間トンネル現象によって生成された電子−正孔対４０のうち電子３８は、正電位を持つドレイン領域３２に引き抜かれる。一方、正孔３９は、チャネル方向に引っ張られ、ｐウェル３１へと流れる。このとき正孔３９は、ドレイン領域３２とｐウェル３１の間の空乏層電界により加速され高エネルギーを得るため（ホットホールと呼ばれる）、正孔３９の一部は、トンネル酸化膜３４に注入されることになる。
【００１９】
この正孔３９のトンネル酸化膜３４に与える影響は、ＭＯＳＦＥＴのゲート酸化膜信頼性の観点から広く研究が行なわれている。一般に、正孔３９のトンネル酸化膜３４に与える影響は、著しいダメージを与えることが確認されている。
【００２０】
たとえば、「Symp. VLSI Tech., p.43-p.44, 1993 」の注意深い研究によれば、ゲート絶縁膜に使用されるシリコン酸化膜のＴＤＤＢ寿命は、電圧印加時に通過した正孔の総量と深い相関関係を有している。また、最近は、フラッシュメモリのデータ保持特性の信頼性の観点から、たとえば「第４２回応用物理学関係連合講演会講演予稿集No.2 p.656、28-C-10 ”シリコン酸化膜への正孔注入により誘起されたリーク電流の解析”」に記載されているように、ゲート酸化膜へのホットホールの注入により、ゲート酸化膜の低電圧でのリーク電流が増加することが報告されている。
【００２１】
以上、述べたように、従来のＤＩＮＯＲ型フラッシュメモリセルにおける問題点は、書込時に、ＧＩＤＬを発生しやすい電位印加条件となっている。その結果、書込時に、トンネル酸化膜にホットホールが注入され、著しいトンネル酸化膜の劣化を引き起こしてしまう（文献 K. Tamer San, et al. IEEE ELECTRON DEVICES, Vol.42, No.1, JANUARY 1995 p.150 ）。
【００２２】
そこで、近年においては、上記のようなホットホールの注入によるトンネル酸化膜の劣化を抑制するために、たとえば図４０に示す構造のように、ドレイン領域３３を取囲むように、穏やかなｎ-の不純物分布をもった電界緩和層４１が形成されるようになっている。このように電界緩和層４１を設けることにより、フローティングゲート電極３５からＦＮトンネル現象により電子の引き抜きを行なうドレイン領域３３において、横方向の電界の緩和を行なうことが可能となる。
【００２３】
しかしながら、この電界緩和層４１の形成は、不純物の拡散層とフローティングゲート電極３５との重なり長さＬが長くなるために、実効ゲート長さＬ1が小さくなるという欠点がある。したがって、メモリセルの実効ゲート長の微細化を進めた場合、この電界緩和層４１の存在のために、より長い実効ゲート長を有するメモリセルにおいても、パンチスルーが起きてしまうという問題点があった。
【００２４】
したがって、従来のＤＩＮＯＲ型フラッシュメモリのメモリセルにおいては、実効ゲート長さの微細化を図ることができないため、メモリセルアレイの高集積化が困難となっている。この発明は、上記問題点を解決するためになされたもので、メモリセルの微細化を可能にしつつ、パンチスルー現象の起き難い不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
（主発明）
主発明に係る不揮発性半導体記憶装置は、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有する不揮発性半導体記憶装置であって、上記不揮発性半導体記憶装置のデータの書込時に、上記ドレイン領域に負電位を印加するための負電位印加手段と、上記電荷蓄積電極に正電位を印加するための正電位印加手段と、上記ソース領域を開放状態にする開放手段とを備え、上記ドレイン領域から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２６】
（１） 第１の発明
第１の発明に係る不揮発性半導体記憶装置は、上記主発明において、上記不揮発性半導体記憶装置のデータの書込時に、上記ドレイン領域におけるバンド−バンド間トンネル電流誘起ホットエレクトロン注入電流により、上記ドレイン領域から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２７】
（２） 第２の発明
第２の発明に係る不揮発性半導体記憶装置においては、上記主発明において、上記不揮発性半導体記憶装置のデータの書込時に、上記電荷蓄積電極と上記ドレイン領域とに挟まれた領域の上記トンネル酸化膜に強電界を印加してＦＮトンネル現象により上記ドレイン領域から上記電荷蓄積電極へ電子の注入が行なわれる。
【００２８】
（３） 第３の発明
第３の発明に係る不揮発性半導体記憶装置においては、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有する不揮発性半導体記憶装置であって、上記不揮発性半導体記憶装置のデータの消去時に、上記制御電極に負電位を印加するための負電位印加手段と、上記ソース領域および上記ｎ型領域に正電位を印加するための正電位印加手段とを備え、上記チャネル領域に、正孔のチャネル層を形成し、上記正孔のチャネル層と上記電荷蓄積電極との間に介在する上記トンネル酸化膜に強電界を印加し、ＦＮトンネル現象により、上記電荷蓄積電極から上記正孔のチャネル層へ電子の注入を行なっている。
【００２９】
（４） 第４の発明
第４の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記不揮発性半導体記憶装置のデータの書込時に、上記ソース領域を開放状態にする開放手段と、上記ｎ型領域を接地状態にする接地手段とを備えている。
【００３０】
（５） 第５の発明
第５の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記チャネル領域は、ｐ型の埋込層を含む。
【００３１】
（６） 第６の発明
第６の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記電荷蓄積電極は、ｎ型のポリシリコンを含む。
【００３２】
（７） 第７の発明
第７の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記電荷蓄積電極は、ｐ型のポリシリコンを含む。
【００３３】
（８） 第８の発明
第８の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明において、上記ソース領域と上記ドレイン領域とは、上記電荷蓄積電極および上記制御電極に対して対称構造である。
【００３４】
（９） 第９の発明
第９の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記ドレイン領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度および上記ドレイン領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度は、５×１０19ｃｍ-3以下である。
【００３５】
（１０） 第１０の発明
第１０の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記ドレイン領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度は、５×１０19ｃｍ-3の領域を含み、上記ソース領域の、上記電荷蓄積電極の下方に位置する領域の不純物濃度は、５×１０19ｃｍ-3以下である。
【００３６】
（１１） 第１１の発明
第１１の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記チャネル領域において、上記ソース領域に接して形成され、上記ソース領域の不純物濃度よりも低濃度のｐ型不純物を有する第１不純物領域と、上記ドレイン領域に接して形成され、上記ドレイン領域の不純物濃度よりも低濃度のｐ型不純物を有する第２不純物領域とを備えている。
【００３７】
（１２） 第１２の発明
第１２の発明に係る不揮発性半導体記憶装置においては、上記第１の発明において、上記ｎ型領域において、上記ドレイン領域に接して、上記ドレイン領域を取囲むようにして形成され、上記ｎ型領域よりも高い不純物濃度を有するｎ型の第３不純物領域を備えている。
【００３８】
（１３） 第１３の発明
第１３の発明に係る不揮発性半導体記憶装置においては、上記第１の発明であって、上記トンネル酸化膜の膜厚は、１５ｎｍ以下である。
【００３９】
（１４） 第１４の発明
第１４の発明に係る不揮発性半導体記憶装置においては、第２の発明であって、上記ｎ型領域において、上記ドレイン領域を取囲むように形成され、上記ドレイン領域の不純物濃度よりも低い不純物濃度を有するｐ型の第４不純物領域と、上記ソース領域を取囲むように形成され、上記ｎ型領域よりも高い不純物濃度を有するｎ型の第５不純物領域とを備えている。
【００４０】
（１５） 第１５の発明
第１５の発明に係る不揮発性半導体記憶装置においては、第３の発明であって、上記ドレイン領域を開放状態にする開放手段をさらに備えている。
【００４１】
（１６） 第１６の発明
第１６の発明に係る不揮発性半導体記憶装置においては、上記第１または第２の発明であって、上記制御電極と上記電荷蓄積電極と上記ソース領域と上記ドレイン領域とでメモリセルが形成され、上記不揮発性半導体記憶装置は、上記メモリセルが複数行および複数列に配列されたメモリセルアレイと、上記複数行に対応して上記各々のメモリセルの制御電極が接続されたワード線と、上記複数列に対応して上記各々のメモリセルのドレイン領域が接続されたビット線とを有している。
【００４２】
（１７） 第１７の発明
第１７の発明に係る不揮発性半導体記憶装置においては、上記第１６の発明において、上記メモリセルの動作制御を行なう周辺回路が形成される周辺回路領域をさらに備え、上記周辺回路領域はｐチャネル型ＭＯＳトランジスタを有し、上記メモリセルの上記ソース領域と上記ドレイン領域とが、上記ｐチャネル型ＭＯＳトランジスタを構成するソース領域およびドレイン領域と同一の構造を有する。
【００４３】
（１８） 第１８の発明
第１８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記ビット線は、主ビット線と副ビット線とを含み、上記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、上記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の上記副ビット線を含む副ビット線群と、上記複数の副ビット線群を選択的に上記複数の主ビット線に接続する選択トランジスタを備え、上記選択トランジスタは、ｐチャネル型トランジスタである。
【００４４】
（１９） 第１９の発明
第１９の発明に係る不揮発性半導体記憶装置においては、第１８の発明であって、上記副ビット線は金属配線材料である。
【００４５】
（２０） 第２０の発明
第２０の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記負電圧印加手段は、上記不揮発性半導体記憶装置の書込時に、Ｖｄ−Ｉｄ特性において（Ｖｄ：ドレイン電圧，Ｉｄ：ドレイン電流）、Ｖｄの絶対値を増加させたときに、［（ｌｏｇＩｄ）／Ｖｄ］″の値が０となるＶｄの値Ｖｄ1を求め、Ｖｄの絶対値がＶｄ1 の値より小さい負電位を前記ドレイン領域に印加して、選択されるメモリセルおよびこの選択されるメモリセルと同一のビット線に接続された選択されないメモリセルにおいて、なだれ破壊が起きないようにする。
【００４６】
（２１） 第２１の発明
第２１の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記メモリセルは、上記メモリセルの紫外線消去の後、上記メモリセルの読出電圧よりも低いしきい値電圧を有している。
【００４７】
（２２） 第２２の発明
第２２の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記メモリセルは、上記メモリセルの紫外線消去の後、上記メモリセルの読出電圧よりも高いしきい値電圧を有している。
【００４８】
（２３） 第２３の発明
第２３の発明に係る不揮発性半導体記憶装置においては、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有するメモリセルと、上記メモリセルが複数行および複数列に配列されたメモリセルアレイと、上記複数行に対応して、上記各々のメモリセルの制御電極が接続されたワード線と、上記複数列に対応して上記各々のメモリセルのドレイン領域が接続されたビット線と、上記各々のメモリセルのソース領域が接続されたソース線とを有し、上記所定のメモリセルの読出時に、選択されない上記ビット線と、選択されない上記ワード線と、上記ソース線と、上記ｎ型領域とに第１の電位を印加するための第１電位印加手段と、選択される上記ビット線に、上記第１の電位よりも１〜２Ｖ低い電位を印加するための第２電位印加手段と、選択される上記ワード線に第２の電位を印加するための第３電位印加手段とを有している。
【００４９】
（２４） 第２４の発明
第２４の発明に係る不揮発性半導体記憶装置においては、ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、上記ソース領域と上記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、上記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有するメモリセルと、上記メモリセルが複数行および複数列に配列されたメモリセルアレイと、上記複数列に対応して設けられた複数の主ビット線と、上記複数のメモリセルに共通に設けられたソース線とを備え、上記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、上記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、上記複数の副ビット線群を選択的に上記複数の主ビット線に接続するセレクトゲートトランジスタとをさらに備え、上記所定のメモリセルの読出時に、選択されない上記主ビット線と、選択されない上記セレクトゲートトランジスタと、上記ソース線と、上記ｎ型領域に第１の電位を印加するための第１電位印加手段と、選択される上記主ビット線と、選択される上記副ビット線とに第１の電位よりも１〜２Ｖ低い電位を印加するための第２電位印加手段と、選択されない副ビット線を開放状態にする開放手段と、選択される上記セレクトゲートトランジスタに第２の電位を印加する第３電位印加手段とを有している。
【００５０】
（２５） 第２５の発明
第２５の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、上記第１の電位は正の値の外部電源電位であり、上記第２の電位は接地電位である。
【００５１】
（２６） 第２６の発明
第２６の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、上記第１の電位は接地電位であり、上記第２の電位は負の値の外部電源電位である。
【００５２】
（２７） 第２７および第２８の発明
第２７および第２８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、上記不揮発性半導体記憶装置の書込時における最大消費電流が１メモリセル当り１μＡ以下となるように、上記負電位印加手段および正電位印加手段を用いて、上記ドレイン領域および上記電荷蓄積電極に、負電位および正電位を印加している。
【００５３】
（作用）
主発明、および第１、第４〜第１３、第１６〜第２２の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のフラッシュメモリを用いて、このフラッシュメモリのデータの書込時に、ドレイン領域に負電位、電荷蓄積電極に正電位が印加される。これにより、ドレイン領域においてバンド−バンド間トンネル電流が発生し、電子−正孔対が生成される。そのうち電子は横方向の電界によりチャネル方向に加速され、高エネルギーを有するホットエレクトロンとなる。このとき、制御電極に正電位が印加されているため、このホットエレクトロンは容易にトンネル酸化膜に注入され、電荷蓄積電極まで達することができる。このように、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、電荷蓄積電極への電子の注入が行なわれる。
【００５４】
次に、第２、第４〜第８、第１４、第１６〜第２０の発明に係る不揮発性半導体記憶装置においては、上述した発明と同様に、ｐチャネル型のフラッシュメモリを用いて、このフラッシュメモリのデータの書込時に、ドレイン領域に負電圧、電荷蓄積電極に正電位が印加されている。これにより、電荷蓄積電極とドレイン領域との重なり領域上のトンネル酸化膜に強電界が印加される。その強電界により、ＦＮトンネル現象が生じ、ドレイン領域からトンネル酸化膜を介して電荷蓄積電極へ電子を注入することが可能となる。
【００５５】
次に、第３、第１５、第１６〜第１９の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のフラッシュメモリを用いて、このフラッシュメモリのデータの消去時に、制御電極に負電位を印加し、ソース領域およびｎ型領域に正電位を印加している。これにより、チャネル領域に正孔のチャネル層が形成され、この正孔のチャネル層と電荷蓄積電極との間に介在するトンネル酸化膜に強電界が印加される。そのため、このトンネル酸化膜において、ＦＮトンネル現象が生じ、電荷蓄積電極から正孔のチャネル層へ電子の注入を行なうことができる。
【００５６】
次に、第２３、第２５、第２６の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のいわゆるＮＯＲ型のフラッシュメモリを用いて、このフラッシュメモリのデータの読出時に、選択されないビット線と、選択されないワード線と、ソース線と、ｎ型領域に第１の電位を印加し、選択されるビット線に、第１の電位よりも１〜２Ｖ低い電位を印加し、選択されるワード線に第２の電位を印加している。このようにして、第１および第２の電位の２種類の電位を印加するのみでフラッシュメモリの読出動作を行なうことが可能となる。
【００５７】
次に、第２４、第２５、第２６の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のいわゆるＤＩＮＯＲ型のフラッシュメモリを用いて、このフラッシュメモリのデータの読出時に、選択されない主ビット線と、選択されないセレクトゲートトランジスタと、ソース線とｎ型領域に第１の電位を印加し、選択される主ビット線と選択される副ビット線とに第１の電位よりも１〜２Ｖ低い電位を印加し、選択されない副ビット線を開放状態とし、選択されるセレクトゲートトランジスタに第２の電位を印加している。これにより、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出時において、２つの電位を用いることにより、データの読出を行なうことが可能となる。
【００５８】
次に、第４の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、不揮発性半導体記憶装置のデータの書込時において、さらにソース領域を開放状態にする開放手段と、ｎ型領域を接地状態にする接地手段とを備えている。これにより、データの書込時において、不揮発性半導体記憶装置の動作を安定して行なうことが可能となる。
【００５９】
次に、第５の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、チャネル領域にｐ型の埋込層を有している。このように、ｐ型の埋込層を設けることにより、ｎ型領域とトンネル酸化膜との界面でのホールの散乱によるホールの移動度の低下を解消することができる。
【００６０】
次に、第６の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明において、電荷蓄積電極がｎ型のポリシリコンである。このように、電荷蓄積電極をｎ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、ドレイン領域におけるバンド−バンド間トンネル電流の発生が増大し、かつ加速電界が増大する。そのため、ドレイン領域において、電子が得るエネルギーが高くなり、書込効率を向上させることができる。
【００６１】
次に、第７の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、電荷蓄積電極がｐ型のポリシリコンである。このように、電荷蓄積電極をｐ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大する。そのため、ドレイン領域における加速電界が増大するため、電子が得るエネルギーが高くなり、書込効率が向上する。
【００６２】
次に、第８の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、ソース領域とドレイン領域とは、電荷蓄積電極および制御電極に対し対称構造となっている。このように対称構造とすることにより、ソース領域およびドレイン領域の形成時におけるイオン注入時におけるマスクを削減でき、マスク枚数の減少および製造工程数の削減によるコスト低減が可能となる。
【００６３】
次に、第９の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域およびソース領域の不純物濃度は、５×１０19ｃｍ-3以下である。これにより、バンド−バンド間トンネル電流誘起ホットエレクトロン注入電流を用いて書込を行なう不揮発性半導体記憶装置において、実効ゲート長さが長く、かつ微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００６４】
次に、第１０の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域の不純物濃度は、５×１０19ｃｍ-3の領域を含み、電荷蓄積電極の下方に位置するソース領域の不純物濃度は、５×１０19ｃｍ-3以下である。この構造を用いることにより、ドレイン領域でのバンド−バンド間トンネル電流の発生量を大きくすることができる。その結果、書込速度の向上および書込時のドレイン電圧と制御電極電圧の低電圧化が可能となる。
【００６５】
次に、第１１の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、ソース領域に接する第１不純物領域と、ドレイン領域に接する第２不純物領域とを備えている。この構造により、いわゆるＬＤＤ構造が実現し、実効ゲート長さが長く、微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００６６】
次に、第１２の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、ドレイン領域を取囲むように第３不純物領域が形成されている。これにより、ドレイン空乏層における横方向電界が増大し、効率よく電子を高エネルギー化することができる。
【００６７】
次に、第１３の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、トンネル酸化膜の膜厚を１５μｍ以下としている。これにより、たとえば比較的低電圧で、トンネル酸化膜に高電界が印加されるため、バンド−バンド間トンネル電流を効果的に発生させることができる。
【００６８】
次に、第１４の発明に係る不揮発性半導体記憶装置においては、第２の発明であって、ドレイン領域を取囲む第４不純物領域と、ソース領域を取囲む第５不純物領域とが形成されている。この構造により、ソース領域に形成された第５不純物領域により、メモリセルのパンチスルー耐性を向上させることができる。また、ドレイン領域に形成された第４不純物領域により、ドレイン領域とｎ型領域との間の耐圧を向上させることが可能となる。
【００６９】
次に、第１５の発明に係る不揮発性半導体記憶装置においては、第３の発明であって、消去時に、ドレイン領域を開放状態にする開放手段を備えている。これにより、不揮発性半導体記憶装置の消去動作を安定して行なうことが可能となる。
【００７０】
次に、第１６の発明に係る不揮発性半導体記憶装置においては、第１、第２、第３の発明であって、制御電極と電荷蓄積電極とソース領域とドレイン領域とによりメモリセルが形成され、このメモリセルが複数行および複数列に配列されたメモリセルアレイと、メモリセルの制御電極が接続されたワード線と、メモリセルのドレイン領域が接続されたビット線とを有している。したがって、ｐチャネル型のメモリセルからなるたとえばＮＯＲ型のフラッシュメモリや、ＤＩＮＯＲ型のフラッシュメモリを構成することが可能となる。
【００７１】
次に、第１７の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルのソース領域とドレイン領域とが、周辺回路領域に形成されるｐチャネル型ＭＯＳトランジスタのソース領域およびドレイン領域と同一の構造を有している。上述した構造を用いることにより、メモリセルと、周辺回路領域に形成されるトランジスタとのソース領域およびドレイン領域のイオン注入のためのマスクを削減することができる。
【００７２】
次に、第１８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、選択トランジスタにｐチャネル型トランジスタを用いている。この構造により、選択トランジスタをメモリセルと同一のウェル内に形成することが可能となる。
【００７３】
次に、第１９の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、副ビット線が、金属配線材から形成されている。この構造により、従来のポリシリコン材料による副ビット線に比べ、ドレイン領域とのコンタクト抵抗を低くすることができる。また、金属配線材料を用いることにより、配線抵抗が極めて低くなり、副ビット線による寄生抵抗効果を抑えることができる。
【００７４】
次に、第２０の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、不揮発性半導体記憶装置の書込時において、Ｖｄ−Ｉｄ特性において（Ｖｄ：ドレイン電圧，Ｉｄ：ドレイン電流）、Ｖｄの絶対値を増加させたときに、［（ｌｏｇＩｄ）／Ｖｄ］″の値が０となるＶｄの値Ｖｄ1を求め、Ｖｄの絶対値がＶｄ1の値より小さい負電位を前記ドレイン領域に印加して、選択されるメモリセルと、選択されないメモリセルにおいて、なだれ破壊が起きないようにしている。これにより、たとえば、なだれ破壊が起きるような負電位を印加した場合のような選択されないメモリセルにおける消費電流が大きく増大し、メモリセルの消費電力の増大を招くことや、書込電圧を、不揮発性半導体記憶装置内の昇圧回路を用いて生成している場合において、電流供給能力に制限があるため、並列に書込可能なメモリセルの数が減少し、結果的に１メモリセル当りの書込速度の低下を回避することが可能となる。
【００７５】
次に、第２１の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも低いしきい値電圧を有している。これにより、たとえば読出電圧よりしきい値電圧が高い場合と比べ、消去状態のメモリセルのしきい値と紫外線照射後のしきい値電圧との差が大きくなる。このとき、書込時におけるドレインディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【００７６】
次に、第２２の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも高いしきい値電圧を有している。これにより、読出時におけるディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【００７７】
次に、第２３の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のＮＯＲ型のフラッシュメモリを用い、このＮＯＲ型のフラッシュメモリのデータの読出時に、選択されないビット線と、選択されないワード線と、ソース線とｎ型領域とに第１の電位を印加し、選択されるビット線に第１の電位よりも１〜２Ｖ低い電位を印加し、選択されるワード線に第２の電位を印加している。これにより、第１および第２の２種類の電位を用いることにより、ｐチャネル型のいわゆるＮＯＲ型のフラッシュメモリの読出動作を行なうことが可能となる。
【００７８】
次に、第２４の発明に係る不揮発性半導体記憶装置においては、ｐチャネル型のＤＩＮＯＲ型のフラッシュメモリを用い、このＤＩＮＯＲ型のフラッシュメモリのデータの読出時に、選択されない主ビット線と、選択されないセレクトゲートトランジスタと、ソース線とｎ型領域に第１の電位を印加し、選択される主ビット線と選択される副ビット線とに、第１の電位よりも１〜２Ｖ低い電位を印加し、選択されない副ビット線を開放状態にし、選択されるセレクトゲートトランジスタに第２の電位を印加している。これにより、ｐチャネル型のいわゆるＤＩＮＯＲ型フラッシュメモリの読出時において、２種類の電位を用いることにより、読出動作を行なうことが可能となる。
【００７９】
次に、第２５の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は正の値の外部電源電位であり、第２の電位は接地電位である。これにより、メモリセル内においては、正の値を外部電源電位のみを用いることにより、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【００８０】
次に、第２６の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は接地電位であり、第２の電位は負の値の外部電源電位である。これにより、メモリセル内においては、負の値の外部電源電位の１つの電位を用いることによりｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【００８１】
次に、第２７および第２８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、書込時における最大消費電流であるドレイン電流が、１μＡ以下となるように書込電圧印加条件が設定されている。これにより、たとえば最低１０００個以上のメモリセルを同時に並列に書込が可能となり、メモリセル当りの実効書込速度の高速化を実現することができる。
【発明の効果】
【００８２】
主発明、および第１、第４〜第１３、第１６〜第２２の発明に係る不揮発性半導体記憶装置によれば、ドレイン領域においてバンド−バンド間トンネル電流が発生し、電子−正孔対が生成される。そのうち電子は横方向の電界によりチャネル方向に加速され、高エネルギーを有するホットエレクトロンとなる。このとき、制御電極に正電位が印加されているため、このホットエレクトロンは容易にトンネル酸化膜に注入され、電荷蓄積電極まで達することができる。このように、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、電荷蓄積電極への電子の注入が行なわれる。その結果、従来のｎチャネル型で形成されたメモリセルにおいて問題とされていた、書込時にドレイン領域近傍でバンド−バンド間トンネル電流により発生する電子−正孔対のうち、正孔がｐ型のドレイン領域に引っ張られ、ドレイン領域内で、ホール濃度が高いために散乱を起こしエネルギーを奪われ、高エネルギーを有するホットホールが生じることがない。
【００８３】
また、本発明における構造において、仮にホットホールが存在した場合でも、電荷蓄積電極は正電位になっているため、ホットホールが注入されることはない。したがって、トンネル酸化膜へのホットホールの注入をなくすことができ、従来のｎチャネル型のメモリセルで問題となっていたホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。さらに、ホットホールのトンネル酸化膜への注入が起きないため、従来のｎチャネル型のメモリセルにおいて、実効ゲート長の微細化を悪化させていた電界緩和層の形成が不要となり、従来のｎチャネルメモリセルに比べより微細化が可能となり、すなわち高集積化が可能となる。
【００８４】
次に、第２、第４〜第８、第１４、第１６〜第２０の発明に係る不揮発性半導体記憶装置によれば、電荷蓄積電極とドレイン領域との重なり領域上のトンネル酸化膜に強電界が印加される。その強電界により、ＦＮトンネル現象が生じ、ドレイン領域からトンネル酸化膜を介して電荷蓄積電極へ電子を注入することが可能となる。その結果、書込時において、従来のｎチャネル型のメモリセルにおいて問題となっていた、ドレイン領域近傍において、バンド−バンド間トンネル電流により発生する電子−正孔対のうち、正孔がドレイン領域へと引っ張られ、ドレイン領域内でホール濃度が高いために散乱を起こしエネルギーを奪われ、正孔がホットホールとなることがない。
【００８５】
また、本発明における構造において、仮にホットホールが存在しても、電荷蓄積電極には正電位が印加されているために、ホットホールが注入されることはない。したがって、トンネル酸化膜へのホットホール注入を防止することができ、従来のｎチャネル型のメモリセルで大きな問題となっていたホットホールの注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。
【００８６】
また、ホットホールの注入が起きないため、従来のｎチャネル型メモリセルで実効ゲート長さの微細化を悪化させていた電界緩和層の形成が不要となる。その結果、従来のｎチャネル型メモリセルに比べ、より微細化が可能となり、すなわち高集積化が可能となる。
【００８７】
次に、第３、第１５、第１６〜第１９の発明に係る不揮発性半導体記憶装置によれば、チャネル領域に正孔のチャネル層が形成され、この正孔のチャネル層と電荷蓄積電極との間に介在するトンネル酸化膜に強電界が印加される。したがって、このトンネル酸化膜において、ＦＮトンネル現象が生じ、電荷蓄積電極から正孔のチャネル層へ電子の注入を行なうことができる。その結果、チャネル層全面を用いて、電荷蓄積電極から正孔の引き抜きを行なうことができるため、効率的にフラッシュメモリの消去動作を行なうことが可能となる。
【００８８】
次に、第２３、第２５、第２６の発明に係る不揮発性半導体記憶装置によれば、第１および第２の電位の２種類の電位を印加するのみでフラッシュメモリの読出動作を行なうことが可能となる。
【００８９】
次に、第２４、第２５、第２６の発明に係る不揮発性半導体記憶装置によれば、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出時において、２つの電位を用いることにより、データの読出を行なうことが可能となる。
【００９０】
次に、第４の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、データの書込時において、不揮発性半導体記憶装置の動作を安定して行なうことが可能となる。その結果、データの書込時における不揮発性半導体記憶装置の信頼性を向上させることが可能となる。
【００９１】
次に、第５の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、ｐ型の埋込層を設けることにより、ｎ型領域とトンネル酸化膜との界面でのホールの散乱によるホールの移動度の低下を解消することができる。その結果、ホールの移動度の低下を回避して、不揮発性半導体記憶装置の駆動力の向上が可能となる。
【００９２】
次に、第６の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、電荷蓄積電極をｎ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、ドレイン領域におけるバンド−バンド間トンネル電流の発生が増大し、かつ加速電界が増大する。そのため、ドレイン領域において、電子が得るエネルギーが高くなり、書込効率を向上させることができる。その結果、書込速度の増大、書込耐圧の低電圧化が可能となる。さらに、パンチスルー耐性が高くなり、ゲート長の微細化および高集積化が可能となる。
【００９３】
次に、第７の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、電荷蓄積電極をｐ型のポリシリコンとすることにより、ドレイン領域における表面横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大する。そのため、ドレイン領域における加速電界が増大するため、電子が得るエネルギーが高くなり、書込効率が向上する。その結果、書込速度の増大もしくは書込耐圧の低電圧化が可能となる。さらに、パンチスルー耐性が高くなり、ゲート長さの微細化および高集積化が可能となる。
【００９４】
次に、第８の発明に係る不揮発性半導体記憶装置においては、第１および第２の発明であって、対称構造とすることにより、ソース領域およびドレイン領域の形成時におけるイオン注入時におけるマスクを削減でき、マスク枚数の減少および製造工程数の削減によるコスト低減が可能となる。
【００９５】
次に、第９の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域およびソース領域の不純物濃度は５×１０19ｃｍ-3以下である。これにより、バンド−バンド間トンネル電流誘起ホットエレクトロン注入電流を用いて書込を行なう不揮発性半導体記憶装置において、実効ゲート長さが長く、かつ微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００９６】
次に、第１０の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、電荷蓄積電極の下方に位置するドレイン領域の不純物濃度は、５×１０19ｃｍ-3の領域を含み、電荷蓄積電極の下方に位置するソース領域の不純物濃度は、５×１０19ｃｍ-3以下である。この構造を用いることにより、ドレイン領域でのバンド−バンド間トンネル電流の発生量を大きくすることができる。その結果、書込速度の向上および書込時のドレイン電圧と制御電極電圧の低電圧化が可能となる。
【００９７】
次に、第１１の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、いわゆるＬＤＤ構造が実現し、実効ゲート長さが長く、微細化すなわち高集積化が可能なメモリセルを得ることが可能となる。
【００９８】
次に、第１２の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、ドレイン空乏層における横方向電界が増大し、効率よく電子を高エネルギー化することができる。その結果、不揮発性半導体記憶装置の書込速度の向上および書込時の制御電極電圧とドレイン電圧の低電圧化が可能となる。
【００９９】
次に、第１３の発明に係る不揮発性半導体記憶装置においては、第１の発明であって、トンネル酸化膜の膜厚を１５μｍ以下としている。これにより、たとえば比較的低電圧で、トンネル酸化膜に高電界が印加されるため、バンド−バンド間トンネル電流を効果的に発生させることができる。その結果、書込時における高速性を可能とすることができる。
【０１００】
次に、第１４の発明に係る不揮発性半導体記憶装置においては、第２の発明であって、ソース領域に形成された第５不純物領域により、メモリセルのパンチスルー耐性を向上させることができる。また、ドレイン領域に形成された第４不純物領域により、ドレイン領域とｎ型領域との間の耐圧を向上させることが可能となる。
【０１０１】
次に、第１５の発明に係る不揮発性半導体記憶装置においては、第３の発明であって、消去時に、ドレイン領域を開放状態にする開放手段を備えている。これにより、不揮発性半導体記憶装置の消去動作を安定して行なうことが可能となる。その結果、不揮発性半導体記憶装置の動作の信頼性を向上させることが可能となる。
【０１０２】
次に、第１６の発明に係る不揮発性半導体記憶装置においては、第１、第２、第３の発明であって、制御電極と電荷蓄積電極とソース領域とドレイン領域とによりメモリセルが形成され、このメモリセルが複数行および複数列に配列されたメモリセルアレイと、メモリセルの制御電極が接続されたワード線と、メモリセルのドレイン領域が接続されたビット線とを有している。したがって、ｐチャネル型のメモリセルからなるたとえばＮＯＲ型のフラッシュメモリや、ＤＩＮＯＲ型のフラッシュメモリを構成することが可能となる。
【０１０３】
次に、第１７の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルと、周辺回路領域に形成されるトランジスタとのソース領域およびドレイン領域のイオン注入のためのマスクを削減することができる。その結果、マスク枚数の減少および不揮発性半導体記憶装置の製造工程の削減によるコスト低減が可能となる。
【０１０４】
次に、第１８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、選択トランジスタにｐチャネル型トランジスタを用いている。この構造により、選択トランジスタをメモリセルと同一のウェル内に形成することが可能となる。
【０１０５】
次に、第１９の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、いわゆる主ビット線と副ビット線とを有するＤＩＮＯＲ型不揮発性半導体記憶装置において、副ビット線が、金属配線材から形成されている。この構造により、従来のポリシリコン材料による副ビット線に比べ、ドレイン領域とのコンタクト抵抗を低くすることができる。また、金属配線材料を用いることにより、配線抵抗が極めて低くなり、副ビット線による寄生抵抗効果を抑えることができる。さらに、メモリセル特性のばらつきを少なくすることも可能となる。さらに、メモリセル特性のばらつきを小さくすることにより、１本の副ビット線に接続されるメモリセルの数を増加することが可能となり、その結果、平均メモリセル面積を小さくすることが可能となる。
【０１０６】
次に、第２０の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、不揮発性半導体記憶装置の書込時において、なだれ破壊が起きるような負電位を印加した場合の、選択されないメモリセルにおける消費電流が大きく増大し、メモリセルの消費電力の増大を招くことや、書込電圧を、不揮発性半導体記憶装置内の昇圧回路を用いて生成している場合において、電流供給能力に制限があるため、並列に書込可能なメモリセルの数が減少し、結果的に１メモリセル当りの書込速度の低下を回避することが可能となる。
【０１０７】
次に、第２１の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも低いしきい値電圧を有している。これにより、たとえば読出電圧よりしきい値電圧が高い場合と比べ、消去状態のメモリセルのしきい値と紫外線照射後のしきい値電圧との差が大きくなる。このとき、書込時におけるドレインディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【０１０８】
次に、第２２の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、メモリセルの紫外線消去の後、メモリセルの読出電圧よりも高いしきい値電圧を有している。これにより、読出時におけるディスターブに対する耐性が高まり、メモリセルの信頼性を向上させることが可能となる。
【０１０９】
次に、第２３の発明に係る不揮発性半導体記憶装置によれば、第１および第２の２種類の電位を用いることにより、ｐチャネル型のいわゆるＮＯＲ型のフラッシュメモリの読出動作を行なうことが可能となる。
【０１１０】
次に、第２４の発明に係る不揮発性半導体記憶装置によれば、ｐチャネル型のいわゆるＤＩＮＯＲ型フラッシュメモリの読出時において、２種類の電位を用いることにより、読出動作を行なうことが可能となる。
【０１１１】
次に、第２５の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は正の値の外部電源電位であり、第２の電位は接地電位である。その結果、メモリセル内においては、正の値の外部電源電位のみを用いることにより、ｐチャネル型のＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【０１１２】
次に、第２６の発明に係る不揮発性半導体記憶装置においては、第２３または第２４の発明であって、第１の電位は接地電位であり、第２の電位は負の値の外部電源電位である。これにより、メモリセル内においては、負の値の外部電源電位の１つの電位を用いることによりｐチャネル型ＤＩＮＯＲ型フラッシュメモリの読出動作を行なうことが可能となる。
【０１１３】
次に、第２７および第２８の発明に係る不揮発性半導体記憶装置においては、第１６の発明であって、書込時における最大消費電流であるドレイン電流が、１μＡ以下となるように書込電圧印加条件が設定されている。これにより、たとえば最低１０００個以上のメモリセルを同時に並列に書込が可能となり、メモリセル当りの実効書込速度の高速化を実現することができる。さらに、単一電源動作の不揮発性半導体記憶装置を作製することが可能となる。
【発明を実施するための最良の形態】
【０１１４】
（第１実施例）
以下、この発明に基づいた第１の実施例について、図を参照しながら説明する。まず、この第１の実施例における不揮発性半導体記憶装置の構造について、図１を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、ｎ型ウェル１の表面に、ｐ型のソース領域２およびｐ型のドレイン領域３が形成されている。なお、図１において、ソース領域２およびドレイン領域３とｎウェル１との境界に、それぞれｐｎ接合２ａ，３ａが形成されている。
【０１１５】
ソース領域２とドレイン領域３との間に挟まれたチャネル領域８の上方には、トンネル酸化膜４を介在して、フローティングゲート電極５が形成されている。このフローティングゲート電極５の上方には、絶縁膜６を介在してコントロールゲート電極７が形成されている。なお、絶縁膜６は、一般的には、酸化膜、窒化膜および酸化膜からなる３層の積層膜が用いられている。
【０１１６】
上記構造よりなる不揮発性半導体記憶装置の書込、消去および読出動作について説明する。まず書込時においては、図１および図４を参照して、コントロールゲート電極７に４〜１１Ｖ程度の正電位を印加し、ドレイン領域３に−３〜−１０Ｖ程度の負電位を印加し、ソース領域２を開放状態にし、ｎウェル１を接地電位とする。すなわち、従来のｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシュメモリセルの書込時と逆の極性の電位配置で電位を印加する。
【０１１７】
このときの、図１のＡで示す領域における書込動作の模式図を図２に示す。ドレイン領域３において、バンド−バンド間トンネル電流が発生し、電子−正孔対９が生成される。そのうち電子９ａは、横方向電界により、チャネル８方向に加速され、高エネルギーを有するホットエレクトロンになる。このとき、コントロールゲート７には正電位が印加されているため、このホットエレクトロン９ａは容易にトンネル酸化膜４に注入され、フローティングゲート電極５に達することができる。この、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、フローティングゲート電極５への電子の注入を行ない、本実施例におけるメモリセルの書込動作を行なっている。この書込動作により、メモリセルは、“Ｌｏｗ Ｖｔ”（Ｖｔｈが低い状態。ただし、ｐチャネル型トランジスタのため、負の符号で絶対値が小となる。）となる。
【０１１８】
次に、消去動作について、図３および図４を参照して説明する。消去動作においては、コントロールゲート電極７に−５〜−１２Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の正電位を印加し、ドレイン領域を開放状態とする。つまり、ｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシュメモリセルの消去時と逆の極性の電位配置により、チャネル部８に正孔のチャネル層を形成する。上述した電位配置により、チャネル層とフローティングゲート電極５との間のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、フローティングゲート電極５から正孔のチャネル層へ電子が引き抜かれる。この消去動作により、メモリセルは、“Ｈｉｇｈ Ｖｔ”（Ｖｔｈが高い状態：ただし、ｐチャネル型トランジスタのため、負の符号で絶対値大となる。）となる。
【０１１９】
さらに、読出動作においては、図４に示すように、コントロールゲート電極７に、“Ｈｉｇｈ Ｖｔ”と“Ｌｏｗ Ｖｔ”のほぼ中間となる−１．５〜−５Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１を接地電位とし、ドレイン領域３に−０．１〜−２Ｖ程度の負電位を印加する。この電位配置により、不揮発性半導体記憶装置に電流が流れるかどうかで、この不揮発性半導体記憶装置が“Ｌｏｗ Ｖｔ”か、を判定する。
【０１２０】
ここで、図５および図６は、この実施例における不揮発性半導体記憶装置の書込特性および消去特性を示す図である。従来技術における図３５および図３６で示した書込特性および消去特性と比較した場合、本実施例における書込特性においては、しきい値がともに負の値となっていることがわかる。
【０１２１】
このように、本実施例における不揮発性半導体記憶装置においては、ｐチャネル型のＭＯＳトランジスタで形成し、図４に示すような電位条件により行なうため、書込時においては、ドレイン領域３近傍においてバンド−バンド間トンネル電流により発生する電子−正孔対９のうち、正孔９ｂはドレイン領域３へと引っ張られ、さらに、ドレイン領域３においては、正孔の濃度が高いために従来のように、散乱を起こしエネルギーが奪われ、高エネルギーを有するホットホールとなることがない。また、仮にホットホールが存在した場合においても、フローティングゲート５は正電位になっているため、ホットホールが注入されることはあり得ない。
【０１２２】
したがって、トンネル酸化膜４へのホットホール注入を起こすことがなく、従来のｎチャネルのＭＯＳ型メモリセルで大きな問題となっていた、トンネル酸化膜へのホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。
【０１２３】
また、ホットホールのトンネル酸化膜への注入が起きないため、従来のｎチャネルのＭＯＳ型メモリセルにおいて、実効ゲート長さの確保についても、従来のような電界緩和層の形成が不要であるために、従来のｎチャネルのＭＯＳ型メモリセルの構造に比べ、より微細化が可能となり、すなわち高集積化が可能となる。
【０１２４】
ここで、図７を参照して、図１に示す構造において、フローティングゲート電極５とコントロールゲート電極７とを接続した場合のＩｄ−ＶｄおよびＩｇ−Ｖｄ特性を説明する。なお、Ｉｄはバンド−バンド間トンネル現象で発生した電流の値であり、Ｉｇはバンド−バンド間トンネル電流誘起ホットエレクトロンによりトンネル酸化膜４への注入電流の値である。Ｖｇはコントロールゲート電極７の電圧である。
【０１２５】
注入効率Ｉｇ／Ｉｄを、実際の使用条件に近い電位印加条件として、Ｖｄ＝−６Ｖ、Ｖｇ＝６Ｖの条件において考察すれば、図７に示すように、注入効率は、約１０-2の高い効率を得られていることがわかる。
【０１２６】
従来のｎチャネルＭＯＳ型メモリセルのフローティングゲート電極からドレイン領域へのＦＮトンネル電流による電子の引き抜きにより書込動作を行なった場合、ＦＮトンネルによるゲート電流Ｉｇと、バンド−バンド間トンネル現象によるリーク電流Ｉｄの比率Ｉｇ／Ｉｄに比べ、本実施例における書込方式によれば、Ｉｇ／Ｉｄは１桁から２桁効率が良い。
【０１２７】
このように、注入効率Ｉｇ／Ｉｄが、従来のメモリセルに比べ高いことが、従来の書込方式と同一の速度での書込を、低消費電流で実現することを可能としている。また、従来と同一消費電流で書込を行なう場合、高速で書込を実現することができることを意味する。
【０１２８】
以上のように、本実施例における不揮発性半導体記憶装置の書込方式によれば、従来のｎチャネルのＭＯＳ型メモリセルにおけるフローティングゲート電極からドレイン領域へのＦＮトンネル電流による電子の引き抜きを書込または消去動作に用いるものに比べて、トンネル酸化膜の劣化の防止、実効ゲート長さの有効利用といった有意性のみならず、低消費電流化および高速書込が実現することが可能となる（参考文献：S. Haddad et. al., IEEE ELECTRON DEVICE LETTERS, Vol. No.11, NOVEMBER, P514, 1990 ）。
【０１２９】
また、図１に示すように、ソース領域２およびドレイン領域３がフローティングゲート電極５およびコントロールゲート電極７に対して対称構造となっているため、ソース領域２およびドレイン領域３の形成時において、不純物注入の打ち分けを行なうことなく形成することができる。その結果、従来のＤＩＮＯＲ型フラッシュメモリセルや、ＮＯＲ型フラッシュメモリセルのように、ソース領域とドレイン領域とが非対称構造のものに対して、マスクを削減でき、マスク枚数の減少および製造工程数削減による不揮発性半導体記憶装置のコストの低減が可能となる。
【０１３０】
（第２実施例）
次に、この発明に基づいた不揮発性半導体記憶装置の第２の実施例について、説明する。この第２の実施例における不揮発性半導体記憶装置は、上述した第１の実施例におけるメモリセルを用いて、ｐチャネルのＭＯＳ型メモリセルを用いたＤＩＮＯＲ型フラッシュメモリを実現させたものである。
【０１３１】
このＤＩＮＯＲ型フラッシュメモリに含まれるメモリセルマトリックスは、以下に説明するように複数のセクタに分割されている。表１〜表３には、選択されたセクタ内のメモリセル（メモリトランジスタ）および非選択のセクタ内のメモリセル（メモリトランジスタ）への電圧印加条件が示される。表１ないし表３において、Ｖｄはドレイン電圧、Ｖｇはコントロールゲート電極電圧、Ｖｓはソース領域電圧、Ｖｂｂはｎウェル電圧を示す。表１〜表３にある電圧条件は、一実施例として示しており、セクタ数、メモリ数などは、簡単のため、少ない数での例を示している。
【０１３２】
【表１】
【０１３３】
【表２】
【０１３４】
【表３】
【０１３５】
（ａ） 不揮発性半導体記憶装置の全体の構成図８は、この実施例における不揮発性半導体記憶装置の全体の構成を示すブロック図である。
【０１３６】
メモリセルマトリックス７０はセクタＳＥ１、ＳＥ２に分割されている。メモリセルマトリックス７０は、セクタＳＥ１、ＳＥ２にそれぞれ対応するセレクトゲートＳＧ１、ＳＧ２を含む。メモリセルマトリックス７０は、ｎウェル領域７１内に形成される。
【０１３７】
メモリセルマトリックス７２は２つの主ビット線ＭＢ０、ＭＢ１が配列される。主ビット線ＭＢ０、ＭＢ１はそれぞれＹゲート７２内のＹゲートトランジスタＹＧ０、ＹＧ１を介してセンスアンプ５２および書込回路５３に接続される。主ビット線ＭＢ０に対応して２つの副ビット線ＳＢ０１、ＳＢ０２が設けられ、主ビット線ＭＢ１に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設けられる。
【０１３８】
副ビット線ＳＢ０１、ＳＢ１１に交差するようにワード線ＷＬ０、ＷＬ１が配列され、副ビット線ＳＢ０２、ＳＢ１２に交差するようにワード線ＷＬ２、ＷＬ３が配列される。ここで副ビット線の材料をＡｌ，タングステンなどの高融点金属材料、高融点金属材料のシリサイド材料などの金属材料配線構造を用いることにより、ポリシリコンからなる配線材料に比べｐ+拡散層とのコンタクト抵抗を十分低くすることができる。また、配線抵抗が小さいことから、副ビット線による寄生抵抗効果を抑えることもできる。
【０１３９】
副ビット線ＳＢ０１、ＳＢ０２、ＳＢ１１、ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそれぞれメモリセル（メモリトランジスタ）Ｍ００〜Ｍ０３、Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００、Ｍ０１、Ｍ１０、Ｍ１１はセクタＳ１に含まれ、メモリセルＭ０２、Ｍ０３、Ｍ１２、Ｍ１３はセクタＳＥ２に含まれる。各メモリセルのドレイン領域は対応する副ビット線に接続され、コントロールゲート電極は対応するワード線に接続され、ソース領域はソース線ＳＬに接続される。
【０１４０】
セレクトゲートＳＧ１はセレクトゲートトランジスタＳＧ０１、ＳＧ１１を含み、セレクトゲートＳＧ２はセレクトゲートトランジスタＳＧ０２、ＳＧ１２を含む。副ビット線ＳＢ０１、ＳＢ０２はそれぞれセレクトゲートトランジスタＳＧ０１、ＳＧ０２を介して主ビット線ＭＢ０に接続され、副ビット線ＳＢ１１、ＳＢ１２はそれぞれセレクトゲートトランジスタＳＧ１１、ＳＧ１２を介して主ビット線ＭＢ１に接続される。
【０１４１】
アドレスバッファ５８は、外部から与えられるアドレス信号を受け、Ｘアドレス信号をＸデコーダ５９に与え、Ｙアドレス信号をＹデコーダ５７に与える。Ｘデコーダ５９は、Ｘアドレス信号に対応して複数のワード線ＷＬ０〜ＷＬ３のうちいずれかを選択する。Ｙデコーダ５７は、Ｙアドレス信号に応答して複数の主ビット線ＭＢ０、ＭＢ１のいずれかを選択する選択信号を発生する。Ｙゲート７２内のＹゲートトランジスタは、それぞれ選択信号に応答して主ビット線ＭＢ０、ＭＢ１をセンスアンプ５２および書込回路５３に接続する。
【０１４２】
読出時には、センスアンプ５２が、主ビット線ＭＢ０または主ビット線ＭＢ１上に読出されたデータを検知し、データ入出力バッファ５１を介して外部に出力する。書込時には、外部から与えられるデータがデータ入出力バッファ５１を介して書込回路５３に与えられ、書込回路５３はそのデータに従って主ビット線ＭＢ０、ＭＢ１にプログラム電圧を与える。
【０１４３】
負電圧発生回路５４，５５は外部から電源電圧Ｖｃｃ（たとえば５Ｖ）を受け負電圧を発生する。高電圧発生回路５６は外部から電源電圧Ｖｃｃを受け、高電圧を発生する。ベリファイ電圧発生回路６０は、外部から与えられる電源電圧Ｖｃｃを受け、ベリファイ時に、選択されたワード線に所定のベリファイ電圧を与える。ウェル電位発生回路６１は、消去時に、ｎウェル領域７１に正電圧を印加する。ソース制御回路６２は、消去時に、ソース線ＳＬに高電圧を与える。セレクトゲートデコーダ６３は、アドレスバッファ５３からのアドレス信号の一部に応答して、セレクトゲートＳＧ１、ＳＧ２を選択的に活性化する。書込／消去制御回路５０は、外部から与えられる制御信号に応答して、各回路の動作を制御する。
【０１４４】
（ｂ） 不揮発性半導体記憶装置の動作次に、不揮発性半導体記憶装置のセクタ消去動作、書込動作および読出動作を表１〜表３を参照しながら説明する。
【０１４５】
（ｉ） セクタ消去動作ここでは、セクタＳＥ１を一括消去するものと仮定する。まず、書込／消去制御回路５０にセクタ一括消去動作を指定する制御信号が与えられる。それにより、負電圧発生回路５５および高電圧発生回路５６が活性化される。
【０１４６】
負電圧発生回路５５はＸデコーダ５９に負電圧（−１０Ｖ）を与える。Ｘデコーダ５９は、セクタＳＥ１のワード線ＷＬ０、ＷＬ１に負電圧（−１０Ｖ）を印加し、セクタＳＥ２のワード線ＷＬ２、ＷＬ３に０Ｖを印加する。高電圧発生回路５６はＹデコーダ５７およびウェル電位発生回路６１に高電圧を与える。Ｙデコーダ５７は、Ｙゲート７２内のＹゲートトランジスタＹＧ０、ＹＧ１に高電圧を印加する（Ｙゲートトランジスタ、セレクトゲートトランジスタをｐチャネル型ＭＯＳトランジスタで形成した例を示す。）。それにより、主ビット線ＭＢ０、ＭＢ１はフローティング状態になる。ソース制御回路６２はソース線ＳＬに正電圧（８Ｖ）を印加する。また、ウェル電位発生回路６１は、ｎウェル領域７１に正電圧（８Ｖ）を印加する。セレクトゲートデコーダ６３はセレクトゲートＳＧ１、ＳＧ２をＯＦＦ状態にする。
【０１４７】
このようにして、選択セクタＳＥ１内のメモリセルおよび非選択セクタＳＥ２内のメモリセルに、表１に示されるように電圧が印加される。その結果、セクタＳＥ１内のすべてのメモリセルは消去される。
【０１４８】
（ｉｉ） 書込動作ここでは、メモリセルＭ００をプログラムするものと仮定する。すなわち、メモリセルＭ００にデータ“０”を書込み、メモリセルＭ１０はデータ“１”を保持する。
【０１４９】
まず、書込／消去制御回路５０に、プログラム動作を指定する制御信号が与えられる。それにより、負電圧発生回路５４および高電圧発生回路５６が活性化される。
【０１５０】
高電圧発生回路５６はＸデコーダ５９に高電圧を与える。Ｘデコーダ５９は、アドレスバッファ５８から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、選択されたワード線ＷＬ０に高電圧（８Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。
【０１５１】
負電圧発生回路５４はＹデコーダ５７、書込回路５３およびセレクトゲートデコーダ６３に負電圧を与える。まず、外部からデータ入出力バッファ５１を介してデータ“０”が書込回路５３に与えられ、ラッチされる。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ０に負電圧を印加し、ＹゲートトランジスタＹＧ１に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ０がＯＮする。
【０１５２】
書込回路５３はＹゲートトランジスタＹＧ０を介して主ビット線ＭＢ０にデータ“０”に対応するプログラム電圧（−５Ｖ）を印加する。また、セレクトゲートデコーダ６３は、セレクトゲートＳＧ１をＯＮ状態にし、セレクトゲートＳＧ２をＯＦＦ状態にする。それにより、副ビット線ＳＢ０１、ＳＢ１１がそれぞれ主ビット線ＭＢ０、ＭＢ１に接続される。ソース制御回路６２は、ソース線ＳＬをフローティング状態にする。ウェル電位発生回路６１はｎウェル領域７１に０Ｖを印加する。
【０１５３】
このようにして、メモリセルＭ００に、表２の左欄に示されるように電圧が印加される。その結果、メモリセルＭ００のしきい値電圧が上昇する（しきい値電圧は負電圧であるので、０に近い方向へ変化する。）。
【０１５４】
一定時間たとえば１ｍ（秒）経過後、外部からデータ入出力バッファ５１を介してデータ“１”が書込回路５３に与えられ、ラッチされる。Ｙデコーダ５７は、アドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ１に負電圧を印加し、ＹゲートトランジスタＹＧ０に０Ｖを印加する。それにより、ＹゲートトランジスタＹＧ１がＯＮする。書込回路５３は、ＹゲートトランジスタＹＧ１を介して主ビット線ＭＢ１にデータ“１”に対応する０Ｖを印加する。
【０１５５】
このようにして、メモリセルＭ１０に、表２の右欄に示されるように、電圧が印加される。その結果、メモリセルＭ１０のしきい値電圧は低い（しきい値電圧は負電圧であるため絶対値では高い）まま維持される。
【０１５６】
（ｉｉｉ） 読出動作ここでは、メモリセルＭ００からデータを読出すものと仮定する。まず、書込／消去制御回路５０に、読出動作を指定する制御信号が与えられる。
【０１５７】
Ｘデコーダ５９は、アドレスバッファ５８から与えられるＸアドレス信号に応答してワード線ＷＬ０を選択し、それに０Ｖを印加する。このとき、ワード線ＷＬ１〜ＷＬ３は３Ｖに保たれる。セレクトゲートデコーダ６３は、セレクトゲートＳＧ１をＯＮ状態にし、セレクトゲートＳＧ２をＯＦＦ状態にする。Ｙデコーダ５７はアドレスバッファ５８から与えられるＹアドレス信号に応答してＹゲート７２内のＹゲートトランジスタＹＧ０をＯＮさせる。ソース制御回路６２はソース線ＳＬに３Ｖを印加する。ウェル電位発生回路６１は、ｎウェル領域７１に３Ｖを印加する。
【０１５８】
このようにして、選択されたメモリセルＭ００に、表３の左欄に示されるように電圧が印加される。それにより、メモリセルＭ００の内容が“１”であれば主ビット線ＭＢ０に読出電流が流れる。この読出電流がセンスアンプ５２により検知され、データ入出力バッファ５１を介して外部に出力される。このとき、非選択のメモリセルには、表３の右欄に示されるように電圧が印加される。
【０１５９】
以上のようにして、この実施例における不揮発性半導体記憶装置の消去、書込、読出動作を行なうことが可能となる。
【０１６０】
ここで、本実施例における不揮発性半導体記憶装置の書込方式は、ｐチャネルのＭＯＳ型メモリセルにおいて、コントロールゲート電極に正電位を、ドレイン領域に負電位を印加することによって、ドレイン領域でバンド−バンド間トンネル電流を発生させ、このバンド−バンド間トンネル電流で発生した電子の電界加速により生じたホットエレクトロンのトンネル酸化膜への注入電流を用いて書込を行なっている。
【０１６１】
書込動作において、選択されるメモリセルには、コントロールゲート電極に正電圧Ｖｃｇ、ドレイン領域に負電圧Ｖｄが印加されるのに対し、同一のビット線に接続された非選択のメモリセル（ドレインディスターブセル）では、コントロールゲート電極に０Ｖ、ドレイン領域に負電圧Ｖｄが印加されることとなり、この非選択のメモリセルでは、コントロールゲート電圧が０Ｖのため、フローティングゲート電極とドレイン領域との間の電位差は、選択されたメモリセルのフローティングゲート電極とドレイン領域との間の電位差に比べ非常に小さくなる。このように、非選択のメモリセルでは、バンド−バンド間トンネル電流の発生量が少なくなり、よって電子注入電流も少なくなる｛同一のワード線に接続された非選択のメモリセル（ゲートディスターブセル）では、コントロールゲート電極電圧が正電圧（Ｖｃｇ）、ドレイン領域電圧が０Ｖとなり、従来のｎチャネルＭＯＳ型のメモリセルのゲートディスターブセルと同一のＦＮトンネル電流による誤消去のモードであり、Ｖｃｇを極端に大きく設定しない限り問題はない。｝。
【０１６２】
以上のように、コントロールゲート電極への正電圧とドレイン領域への負電圧の双方が同時に印加されたメモリセルのみ、電子注入電流が大きくなり、高速に書込を行なうことができる、コントロールゲート電極への正電圧とドレイン領域への負電圧のどちらか片方のみ印加されたメモリセルでは、書込または消去が起こらないという特性を実現できる。つまり、バンド−バンド間トンネル電流の発生量の大小がフローティングゲート電極とドレイン領域との間の電位差の大小によって決定するという特性を利用している。このように、バンド−バンド間トンネル現象を有効に用いていることが、本実施例における書込動作の特徴である。
【０１６３】
また、ｐチャネル型のＭＯＳメモリセルをＤＩＮＯＲ型フラッシュメモリに用いることで、周辺回路に形成されるｐチャネルトランジスタのソース領域およびドレイン領域との構造と、メモリセルのソース領域およびドレイン領域との構造が同一の構造に形成することができるようになるために、メモリセル領域と、周辺トランジスタ領域とのソース領域およびドレイン領域の不純物の内訳のためのマスクを削減することができる。その結果、マスク枚数の減少および不揮発性半導体記憶装置の製造工程数の削減によるコストの低減が可能となる。
【０１６４】
また、メモリセルアレイ内に形成される選択トランジスタを、ｐチャネル型トランジスタで形成することが可能となるため、ｐチャネル型のＭＯＳメモリセルと、選択トランジスタとを同一のウェル内に形成することが可能となる。
【０１６５】
（第３実施例）
次に、この発明に基づいた不揮発性半導体記憶装置の第３実施例について説明する。この第３の実施例における不揮発性半導体記憶装置は、第１の実施例におけるｐチャネルのＭＯＳ型メモリセルの構造を用いて、ＮＯＲ型のフラッシュメモリを実現させたものである。
【０１６６】
まず、図９を参照して、本実施例における不揮発性半導体記憶装置の構成について説明する。この実施例におけるフラッシュメモリは、チップ一括消去を採用した例を示しており、行列状に配置されたメモリセルマトリックス１０１と、Ｘアドレスデコーダ１０２と、アドレスバッファ１０５と、書込回路１０６と、センスアンプ１０７と、入出力バッファ１０８と、ソース制御回路１０９と、負電圧発生回路１１０，１１１と、高電圧発生回路１１２と、ウェル電位発生回路１１３とを含む。
【０１６７】
メモリセルマトリックス１０１は、行列状に配置された複数個のメモリトランジスタをその内部に有する。メモリセルマトリックス１０１は、ｎウェル領域１１４内に形成される。メモリセルマトリックス１０１の行および列を選択するために、Ｘアドレスデコーダ１０２とＹゲート１０３とが接続されている。Ｙゲート１０３には列の選択情報を与えるＹアドレスデコーダ１０４が接続されている。Ｘアドレスデコーダ１０２とＹアドレスデコーダ１０４には、それぞれ、アドレス情報が一時格納されるアドレスバッファ１０５が接続されている。
【０１６８】
Ｙゲート１０３には、データ入力時に書込動作を行なうための書込回路１０６とデータ出力時に流れる電流値から「０」と「１」を判定するセンスアンプ１０７が接続されている。書込回路１０６とセンスアンプ１０７とには、それぞれ、入出力データを一時格納する入出力バッファ１０８が接続されている。
【０１６９】
図９に示すメモリセルマトリックス１０１の中には、その概略構成を示す等価回路図が示されている。このメモリセルマトリックス１０１を有するフラッシュメモリがＮＯＲ型と呼ばれている。
【０１７０】
メモリセルマトリックス１０１は、行方向に延びる複数本のワード線ＷＬ1，ＷＬ2，…，ＷＬiと、列方向に延びる複数本のビット線ＢＬ1，ＢＬ2，…，ＢＬjとが互いに直交するように配置され、マトリックスを構成する。各ワード線と各ビット線の交点には、それぞれフローティングゲートを有するメモリトランジスタＱ11，Ｑ12，…，Ｑijが配設されている。各メモリトランジスタのドレイン領域には、各ビット線が接続されている。メモリトランジスタのコントロールゲート電極には、各ワード線が接続されている。メモリトランジスタのソース領域には各ソース線Ｓ1，Ｓ2，…に接続されている。同一行に属するメモリトランジスタのソースは、図９に示されるように相互に接続されている。
【０１７１】
高電圧発生回路１１２は外部から電源電圧Ｖｃｃ（たとえば３Ｖ）を受け高電圧を発生する。負電圧発生回路１１０，１１１は外部から電源電圧Ｖｃｃを受け、負電圧を発生する。ウェル電位発生回路１１３は、ｎウェル領域１１４に高電圧を印加する。ソース制御回路１０９は消去時にソースラインＳＬに高電圧を与える。
【０１７２】
次に、消去動作、書込動作、読出動作を表４〜表６を参照しながら説明する。なお、表４〜表６にある電圧印加条件は、一実施例としての値を示している。
【０１７３】
【表４】
【０１７４】
【表５】
【０１７５】
【表６】
【０１７６】
（ｉ） 消去動作負電圧発生回路１１１はＸアドレスデコーダ１０２に負電圧（−１０Ｖ）を与える。Ｘアドレスデコーダ１０２はすべてのワード線ＷＬ1〜ＷＬiに負電圧（−１０Ｖ）を印加する。ウェル電位発生回路１１３はｎウェル領域１１４に高電圧（８Ｖ）を印加する。ソース制御回路１０９はソース線ＳＬに高電圧（８Ｖ）を印加する。Ｙアドレスデコーダ１０４はＹゲート１０３内のＹゲートトランジスタをＯＦＦにし、すべてのビット線ＢＬ1〜ＢＬjをフローティング状態にする。
【０１７７】
このようにして、メモリセルマトリックス１０１内のすべてのメモリに、表４に示されるように電圧が印加される。その結果、メモリセルマトリックス１０１内のすべてのメモリセルは消去される。
【０１７８】
（ｉｉ） 書込動作ここでは、メモリセルＱ11に書込を行なうものと仮定する。すなわち、メモリセルＱ11にデータ“０”を書込み、メモリセルマトリックス１０１内のその他のメモリセルはデータ“１”を保持する。
【０１７９】
高電圧発生回路１１２は、Ｘアドレスデコーダ１０２に高電圧を与える。Ｘアドレスデコーダ１０２はアドレスバッファ１０５から与えられるＸアドレス信号に応答してワード線ＷＬ1を選択し、選択されたワード線ＷＬ1に高電圧（８Ｖ）を印加して、非選択のワード線ＷＬ2〜ＷＬiに０Ｖを印加する。
【０１８０】
負電圧発生回路１１０は、Ｙアドレスデコーダ１０４に負電圧を与える。まず、外部からデータ入出力バッファ１０８を介してデータ“０”が書込回路１０６に与えられ、ラッチされる。Ｙアドレスデコーダ１０４は、アドレスバッファ１０５から与えられるＹアドレス信号に応答してＹゲート１０３にビット線選択情報を送る。Ｙゲート１０３は、ビット線ＢＬ1を選択して、選択ビット線ＢＬ1にデータ“０”に対応する書込電圧（−５Ｖ）を印加し、非選択のビット線ＢＬ2〜ＢＬjには０Ｖを印加する。ソース制御回路１０９は、ソース線ＳＬをフローティング状態にする。ウェル電位発生回路１１３は、ｎウェル領域１１４に０Ｖを印加する。
【０１８１】
このようにして、メモリセルＱ11に、表５に示されるように電圧が印加される。その結果、メモリセルＱ11のしきい値電圧が上昇する（しきい値電圧は負電圧であるので０に近い方向に変化する。）。
【０１８２】
（ｉｉｉ） 読出動作ここでは、メモリセルＱ11からデータを読出すものと仮定する。Ｘアドレスデコーダ１０２は、アドレスバッファ１０５から与えられるＸアドレス信号に応答してワード線ＷＬ1を選択し、それに０Ｖを印加する。このとき、非選択のワード線ＷＬ2〜ＷＬiには３Ｖを印加する。Ｙアドレスデコーダ１０４は、アドレスバッファ１０５から与えられるＹアドレス信号に応答してＹゲート１０３にビット線選択情報を送る。Ｙゲート１０３はビット線ＢＬ１０１を選択し、ビット線ＢＬ１０１に２Ｖが印加される。非選択のビット線ＢＬ2〜ＢＬjには３Ｖが印加される。ソース制御回路１０９はソース線ＳＬに３Ｖを印加する。ウェル電位発生回路１１３はｎウェル領域１１４に３Ｖを印加する。このようにして、選択されたメモリセルＱ11に、表６に示されるように電圧が印加される。それにより、Ｑ11の内容が“１”であればビット線ＢＬ1に読出電流が流れる。この読出電流がセンスアンプ１０７により検知され、入出力バッファ１０８を介して外部に出力される。
【０１８３】
以上のように、本実施例におけるＮＯＲ型のフラッシュメモリにおいては、書込・消去時の消費電流が少ないため、書込・消去に用いる高電圧はチップ内部昇圧回路にて発生することが可能となる。したがって、外部電源電圧は任意の単一電源でフラッシュメモリを構成することが可能となる。
【０１８４】
また、従来のｎチャネルのＭＯＳ型メモリセルを用いたＮＯＲ型フラッシュメモリにおいては、図１０に示すように、書込動作として、チャネルホットエレクトロン注入により、フローティングゲートに電子を注入している。これにより、メモリセルのＶｔｈを、低Ｖｔｈ側から高Ｖｔｈ側へと変化させている。
【０１８５】
一方、消去動作においては、ＦＮトンネル現象により、フローティングゲート電極からソース領域またはチャネル領域に電子を引き抜くことにより、メモリセルのＶｔｈを高Ｖｔｈ側から低Ｖｔｈ側へと変化させている。
【０１８６】
このとき、消去動作は、全ビット一括またはブロック単位での同時消去であるため、ビットごとにベリファイを行なえないため、消去後のＶｔｈ分布が大きくなってしまう。すなわち、低Ｖｔｈ側のＶｔｈ分布が大きくなることにより、Ｖｔｈが０より大きくなるものが発生すると、読出動作時に、常にＯＮ状態となるため、読出誤動作を起こすいわゆるオーバイレーズ現象が生じている。
【０１８７】
仮に、プロセスにおけるばらつきや欠陥などのために、特異的に消去速度の速いビットが存在したとき、そのビットはオーバイレーズの誤動作を起こすことになる。したがって、全ビットの消去速度のばらつきを小さくすることが不可欠であり、従来のｎチャネルＭＯＳを用いたＮＯＲ型フラッシュメモリの大きな問題点となっていた。
【０１８８】
一方、上述した実施例におけるｐチャネルのＭＯＳ型トランジスタを用いたＮＯＲ型フラッシュメモリにおいては、ｐチャネルのＭＯＳトランジスタを基本構造として、フローティングゲート電極への電子の注入により書込を行なっている。その結果、図１１に示すように、高Ｖｔｈ側（負の絶対値が高い方のＶｔｈ）から低Ｖｔｈ側（負の絶対値が低い方のＶｔｈ）に書込を行なうことが可能となる。したがって、書込動作においては、ビットごとにベリファイを行なうことが可能となるため、書込動作終了後のＶｔｈ分布すなわち低Ｖｔｈ側のＶｔｈ分布を小さくすることができる。
【０１８９】
さらに、もし、特異的に書込が速いビットが存在したときにおいても、Ｖｔｈが０を超えることを防ぐことができるため、従来のＮＯＲ型フラッシュメモリのオーバイレーズによる誤動作の問題を解決することができる。
【０１９０】
また、第２の実施例と同様に、トンネル酸化膜へのホットホール注入がほとんど起こらないため、ホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。さらに、ホットホール注入が起きないため、従来のｎチャネルのＭＯＳ型メモリセルにおいて、実効ゲート長さの有効利用を悪化させていた電界緩和層の形成が不要であるため、従来のフラッシュメモリに比べ、より微細化が可能となり、高集積化が可能となる。
【０１９１】
なお、上述した第２および第３の実施例においては、ＤＩＮＯＲ型、ＮＯＲ型のフラッシュメモリに適用した場合について述べたが、これに限らず、ＦＮトンネル電流によりフローティングゲートからドレイン領域へ電子を引き抜くことにより、書込または消去を行なうフラッシュメモリにあっては、すべて同様の作用効果を得ることができる。
【０１９２】
また、上記第２および第３の実施例において、読出時の電圧印加条件については、表３および表６に示した場合に限られることなく、以下に示す表７ないし表１０に示す条件を満たすような読出時電圧印加条件を用いることによって、同様の作用効果を得ることができる。
【０１９３】
【表７】
【０１９４】
【表８】
【０１９５】
【表９】
【０１９６】
【表１０】
【０１９７】
（第４実施例）
次に、この発明に基づいた第４実施例における不揮発性半導体記憶装置について図を参照して説明する。この第４実施例における不揮発性半導体記憶装置の構造は、図１２を参照して、第１実施例と同様にｎウェル１の表面に、ｐ型の不純物領域からなるソース領域２と、ｐ型の不純物領域からなるドレイン領域３とを有している。なお、ソース領域２およびドレイン領域３と、ｎウェル１との境界部分には、ｐｎ接合２ａ，３ａが形成されている。
【０１９８】
ソース領域２とドレイン領域３とに挟まれたチャネル領域８の上方には、トンネル酸化膜４を介在して形成されたフローティングゲート電極５と、このフローティングゲート電極５の上方に絶縁膜を介在して形成されたコントロールゲート電極７とを有している。
【０１９９】
上記構造よりなる不揮発性半導体記憶装置において、書込時に、第１の実施例と同じ条件の電圧印加条件を加える。すなわち、コントロールゲート電極７に正電位、ドレイン領域３に負電位、ソース領域２を開放状態、ｎウェル１を接地電位とする。これにより、フローティングゲート電極５とドレイン領域１１との重なり領域上のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、ドレイン領域１１からトンネル酸化膜４を介してフローティングゲート電極５に電子が注入される。これにより、書込が行なわれる。その結果、書込時において、第１の実施例と同様の作用効果を得ることができる。
【０２００】
（第５実施例）
次に、この発明に基づいた第５実施例の不揮発性半導体記憶装置の構造について、図１３を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例に示す不揮発性半導体記憶装置のチャネル領域に、ｐ-型の埋込層１２を形成したものである。
【０２０１】
図１に示す構造によれば、チャネル層８がｎウェル１とトンネル酸化膜４との界面に生成されるため、チャネル層８を流れる正孔は、ｎウェル１とトンネル酸化膜４との界面で散乱を受け、正孔の移動度の低下が生じる。その結果、不揮発性半導体記憶装置の駆動力が低下してしまうことがある。
【０２０２】
そこで、本実施例に示すように、チャネル層８に、ｐ-型の埋込層１２を設けることにより、ｎウェル１とトンネル酸化膜４との界面での正孔の散乱による正孔の移動度の低下を未然に防止することができ、不揮発性半導体記憶装置の安定した駆動を実現することができる。
【０２０３】
なお、ｐ-型埋込層１２は、チャネル領域における不純物の縦方向分布において、埋込層１２の不純物のピーク濃度が、ｎウェル１とトンネル酸化膜４との界面より約１０ｎｍ〜２００ｎｍの深さの位置にくるように形成することが好ましく、また、ｐ-型の埋込層１２のピーク濃度の値は、１×１０16〜５×１０18ｃｍ-3であることが好ましい。
【０２０４】
（第６実施例）
次に、この発明に基づいた第６実施例の不揮発性半導体記憶装置の構造について、図１４を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例の不揮発性半導体記憶装置の構造において、フローティングゲート電極をｎ+型のポリシリコン１３で形成したものである。
【０２０５】
このような構造により、第５実施例と比較した場合、ドレイン領域３における表面の横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大する。これにより、ドレイン領域３における加速電界が増大するため、電子が得るエネルギーも高くなる。その結果、書込効率が増大する。したがって、書込速度の増大や、書込電圧の低電圧化を図ることが可能となる。さらに、第５の実施例と比較した場合、パンチスルー耐性が高くなり、実効ゲート長さの微細化により、不揮発性半導体記憶装置の高集積化が可能となる。
【０２０６】
（第７実施例）
次に、この発明に基づいた第７実施例の不揮発性半導体記憶装置の構造について、図１５を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例の不揮発性半導体記憶装置の構造において、フローティングゲート電極をｐ+ポリシリコンで形成したものである。
【０２０７】
このような構造により、第５実施例における不揮発性半導体記憶装置と比較した場合、ドレイン領域３における表面の横方向電界が高くなり、バンド−バンド間トンネル電流の発生量が増大し、かつ加速電界が増大するため、電子が得るエネルギーが大きくなる。その結果、書込効率が増大する。したがって、書込速度の増大や、書込電圧の低電圧化が可能となる。
【０２０８】
さらに、第５実施例における不揮発性半導体記憶装置に比べ、パンチスルー耐性が高くなり、実効ゲート長さの微細化が可能となる。これにより不揮発性半導体記憶装置の高集積化が可能となる。
【０２０９】
また、第６実施例における不揮発性半導体記憶装置と比較した場合、たとえばＤＩＮＯＲ型のメモリセルとして用いた場合、メモリセルトランジスタの紫外線照射消去後（フローティングゲート電位を０としたとき）のしきい値電圧を小さくすることができるため、読出ディスターブの誤動作に対する耐性を強くすることが可能となる。
【０２１０】
（第８実施例）
次に、この発明に基づいた第８実施例の不揮発性半導体記憶装置の構造について、図１６および図１７を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１４および図１５に示すように、フローティングゲート電極５とドレイン領域２との重なり部分Ｘ1およびフローティングゲート電極５とソース領域２との重なり部Ｘ2において、ｐ型の不純物濃度が５×１０19ｃｍ-3以下となるように形成されている。
【０２１１】
このように、重なり部分Ｘ1，Ｘ2における不純物濃度を５×１０19ｃｍ-3以下となるように形成するには、まず、図１６に示すように、コントロールゲート電極７およびフローティングゲート電極５を覆うようにサイドウォール１５を形成した後に、このサイドウォール１５をマスクとして、ｎウェル１にｐ型の不純物を注入することにより、ソース領域２およびドレイン領域３を形成する。その結果、実効ゲート長さが長く、微細化に適した不揮発性半導体記憶装置を得ることができる。
【０２１２】
たとえば、従来のＤＩＮＯＲ、ＮＯＲ型フラッシュメモリセルのように、フローティングゲート電極からドレイン領域へＦＮトンネル電流により電子の引き抜きを行なう場合、ドレイン領域のゲート電極との重なる領域が、高濃度の不純物濃度を持っていないと、ドレイン領域のエッジ部分に空乏層が形成される。この空乏層による電位降下のために、ＦＮトンネル電流の電子引き抜き速度が低下するという問題があった。したがって、従来の構造によれば、サイドウォール形成後にイオン注入を行ない、ソース領域およびドレイン領域を形成することができず、フローティングゲート電極４およびコントロールゲート電極７をマスクにしてイオン注入を行なう必要があった。
【０２１３】
一方、本実施例におけるｐチャネルのＭＯＳ型メモリセルを用いた場合には、上記のような問題点が生じないため、サイドウォール１５をマスクにしてイオン注入を行なうことが可能となり、実効ゲート長さを有効に用いることのできる不揮発性半導体記憶装置を提供することが可能となる。
【０２１４】
（第９実施例）
次に、この発明に基づいた第９実施例の不揮発性半導体記憶装置の構造について、図１８および図１９を参照して説明する。この実施例における不揮発性半導体記憶装置の構造においては、図１９に示すように、ドレイン領域３とフローティングゲート電極５との重なり部分Ｘ3の領域においてのみ、ドレイン領域３の不純物濃度が、５×１０19ｃｍ-3以上の不純物濃度を有するように形成され、ソース領域２におけるフローティングゲート電極５との重なり部分においては、上述した第８の実施例と同様に、５×１０19ｃｍ-3以下の不純物濃度となるように形成されている。
【０２１５】
このように形成するためには、まず図１８に示すように、コントロールゲート７およびフローティングゲート５をマスクとして、ドレイン領域２が形成される領域にのみ予めｐ型の不純物のイオン注入を行なってから、図１９に示すように、コントロールゲート７およびフローティングゲート５を覆うようにサイドウォール１５を形成した後、このサイドウォール１５をマスクにしてｐ型の不純物の注入を行なうことにより形成することができる。
【０２１６】
この構造を用いることにより、ドレイン領域３でのバンド−バンド間トンネル電流の発生量を大きくすることができる。その結果、書込速度の向上および書込時のドレイン電圧とコントロールゲート電極電圧の低電圧化が可能となる。また、ソース領域２は、サイドウォール１５を形成した後にイオン注入を行なうため、実効ゲート長さの有効なメモリセルを形成することが可能となる。
【０２１７】
（第１０実施例）
次に、この発明に基づいた第１０実施例の不揮発性半導体記憶装置の構造について、図２０を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図２０に示すように、ｐ+型の不純物領域からなるソース領域１０およびドレイン領域１１を備え、それぞれのチャネル領域のエッジ部分に、ｐ-の不純物拡散層からなる第１不純物領域１６と、第２不純物領域１７とを備えている。その他の構造については、図１に示す第１の実施例における不揮発性半導体記憶装置の構造と同一である。なお、ソース領域１０、ドレイン領域１１、第１不純物領域１６および第２不純物領域１７のそれぞれのｎウェル１との界面には、ｐｎ接合１１ａ，１２ａ，１６ａ，１７ａが形成されている。
【０２１８】
このように、いわゆるＬＤＤ構造を形成することにより、実効ゲート長さが長く、微細化に適したメモリセルを得ることができる。さらに、たとえば従来ＤＩＮＯＲ型またはＮＯＲ型フラッシュメモリセルにおいて、フローティングゲート電極からドレイン領域へＦＮトンネル電流によって電子の引き抜きを行なう場合、ドレイン領域とフローティングゲート電極とが重なる領域において、高濃度の不純物濃度が存在しないと、ドレイン領域のエッジ部分において、空乏層が形成され、この空乏層での電位降下のために、ＦＮトンネル電流の電子の引き抜き速度が低下するという問題点を回避することができ、さらに、従来の構造においては、コントロールゲート電極およびフローティングゲート電極をマスクにして、高濃度のイオン注入を行なう必要があったために、実効ゲート長さの有効長さが悪化するという問題点も回避することができるようになる。
【０２１９】
（第１１実施例）
次に、この発明に基づいた第１１実施例の不揮発性半導体記憶装置の構造について、図２１を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１の実施例における不揮発性半導体記憶装置の構造に加えて、ドレイン領域３を覆うようにｎ+型の第３不純物領域１８が形成されている。この第３不純物領域１８の不純物濃度は、約１×１０17〜１×１０18ｃｍ-3程度である。
【０２２０】
このように、第３不純物領域１８を設けることにより、ドレイン空乏層における横方向電界が増大し、効率よく電子を高エネルギー化できる。その結果、書込速度の向上および書込時におけるコントロールゲート電圧とドレイン領域の電圧の低電圧化が可能となる。
【０２２１】
（第１２実施例）
次に、この発明に基づいた第１２実施例の不揮発性半導体記憶装置の構造について、図２２を参照して説明する。この実施例における不揮発性半導体記憶装置の構造は、図１に示す第１実施例の不揮発性半導体記憶装置の構造と比較した場合、ソース領域およびドレイン領域が、高濃度の不純物領域からなるソース領域１０とドレイン領域１１とからなり、さらに、ソース領域１０を覆うように、ｎ-型の第４不純物領域２０と、ドレイン領域１１を覆うようにｐ-型の第５不純物領域１９が形成されている。なお、ソース領域１０と第４不純物領域２０との界面にはｐｎ接合１０ａが形成され、第５不純物領域１９とｎウェル１との界面にはｐｎ接合１９ａが形成されている。また、第４不純物領域２０および第５不純物領域１９はともにその不純物濃度が約１×１０17〜１×１０18ｃｍ-3程度に設けられている。
【０２２２】
以上の構造を有することにより、メモリセルのパンチスルー耐性が向上し、第５不純物領域１９により、ドレイン領域１１とｎウェル１との間の耐圧を向上させることが可能となる。
【０２２３】
ここで、第１実施例、第２実施例ないし第１２実施例においては、不揮発性半導体記憶装置はｎウェル１に形成される場合について説明したが、このｎウェル１は、たとえば図２３に示すように、ｐ型の半導体基板２１におけるトリプルウェル構造を有するプロセスを用いて、ｎウェル２２および２４と同様の工程で形成されるものでもよいし、図２４に示すように、ｎ型半導体基板２６内において、トリプルｐウェル２８内に形成されたｎウェル１であっても構わない。また、図２５に示すように、ｐ型の半導体基板２１におけるツインウェルプロセスを用いて、ｎウェルを形成したものであっても構わない。
【０２２４】
（第１３実施例）
次に、この発明に基づいた第１３実施例における不揮発性半導体記憶装置について、説明する。この第１３実施例においては、第１実施例における書込を行なった不揮発性半導体記憶装置において、メモリセルの紫外線消去の後、しきい値電圧ＶＴＨｕｖ（フローティングゲート電極中の電荷を、０にしたときのしきい値電圧）を読出電圧より低くなるように形成する。このように、読出電圧より低くなるように形成すると、読出電圧より高い場合に比べ、消去状態のメモリセルのしきい値ＶＴＨｅｒａｓｅと紫外線照射消去後しきい値電圧ＶＴＨｕｖの差であるΔＶＴＨｅｒａｓｅ＝ＶＴＨｅｒａｓｅ−ＶＴＨｕｖの値が大きくなる。
【０２２５】
このとき、書込時ドレインディスターブ（書込する選択セルと同一のビット線に接続された非選択セルにおける誤った書込）に対する耐性が高まり、メモリセルの信頼性を向上させることができる。たとえば、ＶＴＨｅｒａｓｅ＝−５Ｖとし、ＶＴＨｕｖ＝−４Ｖの場合とＶＴＨｕｖ＝−２Ｖの場合を考える。フローティングゲート電極の電位Ｖｆｇは以下の第１式で計算することができる。
【０２２６】
【数１】
【０２２７】
ここで、αｃｇ，αｄ，αｓ，αｓｕｂは、それぞれコントロールゲート、ドレイン領域、ソース領域、ｎウェルのカップリング比であり、メモリセルの形成条件で変化する値であるが、ここでは、一般的な値として、αｃｇ＝０．６，αｄ＝αｓ＝０．１，αｓｕｂ＝０．２として考える。
【０２２８】
Ｖｄ＝−６Ｖ，Ｖｃｇ＝８Ｖ，Ｖｓ＝ｏｐｅｎ，Ｖｓｕｂ＝０Ｖのバイアス条件における書込動作を考えると、ドレインディスターブセルには、Ｖｄ＝−６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｓ＝ｏｐｅｎ，Ｖｓｕｂ＝０Ｖの電位が印加される。ここで、ｏｐｅｎとしたＶｓは、０Ｖに近いとして仮定する。このときの消去状態（ΔＶＴＨ＝ΔＶＴＨｅｒａｓｅ）のドレインディスターブセルのＶｆｇを計算すると、
【０２２９】
【数２】
【０２３０】
となる。したがって、ＶＴＨｕｖ＝−４Ｖの場合は、Ｖｆｇ＝０Ｖとなり、Ｖｄ＝−６Ｖとの電位差は６Ｖであるが、ＶＴＨｕｖ＝−２Ｖの場合、Ｖｆｇ＝１．２Ｖとなり、Ｖｄ＝−６Ｖとの電位差は７．２Ｖとなり、ＶＴＨｕｖ＝−２Ｖの方がドレインディスターブセルにおけるバンド−バンド間トンネル電流の発生量は多くなる。
【０２３１】
すなわち、ＶＴＨｕｖ＝−２Ｖの方が、ドレインディスターブセルにおける書込速度は大きいことになり、ＶＴＨｕｖを低くする（負電圧であるので絶対値を高くする）ことは、ドレインディスターブ耐性を良くする効果がある。
（第１４実施例）
次に、この発明に基づいた第１４実施例の不揮発性半導体記憶装置について、説明する。この第１４実施例においては、第１実施例における書込方式を用いたメモリセルにおいて、メモリセルの紫外線照射消去後しきい値電圧（ＶＴＨｕｖ（フローティングゲート中の電荷を０にしたときのしきい値電圧）を読出電圧より高くなるように形成している。このように、読出電圧より高くなるように形成することで、読出時ディスターブ（読出選択セルにおける誤った消去）に対する耐性が高まり、メモリセルの信頼性を向上させることができる。
【０２３２】
たとえば、読出電圧を３．３Ｖで考え、書込状態のセルのしきい値電圧ＶＴＨｗｒｉｔｅ＝−２Ｖとし、ＶＴＨｕｖ＝−４Ｖの場合とＶＴＨｕｖ＝−２Ｖの場合を考える。フローティングゲートの電位Ｖｆｇは以下の第３式で計算することができる。
【０２３３】
【数３】
【０２３４】
ここで、αｃｇ，αｄ，αｓ，αｓｕｂは、それぞれコントロールゲート、ドレイン領域、ソース領域、ｎ型ウェルのカップリング比であり、メモリセルの形成条件で変化する値であるが、ここでは、一般的な値αｃｇ＝０．６，αｄ＝αｓ＝０．１，αｓｕｂ＝０．２として考える。
【０２３５】
Ｖｃｇ＝−３．３Ｖ，Ｖｄ＝−１Ｖ，Ｖｓ＝０Ｖ，Ｖｓｕｂ＝０Ｖのバイアス条件における読出動作を考え、このときの書込状態（ΔＶＴＨ＝ΔＶＴＨｗｒｉｔｅ）の読出セルのＶｆｇを計算すると、
【０２３６】
【数４】
【０２３７】
となる。したがって、ＶＴＨｕｖ＝−４Ｖの場合は、Ｖｆｇ＝−３．３Ｖとなり、Ｖｓｕｂ＝０Ｖとの電位差は３．３Ｖであるが、ＶＴＨｕｖ＝−２Ｖの場合、Ｖｆｇ＝−２．１Ｖとなり、Ｖｓｕｂ＝０Ｖとの電位差は２．１Ｖとなり、ＶＴＨｕｖ＝−４Ｖの方が読出ディスターブによる誤った消去の耐性は悪くなることがわかる。
【０２３８】
すなわち、ＶＴＨｕｖを高くする（負電圧であるので絶対値を低くする）ことは、読出ディスターブによる誤った消去の耐性を良くする効果がある（ＶＴＨｕｖを高くすると、ドレインディスターブ耐性が悪化するが、ドレインディスターブ特性の誤差に余裕がある場合、ＶＴＨｕｖを高くすることにより、読出ディスターブ特性の改善が可能となる）。
【０２３９】
（第１５実施例）
次に、この発明に基づいた第１５実施例の不揮発性半導体基板について図２６ないし図３１を参照して説明する。まず、この第１５実施例においては、第２の実施例で説明したＤＩＮＯＲ型のフラッシュメモリにおいて、ドレイン領域に印加する負電圧の値を、書込選択メモリセルおよびこの書込選択メモリセルと同一のビット線に接続された非選択メモリセル（ドレインディスターブメモリセル）において、なだれ破壊が起きないような値に設定して、メモリセルの書込を行なうようにしたものである。
【０２４０】
まず図２６を参照して、フローティングゲート電極とコントロールゲート電極とを接続したｐチャネルのＭＯＳ型メモリセルで測定した、Ｖｇ＝６ＶにおけるＩｄ−ＶｄおよびＩｇ−Ｖｄ特性について説明する。なお、Ｉｄはバンド−バンド間トンネルで発生した電流であり、Ｉｇはバンド−バンド間トンネル電流誘起ホットエレクトロンのトンネル酸化膜への注入電流である。
【０２４１】
まず、図２６に示すように、Ｖｄの絶対値が大きくなると（Ｖｄの絶対値＞６Ｖ）、Ｉｄの電流値が急激に増加していることがわかる（Ｖｄの絶対値＞６Ｖでの、Ｉｄ−Ｖｄ特性の傾きが、Ｖｄの絶対値＜６ＶでのＩｄ−Ｖｄ特性の傾きより大きくなっている）。つまり、Ｖｄの絶対値を増加させると、［（ｌｏｇＩｄ）／Ｖｄ］″＜０すなわち、（ｌｏｇＩｄ）−Ｖｄ曲線が上に凸の特性から、［（ｌｏｇＩｄ）／Ｖｄ］″＞０すなわち（ｌｏｇＩｄ）−Ｖｄ曲線が下に凸の特性に移行する偏極点Ｖｄ1が存在する。これは、ドレイン領域においてなだれ破壊が起こり、図２６に示すように、Ｉｄの電流値の急激な増加が起こっている。
【０２４２】
フラッシュメモリ技術ハンドブック（ｐ．５６：サイエンスフォーラム社出版）の記述によれば、図２７に示すように、従来のｎチャネルのＭＯＳ型メモリセルを用いたＮＯＲ型フラッシュメモリにおいて、ソース電圧を増加させた場合、ソース電流には領域Ｉと領域ＩＩが存在し、領域Ｉはバンド−バンド間トンネルによる電流であり、領域ＩＩはなだれ破壊による電流であることを、図２８に示すそれぞれの領域における電流電圧特性の温度依存性、基板電位依存性、基板濃度依存性から考察することができる。このｎチャネルのＭＯＳ型メモリセルを用いたＮＯＲ型フラッシュメモリと全く同一の現象が、図１に示すｐチャネルのＭＯＳ型メモリセルにおいても起きていると考えられる。
【０２４３】
したがって、図２６において、Ｖｄの絶対値の小さい領域での電流は、バンド−バンド間トンネルによる電流であり、Ｖｄの絶対値が大きく、Ｉｄ−Ｖｄ特性の傾きが増大している領域の電流はなだれ破壊による電流であると考察できる。
【０２４４】
ここで、バンド−バンド間トンネルは、ｎＭＯＳ、ｐＭＯＳにおいてそれぞれ上述したような電圧がゲート電極とドレイン領域との間に印加されたとき、ドレイン領域におけるディープデプレッション領域で、シリコンのバンドが、図２９に示すように曲がり、価電子帯の電子が帯電体にトンネルし、電子−正孔対が発生する現象である（参考文献：W. Feng et. al., IEEE Electron Device Letters, Vol. EDL-7, No.7, July, p.449, 1986）。
【０２４５】
一方、なだれ破壊は、高電界によって高いエネルギーを得た電子または正孔が、価電子帯の電子を帯電体に持ち上げることが可能となり、これにより新しい電子−正孔対が発生する。こうして発生した電子−正孔対がさらに電子−正孔対をつくるように、なだれ的に多くのキャリアを発生させる現象である。このように、バンド−バンド間トンネル現象となだれ破壊現象とは全く異なる物理現象である。
【０２４６】
ここで、図２６に示す条件において、バンド−バンド間トンネルによる電流の領域と、なだれ破壊による電流の領域を区別するために、以下の計算を行なった。シリコン基板内のある領域で、単位時間当りにバンド−バンド間トンネルにより発生する電子−正孔対の発生量ＧBTBTは、
【０２４７】
【数５】
【０２４８】
というＦＮトンネル電流の発生量の計算式と同一の形の式で計算できる（参考文献：E. O. Kane et. al., J. Phys. Chem. Solids, vol.12, 1959, p.181）。ここで、Ｅｓｉは、シリコン基板内での電界強度を示し、Ｅｓｉが大きくなると、バンドの曲がりが大きくなり、バンド−バンド間トンネルの発生量が増大することを示す。
【０２４９】
本実施例のように、コントロールゲート電極とドレイン領域との間に高電圧Ｖｇ−Ｖｄが印加されたとき、一般的な方法で形成したソース／ドレイン構造によれば、バンド−バンド間トンネルの発生量は、シリコン基板表面（シリコン基板とトンネル酸化膜の界面）で最大となる（参考文献：K. T. San et. al., IEEEElectron Devices, Vol.42, No.1, January, p.150, 1995）。また、バンド−バンド間トンネル電流の発生は、Ｅｓｉが高いだけではなく、シリコン内のバンドが、シリコンのバンドギャップＥｇ以上曲がったときに初めて起こるものである。また、一般的なソース／ドレイン構造では、シリコン内のバンドの曲がりがＥｇに等しくなった場所において、バンド−バンド間トンネル電流の発生量が最大となる（参考文献：S. A. Parke et. al., IEEE Electron Devices, Vol.39, No.7, July, p.1694, 1992）。このバンド−バンド間トンネルの最大発生位置におけるＥｓｉは、以下に示す第６式および第７式を解くことにより計算できる（参考文献：J. Chen et. al., IEEE Electron Device Letters, Vol. EDL-8, No.11, November, p.515, 1987 ）。
【０２５０】
【数６】
【０２５１】
【数７】
【０２５２】
ここで、εｓｉ、εｏｘは、それぞれシリコン、シリコン酸化膜の誘電率を示し、ｔｏｘは、トンネル酸化膜厚を示し、Ｅｏｘは、最大発生位置がシリコン基板とトンネル酸化膜界面である最大発生位置に接する酸化膜中の電界を示している。
【０２５３】
第６式は、シリコンと酸化膜における電界の連続性の式である。第７式は、酸化膜にかかる電圧は、ゲート電極とドレインとの間の電圧Ｖｇ−Ｖｄから、シリコン中で、バンドがＥｇ（ここではＥｇ〜１．２ｅＶとした）曲がったことによる、電位降下を引いた電圧であることを示す式である。
【０２５４】
ここで、バンド−バンド間トンネルによって発生する全電流Ｉｄが、最大発生位置での発生量に比例すると近似した場合、
【０２５５】
【数８】
【０２５６】
【数９】
【０２５７】
となる。したがって、これらの関係式が成り立つとき、縦軸にＩｄ／Ｅｓｉ2、横軸に１／Ｅｓｉをとり、縦軸をＬＯＧスケールにより、グラフにプロット（いわゆるＦＮプロット）すれば、直線になることがわかる。
【０２５８】
さらに、この直線から外れた領域は、バンド−バンド間トンネルの特性をもった領域ではないと考えられ、これにより、なだれ破壊が起こっている領域とバンド−バンド間トンネルの領域とを区別することができる。
【０２５９】
図２６のＩｄ−Ｖｄ特性の結果を、ＦＮプロットしたものを、図３０に示す。Ｖｄの絶対値＜６Ｖでは、直線にのって傾斜しているが、Ｖｄの絶対値＜６Ｖでは、直線から外れていることがわかる。したがって、この結果から、図２４のＬｄ−Ｖｄ特性におけるＶｄの絶対値＞６Ｖの領域は、Ｖｄの絶対値＜６Ｖのバンド−バンド間トンネルの領域とは特性が異なることがわかる。このような、なだれ破壊の起こっている印加電圧条件で書込動作を行なうと、以下のような特性の悪化が生じる。
【０２６０】
（１） 図２６の同一ＶｄにおけるＩｇとＩｄの値に着目すれば、注入効率Ｉｇ／Ｉｄは、Ｖｄの絶対値が増加すると単調に大きくなるが（横方向加速電界の増大とともに、電子のエネルギーが大きくなり酸化膜の障壁を越える電子の割合が増加する）、Ｖｄの絶対値がさらに大きくなり、なだれ破壊が起こるようになると（図２６において、Ｖｄの絶対値＜６Ｖ）、注入効率Ｉｇ／Ｉｄは減少していくことがわかる。したがって、なだれ破壊が起こらないＶｄで書込を行なうことが、低消費電流での高効率書込の実現に有効であることがわかる。
【０２６１】
（２） 図３１に、フローティングゲート電極とコントロールゲート電極とを接続した図２６に示すメモリセルと同一のｐチャネル型のＭＯＳ型メモリセルで測定した場合の、Ｖｇ＝０ＶにおけるＩｄ−ＶｄおよびＩｇ−Ｖｄ特性を示す。ドレインディスターブセル（書込する選択セルと同一のビット線に接続された非選択メモリセル）の電圧印加条件に近い測定結果である図３１において、Ｉｄに着目すれば、Ｖｄの絶対値＞７．４Ｖにおいて、なだれ破壊が起き、Ｉｄの急激な増大が起こっていることがわかる。
【０２６２】
このように、ドレインディスターブセルにおいて、なだれ破壊が起きるようなＶｄで書込を行なうと、ドレインディスターブセルにおける消費電流が大きく増加し、消費電力の増大を招く。また、書込電圧をチップ内昇圧回路を用いて生成している場合においては、電流供給能力に限界があるため、並列に書込可能なメモリセルの数が減少し、結果的に１メモリセル当りの書込速度の低下を招くことになる。したがって、ドレインディスターブセルにおいてなだれ破壊が起きないようなＶｄで書込を行なうことは重要となる。
【０２６３】
以上の（１）、（２）に示す理由により、選択メモリセルおよびドレインディスターブセルにおいて、なだれ破壊が起こらないドレイン電圧での書込を行なうことにより、デバイス特性の悪化を防ぐことが可能となる。
【０２６４】
（第１６実施例）
この第１６実施例においては、第１実施例に示すｐチャネル型ＭＯＳメモリセルにおいて、トンネル酸化膜４の膜厚を１５ｎｍ以下となるようにしたものである。第１実施例における不揮発性半導体記憶装置においては、コントロールゲート電極７への正電位と、ドレイン領域３への負電位の双方が同時に印加されたときにのみ、電子注入電流が大きくなり、高速に書込を行なうことができるが、ドレイン領域への負電位のみ印加されたメモリセルでは、書込が起こらないという特性を実現させている。したがって、バンド−バンド間トンネル電流の発生量の大小がフローティングゲート電極７とドレイン領域３との電位差の大小によって決定するという特性を利用している。
【０２６５】
したがって、第１実施例における書込方式を用いる場合には、バンド−バンド間トンネル電流を効果的に発生することが必要である。したがって、トンネル酸化膜４の膜厚を１５ｎｍ以下として、比較的低電圧でトンネル酸化膜４に高電界が印加されるようにすることで、バンド−バンド間トンネル電流を効果的に発生することが可能となり、その結果、高速書込を実現することが可能となる。
【０２６６】
（第１７実施例）
この第１７実施例においては、第２または第３実施例において、書込時の最大消費電流（ドレイン電流）が１メモリセル当り１μＡ以下となるように書込電圧印加条件を設定するようにしたものである。３Ｖもしくは５Ｖといった単一電源で動作する不揮発性半導体記憶装置を構成することを実現させるためには、書込時に用いる高電位は、チップ内の昇圧回路によって発生させている。この昇圧回路の電流供給能力は概ね１ｍＡ以下である。したがって、書込時に発生する最大消費電流が、この値を超えないようにすることが必要である。
【０２６７】
また、１メモリセル当りの実効書込速度を高速化するためには、多数のメモリセルを同時に並列に書込する方式を用いることが有効である。したがって、書込電圧を非常に高くして、メモリセルの書込速度を速くすれば、メモリセルの書換耐性の劣化が激しくなるなどの特性の悪化を引き起こすが、多数のメモリセルを同時に並列書込する方式を用いればそのような特性の悪化を引き起こさずに１メモリセル当りの実効書込速度の高速化を行なうことができる。
【０２６８】
このように、多数のメモリセルを同時に並列に書込をする方式を用いる場合、多少の回路の複雑化が伴うため、通常最低１０００個以上のメモリセルを同時に並列に書込を行ない、１メモリセル当りの実効書込速度にして３桁以上の高速化を実現しないと、並列書込方式採用の有意性が現われてこない。
【０２６９】
このように、最低１０００個以上のメモリセルを同時に並列に書込を行なうには、上記の昇圧回路の電流供給能力からくる書込時に発生する最大消費電流１ｍＡ以下の制限により、１メモリセル当りの書込時に発生する最大消費電流（ドレイン電流）が１μＡ以下にすることが必要となる。
【０２７０】
したがって、１メモリセル当りの書込時に発生する最大消費電流（ドレイン電流）が、１μＡ以下となるように書込電圧印加条件を設定することで、最低１０００個以上のメモリセルを同時に並列に書込を行なうことができ、メモリセル当りの実効書込速度の高速化を実現することができ、その結果、単一電源動作の不揮発性半導体記憶装置を提供することが可能となる。
【０２７１】
なお、今回開示された上記実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２７２】
【図１】第１実施例における不揮発性半導体記憶装置の書込動作を説明するための第１の図である。
【図２】第１実施例における不揮発性半導体記憶装置の書込動作を説明するための第２の図である。
【図３】第１実施例における不揮発性半導体記憶装置の消去動作を説明するための図である。
【図４】第１実施例における不揮発性半導体記憶装置の電圧印加条件を示す図である。
【図５】第１実施例における不揮発性半導体記憶装置の書込特性を示す図である。
【図６】第１実施例における不揮発性半導体記憶装置の消去特性を示す図である。
【図７】第１実施例におけるフローティングゲートとコントロールゲートとを接続した場合のＩｄ−Ｖｄ特性およびＩｇ−Ｖｄ特性を示す図である。
【図８】第２実施例における不揮発性半導体記憶装置の構造を示すブロック図である。
【図９】第３実施例における不揮発性半導体記憶装置の構造を示すブロック図である。
【図１０】従来のＮＯＲ型フラッシュメモリの書込および消去特性を示す図である。
【図１１】第３実施例における不揮発性半導体記憶装置の書込および消去特性を示す図である。
【図１２】第４実施例における不揮発性半導体記憶装置の書込動作を説明するための図である。
【図１３】第５実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図１４】第６実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図１５】第７実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図１６】第８実施例における不揮発性半導体記憶装置の第１製造工程を示す断面図である。
【図１７】第８実施例における不揮発性半導体記憶装置の第２製造工程を示す断面図である。
【図１８】第９実施例における不揮発性半導体記憶装置の第１製造工程を示す断面図である。
【図１９】第９実施例における不揮発性半導体記憶装置の第２製造工程を示す断面図である。
【図２０】第１０実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図２１】第１１実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図２２】第１２実施例における不揮発性半導体記憶装置の構造を示す断面図である。
【図２３】第１、第４〜第１２実施例におけるｎウェルの他の状態を示す第１の図である。
【図２４】第１、第４〜第１２実施例におけるｎウェルの他の状態を示す第２の図である。
【図２５】第１、第４〜第１２実施例におけるｎウェルの他の状態を示す第３の図である。
【図２６】第１５実施例における不揮発性半導体記憶装置のＩｄ−Ｖｄ特性とＩｇ−Ｖｄ特性を示す図である。
【図２７】第１５実施例におけるなだれ現象を説明するための第１の図である。
【図２８】第１５実施例におけるなだれ現象を説明するための第２の図である。
【図２９】第１５実施例におけるなだれ現象を説明するための第３の図である。
【図３０】第１５実施例における不揮発性半導体記憶装置のバンド−バンド間トンネル電流ＩｄのＦＮプロットを示す図である。
【図３１】第１５実施例における不揮発性半導体記憶装置のＶｇ＝０ＶにおけるＩｄ−Ｖｄ特性とＩｇ−Ｖｄ特性を示す図である。
【図３２】従来のＮＯＲ型メモリセルの書込動作を説明するための模式図である。
【図３３】従来のＮＯＲ型メモリセルの消去動作を説明するための模式図である。
【図３４】従来のＤＩＮＯＲ型メモリセルの書込動作を説明するための模式図である。
【図３５】従来のＤＩＮＯＲ型メモリセルの消去動作を説明するための模式図である。
【図３６】従来のＤＩＮＯＲ型メモリセルの電圧印加条件を示す図である。
【図３７】従来のＤＩＮＯＲ型メモリセルの書込特性を示す図である。
【図３８】従来のＤＩＮＯＲ型メモリセルの消去特性を示す図である。
【図３９】従来のｎ型ＭＯＳメモリセルにおけるバンド−バンド間トンネル現象を説明するための模式図である。
【図４０】従来のｎチャネル型ＭＯＳメモリセルの改良された構造を示す断面図である。
【符号の説明】
【０２７３】
１ ｎウェル、２ ソース領域、３ ドレイン領域、２ａ，３ａ ｐｎ接合、４ トンネル酸化膜、５ フローティングゲート電極、６ 絶縁膜、７ コントロールゲート電極。なお、各図中、同一符号は、同一または相当部分を示す。
【特許請求の範囲】
【請求項１】
ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極と、を有する不揮発性半導体記憶装置であって、
前記不揮発性半導体記憶装置のデータの消去時に、
前記制御電極に、負電位を印加するための負電位印加手段と、
前記ソース領域および前記ｎ型領域に、正電位を印加するための正電位印加手段と、
を備え、
前記チャネル領域に正孔のチャネル層を形成し、前記正孔のチャネル層と前記電荷蓄積電極との間に介在する前記トンネル酸化膜に強電界を印加して、ＦＮトンネル現象により、前記電荷蓄積電極から前記正孔のチャネル層へ電子の注入を行なう、不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置は、
前記ドレイン領域を開放状態にする開放手段をさらに備えた、請求項１に記載の不揮発性半導体記憶装置。
【請求項１】
ｎ型領域の表面に形成されたｐ型のソース領域およびｐ型のドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域の上方にトンネル酸化膜を介在して形成された電荷蓄積電極と、前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極と、を有する不揮発性半導体記憶装置であって、
前記不揮発性半導体記憶装置のデータの消去時に、
前記制御電極に、負電位を印加するための負電位印加手段と、
前記ソース領域および前記ｎ型領域に、正電位を印加するための正電位印加手段と、
を備え、
前記チャネル領域に正孔のチャネル層を形成し、前記正孔のチャネル層と前記電荷蓄積電極との間に介在する前記トンネル酸化膜に強電界を印加して、ＦＮトンネル現象により、前記電荷蓄積電極から前記正孔のチャネル層へ電子の注入を行なう、不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置は、
前記ドレイン領域を開放状態にする開放手段をさらに備えた、請求項１に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２００７−１３１９７（Ｐ２００７−１３１９７Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００６−２２８２２１（Ｐ２００６−２２８２２１）
【出願日】平成１８年８月２４日（２００６．８．２４）
【分割の表示】特願平７−１４８９６９の分割
【原出願日】平成７年６月１５日（１９９５．６．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１８年８月２４日（２００６．８．２４）
【分割の表示】特願平７−１４８９６９の分割
【原出願日】平成７年６月１５日（１９９５．６．１５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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