半導体装置および半導体装置の製造方法
【課題】ストレスライナー膜などにおいて膜割れを発生させることなくチャネル領域におけるキャリア移動度を向上させる。
【解決手段】半導体装置では、NMOSトランジスタのゲート電極１０３の側面の横に、サイドウォール１０７が設けられている。サイドウォール１０７の高さはゲート電極１０３の高さの１／３以下であり、半導体基板１００の上面における幅はゲート電極１０３とn型ソース領域またはn型ドレイン領域１０８との間隔以下である。また、ゲート電極１０３およびサイドウォール１０７を覆うように1.7GPa以上の引張り応力を有するストレスライナー膜１１１が半導体基板の上面に設けられており、その膜厚は25nm以上である。
【解決手段】半導体装置では、NMOSトランジスタのゲート電極１０３の側面の横に、サイドウォール１０７が設けられている。サイドウォール１０７の高さはゲート電極１０３の高さの１／３以下であり、半導体基板１００の上面における幅はゲート電極１０３とn型ソース領域またはn型ドレイン領域１０８との間隔以下である。また、ゲート電極１０３およびサイドウォール１０７を覆うように1.7GPa以上の引張り応力を有するストレスライナー膜１１１が半導体基板の上面に設けられており、その膜厚は25nm以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関わり、特にライナーSiN膜（ストレスライナー膜）を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置における大容量化は著しく、ゲート電極の幅を40nm以下にするところにまでMOS（mental-oxide semiconductor）トランジスタの微細化は進展している。また、半導体装置の高速処理化に対応して、トランジタのチャネル領域にストレスを印加することで半導体装置の駆動力を上げるという歪技術も既に実用化されている。
【０００３】
トランジスタのチャネル領域に歪を導入すると、チャネル領域のバンド構造が変化し、結果としてチャネル領域のキャリアの有効質量が変化してバンド占有率の変化等が起こり、チャネル領域におけるキャリア移動度が変化する。
【０００４】
チャネル領域に歪を入れるためには、チャネル領域にストレスを印加すればよい。チャネル領域へ印加するストレスは、NMOS（negative channel mental-oxide semiconductor）トランジスタのチャネル領域にストレスを印加する場合とPMOS（positive channel mental-oxide semiconductor）トランジスタのチャネル領域にストレスを印加する場合とで相異なり、NMOSトランジスタでは引張り応力をPMOSトランジスタでは圧縮応力をチャネル領域へ印加すればよいということが知られている。
【０００５】
トランジスタのチャネル領域におけるキャリア移動度を上げる技術として最も簡易な歪技術は、膜応力を持つSiN膜をコンタクトライナー膜に使用することである（特許文献１を参照。）。 この場合、コンタクトライナー膜としては、NMOSトランジスタには引張り応力をもつSiN膜を使用し、PMOSトランジスタには圧縮応力をもつSiN膜を使用する。また、チャネル領域におけるキャリア移動度をさらに上げるためには、チャネル領域へ印加するストレスを増やせばよく、そのためにはコンタクトライナーSiN膜を分厚くすればよい。
【特許文献１】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、MOSトランジスタの微細化が進むにつれMOSトランジスタ間距離も益々狭くなってきており、ライナーSiN膜の膜厚を厚くすることが難くなってきている。この問題の解決策としては、例えば文献X. Chen et.al., VLSI p74, 2006に開示されているように、トランジスタからサイドウォール部をなくすことでライナーSiN膜の膜厚を上げる方法が提案されている。
【０００７】
ところが、トランジスタからサイドウォール部をなくしてライナーSiN膜を分厚くすると、以下に示す２つの問題が発生することがわかった。
【０００８】
第１の問題としては、NMOSトランジスタのストレスライナー膜の膜厚を25nm以上厚くしてもチャネル領域におけるキャリア移動度を上げることができないということである。NMOSトランジスタにライナーSiN膜を設ける方法としては、SiN膜を成膜したのちにそのSiN膜に対して膜収縮を起こさせることにより引張り応力を発生させるという方法が取られる。しかしながら、ライナーSiN膜を膜厚にすると、膜を収縮させる工程において、ゲート電極の横においてライナーSiN膜に割れが発生する。その理由としては、ライナーSiN膜が膜厚になると、ライナーSiN膜を収縮させる際の収縮長が長くなるのでゲート電極の側面では上方および横方向への引張り力が大きくなり、その結果、ゲート電極とライナーSiN膜との境界においてライナーSiN膜に割れが発生するからであろうと考えられる。ライナーSiN膜に割れが発生すると、チャネル領域へストレスを有効に印加することができなくなり、チャネル領域におけるキャリア移動度の向上が図れなくなる。
【０００９】
第２の問題としては、ライナーSiN膜を膜厚にすると、トランジスタのチャネル領域へ印加されるストレスが大きくなるだけでなく、ゲート電極の側面上に設けられたオフセットサイドウォールへ掛かるストレスも大きくなりゲート電極とオフセットサイドウォールとの界面で剥離が発生してしまうということである。オフセットサイドウォールがゲート電極の側面から剥がれてしまうと、ライナーSiN膜からのストレスがチャネル領域へ有効に掛からなくなり、チャネル領域におけるキャリア移動度の向上が図れなくなる。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ストレスライナー膜などにおいて割れが生じることなくチャネル領域におけるキャリア移動度を向上させることにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置では、NMOSトランジスタのゲート電極の側面上にはオフセットサイドウォールが設けられており、オフセットサイドウォールの横にはサイドウォールが設けられている。サイドウォールの高さはゲート電極の高さの１／３以下であり、半導体基板の上面における幅はゲート電極とn型ソース領域またはn型ドレイン領域との間隔以下である。また、ゲート電極およびサイドウォールを覆うように1.7GPa以上の引張り応力を有するストレスライナー膜が半導体基板の上面に設けられており、その膜厚は25nm以上である。
【００１２】
上記構成では、NMOSトランジスタがこのようなサイドウォールを有しているので、ストレスライナー膜を形成するときには、ストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなり、ストレスライナー膜の膜厚が25nm以上であってもストレスライナー膜における膜割れの発生を防止することができる。よって、ストレスライナー膜の厚膜化とストレスライナー膜における膜割れの防止とを両立させることが可能になり、ストレスライナー膜において膜割れが生じることなくチャネル領域におけるキャリア移動度を向上させることができる。なお、ストレスライナー膜は25nm以上100nm以下であることが好ましい。
【００１３】
本発明の半導体装置では、半導体基板内にNMOSトランジスタとPMOSトランジスタとを分離するための分離領域が設けられており、ゲート電極の横に設けられたサイドウォールの高さは、NMOSトランジスタではゲート電極の高さの１／３以下であるが、PMOSトランジスタではゲート電極の高さと略同一であることが好ましい。
【００１４】
これにより、NMOSトランジスタでは、ストレスライナー膜の厚膜化とストレスライナー膜における膜割れの防止とを両立させることが可能になり、PMOSトランジスタでは、ストレスライナー膜からチャネル領域へ印加される引張応力を抑制できる。
【００１５】
本発明の半導体装置では、オフセットサイドウォールは、ゲート電極を酸化して形成されていても良い。
【００１６】
これにより、オフセットサイドウォールとゲート電極との密着性を上げることができる。よって、ストレスライナー膜の膜厚を25nm以上とすることによりチャネル領域に印加されるストレスを大きくしても、オフセットサイドウォールがゲート電極から剥がれることを防止できる。
【００１７】
本発明の半導体装置では、断面Ｌ字状の第２サイドウォールが、オフセットサイドウォールの側面および半導体基板の上面とサイドウォールとの間に設けられていてもよい。
【００１８】
本発明の第１の半導体装置の製造方法では、NMOSトランジスタのゲート電極の横にサイドウォールを形成する際には、サイドウォールの高さをゲート電極の高さの１／３以下とし、半導体基板の上面におけるサイドウォールの幅をゲート電極とn型ソース領域またはn型ドレイン領域との間の間隔以下とする。また、ゲート電極、オフセットサイドウォールおよびサイドウォールを覆うように、引張り応力が1.7GPa以上であるストレスライナー膜を設ける。このとき、その膜厚を25nm以上とする。
【００１９】
上記方法では、ストレスライナー膜を形成するときには、ストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなる。よって、膜厚が25nm以上であるストレスライナー膜を設けても、ストレスライナー膜における膜割れの発生を防止することができる。よって、膜割れが生じることなくストレスライナー膜を設けることができるとともに、チャネル領域におけるキャリア移動度を向上させることができる。
【００２０】
本発明の第２の半導体装置の製造方法では、まず、半導体基板内にNMOSトランジスタ形成領域とPMOSトランジスタ形成領域とを区切るための分離領域を設ける。その後、ゲート電極の横にサイドウォールを形成するが、NMOSトランジスタのゲート電極の横にサイドウォールを形成する際には、サイドウォールの高さをゲート電極の高さの１／３以下とし、半導体基板の上面におけるサイドウォールの幅をゲート電極とn型ソース領域またはn型ドレイン領域との間の間隔以下とする。一方、PMOSトランジスタのゲート電極の横にサイドウォールを形成する際には、サイドウォールの高さをゲート電極の高さと略同一とする。それから、ゲート電極、オフセットサイドウォールおよびサイドウォールを覆うように、引張り応力が1.7GPa以上であるストレスライナー膜を半導体基板の上面上に設ける。このとき、その膜厚を25nm以上とする。
【００２１】
上記方法では、NMOSトランジスタ形成領域では、膜割れが生じることなく分厚いストレスライナー膜を設けることができる。よって、NMOSトランジスタのチャネル領域におけるキャリア移動度を向上させることができる。
【００２２】
また、PNMOトランジスタでは、ストレスライナー膜からチャネル領域へ印加される引張応力を抑制できる。
【発明の効果】
【００２３】
ストレスライナー膜などにおいて膜割れが生じることなくチャネル領域におけるキャリア移動度を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下では、同一の構成要件には同一の符号を付し、その説明を省略する場合がある。また、本発明は、以下の実施形態に限定されない。
【００２５】
（第１の実施形態）
図１には、本発明の第１の実施形態にかかる半導体装置の構造を示す。図２（ａ）〜（ｅ）には、本発明の第１の実施形態にかかる半導体装置の製造方法を示す。
【００２６】
本実施形態では、半導体装置としてNMOSトランジスタを例に挙げ、その製法および構成を説明する。以下では、まず、本実施形態にかかる半導体装置の製造方法を示す。
【００２７】
図２（ａ）に示す工程では、公知の方法を用いて、まず、半導体基板（例えば、シリコン基板）１００内にシャロートレンチ（分離領域）１０１を形成し、次に、半導体基板１００の上面にゲート絶縁膜１０２およびゲート電極１０３を順に形成し、その後、ゲート電極１０３の側面にオフセットサイドウォール１０４を形成する。ここで、ゲート電極１０３の電極材料としてはポリシリコンまたはTiNなどのメタルを用いることができ、オフセットサイドウォール１０４としてはSiO2膜を用いることができる。
【００２８】
図２（ｂ）に示す工程では、まず、イオン注入法を用いて、半導体基板１００内にn型エクステンション領域１０５を形成する。次に、ゲート電極１０３の上面と面一となるように半導体基板１００の上面にSiO2膜を堆積させたのちに、SiO2膜に対してドライエッチングを行う。これにより、オフセットサイドウォール１０４の表面および半導体基板１００の上面の一部分を覆うように、断面Ｌ字状のサイドウォール（第２サイドウォール）１０６が形成される。その後、ゲート電極１０３の上面と面一となるように半導体基板１００の上面にSiN膜を堆積させた後、SiN膜に対してドライエッチングを行う。例えばLP-CVDによりSiN膜を30nm程度成膜した後、ドライエッチでエッチバックする。これにより、サイドウォール１０６を覆うように、サイドウォール１０７が形成される。
【００２９】
図２（ｃ）に示す工程では、まず、イオン注入法および活性化アニール法により、半導体基板１００内にn型ソース・ドレイン領域１０８を形成する。このとき、サイドウォール１０７は、n型ソース・ドレイン領域１０８をイオン注入により形成する際のセルフアライメントのマスクとして機能する。その後、ゲート電極１０３およびn型ソース・ドレイン領域１０８をシリサイド化させ、シリサイド層１０９を形成する。
【００３０】
図２（ｄ）に示す工程では、サイドウォール１０７をエッチングして、サイドウォール１１０とする。このエッチングにより、サイドウォール１１０の高さをゲート電極１０３の高さの１／３以下とし、半導体基板１００の上面におけるサイドウォール１１０の幅をn型ソース領域(またはドレイン領域)１０８とゲート電極１０３との間隔以下とする。エッチング方法としては、例えば熱燐酸によるウエットエッチを採用することができる。
【００３１】
図２（ｅ）に示す工程では、ストレスライナー膜１１１をゲート電極１０３およびサイドウォール１１０を覆うように半導体基板１００の上面に設ける。ストレスライナー膜１１１としては1.7GPa以上の引張応力を持つSiN膜を用いることが好ましく、膜厚が25nm以上100nm以下となるようにストレスライナー膜１１１を設けることが好ましい。具体的には、300℃でSiH4ガスおよびNH3ガスを流してCVD（Chemical Vapor Deposition）法でHリッチなSiN膜を形成した後、400℃で紫外光を照射してHを脱離させると、SiN膜で膜収縮が起こり、その結果、SiN膜の引張り応力を1.7GPa以上とすることができる。このとき、SiN膜の膜収縮率は10%以上であることが好ましい。これにより、本実施形態にかかる半導体装置を製造することができる。
【００３２】
上記方法を用いて製造された半導体装置の構造を簡単に記すと、半導体基板１００の上面には、ゲート絶縁膜１０２およびゲート電極１０３が順に設けられており、ゲート電極１０３の側面にはオフセットサイドウォール１０４が設けられている。オフセットサイドウォール１０４の横には、断面Ｌ字状のSiO2膜からなるサイドウォール１０６が設けられており、サイドウォール１０６の上には、SiN膜からなるサイドウォール１１０が設けられている。また、ストレスライナー膜１１１が、ゲート電極１０３およびサイドウォール１１０を覆うように半導体基板１００の上に設けられている。
【００３３】
サイドウォール１１０の高さはゲート電極１０３の高さの１／３以下であり、半導体基板１００の上面におけるサイドウォール１１０幅はゲート電極１０３とn型ソース領域またはドレイン領域１０８との間隔以下である。ストレスライナー膜１１１は1.7GPa以上の引張応力を持ち、その膜厚は25nm以上100nm以下である。
【００３４】
このように、本実施形態の半導体装置ではサイドウォール１１０の高さがゲート電極１０３の高さの１／３以下であるとともに半導体基板１００の上面におけるサイドウォール１１０の幅がゲート電極１０３とn型ソース領域またはドレイン領域１０８との間隔以下である。よって、ストレスライナー膜１１１を分厚くしても（例えば、膜厚を25nm以上としても）、ストレスライナー膜１１１の形成時には、ストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度は90度より大きくなる。よって、ストレスライナー膜１１１において膜割れが発生することなくストレスライナー膜１１１を膜厚にすることができるので、NMOSトランジスタのチャネル領域へ印加するストレスを有効に増大させることができる。これにより、本実施形態では、半導体装置のチャネル領域におけるキャリア移動度を向上させることができる。
【００３５】
なお、本実施形態では、断面Ｌ字状のサイドウォール１０６が設けられていなくても良い。その場合には、オフセットサイドウォール１０４の横には、サイドウォール１１０が設けられていればよい。
【００３６】
（第２の実施形態）
上記第１の実施形態では、半導体装置の具体例としてNMOSトランジスタを例に挙げ、その構成および製造方法を説明した。本発明の第２の実施形態では、半導体装置の具体例としてCMOS（complementary mental-oxide semiconductor）トランジスタを例に挙げ、その構成および製造方法を説明する。
【００３７】
図３には、本発明の第２の実施形態にかかるCMOSトランジスタの構造を示す。図４（ａ）〜図５（ｃ）には、本発明の第２の実施形態にかかるCMOSトランジスタの製造方法を示す。
【００３８】
図４（ａ）に示す工程では、まず、半導体基板１００内にシャロートレンチ１０１を形成し、半導体基板１００をNMOSトランジスタ形成領域Tr._NとPMOSトランジスタ形成領域Tr._Pとに分離する。次に、NMOSトランジスタ形成領域Tr._Nでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極１０３を順に形成した後、ゲート電極１０３の側面にオフセットサイドウォール１０４を形成し、その後、イオン注入法により半導体基板１００内にn型エクステンション領域１０５を形成する。また、PMOSトランジスタ形成領域Tr._Pでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極２０３を順に形成した後、ゲート電極２０３の側面にオフセットサイドウォール１０４を形成し、その後、イオン注入法により半導体基板１００内にp型エクステンション領域２０５を形成する。
【００３９】
図４（ｂ）に示す工程では、NMOSトランジスタ形成領域Tr._NとPMOSトランジスタ形成領域Tr._Pとにおいて、それぞれ、断面Ｌ字状のサイドウォール１０６をゲート電極１０３，２０３の横に形成した後、サイドウォール１０７をサイドウォール１０６の上に形成する。その後、NMOSトランジスタ形成領域Tr._Nには、半導体基板１００内にn型ソース・ドレイン領域１０８を形成し、PMOSトランジスタ形成領域Tr._Pには、半導体基板１００内にp型ソース・ドレイン領域２０８を形成する。
【００４０】
図４（ｃ）に示す工程では、ゲート電極１０３，２０３とn型ソース・ドレイン領域１０８とp型ソース・ドレイン領域２０８とをシリサイド化させ、シリサイド層１０９を形成する。
【００４１】
図５（ａ）に示す工程では、ゲート電極１０３，２０３とサイドウォール１０７とを覆うように半導体基板１００の上面にSiO2膜を設け、その後、SiO2膜のうちPMOSトランジスタ形成領域Tr._P内に設けられた部分のみを残存させるようにSiO2膜をエッチングする。これにより、PMOSトランジスタ形成領域Tr._Pにマスク２１２を形成することができる。このとき、マスクの厚みを20nm程度とすることが好ましい。
【００４２】
図５（ｂ）に示す工程では、サイドウォール１０７に対してエッチングを行う。このエッチングにより、NMOSトランジスタ形成領域Tr._Nに形成されたサイドウォール１０７はエッチングされてサイドウォール１１０となる。具体的には、上記第１の実施形態で記載したように、サイドウォール１１０の高さはゲート電極１０３の高さの１／３以下となり、半導体基板１００の上面におけるサイドウォール１１０の幅はゲート電極１０３とn型ソース領域またはドレイン領域１０８との間隔以下となる。一方、PMOSトランジスタ形成領域Tr._Pに形成されたサイドウォール１０７は、マスク２１２に覆われているのでエッチングされない。その後、マスク２１２を除去する。
【００４３】
図５（ｃ）に示す工程では、図２（ｅ）に示す工程と同じく、ゲート電極１０３，２０３およびサイドウォール１０７，１１０を覆うように半導体基板１００の上面にストレスライナー膜１１１を設ける。
【００４４】
上記方法を用いて製造された半導体装置の構造を簡単に記すと、半導体装置は、NMOSトランジスタとPMOSトランジスタとを備えている。NMOSトランジスタは上記第１の実施形態にかかる半導体装置と同一の構造を有しており、PMOSトランジスタとNMOSトランジスタとではサイドウォールの形状が相異なる。具体的には、NMOSトランジスタでは、断面Ｌ字状のサイドウォール１０６の横には、高さがゲート電極１０３の高さの１／３以下であり、半導体基板１００の上面における幅がゲート電極１０３とn型ソース・ドレイン領域１０８との間隔以下であるサイドウォール１１０が設けられている。一方PMOSトランジスタでは、断面Ｌ字状のサイドウォール１０６の横には、高さがゲート電極２０３の高さと略同一のサイドウォール１０７が設けられている。
【００４５】
このように、本実施形態の半導体装置では、NMOSトランジスタのゲート電極１０３の側面の上には、上記第１の実施形態と同じように、サイドウォール１１０が設けられている。そのため、ストレスライナー膜１１１の膜厚を25nm以上としても、ストレスライナー膜１１１の形成時にはストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなる。よって、ストレスライナー膜１１１の膜割れを発生させることなくストレスライナー膜１１１を膜厚にすることができるので、NMOSトランジスタのチャネル領域へ印加するストレスを有効に増大させることができる。
【００４６】
また、本実施形態の半導体装置では、PMOSトランジスタのゲート電極２０３の側面の上には、ゲート電極２０３の高さと同一の高さを有するサイドウォール１０７が設けられている。よって、ストレスライナー膜１１１からチャネル領域へ印加される引張応力を抑制できる。これにより、本実施形態では、半導体装置のチャネル領域におけるキャリア移動度を向上させることができる。
【００４７】
なお、本実施形態では、上記第１の実施形態と同じく、断面Ｌ字状のサイドウォール１０６が設けられていなくても良い。その場合には、オフセットサイドウォール１０４の横には、サイドウォール１０７，１１０が設けられていればよい。
【００４８】
（第３の実施形態）
本発明の第３の実施形態は、上記第２の実施形態の変形である。具体的には、上記第２の実施形態ではゲート電極の側面上にSiO2膜を堆積させているが、本実施形態ではゲート電極の側面を酸化させている。以下、具体的に説明する。
【００４９】
図６（ａ）〜図７（ｃ）には、本発明の第３の実施形態にかかる半導体装置の製造方法を示す。
【００５０】
図６（ａ）に示す工程では、まず、半導体基板１００内にシャロートレンチ１０１を形成し、半導体基板１００をNMOSトランジスタ形成領域Tr._NとPMOSトランジスタ形成領域Tr._Pとに分離する。次に、NMOSトランジスタ形成領域Tr._Nでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極１０３を順に形成し、PMOSトランジスタ形成領域Tr._Pでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極２０３を順に形成する。
【００５１】
図６（ｂ）に示す工程では、まず、プラズマ酸化を行って、基板の上面のうち露出している部分とゲート電極１０３，２０３の表面とを酸化させる。これにより、例えば5nmの厚さの酸化膜３０４が形成される。次に、イオン注入法により、NMOSトランジスタ形成領域Tr._Nでは半導体基板１００内にn型エクステンション領域１０５を形成し、PMOSトランジスタ形成領域Tr._Pでは半導体基板１００内にp型エクステンション領域２０５を形成する。
【００５２】
図６（ｃ）に示す工程では、まず、半導体基板１００の上面にSiN膜を設けた後、そのSiN膜にドライエッチングを行う。これにより、酸化膜３０４のうちゲート電極１０３，２０３の側面上に形成された部分を覆うように、サイドウォール１０７が形成される。その後、イオン注入法及び活性化アニール法により、NMOSトランジスタ形成領域Tr._Nでは半導体基板１００内にn型ソース・ドレイン領域１０８を形成し、PMOSトランジスタ形成領域Tr._Pでは半導体基板１００内にp型ソース・ドレイン領域２０８を形成する。
【００５３】
図６（ｄ）に示す工程では、まず、サイドウォール１０７をマスクとして酸化膜３０４をドライエッチングする。これにより、酸化膜３０４は、ゲート電極１０３，２０３の側面とサイドウォール１０７との間、および、サイドウォール１０７と半導体基板１００との間にのみ、残存する。ここで、酸化膜３０４のうちゲート電極１０３，２０３の側面に設けられた部分は上記第１の実施形態におけるオフセットサイドウォール１０４と略同一の機能を奏する。その後、酸化膜３０４が除去された部分をシリサイド化して、シリサイド層１０９を形成する。
【００５４】
図７（ａ）に示す工程では、図５（ａ）に示す工程と同じく、ゲート電極１０３，２０３とサイドウォール１０７とを覆うように半導体基板１００の上面にSiO2膜を設け、その後、その後、SiO2膜のうちPMOSトランジスタ形成領域Tr._P内に設けられた部分のみを残存させるようにSiO2膜をエッチングする。これにより、PMOSトランジスタ形成領域Tr._Pにマスク２１２を形成することができる。
【００５５】
図７（ｂ）に示す工程では、図５（ｂ）に示す工程と同じく、サイドウォール１０７をエッチングする。このエッチングにより、NMOSトランジスタ形成領域Tr._Nでは、サイドウォール１０７がエッチングされてサイドウォール１１０となる。一方、PMOSトランジスタ形成領域Tr._Pでは、サイドウォール１０７はマスク２１２に覆われているのでエッチングされない。その後、マスク２１２を除去する。
【００５６】
図７（ｃ）に示す工程では、図２（ｅ）に示す工程と同じく、ストレスライナー膜１１１をゲート電極１０３，２０３を覆うように半導体基板１００の上面に設ける。
【００５７】
上記方法を用いて製造された半導体装置の構造は、上記第２の実施形態における半導体装置の構造と酷似しているが、上記第２の実施形態では、オフセットサイドウォール１０４とサイドウォール１０７またはサイドウォール１１０との間に断面略Ｌ字状のサイドウォール１０６が設けられているが、本実施形態では、断面略Ｌ字状のサイドウォール１０６が設けられていない。そのため、酸化膜３０４の上に、サイドウォール１０７または１１０が設けられている。
【００５８】
このように、半導体装置が断面Ｌ字状のサイドウォールを備えていなくても、本実施形態にかかる半導体装置は上記第２の実施形態に記載のようにかかる半導体装置と略同一の効果を奏する。具体的には、NMOSトランジスタでは、ストレスライナー膜１１１の膜厚を25nm以上としても、ストレスライナー膜１１１の形成時にはストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなる。よって、ストレスライナー膜１１１の膜割れを発生させることなくストレスライナー膜１１１を膜厚にすることができる。また、PMOSトランジスタでは、ストレスライナー膜１１１からチャネル領域へ印加される引張応力を抑制できる。これにより、本実施形態では、半導体装置のチャネル領域におけるキャリア移動度を向上させることができる。
【００５９】
さらに、本実施形態では、ゲート電極１０３，２０３の酸化により形成された酸化膜３０４をオフセットサイドウォールとして用いているので、ストレス印加によるオフセットサイドウォールの膜剥がれを抑制できる。
【産業上の利用可能性】
【００６０】
以上説明したように、本発明は、膜応力を有するライナーSiN膜を有するとともにゲート幅が40nm程度以下であるMOSトランジスタを備えた半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態にかかる半導体装置の構成を示す断面図。
【図２】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図３】本発明の第２の実施形態にかかる半導体装置の構成を示す断面図。
【図４】本発明の第２の実施形態にかかる半導体装置の製造方法の前半部分を示す断面図。
【図５】本発明の第２の実施形態にかかる半導体装置の製造方法の後半部分を示す断面図。
【図６】本発明の第３の実施形態にかかる半導体装置の製造方法の前半部分を示す断面図。
【図７】本発明の第３の実施形態にかかる半導体装置の製造方法の後半部分を示す断面図。
【符号の説明】
【００６２】
１００ 半導体基板
１０１ シャロートレンチ
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ オフセットサイドウォール
１０５ ｎ型エクステンション領域
１０６ サイドウォール
１０７ サイドウォール
１０８ ｎ型ソース・ドレイン領域
１０９ シリサイド層
１１０ サイドウォール
１１１ ストレスライナー膜
２０３ ゲート電極
２０５ ｐ型エクステンション領域
２０８ ｐ型ソース・ドレイン領域
２１２ マスク
３０４ 酸化膜
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関わり、特にライナーSiN膜（ストレスライナー膜）を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置における大容量化は著しく、ゲート電極の幅を40nm以下にするところにまでMOS（mental-oxide semiconductor）トランジスタの微細化は進展している。また、半導体装置の高速処理化に対応して、トランジタのチャネル領域にストレスを印加することで半導体装置の駆動力を上げるという歪技術も既に実用化されている。
【０００３】
トランジスタのチャネル領域に歪を導入すると、チャネル領域のバンド構造が変化し、結果としてチャネル領域のキャリアの有効質量が変化してバンド占有率の変化等が起こり、チャネル領域におけるキャリア移動度が変化する。
【０００４】
チャネル領域に歪を入れるためには、チャネル領域にストレスを印加すればよい。チャネル領域へ印加するストレスは、NMOS（negative channel mental-oxide semiconductor）トランジスタのチャネル領域にストレスを印加する場合とPMOS（positive channel mental-oxide semiconductor）トランジスタのチャネル領域にストレスを印加する場合とで相異なり、NMOSトランジスタでは引張り応力をPMOSトランジスタでは圧縮応力をチャネル領域へ印加すればよいということが知られている。
【０００５】
トランジスタのチャネル領域におけるキャリア移動度を上げる技術として最も簡易な歪技術は、膜応力を持つSiN膜をコンタクトライナー膜に使用することである（特許文献１を参照。）。 この場合、コンタクトライナー膜としては、NMOSトランジスタには引張り応力をもつSiN膜を使用し、PMOSトランジスタには圧縮応力をもつSiN膜を使用する。また、チャネル領域におけるキャリア移動度をさらに上げるためには、チャネル領域へ印加するストレスを増やせばよく、そのためにはコンタクトライナーSiN膜を分厚くすればよい。
【特許文献１】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、MOSトランジスタの微細化が進むにつれMOSトランジスタ間距離も益々狭くなってきており、ライナーSiN膜の膜厚を厚くすることが難くなってきている。この問題の解決策としては、例えば文献X. Chen et.al., VLSI p74, 2006に開示されているように、トランジスタからサイドウォール部をなくすことでライナーSiN膜の膜厚を上げる方法が提案されている。
【０００７】
ところが、トランジスタからサイドウォール部をなくしてライナーSiN膜を分厚くすると、以下に示す２つの問題が発生することがわかった。
【０００８】
第１の問題としては、NMOSトランジスタのストレスライナー膜の膜厚を25nm以上厚くしてもチャネル領域におけるキャリア移動度を上げることができないということである。NMOSトランジスタにライナーSiN膜を設ける方法としては、SiN膜を成膜したのちにそのSiN膜に対して膜収縮を起こさせることにより引張り応力を発生させるという方法が取られる。しかしながら、ライナーSiN膜を膜厚にすると、膜を収縮させる工程において、ゲート電極の横においてライナーSiN膜に割れが発生する。その理由としては、ライナーSiN膜が膜厚になると、ライナーSiN膜を収縮させる際の収縮長が長くなるのでゲート電極の側面では上方および横方向への引張り力が大きくなり、その結果、ゲート電極とライナーSiN膜との境界においてライナーSiN膜に割れが発生するからであろうと考えられる。ライナーSiN膜に割れが発生すると、チャネル領域へストレスを有効に印加することができなくなり、チャネル領域におけるキャリア移動度の向上が図れなくなる。
【０００９】
第２の問題としては、ライナーSiN膜を膜厚にすると、トランジスタのチャネル領域へ印加されるストレスが大きくなるだけでなく、ゲート電極の側面上に設けられたオフセットサイドウォールへ掛かるストレスも大きくなりゲート電極とオフセットサイドウォールとの界面で剥離が発生してしまうということである。オフセットサイドウォールがゲート電極の側面から剥がれてしまうと、ライナーSiN膜からのストレスがチャネル領域へ有効に掛からなくなり、チャネル領域におけるキャリア移動度の向上が図れなくなる。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ストレスライナー膜などにおいて割れが生じることなくチャネル領域におけるキャリア移動度を向上させることにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置では、NMOSトランジスタのゲート電極の側面上にはオフセットサイドウォールが設けられており、オフセットサイドウォールの横にはサイドウォールが設けられている。サイドウォールの高さはゲート電極の高さの１／３以下であり、半導体基板の上面における幅はゲート電極とn型ソース領域またはn型ドレイン領域との間隔以下である。また、ゲート電極およびサイドウォールを覆うように1.7GPa以上の引張り応力を有するストレスライナー膜が半導体基板の上面に設けられており、その膜厚は25nm以上である。
【００１２】
上記構成では、NMOSトランジスタがこのようなサイドウォールを有しているので、ストレスライナー膜を形成するときには、ストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなり、ストレスライナー膜の膜厚が25nm以上であってもストレスライナー膜における膜割れの発生を防止することができる。よって、ストレスライナー膜の厚膜化とストレスライナー膜における膜割れの防止とを両立させることが可能になり、ストレスライナー膜において膜割れが生じることなくチャネル領域におけるキャリア移動度を向上させることができる。なお、ストレスライナー膜は25nm以上100nm以下であることが好ましい。
【００１３】
本発明の半導体装置では、半導体基板内にNMOSトランジスタとPMOSトランジスタとを分離するための分離領域が設けられており、ゲート電極の横に設けられたサイドウォールの高さは、NMOSトランジスタではゲート電極の高さの１／３以下であるが、PMOSトランジスタではゲート電極の高さと略同一であることが好ましい。
【００１４】
これにより、NMOSトランジスタでは、ストレスライナー膜の厚膜化とストレスライナー膜における膜割れの防止とを両立させることが可能になり、PMOSトランジスタでは、ストレスライナー膜からチャネル領域へ印加される引張応力を抑制できる。
【００１５】
本発明の半導体装置では、オフセットサイドウォールは、ゲート電極を酸化して形成されていても良い。
【００１６】
これにより、オフセットサイドウォールとゲート電極との密着性を上げることができる。よって、ストレスライナー膜の膜厚を25nm以上とすることによりチャネル領域に印加されるストレスを大きくしても、オフセットサイドウォールがゲート電極から剥がれることを防止できる。
【００１７】
本発明の半導体装置では、断面Ｌ字状の第２サイドウォールが、オフセットサイドウォールの側面および半導体基板の上面とサイドウォールとの間に設けられていてもよい。
【００１８】
本発明の第１の半導体装置の製造方法では、NMOSトランジスタのゲート電極の横にサイドウォールを形成する際には、サイドウォールの高さをゲート電極の高さの１／３以下とし、半導体基板の上面におけるサイドウォールの幅をゲート電極とn型ソース領域またはn型ドレイン領域との間の間隔以下とする。また、ゲート電極、オフセットサイドウォールおよびサイドウォールを覆うように、引張り応力が1.7GPa以上であるストレスライナー膜を設ける。このとき、その膜厚を25nm以上とする。
【００１９】
上記方法では、ストレスライナー膜を形成するときには、ストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなる。よって、膜厚が25nm以上であるストレスライナー膜を設けても、ストレスライナー膜における膜割れの発生を防止することができる。よって、膜割れが生じることなくストレスライナー膜を設けることができるとともに、チャネル領域におけるキャリア移動度を向上させることができる。
【００２０】
本発明の第２の半導体装置の製造方法では、まず、半導体基板内にNMOSトランジスタ形成領域とPMOSトランジスタ形成領域とを区切るための分離領域を設ける。その後、ゲート電極の横にサイドウォールを形成するが、NMOSトランジスタのゲート電極の横にサイドウォールを形成する際には、サイドウォールの高さをゲート電極の高さの１／３以下とし、半導体基板の上面におけるサイドウォールの幅をゲート電極とn型ソース領域またはn型ドレイン領域との間の間隔以下とする。一方、PMOSトランジスタのゲート電極の横にサイドウォールを形成する際には、サイドウォールの高さをゲート電極の高さと略同一とする。それから、ゲート電極、オフセットサイドウォールおよびサイドウォールを覆うように、引張り応力が1.7GPa以上であるストレスライナー膜を半導体基板の上面上に設ける。このとき、その膜厚を25nm以上とする。
【００２１】
上記方法では、NMOSトランジスタ形成領域では、膜割れが生じることなく分厚いストレスライナー膜を設けることができる。よって、NMOSトランジスタのチャネル領域におけるキャリア移動度を向上させることができる。
【００２２】
また、PNMOトランジスタでは、ストレスライナー膜からチャネル領域へ印加される引張応力を抑制できる。
【発明の効果】
【００２３】
ストレスライナー膜などにおいて膜割れが生じることなくチャネル領域におけるキャリア移動度を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下では、同一の構成要件には同一の符号を付し、その説明を省略する場合がある。また、本発明は、以下の実施形態に限定されない。
【００２５】
（第１の実施形態）
図１には、本発明の第１の実施形態にかかる半導体装置の構造を示す。図２（ａ）〜（ｅ）には、本発明の第１の実施形態にかかる半導体装置の製造方法を示す。
【００２６】
本実施形態では、半導体装置としてNMOSトランジスタを例に挙げ、その製法および構成を説明する。以下では、まず、本実施形態にかかる半導体装置の製造方法を示す。
【００２７】
図２（ａ）に示す工程では、公知の方法を用いて、まず、半導体基板（例えば、シリコン基板）１００内にシャロートレンチ（分離領域）１０１を形成し、次に、半導体基板１００の上面にゲート絶縁膜１０２およびゲート電極１０３を順に形成し、その後、ゲート電極１０３の側面にオフセットサイドウォール１０４を形成する。ここで、ゲート電極１０３の電極材料としてはポリシリコンまたはTiNなどのメタルを用いることができ、オフセットサイドウォール１０４としてはSiO2膜を用いることができる。
【００２８】
図２（ｂ）に示す工程では、まず、イオン注入法を用いて、半導体基板１００内にn型エクステンション領域１０５を形成する。次に、ゲート電極１０３の上面と面一となるように半導体基板１００の上面にSiO2膜を堆積させたのちに、SiO2膜に対してドライエッチングを行う。これにより、オフセットサイドウォール１０４の表面および半導体基板１００の上面の一部分を覆うように、断面Ｌ字状のサイドウォール（第２サイドウォール）１０６が形成される。その後、ゲート電極１０３の上面と面一となるように半導体基板１００の上面にSiN膜を堆積させた後、SiN膜に対してドライエッチングを行う。例えばLP-CVDによりSiN膜を30nm程度成膜した後、ドライエッチでエッチバックする。これにより、サイドウォール１０６を覆うように、サイドウォール１０７が形成される。
【００２９】
図２（ｃ）に示す工程では、まず、イオン注入法および活性化アニール法により、半導体基板１００内にn型ソース・ドレイン領域１０８を形成する。このとき、サイドウォール１０７は、n型ソース・ドレイン領域１０８をイオン注入により形成する際のセルフアライメントのマスクとして機能する。その後、ゲート電極１０３およびn型ソース・ドレイン領域１０８をシリサイド化させ、シリサイド層１０９を形成する。
【００３０】
図２（ｄ）に示す工程では、サイドウォール１０７をエッチングして、サイドウォール１１０とする。このエッチングにより、サイドウォール１１０の高さをゲート電極１０３の高さの１／３以下とし、半導体基板１００の上面におけるサイドウォール１１０の幅をn型ソース領域(またはドレイン領域)１０８とゲート電極１０３との間隔以下とする。エッチング方法としては、例えば熱燐酸によるウエットエッチを採用することができる。
【００３１】
図２（ｅ）に示す工程では、ストレスライナー膜１１１をゲート電極１０３およびサイドウォール１１０を覆うように半導体基板１００の上面に設ける。ストレスライナー膜１１１としては1.7GPa以上の引張応力を持つSiN膜を用いることが好ましく、膜厚が25nm以上100nm以下となるようにストレスライナー膜１１１を設けることが好ましい。具体的には、300℃でSiH4ガスおよびNH3ガスを流してCVD（Chemical Vapor Deposition）法でHリッチなSiN膜を形成した後、400℃で紫外光を照射してHを脱離させると、SiN膜で膜収縮が起こり、その結果、SiN膜の引張り応力を1.7GPa以上とすることができる。このとき、SiN膜の膜収縮率は10%以上であることが好ましい。これにより、本実施形態にかかる半導体装置を製造することができる。
【００３２】
上記方法を用いて製造された半導体装置の構造を簡単に記すと、半導体基板１００の上面には、ゲート絶縁膜１０２およびゲート電極１０３が順に設けられており、ゲート電極１０３の側面にはオフセットサイドウォール１０４が設けられている。オフセットサイドウォール１０４の横には、断面Ｌ字状のSiO2膜からなるサイドウォール１０６が設けられており、サイドウォール１０６の上には、SiN膜からなるサイドウォール１１０が設けられている。また、ストレスライナー膜１１１が、ゲート電極１０３およびサイドウォール１１０を覆うように半導体基板１００の上に設けられている。
【００３３】
サイドウォール１１０の高さはゲート電極１０３の高さの１／３以下であり、半導体基板１００の上面におけるサイドウォール１１０幅はゲート電極１０３とn型ソース領域またはドレイン領域１０８との間隔以下である。ストレスライナー膜１１１は1.7GPa以上の引張応力を持ち、その膜厚は25nm以上100nm以下である。
【００３４】
このように、本実施形態の半導体装置ではサイドウォール１１０の高さがゲート電極１０３の高さの１／３以下であるとともに半導体基板１００の上面におけるサイドウォール１１０の幅がゲート電極１０３とn型ソース領域またはドレイン領域１０８との間隔以下である。よって、ストレスライナー膜１１１を分厚くしても（例えば、膜厚を25nm以上としても）、ストレスライナー膜１１１の形成時には、ストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度は90度より大きくなる。よって、ストレスライナー膜１１１において膜割れが発生することなくストレスライナー膜１１１を膜厚にすることができるので、NMOSトランジスタのチャネル領域へ印加するストレスを有効に増大させることができる。これにより、本実施形態では、半導体装置のチャネル領域におけるキャリア移動度を向上させることができる。
【００３５】
なお、本実施形態では、断面Ｌ字状のサイドウォール１０６が設けられていなくても良い。その場合には、オフセットサイドウォール１０４の横には、サイドウォール１１０が設けられていればよい。
【００３６】
（第２の実施形態）
上記第１の実施形態では、半導体装置の具体例としてNMOSトランジスタを例に挙げ、その構成および製造方法を説明した。本発明の第２の実施形態では、半導体装置の具体例としてCMOS（complementary mental-oxide semiconductor）トランジスタを例に挙げ、その構成および製造方法を説明する。
【００３７】
図３には、本発明の第２の実施形態にかかるCMOSトランジスタの構造を示す。図４（ａ）〜図５（ｃ）には、本発明の第２の実施形態にかかるCMOSトランジスタの製造方法を示す。
【００３８】
図４（ａ）に示す工程では、まず、半導体基板１００内にシャロートレンチ１０１を形成し、半導体基板１００をNMOSトランジスタ形成領域Tr._NとPMOSトランジスタ形成領域Tr._Pとに分離する。次に、NMOSトランジスタ形成領域Tr._Nでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極１０３を順に形成した後、ゲート電極１０３の側面にオフセットサイドウォール１０４を形成し、その後、イオン注入法により半導体基板１００内にn型エクステンション領域１０５を形成する。また、PMOSトランジスタ形成領域Tr._Pでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極２０３を順に形成した後、ゲート電極２０３の側面にオフセットサイドウォール１０４を形成し、その後、イオン注入法により半導体基板１００内にp型エクステンション領域２０５を形成する。
【００３９】
図４（ｂ）に示す工程では、NMOSトランジスタ形成領域Tr._NとPMOSトランジスタ形成領域Tr._Pとにおいて、それぞれ、断面Ｌ字状のサイドウォール１０６をゲート電極１０３，２０３の横に形成した後、サイドウォール１０７をサイドウォール１０６の上に形成する。その後、NMOSトランジスタ形成領域Tr._Nには、半導体基板１００内にn型ソース・ドレイン領域１０８を形成し、PMOSトランジスタ形成領域Tr._Pには、半導体基板１００内にp型ソース・ドレイン領域２０８を形成する。
【００４０】
図４（ｃ）に示す工程では、ゲート電極１０３，２０３とn型ソース・ドレイン領域１０８とp型ソース・ドレイン領域２０８とをシリサイド化させ、シリサイド層１０９を形成する。
【００４１】
図５（ａ）に示す工程では、ゲート電極１０３，２０３とサイドウォール１０７とを覆うように半導体基板１００の上面にSiO2膜を設け、その後、SiO2膜のうちPMOSトランジスタ形成領域Tr._P内に設けられた部分のみを残存させるようにSiO2膜をエッチングする。これにより、PMOSトランジスタ形成領域Tr._Pにマスク２１２を形成することができる。このとき、マスクの厚みを20nm程度とすることが好ましい。
【００４２】
図５（ｂ）に示す工程では、サイドウォール１０７に対してエッチングを行う。このエッチングにより、NMOSトランジスタ形成領域Tr._Nに形成されたサイドウォール１０７はエッチングされてサイドウォール１１０となる。具体的には、上記第１の実施形態で記載したように、サイドウォール１１０の高さはゲート電極１０３の高さの１／３以下となり、半導体基板１００の上面におけるサイドウォール１１０の幅はゲート電極１０３とn型ソース領域またはドレイン領域１０８との間隔以下となる。一方、PMOSトランジスタ形成領域Tr._Pに形成されたサイドウォール１０７は、マスク２１２に覆われているのでエッチングされない。その後、マスク２１２を除去する。
【００４３】
図５（ｃ）に示す工程では、図２（ｅ）に示す工程と同じく、ゲート電極１０３，２０３およびサイドウォール１０７，１１０を覆うように半導体基板１００の上面にストレスライナー膜１１１を設ける。
【００４４】
上記方法を用いて製造された半導体装置の構造を簡単に記すと、半導体装置は、NMOSトランジスタとPMOSトランジスタとを備えている。NMOSトランジスタは上記第１の実施形態にかかる半導体装置と同一の構造を有しており、PMOSトランジスタとNMOSトランジスタとではサイドウォールの形状が相異なる。具体的には、NMOSトランジスタでは、断面Ｌ字状のサイドウォール１０６の横には、高さがゲート電極１０３の高さの１／３以下であり、半導体基板１００の上面における幅がゲート電極１０３とn型ソース・ドレイン領域１０８との間隔以下であるサイドウォール１１０が設けられている。一方PMOSトランジスタでは、断面Ｌ字状のサイドウォール１０６の横には、高さがゲート電極２０３の高さと略同一のサイドウォール１０７が設けられている。
【００４５】
このように、本実施形態の半導体装置では、NMOSトランジスタのゲート電極１０３の側面の上には、上記第１の実施形態と同じように、サイドウォール１１０が設けられている。そのため、ストレスライナー膜１１１の膜厚を25nm以上としても、ストレスライナー膜１１１の形成時にはストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなる。よって、ストレスライナー膜１１１の膜割れを発生させることなくストレスライナー膜１１１を膜厚にすることができるので、NMOSトランジスタのチャネル領域へ印加するストレスを有効に増大させることができる。
【００４６】
また、本実施形態の半導体装置では、PMOSトランジスタのゲート電極２０３の側面の上には、ゲート電極２０３の高さと同一の高さを有するサイドウォール１０７が設けられている。よって、ストレスライナー膜１１１からチャネル領域へ印加される引張応力を抑制できる。これにより、本実施形態では、半導体装置のチャネル領域におけるキャリア移動度を向上させることができる。
【００４７】
なお、本実施形態では、上記第１の実施形態と同じく、断面Ｌ字状のサイドウォール１０６が設けられていなくても良い。その場合には、オフセットサイドウォール１０４の横には、サイドウォール１０７，１１０が設けられていればよい。
【００４８】
（第３の実施形態）
本発明の第３の実施形態は、上記第２の実施形態の変形である。具体的には、上記第２の実施形態ではゲート電極の側面上にSiO2膜を堆積させているが、本実施形態ではゲート電極の側面を酸化させている。以下、具体的に説明する。
【００４９】
図６（ａ）〜図７（ｃ）には、本発明の第３の実施形態にかかる半導体装置の製造方法を示す。
【００５０】
図６（ａ）に示す工程では、まず、半導体基板１００内にシャロートレンチ１０１を形成し、半導体基板１００をNMOSトランジスタ形成領域Tr._NとPMOSトランジスタ形成領域Tr._Pとに分離する。次に、NMOSトランジスタ形成領域Tr._Nでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極１０３を順に形成し、PMOSトランジスタ形成領域Tr._Pでは、半導体基板１００の上面上にゲート絶縁膜１０２およびゲート電極２０３を順に形成する。
【００５１】
図６（ｂ）に示す工程では、まず、プラズマ酸化を行って、基板の上面のうち露出している部分とゲート電極１０３，２０３の表面とを酸化させる。これにより、例えば5nmの厚さの酸化膜３０４が形成される。次に、イオン注入法により、NMOSトランジスタ形成領域Tr._Nでは半導体基板１００内にn型エクステンション領域１０５を形成し、PMOSトランジスタ形成領域Tr._Pでは半導体基板１００内にp型エクステンション領域２０５を形成する。
【００５２】
図６（ｃ）に示す工程では、まず、半導体基板１００の上面にSiN膜を設けた後、そのSiN膜にドライエッチングを行う。これにより、酸化膜３０４のうちゲート電極１０３，２０３の側面上に形成された部分を覆うように、サイドウォール１０７が形成される。その後、イオン注入法及び活性化アニール法により、NMOSトランジスタ形成領域Tr._Nでは半導体基板１００内にn型ソース・ドレイン領域１０８を形成し、PMOSトランジスタ形成領域Tr._Pでは半導体基板１００内にp型ソース・ドレイン領域２０８を形成する。
【００５３】
図６（ｄ）に示す工程では、まず、サイドウォール１０７をマスクとして酸化膜３０４をドライエッチングする。これにより、酸化膜３０４は、ゲート電極１０３，２０３の側面とサイドウォール１０７との間、および、サイドウォール１０７と半導体基板１００との間にのみ、残存する。ここで、酸化膜３０４のうちゲート電極１０３，２０３の側面に設けられた部分は上記第１の実施形態におけるオフセットサイドウォール１０４と略同一の機能を奏する。その後、酸化膜３０４が除去された部分をシリサイド化して、シリサイド層１０９を形成する。
【００５４】
図７（ａ）に示す工程では、図５（ａ）に示す工程と同じく、ゲート電極１０３，２０３とサイドウォール１０７とを覆うように半導体基板１００の上面にSiO2膜を設け、その後、その後、SiO2膜のうちPMOSトランジスタ形成領域Tr._P内に設けられた部分のみを残存させるようにSiO2膜をエッチングする。これにより、PMOSトランジスタ形成領域Tr._Pにマスク２１２を形成することができる。
【００５５】
図７（ｂ）に示す工程では、図５（ｂ）に示す工程と同じく、サイドウォール１０７をエッチングする。このエッチングにより、NMOSトランジスタ形成領域Tr._Nでは、サイドウォール１０７がエッチングされてサイドウォール１１０となる。一方、PMOSトランジスタ形成領域Tr._Pでは、サイドウォール１０７はマスク２１２に覆われているのでエッチングされない。その後、マスク２１２を除去する。
【００５６】
図７（ｃ）に示す工程では、図２（ｅ）に示す工程と同じく、ストレスライナー膜１１１をゲート電極１０３，２０３を覆うように半導体基板１００の上面に設ける。
【００５７】
上記方法を用いて製造された半導体装置の構造は、上記第２の実施形態における半導体装置の構造と酷似しているが、上記第２の実施形態では、オフセットサイドウォール１０４とサイドウォール１０７またはサイドウォール１１０との間に断面略Ｌ字状のサイドウォール１０６が設けられているが、本実施形態では、断面略Ｌ字状のサイドウォール１０６が設けられていない。そのため、酸化膜３０４の上に、サイドウォール１０７または１１０が設けられている。
【００５８】
このように、半導体装置が断面Ｌ字状のサイドウォールを備えていなくても、本実施形態にかかる半導体装置は上記第２の実施形態に記載のようにかかる半導体装置と略同一の効果を奏する。具体的には、NMOSトランジスタでは、ストレスライナー膜１１１の膜厚を25nm以上としても、ストレスライナー膜１１１の形成時にはストレスライナー膜を横方向に引っ張ったときの引張り力の方向とストレスライナー膜を上方向に引っ張ったときの引張り力の方向とがなす角度が90度より大きくなる。よって、ストレスライナー膜１１１の膜割れを発生させることなくストレスライナー膜１１１を膜厚にすることができる。また、PMOSトランジスタでは、ストレスライナー膜１１１からチャネル領域へ印加される引張応力を抑制できる。これにより、本実施形態では、半導体装置のチャネル領域におけるキャリア移動度を向上させることができる。
【００５９】
さらに、本実施形態では、ゲート電極１０３，２０３の酸化により形成された酸化膜３０４をオフセットサイドウォールとして用いているので、ストレス印加によるオフセットサイドウォールの膜剥がれを抑制できる。
【産業上の利用可能性】
【００６０】
以上説明したように、本発明は、膜応力を有するライナーSiN膜を有するとともにゲート幅が40nm程度以下であるMOSトランジスタを備えた半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態にかかる半導体装置の構成を示す断面図。
【図２】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図３】本発明の第２の実施形態にかかる半導体装置の構成を示す断面図。
【図４】本発明の第２の実施形態にかかる半導体装置の製造方法の前半部分を示す断面図。
【図５】本発明の第２の実施形態にかかる半導体装置の製造方法の後半部分を示す断面図。
【図６】本発明の第３の実施形態にかかる半導体装置の製造方法の前半部分を示す断面図。
【図７】本発明の第３の実施形態にかかる半導体装置の製造方法の後半部分を示す断面図。
【符号の説明】
【００６２】
１００ 半導体基板
１０１ シャロートレンチ
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ オフセットサイドウォール
１０５ ｎ型エクステンション領域
１０６ サイドウォール
１０７ サイドウォール
１０８ ｎ型ソース・ドレイン領域
１０９ シリサイド層
１１０ サイドウォール
１１１ ストレスライナー膜
２０３ ゲート電極
２０５ ｐ型エクステンション領域
２０８ ｐ型ソース・ドレイン領域
２１２ マスク
３０４ 酸化膜
【特許請求の範囲】
【請求項１】
NMOSトランジスタを備え、
前記NMOSトランジスタは、
半導体基板内に互いに間隔を開けて配置されたn型ソース領域およびn型ドレイン領域と、
前記半導体基板のうち前記n型ソース領域と前記n型ドレイン領域との間に挟まれたチャネル領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面上に設けられたオフセットサイドウォールと、
前記オフセットサイドウォールの側面の一部分を覆うように前記半導体基板の上面の上に設けられ、SiN膜からなるサイドウォールと、
前記ゲート電極と前記サイドウォールとを覆うように前記半導体基板の前記上面の上に設けられ、1.7GPa以上の引張り応力を有するストレスライナー膜とを有し、
前記サイドウォールの高さは、前記ゲート電極の高さの１／３以下であり、
前記半導体基板の前記上面における前記サイドウォールの幅は、前記ゲート電極と前記n型ソース領域または前記n型ドレイン領域との間隔以下であり、
前記ストレスライナー膜の膜厚は、25nm以上である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板内には、前記NMOSトランジスタとPMOSトランジスタとを分離するための分離領域が設けられており、
前記PMOSトランジスタは、
前記半導体基板内で互いに間隔を開けて配置されたp型ソース領域およびp型ドレイン領域と、
前記半導体基板のうち前記p型ソース領域と前記p型ドレイン領域との間に挟まれたチャネル領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面上に設けられたオフセットサイドウォールと、
前記オフセットサイドウォールの側面の上に設けられ、SiN膜からなるサイドウォールと、
前記ゲート電極と前記サイドウォールとを覆うように前記半導体基板の上面の上に設けられ、1.7GPa以上の引張り応力を有するストレスライナー膜とを有し、
前記サイドウォールの高さは、前記ゲート電極の高さと略同一であり、
前記ストレスライナー膜の膜厚は、25nm以上である、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記オフセットサイドウォールは、前記ゲート電極を酸化して形成されている、半導体装置。
【請求項４】
請求項１から３の何れか一つに記載の半導体装置において、
断面Ｌ字状の第２サイドウォールが、前記オフセットサイドウォールの側面および前記半導体基板の前記上面と前記サイドウォールとの間に設けられている、半導体装置。
【請求項５】
NMOSトランジスタを有する半導体装置の製造方法であって、
半導体基板の上面上に、ゲート絶縁膜およびゲート電極を順に設ける工程と、
前記ゲート電極の側面上に、オフセットサイドウォールを設ける工程と、
前記オフセットサイドウォールの側面の一部分を覆うように前記半導体基板の上面の上に、SiN膜からなるサイドウォールを設ける工程と、
前記サイドウォールを設けた後に、イオン注入法により前記半導体基板内にn型ソース領域およびn型ドレイン領域を形成する工程と、
前記ゲート電極と前記サイドウォールとを覆うように、前記半導体基板の前記上面の上に引張り応力が1.7GPa以上であるストレスライナー膜を設ける工程とを備え、
前記サイドウォールを設ける工程では、前記サイドウォールの高さを前記ゲート電極の高さの１／３以下とし、且つ、前記半導体基板の前記上面における前記サイドウォールの幅を前記ゲート電極と前記n型ソース領域または前記n型ドレイン領域との間隔以下とし、
前記ストレスライナー膜を設ける工程では、前記ストレスライナー膜の膜厚を25nm以上とする、半導体装置の製造方法。
【請求項６】
NMOSトランジスタおよびPMOSトランジスタを有する半導体装置の製造方法であって、
半導体基板内に、PMOSトランジスタ形成領域とNMOSトランジスタ形成領域とを区切るための分離領域を設ける工程と、
前記半導体基板の上面のうち前記PMOSトランジスタ形成領域および前記NMOSトランジスタ形成領域に、それぞれ、ゲート絶縁膜およびゲート電極を順に設ける工程と、
前記ゲート電極の側面上に、それぞれ、オフセットサイドウォールを設ける工程と、
前記オフセットサイドウォールの側面を覆うように前記半導体基板の前記上面の上に、それぞれ、SiN膜からなるサイドウォールを設ける工程と、
前記サイドウォールを設けた後に、イオン注入法により、前記半導体基板内のうち前記PMOSトランジスタ形成領域にp型ソース領域およびp型ドレイン領域を形成し、前記NMOSトランジスタ形成領域にn型ソース領域およびｎ型ドレイン領域を形成する工程と、
前記ゲート電極と前記サイドウォールとを覆うように、それぞれ、前記半導体基板の前記上面の上に引張り応力が1.7GPa以上であるストレスライナー膜を設ける工程とを備え、
前記サイドウォールを設ける工程においては、前記NMOSトランジスタ形成領域では、前記サイドウォールの高さを前記ゲート電極の高さの１／３以下とする一方、前記PMOSトランジスタ形成領域では、前記サイドウォールの高さを前記ゲート電極の高さと略同一とし、
前記ストレスライナー膜を設ける工程においては、前記ストレスライナー膜の膜厚を25nm以上とする、半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記オフセットサイドウォールを形成する工程では、前記ゲート電極の側壁を酸化する、半導体装置の製造方法。
【請求項８】
請求項５から７の何れか一つに記載の半導体装置の製造方法において、
前記オフセットサイドウォールを設けた後に、第２サイドウォールで、前記オフセットサイドウォールの側面および前記半導体基板の前記上面を覆い、
前記第２サイドウォールを設けた後に、前記第２サイドウォールの上に前記サイドウォールを設ける、半導体装置の製造方法。
【請求項１】
NMOSトランジスタを備え、
前記NMOSトランジスタは、
半導体基板内に互いに間隔を開けて配置されたn型ソース領域およびn型ドレイン領域と、
前記半導体基板のうち前記n型ソース領域と前記n型ドレイン領域との間に挟まれたチャネル領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面上に設けられたオフセットサイドウォールと、
前記オフセットサイドウォールの側面の一部分を覆うように前記半導体基板の上面の上に設けられ、SiN膜からなるサイドウォールと、
前記ゲート電極と前記サイドウォールとを覆うように前記半導体基板の前記上面の上に設けられ、1.7GPa以上の引張り応力を有するストレスライナー膜とを有し、
前記サイドウォールの高さは、前記ゲート電極の高さの１／３以下であり、
前記半導体基板の前記上面における前記サイドウォールの幅は、前記ゲート電極と前記n型ソース領域または前記n型ドレイン領域との間隔以下であり、
前記ストレスライナー膜の膜厚は、25nm以上である、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板内には、前記NMOSトランジスタとPMOSトランジスタとを分離するための分離領域が設けられており、
前記PMOSトランジスタは、
前記半導体基板内で互いに間隔を開けて配置されたp型ソース領域およびp型ドレイン領域と、
前記半導体基板のうち前記p型ソース領域と前記p型ドレイン領域との間に挟まれたチャネル領域上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面上に設けられたオフセットサイドウォールと、
前記オフセットサイドウォールの側面の上に設けられ、SiN膜からなるサイドウォールと、
前記ゲート電極と前記サイドウォールとを覆うように前記半導体基板の上面の上に設けられ、1.7GPa以上の引張り応力を有するストレスライナー膜とを有し、
前記サイドウォールの高さは、前記ゲート電極の高さと略同一であり、
前記ストレスライナー膜の膜厚は、25nm以上である、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記オフセットサイドウォールは、前記ゲート電極を酸化して形成されている、半導体装置。
【請求項４】
請求項１から３の何れか一つに記載の半導体装置において、
断面Ｌ字状の第２サイドウォールが、前記オフセットサイドウォールの側面および前記半導体基板の前記上面と前記サイドウォールとの間に設けられている、半導体装置。
【請求項５】
NMOSトランジスタを有する半導体装置の製造方法であって、
半導体基板の上面上に、ゲート絶縁膜およびゲート電極を順に設ける工程と、
前記ゲート電極の側面上に、オフセットサイドウォールを設ける工程と、
前記オフセットサイドウォールの側面の一部分を覆うように前記半導体基板の上面の上に、SiN膜からなるサイドウォールを設ける工程と、
前記サイドウォールを設けた後に、イオン注入法により前記半導体基板内にn型ソース領域およびn型ドレイン領域を形成する工程と、
前記ゲート電極と前記サイドウォールとを覆うように、前記半導体基板の前記上面の上に引張り応力が1.7GPa以上であるストレスライナー膜を設ける工程とを備え、
前記サイドウォールを設ける工程では、前記サイドウォールの高さを前記ゲート電極の高さの１／３以下とし、且つ、前記半導体基板の前記上面における前記サイドウォールの幅を前記ゲート電極と前記n型ソース領域または前記n型ドレイン領域との間隔以下とし、
前記ストレスライナー膜を設ける工程では、前記ストレスライナー膜の膜厚を25nm以上とする、半導体装置の製造方法。
【請求項６】
NMOSトランジスタおよびPMOSトランジスタを有する半導体装置の製造方法であって、
半導体基板内に、PMOSトランジスタ形成領域とNMOSトランジスタ形成領域とを区切るための分離領域を設ける工程と、
前記半導体基板の上面のうち前記PMOSトランジスタ形成領域および前記NMOSトランジスタ形成領域に、それぞれ、ゲート絶縁膜およびゲート電極を順に設ける工程と、
前記ゲート電極の側面上に、それぞれ、オフセットサイドウォールを設ける工程と、
前記オフセットサイドウォールの側面を覆うように前記半導体基板の前記上面の上に、それぞれ、SiN膜からなるサイドウォールを設ける工程と、
前記サイドウォールを設けた後に、イオン注入法により、前記半導体基板内のうち前記PMOSトランジスタ形成領域にp型ソース領域およびp型ドレイン領域を形成し、前記NMOSトランジスタ形成領域にn型ソース領域およびｎ型ドレイン領域を形成する工程と、
前記ゲート電極と前記サイドウォールとを覆うように、それぞれ、前記半導体基板の前記上面の上に引張り応力が1.7GPa以上であるストレスライナー膜を設ける工程とを備え、
前記サイドウォールを設ける工程においては、前記NMOSトランジスタ形成領域では、前記サイドウォールの高さを前記ゲート電極の高さの１／３以下とする一方、前記PMOSトランジスタ形成領域では、前記サイドウォールの高さを前記ゲート電極の高さと略同一とし、
前記ストレスライナー膜を設ける工程においては、前記ストレスライナー膜の膜厚を25nm以上とする、半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記オフセットサイドウォールを形成する工程では、前記ゲート電極の側壁を酸化する、半導体装置の製造方法。
【請求項８】
請求項５から７の何れか一つに記載の半導体装置の製造方法において、
前記オフセットサイドウォールを設けた後に、第２サイドウォールで、前記オフセットサイドウォールの側面および前記半導体基板の前記上面を覆い、
前記第２サイドウォールを設けた後に、前記第２サイドウォールの上に前記サイドウォールを設ける、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−１６４２１８（Ｐ２００９−１６４２１８Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００７−３４００２２（Ｐ２００７−３４００２２）
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成１９年１２月２８日（２００７．１２．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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