半導体装置及びその製造方法
【課題】ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法を提供することを目的としている。
【解決手段】ＦＥＴにおけるソース／ドレイン領域１４，１５のコンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが存在しない部分に、それぞれ埋め込み絶縁膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３を設けた。上記埋め込み酸化膜の体積膨張により発生する圧縮方向のストレスをＦＥＴのチャネル領域に印加することでホールの移動度を向上させ、ドレイン電流を増大させて性能を向上させる。
【解決手段】ＦＥＴにおけるソース／ドレイン領域１４，１５のコンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが存在しない部分に、それぞれ埋め込み絶縁膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３を設けた。上記埋め込み酸化膜の体積膨張により発生する圧縮方向のストレスをＦＥＴのチャネル領域に印加することでホールの移動度を向上させ、ドレイン電流を増大させて性能を向上させる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＥＴのチャネル領域にストレスを印加してホールの移動度を向上させる技術を用いた半導体装置及びその製造方法に関し、特にＰチャネル型ＦＥＴに適用されるものである。
【背景技術】
【０００２】
半導体集積回路装置では、９０ｎｍ世代以降、ＦＥＴのチャネル領域にストレスを加えることで電子やホールの移動度を向上させ、ドレイン電流を増大させて性能を向上させる検討が進められている。
【０００３】
Ｎチャネル型ＦＥＴの性能を向上させるためには、例えば図２７に示すように、ゲート電極上に伸張性の応力を発生するストレスライナー（Stress Liner）１０１を設けることでＦＥＴ Ｑ１，Ｑ２のチャネル領域１０２Ａ，１０２Ｂにそれぞれ矢印で示すような伸張方向の応力を与える。この際、チャネル領域１０２Ａ，１０２Ｂには、下方に押し下げる応力も加わる。
【０００４】
また、ＣＭＯＳ型の回路では、例えば図２８に示すように、Ｎチャネル型ＦＥＴ Ｑ３とＰチャネル型ＦＥＴ Ｑ４それぞれに最適な応力を与えるように、伸張性の応力を発生するストレスライナー１０１と、圧縮性の応力を発生するストレスライナー１０３の二種類のストレスライナー（ＤＳＬ）を用いる（例えば非特許文献１参照）。すなわち、Ｎチャネル型ＦＥＴ Ｑ３のゲート電極上にストレスライナー１０１を設けることでチャネル領域１０４に伸張方向の応力を与え、Ｐチャネル型ＦＥＴ Ｑ４上にストレスライナー１０３を形成することでチャネル領域１０５に圧縮方向の応力を与える。
【０００５】
更に、ストレスライナーに代えてＳｉＧｅ層を用いてＮチャネル型ＦＥＴにストレスを与える構造も提案されている（例えば非特許文献２参照）。このEpitaxial ＳｉＧｅ（以後ｅＳｉＧｅと称する）技術は、例えば図２９に示すようにＰチャネル型ＦＥＴ Ｑ４のソース／ドレイン領域１０８，１０９下にＳｉＧｅ層１０６，１０７をそれぞれ埋め込み、格子定数の違いからチャネル領域１０５に圧縮方向の応力を与えるものである。
【０００６】
しかしながら、次世代ではＦＥＴの更なる性能向上が求められている。しかも、世代が進むにしたがってＦＥＴが微細化され、ストレス源であるストレスライナー１０１，１０３を形成するのが難しくなっている。また、格子定数の違いを利用するｅＳｉＧｅ技術では、大きなストレスを与えることができず充分な効果が得られない。
【非特許文献１】IEDM 2004 "Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing" H.S.Yang et al. pp.1075-1078.
【非特許文献２】IEDM 2003 "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistor" T.Ghani et al. pp.978-980.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、半導体基板の主表面に形成された素子分離領域と、前記素子分離領域で区画された素子領域の前記半導体基板上に、ゲート絶縁膜を介在して設けられたゲート電極と、前記素子領域の前記半導体基板中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する半導体装置が提供される。
【０００９】
この発明の他の一態様によると、ＳＯＩ基板のシリコン領域に形成された素子分離領域と、前記素子分離領域で区画された島状のシリコン領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、前記島状のシリコン領域中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する半導体装置が提供される。
【００１０】
この発明の更に他の一態様によると、半導体基板の主表面に素子分離領域を形成する工程と、前記素子分離領域で区画された素子領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクの一部に用いて前記素子領域中に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【００１１】
この発明の別の一態様によると、ＳＯＩ基板のシリコン領域に素子分離領域を形成して区画し、島状のシリコン領域を形成する工程と、島状のシリコン領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記島状のシリコン領域に前記ゲート電極をマスクの一部に用いて不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
この発明によれば、ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１（ａ）〜（ｄ）はそれぞれ、この発明の第１の実施形態に係る半導体装置について説明するためのものでＰチャネル型ＭＯＳＦＥＴを示している。（ａ）図はパターン平面図、（ｂ）図は（ａ）図のＡ−Ａ’線に沿った断面図、（ｃ）図は（ａ）図のＢ−Ｂ’線に沿った断面図、（ｄ）図は（ａ）図のＣ−Ｃ’線に沿った断面図である。
【００１４】
半導体基板（Ｓｉ基板）１０の主表面には、素子領域を電気的に分離するための素子分離領域１１が形成されている。この素子分離領域１１で区画された素子領域の基板１０上にはゲート酸化膜（ゲート絶縁膜）１２を介在してゲート電極１３が形成され、このゲート電極１３を挟んで基板１０中にソース／ドレイン領域１４，１５が配置されている。上記ゲート電極１３上及びソース／ドレイン領域１４，１５上にはそれぞれ、シリサイド層１６Ｇ，１６Ｓ，１６Ｄが形成されている。
【００１５】
上記ゲート電極１３の側壁には絶縁膜（酸化膜または窒化膜、ここでは酸化膜を例にとって説明する）１７が形成されている。上記基板１０の主表面上、上記絶縁膜１７上及びシリサイド層１６Ｇ上には層間絶縁膜１８が形成されている。この層間絶縁膜１８の上記ソース／ドレイン領域１４，１５上に対応する位置にはそれぞれ、２つのコンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが形成され、標準的なトランジスタ構成になっている。各コンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄはそれぞれ、コンタクトホール内に金属プラグが埋め込まれており、シリサイド層１６Ｓ，１６Ｄと電気的に接続されている。
【００１６】
上記ソース／ドレイン領域１４，１５におけるコンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが形成されていない領域には、埋め込み酸化膜（埋め込み絶縁膜）２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３が配置されている。これらの埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３は、チャネル長方向では素子分離領域１１には接しておらず、チャネル幅方向で接している（２１Ｓ−１，２１Ｓ−３，２１Ｄ−１，２１Ｄ−３）。また、Ｃ−Ｃ’線に沿った断面は、（ｃ）図に示すように、チャネル領域の中心に対して対称構造となっている。
【００１７】
図示しないが、上記層間絶縁膜１８上には配線層が形成されており、上記コンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが電源、接地点及び他の素子などに電気的に接続され、種々の回路が構成される。
【００１８】
上記のような構成によれば、埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３を形成するための酸化時に、酸化膜が体積膨張することによりＰチャネル型ＭＯＳＦＥＴのチャネル領域に矢印方向の圧縮応力が加わり、ホールの移動度を向上させてドレイン電流を増大させることができる。上記埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３は、ＦＥＴに本来必要なソース／ドレイン領域１４，１５中に形成するので専用のスペースは不要である。しかも、埋め込み酸化膜が体積膨張することにより発生する応力は、ｅＳｉＧｅ技術により発生する格子定数の違いを利用する応力よりもはるかに大きいので、微細化が進んでも充分に高い効果を得ることができる。従って、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に効果的にストレスを印加して性能を向上できる。
【００１９】
［第２の実施形態］
図２（ａ）〜（ｃ）はそれぞれ、この発明の第２の実施形態に係る半導体装置について説明するためのものでＰチャネル型ＭＯＳＦＥＴを示している。（ａ）図はパターン平面図、（ｂ）図は（ａ）図のＤ−Ｄ’線に沿った断面図、（ｃ）図は（ａ）図のＥ−Ｅ’線に沿った断面図である。
【００２０】
このＦＥＴの基本構造は第１の実施形態と同様であるが、非対称な平面パターンになっている。すなわち、ソース／ドレイン領域１４，１５に対してそれぞれ１つのコンタクト部１９Ｓ，１９Ｄが設けられており、コンタクト部１９Ｓはソース領域１４の端部に設けられ、コンタクト部１９Ｄはドレイン領域１５の中央部に設けられている。また、埋め込み酸化膜２１Ｓの一端が素子分離領域１１に接し、埋め込み酸化膜２１Ｄ−１，２１Ｄ−２は素子分離領域１１には接していない。
【００２１】
このように、ＦＥＴの平面パターンが非対称であっても、チャネル領域に圧縮応力を加えることができればホールの移動度を向上させてドレイン電流を増大させることができる。よって、第１の実施形態と実質的に等しい作用効果が得られる。
【００２２】
なお、コンタクト部がソース／ドレイン領域１４，１５の端部にあるか中央部にあるか、埋め込み酸化膜が素子分離領域に接しているか否かなどは、必要に応じて適宜選択すれば良い。
【００２３】
［第３の実施形態］
図３は、この発明の第３の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図である。このＦＥＴでは、素子領域上に２本のゲート電極（図３ではシリサイド層１６Ｇａ，１６Ｇｂで示す）が配置されており、２つのＦＥＴでソース／ドレイン領域の一方（ここではドレイン領域）を共用している。また、コンタクト部１９Ｓａ，１９Ｄ，１９Ｓｂは、ソース／ドレイン領域の一端側と他端側に交互に配置されている。更に、埋め込み酸化膜２１Ｓａ−１，２１Ｓａ−２はコンタクト部１９Ｓａを挟むように配置されており、埋め込み酸化膜２１Ｄ−１，２１Ｄ−２はコンタクト部１９Ｄを挟むように配置されており、埋め込み酸化膜２１Ｓｂ−１，２１Ｓｂ−２はコンタクト部１９Ｓｂを挟むように配置されている。上記埋め込み酸化膜２１Ｓａ−１，２１Ｓａ−２，２１Ｄ−１，２１Ｄ−２，２１Ｓｂ−１，２１Ｓｂ−２の一端はそれぞれ、素子分離領域１１に接している。
【００２４】
他の基本構造は、第１，第２の実施形態と同様である。
【００２５】
このような、２つのＦＥＴでソース／ドレイン領域の一方を共用するパターン構成であっても、埋め込み酸化膜２１Ｓａ−１，２１Ｓａ−２，２１Ｄ−１，２１Ｄ−２，２１Ｓｂ−１，２１Ｓｂ−２の形成時の体積膨張を利用して隣接するＦＥＴのチャネル領域に圧縮応力を加えることができる。この結果、ホールの移動度を向上させてＦＥＴのドレイン電流を増大させることができる。よって、ＦＥＴの性能を向上さ、第１，第２の実施形態と実質的に等しい作用効果が得られる。
【００２６】
［第４の実施形態］
図４（ａ）〜（ｃ）はそれぞれ、この発明の第４の実施形態に係る半導体装置について説明するためのものでＰチャネル型ＭＯＳＦＥＴを示している。（ａ）図はパターン平面図、（ｂ）図は（ａ）図のＦ−Ｆ’線に沿った断面図、（ｃ）図は（ａ）図のＣ−Ｃ’線に沿った断面図である。
【００２７】
このＦＥＴの基本構造は、第１の実施形態と同様であるが、（ｂ）図に示すようにコンタクト部１９Ｓ−１と埋め込み酸化膜２１Ｓ−１，２１Ｓ−２の一部、及びコンタクト部１９Ｓ−２と埋め込み酸化膜２１Ｓ−２，２１Ｓ−３の一部が重なっている。この構成は、層間絶縁膜１８へのコンタクトホールの形成時に埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３の端部を掘り込むことにより形成できる。
【００２８】
このような構成によれば、上述した第１乃至第３の実施形態の効果に加えて、素子領域のパターン占有面積を増大させることなく埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３の幅を広げることができる。これによって、コンタクト部１９Ｓ−１，１９Ｓ−２とシリサイド層１６Ｓ−１，１６Ｓ−２の接触面積を広げることができる。
【００２９】
従って、微細化が進んでも充分に高い効果を得ることができ、ＦＥＴのチャネル領域に効果的にストレスを印加して性能を向上できる。
【００３０】
なお、上述した第４の実施形態では、ソース側のコンタクト部１９Ｓ−１と埋め込み酸化膜２１Ｓ−１，２１Ｓ−２の一部、及びソース側のコンタクト部１９Ｓ−２と埋め込み酸化膜２１Ｓ−２，２１Ｓ−３の一部が重なっているパターン構成を示した。しかし、ドレイン側のコンタクト部１９Ｄ−１と埋め込み酸化膜２１Ｄ−１，２１Ｄ−２の一部、及びドレイン側のコンタクト部１９Ｄ−２と埋め込み酸化膜２１Ｄ−２，２１Ｄ−３の一部が重なっているパターン構成でも同様な作用効果が得られ、ソース側とドレイン側の両方のコンタクト部と埋め込み酸化膜の一部が重なるパターン構成であっても良い。
【００３１】
［第５の実施形態］
図５（ａ），（ｂ）はそれぞれ、この発明の第５の実施形態に係る半導体装置について説明するための断面図である。上述した第１乃至第４の実施形態では、図５（ａ）に示すように埋め込み酸化膜２１Ｓ，２１Ｄがソース／ドレイン領域１４，１５の接合深さより浅い場合を例にとって説明した。
【００３２】
しかしながら、図５（ｂ）に示すように埋め込み酸化膜２１Ｓ’，２１Ｄ’をソース／ドレイン領域１４，１５の接合深さより深く形成しても良い。上記埋め込み酸化膜２１Ｓ，２１Ｄは、酸化時に体積膨張によりチャネル領域に圧縮応力を与えられれば、図５（ａ）に示すようにソース／ドレイン領域の接合深さより浅くても良いし、図５（ｂ）に示すように深くても良い。
【００３３】
［第６の実施形態］
図６（ａ），（ｂ）はそれぞれ、この発明の第６の実施形態に係る半導体装置について説明するための断面図である。図６（ａ），（ｂ）は、ＳＯＩウェーハ（ＳＯＩ基板）にＰチャネル型ＭＯＳＦＥＴを形成した例を示している。ＳＯＩ基板２３には、半導体基板１０上にＢＯＸ層２４が形成され、このＢＯＸ層２４上にシリコン層が形成されている。上記シリコン層２３には、上記ＢＯＸ層２４に達する深さまで素子分離領域１１が形成され、素子領域となる島状のシリコン領域２５が形成されている。
【００３４】
このシリコン領域２５上には、ゲート酸化膜１２を介在してゲート電極１３が形成される。このゲート電極１３上にはシリサイド層１６Ｇが形成され、側壁には絶縁膜１７が形成されている。上記ゲート電極１３を挟んで、シリコン領域２５中にソース／ドレイン領域１４，１５が形成されている。このソース／ドレイン領域１４，１５上にはそれぞれシリサイド層１６Ｓ，１６Ｄが形成されている。
【００３５】
そして、上記ソース／ドレイン領域１４，１５にそれぞれ、チャネル領域に圧縮応力を与えるための埋め込み絶縁膜２２Ｓ，２２Ｄが形成されている。図６（ａ）に示す構成は埋め込み酸化膜２２Ｓ，２２ＤがＢＯＸ層２４に到達している場合、図６（ｂ）に示す構成は埋め込み酸化膜２２Ｓ’，２２Ｄ’がＢＯＸ層２４に到達していない場合を示している。
【００３６】
ＳＯＩウェーハにこの発明を適用した場合、上記埋め込み酸化膜は、チャネル領域に圧縮応力を与えられれば図６（ａ）に示すようにＢＯＸ層２４に到達しても良いし、図６（ｂ）に示すように到達しなくても良い。
【００３７】
このような構成であっても埋め込み酸化膜２１Ｓ，２１Ｄを形成する時の体積膨張を利用してチャネル領域に圧縮応力を与えることができ、ホールの移動度を向上させてドレイン電流を増大させることができる。上記埋め込み酸化膜２１Ｓ，２１Ｄは、ＦＥＴに本来必要なソース／ドレイン領域１４，１５中に形成するので専用のスペースは不要であり、且つｅＳｉＧｅ技術に比べて大きな圧縮応力を発生できるので、微細化が進んでも充分に高い効果を得ることができる。従って、ＦＥＴのチャネル領域に効果的にストレスを印加して性能を向上できる。
【００３８】
［第７の実施形態］
図７（ａ），（ｂ）乃至図１１（ａ），（ｂ）はそれぞれ、この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、図１（ａ）〜（ｄ）に示したＰチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＧ−Ｇ’線に沿った断面図である。
【００３９】
まず、図７（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。
【００４０】
次に、図８（ａ），（ｂ）に示すように、上記基板１０上に埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行う。そして、このハードマスク３１と基板１０の対応する位置をリセスする。
【００４１】
その後、上記ハードマスク３１上及びリセスした基板１０内に酸化膜を成膜し、ＣＭＰとウェット処理またはウェット処理のみを用いて、図９（ａ），（ｂ）に示すように基板１０のリセスした場所に酸化膜を残存させて埋め込み酸化膜３２Ｓ，３２Ｄを形成する。
【００４２】
次に、図１０（ａ），（ｂ）に示すようにハードマスク３１を除去する。
【００４３】
以後は、周知の製造技術を用いて、図１１（ａ），（ｂ）に示すようにゲート酸化膜１２、ゲート電極１３及び側壁絶縁膜１７などを形成する。一例をあげると素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。続いて、ＣＶＤ法等により全面に酸化膜を形成した後、エッチバックしてゲート電極１３の側壁に残存させる。また、上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域１４，１５上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００４４】
上記のような製造方法によれば、ソース／ドレイン領域１４，１５にそれぞれ埋め込み酸化膜３２Ｓ，３２Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させることができる。上記埋め込み酸化膜３２Ｓ，３２Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００４５】
［第８の実施形態］
図１２（ａ），（ｂ）乃至図１６（ａ），（ｂ）はそれぞれ、この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＨ−Ｈ’線に沿った断面図である。
【００４６】
まず、図１２（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。
【００４７】
次に、図１３（ａ），（ｂ）に示すように、上記基板１０上に埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行う。
【００４８】
その後、上記ハードマスク３１の開口内に露出された基板１０を酸化して酸化膜（埋め込み酸化膜）３３Ｓ，３３Ｄを形成する。
【００４９】
そして、図１５（ａ），（ｂ）に示すように、上記ハードマスク３１を除去する。
【００５０】
以後は、周知の製造技術を用いて、図１６（ａ），（ｂ）に示すようにゲート酸化膜１２、ゲート電極１３及び側壁絶縁膜１７などを形成する。一例をあげると素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。続いて、ＣＶＤ法等により全面に酸化膜を形成した後、エッチバックしてゲート電極１３の側壁に残存させる。また、上述した第７の実施形態と同様に上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域１４，１５上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００５１】
上記のような製造方法によれば、基板１０を酸化して酸化膜３３Ｓ，３３Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させることができる。上記酸化膜３３Ｓ，３３Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００５２】
［第９の実施形態］
図１７（ａ），（ｂ）乃至図２１（ａ），（ｂ）はそれぞれ、この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、図１（ａ）〜（ｄ）に示したＰチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＩ−Ｉ’線に沿った断面図である。
【００５３】
まず、図１７（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。
【００５４】
次に、図１８（ａ），（ｂ）に示すように、上記基板１０上に埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行う。そして、このハードマスク３１と基板１０の対応する位置をリセスする。
【００５５】
その後、図１９（ａ），（ｂ）に示すように、上記リセスした基板１０の表面を酸化して酸化膜（埋め込み酸化膜）３４Ｓ，３４Ｄを形成する。
【００５６】
次に、図２０（ａ），（ｂ）に示すようにハードマスク３１を除去する。
【００５７】
以後は、周知の製造技術を用いて、図２１（ａ），（ｂ）に示すようにゲート酸化膜１２、ゲート電極１３及び側壁絶縁膜１７などを形成する。一例をあげると素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。続いて、ＣＶＤ法等により全面に酸化膜を形成した後、エッチバックしてゲート電極１３の側壁に残存させる。また、上述した第７，第８の実施形態と同様に、上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００５８】
上記のような製造方法によれば、酸化膜３４Ｓ，３４Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させ性能を向上させることができる。上記埋め込み酸化膜３４Ｓ，３４Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００５９】
［第１０の実施形態］
図２２（ａ），（ｂ）乃至図２６（ａ），（ｂ）はそれぞれ、この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、図１（ａ）〜（ｄ）に示したＰチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＪ−Ｊ’線に沿った断面図である。
【００６０】
まず、図２２（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。
【００６１】
次に、図２３（ａ），（ｂ）に示すように、上記基板１０上、ゲート電極１３上及びゲート電極１３の側壁にわたって埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行い、ハードマスク３１の所望の場所を除去する。
【００６２】
引き続き、図２４（ａ），（ｂ）に示すように、ハードマスク３１の開口部分の基板１０の表面を酸化して酸化膜３５Ｓ，３５Ｄを形成する。
【００６３】
その後、図２５（ａ），（ｂ）に示すように、ハードマスク３１を除去する。
【００６４】
以後は、周知の技術を用いて、図２６（ａ），（ｂ）に示すようにゲート電極１３の側壁に絶縁膜１７を形成する。また、上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００６５】
上記のような製造方法によれば、酸化膜３５Ｓ，３５Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させ性能を向上させることができる。上記埋め込み酸化膜３５Ｓ，３５Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００６６】
すなわち、この発明の一態様に係る半導体装置は、半導体基板の主表面に形成された素子分離領域と、前記素子分離領域で区画された素子領域の前記半導体基板上に、ゲート絶縁膜を介在して設けられたゲート電極と、前記素子領域の前記半導体基板中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する。
【００６７】
そして、下記（ａ）〜（ｈ）のような構成を有する。
【００６８】
（ａ）上記埋め込み絶縁膜は、前記ソース／ドレイン領域の非コンタクト部に設けられている。
【００６９】
（ｂ）上記埋め込み絶縁膜上にコンタクトホールの一部が重なって形成されている。
【００７０】
（ｃ）上記埋め込み絶縁膜は酸化膜である。
【００７１】
（ｄ）上記埋め込み絶縁膜の深さは、素子分離領域の深さよりも浅い、もしくは深い。
【００７２】
（ｅ）上記埋め込み絶縁膜の深さは、ソース／ドレイン領域の接合深さよりも浅い、もしくは深い。
【００７３】
（ｆ）上記埋め込み絶縁膜の深さは、ゲート絶縁膜の２倍以上である。
【００７４】
（ｇ）上記埋め込み絶縁膜は、素子分離領域と接しない。
【００７５】
（ｈ）上記埋め込み絶縁膜は、チャネル幅方向に素子分離領域と接し、且つチャネル長方向には素子分離領域と接しない。
【００７６】
また、この発明の一態様に係る半導体装置は、ＳＯＩ基板のシリコン領域に形成された素子分離領域と、前記素子分離領域で区画された島状のシリコン領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、前記島状のシリコン領域中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する。
【００７７】
そして、下記（ｉ）〜（ｏ）のような構成を有する。
【００７８】
（ｉ）上記埋め込み絶縁膜は、ソース／ドレイン領域の非コンタクト部に設けられている。
【００７９】
（ｊ）上記埋め込み絶縁膜上にコンタクトホールの一部が重なって形成されている。
【００８０】
（ｋ）上記埋め込み絶縁膜は酸化膜である。
【００８１】
（ｌ）上記埋め込み絶縁膜は、ＢＯＸ層に到達している。
【００８２】
（ｍ）上記埋め込み絶縁膜の深さは、ゲート絶縁膜の２倍以上である。
【００８３】
（ｎ）上記埋め込み絶縁膜は、素子分離領域と接しない。
【００８４】
（ｏ）上記埋め込み絶縁膜は、チャネル幅方向に素子分離領域と接し、且つチャネル長方向には素子分離領域と接しない。
【００８５】
更に、この発明の一態様に係る半導体装置の製造方法は、半導体基板の主表面に素子分離領域を形成する工程と、前記素子分離領域で区画された素子領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクの一部に用いて前記素子領域中に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する。
【００８６】
更にまた、この発明の一態様に係る半導体装置の製造方法は、ＳＯＩ基板のシリコン領域に素子分離領域を形成して区画し、島状のシリコン領域を形成する工程と、島状のシリコン領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記島状のシリコン領域に前記ゲート電極をマスクの一部に用いて不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する。
【００８７】
上記のような構成並びに製造方法によれば、ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法が得られる。
【００８８】
以上第１乃至第１０の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８９】
【図１】この発明の第１の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２】この発明の第２の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図３】この発明の第３の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図。
【図４】この発明の第４の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図５】この発明の第５の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴの断面図。
【図６】この発明の第６の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴの断面図。
【図７】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図８】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図９】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１０】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１１】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１２】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１３】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１４】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１５】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１６】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１７】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１８】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１９】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２０】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２１】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２２】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２３】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２４】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２５】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２６】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２７】従来の半導体装置及びその製造方法について説明するためのもので、第１の例を示す断面図。
【図２８】従来の半導体装置及びその製造方法について説明するためのもので、第２の例を示す断面図。
【図２９】従来の半導体装置及びその製造方法について説明するためのもので、第３の例を示す断面図。
【符号の説明】
【００９０】
１０…半導体基板（Ｓｉ基板）、１１…素子分離領域、１２…ゲート酸化膜（ゲート絶縁膜）、１３…ゲート電極、１４，１５…ソース／ドレイン領域、１５…埋め込み酸化膜、１６Ｇ，１６Ｓ，１６Ｄ…シリサイド層、１７…側壁絶縁膜、１８…層間絶縁膜、１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄ…コンタクト部、２１Ｓ，２１Ｄ，２１Ｓ’，２１Ｄ’，２２Ｓ，２２Ｄ，２２Ｓ’，２２Ｄ’，２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３…埋め込み酸化膜（埋め込み絶縁膜）、２３…ＳＯＩ基板、２４…ＢＯＸ層、２５…島状のシリコン領域、３１…埋め込み酸化膜形成用ハードマスク、３２Ｓ，３２Ｄ，３３Ｓ，３３Ｄ，３４Ｓ，３４Ｄ，３５Ｓ，３５Ｄ…埋め込み酸化膜。
【技術分野】
【０００１】
この発明は、ＦＥＴのチャネル領域にストレスを印加してホールの移動度を向上させる技術を用いた半導体装置及びその製造方法に関し、特にＰチャネル型ＦＥＴに適用されるものである。
【背景技術】
【０００２】
半導体集積回路装置では、９０ｎｍ世代以降、ＦＥＴのチャネル領域にストレスを加えることで電子やホールの移動度を向上させ、ドレイン電流を増大させて性能を向上させる検討が進められている。
【０００３】
Ｎチャネル型ＦＥＴの性能を向上させるためには、例えば図２７に示すように、ゲート電極上に伸張性の応力を発生するストレスライナー（Stress Liner）１０１を設けることでＦＥＴ Ｑ１，Ｑ２のチャネル領域１０２Ａ，１０２Ｂにそれぞれ矢印で示すような伸張方向の応力を与える。この際、チャネル領域１０２Ａ，１０２Ｂには、下方に押し下げる応力も加わる。
【０００４】
また、ＣＭＯＳ型の回路では、例えば図２８に示すように、Ｎチャネル型ＦＥＴ Ｑ３とＰチャネル型ＦＥＴ Ｑ４それぞれに最適な応力を与えるように、伸張性の応力を発生するストレスライナー１０１と、圧縮性の応力を発生するストレスライナー１０３の二種類のストレスライナー（ＤＳＬ）を用いる（例えば非特許文献１参照）。すなわち、Ｎチャネル型ＦＥＴ Ｑ３のゲート電極上にストレスライナー１０１を設けることでチャネル領域１０４に伸張方向の応力を与え、Ｐチャネル型ＦＥＴ Ｑ４上にストレスライナー１０３を形成することでチャネル領域１０５に圧縮方向の応力を与える。
【０００５】
更に、ストレスライナーに代えてＳｉＧｅ層を用いてＮチャネル型ＦＥＴにストレスを与える構造も提案されている（例えば非特許文献２参照）。このEpitaxial ＳｉＧｅ（以後ｅＳｉＧｅと称する）技術は、例えば図２９に示すようにＰチャネル型ＦＥＴ Ｑ４のソース／ドレイン領域１０８，１０９下にＳｉＧｅ層１０６，１０７をそれぞれ埋め込み、格子定数の違いからチャネル領域１０５に圧縮方向の応力を与えるものである。
【０００６】
しかしながら、次世代ではＦＥＴの更なる性能向上が求められている。しかも、世代が進むにしたがってＦＥＴが微細化され、ストレス源であるストレスライナー１０１，１０３を形成するのが難しくなっている。また、格子定数の違いを利用するｅＳｉＧｅ技術では、大きなストレスを与えることができず充分な効果が得られない。
【非特許文献１】IEDM 2004 "Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing" H.S.Yang et al. pp.1075-1078.
【非特許文献２】IEDM 2003 "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistor" T.Ghani et al. pp.978-980.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、半導体基板の主表面に形成された素子分離領域と、前記素子分離領域で区画された素子領域の前記半導体基板上に、ゲート絶縁膜を介在して設けられたゲート電極と、前記素子領域の前記半導体基板中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する半導体装置が提供される。
【０００９】
この発明の他の一態様によると、ＳＯＩ基板のシリコン領域に形成された素子分離領域と、前記素子分離領域で区画された島状のシリコン領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、前記島状のシリコン領域中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する半導体装置が提供される。
【００１０】
この発明の更に他の一態様によると、半導体基板の主表面に素子分離領域を形成する工程と、前記素子分離領域で区画された素子領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクの一部に用いて前記素子領域中に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【００１１】
この発明の別の一態様によると、ＳＯＩ基板のシリコン領域に素子分離領域を形成して区画し、島状のシリコン領域を形成する工程と、島状のシリコン領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記島状のシリコン領域に前記ゲート電極をマスクの一部に用いて不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
この発明によれば、ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１（ａ）〜（ｄ）はそれぞれ、この発明の第１の実施形態に係る半導体装置について説明するためのものでＰチャネル型ＭＯＳＦＥＴを示している。（ａ）図はパターン平面図、（ｂ）図は（ａ）図のＡ−Ａ’線に沿った断面図、（ｃ）図は（ａ）図のＢ−Ｂ’線に沿った断面図、（ｄ）図は（ａ）図のＣ−Ｃ’線に沿った断面図である。
【００１４】
半導体基板（Ｓｉ基板）１０の主表面には、素子領域を電気的に分離するための素子分離領域１１が形成されている。この素子分離領域１１で区画された素子領域の基板１０上にはゲート酸化膜（ゲート絶縁膜）１２を介在してゲート電極１３が形成され、このゲート電極１３を挟んで基板１０中にソース／ドレイン領域１４，１５が配置されている。上記ゲート電極１３上及びソース／ドレイン領域１４，１５上にはそれぞれ、シリサイド層１６Ｇ，１６Ｓ，１６Ｄが形成されている。
【００１５】
上記ゲート電極１３の側壁には絶縁膜（酸化膜または窒化膜、ここでは酸化膜を例にとって説明する）１７が形成されている。上記基板１０の主表面上、上記絶縁膜１７上及びシリサイド層１６Ｇ上には層間絶縁膜１８が形成されている。この層間絶縁膜１８の上記ソース／ドレイン領域１４，１５上に対応する位置にはそれぞれ、２つのコンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが形成され、標準的なトランジスタ構成になっている。各コンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄはそれぞれ、コンタクトホール内に金属プラグが埋め込まれており、シリサイド層１６Ｓ，１６Ｄと電気的に接続されている。
【００１６】
上記ソース／ドレイン領域１４，１５におけるコンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが形成されていない領域には、埋め込み酸化膜（埋め込み絶縁膜）２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３が配置されている。これらの埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３は、チャネル長方向では素子分離領域１１には接しておらず、チャネル幅方向で接している（２１Ｓ−１，２１Ｓ−３，２１Ｄ−１，２１Ｄ−３）。また、Ｃ−Ｃ’線に沿った断面は、（ｃ）図に示すように、チャネル領域の中心に対して対称構造となっている。
【００１７】
図示しないが、上記層間絶縁膜１８上には配線層が形成されており、上記コンタクト部１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄが電源、接地点及び他の素子などに電気的に接続され、種々の回路が構成される。
【００１８】
上記のような構成によれば、埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３を形成するための酸化時に、酸化膜が体積膨張することによりＰチャネル型ＭＯＳＦＥＴのチャネル領域に矢印方向の圧縮応力が加わり、ホールの移動度を向上させてドレイン電流を増大させることができる。上記埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３は、ＦＥＴに本来必要なソース／ドレイン領域１４，１５中に形成するので専用のスペースは不要である。しかも、埋め込み酸化膜が体積膨張することにより発生する応力は、ｅＳｉＧｅ技術により発生する格子定数の違いを利用する応力よりもはるかに大きいので、微細化が進んでも充分に高い効果を得ることができる。従って、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に効果的にストレスを印加して性能を向上できる。
【００１９】
［第２の実施形態］
図２（ａ）〜（ｃ）はそれぞれ、この発明の第２の実施形態に係る半導体装置について説明するためのものでＰチャネル型ＭＯＳＦＥＴを示している。（ａ）図はパターン平面図、（ｂ）図は（ａ）図のＤ−Ｄ’線に沿った断面図、（ｃ）図は（ａ）図のＥ−Ｅ’線に沿った断面図である。
【００２０】
このＦＥＴの基本構造は第１の実施形態と同様であるが、非対称な平面パターンになっている。すなわち、ソース／ドレイン領域１４，１５に対してそれぞれ１つのコンタクト部１９Ｓ，１９Ｄが設けられており、コンタクト部１９Ｓはソース領域１４の端部に設けられ、コンタクト部１９Ｄはドレイン領域１５の中央部に設けられている。また、埋め込み酸化膜２１Ｓの一端が素子分離領域１１に接し、埋め込み酸化膜２１Ｄ−１，２１Ｄ−２は素子分離領域１１には接していない。
【００２１】
このように、ＦＥＴの平面パターンが非対称であっても、チャネル領域に圧縮応力を加えることができればホールの移動度を向上させてドレイン電流を増大させることができる。よって、第１の実施形態と実質的に等しい作用効果が得られる。
【００２２】
なお、コンタクト部がソース／ドレイン領域１４，１５の端部にあるか中央部にあるか、埋め込み酸化膜が素子分離領域に接しているか否かなどは、必要に応じて適宜選択すれば良い。
【００２３】
［第３の実施形態］
図３は、この発明の第３の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図である。このＦＥＴでは、素子領域上に２本のゲート電極（図３ではシリサイド層１６Ｇａ，１６Ｇｂで示す）が配置されており、２つのＦＥＴでソース／ドレイン領域の一方（ここではドレイン領域）を共用している。また、コンタクト部１９Ｓａ，１９Ｄ，１９Ｓｂは、ソース／ドレイン領域の一端側と他端側に交互に配置されている。更に、埋め込み酸化膜２１Ｓａ−１，２１Ｓａ−２はコンタクト部１９Ｓａを挟むように配置されており、埋め込み酸化膜２１Ｄ−１，２１Ｄ−２はコンタクト部１９Ｄを挟むように配置されており、埋め込み酸化膜２１Ｓｂ−１，２１Ｓｂ−２はコンタクト部１９Ｓｂを挟むように配置されている。上記埋め込み酸化膜２１Ｓａ−１，２１Ｓａ−２，２１Ｄ−１，２１Ｄ−２，２１Ｓｂ−１，２１Ｓｂ−２の一端はそれぞれ、素子分離領域１１に接している。
【００２４】
他の基本構造は、第１，第２の実施形態と同様である。
【００２５】
このような、２つのＦＥＴでソース／ドレイン領域の一方を共用するパターン構成であっても、埋め込み酸化膜２１Ｓａ−１，２１Ｓａ−２，２１Ｄ−１，２１Ｄ−２，２１Ｓｂ−１，２１Ｓｂ−２の形成時の体積膨張を利用して隣接するＦＥＴのチャネル領域に圧縮応力を加えることができる。この結果、ホールの移動度を向上させてＦＥＴのドレイン電流を増大させることができる。よって、ＦＥＴの性能を向上さ、第１，第２の実施形態と実質的に等しい作用効果が得られる。
【００２６】
［第４の実施形態］
図４（ａ）〜（ｃ）はそれぞれ、この発明の第４の実施形態に係る半導体装置について説明するためのものでＰチャネル型ＭＯＳＦＥＴを示している。（ａ）図はパターン平面図、（ｂ）図は（ａ）図のＦ−Ｆ’線に沿った断面図、（ｃ）図は（ａ）図のＣ−Ｃ’線に沿った断面図である。
【００２７】
このＦＥＴの基本構造は、第１の実施形態と同様であるが、（ｂ）図に示すようにコンタクト部１９Ｓ−１と埋め込み酸化膜２１Ｓ−１，２１Ｓ−２の一部、及びコンタクト部１９Ｓ−２と埋め込み酸化膜２１Ｓ−２，２１Ｓ−３の一部が重なっている。この構成は、層間絶縁膜１８へのコンタクトホールの形成時に埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３の端部を掘り込むことにより形成できる。
【００２８】
このような構成によれば、上述した第１乃至第３の実施形態の効果に加えて、素子領域のパターン占有面積を増大させることなく埋め込み酸化膜２１Ｓ−１，２１Ｓ−２，２１Ｓ−３の幅を広げることができる。これによって、コンタクト部１９Ｓ−１，１９Ｓ−２とシリサイド層１６Ｓ−１，１６Ｓ−２の接触面積を広げることができる。
【００２９】
従って、微細化が進んでも充分に高い効果を得ることができ、ＦＥＴのチャネル領域に効果的にストレスを印加して性能を向上できる。
【００３０】
なお、上述した第４の実施形態では、ソース側のコンタクト部１９Ｓ−１と埋め込み酸化膜２１Ｓ−１，２１Ｓ−２の一部、及びソース側のコンタクト部１９Ｓ−２と埋め込み酸化膜２１Ｓ−２，２１Ｓ−３の一部が重なっているパターン構成を示した。しかし、ドレイン側のコンタクト部１９Ｄ−１と埋め込み酸化膜２１Ｄ−１，２１Ｄ−２の一部、及びドレイン側のコンタクト部１９Ｄ−２と埋め込み酸化膜２１Ｄ−２，２１Ｄ−３の一部が重なっているパターン構成でも同様な作用効果が得られ、ソース側とドレイン側の両方のコンタクト部と埋め込み酸化膜の一部が重なるパターン構成であっても良い。
【００３１】
［第５の実施形態］
図５（ａ），（ｂ）はそれぞれ、この発明の第５の実施形態に係る半導体装置について説明するための断面図である。上述した第１乃至第４の実施形態では、図５（ａ）に示すように埋め込み酸化膜２１Ｓ，２１Ｄがソース／ドレイン領域１４，１５の接合深さより浅い場合を例にとって説明した。
【００３２】
しかしながら、図５（ｂ）に示すように埋め込み酸化膜２１Ｓ’，２１Ｄ’をソース／ドレイン領域１４，１５の接合深さより深く形成しても良い。上記埋め込み酸化膜２１Ｓ，２１Ｄは、酸化時に体積膨張によりチャネル領域に圧縮応力を与えられれば、図５（ａ）に示すようにソース／ドレイン領域の接合深さより浅くても良いし、図５（ｂ）に示すように深くても良い。
【００３３】
［第６の実施形態］
図６（ａ），（ｂ）はそれぞれ、この発明の第６の実施形態に係る半導体装置について説明するための断面図である。図６（ａ），（ｂ）は、ＳＯＩウェーハ（ＳＯＩ基板）にＰチャネル型ＭＯＳＦＥＴを形成した例を示している。ＳＯＩ基板２３には、半導体基板１０上にＢＯＸ層２４が形成され、このＢＯＸ層２４上にシリコン層が形成されている。上記シリコン層２３には、上記ＢＯＸ層２４に達する深さまで素子分離領域１１が形成され、素子領域となる島状のシリコン領域２５が形成されている。
【００３４】
このシリコン領域２５上には、ゲート酸化膜１２を介在してゲート電極１３が形成される。このゲート電極１３上にはシリサイド層１６Ｇが形成され、側壁には絶縁膜１７が形成されている。上記ゲート電極１３を挟んで、シリコン領域２５中にソース／ドレイン領域１４，１５が形成されている。このソース／ドレイン領域１４，１５上にはそれぞれシリサイド層１６Ｓ，１６Ｄが形成されている。
【００３５】
そして、上記ソース／ドレイン領域１４，１５にそれぞれ、チャネル領域に圧縮応力を与えるための埋め込み絶縁膜２２Ｓ，２２Ｄが形成されている。図６（ａ）に示す構成は埋め込み酸化膜２２Ｓ，２２ＤがＢＯＸ層２４に到達している場合、図６（ｂ）に示す構成は埋め込み酸化膜２２Ｓ’，２２Ｄ’がＢＯＸ層２４に到達していない場合を示している。
【００３６】
ＳＯＩウェーハにこの発明を適用した場合、上記埋め込み酸化膜は、チャネル領域に圧縮応力を与えられれば図６（ａ）に示すようにＢＯＸ層２４に到達しても良いし、図６（ｂ）に示すように到達しなくても良い。
【００３７】
このような構成であっても埋め込み酸化膜２１Ｓ，２１Ｄを形成する時の体積膨張を利用してチャネル領域に圧縮応力を与えることができ、ホールの移動度を向上させてドレイン電流を増大させることができる。上記埋め込み酸化膜２１Ｓ，２１Ｄは、ＦＥＴに本来必要なソース／ドレイン領域１４，１５中に形成するので専用のスペースは不要であり、且つｅＳｉＧｅ技術に比べて大きな圧縮応力を発生できるので、微細化が進んでも充分に高い効果を得ることができる。従って、ＦＥＴのチャネル領域に効果的にストレスを印加して性能を向上できる。
【００３８】
［第７の実施形態］
図７（ａ），（ｂ）乃至図１１（ａ），（ｂ）はそれぞれ、この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、図１（ａ）〜（ｄ）に示したＰチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＧ−Ｇ’線に沿った断面図である。
【００３９】
まず、図７（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。
【００４０】
次に、図８（ａ），（ｂ）に示すように、上記基板１０上に埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行う。そして、このハードマスク３１と基板１０の対応する位置をリセスする。
【００４１】
その後、上記ハードマスク３１上及びリセスした基板１０内に酸化膜を成膜し、ＣＭＰとウェット処理またはウェット処理のみを用いて、図９（ａ），（ｂ）に示すように基板１０のリセスした場所に酸化膜を残存させて埋め込み酸化膜３２Ｓ，３２Ｄを形成する。
【００４２】
次に、図１０（ａ），（ｂ）に示すようにハードマスク３１を除去する。
【００４３】
以後は、周知の製造技術を用いて、図１１（ａ），（ｂ）に示すようにゲート酸化膜１２、ゲート電極１３及び側壁絶縁膜１７などを形成する。一例をあげると素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。続いて、ＣＶＤ法等により全面に酸化膜を形成した後、エッチバックしてゲート電極１３の側壁に残存させる。また、上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域１４，１５上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００４４】
上記のような製造方法によれば、ソース／ドレイン領域１４，１５にそれぞれ埋め込み酸化膜３２Ｓ，３２Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させることができる。上記埋め込み酸化膜３２Ｓ，３２Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００４５】
［第８の実施形態］
図１２（ａ），（ｂ）乃至図１６（ａ），（ｂ）はそれぞれ、この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＨ−Ｈ’線に沿った断面図である。
【００４６】
まず、図１２（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。
【００４７】
次に、図１３（ａ），（ｂ）に示すように、上記基板１０上に埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行う。
【００４８】
その後、上記ハードマスク３１の開口内に露出された基板１０を酸化して酸化膜（埋め込み酸化膜）３３Ｓ，３３Ｄを形成する。
【００４９】
そして、図１５（ａ），（ｂ）に示すように、上記ハードマスク３１を除去する。
【００５０】
以後は、周知の製造技術を用いて、図１６（ａ），（ｂ）に示すようにゲート酸化膜１２、ゲート電極１３及び側壁絶縁膜１７などを形成する。一例をあげると素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。続いて、ＣＶＤ法等により全面に酸化膜を形成した後、エッチバックしてゲート電極１３の側壁に残存させる。また、上述した第７の実施形態と同様に上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域１４，１５上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００５１】
上記のような製造方法によれば、基板１０を酸化して酸化膜３３Ｓ，３３Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させることができる。上記酸化膜３３Ｓ，３３Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００５２】
［第９の実施形態］
図１７（ａ），（ｂ）乃至図２１（ａ），（ｂ）はそれぞれ、この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、図１（ａ）〜（ｄ）に示したＰチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＩ−Ｉ’線に沿った断面図である。
【００５３】
まず、図１７（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。
【００５４】
次に、図１８（ａ），（ｂ）に示すように、上記基板１０上に埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行う。そして、このハードマスク３１と基板１０の対応する位置をリセスする。
【００５５】
その後、図１９（ａ），（ｂ）に示すように、上記リセスした基板１０の表面を酸化して酸化膜（埋め込み酸化膜）３４Ｓ，３４Ｄを形成する。
【００５６】
次に、図２０（ａ），（ｂ）に示すようにハードマスク３１を除去する。
【００５７】
以後は、周知の製造技術を用いて、図２１（ａ），（ｂ）に示すようにゲート酸化膜１２、ゲート電極１３及び側壁絶縁膜１７などを形成する。一例をあげると素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。続いて、ＣＶＤ法等により全面に酸化膜を形成した後、エッチバックしてゲート電極１３の側壁に残存させる。また、上述した第７，第８の実施形態と同様に、上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００５８】
上記のような製造方法によれば、酸化膜３４Ｓ，３４Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させ性能を向上させることができる。上記埋め込み酸化膜３４Ｓ，３４Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００５９】
［第１０の実施形態］
図２２（ａ），（ｂ）乃至図２６（ａ），（ｂ）はそれぞれ、この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、図１（ａ）〜（ｄ）に示したＰチャネル型ＭＯＳＦＥＴの製造工程の一部を順次示している。（ａ）図はパターン平面図であり、（ｂ）図は（ａ）図のＪ−Ｊ’線に沿った断面図である。
【００６０】
まず、図２２（ａ），（ｂ）に示すように、半導体基板１０の主表面に素子分離領域１１を形成する。ここではＳＴＩ構造を例に取って示しており、素子分離領域１１で区画された領域が素子領域となる。素子分離領域１１で区画された素子領域の表面を熱酸化してゲート酸化膜を形成し、このゲート酸化膜上にゲート電極材料、例えばポリシリコン層を形成してパターニングすることによりゲート酸化膜１２とゲート電極１３を形成する。
【００６１】
次に、図２３（ａ），（ｂ）に示すように、上記基板１０上、ゲート電極１３上及びゲート電極１３の側壁にわたって埋め込み酸化膜形成用のハードマスク３１を成膜し、フォトレジストを使用してパターンニングを行い、ハードマスク３１の所望の場所を除去する。
【００６２】
引き続き、図２４（ａ），（ｂ）に示すように、ハードマスク３１の開口部分の基板１０の表面を酸化して酸化膜３５Ｓ，３５Ｄを形成する。
【００６３】
その後、図２５（ａ），（ｂ）に示すように、ハードマスク３１を除去する。
【００６４】
以後は、周知の技術を用いて、図２６（ａ），（ｂ）に示すようにゲート電極１３の側壁に絶縁膜１７を形成する。また、上記ゲート電極１３をマスクの一部に用いて基板１０中に不純物を導入し、ソース／ドレイン領域１４，１５を形成する。引き続き、サリサイドプロセスによりゲート電極１３上及びソース／ドレイン領域１４，１５上にそれぞれシリサイド層（図示せず）を形成する。更に、全面に層間絶縁膜を形成した後、ソース／ドレイン領域上に対応する位置にコンタクトホールを形成し、金属プラグを埋め込んでコンタクト部を形成する。そして、上記層間絶縁膜上に配線層の形成や表面保護膜の形成を行う。
【００６５】
上記のような製造方法によれば、酸化膜３５Ｓ，３５Ｄを形成する時の体積膨張により、Ｐチャネル型ＭＯＳＦＥＴのチャネル領域に圧縮方向の応力を与えることができる。これによって、ホールの移動度を向上させてドレイン電流を増大させ性能を向上させることができる。上記埋め込み酸化膜３５Ｓ，３５Ｄは、ソース／ドレイン領域１４，１５中に形成するので、特別なスペースは不要であり且つＦＥＴが微細化されても高い効果を得ることができる。
【００６６】
すなわち、この発明の一態様に係る半導体装置は、半導体基板の主表面に形成された素子分離領域と、前記素子分離領域で区画された素子領域の前記半導体基板上に、ゲート絶縁膜を介在して設けられたゲート電極と、前記素子領域の前記半導体基板中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する。
【００６７】
そして、下記（ａ）〜（ｈ）のような構成を有する。
【００６８】
（ａ）上記埋め込み絶縁膜は、前記ソース／ドレイン領域の非コンタクト部に設けられている。
【００６９】
（ｂ）上記埋め込み絶縁膜上にコンタクトホールの一部が重なって形成されている。
【００７０】
（ｃ）上記埋め込み絶縁膜は酸化膜である。
【００７１】
（ｄ）上記埋め込み絶縁膜の深さは、素子分離領域の深さよりも浅い、もしくは深い。
【００７２】
（ｅ）上記埋め込み絶縁膜の深さは、ソース／ドレイン領域の接合深さよりも浅い、もしくは深い。
【００７３】
（ｆ）上記埋め込み絶縁膜の深さは、ゲート絶縁膜の２倍以上である。
【００７４】
（ｇ）上記埋め込み絶縁膜は、素子分離領域と接しない。
【００７５】
（ｈ）上記埋め込み絶縁膜は、チャネル幅方向に素子分離領域と接し、且つチャネル長方向には素子分離領域と接しない。
【００７６】
また、この発明の一態様に係る半導体装置は、ＳＯＩ基板のシリコン領域に形成された素子分離領域と、前記素子分離領域で区画された島状のシリコン領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、前記島状のシリコン領域中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜とを具備する。
【００７７】
そして、下記（ｉ）〜（ｏ）のような構成を有する。
【００７８】
（ｉ）上記埋め込み絶縁膜は、ソース／ドレイン領域の非コンタクト部に設けられている。
【００７９】
（ｊ）上記埋め込み絶縁膜上にコンタクトホールの一部が重なって形成されている。
【００８０】
（ｋ）上記埋め込み絶縁膜は酸化膜である。
【００８１】
（ｌ）上記埋め込み絶縁膜は、ＢＯＸ層に到達している。
【００８２】
（ｍ）上記埋め込み絶縁膜の深さは、ゲート絶縁膜の２倍以上である。
【００８３】
（ｎ）上記埋め込み絶縁膜は、素子分離領域と接しない。
【００８４】
（ｏ）上記埋め込み絶縁膜は、チャネル幅方向に素子分離領域と接し、且つチャネル長方向には素子分離領域と接しない。
【００８５】
更に、この発明の一態様に係る半導体装置の製造方法は、半導体基板の主表面に素子分離領域を形成する工程と、前記素子分離領域で区画された素子領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクの一部に用いて前記素子領域中に不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する。
【００８６】
更にまた、この発明の一態様に係る半導体装置の製造方法は、ＳＯＩ基板のシリコン領域に素子分離領域を形成して区画し、島状のシリコン領域を形成する工程と、島状のシリコン領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、前記島状のシリコン領域に前記ゲート電極をマスクの一部に用いて不純物を導入し、ソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程とを具備する。
【００８７】
上記のような構成並びに製造方法によれば、ＦＥＴのチャネル領域に効果的にストレスを印加できる半導体装置及びその製造方法が得られる。
【００８８】
以上第１乃至第１０の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８９】
【図１】この発明の第１の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２】この発明の第２の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図３】この発明の第３の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図。
【図４】この発明の第４の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図５】この発明の第５の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴの断面図。
【図６】この発明の第６の実施形態に係る半導体装置について説明するためのもので、Ｐチャネル型ＭＯＳＦＥＴの断面図。
【図７】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図８】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図９】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１０】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１１】この発明の第７の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１２】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１３】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１４】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１５】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１６】この発明の第８の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１７】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１８】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図１９】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２０】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２１】この発明の第９の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２２】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２３】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２４】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２５】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２６】この発明の第１０の実施形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示しておりＰチャネル型ＭＯＳＦＥＴのパターン平面図及び断面図。
【図２７】従来の半導体装置及びその製造方法について説明するためのもので、第１の例を示す断面図。
【図２８】従来の半導体装置及びその製造方法について説明するためのもので、第２の例を示す断面図。
【図２９】従来の半導体装置及びその製造方法について説明するためのもので、第３の例を示す断面図。
【符号の説明】
【００９０】
１０…半導体基板（Ｓｉ基板）、１１…素子分離領域、１２…ゲート酸化膜（ゲート絶縁膜）、１３…ゲート電極、１４，１５…ソース／ドレイン領域、１５…埋め込み酸化膜、１６Ｇ，１６Ｓ，１６Ｄ…シリサイド層、１７…側壁絶縁膜、１８…層間絶縁膜、１９Ｓ，２０Ｓ，１９Ｄ，２０Ｄ…コンタクト部、２１Ｓ，２１Ｄ，２１Ｓ’，２１Ｄ’，２２Ｓ，２２Ｄ，２２Ｓ’，２２Ｄ’，２１Ｓ−１，２１Ｓ−２，２１Ｓ−３，２１Ｄ−１，２１Ｄ−２，２１Ｄ−３…埋め込み酸化膜（埋め込み絶縁膜）、２３…ＳＯＩ基板、２４…ＢＯＸ層、２５…島状のシリコン領域、３１…埋め込み酸化膜形成用ハードマスク、３２Ｓ，３２Ｄ，３３Ｓ，３３Ｄ，３４Ｓ，３４Ｄ，３５Ｓ，３５Ｄ…埋め込み酸化膜。
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された素子分離領域と、
前記素子分離領域で区画された素子領域の前記半導体基板上に、ゲート絶縁膜を介在して設けられたゲート電極と、
前記素子領域の前記半導体基板中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、
前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜と
を具備することを特徴とする半導体装置。
【請求項２】
ＳＯＩ基板のシリコン領域に形成された素子分離領域と、
前記素子分離領域で区画された島状のシリコン領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、
前記島状のシリコン領域中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、
前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜と
を具備することを特徴とする半導体装置。
【請求項３】
前記埋め込み絶縁膜は、体積膨張によって前記ソース／ドレイン領域間のチャネル領域に圧縮応力を与える酸化膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の主表面に素子分離領域を形成する工程と、
前記素子分離領域で区画された素子領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクの一部に用いて前記素子領域中に不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
ＳＯＩ基板のシリコン領域に素子分離領域を形成して区画し、島状のシリコン領域を形成する工程と、
島状のシリコン領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記島状のシリコン領域に前記ゲート電極をマスクの一部に用いて不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の主表面に形成された素子分離領域と、
前記素子分離領域で区画された素子領域の前記半導体基板上に、ゲート絶縁膜を介在して設けられたゲート電極と、
前記素子領域の前記半導体基板中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、
前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜と
を具備することを特徴とする半導体装置。
【請求項２】
ＳＯＩ基板のシリコン領域に形成された素子分離領域と、
前記素子分離領域で区画された島状のシリコン領域上に、ゲート絶縁膜を介在して形成されたゲート電極と、
前記島状のシリコン領域中に、前記ゲート電極を挟んで形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上にそれぞれ接続されたコンタクト部と、
前記ソース／ドレイン領域にそれぞれ埋め込み形成され、前記ソース／ドレイン領域間のチャネル領域に応力を与える埋め込み絶縁膜と
を具備することを特徴とする半導体装置。
【請求項３】
前記埋め込み絶縁膜は、体積膨張によって前記ソース／ドレイン領域間のチャネル領域に圧縮応力を与える酸化膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の主表面に素子分離領域を形成する工程と、
前記素子分離領域で区画された素子領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクの一部に用いて前記素子領域中に不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
ＳＯＩ基板のシリコン領域に素子分離領域を形成して区画し、島状のシリコン領域を形成する工程と、
島状のシリコン領域上に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記島状のシリコン領域に前記ゲート電極をマスクの一部に用いて不純物を導入し、ソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域中にそれぞれ、体積膨張によりチャネル領域に圧縮応力を与える埋め込み絶縁膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２００８−２１８８９９（Ｐ２００８−２１８８９９Ａ）
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願番号】特願２００７−５７４２９（Ｐ２００７−５７４２９）
【出願日】平成１９年３月７日（２００７．３．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年９月１８日（２００８．９．１８）
【国際特許分類】
【出願日】平成１９年３月７日（２００７．３．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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