半導体装置
【課題】 オン抵抗の増大を抑制しつつ、耐圧の低下を抑制する技術を提供する。
【解決手段】 ノーマリオフ型の半導体装置１００は、ヘテロ接合を構成する半導体層１６と、第１リセス部８と、第１リセス部８よりも浅い第２リセス部４と、ゲート部５を備えている。半導体層１６は、第１半導体層１２と、第１半導体層１２上に設けられているとともに第１半導体層１２よりもバンドギャップが広い第２半導体層１４を有している。第２リセス部４は、第２半導体層１４を貫通していない。第２リセス部４の下方に位置する第２チャネル部Ｃ２は、第１リセス部８の下方に位置する第１チャネル部Ｃ１よりも電流経路２０の上流側に配置されている上流側第２チャネル部Ｃ２ｕを有する。
【解決手段】 ノーマリオフ型の半導体装置１００は、ヘテロ接合を構成する半導体層１６と、第１リセス部８と、第１リセス部８よりも浅い第２リセス部４と、ゲート部５を備えている。半導体層１６は、第１半導体層１２と、第１半導体層１２上に設けられているとともに第１半導体層１２よりもバンドギャップが広い第２半導体層１４を有している。第２リセス部４は、第２半導体層１４を貫通していない。第２リセス部４の下方に位置する第２チャネル部Ｃ２は、第１リセス部８の下方に位置する第１チャネル部Ｃ１よりも電流経路２０の上流側に配置されている上流側第２チャネル部Ｃ２ｕを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合を構成する半導体層を備えるノーマリオフ型の半導体装置に関する。
【背景技術】
【０００２】
ヘテロ接合を構成する半導体層を備える半導体装置が知られている。図１９に、この種の典型的な半導体装置を例示する。半導体装置５００は、ヘテロ接合を構成する半導体層５１６とドレイン電極５１８とソース電極５１０とゲート部５０５を備えている。半導体層５１６は窒化ガリウム（ＧａＮ）の第１半導体層５１２と窒化アルミニウムガリウム（ＡｌＧａＮ）の第２半導体層５１４を有しており、第２半導体層５１４のバンドギャップが第１半導体層５１２のバンドギャップよりも広い。このため、第１半導体層５１２と第２半導体層５１４は、ヘテロ接合を構成している。ゲート部５０５はゲート絶縁膜５０２とゲート電極５０６を有しており、ゲート電極５０６がゲート絶縁膜５０２を介して半導体層５１６に対向している。
【０００３】
第１半導体層５１２と第２半導体層５１４のヘテロ接合面には、２次元電子ガス層が形成される。その２次元電子ガス層を電子が走行することにより、ドレイン電極５１８からソース電極５１０に向けて電流が流れる。半導体装置５００では、ゲート部５０５のゲート電極５０６に印加する電圧を制御することで、ゲート部５０５の下方の電子密度が調整されてオン・オフが切り換えられる。
【０００４】
２次元電子ガス層の電子密度は、第２半導体層５１４の厚みＴ５１４に依存することが知られている。第２半導体層５１４の厚みＴ５１４が厚いと２次元電子ガス層の電子密度が増加し、第２半導体層５１４の厚みＴ５１４が薄いと２次元電子ガス層の電子密度が低下する。
【０００５】
例えば、第２半導体層５１４の厚みＴ５１４を厚くすれば、２次元電子ガス層の電子密度が増加し、２次元電子ガス層のチャネル抵抗を低下させることができる。このため、第２半導体層５１４の厚みＴ５１４が厚いと、半導体装置５００のオン抵抗を低下させることができる。しかしながら、第２半導体層５１４の厚みＴ５１４が厚いと、ゲート部５０５の下方のヘテロ接合面は、ゲート部５０５が電気的に浮遊の状態で２次元電子ガス層が生成する状態となる。このため、第２半導体層５１４の厚みＴ５１４が厚い場合、半導体装置５００はノーマリオンで動作する。
【０００６】
安全面を考慮すると、ノーマリオフで動作する半導体装置が望まれている。特許文献１及び２には、ノーマリオフ型の半導体装置が例示されている。図２０に特許文献１に開示される半導体装置６００の概要を示し、図２１に特許文献２に開示される半導体装置７００の概要を示す。いずれの半導体装置も、半導体層６１６，７１６の表面にリセス部が形成されており、そのリセス部に対応してゲート部６０５，７０５が形成されていることを特徴としている。半導体装置６００では、ゲート部６０５のゲート電極６０６がリセス部のみに形成されている。半導体装置７００では、ゲート部７０５のゲート電極７０６の一部がリセス部から横方向に延在しており、ゲート部７０５がリセス部及び非リセス部の一部にも形成されている。ここでいう「非リセス部」とは、半導体層７１６のうちのリセス部が形成されていない部分のことをいう。
【０００７】
半導体装置６００，７００の双方ともに、第２半導体層６１４，７１４は、厚みが厚い部分（非リセス部に対応する部分）と薄い部分（リセス部に対応する部分であり、この例では、第２半導体層６１４，７１４が完全に除去されている。このように、完全に除去される場合も薄い部分に含まれる）を有しており、ゲート部６０５，７０５が第２半導体層６１４，７１４の厚みが薄い部分に対応して形成されている。第２半導体層６１４，７１４の厚みが薄い部分では、ゲート部６０５，７０５が浮遊の状態で２次元電子ガス層が形成されない状態となり、ゲート部６０５，７０５にゲートオン電圧が印加されない限り、ドレイン電極６１８，７１８とソース電極６１０，７１０の間が導通しない。このため、半導体装置６００，７００は、ノーマリオフで動作する。一方、第２半導体層６１４，７１４の厚みが厚い部分に対応するヘテロ接合面では、２次元電子ガス層の電子密度が高いことから、半導体装置６００，７００のオン抵抗を低下させることができる。特許文献１及び２の技術は、ノーマリオフ動作を実現するために第２半導体層６１４，７１４に厚みが薄い部分を形成し、オン抵抗を低下させるために第２半導体層６１４，７１４に厚みが厚い部分を形成することで、ノーマリオフ動作とオン抵抗の低下を両立させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２４６２９２号公報
【特許文献２】特開２００９−２３１４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に対応する半導体装置６００では、ゲート部６０５のゲート電極６０６がリセス部のみに形成されており、図示６０２Ａに示される部分にはゲート電極６０６が配置されていない。このため、半導体装置６００のゲート部６０５にオン電圧が印加されても、その部分のチャネル密度が極めて低く、オン抵抗が大きいという問題がある。一方、特許文献２に対応する半導体装置７００では、ゲート部７０５のゲート電極７０６がリセス部及び非リセス部の一部に形成されており、上記問題は改善される。しかしながら、半導体装置７００では、第２半導体層７１４の厚い部分が空乏化し難いことから、ゲート部７０５のドレイン側端部７０２Ａに過大な電界がかかり、耐圧が低いという問題がある。
【００１０】
上記したように、リセス部を形成して第２半導体層に薄い部分と厚い部分を設ける技術では、ゲート部の形態によってオン抵抗の増大又は耐圧の低下が問題となる。本明細書に開示する技術は、ヘテロ接合を構成する半導体層を備えるノーマリオフ型の半導体装置において、オン抵抗の増大と耐圧の低下の双方を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本明細書で開示される半導体装置では、ヘテロ接合面を有する第２半導体層に厚みが薄い部分と厚い部分の他に、厚みが中間の部分がさらに形成されており、ゲート部の端部がその厚みが中間の部分に配置されていることを特徴としている。具体的には、第２半導体層の表面部に第２のリセス部を形成することで、第２半導体層に厚みが中間の部分が形成される。ゲート部は、第２半導体層の厚みの薄い部分を覆うとともに、端部が厚みが中間の部分に配置されている。厚みが中間の部分では、厚みが薄い部分よりもヘテロ接合面の２次元電子ガス層のキャリア密度が高い。このため、ゲート部の端部が厚みが薄い部分に配置される場合に比して、オン抵抗の増大が抑制される。さらに、厚みが中間の部分は、厚みが厚い部分よりもヘテロ接合面の２次元電子ガス層のキャリア密度が低く、空乏化され易い。このため、ゲート部の端部における電界が緩和され、耐圧の低下も抑制される。このように、本明細書で開示される半導体装置では、第２半導体層が、ノーマリオフ動作を実現するための厚みが薄い部分と、オン抵抗を低下させるための厚みが厚い部分の他に、ゲート部の端部に対応した厚みが中間の部分を備えていることで、オン抵抗の増大と耐圧の低下の双方を改善することができる。
【００１２】
本明細書で開示する半導体装置は、ノーマリオフ型の半導体装置であって、ヘテロ接合を構成する半導体層と、第１リセス部と、第２リセス部と、ゲート部とを備えている。第１リセス部は、半導体層の表面部に形成されている。第２リセス部は、半導体層の表面部に形成されており、第１リセス部よりも浅い。ゲート部は、第１リセス部に形成されているとともに、第２リセス部の少なくとも一部にも形成されている。このため、ゲート部は、平面視したときに、第１リセス部から伸びて第２リセス部の少なくとも一部を覆うように形成されている。半導体層は、第１半導体層と、第１半導体層上に設けられているとともに第１半導体層よりもバンドギャップが広い第２半導体層とを有している。第１リセス部は、第２半導体層を貫通して第１半導体層に達していてもよく、第２半導体層を貫通していなくてもよい。第２リセス部は、第２半導体層を貫通していない。第１リセス部に形成されているゲート部の下方には第１チャネル部が形成されている。第２リセス部に形成されているゲート部の下方には第２チャネル部が形成されている。第２チャネル部は、第１チャネル部よりも電流経路の上流側に配置されている上流側第２チャネル部を有する。
【００１３】
上記の半導体装置では、第２リセス部が形成されており、その第２リセス部の底面は第２半導体層の表面と第１リセス部の底面の間に位置している。このため、上記の半導体装置では、第１リセス部が形成されている部分が第２半導体層の厚みが薄い部分であり、第２リセス部が形成されている部分が第２半導体層の厚みが中間の部分であり、非リセス部が第２半導体層の厚みが厚い部分である。上記の半導体装置では、ゲート部の端部が第２リセス部に配置されている。このため、上記の半導体装置では、オン抵抗の増大と耐圧の低下の双方を改善することができる。
【００１４】
第１リセス部と第２リセス部の間に、非リセス部が存在していてもよい。すなわち、半導体装置を平面視したときに、第１リセス部と第２リセス部が離れていてもよい。リセス部は、半導体層の表面に開口を有するマスクを形成した後、開口部をエッチングすることにより形成される。エッチング深さの誤差を少なくするためには、第１リセス部と第２リセス部を各々１回のエッチングで形成することが好ましい。第１リセス部と第２リセス部を各々１回のエッチングで形成する場合、第１リセス部に対応するマスクを形成して開口部から露出する半導体層の表面部をエッチングする工程と、第２リセス部に対応するマスクを形成して開口部から露出する半導体層の表面部をエッチングする工程を実施する。なお、第１リセス部を形成する工程と第２リセス部を形成する工程の順序はどちらが先でも構わない。例えば、第１リセス部を形成した後に第２リセス部を形成する場合、先に形成された第１リセス部がさらにエッチングされないように、第１リセス部は第２リセス部を形成する際のマスクで覆う必要がある。このとき、第１リセス部に隣接して第２リセス部を形成しようとすると、第２リセス部に対応するマスクの位置合わせが困難となる。例えば、第２リセス部に対応するマスクが位置ずれし、第１リセス部の底面の一部が露出すると、第２リセス部を形成するときに第１リセス部の底面の一部もエッチングされてしまう。このような事態を避けるためには、第１リセス部が第２リセス部に対応するマスクで確実に覆われるように、第２リセス部に対応するマスクを第１リセス部から十分に離れた位置まで延在して形成し、第２リセス部に対応するマスクの位置ずれを許容するのが望ましい。この場合、第１リセス部と第２リセス部の間に、非リセス部が形成されることとなる。すなわち、第１リセス部と第２リセス部の間に非リセス部が存在する形態の半導体装置は、第１リセス部と第２リセス部が独立した工程で製造されたことを反映しており、その結果、形成されている第１リセス部と第２リセス部のエッチング深さは所望の深さに正確に一致している。なお、第１リセス部と第２リセス部の間の非リセス部にはゲート部が配置されており、そのゲート部の下方には２次元電子ガス層が形成されるので、第１リセス部と第２リセス部の間のオン抵抗の増大が抑制される。
【００１５】
半導体層には、様々な材料を用いることができる。例えば、半導体層の材料には窒化物半導体を用いてもよい。
【発明の効果】
【００１６】
本明細書で開示する技術によると、オン抵抗の増大を抑制しつつ、耐圧の低下が抑制された半導体装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】実施例１の半導体装置の断面図を示す。
【図２】実施例１の半導体装置の製造工程を示す（１）。
【図３】実施例１の半導体装置の製造工程を示す（２）。
【図４】実施例１の半導体装置の製造工程を示す（３）。
【図５】実施例１の半導体装置の製造工程を示す（４）。
【図６】実施例１の半導体装置の製造工程を示す（５）。
【図７】実施例１の半導体装置の他の製造工程を示す（１）。
【図８】実施例１の半導体装置の他の製造工程を示す（２）。
【図９】実施例１の半導体装置の他の製造工程を示す（３）。
【図１０】実施例１の半導体装置の他の製造工程を示す（４）。
【図１１】実施例２の半導体装置の断面図を示す。
【図１２】実施例２の半導体装置の製造工程を示す（１）。
【図１３】実施例２の半導体装置の製造工程を示す（２）。
【図１４】実施例３の半導体装置の断面図を示す。
【図１５】実施例４の半導体装置の断面図を示す。
【図１６】第２半導体層の厚みをシミュレーションするためのモデルを示す。
【図１７】第２半導体層中のＡｌの組成比と第２半導体層の厚みとの関係を示す。
【図１８】第２半導体層中のＡｌの組成比と半導体装置の耐圧との関係を示す。
【図１９】従来の半導体装置の断面図を示す。
【図２０】従来の半導体装置の断面図を示す。
【図２１】従来の半導体装置の断面図を示す。
【発明を実施するための形態】
【００１８】
（第１実施形態）
図１に示すように、半導体装置１００は、半導体層１６と、ドレイン電極１８と、ソース電極１０と、ゲート部５を備えている。半導体層１６は、窒化ガリウム（ＧａＮ）を材料とするｉ型の第１半導体層１２と、窒化アルミニウムガリウム（Ａｌ０．２５Ｇａ０．７５Ｎ）を材料とするｉ型の第２半導体層１４を備えている。第１半導体層１２と第２半導体層１４によりへテロ接合が構成されている。第１半導体層１２の厚みＴ１２はおよそ４μｍであり、第２半導体層１４の厚みＴ１４はおよそ２５ｎｍである。半導体層１６の表面部には、第１リセス部８と第２リセス部４が形成されている。第１リセス部８は第２リセス部４内に位置しており、第１リセス部８のドレイン電極１８側の側面が第２リセス部４に連続しており、第１リセス部８のソース電極１０側の側面も第２リセス部４に連続している。第１リセス部８の深さＤ８はおよそ３５ｎｍであり、第２リセス部４の深さＤ４はおよそ１５ｎｍである。第１リセス部８は第２半導体層１４を貫通しており、その底面は第１半導体層１２内に位置する。第２リセス部４は第２半導体層１４を貫通しておらず、その底面が第２半導体層１４内に位置する。第２リセス部４の底面は、第２半導体層１４の表面と第１リセス部８の底面の間に位置している。第２リセス部４が形成されている範囲Ｃ２ａ及びＣ２ｂでは、第２半導体層１４の厚みはおよそ１０ｎｍである。
【００１９】
ドレイン電極１８とソース電極１０は、ゲート部５を挟んで離れた位置に設けられており、各々半導体層１６の表面に電気的に接続している。ドレイン電極１８は電源の高電圧側に接続されており、ソース電極１０は接地されている。ゲート部５はゲート電極６とゲート絶縁膜２を有しており、ゲート電極６がゲート絶縁膜２を介して第１リセス部８の全体と第２リセス部４の一部に対向している。ゲート部５のドレイン側端部６ｄは、第２リセス部４に位置している。ゲート部５のソース側端部６ｓも、第２リセス部４に位置している。ゲート部５は、第１リセス部８から伸びて第２リセス部４の一部まで連続している。半導体装置１００を平面視すると、ゲート部５が、第１リセス部８の全体を覆うとともに、第１リセス部８から伸びて第２リセス部４の一部を覆う格好となる。
【００２０】
半導体層１６内に形成される電子のチャネルについて説明する。第１リセス部８に対応する範囲Ｃ１では、半導体層１６がヘテロ接合面を有していない。そのため、範囲Ｃ１では、半導体層１６にバンドギャップの相違による２次元電子ガス層が形成されない。範囲Ｃ１では、ゲート部５のゲート電極６に正のオン電圧が印加されると、ゲート絶縁膜２の周囲の半導体層１６に電子が蓄積され、蓄積層が形成される。以下の説明では、範囲Ｃ１の半導体層１６を第１チャネル部Ｃ１と称す。ゲート部５にオン電圧が印加されていないときは、ゲート部５の電圧は接地電圧となり、第１チャネル部Ｃ１に蓄積層が形成されず、第１チャネル部Ｃ１を電子が移動することができない。半導体装置１００は、ノーマリオフ型の半導体装置である。
【００２１】
なお、第１リセス部８の深さＤ８は、第２半導体層１４の厚みＴ１４より浅くてもよい。この場合、第１チャネル部Ｃ１に第１半導体層１２と第２半導体層１４のヘテロ界面が現れる。この場合の第１リセス部８の深さＤ８は、ゲート部５のゲート電極６にオフ電圧（接地電圧）が印加されたときに第１チャネル部Ｃ１に２次元電子ガス層が形成されず、ゲート部５のゲート電極６にオン電圧が印加されたときにだけ第１チャネル部Ｃ１に２次元電子ガス層形成される深さであればよい。
【００２２】
第２リセス部４は、ゲート部５が対向していない範囲Ｃ２ａと、ゲート部５が対向している範囲Ｃ２ｂを備えている。第２リセス部の深さは、ゲート部５が浮遊の状態で２次元電子ガス層が形成されるように調整されている。そのため、範囲Ｃ２ａと範囲Ｃ２ｂには、ドレイン電圧が高くない限り２次元電子ガス層が形成される。すなわち、ゲート部５にオン電圧が印加され、ドレイン電極１８からソース電極１０に向けて電流が流れているとき（ドレイン電圧は低い）だけでなく、ゲート部５にオフ電圧が印加されている場合でも、ドレイン電極１８に高電圧が印加されていない場合には２次元電子ガス層が形成される。そのため、半導体装置１００のオン状態において、ゲート電圧が印加されない範囲Ｃ２ａにも２次元電子ガス層が形成される。また、範囲Ｃ２ａと範囲Ｃ２ｂでは、ゲート部５にオフ電圧（接地電圧）が印加され、ドレイン電極１８に高電圧が印加されると２次元電子ガス層が消失する。そのため、範囲Ｃ２ａと範囲Ｃ２ｂでは、ゲート部５にオフ電圧が印加され、ドレイン電極１８とソース電極１０の間に電位差が生じると、半導体層１６のヘテロ接合面が空乏化される。以下の説明では、範囲Ｃ２ａ及び範囲Ｃ２ｂの半導体層１６を第２チャネル部Ｃ２と称す。第２チャネル部Ｃ２は、第１チャネル部Ｃ１よりもドレイン電極１８側（電流経路の上流側）に位置する上流側第２チャネル部Ｃ２ｕと、第１チャネル部Ｃ１よりもソース電極１０側（電流経路の下流側）に位置する下流側第２チャネル部Ｃ２ｌとに区別することができる。
【００２３】
上記したように、範囲Ｃ２（第２チャネル部）は、ゲート部５にオン電圧が印加されているときには２次元電子ガス層が形成され、ゲート部５にオフ電圧が印加され、ドレイン電極１８に高電圧が印加されているときには２次元電子ガス層が消失する。すなわち、第２リセス部４の深さＤ４は、ゲート部５にオン電圧が印加されたときに第２チャネル部Ｃ２に２次元電子ガス層が形成され、ゲート部５にオフ電圧が印加され、ドレイン電極１８に高電圧が印加されたときに第２チャネル部Ｃ２の２次元電子ガス層が空乏化する深さであればよい。そのような深さであれば、第２リセス部４は、階段状に複数の深さを有していてもよい。
【００２４】
なお、「ドレイン電極１８に高電圧が印加されている」とは、ドレイン電圧が、ドレイン電極１８に電圧が印加されていないときに第２チャネル部Ｃ２の２次元電子ガス層を空乏化することができるゲート電圧の絶対値である状態のことをいう。具体的にいうと、上記したように、第２チャネル部Ｃ２には、ドレイン電圧が高くない限り２次元電子ガス層が形成される。ドレイン電圧を高くすることなく第２チャネル部Ｃ２の２次元電子ガス層を消失させるためには、ゲート部５に負の電圧を印加しなくてはいけない。この負の電圧は、第２リセス部４の閾値電圧と評価することができる。ドレイン電圧がこのような大きさに達している状態を、「ドレイン電極１８に高電圧が印加されている」という。すなわち、ドレイン電圧が、第２リセス部４の閾値電圧の絶対値の電圧以上に達していることを、「ドレイン電極１８に高電圧が印加されている」という。
【００２５】
非リセス部Ｃ３は、第１リセス部８及び第２リセス部４が形成されていない。非リセス部Ｃ３には濃い濃度の２次元電子ガス層が形成されるので、半導体装置１００のチャネル抵抗を小さくすることができる。なお、第２半導体層１４の厚みＴ１４が厚くなるほど、２次元電子ガス層の濃度が濃くなり、チャネル抵抗が小さくなる。以下の説明では非リセス部Ｃ３を第３チャネル部Ｃ３と称す。第３チャネル部Ｃ３には、低抵抗のチャネルが形成される。
【００２６】
ゲート部５に正のオン電圧を印加すると、第１チャネル部Ｃ１，第２チャネル部Ｃ２に電子のチャネルが形成される。そのため、ゲート部５に正のオン電圧を印加すると、電流が、ドレイン電極１８からソース電極１０に向けて矢印２０の方向に流れる。ドレイン電極１８からソース電極１０までの間に低抵抗のチャネルが連続するので、半導体装置１００のオン抵抗は小さい。ゲート部５に印加している電圧をオフすると、ゲート部５の電圧は接地電圧になる。第１チャネル部Ｃ１に形成されていたチャネルか消失し、さらにドレイン電圧が上昇し、第２チャネル部Ｃ２の２次元電子ガス層が空乏化される。空乏層は、ゲート部５からドレイン電極１８に向けて伸びるので、第２チャネル部Ｃ２だけでなく第３チャネル部Ｃ３の一部も空乏化される。これにより、ゲート部５のドレイン側端部６ｄに高電界がかかることを抑制することができる。第１リセス部８よりも電流経路の上流側において、ゲート部５のドレイン側端部６ｄは、第２リセス部４内に位置している。第２チャネル部Ｃ２の２次元電子ガス層が空乏化されるので、ゲート部５に高電界がかかることを抑制することができる。
【００２７】
上記したように、ゲート部５は、第１リセス部８から伸びて第２リセス部４の一部まで連続している。そのため、半導体装置１００は、図２０に示す従来の半導体装置６００の範囲６０２Ａように、チャネル密度が極めて小さい範囲が存在しない。半導体装置１００は、オン抵抗が増大することを抑制することができる。また、ゲート電極６のドレイン側端部６ｄが、第２リセス部４内に位置しており、第３チャネル部Ｃ３の半導体層１６には対向していない。そのため、半導体装置１００は、図２１に示す従来の半導体装置７００の範囲７０２Ａように、ゲート部５のドレイン電極１８側端部に過大な電界がかかることもない。半導体装置１００は、ゲート部５が破壊されることを抑制できるので、高耐圧を実現することができる。
【００２８】
図１では、第１リセス部８よりも電流経路の下流側、すなわち、第１リセス部８よりもソース電極１０側にも第２リセス部４が形成されている。ゲート電極６のソース側端部６ｓは、第２リセス部４内に位置している。半導体装置１００をオフしたときには、ソース電極１０とゲート部５の電圧は接地電圧であり、両者の間に電界が生じることはない。そのため、ソース側端部６ｓは、非リセス部に形成されていてもよい。なお、第２リセス部４は、第１リセス部８よりも電流経路の上流側にのみ形成されていてもよい。すなわち、上流側第２チャネル部Ｃ２ｕが形成されていれば、下流側第２チャネル部Ｃ２ｌは形成されていなくてもよい。
【００２９】
なお、第２リセス部４の第２半導体層１４の厚みが薄すぎると、第２チャネル部Ｃ２に２次元電子ガス層が形成されない。特に、範囲Ｃ２ａには、ゲート部５が対向していないので、ゲート部５にオン電圧を印加しても蓄積層が形成されにくい。また、第２リセス部４の第２半導体層１４の厚みが厚すぎると、半導体装置１００をオフしたときに、第２チャネル部Ｃ２が空乏化しない。特に、半導体装置１００をオフしたときにゲート絶縁膜２と第２半導体層１４の間にホールが蓄積されていると、第２チャネル部Ｃ２がより空乏化しにくくなる。上記した不具合を生じさせないために、第２半導体層１４の材料としてＡｌ０．２５Ｇａ０．７５Ｎを利用する場合、第２リセス部４の第２半導体層１４の厚みは、４〜１６ｎｍであればよい。第２半導体層１４の厚みがこの範囲内であれば、第２チャネル部Ｃ２に２次元電子ガス層が形成され、半導体装置１００をオフしたときに第２チャネル部Ｃ２が空乏化する。なお、第２リセス部４の第２半導体層１４の厚みは、１０〜１５ｎｍであることが特に好ましい。
【００３０】
半導体装置１００の製造方法を説明する。図２に示すように、第１半導体層１２上に第２半導体層１４が積層された半導体層１６を用意し、フォトリソグラフィー技術を用いて半導体層１６の表面に開口４０ａを有するマスク層４０を形成する。開口４０ａの幅は、第１リセス部８の幅（図１の範囲Ｃ１）に相当する。次いで、図３に示すように、ドライエッチング技術を用いて、開口４０ａが形成された部分の半導体層１６を異方性エッチングし、リセス４２を形成する。エッチング深さＤ４２は、第１リセス部８の深さＤ８と第２リセス部４の深さＤ４（図１を参照）の差である。
【００３１】
マスク層４０を除去した後、図４に示すように、フォトリソグラフィー技術を用いて半導体層１６の表面に開口４４ａを有するマスク層４４を形成する。開口４４ａの幅は、第１リセス部８と第２リセス部４を合わせた幅（図１の範囲Ｃ１と範囲Ｃ２）に相当する。次いで、図５に示すように、ドライエッチング技術を用いて、開口４４ａが形成された部分の半導体層１６を異方性エッチングする。エッチング深さは、第２リセス部４の深さＤ４である。これにより、第１リセス部８と第２リセス部４が形成される。
【００３２】
マスク層４４ａを除去した後、図６に示すように、半導体層１６の表面に開口２ａ及び２ｂを有する絶縁膜２を形成する。開口２ａはドレイン電極１８を形成する位置に相当し、開口２ｂはソース電極１０を形成する位置に相当する（図１を参照）。その後、第１リセス部８から第２リセス部４の一部まで伸びているゲート電極６、ドレイン電極１８及びソース電極１０を形成することにより、図１に示す半導体装置１００が完成する。
【００３３】
半導体装置１００の他の製造方法を説明する。図７に示すように、第１半導体層１２上に第２半導体層１４が積層された半導体層１６を用意し、フォトリソグラフィー技術を用いて半導体層１６の表面に開口４６ａを有するマスク層４６を形成する。開口４６ａの幅は、第１リセス部８と第２リセス部４を合わせた幅に相当する。次いで、図８に示すように、ドライエッチング技術を用いて、開口４６ａが形成された部分の半導体層１６を異方性エッチングしてリセス４８を形成する。エッチング深さＤ４８は、第２リセス部４の深さＤ４と同じである。
【００３４】
マスク層４６を除去した後、図９に示すように、フォトリソグラフィー技術を用いて半導体層１６の表面に開口５０ａを有するマスク層５０を形成する。開口５０ａの幅は、第１リセス部８の幅に相当する。次いで、図１０に示すように、ドライエッチング技術を用いて、開口５０ａが形成された部分の半導体層１６を異方性エッチングする。エッチング深さは、第１リセス部８の深さＤ８と第２リセス部４の深さＤ４の差である。これにより、第１リセス部８と第２リセス部４が形成される。その後の工程は、図６以降の工程と同じなので省略する。
【００３５】
（第２実施形態）
図１１に示すように、半導体装置２００は、第１リセス部８と第２リセス部４が離れた位置に形成されている。第１リセス部８と第２リセス部４の間には、リセスが形成されていない非リセス部Ｃ３が介在している。半導体装置２００では、第１リセス部８に対してドレイン電極１８側にのみ第２リセス部４が形成されている。そのため、半導体装置２００は、下流側第２チャネル部を有しておらず、上流側第２チャネル部Ｃ２（Ｃ２ｕ）だけを有している。第１リセス部８からドレイン電極１８側に伸びるゲート部２０５は、第１リセス部８と第２リセス部４の間の非リセス部Ｃ３を超えて、第２リセス部４にまで至っている。ゲート電極２０６のドレイン側端部２０６ｄは第２リセス部４に位置している。
【００３６】
半導体装置２００では、第１リセス部８よりもソース電極１０側には第２リセス部が形成されていない。ゲート電極２０６のソース側端部２０６ｓは非リセス部Ｃ３に位置している。半導体装置２００をオフしたときにソース電極１０とゲート部２０５の間に電界が生じることがないので、ソース側端部２０６ｓは非リセス部Ｃ３に形成されていてもよい。ゲート電極２０６のドレイン側端部２０６ｄが第２リセス部４に位置していれば、ゲート部２０５に過大な電界が加わることを抑制することができる。なお、半導体装置２００の他の構成について、半導体装置１００と実質的に同じ構成には、同じ参照番号又は下二桁が同じ参照番号を付すことにより説明を省略する。
【００３７】
以下に半導体装置２００の製造方法を説明する。まず、図１２に示すように、第１半導体層１２上に第２半導体層２１４が積層された半導体層２１６を用意し、フォトリソグラフィー技術を用いて半導体層２１６の表面に開口６０ａを有するマスク層６０を形成する。開口６０ａの位置及び幅は、第２リセス部４の位置及び幅（図１１の範囲Ｃ２）に相当する。その後、ドライエッチング技術を用いて、開口６０ａが形成された部分の半導体層２１６を異方性エッチングし、深さＤ４の第２リセス部４を形成する。この段階で、図１１の第２リセス部４が完成する。
【００３８】
マスク層６０を除去した後、図１３に示すように、フォトリソグラフィー技術を用いて半導体層２１６の表面に開口６２ａを有するマスク層６２を形成する。開口６２ａの位置及び幅は、第１リセス部８の位置及び幅（図１１の範囲Ｃ１）に相当する。マスク層６２は、第２リセス部４の底面だけでなく、少なくとも第２リセス部４の近傍の半導体層２１６の表面にも形成する。これにより、開口６２ａの位置がずれても、第２リセス部４の底面を確実にマスク層６２で被覆することができる。その後、ドライエッチング技術を用いて、開口６２ａが形成された部分の半導体層２１６を異方性エッチングし、深さＤ８の第１リセス部８を形成する。この段階で、図１１の第１リセス部８が完成する。その後の工程は、半導体装置１００と実質的に同じなので省略する。
【００３９】
上記製造方法で説明したように、半導体装置２００は、各々１回のドライエッチングで第１リセス部８と第２リセス部４を形成することができる。そのため、第１リセス部８及び第２リセス部４の深さを所望する深さに調整しやすい。それに対して、半導体装置１００は、第１リセス部８と第２リセス部４が連続しているので、少なくとも第１リセス部８はドライエッチングを２回行うことが必要である。
【００４０】
半導体装置１００を製造するときに、半導体層１６の表面に形成するマスク層の位置及び幅を正確に制御すれば、各々１回のドライエッチングで第１リセス部８と第２リセス部４を形成することができると思われるかもしれない。しかしながら、マスク層の位置が僅かにでもずれると、先にエッチングしたリセス部の底面にマスク層が形成されなくなってしまう。例えば第２リセス部４を形成した後に第１リセス部８を形成する場合、第２リセス部４を形成した後に、第２リセス部４の底面をマスク層で完全に被覆しつつ、第２リセス部４に隣接する部分に第１リセス部８を形成するための開口を位置させることは非常に難しい。そのため、第１リセス部８と第２リセス部４が連続している場合は、上記製造方法で説明したように、少なくとも第１リセス部８はドライエッチングを２回行うことが必要である。それにより、第１リセス部８には、２回分のエッチング誤差が含まれる。半導体装置２００は、各々１回のドライエッチングで第１リセス部８と第２リセス部４を形成することができるので、第１リセス部８と第２リセス部４の深さをより正確にすることができる。
【００４１】
（第３実施形態）
図１４に示すように、半導体装置３００は縦型の半導体装置であり、半導体層３１５の裏面にドレイン電極３１８が形成されており、半導体層３１５の表面にソース電極３１０が形成されている。電流は、矢印２０のように、ドレイン電極３１８からソース電極３１０に向けて縦方向に流れる。ドレイン電極３１８の材料は、チタン（Ｔｉ）及びアルミニウム（Ａｌ）である。ドレイン電極３１８の表面には、窒化ガリウムを材料とするｎ型のドレイン層３２２が設けられている。ドレイン層３２２の不純物として酸素（Ｏ）が用いられており、その不純物濃度はおよそ３×１０１８ｃｍ−３である。ドレイン層３２２の表面に、窒化ガリウムを材料とするｎ型のドリフト層３２４が設けられている。ドリフト層３２４の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０１６ｃｍ−３である。
【００４２】
ドリフト層３２４の表面に、窒化ガリウムを材料とするｐ型のボディ層３２８が分散して設けられている。ボディ層３２８の不純物としてマグネシウム（Ｍｇ）が用いられており、その不純物濃度はおよそ１×１０１９ｃｍ−３である。隣接するボディ層３２８の隙間３２６及びボディ層３２８の表面の一部に、窒化ガリウムを材料とするｉ型の第１半導体層３１２が設けられている。ボディ層３２８の表面側のうちの第１半導体層３１２が形成されていない部分に、ボディコンタクト領域３３０が形成されている。ボディコンタクト領域３３０の材料は、ニッケル（Ｎｉ）と金（Ａｕ）である。
【００４３】
第１半導体層３１２の表面には、窒化アルミニウムガリウムを材料とする第２半導体層３１４が形成されている。第１半導体層３１２と第２半導体層３１４が、ヘテロ接合を構成する半導体層３１６を形成している。第２半導体層３１４は、ｉ型のｉ型半導体領域３１４ｂとｎ型不純物を高濃度に含むｎ型半導体領域３１４ａを備えている。ｎ型半導体領域３１４ａの不純物濃度は３×１０１８ｃｍ−３である。ｎ型半導体領域３１４ａは、第２半導体層３１４にシリコンをイオン注入して形成したものである。ｎ型半導体領域３１４ａは、第１半導体層３１２と第２半導体層３１４のヘテロ界面を越えて、第１半導体層３１２の内部にまで形成されていてもよい。ソース電極３１０が、ｎ型半導体領域３１４ａ及びボディコンタクト領域３３０に電気的に接続している。
【００４４】
半導体層３１６の表面に、第１リセス部３０８と第２リセス部３０４が形成されている。ゲート部３０５はゲート電極３０６とゲート絶縁膜３０２を有しており、ゲート電極３０６が、ゲート絶縁膜３０２を介して第１リセス部３０８と第２リセス部３０４に対向している。電流経路２０の上流側において、ゲート電極３０６のドレイン側端部３０６ｄは第２リセス部３０４に位置している。よって、半導体装置３００も、オン抵抗を高くすることなく、耐圧の低下を抑制することができる。半導体装置３００についても、半導体装置１００と実質的に同じ構成には、同じ参照番号又は下二桁が同じ参照番号を付すことにより説明を省略する。
【００４５】
（第４実施形態）
図１５に示すように、半導体装置４００は縦型の半導体装置である。半導体装置４００では、ソース電極４１０が半導体層４１５の裏面に形成されており、ドレイン電極４１８が半導体層４１５の表面に形成されている。そのため、半導体装置４００では、電流が矢印２０の方向に流れる。半導体装置４００は、半導体層４１６の表面に第１リセス部４０８と第２リセス部４０４を有している。電流経路２０の上流側において、ゲート電極４０６のドレイン側端部４０６ｄは第２リセス部４０４に位置している。よって、半導体装置４００も、オン抵抗を高くすることなく、耐圧の低下を抑制することができる。なお、半導体装置４００の他の構成については、半導体装置３００に付した参照番号と下二桁が同じ参照番号を付すことにより説明を省略する。
【００４６】
以下に、第２リセス部４における第２半導体層１４の適切な厚みと、第２半導体層１４の材料である窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）に含まれるアルミニウムの組成比との関係についてのシミュレーション結果を説明する。シミュレーションは、図１６に示すモデルで行った。第１半導体層１２の材料はＧａＮとした。図１６は、半導体装置１００の第２チャネル部Ｃ２に相当し、第２半導体層１４とゲート絶縁膜２の間にホール７が蓄積されている状態を示す。上記したように、第２半導体層１４の厚みが厚すぎると、半導体装置をオフしたときに、ヘテロ界面に形成された２次元電子ガス層を空乏化することができない。特に、半導体装置をオフしたときにゲート絶縁膜２と第２半導体層１４の間にホール７が蓄積されていると、ヘテロ界面がより空乏化しにくくなる。ゲート絶縁膜２と第２半導体層１４の間にホール７が蓄積された場合でもヘテロ界面に形成された２次元電子ガス層が空乏化する厚みｔ１（ｃｍ）は、下記式１で示される。
【００４７】
【数１】
ＥＡｌＧａＮは閾値におけるヘテロ界面でのＡｌＧａＮの電界強度（Ｖ／ｃｍ）を示し、ｅは電子の電荷（Ｃ）を示し、ＮＡはＡｌＧａＮ層（第２半導体層）中のアクセプタ濃度（ｃｍ−３）を示し、ε０は真空の誘電率（Ｆ／ｃｍ）を示し、εＡｌＧａＮはＡｌＧａＮの比誘電率を示し、ΔＥｃは伝導帯オフセット（ｅＶ）を示し、ＥＧはＡｌＧａＮのバンドギャップエネルギー（ｅＶ）を示している。第２リセス部における第２半導体層の厚みが上記式１を満足すれば、半導体装置をオフしたときに、ゲート部が対向している半導体層のヘテロ界面が空乏化する。
【００４８】
ＥＡｌＧａＮは下記式２で示される。
【数２】
ＱｉｎｔはＡｌＧａＮとＧａＮの界面の固定電荷量（ｃｍ−２）を示し、ＥＧａＮは閾値におけるヘテロ界面でのＧａＮの電界強度（Ｖ／ｃｍ）を示している。
【００４９】
ＥＧａＮは下記式３で示される。
【数３】
ＮＴはＧａＮ層中の不純物密度（ｃｍ−３）を示し、ＥＴは伝導帯からＧａＮ層中の不純物準位までの差（ｅＶ）を示している。
【００５０】
ここで、ＡｌＧａＮ層中のアクセプタ濃度（ＮＡ）を１×１０１６ｃｍ−３とし、ＧａＮ層中の不純物密度（ＮＴ）を１×１０１７ｃｍ−３とし、伝導帯からＧａＮ層中の不純物準位までの差（ＥＴ）を１ｅＶとし、ＡｌＧａＮ中のＡｌ組成比をｘとしたときの、上記式１の近似式を下記式４に示す。なお、この場合、Ｑｉｎｔ、ＥＧ及びΔＥｃは、各々以下のように示される。
Ｑｉｎｔ＝５．５×１０１３ｘ−１．５×１０１２
ＥＧ＝２．４３ｘ×３．３７
ΔＥｃ＝１．７４ｘ×０．０１
【数４】
【００５１】
上記したように、第２リセス部４の第２半導体層１４の厚みが薄すぎると、ゲート部５が対抗していない範囲２Ｃの半導体層１６のヘテロ界面に２次元電子ガス層が形成されない（図１を参照）。範囲２Ｃのヘテロ界面に２次元電子ガス層が形成される第２半導体層１４の厚みｔ２（ｃｍ）は、下記式５で示される。
【数５】
φＢはＡｌＧａＮ表面でのフェルミピニング準位（ｅＶ）を示す。第２リセス部の第２半導体層の厚みが上記式５を満足すれば、ゲート部５が対向していない範囲２Ｃ半導体層１６のヘテロ界面に２次元電子ガス層が形成される。
【００５２】
下記式６は、ＡｌＧａＮ層中のアクセプタ濃度（ＮＡ）を１×１０１６ｃｍ−３とし、ＧａＮ層中の不純物密度（ＮＴ）を１×１０１７ｃｍ−３とし、伝導帯からＧａＮ層中の不純物準位までの差（ＥＴ）を１ｅＶとし、ＡｌＧａＮ中のＡｌ組成比をｘとしたときの、上記式５の近似式を示す。
【数６】
【００５３】
図１７は、上記式４と式６から作成した曲線を示す。グラフの横軸は第２半導体層１４（窒化アルミニウムガリウム層）中のアルミニウム組成比（％）を示しており、縦軸は第２半導体層１４の厚み（ｎｍ）を示している。曲線７０は上記式４の結果を示し、曲線７２は上記式６の結果を示す。上記したように、第２半導体層１４の厚みは、ゲート部５の状態に係らずドレイン電圧が高くない限り２次元電子ガス層が形成され、ゲート部５にオフ電圧が印加され、ドレイン電圧が高くなった状態で空乏化するように調整されていることが必要である。そのため、第２リセス部４の第２半導体層１４の厚みは、曲線７０よりも下方で曲線７２よりも上方、すなわち、曲線７０と曲線７２に挟まれた範囲であればよい。例えば、アルミニウム組成比が２５％の場合、第２半導体層１４の厚みは４〜１６ｎｍであればよい。
【００５４】
図１８は、半導体装置１００について、第２リセス部４における第２半導体層１４の厚みを変化させたときの耐圧の変化を示す。グラフの横軸はゲート部５とドレイン電極１８の間の距離（μｍ）を示しており、縦軸は半導体装置１００の耐圧（Ｖ）を示している。曲線８０は第２半導体層１４の厚みが５ｎｍのときの結果を示し、曲線８２は第２半導体層１４の厚みが１０ｎｍのときの結果を示し、曲線８４は第２半導体層１４の厚みが２５ｎｍのときの結果を示す。曲線８４に示すように、第２半導体層１４の厚みが厚くなりすぎると、ゲート−ドレイン間の距離を長くしても耐圧が高くならない。これは、ゲート部５にオフ電圧を印加し、ドレイン電極に高電圧を印加（ドレイン電圧を高く）したときに、ヘテロ界面に形成されていた２次元電子ガス層が消失しないことを示している。それに対して、曲線８０，８２に示すように、第２半導体層１４の厚みを薄くすると、ゲート部５にオフ電圧を印加したときに、ヘテロ界面に形成されていた２次元電子ガス層が消失する。その結果、ゲート−ドレイン間の距離に応じて半導体装置１００の耐圧は向上する。ゲート−ドレイン間の距離を調整することにより、半導体装置１００の耐圧を所望するレベルに調整することができる。
【００５５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５６】
４，３０４,４０４：第２リセス部
５，２０５，３０５，４０５：ゲート部
８，３０８，４０８：第１リセス部
１２，３１２，４１２：第１半導体層
１４，２１４，３１４，４１４：第２半導体層
１６，２１６，３１６，４１６：半導体層
１００，２００，３００，４００：半導体装置
Ｃ１：第１チャネル部
Ｃ２：第２チャネル部
Ｃ２ｕ：上流側第２チャネル部
【技術分野】
【０００１】
本発明は、ヘテロ接合を構成する半導体層を備えるノーマリオフ型の半導体装置に関する。
【背景技術】
【０００２】
ヘテロ接合を構成する半導体層を備える半導体装置が知られている。図１９に、この種の典型的な半導体装置を例示する。半導体装置５００は、ヘテロ接合を構成する半導体層５１６とドレイン電極５１８とソース電極５１０とゲート部５０５を備えている。半導体層５１６は窒化ガリウム（ＧａＮ）の第１半導体層５１２と窒化アルミニウムガリウム（ＡｌＧａＮ）の第２半導体層５１４を有しており、第２半導体層５１４のバンドギャップが第１半導体層５１２のバンドギャップよりも広い。このため、第１半導体層５１２と第２半導体層５１４は、ヘテロ接合を構成している。ゲート部５０５はゲート絶縁膜５０２とゲート電極５０６を有しており、ゲート電極５０６がゲート絶縁膜５０２を介して半導体層５１６に対向している。
【０００３】
第１半導体層５１２と第２半導体層５１４のヘテロ接合面には、２次元電子ガス層が形成される。その２次元電子ガス層を電子が走行することにより、ドレイン電極５１８からソース電極５１０に向けて電流が流れる。半導体装置５００では、ゲート部５０５のゲート電極５０６に印加する電圧を制御することで、ゲート部５０５の下方の電子密度が調整されてオン・オフが切り換えられる。
【０００４】
２次元電子ガス層の電子密度は、第２半導体層５１４の厚みＴ５１４に依存することが知られている。第２半導体層５１４の厚みＴ５１４が厚いと２次元電子ガス層の電子密度が増加し、第２半導体層５１４の厚みＴ５１４が薄いと２次元電子ガス層の電子密度が低下する。
【０００５】
例えば、第２半導体層５１４の厚みＴ５１４を厚くすれば、２次元電子ガス層の電子密度が増加し、２次元電子ガス層のチャネル抵抗を低下させることができる。このため、第２半導体層５１４の厚みＴ５１４が厚いと、半導体装置５００のオン抵抗を低下させることができる。しかしながら、第２半導体層５１４の厚みＴ５１４が厚いと、ゲート部５０５の下方のヘテロ接合面は、ゲート部５０５が電気的に浮遊の状態で２次元電子ガス層が生成する状態となる。このため、第２半導体層５１４の厚みＴ５１４が厚い場合、半導体装置５００はノーマリオンで動作する。
【０００６】
安全面を考慮すると、ノーマリオフで動作する半導体装置が望まれている。特許文献１及び２には、ノーマリオフ型の半導体装置が例示されている。図２０に特許文献１に開示される半導体装置６００の概要を示し、図２１に特許文献２に開示される半導体装置７００の概要を示す。いずれの半導体装置も、半導体層６１６，７１６の表面にリセス部が形成されており、そのリセス部に対応してゲート部６０５，７０５が形成されていることを特徴としている。半導体装置６００では、ゲート部６０５のゲート電極６０６がリセス部のみに形成されている。半導体装置７００では、ゲート部７０５のゲート電極７０６の一部がリセス部から横方向に延在しており、ゲート部７０５がリセス部及び非リセス部の一部にも形成されている。ここでいう「非リセス部」とは、半導体層７１６のうちのリセス部が形成されていない部分のことをいう。
【０００７】
半導体装置６００，７００の双方ともに、第２半導体層６１４，７１４は、厚みが厚い部分（非リセス部に対応する部分）と薄い部分（リセス部に対応する部分であり、この例では、第２半導体層６１４，７１４が完全に除去されている。このように、完全に除去される場合も薄い部分に含まれる）を有しており、ゲート部６０５，７０５が第２半導体層６１４，７１４の厚みが薄い部分に対応して形成されている。第２半導体層６１４，７１４の厚みが薄い部分では、ゲート部６０５，７０５が浮遊の状態で２次元電子ガス層が形成されない状態となり、ゲート部６０５，７０５にゲートオン電圧が印加されない限り、ドレイン電極６１８，７１８とソース電極６１０，７１０の間が導通しない。このため、半導体装置６００，７００は、ノーマリオフで動作する。一方、第２半導体層６１４，７１４の厚みが厚い部分に対応するヘテロ接合面では、２次元電子ガス層の電子密度が高いことから、半導体装置６００，７００のオン抵抗を低下させることができる。特許文献１及び２の技術は、ノーマリオフ動作を実現するために第２半導体層６１４，７１４に厚みが薄い部分を形成し、オン抵抗を低下させるために第２半導体層６１４，７１４に厚みが厚い部分を形成することで、ノーマリオフ動作とオン抵抗の低下を両立させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２４６２９２号公報
【特許文献２】特開２００９−２３１４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に対応する半導体装置６００では、ゲート部６０５のゲート電極６０６がリセス部のみに形成されており、図示６０２Ａに示される部分にはゲート電極６０６が配置されていない。このため、半導体装置６００のゲート部６０５にオン電圧が印加されても、その部分のチャネル密度が極めて低く、オン抵抗が大きいという問題がある。一方、特許文献２に対応する半導体装置７００では、ゲート部７０５のゲート電極７０６がリセス部及び非リセス部の一部に形成されており、上記問題は改善される。しかしながら、半導体装置７００では、第２半導体層７１４の厚い部分が空乏化し難いことから、ゲート部７０５のドレイン側端部７０２Ａに過大な電界がかかり、耐圧が低いという問題がある。
【００１０】
上記したように、リセス部を形成して第２半導体層に薄い部分と厚い部分を設ける技術では、ゲート部の形態によってオン抵抗の増大又は耐圧の低下が問題となる。本明細書に開示する技術は、ヘテロ接合を構成する半導体層を備えるノーマリオフ型の半導体装置において、オン抵抗の増大と耐圧の低下の双方を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本明細書で開示される半導体装置では、ヘテロ接合面を有する第２半導体層に厚みが薄い部分と厚い部分の他に、厚みが中間の部分がさらに形成されており、ゲート部の端部がその厚みが中間の部分に配置されていることを特徴としている。具体的には、第２半導体層の表面部に第２のリセス部を形成することで、第２半導体層に厚みが中間の部分が形成される。ゲート部は、第２半導体層の厚みの薄い部分を覆うとともに、端部が厚みが中間の部分に配置されている。厚みが中間の部分では、厚みが薄い部分よりもヘテロ接合面の２次元電子ガス層のキャリア密度が高い。このため、ゲート部の端部が厚みが薄い部分に配置される場合に比して、オン抵抗の増大が抑制される。さらに、厚みが中間の部分は、厚みが厚い部分よりもヘテロ接合面の２次元電子ガス層のキャリア密度が低く、空乏化され易い。このため、ゲート部の端部における電界が緩和され、耐圧の低下も抑制される。このように、本明細書で開示される半導体装置では、第２半導体層が、ノーマリオフ動作を実現するための厚みが薄い部分と、オン抵抗を低下させるための厚みが厚い部分の他に、ゲート部の端部に対応した厚みが中間の部分を備えていることで、オン抵抗の増大と耐圧の低下の双方を改善することができる。
【００１２】
本明細書で開示する半導体装置は、ノーマリオフ型の半導体装置であって、ヘテロ接合を構成する半導体層と、第１リセス部と、第２リセス部と、ゲート部とを備えている。第１リセス部は、半導体層の表面部に形成されている。第２リセス部は、半導体層の表面部に形成されており、第１リセス部よりも浅い。ゲート部は、第１リセス部に形成されているとともに、第２リセス部の少なくとも一部にも形成されている。このため、ゲート部は、平面視したときに、第１リセス部から伸びて第２リセス部の少なくとも一部を覆うように形成されている。半導体層は、第１半導体層と、第１半導体層上に設けられているとともに第１半導体層よりもバンドギャップが広い第２半導体層とを有している。第１リセス部は、第２半導体層を貫通して第１半導体層に達していてもよく、第２半導体層を貫通していなくてもよい。第２リセス部は、第２半導体層を貫通していない。第１リセス部に形成されているゲート部の下方には第１チャネル部が形成されている。第２リセス部に形成されているゲート部の下方には第２チャネル部が形成されている。第２チャネル部は、第１チャネル部よりも電流経路の上流側に配置されている上流側第２チャネル部を有する。
【００１３】
上記の半導体装置では、第２リセス部が形成されており、その第２リセス部の底面は第２半導体層の表面と第１リセス部の底面の間に位置している。このため、上記の半導体装置では、第１リセス部が形成されている部分が第２半導体層の厚みが薄い部分であり、第２リセス部が形成されている部分が第２半導体層の厚みが中間の部分であり、非リセス部が第２半導体層の厚みが厚い部分である。上記の半導体装置では、ゲート部の端部が第２リセス部に配置されている。このため、上記の半導体装置では、オン抵抗の増大と耐圧の低下の双方を改善することができる。
【００１４】
第１リセス部と第２リセス部の間に、非リセス部が存在していてもよい。すなわち、半導体装置を平面視したときに、第１リセス部と第２リセス部が離れていてもよい。リセス部は、半導体層の表面に開口を有するマスクを形成した後、開口部をエッチングすることにより形成される。エッチング深さの誤差を少なくするためには、第１リセス部と第２リセス部を各々１回のエッチングで形成することが好ましい。第１リセス部と第２リセス部を各々１回のエッチングで形成する場合、第１リセス部に対応するマスクを形成して開口部から露出する半導体層の表面部をエッチングする工程と、第２リセス部に対応するマスクを形成して開口部から露出する半導体層の表面部をエッチングする工程を実施する。なお、第１リセス部を形成する工程と第２リセス部を形成する工程の順序はどちらが先でも構わない。例えば、第１リセス部を形成した後に第２リセス部を形成する場合、先に形成された第１リセス部がさらにエッチングされないように、第１リセス部は第２リセス部を形成する際のマスクで覆う必要がある。このとき、第１リセス部に隣接して第２リセス部を形成しようとすると、第２リセス部に対応するマスクの位置合わせが困難となる。例えば、第２リセス部に対応するマスクが位置ずれし、第１リセス部の底面の一部が露出すると、第２リセス部を形成するときに第１リセス部の底面の一部もエッチングされてしまう。このような事態を避けるためには、第１リセス部が第２リセス部に対応するマスクで確実に覆われるように、第２リセス部に対応するマスクを第１リセス部から十分に離れた位置まで延在して形成し、第２リセス部に対応するマスクの位置ずれを許容するのが望ましい。この場合、第１リセス部と第２リセス部の間に、非リセス部が形成されることとなる。すなわち、第１リセス部と第２リセス部の間に非リセス部が存在する形態の半導体装置は、第１リセス部と第２リセス部が独立した工程で製造されたことを反映しており、その結果、形成されている第１リセス部と第２リセス部のエッチング深さは所望の深さに正確に一致している。なお、第１リセス部と第２リセス部の間の非リセス部にはゲート部が配置されており、そのゲート部の下方には２次元電子ガス層が形成されるので、第１リセス部と第２リセス部の間のオン抵抗の増大が抑制される。
【００１５】
半導体層には、様々な材料を用いることができる。例えば、半導体層の材料には窒化物半導体を用いてもよい。
【発明の効果】
【００１６】
本明細書で開示する技術によると、オン抵抗の増大を抑制しつつ、耐圧の低下が抑制された半導体装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】実施例１の半導体装置の断面図を示す。
【図２】実施例１の半導体装置の製造工程を示す（１）。
【図３】実施例１の半導体装置の製造工程を示す（２）。
【図４】実施例１の半導体装置の製造工程を示す（３）。
【図５】実施例１の半導体装置の製造工程を示す（４）。
【図６】実施例１の半導体装置の製造工程を示す（５）。
【図７】実施例１の半導体装置の他の製造工程を示す（１）。
【図８】実施例１の半導体装置の他の製造工程を示す（２）。
【図９】実施例１の半導体装置の他の製造工程を示す（３）。
【図１０】実施例１の半導体装置の他の製造工程を示す（４）。
【図１１】実施例２の半導体装置の断面図を示す。
【図１２】実施例２の半導体装置の製造工程を示す（１）。
【図１３】実施例２の半導体装置の製造工程を示す（２）。
【図１４】実施例３の半導体装置の断面図を示す。
【図１５】実施例４の半導体装置の断面図を示す。
【図１６】第２半導体層の厚みをシミュレーションするためのモデルを示す。
【図１７】第２半導体層中のＡｌの組成比と第２半導体層の厚みとの関係を示す。
【図１８】第２半導体層中のＡｌの組成比と半導体装置の耐圧との関係を示す。
【図１９】従来の半導体装置の断面図を示す。
【図２０】従来の半導体装置の断面図を示す。
【図２１】従来の半導体装置の断面図を示す。
【発明を実施するための形態】
【００１８】
（第１実施形態）
図１に示すように、半導体装置１００は、半導体層１６と、ドレイン電極１８と、ソース電極１０と、ゲート部５を備えている。半導体層１６は、窒化ガリウム（ＧａＮ）を材料とするｉ型の第１半導体層１２と、窒化アルミニウムガリウム（Ａｌ０．２５Ｇａ０．７５Ｎ）を材料とするｉ型の第２半導体層１４を備えている。第１半導体層１２と第２半導体層１４によりへテロ接合が構成されている。第１半導体層１２の厚みＴ１２はおよそ４μｍであり、第２半導体層１４の厚みＴ１４はおよそ２５ｎｍである。半導体層１６の表面部には、第１リセス部８と第２リセス部４が形成されている。第１リセス部８は第２リセス部４内に位置しており、第１リセス部８のドレイン電極１８側の側面が第２リセス部４に連続しており、第１リセス部８のソース電極１０側の側面も第２リセス部４に連続している。第１リセス部８の深さＤ８はおよそ３５ｎｍであり、第２リセス部４の深さＤ４はおよそ１５ｎｍである。第１リセス部８は第２半導体層１４を貫通しており、その底面は第１半導体層１２内に位置する。第２リセス部４は第２半導体層１４を貫通しておらず、その底面が第２半導体層１４内に位置する。第２リセス部４の底面は、第２半導体層１４の表面と第１リセス部８の底面の間に位置している。第２リセス部４が形成されている範囲Ｃ２ａ及びＣ２ｂでは、第２半導体層１４の厚みはおよそ１０ｎｍである。
【００１９】
ドレイン電極１８とソース電極１０は、ゲート部５を挟んで離れた位置に設けられており、各々半導体層１６の表面に電気的に接続している。ドレイン電極１８は電源の高電圧側に接続されており、ソース電極１０は接地されている。ゲート部５はゲート電極６とゲート絶縁膜２を有しており、ゲート電極６がゲート絶縁膜２を介して第１リセス部８の全体と第２リセス部４の一部に対向している。ゲート部５のドレイン側端部６ｄは、第２リセス部４に位置している。ゲート部５のソース側端部６ｓも、第２リセス部４に位置している。ゲート部５は、第１リセス部８から伸びて第２リセス部４の一部まで連続している。半導体装置１００を平面視すると、ゲート部５が、第１リセス部８の全体を覆うとともに、第１リセス部８から伸びて第２リセス部４の一部を覆う格好となる。
【００２０】
半導体層１６内に形成される電子のチャネルについて説明する。第１リセス部８に対応する範囲Ｃ１では、半導体層１６がヘテロ接合面を有していない。そのため、範囲Ｃ１では、半導体層１６にバンドギャップの相違による２次元電子ガス層が形成されない。範囲Ｃ１では、ゲート部５のゲート電極６に正のオン電圧が印加されると、ゲート絶縁膜２の周囲の半導体層１６に電子が蓄積され、蓄積層が形成される。以下の説明では、範囲Ｃ１の半導体層１６を第１チャネル部Ｃ１と称す。ゲート部５にオン電圧が印加されていないときは、ゲート部５の電圧は接地電圧となり、第１チャネル部Ｃ１に蓄積層が形成されず、第１チャネル部Ｃ１を電子が移動することができない。半導体装置１００は、ノーマリオフ型の半導体装置である。
【００２１】
なお、第１リセス部８の深さＤ８は、第２半導体層１４の厚みＴ１４より浅くてもよい。この場合、第１チャネル部Ｃ１に第１半導体層１２と第２半導体層１４のヘテロ界面が現れる。この場合の第１リセス部８の深さＤ８は、ゲート部５のゲート電極６にオフ電圧（接地電圧）が印加されたときに第１チャネル部Ｃ１に２次元電子ガス層が形成されず、ゲート部５のゲート電極６にオン電圧が印加されたときにだけ第１チャネル部Ｃ１に２次元電子ガス層形成される深さであればよい。
【００２２】
第２リセス部４は、ゲート部５が対向していない範囲Ｃ２ａと、ゲート部５が対向している範囲Ｃ２ｂを備えている。第２リセス部の深さは、ゲート部５が浮遊の状態で２次元電子ガス層が形成されるように調整されている。そのため、範囲Ｃ２ａと範囲Ｃ２ｂには、ドレイン電圧が高くない限り２次元電子ガス層が形成される。すなわち、ゲート部５にオン電圧が印加され、ドレイン電極１８からソース電極１０に向けて電流が流れているとき（ドレイン電圧は低い）だけでなく、ゲート部５にオフ電圧が印加されている場合でも、ドレイン電極１８に高電圧が印加されていない場合には２次元電子ガス層が形成される。そのため、半導体装置１００のオン状態において、ゲート電圧が印加されない範囲Ｃ２ａにも２次元電子ガス層が形成される。また、範囲Ｃ２ａと範囲Ｃ２ｂでは、ゲート部５にオフ電圧（接地電圧）が印加され、ドレイン電極１８に高電圧が印加されると２次元電子ガス層が消失する。そのため、範囲Ｃ２ａと範囲Ｃ２ｂでは、ゲート部５にオフ電圧が印加され、ドレイン電極１８とソース電極１０の間に電位差が生じると、半導体層１６のヘテロ接合面が空乏化される。以下の説明では、範囲Ｃ２ａ及び範囲Ｃ２ｂの半導体層１６を第２チャネル部Ｃ２と称す。第２チャネル部Ｃ２は、第１チャネル部Ｃ１よりもドレイン電極１８側（電流経路の上流側）に位置する上流側第２チャネル部Ｃ２ｕと、第１チャネル部Ｃ１よりもソース電極１０側（電流経路の下流側）に位置する下流側第２チャネル部Ｃ２ｌとに区別することができる。
【００２３】
上記したように、範囲Ｃ２（第２チャネル部）は、ゲート部５にオン電圧が印加されているときには２次元電子ガス層が形成され、ゲート部５にオフ電圧が印加され、ドレイン電極１８に高電圧が印加されているときには２次元電子ガス層が消失する。すなわち、第２リセス部４の深さＤ４は、ゲート部５にオン電圧が印加されたときに第２チャネル部Ｃ２に２次元電子ガス層が形成され、ゲート部５にオフ電圧が印加され、ドレイン電極１８に高電圧が印加されたときに第２チャネル部Ｃ２の２次元電子ガス層が空乏化する深さであればよい。そのような深さであれば、第２リセス部４は、階段状に複数の深さを有していてもよい。
【００２４】
なお、「ドレイン電極１８に高電圧が印加されている」とは、ドレイン電圧が、ドレイン電極１８に電圧が印加されていないときに第２チャネル部Ｃ２の２次元電子ガス層を空乏化することができるゲート電圧の絶対値である状態のことをいう。具体的にいうと、上記したように、第２チャネル部Ｃ２には、ドレイン電圧が高くない限り２次元電子ガス層が形成される。ドレイン電圧を高くすることなく第２チャネル部Ｃ２の２次元電子ガス層を消失させるためには、ゲート部５に負の電圧を印加しなくてはいけない。この負の電圧は、第２リセス部４の閾値電圧と評価することができる。ドレイン電圧がこのような大きさに達している状態を、「ドレイン電極１８に高電圧が印加されている」という。すなわち、ドレイン電圧が、第２リセス部４の閾値電圧の絶対値の電圧以上に達していることを、「ドレイン電極１８に高電圧が印加されている」という。
【００２５】
非リセス部Ｃ３は、第１リセス部８及び第２リセス部４が形成されていない。非リセス部Ｃ３には濃い濃度の２次元電子ガス層が形成されるので、半導体装置１００のチャネル抵抗を小さくすることができる。なお、第２半導体層１４の厚みＴ１４が厚くなるほど、２次元電子ガス層の濃度が濃くなり、チャネル抵抗が小さくなる。以下の説明では非リセス部Ｃ３を第３チャネル部Ｃ３と称す。第３チャネル部Ｃ３には、低抵抗のチャネルが形成される。
【００２６】
ゲート部５に正のオン電圧を印加すると、第１チャネル部Ｃ１，第２チャネル部Ｃ２に電子のチャネルが形成される。そのため、ゲート部５に正のオン電圧を印加すると、電流が、ドレイン電極１８からソース電極１０に向けて矢印２０の方向に流れる。ドレイン電極１８からソース電極１０までの間に低抵抗のチャネルが連続するので、半導体装置１００のオン抵抗は小さい。ゲート部５に印加している電圧をオフすると、ゲート部５の電圧は接地電圧になる。第１チャネル部Ｃ１に形成されていたチャネルか消失し、さらにドレイン電圧が上昇し、第２チャネル部Ｃ２の２次元電子ガス層が空乏化される。空乏層は、ゲート部５からドレイン電極１８に向けて伸びるので、第２チャネル部Ｃ２だけでなく第３チャネル部Ｃ３の一部も空乏化される。これにより、ゲート部５のドレイン側端部６ｄに高電界がかかることを抑制することができる。第１リセス部８よりも電流経路の上流側において、ゲート部５のドレイン側端部６ｄは、第２リセス部４内に位置している。第２チャネル部Ｃ２の２次元電子ガス層が空乏化されるので、ゲート部５に高電界がかかることを抑制することができる。
【００２７】
上記したように、ゲート部５は、第１リセス部８から伸びて第２リセス部４の一部まで連続している。そのため、半導体装置１００は、図２０に示す従来の半導体装置６００の範囲６０２Ａように、チャネル密度が極めて小さい範囲が存在しない。半導体装置１００は、オン抵抗が増大することを抑制することができる。また、ゲート電極６のドレイン側端部６ｄが、第２リセス部４内に位置しており、第３チャネル部Ｃ３の半導体層１６には対向していない。そのため、半導体装置１００は、図２１に示す従来の半導体装置７００の範囲７０２Ａように、ゲート部５のドレイン電極１８側端部に過大な電界がかかることもない。半導体装置１００は、ゲート部５が破壊されることを抑制できるので、高耐圧を実現することができる。
【００２８】
図１では、第１リセス部８よりも電流経路の下流側、すなわち、第１リセス部８よりもソース電極１０側にも第２リセス部４が形成されている。ゲート電極６のソース側端部６ｓは、第２リセス部４内に位置している。半導体装置１００をオフしたときには、ソース電極１０とゲート部５の電圧は接地電圧であり、両者の間に電界が生じることはない。そのため、ソース側端部６ｓは、非リセス部に形成されていてもよい。なお、第２リセス部４は、第１リセス部８よりも電流経路の上流側にのみ形成されていてもよい。すなわち、上流側第２チャネル部Ｃ２ｕが形成されていれば、下流側第２チャネル部Ｃ２ｌは形成されていなくてもよい。
【００２９】
なお、第２リセス部４の第２半導体層１４の厚みが薄すぎると、第２チャネル部Ｃ２に２次元電子ガス層が形成されない。特に、範囲Ｃ２ａには、ゲート部５が対向していないので、ゲート部５にオン電圧を印加しても蓄積層が形成されにくい。また、第２リセス部４の第２半導体層１４の厚みが厚すぎると、半導体装置１００をオフしたときに、第２チャネル部Ｃ２が空乏化しない。特に、半導体装置１００をオフしたときにゲート絶縁膜２と第２半導体層１４の間にホールが蓄積されていると、第２チャネル部Ｃ２がより空乏化しにくくなる。上記した不具合を生じさせないために、第２半導体層１４の材料としてＡｌ０．２５Ｇａ０．７５Ｎを利用する場合、第２リセス部４の第２半導体層１４の厚みは、４〜１６ｎｍであればよい。第２半導体層１４の厚みがこの範囲内であれば、第２チャネル部Ｃ２に２次元電子ガス層が形成され、半導体装置１００をオフしたときに第２チャネル部Ｃ２が空乏化する。なお、第２リセス部４の第２半導体層１４の厚みは、１０〜１５ｎｍであることが特に好ましい。
【００３０】
半導体装置１００の製造方法を説明する。図２に示すように、第１半導体層１２上に第２半導体層１４が積層された半導体層１６を用意し、フォトリソグラフィー技術を用いて半導体層１６の表面に開口４０ａを有するマスク層４０を形成する。開口４０ａの幅は、第１リセス部８の幅（図１の範囲Ｃ１）に相当する。次いで、図３に示すように、ドライエッチング技術を用いて、開口４０ａが形成された部分の半導体層１６を異方性エッチングし、リセス４２を形成する。エッチング深さＤ４２は、第１リセス部８の深さＤ８と第２リセス部４の深さＤ４（図１を参照）の差である。
【００３１】
マスク層４０を除去した後、図４に示すように、フォトリソグラフィー技術を用いて半導体層１６の表面に開口４４ａを有するマスク層４４を形成する。開口４４ａの幅は、第１リセス部８と第２リセス部４を合わせた幅（図１の範囲Ｃ１と範囲Ｃ２）に相当する。次いで、図５に示すように、ドライエッチング技術を用いて、開口４４ａが形成された部分の半導体層１６を異方性エッチングする。エッチング深さは、第２リセス部４の深さＤ４である。これにより、第１リセス部８と第２リセス部４が形成される。
【００３２】
マスク層４４ａを除去した後、図６に示すように、半導体層１６の表面に開口２ａ及び２ｂを有する絶縁膜２を形成する。開口２ａはドレイン電極１８を形成する位置に相当し、開口２ｂはソース電極１０を形成する位置に相当する（図１を参照）。その後、第１リセス部８から第２リセス部４の一部まで伸びているゲート電極６、ドレイン電極１８及びソース電極１０を形成することにより、図１に示す半導体装置１００が完成する。
【００３３】
半導体装置１００の他の製造方法を説明する。図７に示すように、第１半導体層１２上に第２半導体層１４が積層された半導体層１６を用意し、フォトリソグラフィー技術を用いて半導体層１６の表面に開口４６ａを有するマスク層４６を形成する。開口４６ａの幅は、第１リセス部８と第２リセス部４を合わせた幅に相当する。次いで、図８に示すように、ドライエッチング技術を用いて、開口４６ａが形成された部分の半導体層１６を異方性エッチングしてリセス４８を形成する。エッチング深さＤ４８は、第２リセス部４の深さＤ４と同じである。
【００３４】
マスク層４６を除去した後、図９に示すように、フォトリソグラフィー技術を用いて半導体層１６の表面に開口５０ａを有するマスク層５０を形成する。開口５０ａの幅は、第１リセス部８の幅に相当する。次いで、図１０に示すように、ドライエッチング技術を用いて、開口５０ａが形成された部分の半導体層１６を異方性エッチングする。エッチング深さは、第１リセス部８の深さＤ８と第２リセス部４の深さＤ４の差である。これにより、第１リセス部８と第２リセス部４が形成される。その後の工程は、図６以降の工程と同じなので省略する。
【００３５】
（第２実施形態）
図１１に示すように、半導体装置２００は、第１リセス部８と第２リセス部４が離れた位置に形成されている。第１リセス部８と第２リセス部４の間には、リセスが形成されていない非リセス部Ｃ３が介在している。半導体装置２００では、第１リセス部８に対してドレイン電極１８側にのみ第２リセス部４が形成されている。そのため、半導体装置２００は、下流側第２チャネル部を有しておらず、上流側第２チャネル部Ｃ２（Ｃ２ｕ）だけを有している。第１リセス部８からドレイン電極１８側に伸びるゲート部２０５は、第１リセス部８と第２リセス部４の間の非リセス部Ｃ３を超えて、第２リセス部４にまで至っている。ゲート電極２０６のドレイン側端部２０６ｄは第２リセス部４に位置している。
【００３６】
半導体装置２００では、第１リセス部８よりもソース電極１０側には第２リセス部が形成されていない。ゲート電極２０６のソース側端部２０６ｓは非リセス部Ｃ３に位置している。半導体装置２００をオフしたときにソース電極１０とゲート部２０５の間に電界が生じることがないので、ソース側端部２０６ｓは非リセス部Ｃ３に形成されていてもよい。ゲート電極２０６のドレイン側端部２０６ｄが第２リセス部４に位置していれば、ゲート部２０５に過大な電界が加わることを抑制することができる。なお、半導体装置２００の他の構成について、半導体装置１００と実質的に同じ構成には、同じ参照番号又は下二桁が同じ参照番号を付すことにより説明を省略する。
【００３７】
以下に半導体装置２００の製造方法を説明する。まず、図１２に示すように、第１半導体層１２上に第２半導体層２１４が積層された半導体層２１６を用意し、フォトリソグラフィー技術を用いて半導体層２１６の表面に開口６０ａを有するマスク層６０を形成する。開口６０ａの位置及び幅は、第２リセス部４の位置及び幅（図１１の範囲Ｃ２）に相当する。その後、ドライエッチング技術を用いて、開口６０ａが形成された部分の半導体層２１６を異方性エッチングし、深さＤ４の第２リセス部４を形成する。この段階で、図１１の第２リセス部４が完成する。
【００３８】
マスク層６０を除去した後、図１３に示すように、フォトリソグラフィー技術を用いて半導体層２１６の表面に開口６２ａを有するマスク層６２を形成する。開口６２ａの位置及び幅は、第１リセス部８の位置及び幅（図１１の範囲Ｃ１）に相当する。マスク層６２は、第２リセス部４の底面だけでなく、少なくとも第２リセス部４の近傍の半導体層２１６の表面にも形成する。これにより、開口６２ａの位置がずれても、第２リセス部４の底面を確実にマスク層６２で被覆することができる。その後、ドライエッチング技術を用いて、開口６２ａが形成された部分の半導体層２１６を異方性エッチングし、深さＤ８の第１リセス部８を形成する。この段階で、図１１の第１リセス部８が完成する。その後の工程は、半導体装置１００と実質的に同じなので省略する。
【００３９】
上記製造方法で説明したように、半導体装置２００は、各々１回のドライエッチングで第１リセス部８と第２リセス部４を形成することができる。そのため、第１リセス部８及び第２リセス部４の深さを所望する深さに調整しやすい。それに対して、半導体装置１００は、第１リセス部８と第２リセス部４が連続しているので、少なくとも第１リセス部８はドライエッチングを２回行うことが必要である。
【００４０】
半導体装置１００を製造するときに、半導体層１６の表面に形成するマスク層の位置及び幅を正確に制御すれば、各々１回のドライエッチングで第１リセス部８と第２リセス部４を形成することができると思われるかもしれない。しかしながら、マスク層の位置が僅かにでもずれると、先にエッチングしたリセス部の底面にマスク層が形成されなくなってしまう。例えば第２リセス部４を形成した後に第１リセス部８を形成する場合、第２リセス部４を形成した後に、第２リセス部４の底面をマスク層で完全に被覆しつつ、第２リセス部４に隣接する部分に第１リセス部８を形成するための開口を位置させることは非常に難しい。そのため、第１リセス部８と第２リセス部４が連続している場合は、上記製造方法で説明したように、少なくとも第１リセス部８はドライエッチングを２回行うことが必要である。それにより、第１リセス部８には、２回分のエッチング誤差が含まれる。半導体装置２００は、各々１回のドライエッチングで第１リセス部８と第２リセス部４を形成することができるので、第１リセス部８と第２リセス部４の深さをより正確にすることができる。
【００４１】
（第３実施形態）
図１４に示すように、半導体装置３００は縦型の半導体装置であり、半導体層３１５の裏面にドレイン電極３１８が形成されており、半導体層３１５の表面にソース電極３１０が形成されている。電流は、矢印２０のように、ドレイン電極３１８からソース電極３１０に向けて縦方向に流れる。ドレイン電極３１８の材料は、チタン（Ｔｉ）及びアルミニウム（Ａｌ）である。ドレイン電極３１８の表面には、窒化ガリウムを材料とするｎ型のドレイン層３２２が設けられている。ドレイン層３２２の不純物として酸素（Ｏ）が用いられており、その不純物濃度はおよそ３×１０１８ｃｍ−３である。ドレイン層３２２の表面に、窒化ガリウムを材料とするｎ型のドリフト層３２４が設けられている。ドリフト層３２４の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０１６ｃｍ−３である。
【００４２】
ドリフト層３２４の表面に、窒化ガリウムを材料とするｐ型のボディ層３２８が分散して設けられている。ボディ層３２８の不純物としてマグネシウム（Ｍｇ）が用いられており、その不純物濃度はおよそ１×１０１９ｃｍ−３である。隣接するボディ層３２８の隙間３２６及びボディ層３２８の表面の一部に、窒化ガリウムを材料とするｉ型の第１半導体層３１２が設けられている。ボディ層３２８の表面側のうちの第１半導体層３１２が形成されていない部分に、ボディコンタクト領域３３０が形成されている。ボディコンタクト領域３３０の材料は、ニッケル（Ｎｉ）と金（Ａｕ）である。
【００４３】
第１半導体層３１２の表面には、窒化アルミニウムガリウムを材料とする第２半導体層３１４が形成されている。第１半導体層３１２と第２半導体層３１４が、ヘテロ接合を構成する半導体層３１６を形成している。第２半導体層３１４は、ｉ型のｉ型半導体領域３１４ｂとｎ型不純物を高濃度に含むｎ型半導体領域３１４ａを備えている。ｎ型半導体領域３１４ａの不純物濃度は３×１０１８ｃｍ−３である。ｎ型半導体領域３１４ａは、第２半導体層３１４にシリコンをイオン注入して形成したものである。ｎ型半導体領域３１４ａは、第１半導体層３１２と第２半導体層３１４のヘテロ界面を越えて、第１半導体層３１２の内部にまで形成されていてもよい。ソース電極３１０が、ｎ型半導体領域３１４ａ及びボディコンタクト領域３３０に電気的に接続している。
【００４４】
半導体層３１６の表面に、第１リセス部３０８と第２リセス部３０４が形成されている。ゲート部３０５はゲート電極３０６とゲート絶縁膜３０２を有しており、ゲート電極３０６が、ゲート絶縁膜３０２を介して第１リセス部３０８と第２リセス部３０４に対向している。電流経路２０の上流側において、ゲート電極３０６のドレイン側端部３０６ｄは第２リセス部３０４に位置している。よって、半導体装置３００も、オン抵抗を高くすることなく、耐圧の低下を抑制することができる。半導体装置３００についても、半導体装置１００と実質的に同じ構成には、同じ参照番号又は下二桁が同じ参照番号を付すことにより説明を省略する。
【００４５】
（第４実施形態）
図１５に示すように、半導体装置４００は縦型の半導体装置である。半導体装置４００では、ソース電極４１０が半導体層４１５の裏面に形成されており、ドレイン電極４１８が半導体層４１５の表面に形成されている。そのため、半導体装置４００では、電流が矢印２０の方向に流れる。半導体装置４００は、半導体層４１６の表面に第１リセス部４０８と第２リセス部４０４を有している。電流経路２０の上流側において、ゲート電極４０６のドレイン側端部４０６ｄは第２リセス部４０４に位置している。よって、半導体装置４００も、オン抵抗を高くすることなく、耐圧の低下を抑制することができる。なお、半導体装置４００の他の構成については、半導体装置３００に付した参照番号と下二桁が同じ参照番号を付すことにより説明を省略する。
【００４６】
以下に、第２リセス部４における第２半導体層１４の適切な厚みと、第２半導体層１４の材料である窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）に含まれるアルミニウムの組成比との関係についてのシミュレーション結果を説明する。シミュレーションは、図１６に示すモデルで行った。第１半導体層１２の材料はＧａＮとした。図１６は、半導体装置１００の第２チャネル部Ｃ２に相当し、第２半導体層１４とゲート絶縁膜２の間にホール７が蓄積されている状態を示す。上記したように、第２半導体層１４の厚みが厚すぎると、半導体装置をオフしたときに、ヘテロ界面に形成された２次元電子ガス層を空乏化することができない。特に、半導体装置をオフしたときにゲート絶縁膜２と第２半導体層１４の間にホール７が蓄積されていると、ヘテロ界面がより空乏化しにくくなる。ゲート絶縁膜２と第２半導体層１４の間にホール７が蓄積された場合でもヘテロ界面に形成された２次元電子ガス層が空乏化する厚みｔ１（ｃｍ）は、下記式１で示される。
【００４７】
【数１】
ＥＡｌＧａＮは閾値におけるヘテロ界面でのＡｌＧａＮの電界強度（Ｖ／ｃｍ）を示し、ｅは電子の電荷（Ｃ）を示し、ＮＡはＡｌＧａＮ層（第２半導体層）中のアクセプタ濃度（ｃｍ−３）を示し、ε０は真空の誘電率（Ｆ／ｃｍ）を示し、εＡｌＧａＮはＡｌＧａＮの比誘電率を示し、ΔＥｃは伝導帯オフセット（ｅＶ）を示し、ＥＧはＡｌＧａＮのバンドギャップエネルギー（ｅＶ）を示している。第２リセス部における第２半導体層の厚みが上記式１を満足すれば、半導体装置をオフしたときに、ゲート部が対向している半導体層のヘテロ界面が空乏化する。
【００４８】
ＥＡｌＧａＮは下記式２で示される。
【数２】
ＱｉｎｔはＡｌＧａＮとＧａＮの界面の固定電荷量（ｃｍ−２）を示し、ＥＧａＮは閾値におけるヘテロ界面でのＧａＮの電界強度（Ｖ／ｃｍ）を示している。
【００４９】
ＥＧａＮは下記式３で示される。
【数３】
ＮＴはＧａＮ層中の不純物密度（ｃｍ−３）を示し、ＥＴは伝導帯からＧａＮ層中の不純物準位までの差（ｅＶ）を示している。
【００５０】
ここで、ＡｌＧａＮ層中のアクセプタ濃度（ＮＡ）を１×１０１６ｃｍ−３とし、ＧａＮ層中の不純物密度（ＮＴ）を１×１０１７ｃｍ−３とし、伝導帯からＧａＮ層中の不純物準位までの差（ＥＴ）を１ｅＶとし、ＡｌＧａＮ中のＡｌ組成比をｘとしたときの、上記式１の近似式を下記式４に示す。なお、この場合、Ｑｉｎｔ、ＥＧ及びΔＥｃは、各々以下のように示される。
Ｑｉｎｔ＝５．５×１０１３ｘ−１．５×１０１２
ＥＧ＝２．４３ｘ×３．３７
ΔＥｃ＝１．７４ｘ×０．０１
【数４】
【００５１】
上記したように、第２リセス部４の第２半導体層１４の厚みが薄すぎると、ゲート部５が対抗していない範囲２Ｃの半導体層１６のヘテロ界面に２次元電子ガス層が形成されない（図１を参照）。範囲２Ｃのヘテロ界面に２次元電子ガス層が形成される第２半導体層１４の厚みｔ２（ｃｍ）は、下記式５で示される。
【数５】
φＢはＡｌＧａＮ表面でのフェルミピニング準位（ｅＶ）を示す。第２リセス部の第２半導体層の厚みが上記式５を満足すれば、ゲート部５が対向していない範囲２Ｃ半導体層１６のヘテロ界面に２次元電子ガス層が形成される。
【００５２】
下記式６は、ＡｌＧａＮ層中のアクセプタ濃度（ＮＡ）を１×１０１６ｃｍ−３とし、ＧａＮ層中の不純物密度（ＮＴ）を１×１０１７ｃｍ−３とし、伝導帯からＧａＮ層中の不純物準位までの差（ＥＴ）を１ｅＶとし、ＡｌＧａＮ中のＡｌ組成比をｘとしたときの、上記式５の近似式を示す。
【数６】
【００５３】
図１７は、上記式４と式６から作成した曲線を示す。グラフの横軸は第２半導体層１４（窒化アルミニウムガリウム層）中のアルミニウム組成比（％）を示しており、縦軸は第２半導体層１４の厚み（ｎｍ）を示している。曲線７０は上記式４の結果を示し、曲線７２は上記式６の結果を示す。上記したように、第２半導体層１４の厚みは、ゲート部５の状態に係らずドレイン電圧が高くない限り２次元電子ガス層が形成され、ゲート部５にオフ電圧が印加され、ドレイン電圧が高くなった状態で空乏化するように調整されていることが必要である。そのため、第２リセス部４の第２半導体層１４の厚みは、曲線７０よりも下方で曲線７２よりも上方、すなわち、曲線７０と曲線７２に挟まれた範囲であればよい。例えば、アルミニウム組成比が２５％の場合、第２半導体層１４の厚みは４〜１６ｎｍであればよい。
【００５４】
図１８は、半導体装置１００について、第２リセス部４における第２半導体層１４の厚みを変化させたときの耐圧の変化を示す。グラフの横軸はゲート部５とドレイン電極１８の間の距離（μｍ）を示しており、縦軸は半導体装置１００の耐圧（Ｖ）を示している。曲線８０は第２半導体層１４の厚みが５ｎｍのときの結果を示し、曲線８２は第２半導体層１４の厚みが１０ｎｍのときの結果を示し、曲線８４は第２半導体層１４の厚みが２５ｎｍのときの結果を示す。曲線８４に示すように、第２半導体層１４の厚みが厚くなりすぎると、ゲート−ドレイン間の距離を長くしても耐圧が高くならない。これは、ゲート部５にオフ電圧を印加し、ドレイン電極に高電圧を印加（ドレイン電圧を高く）したときに、ヘテロ界面に形成されていた２次元電子ガス層が消失しないことを示している。それに対して、曲線８０，８２に示すように、第２半導体層１４の厚みを薄くすると、ゲート部５にオフ電圧を印加したときに、ヘテロ界面に形成されていた２次元電子ガス層が消失する。その結果、ゲート−ドレイン間の距離に応じて半導体装置１００の耐圧は向上する。ゲート−ドレイン間の距離を調整することにより、半導体装置１００の耐圧を所望するレベルに調整することができる。
【００５５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５６】
４，３０４,４０４：第２リセス部
５，２０５，３０５，４０５：ゲート部
８，３０８，４０８：第１リセス部
１２，３１２，４１２：第１半導体層
１４，２１４，３１４，４１４：第２半導体層
１６，２１６，３１６，４１６：半導体層
１００，２００，３００，４００：半導体装置
Ｃ１：第１チャネル部
Ｃ２：第２チャネル部
Ｃ２ｕ：上流側第２チャネル部
【特許請求の範囲】
【請求項１】
ノーマリオフ型の半導体装置であって、
ヘテロ接合を構成する半導体層と、
前記半導体層の表面部に形成されている第１リセス部と、
前記半導体層の表面部に形成されており、前記第１リセス部よりも浅い第２リセス部と、
前記第１リセス部に形成されているとともに前記第２リセス部の少なくとも一部にも形成されており、平面視したときに、前記第１リセス部から伸びて前記第２リセス部の前記少なくとも一部を覆うゲート部と、を備えており、
前記半導体層は、第１半導体層と、前記第１半導体層上に設けられているとともに前記第１半導体層よりもバンドギャップが広い第２半導体層とを有しており、
前記第２リセス部は、前記第２半導体層を貫通しておらず、
前記第１リセス部に形成された前記ゲート部の下方には第１チャネル部が形成されており、
前記第２リセス部に形成された前記ゲート部の下方には第２チャネル部が形成されており、
前記第２チャネル部は、前記第１チャネル部よりも電流経路の上流側に配置されている上流側第２チャネル部を有する半導体装置。
【請求項２】
前記第１リセス部と前記第２リセス部の間に、非リセス部が存在する請求項１に記載の半導体装置。
【請求項３】
前記半導体層の材料が窒化物半導体である請求項１又は２に記載の半導体装置。
【請求項１】
ノーマリオフ型の半導体装置であって、
ヘテロ接合を構成する半導体層と、
前記半導体層の表面部に形成されている第１リセス部と、
前記半導体層の表面部に形成されており、前記第１リセス部よりも浅い第２リセス部と、
前記第１リセス部に形成されているとともに前記第２リセス部の少なくとも一部にも形成されており、平面視したときに、前記第１リセス部から伸びて前記第２リセス部の前記少なくとも一部を覆うゲート部と、を備えており、
前記半導体層は、第１半導体層と、前記第１半導体層上に設けられているとともに前記第１半導体層よりもバンドギャップが広い第２半導体層とを有しており、
前記第２リセス部は、前記第２半導体層を貫通しておらず、
前記第１リセス部に形成された前記ゲート部の下方には第１チャネル部が形成されており、
前記第２リセス部に形成された前記ゲート部の下方には第２チャネル部が形成されており、
前記第２チャネル部は、前記第１チャネル部よりも電流経路の上流側に配置されている上流側第２チャネル部を有する半導体装置。
【請求項２】
前記第１リセス部と前記第２リセス部の間に、非リセス部が存在する請求項１に記載の半導体装置。
【請求項３】
前記半導体層の材料が窒化物半導体である請求項１又は２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１５６１６４（Ｐ２０１２−１５６１６４Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１１３１５（Ｐ２０１１−１１３１５）
【出願日】平成２３年１月２１日（２０１１．１．２１）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２１日（２０１１．１．２１）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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