半導体装置
【課題】微細化による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を介して対向する一対の第２の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であることを特徴とする半導体装置である。
【解決手段】第１の領域と、第１の領域を介して対向する一対の第２の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であることを特徴とする半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する本発明は、酸化物半導体を用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を「酸化物半導体」とよぶことにする。
【０００５】
例えば、酸化物半導体として、Ｚｎ−Ｏ系の金属酸化物、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物を用いてトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
また、酸化物半導体を用いたトランジスタにおいて、ソース領域およびドレイン領域と、ソース電極およびドレイン電極との間に、緩衝層として窒素を含む導電性の高い酸化物半導体を設けることで、酸化物半導体と、ソース電極およびドレイン電極とのコンタクト抵抗を低減する技術が開示されている（特許文献３参照）。
【０００７】
また、酸化物半導体を含むトップゲート構造のトランジスタにおいて、チャネル形成領域、ソース領域およびドレイン領域をセルフアラインに形成する技術が開示されている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００９】
【非特許文献１】Ｊａｅ Ｃｈｕｌ Ｐａｒｋ ｅｔ ａｌ．，”Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｏｐ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ” ＩＥＤＭ２００９， ｐｐ１９１−１９４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
トランジスタを用いた集積回路の集積度を高くするためには、トランジスタの微細化が必要である。
【００１１】
一般に、シリコン半導体を用いたトランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しきい値電圧がマイナス方向に変動するなど電気特性に変動が生じる。この現象を抑制することは、シリコン半導体を用いたトランジスタの微細化における課題の１つである。
【００１２】
また、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられる。そして、キャリア密度が小さい材料を用いたトランジスタにおいても、チャネル長を短くすることでしきい値電圧の変動などが現れる。
【００１３】
そこで、本発明の一態様は、微細化による電気特性の変動が生じにくい半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
酸化物半導体を用いたトランジスタにおいて、該トランジスタの微細化による電気特性の変動を抑制するためには、チャネル形成領域を含む酸化物半導体膜にドーパントを含む領域を設けることである。詳細には、酸化物半導体膜にドーパントを含む一対の領域及びチャネル形成領域を設けることである。このようにすることで、該ドレイン領域で発生し、かつ該チャネル形成領域に加わる電界を緩和するため、しきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減できる。なお、本明細書において、ドーパントとは、チャネル形成領域を含む酸化物半導体膜に添加される元素、不純物の総称である。
【００１５】
また、上記酸化物半導体膜は非単結晶であり、詳細には、該非単結晶のａｂ面に垂直な方向から見て、三角形、もしくは、六角形、または正三角形、もしくは正六角形の原子配列を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した結晶部を含む。なお、本明細書では、該結晶部を有する酸化物半導体をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とよぶことにする。また、該チャネル形成領域をＣＡＡＣ−ＯＳとすることで、可視光または紫外光の照射、および熱やバイアスなどが加わることによるトランジスタの電気特性の変動を抑制し、半導体装置の信頼性を向上させることができる。
【００１６】
また、上記ドーパントを含む領域は、多結晶を主とした複数の結晶部を有する酸化物半導体領域で構成されている。このように、上記ドーパントを含む領域においても、複数の結晶部を有する酸化物半導体領域とすることで、トランジスタの電気特性の変動を抑制することができる。
【００１７】
つまり、本発明の一態様は、第１の領域と、第１の領域を介して対向する一対の第２の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である半導体装置である。
【００１８】
また、上記ドーパントを含む領域は、複数の結晶部を有する酸化物半導体領域上に、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていてもよい。
【００１９】
上記酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む酸化物半導体膜とすることが好ましい。
【００２０】
さらに、上記半導体装置は、一対の第２の領域に電気的に接続された第２の電極および第３の電極を有する。
【００２１】
一対の第２の領域は、第１の電極をマスクとし、ゲート絶縁膜を通過させてドーパントを添加することにより、セルフアラインに形成することができる。一対の第２の領域は少なくともソース領域およびドレイン領域として機能し、チャネル形成領域である第１の領域の両端にドーパントを含む一対の第２の領域を設けることで、第１の領域に加わる電界を緩和することができ、トランジスタのしきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減することができる。
【００２２】
また、第１の電極の側面にサイドウォール絶縁膜を設けて、該第１の電極をマスクとし、該サイドウォール絶縁膜を通過させてドーパントを添加することにより、一対の第２の領域よりドーパント濃度が低い一対の第３の領域をセルフアラインに形成することができる。
【００２３】
つまり、一対の第３の領域は、チャネル形成領域として機能する第１の領域と、一対の第２の領域との間に形成される。一対の第３の領域よりドーパント濃度が高い一対の第２の領域は、ソース領域およびドレイン領域として機能する。一対の第２の領域よりドーパント濃度が低い一対の第３の領域は、チャネル形成領域に加わる電界を緩和する領域、すなわち電界緩和領域として機能する。このように電界緩和領域を設けることにより、トランジスタのしきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減することができる。また、一対の第２の領域および一対の第３の領域ともに、複数の結晶部を有する酸化物半導体領域で構成されている。
【００２４】
そこで、本発明の他の一態様は、第１の領域と、第１の領域を介して対向した一対の第２の領域と、第１の領域および一対の第２の領域の間に設けられた一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域および一対の第３の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であり、一対の第２の領域のドーパント濃度は、一対の第３の領域のドーパント濃度より高い半導体装置である。
【００２５】
また、一対の第２の領域および一対の第３の領域ともに、複数の結晶部を有する酸化物半導体領域上に、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていてもよい。
【００２６】
例えば、一対の第２の領域および一対の第３の領域に添加されるドーパントは１５族元素またはホウ素とする。例えば、該ドーパントは、リン、砒素、およびアンチモンならびにホウ素から選ばれた一以上の元素とし、一対の第２の領域および一対の第３の領域に含まれるドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下が好ましい。さらに、一対の第２の領域のドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下とし、一対の第３の領域のドーパント濃度は５×１０１８ｃｍ−３以上５×１０２１ｃｍ−３未満とすることがさらに好ましい。
【００２７】
また、本発明の一態様のトランジスタはトップゲート構造のトランジスタであり、第２の電極および第３の電極が一対の第２の領域の上面に接するトップコンタクト構造であってもよく、一対の第２の領域の下面に接するボトムコンタクト構造であってもよい。
【００２８】
上記において、チャネル形成領域を含む酸化物半導体膜にドーパントを添加する際、第１の電極をマスクとして、ゲート絶縁膜を通過させずにドーパントを添加してもよい。例えば、ゲート絶縁膜の形成される範囲を第１の領域上のみとしてもよい。
【００２９】
また、ゲート絶縁膜を酸化物絶縁膜で形成し、サイドウォール絶縁膜を窒化物絶縁膜から形成する場合、該窒化物絶縁膜および該酸化物絶縁膜のエッチングレートの違いにより、該ゲート絶縁膜（該酸化物絶縁膜）は、該サイドウォール絶縁膜（該窒化物絶縁膜）を形成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の下面と接する酸化物半導体膜への過剰なエッチングを抑制することができる。結果として、該ゲート絶縁膜は第１の領域、一対の第２の領域および一対の第３の領域上に残存した構造となる。
【００３０】
また、サイドウォール絶縁膜およびゲート絶縁膜を共に酸化物絶縁膜とする際は、該酸化物絶縁膜および第１の電極のエッチングレートの違いを利用して、一対の第２の領域および一対の第３の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。結果として、該ゲート絶縁膜は第１の領域上に残存した構造となる。
【発明の効果】
【００３１】
本発明の一態様によって、微細化による電気特性の変動が生じにくい半導体装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の作製方法を示す図。
【図３】本発明の一態様である半導体装置の作製方法を示す図。
【図４】本発明の一態様である半導体装置の作製方法を示す図。
【図５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図６】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図７】本発明の一態様である半導体装置の作製方法を示す図。
【図８】本発明の一態様である半導体装置の一例を示す断面図。
【図９】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１０】本発明の一態様である半導体装置の作製方法を示す図。
【図１１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１３】本発明の一態様である半導体装置の作製方法を示す図。
【図１４】本発明の一態様である半導体装置の一例を示す断面図。
【図１５】本発明の一態様である半導体装置の一例を示す断面図。
【図１６】本発明の一態様である半導体装置の一例を示す断面図。
【図１７】ドーパントを添加した後の酸化物半導体の構造を示す図。
【図１８】ドーパントを添加した前後での酸化物半導体の電子状態を示す図。
【図１９】ドーパントを添加した後の酸化物半導体の断面ＴＥＭ像を示す図。
【図２０】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２１】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２２】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２３】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２４】ＣＰＵの具体例を示すブロック図およびその一部の回路図を示す図。
【発明を実施するための形態】
【００３３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３５】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００３６】
本明細書において、「膜」という用語は、ＣＶＤ法（プラズマＣＶＤ法などを含む。）またはスパッタリング法などにより、被形成面の全面に形成されたものと、該被形成面の全面に形成されたものに対して半導体装置の作製工程に係る処理を行った後のものと、に用いる。
【００３７】
「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３８】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構造および作製方法について、図１乃至図８を用いて説明する。
【００３９】
〈トランジスタ１００の構造および特徴〉
図１（Ａ）は、トランジスタ１００の上面図である。なお、図１（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１１１および層間絶縁膜１１７は、便宜上、図示していない。
【００４０】
図１（Ａ）より、第１の電極１１３は、第１の領域１０５（図示せず）と一対の第２の領域１２３ａ、１２３ｂとを含む酸化物半導体膜１０３上に設けられている。そして、第２の電極１１９ａは、開口部１１６ａを介して一対の第２の領域１２３ａ、１２３ｂのうちの１２３ａに、第３の電極１１９ｂは開口部１１６ｂを介して１２３ｂにそれぞれ接して設けられている。また、第２の電極１１９ａおよび第３の電極１１９ｂは、一対の第２の領域１２３ａ、１２３ｂの上面とそれぞれ接していることから、トランジスタ１００はトップゲート構造かつトップコンタクト構造のトランジスタである。
【００４１】
図１（Ｂ）は、トランジスタ１００におけるＡ−Ｂ間の断面図である。図１（Ｂ）より、基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１２３ａ、１２３ｂは第１の領域１０５を介して対向して設けられている。
【００４２】
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上には、第１の領域１０５と重畳した第１の電極１１３が設けられている。
【００４３】
ゲート絶縁膜１１１、および第１の電極１１３上には、層間絶縁膜１１７が設けられている。
【００４４】
第２の電極１１９ａおよび第３の電極１１９ｂは、図１（Ｂ）に示すように、ゲート絶縁膜１１１および層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接して設けられている。なお、ゲート絶縁膜１１１は、第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂに接して設けられている。
【００４５】
第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂを含む酸化物半導体膜１０３は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む金属酸化物である。なお、該金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものである。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を低減することができる。
【００４６】
また、トランジスタ１００において、第１の領域１０５はチャネル形成領域として機能する。
【００４７】
第１の領域１０５は、先に記述したＣＡＡＣ−ＯＳである。上記したように、ＣＡＡＣ−ＯＳとは、非単結晶であり、該非単結晶のａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した結晶部を含む酸化物半導体をいう。
【００４８】
また、ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶部を含むが、１つの結晶部と他の結晶部の境界を明確に判別できないこともある。
【００４９】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）を向いていてもよい。
【００５０】
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【００５１】
また、第１の領域１０５の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下である。チャネル形成領域である第１の領域１０５がＣＡＡＣ−ＯＳであり、且つ水素濃度が低減されているトランジスタ１００は、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。
【００５２】
一対の第２の領域１２３ａ、１２３ｂはドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である。一対の第２の領域１２３ａ、１２３ｂはドーパントとして、リン、砒素、およびアンチモン、ならびにホウ素から選ばれた一以上の元素が添加されている。
【００５３】
一対の第２の領域１２３ａ、１２３ｂは、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であることにより、仮に一対の第２の領域１２３ａ、１２３ｂが、第１の領域１０５と同様にドーパントを含んでいないＣＡＡＣ−ＯＳである場合（酸化物半導体膜１０３すべてがドーパントを含んでいないＣＡＡＣ−ＯＳである場合）に比べて、導電率が高い。つまり、酸化物半導体膜１０３のチャネル方向における抵抗成分は低減することができ、トランジスタ１００のオン電流を増加させることができる。
【００５４】
そこで、一対の第２の領域１２３ａ、１２３ｂは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。ただし、導電率が低すぎると、トランジスタ１００のオン電流が低下してしまう。また、一対の第２の領域１２３ａ、１２３ｂの導電率を増大させるために、ドーパント濃度を増加させると、キャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、一対の第２の領域１２３ａ、１２３ｂの導電性を低下させる場合がある。
【００５５】
従って、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましい。また、トランジスタ１００の作製工程におけるドーパントを添加する工程で、第１の電極１１３はマスクとして機能し、第１の領域１０５と一対の第２の領域１２３ａ、１２３ｂはセルフアラインに形成される。
【００５６】
一対の第２の領域１２３ａ、１２３ｂは、トランジスタ１００において、少なくともソース領域およびドレイン領域として機能する。一対の第２の領域１２３ａ、１２３ｂをチャネル形成領域の第１の領域１０５の両端に設けることで、チャネル形成領域である第１の領域１０５に加わる電界を緩和させることができる。
【００５７】
詳細には、一対の第２の領域１２３ａ、１２３ｂをチャネル形成領域の第１の領域１０５の両端に設けることで、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示す。したがって、トランジスタ１００はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。
【００５８】
そして、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗が低減しているため、トランジスタ１００のオン電流を増加させることができる。
【００５９】
〈トランジスタ１００の作製方法〉
次に、トランジスタ１００の作製方法について、図２乃至図４を用いて説明する。
【００６０】
基板１０１は、材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００６１】
また、基板１０１として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離が容易な領域を設けるとよい。
【００６２】
まず、基板１０１上に下地絶縁膜１０２を形成する。下地絶縁膜１０２は、下記の材料を用いて単層構造、または積層構造として形成する。
【００６３】
また、下地絶縁膜１０２の材料としては、酸化シリコン、酸化ガリウム、もしくは酸化アルミニウムなどの酸化物絶縁膜、または窒化シリコン、もしくは窒化アルミニウムなどの窒化物絶縁膜、または酸化窒化シリコン、酸化窒化アルミニウム、もしくは窒化酸化シリコンから選ばれる絶縁膜を用いることができる。なお、下地絶縁膜１０２は、後に形成する酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【００６４】
窒化アルミニウム膜、窒化酸化アルミニウム膜および窒化シリコン膜は、熱伝導率が高いため、下地絶縁膜１０２に用いることで、トランジスタ１００の放熱性を良好にすることができる。
【００６５】
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０２として、上記窒化物絶縁膜を形成することが好ましい。
【００６６】
下地絶縁膜１０２は、スパッタリング法、ＣＶＤ法、塗布法などで形成することができる。下地絶縁膜１０２の厚さに限定はないが、下地絶縁膜１０２の厚さは５０ｎｍ以上とすることが好ましい。これは、下地絶縁膜１０２は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐために用いるからである。
【００６７】
また、下地絶縁膜１０２は、後に形成する酸化物半導体膜１０３と接する部分において酸素を含むことが好ましいことから、下地絶縁膜１０２として、加熱により酸素放出される膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。
【００６８】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【００６９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値とを用いることにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００７０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００７１】
【数１】
【００７２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値である。
【００７３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００７４】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００７５】
加熱により酸素放出される膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯＸ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯＸ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００７６】
下地絶縁膜１０２に加熱により酸素放出される膜を用いることで、後に形成する酸化物半導体膜１０３に酸素が供給され、下地絶縁膜１０２および酸化物半導体膜１０３の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、下地絶縁膜１０２および酸化物半導体膜１０３の界面に捕獲されることを抑制でき、トランジスタ１００を電気特性の劣化の少ないトランジスタとすることができる。
【００７７】
次に、下地絶縁膜１０２上に、すべての領域においてＣＡＡＣ−ＯＳである酸化物半導体膜１３０を形成する。
【００７８】
すべての領域においてＣＡＡＣ−ＯＳである酸化物半導体膜１３０を形成する方法としては例えば以下の２種類の方法がある。（１）１つの方法は、酸化物半導体膜を形成する工程を、基板を加熱しながら１度行う方法であり、（２）もう１つの方法は、酸化物半導体膜を形成する工程を２度に分けて、それぞれ酸化物半導体膜を形成した後に加熱処理を行う方法である。
【００７９】
はじめに、（１）の方法で酸化物半導体膜１３０を形成する場合について説明する。
【００８０】
下地絶縁膜１０２上に、基板１０１を加熱しながら酸化物半導体膜１３０を形成する（図２（Ａ）参照）。なお、酸化物半導体膜１３０は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により形成すればよい。酸化物半導体膜１３０の厚さとしては１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすればよい。
【００８１】
酸化物半導体膜１３０は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、酸化インジウム、酸化スズ、酸化亜鉛などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００８２】
酸化物半導体膜１３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットの一例として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するものがある。さらに、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８３】
なお、一例として、酸化物半導体膜１３０としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。ＩｎとＺｎの原子数比を前述の範囲とすることで、トランジスタ１００の電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００８４】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００８５】
また、基板１０１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半導体膜１３０の形成時に、基板１０１を加熱する温度を高くすることで、非晶質部に対して結晶部の占める割合の多いＣＡＡＣ−ＯＳとすることができる。
【００８６】
次に、（２）の方法で酸化物半導体膜１３０を形成する場合について説明する。
【００８７】
基板１０１を基板温度は２００℃以上４００℃以下に保ちながら、下地絶縁膜１０２の上に１層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板歪み点未満の加熱処理を行う。該加熱処理によって、１層目の酸化物半導体膜の表面を含む領域にｃ軸配向した結晶（板状結晶を含む）が形成される。そして、２層目の酸化物半導体膜を１層目の酸化物半導体膜よりも厚く形成する。その後、再び５５０℃以上基板歪み点以下の加熱処理を行い、表面を含む領域に、当該ｃ軸配向した結晶（板状結晶を含む）が形成された１層目の酸化物半導体膜を結晶成長の種として、２層目の酸化物半導体膜を上方に結晶成長させる。なお、１層目の酸化物半導体膜および２層目の酸化物半導体膜は、上記した酸化物半導体膜１３０に適用できる金属酸化物材料を用いればよい。なお、１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以下で形成するのが好ましい。
【００８８】
スパッタリング法を用いて、方法（１）、方法（２）のいずれかで酸化物半導体膜１３０を形成する際、できる限り酸化物半導体膜１３０に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。さらには、該処理室の排気は、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせて用いればよい。
【００８９】
上記のようにすることで、水素の混入が低減された酸化物半導体膜１３０を形成することができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜１３０は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜１３０の窒素濃度は、５×１０１８ｃｍ−３未満となる。
【００９０】
また、下地絶縁膜１０２および酸化物半導体膜１３０は、真空下で連続して形成してもよい。例えば、基板１０１の表面に付着した水素を含む不純物を、加熱処理またはプラズマ処理で除去した後、大気に暴露することなく下地絶縁膜１０２を形成し、続けて大気に暴露することなく酸化物半導体膜１３０を形成してもよい。このようにすることで、基板１０１の表面に付着した水素を含む不純物を低減し、また、基板１０１と下地絶縁膜１０２、下地絶縁膜１０２と酸化物半導体膜１３０との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
【００９１】
酸化物半導体膜１３０を形成する際または形成後において、酸化物半導体膜１３０の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなり、キャリアである電子を生じる。つまりトランジスタ１００においても、酸化物半導体膜１３０の酸素欠損の一部はドナーとなり、キャリアである電子が生じることで、トランジスタ１００のしきい値電圧がマイナス方向に変動する。そして、酸化物半導体膜１３０において、該電子の生成は、酸化物半導体膜１３０と下地絶縁膜１０２との界面近傍で生じる酸素欠損おいて顕著である。
【００９２】
そこで、酸化物半導体膜１３０を形成後に、第１の加熱処理を行い、酸化物半導体膜１３１を形成する（図２（Ｂ）参照）。
【００９３】
第１の加熱処理は、酸化物半導体膜１３０から水素（水、水酸基または水素化物を含む）を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を放出させ、酸化物半導体膜１３０中、および下地絶縁膜１０２と酸化物半導体膜１３０との界面近傍に酸素を拡散させる。つまり、第１の加熱処理は、下地絶縁膜１０２と酸化物半導体膜１３０との界面準位、および酸化物半導体膜１３０の酸素欠損を低減させ、完成したトランジスタ１００の酸化物半導体膜１０３と下地絶縁膜１０２との界面におけるキャリア捕獲の影響を小さくすることができる。従って、第１の加熱処理は、トランジスタ１００のしきい値電圧がマイナス方向へ変動することを抑制することができる。
【００９４】
また、酸化物半導体膜１３０中の酸素欠損の一部だけではなく、酸化物半導体膜１３０中の水素もドナーとなりキャリアである電子を生じる。第１の加熱処理によって、酸化物半導体膜１３０は膜中の水素濃度が低減され、高純度化された酸化物半導体膜１３１となる。酸化物半導体膜１３１の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下である。なお、酸化物半導体膜１３１中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【００９５】
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因する欠陥準位が低減された酸化物半導体膜１３１を用いることで、トランジスタ１００のオフ電流を低減させることができる。具体的には、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、酸化物半導体膜１３１中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の濃度とすることが好ましい。さらに、アルカリ土類金属も不純物であるため含有量を少なくすることが好ましい。
【００９６】
第１の加熱処理の温度は、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【００９７】
第１の加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【００９８】
次に、フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１３１上に形成し、該レジストマスクを用いて、酸化物半導体膜１３１を所望の形状にエッチングし、島状の酸化物半導体膜１３２を形成する（図２（Ｃ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。該エッチングは、島状の酸化物半導体膜１３２の端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜１３２の端部をテーパ形状とすることで、本工程以降のトランジスタ１００の作製において、形成される膜の被覆性を向上させることができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退させつつエッチングすることで形成することができる。
【００９９】
本工程におけるエッチング処理は、ドライエッチングまたはウェットエッチングで行うことができ、これらを組み合わせて行ってもよい。ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１００】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
【０１０１】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１０２】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１０３】
次に、酸化物半導体膜１３２上に、ゲート絶縁膜１１１を形成する。ゲート絶縁膜１１１は、下地絶縁膜１０２に適用できる材料を用いて、単層構造または積層構造として形成する。また、ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【０１０４】
また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることができる。ｈｉｇｈ−ｋ材料は、誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリーク電流を低減できる。なお、ゲート絶縁膜１１１として、該ｈｉｇｈ−ｋ材料を単層構造として用いてもよいし、下地絶縁膜１０２に適用できる材料との積層構造としてもよい。
【０１０５】
なお、酸化物半導体膜１３２と接する部分においては、酸素を含むことが好ましいことから、ゲート絶縁膜１１１は、酸化物絶縁膜または加熱により酸素放出する膜を用いることが好ましい。
【０１０６】
ゲート絶縁膜１１１を形成した後、第２の加熱処理を行い、島状の酸化物半導体膜１４０を形成する（図２（Ｄ）参照。）。第２の加熱処理は、酸化物半導体膜１３２から水素（水、水酸基または水素化物を含む）を放出させると共に、下地絶縁膜１０２およびゲート絶縁膜１１１に含まれる酸素の一部を放出し、酸化物半導体膜１３２中、下地絶縁膜１０２と酸化物半導体膜１３２との界面近傍、および酸化物半導体膜１３２とゲート絶縁膜１１１との界面近傍に酸素を拡散させることができる。つまり、第２の加熱処理は、酸化物半導体膜１３２の酸素欠損、下地絶縁膜１０２と酸化物半導体膜１３２との界面準位、および酸化物半導体膜１３２とゲート絶縁膜１１１との界面準位を低減させることができる。
【０１０７】
第２の加熱処理の条件および装置は、第１の加熱処理に適用できる条件および装置を適宜用いればよい。
【０１０８】
なお、第１の加熱処理を兼ねて第２の加熱処理を行ってもよいが、第１の加熱処理および第２の加熱処理の両方行うことで、効率よく上記界面準位、および上記酸素欠損を低減することができる。
【０１０９】
次に、ゲート絶縁膜１１１上に、第１の電極１１３に適用できる導電材料を用いて導電膜１１２を形成する（図３（Ａ）参照）。導電膜１１２の厚さとしては、下記導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。例えば、１０ｎｍ以上５００ｎｍ以下で形成すればよい。
【０１１０】
第１の電極１１３に適用できる導電材料は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金とする。また、導電膜１１２は、該導電材料を用いて、単層構造または積層構造として形成する。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１１１】
次に、フォトリソグラフィ工程によりレジストマスクを導電膜１１２上に形成し、該レジストマスクを用いて、導電膜１１２を所望の形状にエッチングし、第１の電極１１３を形成する（図３（Ｂ）参照）。第１の電極１１３は、少なくともゲート電極として機能し、ゲート配線としても機能する構成としてもよい。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができ、該エッチングは酸化物半導体膜１３０を加工する際と同様のドライエッチングまたはウェットエッチングを適宜用いることができる。
【０１１２】
また、ゲート絶縁膜１１１および第１の電極１１３となる導電膜は、大気に暴露することなく、連続で形成することが好ましい。
【０１１３】
また、第１の電極１１３とゲート絶縁膜１１１との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１４０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１１４】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行う（図３（Ｃ）参照）。
【０１１５】
添加するドーパント１５０は、１５族元素またはホウ素とし、具体的にはリン、砒素、およびアンチモンならびにホウ素のいずれかから選択される一以上とする。また、酸化物半導体膜１４０にドーパント１５０を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
【０１１６】
イオンドーピング法またはイオンインプランテーション法を用いることで、ドーパント１５０の添加深さ（添加領域）が制御し易くなり、酸化物半導体膜１４０にドーパント１５０を精度良く添加することができる。また、イオンドーピング法またはイオンインプランテーション法によりドーパント１５０を添加する際に、基板１０１を加熱しながら行ってもよい。
【０１１７】
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、複数回行っても良い。酸化物半導体膜１４０にドーパント１５０を添加する処理を複数回行う場合、ドーパント１５０は複数回すべてにおいて同じ元素であってもよいし、１回の処理毎に変えてもよい。
【０１１８】
酸化物半導体膜１４０にドーパント１５０を添加する際、第１の電極１１３はマスクとして機能し、ドーパント１５０は第１の電極１１３と重なる領域の酸化物半導体膜１４０には添加されず、チャネル形成領域となる第１の領域１０５が形成される。
【０１１９】
さらに、ドーパント１５０が添加された領域は、ドーパント１５０の添加のダメージにより結晶性が低減し、非晶質領域となる。ドーパント１５０を添加する量などを調節することによって、ダメージ量を低減させ、完全な非晶質領域とならないように形成することもできる。つまり、ドーパント１５０が添加された領域は、少なくとも第１の領域１０５よりも非晶質領域の割合が大きい領域となる。完全な非晶質領域とさせないほうが、次に行う第３の加熱処理による結晶化が容易に行われるため、好ましい。
【０１２０】
次に、ドーパント１５０を添加した後に、第３の加熱処理を行う。第３の加熱処理を行うことで、ドーパント１５０が添加された領域を、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である一対の第２の領域１２３ａ、１２３ｂにすることができる（図３（Ｄ）参照）。
【０１２１】
一対の第２の領域１２３ａ、１２３ｂは、ソース領域およびドレイン領域として機能する。また、一対の第２の領域１２３ａ、１２３ｂである複数の結晶部を有する酸化物半導体領域は、第１の領域１０５であるＣＡＡＣ−ＯＳとは異なる。なお、第３の加熱処理によって、第１の領域１０５であるＣＡＡＣ−ＯＳの結晶性が向上することもある。
【０１２２】
第３の加熱処理の温度は、４５０℃以上基板歪み点温度未満、好ましくは６５０℃以上基板歪み点温度未満とし、減圧雰囲気下、酸化性雰囲気下または不活性雰囲気下で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は１時間〜２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【０１２３】
第３の加熱処理に用いる加熱装置は、第１の加熱処理および第２の加熱処理に適用できる装置を用いることができる。
【０１２４】
このように、第１の電極１１３をマスクとして、ドーパント１５０を酸化物半導体膜１４０に添加し、その後、第３の加熱処理を行うことで、チャネル形成領域となる第１の領域１０５と、ソース領域およびドレイン領域となる一対の第２の領域１２３ａ、１２３ｂとを、セルフアラインに形成することできる。
【０１２５】
次に、ゲート絶縁膜１１１、および第１の電極１１３上に層間絶縁膜１１７となる絶縁膜を形成し、フォトリソグラフィ工程によって、層間絶縁膜１１７となる絶縁膜上にレジストマスクを形成し、該レジストマスクを用いてエッチングし、開口部１１６ａ、１１６ｂを形成する（図４（Ａ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができ、該エッチングは酸化物半導体膜１３０を加工する際と同様のドライエッチングまたはウェットエッチングを適宜用いることができる。
【０１２６】
層間絶縁膜１１７には、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコン膜を用い、スパッタリング法、ＣＶＤ法などで形成すればよい。このとき、層間絶縁膜１１７には、加熱により酸素を放出しにくい膜を用いることが好ましい。これは、一対の第２の領域１２３ａ、１２３ｂの導電率を低下させないためである。具体的には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガスおよび希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を３００℃以上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱により酸素を放出しにくい膜とすることができる。
【０１２７】
次に、開口部１１６ａ、１１６ｂを介して、一対の第２の領域１２３ａ、１２３ｂと接するように導電膜を形成し、フォトリソグラフィ工程によって該導電膜上にレジストマスクを形成し、該レジストマスクを用いて該導電膜をエッチングし、第２の電極１１９ａおよび第３の電極１１９ｂを形成する（図４（Ｂ）参照）。なお、第２の電極１１９ａおよび第３の電極１１９ｂは、第１の電極１１３と同様にして形成することができる。
【０１２８】
第２の電極１１９ａおよび第３の電極１１９ｂは、それぞれ、少なくともソース電極およびドレイン電極として機能し、さらにはソース配線およびドレイン配線としても機能する。
【０１２９】
以上より、トランジスタ１００を作製することができる。
【０１３０】
〈トランジスタ１００の変形例１〉
また、第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、一対の第２の領域１２３ａ、１２３ｂ内に、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを形成することができる。
【０１３１】
この場合において完成したトランジスタ１６０の上面図を図５（Ａ）に示す。さらに、図５（Ａ）のＡ−Ｂ間における断面図を図５（Ｂ）に示す。
【０１３２】
トランジスタ１６０の一対の第２の領域１２３ａ、１２３ｂは、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂによって構成される（図５（Ｂ）参照）。なお、酸化物半導体領域１０７ａ、１０７ｂと酸化物半導体領域１０９ａ、１０９ｂとのドーパント濃度は同じである。
【０１３３】
また、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して酸化物半導体領域１０７ａ、１０７ｂと接している。トランジスタ１６０のその他の構成は、トランジスタ１００と同様である。
【０１３４】
また、上記した条件で第３の加熱処理を１時間行うと、上記酸化物半導体領域１０７ａ、１０７ｂは、一対の第２の領域１２３ａ、１２３ｂの上面から一対の第２の領域１２３ａ、１２３ｂの下面方向に、少なくとも２ｎｍ形成される。また、上記条件で行う第３の加熱処理の時間を長くすることによって、上記酸化物半導体領域１０７ａ、１０７ｂを厚く形成することができる。
【０１３５】
そして、トランジスタ１００とトランジスタ１６０とでは、一対の第２の領域１２３ａ、１２３ｂの構成が異なるだけであり、トランジスタ１００に係る説明はトランジスタ１６０においても適用される。
【０１３６】
トランジスタ１６０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ１６０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗、および一対の第２の領域１２３ａ、１２３ｂのチャネル方向における抵抗成分が低減しているため、トランジスタ１６０のオン電流を増加させることができる。
【０１３７】
また、トランジスタ１６０は、一対の第２の領域１２３ａ、１２３ｂが酸化物半導体領域１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂであることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０１３８】
〈トランジスタ１００の変形例２〉
トランジスタ１００の作製方法の第１の電極１１３を形成する際に、ゲート絶縁膜１１１も同時にエッチングすることで、酸化物半導体膜１０３の第１の領域１０５上のみにゲート絶縁膜１２１を設けることができる。
【０１３９】
この場合において完成したトランジスタ１７０の上面図を図６（Ａ）に示す。さらに、図６（Ａ）のＡ−Ｂ間における断面図を図６（Ｂ）に示す。トランジスタ１７０の上面構造はトランジスタ１００と同様であり、トップゲート構造かつトップコンタクト構造のトランジスタである。
【０１４０】
そして、トランジスタ１００とトランジスタ１７０とでは、ゲート絶縁膜１１１の形状が異なるだけであり、トランジスタ１００に係る説明はトランジスタ１７０においても適用される。
【０１４１】
トランジスタ１７０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ１７０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗、および一対の第２の領域１２３ａ、１２３ｂのチャネル方向における抵抗成分が低減しているため、トランジスタ１７０のオン電流を増加させることができる。
【０１４２】
また、トランジスタ１７０は、一対の第２の領域１２３ａ、１２３ｂが複数の結晶部を有する酸化物半導体領域であることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０１４３】
トランジスタ１７０の作製方法について、図３、図７および図８を用いて説明する。トランジスタ１７０は、導電膜１１２を形成する工程（図３（Ａ）参照）までは、トランジスタ１００と同様である。
【０１４４】
導電膜１１２を形成したあと、導電膜１１２およびゲート絶縁膜１１１にエッチング処理を行うことで、第１の電極１１３および後に形成される酸化物半導体膜１０３の第１の領域１０５上のみに重畳するゲート絶縁膜１２１を形成することができる（図７（Ａ）参照）。
【０１４５】
また、ゲート絶縁膜１２１は第１の領域１０５のみに接しているため、酸化物半導体膜１４０の形状（段差）に沿って設けられていない。言い換えると、ゲート絶縁膜１２１には酸化物半導体膜１４０の段差を乗り越えている部分がない。したがって、完成したトランジスタ１７０においても、ゲート絶縁膜１２１は酸化物半導体膜１０３の段差を乗り越えている部分がないため、ゲート絶縁膜１２１の断切れなどを起因とするリーク電流を低減し、かつゲート絶縁膜１２１の耐圧を高めることができる。よって、ゲート絶縁膜１２１を５ｎｍ近くまで薄膜化して用いてもトランジスタ１７０を動作させることができる。なお、ゲート絶縁膜１２１を薄膜化することで、チャネル長を短くすることで生じる影響を低減でき、かつトランジスタの動作速度を高めることができる。
【０１４６】
さらに、トランジスタ１７０はゲート絶縁膜１２１が段差を乗り越えている部分がないため、第１の電極１１３と一対の第２の領域１２３ａ、１２３ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ１７０はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０１４７】
以降は、トランジスタ１００と同様の工程を行うことで、トランジスタ１７０を形成することができる。なお、トランジスタ１７０において、ドーパント１５０を添加する処理は、トランジスタ１００とは異なり、第１の電極１１３をマスクとし、酸化物半導体膜１４０の一部が露出した状態で添加されることになる（図７（Ｂ）参照）。
【０１４８】
トランジスタ１７０のように、酸化物半導体膜１４０の一部が露出した状態でドーパント１５０を添加する場合は、ドーパント１５０の添加方法として、イオンドーピング法またはイオンインプランテーション法以外の方法を用いることもできる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。また、該プラズマ処理は、基板１０１を加熱しながら行ってもよい。
【０１４９】
また、トランジスタ１７０においても、ドーパント１５０を添加したあとに行う第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、ドーパント１５０含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上にドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂが設けられた一対の第２の領域１２３ａ、１２３ｂを形成することができる（図８参照）。なお、図８における各符号は、トランジスタ１００（図１参照）、トランジスタ１６０（図５参照）およびトランジスタ１７０（図６参照）の各符号に対応する。
【０１５０】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により、酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態および実施例と適宜組み合わせることができる。
【０１５１】
（実施の形態２）
本実施の形態では、本発明の他の一態様であるトランジスタ２００の構造および作製方法について、図９乃至図１４を用いて説明する。トランジスタ２００は、実施の形態１で説明したトランジスタ１００と比較して、第１の電極１１３の端面にサイドウォール絶縁膜２１５が設けられており、酸化物半導体膜１０３の第１の領域１０５および一対の第２の領域１２３ａ、１２３ｂの間に、一対の第３の領域２２３ａ、２２３ｂが設けられていることが異なる。
【０１５２】
また、トランジスタ２００は、本発明の他の一態様であることから、実施の形態１で説明した内容は、本実施の形態においても適用される。
【０１５３】
〈トランジスタ２００の構造および特徴〉
図９（Ａ）は、トランジスタ２００の上面図である。なお、図９（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１１１および層間絶縁膜１１７は、便宜上、図示していない。
【０１５４】
図９（Ａ）より、第１の電極１１３は、第１の領域１０５（図示せず）、一対の第２の領域１２３ａ、１２３ｂ、及び一対の第３の領域２２３ａ、２２３ｂ（図示せず）とを含む酸化物半導体膜１０３上に設けられている。第１の電極１１３の側面にサイドウォール絶縁膜２１５が設けられている。そして、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂ上に設けられている。また、第２の電極１１９ａおよび第３の電極１１９ｂは、一対の第２の領域１２３ａ、１２３ｂの上面と接している。トランジスタ２００はトップゲート構造かつトップコンタクト構造のトランジスタである。
【０１５５】
図９（Ｂ）は、トランジスタ２００におけるＡ−Ｂ間の断面図である。図９（Ｂ）より、基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１２３ａ、１２３ｂは第１の領域１０５を介して対向して設けられている。一対の第３の領域２２３ａ、２２３ｂは、第１の領域１０５および一対の第２の領域１２３ａ、１２３ｂの間に設けられている。
【０１５６】
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上には、第１の領域１０５と重畳した第１の電極１１３が設けられている。第１の電極１１３の両側面には、サイドウォール絶縁膜２１５が接して設けられている。
【０１５７】
ゲート絶縁膜１１１、第１の電極１１３およびサイドウォール絶縁膜２１５上には、層間絶縁膜１１７が設けられている。
【０１５８】
第２の電極１１９ａおよび第３の電極１１９ｂは、層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接して設けられている。なお、ゲート絶縁膜１１１は、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂに接している。
【０１５９】
第２の電極１１９ａおよび第３の電極１１９ｂの端部は、テーパ形状であってもよいが、第１の電極１１３の端部は垂直な形状であることが好ましい。第１の電極１１３の端部を垂直な形状とし、第１の電極１１３上にサイドウォール絶縁膜２１５となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜２１５を形成することができるからである。
【０１６０】
また、詳細は後述するが、図９（Ａ）および図９（Ｂ）より、一対の第３の領域２２３ａ、２２３ｂは、酸化物半導体膜１０３がサイドウォール絶縁膜２１５と重畳する領域に相当する。そして、サイドウォール絶縁膜２１５は、第１の電極１１３の側面およびゲート絶縁膜１１１と接する領域以外の少なくとも一部は湾曲形状を有している。
【０１６１】
酸化物半導体膜１０３は、実施の形態１と同様にＩｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む金属酸化物であり、バンドギャップの広い金属酸化物を用いることで、トランジスタ２００のオフ電流を低減することができる。
【０１６２】
また、トランジスタ２００において、第１の領域１０５はチャネル形成領域として機能し、さらにＣＡＡＣ−ＯＳであり、且つ水素濃度が低減されている。それゆえ、トランジスタ２００は、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。
【０１６３】
一対の第２の領域１２３ａ、１２３ｂは実施の形態１と同様であり、仮に一対の第２の領域１２３ａ、１２３ｂが、第１の領域１０５と同様にドーパントを含んでいないＣＡＡＣ−ＯＳである場合（酸化物半導体膜１０３すべてがドーパントを含んでいないＣＡＡＣ−ＯＳである場合）に比べて、導電率が高い。また、一対の第３の領域２２３ａ、２２３ｂにおいても、一対の第２の領域１２３ａ、１２３ｂと同様にドーパントを含んでおり、導電率が高い。つまり、酸化物半導体膜１０３のチャネル方向における抵抗成分は低減されており、トランジスタ２００のオン電流を増加させることができる。
【０１６４】
また、トランジスタ２００において、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂの導電率ならびにドーパント濃度は、実施の形態１と同様の範囲であり、ドーパント濃度を増加させすぎると導電性を低下させることになり、トランジスタ２００のオン電流が低下する。
【０１６５】
従って、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましい。さらに、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度より高い。具体的には、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下とし、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、５×１０１８ｃｍ−３以上５×１０２１ｃｍ−３未満とするのが好ましい。また、これらドーパント濃度の差は、トランジスタ２００にはサイドウォール絶縁膜２１５が設けられているため、ドーパントを添加する工程においてセルフアラインに形成される。
【０１６６】
トランジスタ２００は、一対の第２の領域１２３ａ、１２３ｂのうち、第２の領域１２３ａと第１の領域１０５の間に一対の第３の領域２２３ａ、２２３ｂのうち第３の領域２２３ａを、第２の領域１２３ｂと第１の領域１０５の間に第３の領域２２３ｂをそれぞれ設けることで、第１の領域１０５に加わる電界を緩和させることができる。一対の第２の領域１２３ａ、１２３ｂは、ソース領域およびドレイン領域として機能する。また、一対の第３の領域２２３ａ、２２３ｂは、電界緩和領域として機能する。
【０１６７】
詳細には、一対の第２の領域１２３ａ、１２３ｂのうち、第２の領域１２３ａと第１の領域１０５の間に一対の第３の領域２２３ａ、２２３ｂのうち第３の領域２２３ａを、第２の領域１２３ｂと第１の領域１０５の間に第３の領域２２３ｂをそれぞれ設けることで、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりがほとんど生じない。したがって、トランジスタ２００は、しきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。
【０１６８】
そして、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗が低減しているため、トランジスタ２００のオン電流を増加させることができる。
【０１６９】
〈トランジスタ２００の作製方法〉
次に、トランジスタ２００の作製方法について、図２、図３および図１０を用いて説明する。
【０１７０】
トランジスタ２００の作製方法について、酸素が拡散されて、かつ水素濃度が十分に低減された酸化物半導体膜１４０、およびゲート絶縁膜１１１を形成する工程（図２（Ｄ）に相当する工程）、ならびに酸化物半導体膜１４０上に第１の電極１１３に適用できる導電材料を用いて導電膜１１２を形成する工程（図３（Ａ）に相当する工程）までは、トランジスタ１００と同じであるため、実施の形態１を参照できる。
【０１７１】
次に、フォトリソグラフィ工程を行って、導電膜１１２上にレジストマスクを形成し、該レジストマスクを用いてエッチングして、第１の電極１１３を形成する（図１０（Ａ）参照）。該エッチングは、上記したように第１の電極１１３の端部が垂直な形状となるように、異方性の高いエッチングを行うことが好ましい。異方性の高いエッチング条件としては、該レジストマスクに対して導電膜１１２の選択比が極端に高いことが好ましい。
【０１７２】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理（第１のドーパント添加処理）を行う（図１０（Ｂ）参照。）。なお、第１のドーパント添加処理において、ドーパント１５０の種類（添加する元素）、およびドーパント１５０を添加する方法は、実施の形態１と同様である。
【０１７３】
第１のドーパント添加処理において、第１の電極１１３はマスクとして機能し、ドーパント１５０はゲート絶縁膜１１１を通過して酸化物半導体膜１４０に添加される。これにより、ドーパント１５０が添加された酸化物半導体領域２１４ａ、２１４ｂが形成される。また、酸化物半導体膜１４０の第１の電極１１３と重なる領域には添加されないため、第１の領域１０５が形成される。
【０１７４】
次に、サイドウォール絶縁膜２１５を形成する。サイドウォール絶縁膜２１５は、下地絶縁膜１０２およびゲート絶縁膜１１１で説明した絶縁膜のいずれかで形成される。
【０１７５】
トランジスタ２００は、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂのいずれの領域においても、ゲート絶縁膜１１１が接して設けられている。このような構造とするには、ゲート絶縁膜１１１とサイドウォール絶縁膜２１５をエッチングレートの異なる絶縁膜とすればよい。このようにすることで、サイドウォール絶縁膜２１５を形成する際に、ゲート絶縁膜１１１をエッチングストッパーとして機能させることができる。ゲート絶縁膜１１１をエッチングストッパーとして用いることにより、酸化物半導体膜１４０への過剰なエッチングを抑制することができる。さらに、サイドウォール絶縁膜２１５を形成する際のエッチングの終点（エンドポイント）も容易に検出できる。また、ゲート絶縁膜１１１をエッチングストッパーとして機能させることで、サイドウォール絶縁膜２１５の幅（図９（Ｂ）のサイドウォール絶縁膜２１５がゲート絶縁膜１１１と接している箇所の幅）の制御が容易になる。一対の第３の領域２２３ａ、２２３ｂの範囲は、サイドウォール絶縁膜２１５の幅に対応して決まる。一対の第３の領域２２３ａ、２２３ｂの範囲を大きくすると、それだけチャネル形成領域である第１の領域１０５に加わる電界を緩和することができる。
【０１７６】
まず、ゲート絶縁膜１１１および第１の電極１１３上に、サイドウォール絶縁膜２１５となる絶縁膜１１４を形成する（図１０（Ｃ）参照）。絶縁膜１１４は、下地絶縁膜１０２またはゲート絶縁膜１１１と同様にして形成することができ、実施の形態１で説明した窒化物絶縁膜のいずれかとすることが好ましい。また、絶縁膜１１４の厚さは特に限定はないが、第１の電極１１３の形状に対する被覆性を考慮して、適宜選択すればよい。
【０１７７】
絶縁膜１１４をエッチングすることによりサイドウォール絶縁膜２１５を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２１５は、絶縁膜１１４に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスまたは水素（Ｈ２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１７８】
また、後に形成される一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、サイドウォール絶縁膜２１５の厚さに対応することから、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度が上記した値となるように、サイドウォール絶縁膜２１５の厚さ、さらには第１の電極１１３の厚さを決めればよい。なお、ここでのサイドウォール絶縁膜２１５の厚さとは、サイドウォール絶縁膜２１５において、ゲート絶縁膜１１１と接している面から、第１の電極１１３と接している面の最頂部までをいう。
【０１７９】
また、一対の第３の領域２２３ａ、２２３ｂの範囲は、サイドウォール絶縁膜２１５の幅に対応して決まり、サイドウォール絶縁膜２１５の幅は、第１の電極１１３の厚さにも対応することから、一対の第３の領域２２３ａ、２２３ｂの範囲が、所望の範囲となるように、第１の電極１１３の厚さを決めればよい。
【０１８０】
次に、酸化物半導体領域２１４ａ、２１４ｂにドーパント１５０を添加する処理（第２のドーパント添加処理）を行う（図１０（Ｄ）参照）。なお、ドーパント１５０の種類（添加する元素）、およびドーパント１５０を添加する方法は実施の形態１と同様である。
【０１８１】
第２のドーパント添加処理においても、第１の電極１１３はマスクとして機能し、ドーパント１５０はゲート絶縁膜１１１およびサイドウォール絶縁膜２１５を通過して、酸化物半導体領域２１４ａ、２１４ｂに添加される。そして、添加されるドーパント１５０は、ゲート絶縁膜１１１だけを通過して添加される領域より、ゲート絶縁膜１１１およびサイドウォール絶縁膜２１５を通過して添加される領域のほうが少ない。従って、酸化物半導体領域２１４ａ、２１４ｂにドーパント濃度差をセルフアラインに設けることができる。
【０１８２】
本実施の形態においても、ドーパント１５０が添加された領域は、ドーパント１５０の添加のダメージにより結晶性が低減し、非晶質領域となる。ドーパント１５０を添加する量などを調節することによって、ダメージ量を低減させ、完全な非晶質領域とならないように形成することもできる。つまり、ドーパント１５０が添加された領域は、少なくとも第１の領域１０５よりも非晶質領域の割合が大きい領域となるということである。完全な非晶質領域とさせないほうが、次に行う第３の加熱処理による結晶化が容易に行われるため、好ましい。
【０１８３】
次に、トランジスタ１００の作製工程と同様に、第３の加熱処理を行い、ドーパント１５０が添加された領域を、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂとすることができる（図１０（Ｅ）参照）。なお、第３の加熱処理の加熱条件および加熱装置は、実施の形態１での説明と同様である。
【０１８４】
このように、第１の電極１１３をマスクとして、ドーパント１５０を酸化物半導体膜１４０に添加し、その後、第３の加熱処理を行うことで、チャネル形成領域となる第１の領域１０５と、ソース領域およびドレイン領域となる一対の第２の領域１２３ａ、１２３ｂと、電界緩和領域となる一対の第３の領域２２３ａ、２２３ｂとをセルフアラインに形成することできる。
【０１８５】
以降は、トランジスタ１００の作製工程と同様に、層間絶縁膜１１７を形成し、ゲート絶縁膜１１１および層間絶縁膜１１７に開口部１１６ａ、１１６ｂを形成し、開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接する第２の電極１１９ａおよび第３の電極１１９ｂを形成する。なお、層間絶縁膜１１７、開口部１１６ａ、１１６ｂ、第２の電極１１９ａおよび第３の電極１１９ｂを形成する工程は、実施の形態１での説明と同様である。
【０１８６】
以上により、トランジスタ２００を作製することができる（図９参照）。
【０１８７】
また、上記は第１のドーパント添加処理および第２のドーパント添加処理というように、２回のドーパント添加処理を行っている。しかし、第１のドーパント添加処理を行う前に、サイドウォール絶縁膜２１５を形成し、そのあと、所望のドーパント濃度となるようにドーパント添加処理を行い、トランジスタ２００を形成してもよい。なお、該所望のドーパント濃度とは、トランジスタ２００の一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂにおけるドーパント濃度である。
【０１８８】
〈トランジスタ２００の変形例１〉
また、第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、一対の第２の領域１２３ａ、１２３ｂ内に、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを形成することができ、一対の第３の領域２２３ａ、２２３ｂにおいても、ドーパント１５０含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂ上にドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０７ｂを形成することができる。
【０１８９】
この場合において完成したトランジスタ２６０の上面図を図１１（Ａ）に示す。さらに、図１１（Ａ）のＡ−Ｂ間における断面図を図１１（Ｂ）に示す。
【０１９０】
トランジスタ２６０の一対の第２の領域１２３ａ、１２３ｂは、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂによって構成される（図１１（Ｂ）参照）。なお、酸化物半導体領域１０７ａ、１０７ｂと酸化物半導体領域１０９ａ、１０９ｂとのドーパント濃度は同じである。
【０１９１】
また、トランジスタ２６０の一対の第３の領域２２３ａ、２２３ｂは、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂによって構成される（図１１（Ｂ）参照）。
【０１９２】
上記したように、一対の第３の領域２２３ａ、２２３ｂは、一対の第２の領域１２３ａ、１２３ｂよりドーパント濃度が低いことから、酸化物半導体領域２０７ａ、２０７ｂおよび酸化物半導体領域２０９ａ、２０９ｂは、酸化物半導体領域１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂよりドーパント濃度が低い。なお、酸化物半導体領域２０７ａ、２０７ｂと酸化物半導体領域２０９ａ、２０９ｂとのドーパント濃度は同じである。
【０１９３】
また、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して酸化物半導体領域１０７ａ、１０７ｂと接している。トランジスタ２６０のその他の構成は、トランジスタ１６０と同様である。
【０１９４】
また、上記した条件で第３の加熱処理を１時間行うと、上記酸化物半導体領域１０７ａ、１０７ｂは、一対の第２の領域１２３ａ、１２３ｂの上面から一対の第２の領域１２３ａ、１２３ｂの下面方向に、少なくとも２ｎｍ形成される。また、上記条件で行う第３の加熱処理の時間を長くすることによって、上記酸化物半導体領域１０７ａ、１０７ｂを厚く形成することができる。
【０１９５】
そして、トランジスタ２００とトランジスタ２６０とでは、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂの構成が異なるだけであり、トランジスタ２００に係る説明はトランジスタ２６０においても適用される。
【０１９６】
トランジスタ２６０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ２６０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、第２の電極１１９ａおよび第３の電極１１９ｂと一対の第２の領域１２３ａ、１２３ｂとの接触抵抗を低減することができ、トランジスタ２６０のオン電流を増加させることができる。
【０１９７】
また、トランジスタ２６０は、一対の第２の領域１２３ａ、１２３ｂが酸化物半導体領域１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂであることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０１９８】
〈トランジスタ２００の変形例２〉
トランジスタ２００の作製方法の第１の電極１１３を形成する際に、ゲート絶縁膜１１１も同時にエッチングすることで、酸化物半導体膜１０３の第１の領域１０５上のみにゲート絶縁膜１２１を設けることができる。
【０１９９】
この場合において完成したトランジスタ２７０の上面図を図１２（Ａ）に示す。さらに、図１２（Ａ）のＡ−Ｂ間における断面図を図１２（Ｂ）に示す。トランジスタ２７０の上面構造はトランジスタ２００と同様であり、トップゲート構造かつトップコンタクト構造のトランジスタである。
【０２００】
そして、トランジスタ２００とトランジスタ２７０とでは、ゲート絶縁膜の形状が異なるだけであり、トランジスタ２００に係る説明はトランジスタ２７０においても適用される。
【０２０１】
それゆえ、トランジスタ２７０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ２７０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、第２の電極１１９ａおよび第３の電極１１９ｂと一対の第２の領域１２３ａ、１２３ｂとの接触抵抗を低減することができ、トランジスタ２７０のオン電流を増加させることができる。
【０２０２】
また、トランジスタ２７０は、一対の第２の領域１２３ａ、１２３ｂが複数の結晶部を有する酸化物半導体領域であることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０２０３】
トランジスタ２７０の作製方法について、図３、図１３および図１４を用いて説明する。トランジスタ２７０は、導電膜１１２を形成する工程（図３（Ａ）参照）までは、トランジスタ１００と同様である。
【０２０４】
導電膜１１２を形成した後、導電膜１１２およびゲート絶縁膜１１１をエッチングすることで、第１の電極１１３および後に形成される酸化物半導体膜１０３の第１の領域１０５上のみに重畳するゲート絶縁膜１２１を形成することができる（図１３（Ａ）参照）。
【０２０５】
また、ゲート絶縁膜１２１は第１の領域１０５のみに接しているため、酸化物半導体膜１４０の形状（段差）に沿って設けられていない。言い換えると、ゲート絶縁膜１２１には酸化物半導体膜１４０の段差を乗り越えている部分がない。したがって、完成したトランジスタ２７０においても、ゲート絶縁膜１２１に酸化物半導体膜１０３の段差を乗り越えている部分がないため、ゲート絶縁膜１２１の断切れなどを起因とするリーク電流を低減し、かつゲート絶縁膜１２１の耐圧を高めることができる。よって、ゲート絶縁膜１２１を５ｎｍ近くまで薄膜化して用いてもトランジスタ２７０を動作させることができる。なお、ゲート絶縁膜１２１を薄膜化することで、チャネル長を短くすることで生じる影響を低減でき、かつトランジスタの動作速度を高めることができる。
【０２０６】
さらに、トランジスタ２７０はゲート絶縁膜１２１が段差を乗り越えている部分がないため、第１の電極１１３と一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ２７０はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０２０７】
次に、第１のドーパント添加処理を行う（図１３（Ｂ）参照）。該第１のドーパント添加処理は、トランジスタ２００と同様にして行えばよい。該第１のドーパント添加処理によって、ドーパント１５０が添加された酸化物半導体領域２１４ａ、２１４ｂが形成される。
【０２０８】
次に、サイドウォール絶縁膜２１５となる絶縁膜１１４を形成する（図１３（Ｃ）参照）。絶縁膜１１４は、下地絶縁膜１０２またはゲート絶縁膜１１１と同様にして形成することができ、実施の形態１で説明した酸化物絶縁膜または窒化物絶縁膜のいずれかとする。また、絶縁膜１１４の厚さは特に限定はないが、第１の電極１１３の形状に対する被覆性を考慮して、適宜選択すればよい。
【０２０９】
トランジスタ２００と同様に、絶縁膜１１４をエッチングすることによりサイドウォール絶縁膜２１５を形成する。該エッチングの詳細は上記を参照できる。
【０２１０】
また、サイドウォール絶縁膜２１５の厚さは、サイドウォール絶縁膜２１５において、後に酸化物半導体膜１０３となる酸化物半導体膜１４０と接している面から、第１の電極１１３と接している面の最頂部までをいう。そして、後に形成される一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、サイドウォール絶縁膜２１５の厚さに対応することから、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度が、トランジスタ２００で説明した値となるように、サイドウォール絶縁膜２１５の厚さ、さらには第１の電極１１３の厚さを決めればよい。
【０２１１】
また、一対の第２の領域１２３ａ、１２３ｂの範囲は、サイドウォール絶縁膜２１５の幅（例えば、図１２（Ｂ）のサイドウォール絶縁膜２１５が酸化物半導体膜１０３と接している箇所の幅）に対応して決まる。一対の第２の領域１２３ａ、１２３ｂの範囲を大きくすると、それだけ第１の領域１０５に加わる電界を緩和することができる。
【０２１２】
サイドウォール絶縁膜２１５の幅は、第１の電極１１３の厚さにも対応することから、一対の第２の領域１２３ａ、１２３ｂの範囲が、所望の範囲となるように、第１の電極１１３の厚さを決めればよい。
【０２１３】
次に、第２のドーパント添加処理を行う。なお、トランジスタ２７０において、ドーパント１５０を添加する処理は、トランジスタ２００とは異なり、第１の電極１１３をマスクとし、サイドウォール絶縁膜２１５を通過して添加される領域と、酸化物半導体膜１４０の一部が露出した状態で添加される領域とがある（図１３（Ｄ）参照）。
【０２１４】
トランジスタ２７０のように、酸化物半導体膜１４０の一部が露出した状態でドーパント１５０を添加する場合は、ドーパント１５０の添加方法として、イオンドーピング法またはイオンインプランテーション法以外の方法を用いることができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。また、該プラズマ処理は、基板１０１を加熱しながら行ってもよい。
【０２１５】
以降、トランジスタ２００と同様の工程を行うことで、トランジスタ２７０を作製することができる（図１２参照）。
【０２１６】
なお、トランジスタ２００と同様に第１のドーパント添加処理を行う前に、サイドウォール絶縁膜２１５を形成し、そのあと、所望のドーパント濃度となるようにドーパント添加処理を行い、トランジスタ２７０を形成してもよい。
【０２１７】
また、トランジスタ２７０においても、ドーパント１５０を添加したあとに行う第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、ドーパント１５０含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上にドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂが設けられた一対の第２の領域１２３ａ、１２３ｂを形成することができる（図１４参照。）。なお、図１４における各符号は、トランジスタ２００、トランジスタ２６０およびトランジスタ２７０の各符号に対応する。
【０２１８】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態および実施例と適宜組み合わせることができる。
【０２１９】
（実施の形態３）
本実施の形態では、本発明の他の一態様であるトランジスタの構造および作製方法について、図１５および図１６を用いて説明する。
【０２２０】
本実施の形態で説明するトランジスタは、実施の形態１で説明したトランジスタ１００と比較して、第２の電極１１９ａおよび第３の電極１１９ｂが、酸化物半導体膜の一対の第２の領域１２３ａ、１２３ｂの下面と接していることが異なる。つまり、本実施の形態で示すトランジスタは、トップゲート構造かつボトムコンタクト構造のトランジスタである。また、当該トップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ａ）に示す。
【０２２１】
また、実施の形態１および実施の形態２で説明した全てのトランジスタについても、トップゲート構造かつボトムコンタクト構造のトランジスタとすることができる。例えば、トランジスタ１６０およびトランジスタ１７０においても、トップゲート構造かつボトムコンタクト構造とすることができる。トランジスタ１６０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ｂ）に、トランジスタ１７０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ｃ）に示す。
【０２２２】
さらに、トランジスタ２００をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ａ）に、トランジスタ２６０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ｂ）に、トランジスタ２７０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ｃ）に示す。
【０２２３】
図１５（Ａ）乃至図１５（Ｃ）および図１６（Ａ）乃至図１６（Ｃ）において、各符号はトランジスタ１００、トランジスタ１６０およびトランジスタ１７０、ならびにトランジスタ２００、トランジスタ２６０およびトランジスタ２７０の各符号に対応することから、各符号に関する説明は実施の形態１および実施の形態２の説明を適宜参照できる。なお、各符号に関してだけではなく、実施の形態１および実施の形態２で説明したことは、本実施の形態においても適用される。
【０２２４】
また、図１５（Ａ）乃至図１５（Ｃ）および図１６（Ａ）乃至図１６（Ｃ）が示すトランジスタの作製方法としては、それぞれ対応するトランジスタの作製工程の順番を入れ替えて行えばよい。例えば、第２の電極１１９ａおよび第３の電極１１９ｂ形成する工程を、下地絶縁膜１０２を形成する工程の次に行い、以降は、トランジスタ１００、トランジスタ１６０およびトランジスタ１７０、ならびにトランジスタ２００、トランジスタ２６０およびトランジスタ２７０の作製工程のうち、第２の電極１１９ａおよび第３の電極１１９ｂを形成する工程以外の工程を、順次行えばよい。
【０２２５】
なお、図１５（Ｃ）および図１６（Ｃ）が示すトランジスタにおいて、酸化物半導体膜１０３を、図１５（Ｂ）および図１６（Ｂ）のように、一対の第２の領域１２３ａ、１２３ｂを、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを設ける構成や、一対の第３の領域２２３ａ、２２３ｂを、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０７ｂを設ける構成としてもよい。本構成のトランジスタの断面図は図示していない。
【０２２６】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２２７】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタのソース領域およびドレイン領域、ならびに電界緩和領域として機能する、ドーパントが添加された領域において、該ドーパントの結合状態、およびドーパントが添加された領域を構成する酸化物半導体の電子状態について、図１７および図１８を参照して説明する。
【０２２８】
例えば、トランジスタ１００において、ドーパントを含んだ領域である一対の第２の領域１２３ａ、１２３ｂは、ドーパントを含まない第１の領域１０５より導電率が高い。
【０２２９】
この導電率の増大は、一対の第２の領域１２３ａ、１２３ｂを構成する酸化物半導体にドーパントが添加されることにより、該酸化物半導体中にキャリアが生成されるためと予想できる。
【０２３０】
そこで、本実施の形態は、ドーパントを添加した構造の酸化物半導体において、第一原理分子動力学（Ｆｉｒｓｔ−Ｐｒｉｎｃｉｐｌｅｓ Ｍｏｌｅｃｕｌａｒ Ｄｙｎａｍｉｃｓ：ＦＰＭＤ）計算および構造最適化計算による該酸化物半導体の結合状態および電子状態ついて説明する。なお、該酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物とし、上記計算の簡略化のため、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物は非晶質であると仮定する（以下、ａ−ＩＧＺＯと記す。）。さらに、ドーパントはリン（Ｐ）原子とする。
【０２３１】
上記計算は、１原子のリンを配置した（添加した）ａ−ＩＧＺＯに対して行っている。具体的に、ａ−ＩＧＺＯは、単位セルあたり８４原子であり、組成比はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（原子数比）であり、密度は５．９ｇｃｍ−３であり、格子定数はａ＝ｂ＝ｃ＝１．０２ｎｍかつα＝β＝γ＝９０°であると仮定している。
【０２３２】
また、上記計算を行うにあたり、計算プログラムは、Ａｃｃｅｌｒｙｓ社製の第一原理量子力学プログラムであるＣＡＳＴＥＰを用いた。汎関数はＧＧＡ−ＰＢＥを、擬ポテンシャルはＵｌｔｒａｓｏｆｔをそれぞれ用いた。カットオフエネルギーは２６０ｅＶ（ＤＯＳ計算では３８０ｅＶ）、ｋ点の数は１×１×１である。ＦＰＭＤ計算はＮＶＴアンサンブルで行い温度は１５００Ｋとした。総計算時間は０．３ｐｓで時間刻み幅は１．０ｆｓである。
【０２３３】
上記計算における初期構造、および上記計算後の最終構造を図１７に示す。図１７（Ａ）は初期構造を示す図であり、図１７（Ｂ）は最終構造を示す図である。該初期構造とは、ａ−ＩＧＺＯに対して、任意の位置にリン原子を配置しただけの構造に相当する。該最終構造とは、上記計算を行ったあと、すなわち、構造最適化後の構造に相当する。また、構造最適化が行われた最終構造は、実施の形態１乃至実施の形態３で説明したトランジスタにおいて、ドーパントを含む酸化物半導体領域の構造に相当する。
【０２３４】
図１７（Ａ）のように初期構造におけるリン原子は、ａ−ＩＧＺＯを構成している元素の間に配置（添加）されるものとしている。なお、図１７において、黒丸は酸素原子を表し、白丸は金属原子（Ｉｎ原子、Ｚｎ原子またはＧａ原子）を表し、灰色の丸はリン原子を表している。
【０２３５】
上記計算を行った結果、最終構造におけるリン原子は「一のＺｎ原子と結合」、「二の酸素原子と一重結合」、および「一の酸素原子と二重結合」を形成する。つまり、リン原子は酸素原子と結合した状態でＺｎ原子に配位している（図１７（Ｂ）参照）。
【０２３６】
なお、リン原子が結合している金属原子がＺｎ原子であることは、結合エネルギーの観点から説明できる。
【０２３７】
Ｚｎ原子と酸素原子との結合エネルギーは、他の金属原子（Ｉｎ原子およびＧａ原子）と酸素原子との結合エネルギーより低いことから、Ｚｎ原子と酸素原子との結合は、他の結合に比べて切断されやすい結合であるといえる。従って、構造最適化後は、リン原子が周りの酸素原子を従えてＺｎ原子に配位すると考えられる。ただし、このことは、リン原子とＺｎ原子と結合する可能性が一番高いということを示すものであり、リン原子が結合する金属原子はＺｎ原子に限らず、ａ−ＩＧＺＯを構成する他の金属原子の場合もある。
【０２３８】
次に、構造最適化後の構造における状態密度図を図１８に示す。図１８（Ａ）はリン原子を配置（添加）していないａ−ＩＧＺＯにおける状態密度図である。また、図１８（Ｂ）はリン原子を配置（添加）し、かつ構造最適化後のａ−ＩＧＺＯ（図１７（Ｂ）に相当する。）における状態密度図である。図１８（Ｂ）の実線は、リン原子を配置（添加）し、かつ構造最適化後のａ−ＩＧＺＯの全状態密度を表し、図１８（Ｂ）の破線は、該構造最適化後のａ−ＩＧＺＯにおけるリン原子の部分状態密度を表す。図１８（Ａ）および図１８（Ｂ）ともに横軸はエネルギー［ｅＶ］、縦軸は構造最適化後の構造における状態密度［ｓｔａｔｅｓ／ｅＶ］を表す。なお、図１８（Ａ）および図１８（Ｂ）に示したどちらの状態密度図もエネルギーの原点は、フェルミレベルに取ってある。
【０２３９】
図１８（Ａ）より、全状態密度において、リン原子を配置していないａ−ＩＧＺＯのフェルミレベルと、価電子帯の上端とが一致しており、バンドギャップ上に伝導帯が形成されている。
【０２４０】
図１８（Ｂ）より、全状態密度において、リン原子を配置し、かつ構造最適化後のａ−ＩＧＺＯのフェルミレベルは、伝導帯の範囲内に存在していることから、該ａ−ＩＧＺＯにはキャリアが生成しているといえる。さらに、該ａ−ＩＧＺＯのバンドギャップ内には、リン原子の準位も生じていることがわかる。
【０２４１】
以上より、酸化物半導体にドーパントが添加されることによって、該酸化物半導体中にキャリアが生成されることが理解できる。
【０２４２】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４３】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態３のいずれかに示したトランジスタを用いた半導体装置の例について説明する。
【０２４４】
図２０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す。）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２４５】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、先の実施の形態に従って作製することができる。
【０２４６】
図２０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ともよぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ともよぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線ともよぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線ともよぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２４７】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２４８】
トランジスタ１１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２４９】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２５０】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２５１】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【０２５２】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２５３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２５４】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２５５】
また、図２０（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図２０（Ｂ）に示す。
【０２５６】
図２０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４およびトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２５７】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２５８】
次に、回路の動作について具体的に説明する。
【０２５９】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２６０】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２６１】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２６２】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２６３】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２６４】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図２０（Ａ）や図２０（Ｂ）に限定されず、適宜変更することができる。
【０２６５】
図２１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２６６】
図２１に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）およびｍ本の第４の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）およびｎ本の第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０とを有する。また、第２の配線ＢＬおよび第３の配線Ｓ１と接続する駆動回路１１１１や、第４の配線Ｓ２および第５の配線ＷＬと接続する駆動回路１１１３や、読出し回路１１１２といった周辺回路を有する。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２６７】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）および第４の配線Ｓ２（ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１）〜Ｓ１（ｎ）は駆動回路１１１１および読出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路１１１３にそれぞれ接続されている。
【０２６８】
図２１に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび読出しを行う。
【０２６９】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
【０２７０】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる（図２０（Ｂ）及び図２１参照）。また、非選択メモリセルのノードＡの電位は変わらない。
【０２７１】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２７２】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２７３】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７４】
（実施の形態６）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図２２（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２７５】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２７６】
次に、回路の動作について具体的に説明する。
【０２７７】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線ＷＬを０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２７８】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０２７９】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２８０】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極とドレイン電極間の容量Ｃ２に依存する。
【０２８１】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２８２】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０２８３】
また、第１のゲート電極、および第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図２２（Ｂ）を用いて説明する。
【０２８４】
図２２（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０２８５】
図２２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
【０２８６】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２８７】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極および第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極および第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２８８】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、および第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０２８９】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０２９０】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２９１】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２９２】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０２９３】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。
【０２９４】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２９５】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２９６】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２９７】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２９８】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２９９】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０３００】
ゲート線駆動回路は、例えばダイオードおよび第１の容量電極がダイオードのアノードおよびゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０３０１】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１のしきい値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１のしきい値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０３０２】
本実施の形態によって、酸化物半導体をチャネル形成領域に用いたトランジスタに接続するノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。なお、図２２（Ｂ）に示すメモリセルアレイにおいて、メモリセル１１８０の代わりに、図２２（Ａ）に示すメモリセル１１７０を用いることができる。なお、この際、メモリセル１１７０に合わせて、適宜配線を設ける。
【０３０３】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３０４】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図２３を参照して説明する。
【０３０５】
図２３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０３０６】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０３０７】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図２３（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０３０８】
図２３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＢＬＢ（反転ビット線）および第３の配線ＷＬ、電源線Ｖｄｄ、及び接地電位線Ｖｓｓを有する。
【０３０９】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０３１０】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０３１１】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１２】
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０３１３】
図２４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図２４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３１４】
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３１５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３１６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３１７】
図２４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子（メモリセル）が設けられている。レジスタ１１９６の記憶素子（メモリセル）には、実施の形態５乃至実施の形態７に記載されている記憶素子（メモリセル）を用いることができる。
【０３１８】
図２４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、レジスタコントローラ１１９７は選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３１９】
電源停止に関しては、図２４（Ｂ）または図２４（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２４（Ｂ）および図２４（Ｃ）の回路の説明を行う。
【０３２０】
図２４（Ｂ）および図２４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３２１】
図２４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、先の実施の形態に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３２２】
図２４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３２３】
なお、図２４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていてもよい。
【０３２４】
また、図２４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０３２５】
また、図２４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３２６】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３２７】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【実施例１】
【０３２８】
本実施例では、ドーパントが添加された酸化物半導体膜の断面構造について説明する。
【０３２９】
ドーパントの被添加物である酸化物半導体膜の作製方法について説明する。まず、ガラス基板上に、スパッタリング法により酸化シリコン膜を３００ｎｍ形成した。
【０３３０】
次に、酸化シリコン膜上にＩｎ−Ｇａ−Ｚｎ−Ｏ系材料の酸化物半導体膜（以下、ＩＧＺＯ膜）をスパッタリング法により形成した。なお、本実施例では、組成比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］であるターゲットを用いて、アルゴン流量を３０ｓｃｃｍとし、酸素流量を１５ｓｃｃｍとし、基板温度を４００℃として厚さ３０ｎｍのＩＧＺＯ膜を形成した。また、本条件で形成したＩＧＺＯ膜は、実施の形態１乃至実施の形態３で説明したＣＡＡＣ−ＯＳである。
【０３３１】
次に、形成したＩＧＺＯ膜中の水素を放出させるために、加熱温度を４５０℃とし、窒素雰囲気下で１時間の加熱処理を行った。
【０３３２】
次に、加熱したＩＧＺＯ膜にイオンインプランテーション法でドーパントを添加した。本実施例では、ドーパントをリンイオン（３１Ｐ＋）とし、加速電圧を２０ｋＶとし、添加量１×１０１６ｃｍ−２として該ＩＧＺＯ膜に添加した。
【０３３３】
次に、ドーパント（リンイオン）を添加したＩＧＺＯ膜に対して、加熱温度を６５０℃とし、１時間の加熱処理を行った。なお、本実施例では、ドーパントを添加した後に行う加熱処理において、窒素雰囲気下で行った場合のＩＧＺＯ膜を試料１とし、酸素雰囲気下で行った場合のＩＧＺＯ膜を試料２とする。
【０３３４】
透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて、試料１および試料２の断面ＴＥＭ観察を行った。なお、比較例としてドーパントを添加した後に加熱処理を行わなかったＩＧＺＯ膜についてもＴＥＭを用いて、その断面を観察した。図１９（Ａ）は比較例の断面ＴＥＭ像を示し、図１９（Ｂ）は試料１の断面ＴＥＭ像を示し、図１９（Ｃ）は試料２の断面ＴＥＭ像を示す。なお、図１９（Ａ）乃至図１９（Ｃ）は、倍率８００万倍で観察した断面ＴＥＭ像である。
【０３３５】
図１９（Ａ）には格子像が観察されず、また、比較例の電子線回折パターン（図示せず）はハローパターンであった。このことから比較例は非晶質であることが確認された。
【０３３６】
図１９（Ｂ）には格子像が確認されることから、試料１は結晶部を有していることが確認された。また、試料１の電子線回折パターン（図示せず）は、電子線が照射される位置によって異なる回折パターンがあった。特に、図１９（Ｂ）において、ＩＧＺＯ膜のコントラストが異なるところは、結晶配向が異なっていた。したがって、試料１は、複数の結晶部を有していることが確認された。
【０３３７】
図１９（Ｃ）には格子像が確認されることから、試料２は結晶部を有していることが確認された。また、図１９（Ｃ）および試料２の電子線回折パターン（図示せず）から、ＩＧＺＯ膜の表面を含む領域はｃ軸配向を有する結晶部であることが確認された。さらに、該ｃ軸配向を有する結晶部は非単結晶であることから、ＩＧＺＯ膜の表面を含む領域はＣＡＡＣ−ＯＳであるといえ、ＩＧＺＯ膜の表面から少なくとも２ｎｍは形成されていた。そして、ＩＧＺＯ膜の表面を含む領域以外は、試料１と同様に複数の結晶部を有していることが確認された。
【０３３８】
以上より、酸化物半導体膜にドーパントを添加した後に行う加熱処理を行うことで、複数の結晶部を有する酸化物半導体膜を形成できることが確認できた。さらに、該加熱処理の雰囲気によって、形成する酸化物半導体膜の表面を含む領域に、非単結晶であり、かつｃ軸配向を有する結晶部を含む酸化物半導体（ＣＡＡＣ−ＯＳ）を形成できることが確認できた。
【符号の説明】
【０３３９】
１００ トランジスタ
１０１ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０５ 第１の領域
１０７ａ 酸化物半導体領域
１０７ｂ 酸化物半導体領域
１０９ａ 酸化物半導体領域
１０９ｂ 酸化物半導体領域
１１１ ゲート絶縁膜
１１２ 導電膜
１１３ 第１の電極
１１６ａ 開口部
１１６ｂ 開口部
１１７ 層間絶縁膜
１１９ａ 第２の電極
１１９ｂ 第３の電極
１２１ ゲート絶縁膜
１２３ａ 第２の領域
１２３ｂ 第２の領域
１３０ 酸化物半導体膜
１３１ 酸化物半導体膜
１３２ 酸化物半導体膜
１４０ 酸化物半導体膜
１５０ ドーパント
１６０ トランジスタ
１７０ トランジスタ
２００ トランジスタ
２０７ａ 酸化物半導体領域
２０７ｂ 酸化物半導体領域
２０９ａ 酸化物半導体領域
２０９ｂ 酸化物半導体領域
２１４ａ 酸化物半導体領域
２１４ｂ 酸化物半導体領域
２１５ サイドウォール絶縁膜
２２３ａ 第３の領域
２２３ｂ 第３の領域
２６０ トランジスタ
２７０ トランジスタ
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 駆動回路
１１１２ 読出し回路
１１１３ 駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
【技術分野】
【０００１】
開示する本発明は、酸化物半導体を用いた半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
【背景技術】
【０００３】
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
【０００４】
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を「酸化物半導体」とよぶことにする。
【０００５】
例えば、酸化物半導体として、Ｚｎ−Ｏ系の金属酸化物、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物を用いてトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
また、酸化物半導体を用いたトランジスタにおいて、ソース領域およびドレイン領域と、ソース電極およびドレイン電極との間に、緩衝層として窒素を含む導電性の高い酸化物半導体を設けることで、酸化物半導体と、ソース電極およびドレイン電極とのコンタクト抵抗を低減する技術が開示されている（特許文献３参照）。
【０００７】
また、酸化物半導体を含むトップゲート構造のトランジスタにおいて、チャネル形成領域、ソース領域およびドレイン領域をセルフアラインに形成する技術が開示されている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００９】
【非特許文献１】Ｊａｅ Ｃｈｕｌ Ｐａｒｋ ｅｔ ａｌ．，”Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｏｐ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ” ＩＥＤＭ２００９， ｐｐ１９１−１９４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
トランジスタを用いた集積回路の集積度を高くするためには、トランジスタの微細化が必要である。
【００１１】
一般に、シリコン半導体を用いたトランジスタの微細化において、極端にチャネル長が短縮されたトランジスタは、しきい値電圧がマイナス方向に変動するなど電気特性に変動が生じる。この現象を抑制することは、シリコン半導体を用いたトランジスタの微細化における課題の１つである。
【００１２】
また、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、室温においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少ない、つまりキャリア密度が小さいためと考えられる。そして、キャリア密度が小さい材料を用いたトランジスタにおいても、チャネル長を短くすることでしきい値電圧の変動などが現れる。
【００１３】
そこで、本発明の一態様は、微細化による電気特性の変動が生じにくい半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
酸化物半導体を用いたトランジスタにおいて、該トランジスタの微細化による電気特性の変動を抑制するためには、チャネル形成領域を含む酸化物半導体膜にドーパントを含む領域を設けることである。詳細には、酸化物半導体膜にドーパントを含む一対の領域及びチャネル形成領域を設けることである。このようにすることで、該ドレイン領域で発生し、かつ該チャネル形成領域に加わる電界を緩和するため、しきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減できる。なお、本明細書において、ドーパントとは、チャネル形成領域を含む酸化物半導体膜に添加される元素、不純物の総称である。
【００１５】
また、上記酸化物半導体膜は非単結晶であり、詳細には、該非単結晶のａｂ面に垂直な方向から見て、三角形、もしくは、六角形、または正三角形、もしくは正六角形の原子配列を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した結晶部を含む。なお、本明細書では、該結晶部を有する酸化物半導体をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とよぶことにする。また、該チャネル形成領域をＣＡＡＣ−ＯＳとすることで、可視光または紫外光の照射、および熱やバイアスなどが加わることによるトランジスタの電気特性の変動を抑制し、半導体装置の信頼性を向上させることができる。
【００１６】
また、上記ドーパントを含む領域は、多結晶を主とした複数の結晶部を有する酸化物半導体領域で構成されている。このように、上記ドーパントを含む領域においても、複数の結晶部を有する酸化物半導体領域とすることで、トランジスタの電気特性の変動を抑制することができる。
【００１７】
つまり、本発明の一態様は、第１の領域と、第１の領域を介して対向する一対の第２の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である半導体装置である。
【００１８】
また、上記ドーパントを含む領域は、複数の結晶部を有する酸化物半導体領域上に、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていてもよい。
【００１９】
上記酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む酸化物半導体膜とすることが好ましい。
【００２０】
さらに、上記半導体装置は、一対の第２の領域に電気的に接続された第２の電極および第３の電極を有する。
【００２１】
一対の第２の領域は、第１の電極をマスクとし、ゲート絶縁膜を通過させてドーパントを添加することにより、セルフアラインに形成することができる。一対の第２の領域は少なくともソース領域およびドレイン領域として機能し、チャネル形成領域である第１の領域の両端にドーパントを含む一対の第２の領域を設けることで、第１の領域に加わる電界を緩和することができ、トランジスタのしきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減することができる。
【００２２】
また、第１の電極の側面にサイドウォール絶縁膜を設けて、該第１の電極をマスクとし、該サイドウォール絶縁膜を通過させてドーパントを添加することにより、一対の第２の領域よりドーパント濃度が低い一対の第３の領域をセルフアラインに形成することができる。
【００２３】
つまり、一対の第３の領域は、チャネル形成領域として機能する第１の領域と、一対の第２の領域との間に形成される。一対の第３の領域よりドーパント濃度が高い一対の第２の領域は、ソース領域およびドレイン領域として機能する。一対の第２の領域よりドーパント濃度が低い一対の第３の領域は、チャネル形成領域に加わる電界を緩和する領域、すなわち電界緩和領域として機能する。このように電界緩和領域を設けることにより、トランジスタのしきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減することができる。また、一対の第２の領域および一対の第３の領域ともに、複数の結晶部を有する酸化物半導体領域で構成されている。
【００２４】
そこで、本発明の他の一態様は、第１の領域と、第１の領域を介して対向した一対の第２の領域と、第１の領域および一対の第２の領域の間に設けられた一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域および一対の第３の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であり、一対の第２の領域のドーパント濃度は、一対の第３の領域のドーパント濃度より高い半導体装置である。
【００２５】
また、一対の第２の領域および一対の第３の領域ともに、複数の結晶部を有する酸化物半導体領域上に、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていてもよい。
【００２６】
例えば、一対の第２の領域および一対の第３の領域に添加されるドーパントは１５族元素またはホウ素とする。例えば、該ドーパントは、リン、砒素、およびアンチモンならびにホウ素から選ばれた一以上の元素とし、一対の第２の領域および一対の第３の領域に含まれるドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下が好ましい。さらに、一対の第２の領域のドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下とし、一対の第３の領域のドーパント濃度は５×１０１８ｃｍ−３以上５×１０２１ｃｍ−３未満とすることがさらに好ましい。
【００２７】
また、本発明の一態様のトランジスタはトップゲート構造のトランジスタであり、第２の電極および第３の電極が一対の第２の領域の上面に接するトップコンタクト構造であってもよく、一対の第２の領域の下面に接するボトムコンタクト構造であってもよい。
【００２８】
上記において、チャネル形成領域を含む酸化物半導体膜にドーパントを添加する際、第１の電極をマスクとして、ゲート絶縁膜を通過させずにドーパントを添加してもよい。例えば、ゲート絶縁膜の形成される範囲を第１の領域上のみとしてもよい。
【００２９】
また、ゲート絶縁膜を酸化物絶縁膜で形成し、サイドウォール絶縁膜を窒化物絶縁膜から形成する場合、該窒化物絶縁膜および該酸化物絶縁膜のエッチングレートの違いにより、該ゲート絶縁膜（該酸化物絶縁膜）は、該サイドウォール絶縁膜（該窒化物絶縁膜）を形成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の下面と接する酸化物半導体膜への過剰なエッチングを抑制することができる。結果として、該ゲート絶縁膜は第１の領域、一対の第２の領域および一対の第３の領域上に残存した構造となる。
【００３０】
また、サイドウォール絶縁膜およびゲート絶縁膜を共に酸化物絶縁膜とする際は、該酸化物絶縁膜および第１の電極のエッチングレートの違いを利用して、一対の第２の領域および一対の第３の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。結果として、該ゲート絶縁膜は第１の領域上に残存した構造となる。
【発明の効果】
【００３１】
本発明の一態様によって、微細化による電気特性の変動が生じにくい半導体装置を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図２】本発明の一態様である半導体装置の作製方法を示す図。
【図３】本発明の一態様である半導体装置の作製方法を示す図。
【図４】本発明の一態様である半導体装置の作製方法を示す図。
【図５】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図６】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図７】本発明の一態様である半導体装置の作製方法を示す図。
【図８】本発明の一態様である半導体装置の一例を示す断面図。
【図９】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１０】本発明の一態様である半導体装置の作製方法を示す図。
【図１１】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１２】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図１３】本発明の一態様である半導体装置の作製方法を示す図。
【図１４】本発明の一態様である半導体装置の一例を示す断面図。
【図１５】本発明の一態様である半導体装置の一例を示す断面図。
【図１６】本発明の一態様である半導体装置の一例を示す断面図。
【図１７】ドーパントを添加した後の酸化物半導体の構造を示す図。
【図１８】ドーパントを添加した前後での酸化物半導体の電子状態を示す図。
【図１９】ドーパントを添加した後の酸化物半導体の断面ＴＥＭ像を示す図。
【図２０】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２１】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２２】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２３】本発明の一態様である半導体装置の回路図の一例を示す図。
【図２４】ＣＰＵの具体例を示すブロック図およびその一部の回路図を示す図。
【発明を実施するための形態】
【００３３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３５】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００３６】
本明細書において、「膜」という用語は、ＣＶＤ法（プラズマＣＶＤ法などを含む。）またはスパッタリング法などにより、被形成面の全面に形成されたものと、該被形成面の全面に形成されたものに対して半導体装置の作製工程に係る処理を行った後のものと、に用いる。
【００３７】
「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３８】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構造および作製方法について、図１乃至図８を用いて説明する。
【００３９】
〈トランジスタ１００の構造および特徴〉
図１（Ａ）は、トランジスタ１００の上面図である。なお、図１（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１１１および層間絶縁膜１１７は、便宜上、図示していない。
【００４０】
図１（Ａ）より、第１の電極１１３は、第１の領域１０５（図示せず）と一対の第２の領域１２３ａ、１２３ｂとを含む酸化物半導体膜１０３上に設けられている。そして、第２の電極１１９ａは、開口部１１６ａを介して一対の第２の領域１２３ａ、１２３ｂのうちの１２３ａに、第３の電極１１９ｂは開口部１１６ｂを介して１２３ｂにそれぞれ接して設けられている。また、第２の電極１１９ａおよび第３の電極１１９ｂは、一対の第２の領域１２３ａ、１２３ｂの上面とそれぞれ接していることから、トランジスタ１００はトップゲート構造かつトップコンタクト構造のトランジスタである。
【００４１】
図１（Ｂ）は、トランジスタ１００におけるＡ−Ｂ間の断面図である。図１（Ｂ）より、基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１２３ａ、１２３ｂは第１の領域１０５を介して対向して設けられている。
【００４２】
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上には、第１の領域１０５と重畳した第１の電極１１３が設けられている。
【００４３】
ゲート絶縁膜１１１、および第１の電極１１３上には、層間絶縁膜１１７が設けられている。
【００４４】
第２の電極１１９ａおよび第３の電極１１９ｂは、図１（Ｂ）に示すように、ゲート絶縁膜１１１および層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接して設けられている。なお、ゲート絶縁膜１１１は、第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂに接して設けられている。
【００４５】
第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂを含む酸化物半導体膜１０３は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む金属酸化物である。なお、該金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上のものである。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタ１００のオフ電流を低減することができる。
【００４６】
また、トランジスタ１００において、第１の領域１０５はチャネル形成領域として機能する。
【００４７】
第１の領域１０５は、先に記述したＣＡＡＣ−ＯＳである。上記したように、ＣＡＡＣ−ＯＳとは、非単結晶であり、該非単結晶のａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した結晶部を含む酸化物半導体をいう。
【００４８】
また、ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶部を含むが、１つの結晶部と他の結晶部の境界を明確に判別できないこともある。
【００４９】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを構成する個々の結晶部のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）を向いていてもよい。
【００５０】
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。
【００５１】
また、第１の領域１０５の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下である。チャネル形成領域である第１の領域１０５がＣＡＡＣ−ＯＳであり、且つ水素濃度が低減されているトランジスタ１００は、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。
【００５２】
一対の第２の領域１２３ａ、１２３ｂはドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である。一対の第２の領域１２３ａ、１２３ｂはドーパントとして、リン、砒素、およびアンチモン、ならびにホウ素から選ばれた一以上の元素が添加されている。
【００５３】
一対の第２の領域１２３ａ、１２３ｂは、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であることにより、仮に一対の第２の領域１２３ａ、１２３ｂが、第１の領域１０５と同様にドーパントを含んでいないＣＡＡＣ−ＯＳである場合（酸化物半導体膜１０３すべてがドーパントを含んでいないＣＡＡＣ−ＯＳである場合）に比べて、導電率が高い。つまり、酸化物半導体膜１０３のチャネル方向における抵抗成分は低減することができ、トランジスタ１００のオン電流を増加させることができる。
【００５４】
そこで、一対の第２の領域１２３ａ、１２３ｂは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。ただし、導電率が低すぎると、トランジスタ１００のオン電流が低下してしまう。また、一対の第２の領域１２３ａ、１２３ｂの導電率を増大させるために、ドーパント濃度を増加させると、キャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、一対の第２の領域１２３ａ、１２３ｂの導電性を低下させる場合がある。
【００５５】
従って、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましい。また、トランジスタ１００の作製工程におけるドーパントを添加する工程で、第１の電極１１３はマスクとして機能し、第１の領域１０５と一対の第２の領域１２３ａ、１２３ｂはセルフアラインに形成される。
【００５６】
一対の第２の領域１２３ａ、１２３ｂは、トランジスタ１００において、少なくともソース領域およびドレイン領域として機能する。一対の第２の領域１２３ａ、１２３ｂをチャネル形成領域の第１の領域１０５の両端に設けることで、チャネル形成領域である第１の領域１０５に加わる電界を緩和させることができる。
【００５７】
詳細には、一対の第２の領域１２３ａ、１２３ｂをチャネル形成領域の第１の領域１０５の両端に設けることで、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示す。したがって、トランジスタ１００はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。
【００５８】
そして、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗が低減しているため、トランジスタ１００のオン電流を増加させることができる。
【００５９】
〈トランジスタ１００の作製方法〉
次に、トランジスタ１００の作製方法について、図２乃至図４を用いて説明する。
【００６０】
基板１０１は、材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００６１】
また、基板１０１として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトランジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタを剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離が容易な領域を設けるとよい。
【００６２】
まず、基板１０１上に下地絶縁膜１０２を形成する。下地絶縁膜１０２は、下記の材料を用いて単層構造、または積層構造として形成する。
【００６３】
また、下地絶縁膜１０２の材料としては、酸化シリコン、酸化ガリウム、もしくは酸化アルミニウムなどの酸化物絶縁膜、または窒化シリコン、もしくは窒化アルミニウムなどの窒化物絶縁膜、または酸化窒化シリコン、酸化窒化アルミニウム、もしくは窒化酸化シリコンから選ばれる絶縁膜を用いることができる。なお、下地絶縁膜１０２は、後に形成する酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【００６４】
窒化アルミニウム膜、窒化酸化アルミニウム膜および窒化シリコン膜は、熱伝導率が高いため、下地絶縁膜１０２に用いることで、トランジスタ１００の放熱性を良好にすることができる。
【００６５】
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０２として、上記窒化物絶縁膜を形成することが好ましい。
【００６６】
下地絶縁膜１０２は、スパッタリング法、ＣＶＤ法、塗布法などで形成することができる。下地絶縁膜１０２の厚さに限定はないが、下地絶縁膜１０２の厚さは５０ｎｍ以上とすることが好ましい。これは、下地絶縁膜１０２は、基板１０１からの不純物（例えば、ＬｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ１００の作製工程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐために用いるからである。
【００６７】
また、下地絶縁膜１０２は、後に形成する酸化物半導体膜１０３と接する部分において酸素を含むことが好ましいことから、下地絶縁膜１０２として、加熱により酸素放出される膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。
【００６８】
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
【００６９】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値とを用いることにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００７０】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００７１】
【数１】
【００７２】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値である。
【００７３】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００７４】
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００７５】
加熱により酸素放出される膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯＸ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯＸ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００７６】
下地絶縁膜１０２に加熱により酸素放出される膜を用いることで、後に形成する酸化物半導体膜１０３に酸素が供給され、下地絶縁膜１０２および酸化物半導体膜１０３の界面準位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、下地絶縁膜１０２および酸化物半導体膜１０３の界面に捕獲されることを抑制でき、トランジスタ１００を電気特性の劣化の少ないトランジスタとすることができる。
【００７７】
次に、下地絶縁膜１０２上に、すべての領域においてＣＡＡＣ−ＯＳである酸化物半導体膜１３０を形成する。
【００７８】
すべての領域においてＣＡＡＣ−ＯＳである酸化物半導体膜１３０を形成する方法としては例えば以下の２種類の方法がある。（１）１つの方法は、酸化物半導体膜を形成する工程を、基板を加熱しながら１度行う方法であり、（２）もう１つの方法は、酸化物半導体膜を形成する工程を２度に分けて、それぞれ酸化物半導体膜を形成した後に加熱処理を行う方法である。
【００７９】
はじめに、（１）の方法で酸化物半導体膜１３０を形成する場合について説明する。
【００８０】
下地絶縁膜１０２上に、基板１０１を加熱しながら酸化物半導体膜１３０を形成する（図２（Ａ）参照）。なお、酸化物半導体膜１３０は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により形成すればよい。酸化物半導体膜１３０の厚さとしては１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすればよい。
【００８１】
酸化物半導体膜１３０は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、酸化インジウム、酸化スズ、酸化亜鉛などを用いればよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【００８２】
酸化物半導体膜１３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットの一例として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するものがある。さらに、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８３】
なお、一例として、酸化物半導体膜１３０としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。ＩｎとＺｎの原子数比を前述の範囲とすることで、トランジスタ１００の電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００８４】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００８５】
また、基板１０１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半導体膜１３０の形成時に、基板１０１を加熱する温度を高くすることで、非晶質部に対して結晶部の占める割合の多いＣＡＡＣ−ＯＳとすることができる。
【００８６】
次に、（２）の方法で酸化物半導体膜１３０を形成する場合について説明する。
【００８７】
基板１０１を基板温度は２００℃以上４００℃以下に保ちながら、下地絶縁膜１０２の上に１層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板歪み点未満の加熱処理を行う。該加熱処理によって、１層目の酸化物半導体膜の表面を含む領域にｃ軸配向した結晶（板状結晶を含む）が形成される。そして、２層目の酸化物半導体膜を１層目の酸化物半導体膜よりも厚く形成する。その後、再び５５０℃以上基板歪み点以下の加熱処理を行い、表面を含む領域に、当該ｃ軸配向した結晶（板状結晶を含む）が形成された１層目の酸化物半導体膜を結晶成長の種として、２層目の酸化物半導体膜を上方に結晶成長させる。なお、１層目の酸化物半導体膜および２層目の酸化物半導体膜は、上記した酸化物半導体膜１３０に適用できる金属酸化物材料を用いればよい。なお、１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以下で形成するのが好ましい。
【００８８】
スパッタリング法を用いて、方法（１）、方法（２）のいずれかで酸化物半導体膜１３０を形成する際、できる限り酸化物半導体膜１３０に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。さらには、該処理室の排気は、水の排気能力の高いクライオポンプおよび水素の排気能力の高いスパッタイオンポンプを組み合わせて用いればよい。
【００８９】
上記のようにすることで、水素の混入が低減された酸化物半導体膜１３０を形成することができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜１３０は少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜１３０の窒素濃度は、５×１０１８ｃｍ−３未満となる。
【００９０】
また、下地絶縁膜１０２および酸化物半導体膜１３０は、真空下で連続して形成してもよい。例えば、基板１０１の表面に付着した水素を含む不純物を、加熱処理またはプラズマ処理で除去した後、大気に暴露することなく下地絶縁膜１０２を形成し、続けて大気に暴露することなく酸化物半導体膜１３０を形成してもよい。このようにすることで、基板１０１の表面に付着した水素を含む不純物を低減し、また、基板１０１と下地絶縁膜１０２、下地絶縁膜１０２と酸化物半導体膜１３０との界面に、大気成分が付着することを抑制できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製することができる。
【００９１】
酸化物半導体膜１３０を形成する際または形成後において、酸化物半導体膜１３０の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなり、キャリアである電子を生じる。つまりトランジスタ１００においても、酸化物半導体膜１３０の酸素欠損の一部はドナーとなり、キャリアである電子が生じることで、トランジスタ１００のしきい値電圧がマイナス方向に変動する。そして、酸化物半導体膜１３０において、該電子の生成は、酸化物半導体膜１３０と下地絶縁膜１０２との界面近傍で生じる酸素欠損おいて顕著である。
【００９２】
そこで、酸化物半導体膜１３０を形成後に、第１の加熱処理を行い、酸化物半導体膜１３１を形成する（図２（Ｂ）参照）。
【００９３】
第１の加熱処理は、酸化物半導体膜１３０から水素（水、水酸基または水素化物を含む）を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を放出させ、酸化物半導体膜１３０中、および下地絶縁膜１０２と酸化物半導体膜１３０との界面近傍に酸素を拡散させる。つまり、第１の加熱処理は、下地絶縁膜１０２と酸化物半導体膜１３０との界面準位、および酸化物半導体膜１３０の酸素欠損を低減させ、完成したトランジスタ１００の酸化物半導体膜１０３と下地絶縁膜１０２との界面におけるキャリア捕獲の影響を小さくすることができる。従って、第１の加熱処理は、トランジスタ１００のしきい値電圧がマイナス方向へ変動することを抑制することができる。
【００９４】
また、酸化物半導体膜１３０中の酸素欠損の一部だけではなく、酸化物半導体膜１３０中の水素もドナーとなりキャリアである電子を生じる。第１の加熱処理によって、酸化物半導体膜１３０は膜中の水素濃度が低減され、高純度化された酸化物半導体膜１３１となる。酸化物半導体膜１３１の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１０１６ｃｍ−３以下である。なお、酸化物半導体膜１３１中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【００９５】
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を供給されて酸素欠損に起因する欠陥準位が低減された酸化物半導体膜１３１を用いることで、トランジスタ１００のオフ電流を低減させることができる。具体的には、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。なお、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、酸化物半導体膜１３１中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の濃度とすることが好ましい。さらに、アルカリ土類金属も不純物であるため含有量を少なくすることが好ましい。
【００９６】
第１の加熱処理の温度は、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とし、酸化性雰囲気または不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は３分〜２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【００９７】
第１の加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
【００９８】
次に、フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１３１上に形成し、該レジストマスクを用いて、酸化物半導体膜１３１を所望の形状にエッチングし、島状の酸化物半導体膜１３２を形成する（図２（Ｃ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。該エッチングは、島状の酸化物半導体膜１３２の端部がテーパ形状となるようにエッチングすることが好ましい。島状の酸化物半導体膜１３２の端部をテーパ形状とすることで、本工程以降のトランジスタ１００の作製において、形成される膜の被覆性を向上させることができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退させつつエッチングすることで形成することができる。
【００９９】
本工程におけるエッチング処理は、ドライエッチングまたはウェットエッチングで行うことができ、これらを組み合わせて行ってもよい。ウェットエッチングするエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０１００】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
【０１０１】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１０２】
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１０３】
次に、酸化物半導体膜１３２上に、ゲート絶縁膜１１１を形成する。ゲート絶縁膜１１１は、下地絶縁膜１０２に適用できる材料を用いて、単層構造または積層構造として形成する。また、ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【０１０４】
また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることができる。ｈｉｇｈ−ｋ材料は、誘電率が高いため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリーク電流を低減できる。なお、ゲート絶縁膜１１１として、該ｈｉｇｈ−ｋ材料を単層構造として用いてもよいし、下地絶縁膜１０２に適用できる材料との積層構造としてもよい。
【０１０５】
なお、酸化物半導体膜１３２と接する部分においては、酸素を含むことが好ましいことから、ゲート絶縁膜１１１は、酸化物絶縁膜または加熱により酸素放出する膜を用いることが好ましい。
【０１０６】
ゲート絶縁膜１１１を形成した後、第２の加熱処理を行い、島状の酸化物半導体膜１４０を形成する（図２（Ｄ）参照。）。第２の加熱処理は、酸化物半導体膜１３２から水素（水、水酸基または水素化物を含む）を放出させると共に、下地絶縁膜１０２およびゲート絶縁膜１１１に含まれる酸素の一部を放出し、酸化物半導体膜１３２中、下地絶縁膜１０２と酸化物半導体膜１３２との界面近傍、および酸化物半導体膜１３２とゲート絶縁膜１１１との界面近傍に酸素を拡散させることができる。つまり、第２の加熱処理は、酸化物半導体膜１３２の酸素欠損、下地絶縁膜１０２と酸化物半導体膜１３２との界面準位、および酸化物半導体膜１３２とゲート絶縁膜１１１との界面準位を低減させることができる。
【０１０７】
第２の加熱処理の条件および装置は、第１の加熱処理に適用できる条件および装置を適宜用いればよい。
【０１０８】
なお、第１の加熱処理を兼ねて第２の加熱処理を行ってもよいが、第１の加熱処理および第２の加熱処理の両方行うことで、効率よく上記界面準位、および上記酸素欠損を低減することができる。
【０１０９】
次に、ゲート絶縁膜１１１上に、第１の電極１１３に適用できる導電材料を用いて導電膜１１２を形成する（図３（Ａ）参照）。導電膜１１２の厚さとしては、下記導電材料の電気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。例えば、１０ｎｍ以上５００ｎｍ以下で形成すればよい。
【０１１０】
第１の電極１１３に適用できる導電材料は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金とする。また、導電膜１１２は、該導電材料を用いて、単層構造または積層構造として形成する。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１１１】
次に、フォトリソグラフィ工程によりレジストマスクを導電膜１１２上に形成し、該レジストマスクを用いて、導電膜１１２を所望の形状にエッチングし、第１の電極１１３を形成する（図３（Ｂ）参照）。第１の電極１１３は、少なくともゲート電極として機能し、ゲート配線としても機能する構成としてもよい。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができ、該エッチングは酸化物半導体膜１３０を加工する際と同様のドライエッチングまたはウェットエッチングを適宜用いることができる。
【０１１２】
また、ゲート絶縁膜１１１および第１の電極１１３となる導電膜は、大気に暴露することなく、連続で形成することが好ましい。
【０１１３】
また、第１の電極１１３とゲート絶縁膜１１１との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧をプラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとすることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１４０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１１４】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行う（図３（Ｃ）参照）。
【０１１５】
添加するドーパント１５０は、１５族元素またはホウ素とし、具体的にはリン、砒素、およびアンチモンならびにホウ素のいずれかから選択される一以上とする。また、酸化物半導体膜１４０にドーパント１５０を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
【０１１６】
イオンドーピング法またはイオンインプランテーション法を用いることで、ドーパント１５０の添加深さ（添加領域）が制御し易くなり、酸化物半導体膜１４０にドーパント１５０を精度良く添加することができる。また、イオンドーピング法またはイオンインプランテーション法によりドーパント１５０を添加する際に、基板１０１を加熱しながら行ってもよい。
【０１１７】
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、複数回行っても良い。酸化物半導体膜１４０にドーパント１５０を添加する処理を複数回行う場合、ドーパント１５０は複数回すべてにおいて同じ元素であってもよいし、１回の処理毎に変えてもよい。
【０１１８】
酸化物半導体膜１４０にドーパント１５０を添加する際、第１の電極１１３はマスクとして機能し、ドーパント１５０は第１の電極１１３と重なる領域の酸化物半導体膜１４０には添加されず、チャネル形成領域となる第１の領域１０５が形成される。
【０１１９】
さらに、ドーパント１５０が添加された領域は、ドーパント１５０の添加のダメージにより結晶性が低減し、非晶質領域となる。ドーパント１５０を添加する量などを調節することによって、ダメージ量を低減させ、完全な非晶質領域とならないように形成することもできる。つまり、ドーパント１５０が添加された領域は、少なくとも第１の領域１０５よりも非晶質領域の割合が大きい領域となる。完全な非晶質領域とさせないほうが、次に行う第３の加熱処理による結晶化が容易に行われるため、好ましい。
【０１２０】
次に、ドーパント１５０を添加した後に、第３の加熱処理を行う。第３の加熱処理を行うことで、ドーパント１５０が添加された領域を、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である一対の第２の領域１２３ａ、１２３ｂにすることができる（図３（Ｄ）参照）。
【０１２１】
一対の第２の領域１２３ａ、１２３ｂは、ソース領域およびドレイン領域として機能する。また、一対の第２の領域１２３ａ、１２３ｂである複数の結晶部を有する酸化物半導体領域は、第１の領域１０５であるＣＡＡＣ−ＯＳとは異なる。なお、第３の加熱処理によって、第１の領域１０５であるＣＡＡＣ−ＯＳの結晶性が向上することもある。
【０１２２】
第３の加熱処理の温度は、４５０℃以上基板歪み点温度未満、好ましくは６５０℃以上基板歪み点温度未満とし、減圧雰囲気下、酸化性雰囲気下または不活性雰囲気下で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は１時間〜２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【０１２３】
第３の加熱処理に用いる加熱装置は、第１の加熱処理および第２の加熱処理に適用できる装置を用いることができる。
【０１２４】
このように、第１の電極１１３をマスクとして、ドーパント１５０を酸化物半導体膜１４０に添加し、その後、第３の加熱処理を行うことで、チャネル形成領域となる第１の領域１０５と、ソース領域およびドレイン領域となる一対の第２の領域１２３ａ、１２３ｂとを、セルフアラインに形成することできる。
【０１２５】
次に、ゲート絶縁膜１１１、および第１の電極１１３上に層間絶縁膜１１７となる絶縁膜を形成し、フォトリソグラフィ工程によって、層間絶縁膜１１７となる絶縁膜上にレジストマスクを形成し、該レジストマスクを用いてエッチングし、開口部１１６ａ、１１６ｂを形成する（図４（Ａ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができ、該エッチングは酸化物半導体膜１３０を加工する際と同様のドライエッチングまたはウェットエッチングを適宜用いることができる。
【０１２６】
層間絶縁膜１１７には、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコン膜を用い、スパッタリング法、ＣＶＤ法などで形成すればよい。このとき、層間絶縁膜１１７には、加熱により酸素を放出しにくい膜を用いることが好ましい。これは、一対の第２の領域１２３ａ、１２３ｂの導電率を低下させないためである。具体的には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガスおよび希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を３００℃以上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱により酸素を放出しにくい膜とすることができる。
【０１２７】
次に、開口部１１６ａ、１１６ｂを介して、一対の第２の領域１２３ａ、１２３ｂと接するように導電膜を形成し、フォトリソグラフィ工程によって該導電膜上にレジストマスクを形成し、該レジストマスクを用いて該導電膜をエッチングし、第２の電極１１９ａおよび第３の電極１１９ｂを形成する（図４（Ｂ）参照）。なお、第２の電極１１９ａおよび第３の電極１１９ｂは、第１の電極１１３と同様にして形成することができる。
【０１２８】
第２の電極１１９ａおよび第３の電極１１９ｂは、それぞれ、少なくともソース電極およびドレイン電極として機能し、さらにはソース配線およびドレイン配線としても機能する。
【０１２９】
以上より、トランジスタ１００を作製することができる。
【０１３０】
〈トランジスタ１００の変形例１〉
また、第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、一対の第２の領域１２３ａ、１２３ｂ内に、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを形成することができる。
【０１３１】
この場合において完成したトランジスタ１６０の上面図を図５（Ａ）に示す。さらに、図５（Ａ）のＡ−Ｂ間における断面図を図５（Ｂ）に示す。
【０１３２】
トランジスタ１６０の一対の第２の領域１２３ａ、１２３ｂは、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂによって構成される（図５（Ｂ）参照）。なお、酸化物半導体領域１０７ａ、１０７ｂと酸化物半導体領域１０９ａ、１０９ｂとのドーパント濃度は同じである。
【０１３３】
また、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して酸化物半導体領域１０７ａ、１０７ｂと接している。トランジスタ１６０のその他の構成は、トランジスタ１００と同様である。
【０１３４】
また、上記した条件で第３の加熱処理を１時間行うと、上記酸化物半導体領域１０７ａ、１０７ｂは、一対の第２の領域１２３ａ、１２３ｂの上面から一対の第２の領域１２３ａ、１２３ｂの下面方向に、少なくとも２ｎｍ形成される。また、上記条件で行う第３の加熱処理の時間を長くすることによって、上記酸化物半導体領域１０７ａ、１０７ｂを厚く形成することができる。
【０１３５】
そして、トランジスタ１００とトランジスタ１６０とでは、一対の第２の領域１２３ａ、１２３ｂの構成が異なるだけであり、トランジスタ１００に係る説明はトランジスタ１６０においても適用される。
【０１３６】
トランジスタ１６０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ１６０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗、および一対の第２の領域１２３ａ、１２３ｂのチャネル方向における抵抗成分が低減しているため、トランジスタ１６０のオン電流を増加させることができる。
【０１３７】
また、トランジスタ１６０は、一対の第２の領域１２３ａ、１２３ｂが酸化物半導体領域１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂであることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０１３８】
〈トランジスタ１００の変形例２〉
トランジスタ１００の作製方法の第１の電極１１３を形成する際に、ゲート絶縁膜１１１も同時にエッチングすることで、酸化物半導体膜１０３の第１の領域１０５上のみにゲート絶縁膜１２１を設けることができる。
【０１３９】
この場合において完成したトランジスタ１７０の上面図を図６（Ａ）に示す。さらに、図６（Ａ）のＡ−Ｂ間における断面図を図６（Ｂ）に示す。トランジスタ１７０の上面構造はトランジスタ１００と同様であり、トップゲート構造かつトップコンタクト構造のトランジスタである。
【０１４０】
そして、トランジスタ１００とトランジスタ１７０とでは、ゲート絶縁膜１１１の形状が異なるだけであり、トランジスタ１００に係る説明はトランジスタ１７０においても適用される。
【０１４１】
トランジスタ１７０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ１７０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗、および一対の第２の領域１２３ａ、１２３ｂのチャネル方向における抵抗成分が低減しているため、トランジスタ１７０のオン電流を増加させることができる。
【０１４２】
また、トランジスタ１７０は、一対の第２の領域１２３ａ、１２３ｂが複数の結晶部を有する酸化物半導体領域であることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０１４３】
トランジスタ１７０の作製方法について、図３、図７および図８を用いて説明する。トランジスタ１７０は、導電膜１１２を形成する工程（図３（Ａ）参照）までは、トランジスタ１００と同様である。
【０１４４】
導電膜１１２を形成したあと、導電膜１１２およびゲート絶縁膜１１１にエッチング処理を行うことで、第１の電極１１３および後に形成される酸化物半導体膜１０３の第１の領域１０５上のみに重畳するゲート絶縁膜１２１を形成することができる（図７（Ａ）参照）。
【０１４５】
また、ゲート絶縁膜１２１は第１の領域１０５のみに接しているため、酸化物半導体膜１４０の形状（段差）に沿って設けられていない。言い換えると、ゲート絶縁膜１２１には酸化物半導体膜１４０の段差を乗り越えている部分がない。したがって、完成したトランジスタ１７０においても、ゲート絶縁膜１２１は酸化物半導体膜１０３の段差を乗り越えている部分がないため、ゲート絶縁膜１２１の断切れなどを起因とするリーク電流を低減し、かつゲート絶縁膜１２１の耐圧を高めることができる。よって、ゲート絶縁膜１２１を５ｎｍ近くまで薄膜化して用いてもトランジスタ１７０を動作させることができる。なお、ゲート絶縁膜１２１を薄膜化することで、チャネル長を短くすることで生じる影響を低減でき、かつトランジスタの動作速度を高めることができる。
【０１４６】
さらに、トランジスタ１７０はゲート絶縁膜１２１が段差を乗り越えている部分がないため、第１の電極１１３と一対の第２の領域１２３ａ、１２３ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ１７０はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０１４７】
以降は、トランジスタ１００と同様の工程を行うことで、トランジスタ１７０を形成することができる。なお、トランジスタ１７０において、ドーパント１５０を添加する処理は、トランジスタ１００とは異なり、第１の電極１１３をマスクとし、酸化物半導体膜１４０の一部が露出した状態で添加されることになる（図７（Ｂ）参照）。
【０１４８】
トランジスタ１７０のように、酸化物半導体膜１４０の一部が露出した状態でドーパント１５０を添加する場合は、ドーパント１５０の添加方法として、イオンドーピング法またはイオンインプランテーション法以外の方法を用いることもできる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。また、該プラズマ処理は、基板１０１を加熱しながら行ってもよい。
【０１４９】
また、トランジスタ１７０においても、ドーパント１５０を添加したあとに行う第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、ドーパント１５０含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上にドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂが設けられた一対の第２の領域１２３ａ、１２３ｂを形成することができる（図８参照）。なお、図８における各符号は、トランジスタ１００（図１参照）、トランジスタ１６０（図５参照）およびトランジスタ１７０（図６参照）の各符号に対応する。
【０１５０】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により、酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態および実施例と適宜組み合わせることができる。
【０１５１】
（実施の形態２）
本実施の形態では、本発明の他の一態様であるトランジスタ２００の構造および作製方法について、図９乃至図１４を用いて説明する。トランジスタ２００は、実施の形態１で説明したトランジスタ１００と比較して、第１の電極１１３の端面にサイドウォール絶縁膜２１５が設けられており、酸化物半導体膜１０３の第１の領域１０５および一対の第２の領域１２３ａ、１２３ｂの間に、一対の第３の領域２２３ａ、２２３ｂが設けられていることが異なる。
【０１５２】
また、トランジスタ２００は、本発明の他の一態様であることから、実施の形態１で説明した内容は、本実施の形態においても適用される。
【０１５３】
〈トランジスタ２００の構造および特徴〉
図９（Ａ）は、トランジスタ２００の上面図である。なお、図９（Ａ）において、下地絶縁膜１０２、ゲート絶縁膜１１１および層間絶縁膜１１７は、便宜上、図示していない。
【０１５４】
図９（Ａ）より、第１の電極１１３は、第１の領域１０５（図示せず）、一対の第２の領域１２３ａ、１２３ｂ、及び一対の第３の領域２２３ａ、２２３ｂ（図示せず）とを含む酸化物半導体膜１０３上に設けられている。第１の電極１１３の側面にサイドウォール絶縁膜２１５が設けられている。そして、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂ上に設けられている。また、第２の電極１１９ａおよび第３の電極１１９ｂは、一対の第２の領域１２３ａ、１２３ｂの上面と接している。トランジスタ２００はトップゲート構造かつトップコンタクト構造のトランジスタである。
【０１５５】
図９（Ｂ）は、トランジスタ２００におけるＡ−Ｂ間の断面図である。図９（Ｂ）より、基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１２３ａ、１２３ｂは第１の領域１０５を介して対向して設けられている。一対の第３の領域２２３ａ、２２３ｂは、第１の領域１０５および一対の第２の領域１２３ａ、１２３ｂの間に設けられている。
【０１５６】
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上には、第１の領域１０５と重畳した第１の電極１１３が設けられている。第１の電極１１３の両側面には、サイドウォール絶縁膜２１５が接して設けられている。
【０１５７】
ゲート絶縁膜１１１、第１の電極１１３およびサイドウォール絶縁膜２１５上には、層間絶縁膜１１７が設けられている。
【０１５８】
第２の電極１１９ａおよび第３の電極１１９ｂは、層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接して設けられている。なお、ゲート絶縁膜１１１は、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂに接している。
【０１５９】
第２の電極１１９ａおよび第３の電極１１９ｂの端部は、テーパ形状であってもよいが、第１の電極１１３の端部は垂直な形状であることが好ましい。第１の電極１１３の端部を垂直な形状とし、第１の電極１１３上にサイドウォール絶縁膜２１５となる絶縁膜を形成し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜２１５を形成することができるからである。
【０１６０】
また、詳細は後述するが、図９（Ａ）および図９（Ｂ）より、一対の第３の領域２２３ａ、２２３ｂは、酸化物半導体膜１０３がサイドウォール絶縁膜２１５と重畳する領域に相当する。そして、サイドウォール絶縁膜２１５は、第１の電極１１３の側面およびゲート絶縁膜１１１と接する領域以外の少なくとも一部は湾曲形状を有している。
【０１６１】
酸化物半導体膜１０３は、実施の形態１と同様にＩｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む金属酸化物であり、バンドギャップの広い金属酸化物を用いることで、トランジスタ２００のオフ電流を低減することができる。
【０１６２】
また、トランジスタ２００において、第１の領域１０５はチャネル形成領域として機能し、さらにＣＡＡＣ−ＯＳであり、且つ水素濃度が低減されている。それゆえ、トランジスタ２００は、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジスタといえる。
【０１６３】
一対の第２の領域１２３ａ、１２３ｂは実施の形態１と同様であり、仮に一対の第２の領域１２３ａ、１２３ｂが、第１の領域１０５と同様にドーパントを含んでいないＣＡＡＣ−ＯＳである場合（酸化物半導体膜１０３すべてがドーパントを含んでいないＣＡＡＣ−ＯＳである場合）に比べて、導電率が高い。また、一対の第３の領域２２３ａ、２２３ｂにおいても、一対の第２の領域１２３ａ、１２３ｂと同様にドーパントを含んでおり、導電率が高い。つまり、酸化物半導体膜１０３のチャネル方向における抵抗成分は低減されており、トランジスタ２００のオン電流を増加させることができる。
【０１６４】
また、トランジスタ２００において、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂの導電率ならびにドーパント濃度は、実施の形態１と同様の範囲であり、ドーパント濃度を増加させすぎると導電性を低下させることになり、トランジスタ２００のオン電流が低下する。
【０１６５】
従って、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましい。さらに、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度より高い。具体的には、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下とし、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、５×１０１８ｃｍ−３以上５×１０２１ｃｍ−３未満とするのが好ましい。また、これらドーパント濃度の差は、トランジスタ２００にはサイドウォール絶縁膜２１５が設けられているため、ドーパントを添加する工程においてセルフアラインに形成される。
【０１６６】
トランジスタ２００は、一対の第２の領域１２３ａ、１２３ｂのうち、第２の領域１２３ａと第１の領域１０５の間に一対の第３の領域２２３ａ、２２３ｂのうち第３の領域２２３ａを、第２の領域１２３ｂと第１の領域１０５の間に第３の領域２２３ｂをそれぞれ設けることで、第１の領域１０５に加わる電界を緩和させることができる。一対の第２の領域１２３ａ、１２３ｂは、ソース領域およびドレイン領域として機能する。また、一対の第３の領域２２３ａ、２２３ｂは、電界緩和領域として機能する。
【０１６７】
詳細には、一対の第２の領域１２３ａ、１２３ｂのうち、第２の領域１２３ａと第１の領域１０５の間に一対の第３の領域２２３ａ、２２３ｂのうち第３の領域２２３ａを、第２の領域１２３ｂと第１の領域１０５の間に第３の領域２２３ｂをそれぞれ設けることで、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりがほとんど生じない。したがって、トランジスタ２００は、しきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。
【０１６８】
そして、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接触抵抗が低減しているため、トランジスタ２００のオン電流を増加させることができる。
【０１６９】
〈トランジスタ２００の作製方法〉
次に、トランジスタ２００の作製方法について、図２、図３および図１０を用いて説明する。
【０１７０】
トランジスタ２００の作製方法について、酸素が拡散されて、かつ水素濃度が十分に低減された酸化物半導体膜１４０、およびゲート絶縁膜１１１を形成する工程（図２（Ｄ）に相当する工程）、ならびに酸化物半導体膜１４０上に第１の電極１１３に適用できる導電材料を用いて導電膜１１２を形成する工程（図３（Ａ）に相当する工程）までは、トランジスタ１００と同じであるため、実施の形態１を参照できる。
【０１７１】
次に、フォトリソグラフィ工程を行って、導電膜１１２上にレジストマスクを形成し、該レジストマスクを用いてエッチングして、第１の電極１１３を形成する（図１０（Ａ）参照）。該エッチングは、上記したように第１の電極１１３の端部が垂直な形状となるように、異方性の高いエッチングを行うことが好ましい。異方性の高いエッチング条件としては、該レジストマスクに対して導電膜１１２の選択比が極端に高いことが好ましい。
【０１７２】
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理（第１のドーパント添加処理）を行う（図１０（Ｂ）参照。）。なお、第１のドーパント添加処理において、ドーパント１５０の種類（添加する元素）、およびドーパント１５０を添加する方法は、実施の形態１と同様である。
【０１７３】
第１のドーパント添加処理において、第１の電極１１３はマスクとして機能し、ドーパント１５０はゲート絶縁膜１１１を通過して酸化物半導体膜１４０に添加される。これにより、ドーパント１５０が添加された酸化物半導体領域２１４ａ、２１４ｂが形成される。また、酸化物半導体膜１４０の第１の電極１１３と重なる領域には添加されないため、第１の領域１０５が形成される。
【０１７４】
次に、サイドウォール絶縁膜２１５を形成する。サイドウォール絶縁膜２１５は、下地絶縁膜１０２およびゲート絶縁膜１１１で説明した絶縁膜のいずれかで形成される。
【０１７５】
トランジスタ２００は、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂのいずれの領域においても、ゲート絶縁膜１１１が接して設けられている。このような構造とするには、ゲート絶縁膜１１１とサイドウォール絶縁膜２１５をエッチングレートの異なる絶縁膜とすればよい。このようにすることで、サイドウォール絶縁膜２１５を形成する際に、ゲート絶縁膜１１１をエッチングストッパーとして機能させることができる。ゲート絶縁膜１１１をエッチングストッパーとして用いることにより、酸化物半導体膜１４０への過剰なエッチングを抑制することができる。さらに、サイドウォール絶縁膜２１５を形成する際のエッチングの終点（エンドポイント）も容易に検出できる。また、ゲート絶縁膜１１１をエッチングストッパーとして機能させることで、サイドウォール絶縁膜２１５の幅（図９（Ｂ）のサイドウォール絶縁膜２１５がゲート絶縁膜１１１と接している箇所の幅）の制御が容易になる。一対の第３の領域２２３ａ、２２３ｂの範囲は、サイドウォール絶縁膜２１５の幅に対応して決まる。一対の第３の領域２２３ａ、２２３ｂの範囲を大きくすると、それだけチャネル形成領域である第１の領域１０５に加わる電界を緩和することができる。
【０１７６】
まず、ゲート絶縁膜１１１および第１の電極１１３上に、サイドウォール絶縁膜２１５となる絶縁膜１１４を形成する（図１０（Ｃ）参照）。絶縁膜１１４は、下地絶縁膜１０２またはゲート絶縁膜１１１と同様にして形成することができ、実施の形態１で説明した窒化物絶縁膜のいずれかとすることが好ましい。また、絶縁膜１１４の厚さは特に限定はないが、第１の電極１１３の形状に対する被覆性を考慮して、適宜選択すればよい。
【０１７７】
絶縁膜１１４をエッチングすることによりサイドウォール絶縁膜２１５を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２１５は、絶縁膜１１４に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスまたは水素（Ｈ２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
【０１７８】
また、後に形成される一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、サイドウォール絶縁膜２１５の厚さに対応することから、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度が上記した値となるように、サイドウォール絶縁膜２１５の厚さ、さらには第１の電極１１３の厚さを決めればよい。なお、ここでのサイドウォール絶縁膜２１５の厚さとは、サイドウォール絶縁膜２１５において、ゲート絶縁膜１１１と接している面から、第１の電極１１３と接している面の最頂部までをいう。
【０１７９】
また、一対の第３の領域２２３ａ、２２３ｂの範囲は、サイドウォール絶縁膜２１５の幅に対応して決まり、サイドウォール絶縁膜２１５の幅は、第１の電極１１３の厚さにも対応することから、一対の第３の領域２２３ａ、２２３ｂの範囲が、所望の範囲となるように、第１の電極１１３の厚さを決めればよい。
【０１８０】
次に、酸化物半導体領域２１４ａ、２１４ｂにドーパント１５０を添加する処理（第２のドーパント添加処理）を行う（図１０（Ｄ）参照）。なお、ドーパント１５０の種類（添加する元素）、およびドーパント１５０を添加する方法は実施の形態１と同様である。
【０１８１】
第２のドーパント添加処理においても、第１の電極１１３はマスクとして機能し、ドーパント１５０はゲート絶縁膜１１１およびサイドウォール絶縁膜２１５を通過して、酸化物半導体領域２１４ａ、２１４ｂに添加される。そして、添加されるドーパント１５０は、ゲート絶縁膜１１１だけを通過して添加される領域より、ゲート絶縁膜１１１およびサイドウォール絶縁膜２１５を通過して添加される領域のほうが少ない。従って、酸化物半導体領域２１４ａ、２１４ｂにドーパント濃度差をセルフアラインに設けることができる。
【０１８２】
本実施の形態においても、ドーパント１５０が添加された領域は、ドーパント１５０の添加のダメージにより結晶性が低減し、非晶質領域となる。ドーパント１５０を添加する量などを調節することによって、ダメージ量を低減させ、完全な非晶質領域とならないように形成することもできる。つまり、ドーパント１５０が添加された領域は、少なくとも第１の領域１０５よりも非晶質領域の割合が大きい領域となるということである。完全な非晶質領域とさせないほうが、次に行う第３の加熱処理による結晶化が容易に行われるため、好ましい。
【０１８３】
次に、トランジスタ１００の作製工程と同様に、第３の加熱処理を行い、ドーパント１５０が添加された領域を、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂとすることができる（図１０（Ｅ）参照）。なお、第３の加熱処理の加熱条件および加熱装置は、実施の形態１での説明と同様である。
【０１８４】
このように、第１の電極１１３をマスクとして、ドーパント１５０を酸化物半導体膜１４０に添加し、その後、第３の加熱処理を行うことで、チャネル形成領域となる第１の領域１０５と、ソース領域およびドレイン領域となる一対の第２の領域１２３ａ、１２３ｂと、電界緩和領域となる一対の第３の領域２２３ａ、２２３ｂとをセルフアラインに形成することできる。
【０１８５】
以降は、トランジスタ１００の作製工程と同様に、層間絶縁膜１１７を形成し、ゲート絶縁膜１１１および層間絶縁膜１１７に開口部１１６ａ、１１６ｂを形成し、開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接する第２の電極１１９ａおよび第３の電極１１９ｂを形成する。なお、層間絶縁膜１１７、開口部１１６ａ、１１６ｂ、第２の電極１１９ａおよび第３の電極１１９ｂを形成する工程は、実施の形態１での説明と同様である。
【０１８６】
以上により、トランジスタ２００を作製することができる（図９参照）。
【０１８７】
また、上記は第１のドーパント添加処理および第２のドーパント添加処理というように、２回のドーパント添加処理を行っている。しかし、第１のドーパント添加処理を行う前に、サイドウォール絶縁膜２１５を形成し、そのあと、所望のドーパント濃度となるようにドーパント添加処理を行い、トランジスタ２００を形成してもよい。なお、該所望のドーパント濃度とは、トランジスタ２００の一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂにおけるドーパント濃度である。
【０１８８】
〈トランジスタ２００の変形例１〉
また、第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、一対の第２の領域１２３ａ、１２３ｂ内に、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを形成することができ、一対の第３の領域２２３ａ、２２３ｂにおいても、ドーパント１５０含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂ上にドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０７ｂを形成することができる。
【０１８９】
この場合において完成したトランジスタ２６０の上面図を図１１（Ａ）に示す。さらに、図１１（Ａ）のＡ−Ｂ間における断面図を図１１（Ｂ）に示す。
【０１９０】
トランジスタ２６０の一対の第２の領域１２３ａ、１２３ｂは、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂによって構成される（図１１（Ｂ）参照）。なお、酸化物半導体領域１０７ａ、１０７ｂと酸化物半導体領域１０９ａ、１０９ｂとのドーパント濃度は同じである。
【０１９１】
また、トランジスタ２６０の一対の第３の領域２２３ａ、２２３ｂは、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂによって構成される（図１１（Ｂ）参照）。
【０１９２】
上記したように、一対の第３の領域２２３ａ、２２３ｂは、一対の第２の領域１２３ａ、１２３ｂよりドーパント濃度が低いことから、酸化物半導体領域２０７ａ、２０７ｂおよび酸化物半導体領域２０９ａ、２０９ｂは、酸化物半導体領域１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂよりドーパント濃度が低い。なお、酸化物半導体領域２０７ａ、２０７ｂと酸化物半導体領域２０９ａ、２０９ｂとのドーパント濃度は同じである。
【０１９３】
また、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介して酸化物半導体領域１０７ａ、１０７ｂと接している。トランジスタ２６０のその他の構成は、トランジスタ１６０と同様である。
【０１９４】
また、上記した条件で第３の加熱処理を１時間行うと、上記酸化物半導体領域１０７ａ、１０７ｂは、一対の第２の領域１２３ａ、１２３ｂの上面から一対の第２の領域１２３ａ、１２３ｂの下面方向に、少なくとも２ｎｍ形成される。また、上記条件で行う第３の加熱処理の時間を長くすることによって、上記酸化物半導体領域１０７ａ、１０７ｂを厚く形成することができる。
【０１９５】
そして、トランジスタ２００とトランジスタ２６０とでは、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂの構成が異なるだけであり、トランジスタ２００に係る説明はトランジスタ２６０においても適用される。
【０１９６】
トランジスタ２６０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ２６０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、第２の電極１１９ａおよび第３の電極１１９ｂと一対の第２の領域１２３ａ、１２３ｂとの接触抵抗を低減することができ、トランジスタ２６０のオン電流を増加させることができる。
【０１９７】
また、トランジスタ２６０は、一対の第２の領域１２３ａ、１２３ｂが酸化物半導体領域１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂであることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０１９８】
〈トランジスタ２００の変形例２〉
トランジスタ２００の作製方法の第１の電極１１３を形成する際に、ゲート絶縁膜１１１も同時にエッチングすることで、酸化物半導体膜１０３の第１の領域１０５上のみにゲート絶縁膜１２１を設けることができる。
【０１９９】
この場合において完成したトランジスタ２７０の上面図を図１２（Ａ）に示す。さらに、図１２（Ａ）のＡ−Ｂ間における断面図を図１２（Ｂ）に示す。トランジスタ２７０の上面構造はトランジスタ２００と同様であり、トップゲート構造かつトップコンタクト構造のトランジスタである。
【０２００】
そして、トランジスタ２００とトランジスタ２７０とでは、ゲート絶縁膜の形状が異なるだけであり、トランジスタ２００に係る説明はトランジスタ２７０においても適用される。
【０２０１】
それゆえ、トランジスタ２７０においても、第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりを小さくする効果を示し、トランジスタ２７０はしきい値電圧がマイナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、第２の電極１１９ａおよび第３の電極１１９ｂと一対の第２の領域１２３ａ、１２３ｂとの接触抵抗を低減することができ、トランジスタ２７０のオン電流を増加させることができる。
【０２０２】
また、トランジスタ２７０は、一対の第２の領域１２３ａ、１２３ｂが複数の結晶部を有する酸化物半導体領域であることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタである。
【０２０３】
トランジスタ２７０の作製方法について、図３、図１３および図１４を用いて説明する。トランジスタ２７０は、導電膜１１２を形成する工程（図３（Ａ）参照）までは、トランジスタ１００と同様である。
【０２０４】
導電膜１１２を形成した後、導電膜１１２およびゲート絶縁膜１１１をエッチングすることで、第１の電極１１３および後に形成される酸化物半導体膜１０３の第１の領域１０５上のみに重畳するゲート絶縁膜１２１を形成することができる（図１３（Ａ）参照）。
【０２０５】
また、ゲート絶縁膜１２１は第１の領域１０５のみに接しているため、酸化物半導体膜１４０の形状（段差）に沿って設けられていない。言い換えると、ゲート絶縁膜１２１には酸化物半導体膜１４０の段差を乗り越えている部分がない。したがって、完成したトランジスタ２７０においても、ゲート絶縁膜１２１に酸化物半導体膜１０３の段差を乗り越えている部分がないため、ゲート絶縁膜１２１の断切れなどを起因とするリーク電流を低減し、かつゲート絶縁膜１２１の耐圧を高めることができる。よって、ゲート絶縁膜１２１を５ｎｍ近くまで薄膜化して用いてもトランジスタ２７０を動作させることができる。なお、ゲート絶縁膜１２１を薄膜化することで、チャネル長を短くすることで生じる影響を低減でき、かつトランジスタの動作速度を高めることができる。
【０２０６】
さらに、トランジスタ２７０はゲート絶縁膜１２１が段差を乗り越えている部分がないため、第１の電極１１３と一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ２７０はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる。
【０２０７】
次に、第１のドーパント添加処理を行う（図１３（Ｂ）参照）。該第１のドーパント添加処理は、トランジスタ２００と同様にして行えばよい。該第１のドーパント添加処理によって、ドーパント１５０が添加された酸化物半導体領域２１４ａ、２１４ｂが形成される。
【０２０８】
次に、サイドウォール絶縁膜２１５となる絶縁膜１１４を形成する（図１３（Ｃ）参照）。絶縁膜１１４は、下地絶縁膜１０２またはゲート絶縁膜１１１と同様にして形成することができ、実施の形態１で説明した酸化物絶縁膜または窒化物絶縁膜のいずれかとする。また、絶縁膜１１４の厚さは特に限定はないが、第１の電極１１３の形状に対する被覆性を考慮して、適宜選択すればよい。
【０２０９】
トランジスタ２００と同様に、絶縁膜１１４をエッチングすることによりサイドウォール絶縁膜２１５を形成する。該エッチングの詳細は上記を参照できる。
【０２１０】
また、サイドウォール絶縁膜２１５の厚さは、サイドウォール絶縁膜２１５において、後に酸化物半導体膜１０３となる酸化物半導体膜１４０と接している面から、第１の電極１１３と接している面の最頂部までをいう。そして、後に形成される一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、サイドウォール絶縁膜２１５の厚さに対応することから、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度が、トランジスタ２００で説明した値となるように、サイドウォール絶縁膜２１５の厚さ、さらには第１の電極１１３の厚さを決めればよい。
【０２１１】
また、一対の第２の領域１２３ａ、１２３ｂの範囲は、サイドウォール絶縁膜２１５の幅（例えば、図１２（Ｂ）のサイドウォール絶縁膜２１５が酸化物半導体膜１０３と接している箇所の幅）に対応して決まる。一対の第２の領域１２３ａ、１２３ｂの範囲を大きくすると、それだけ第１の領域１０５に加わる電界を緩和することができる。
【０２１２】
サイドウォール絶縁膜２１５の幅は、第１の電極１１３の厚さにも対応することから、一対の第２の領域１２３ａ、１２３ｂの範囲が、所望の範囲となるように、第１の電極１１３の厚さを決めればよい。
【０２１３】
次に、第２のドーパント添加処理を行う。なお、トランジスタ２７０において、ドーパント１５０を添加する処理は、トランジスタ２００とは異なり、第１の電極１１３をマスクとし、サイドウォール絶縁膜２１５を通過して添加される領域と、酸化物半導体膜１４０の一部が露出した状態で添加される領域とがある（図１３（Ｄ）参照）。
【０２１４】
トランジスタ２７０のように、酸化物半導体膜１４０の一部が露出した状態でドーパント１５０を添加する場合は、ドーパント１５０の添加方法として、イオンドーピング法またはイオンインプランテーション法以外の方法を用いることができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。また、該プラズマ処理は、基板１０１を加熱しながら行ってもよい。
【０２１５】
以降、トランジスタ２００と同様の工程を行うことで、トランジスタ２７０を作製することができる（図１２参照）。
【０２１６】
なお、トランジスタ２００と同様に第１のドーパント添加処理を行う前に、サイドウォール絶縁膜２１５を形成し、そのあと、所望のドーパント濃度となるようにドーパント添加処理を行い、トランジスタ２７０を形成してもよい。
【０２１７】
また、トランジスタ２７０においても、ドーパント１５０を添加したあとに行う第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、ドーパント１５０含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上にドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂが設けられた一対の第２の領域１２３ａ、１２３ｂを形成することができる（図１４参照。）。なお、図１４における各符号は、トランジスタ２００、トランジスタ２６０およびトランジスタ２７０の各符号に対応する。
【０２１８】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態および実施例と適宜組み合わせることができる。
【０２１９】
（実施の形態３）
本実施の形態では、本発明の他の一態様であるトランジスタの構造および作製方法について、図１５および図１６を用いて説明する。
【０２２０】
本実施の形態で説明するトランジスタは、実施の形態１で説明したトランジスタ１００と比較して、第２の電極１１９ａおよび第３の電極１１９ｂが、酸化物半導体膜の一対の第２の領域１２３ａ、１２３ｂの下面と接していることが異なる。つまり、本実施の形態で示すトランジスタは、トップゲート構造かつボトムコンタクト構造のトランジスタである。また、当該トップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ａ）に示す。
【０２２１】
また、実施の形態１および実施の形態２で説明した全てのトランジスタについても、トップゲート構造かつボトムコンタクト構造のトランジスタとすることができる。例えば、トランジスタ１６０およびトランジスタ１７０においても、トップゲート構造かつボトムコンタクト構造とすることができる。トランジスタ１６０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ｂ）に、トランジスタ１７０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ｃ）に示す。
【０２２２】
さらに、トランジスタ２００をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ａ）に、トランジスタ２６０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ｂ）に、トランジスタ２７０をトップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ｃ）に示す。
【０２２３】
図１５（Ａ）乃至図１５（Ｃ）および図１６（Ａ）乃至図１６（Ｃ）において、各符号はトランジスタ１００、トランジスタ１６０およびトランジスタ１７０、ならびにトランジスタ２００、トランジスタ２６０およびトランジスタ２７０の各符号に対応することから、各符号に関する説明は実施の形態１および実施の形態２の説明を適宜参照できる。なお、各符号に関してだけではなく、実施の形態１および実施の形態２で説明したことは、本実施の形態においても適用される。
【０２２４】
また、図１５（Ａ）乃至図１５（Ｃ）および図１６（Ａ）乃至図１６（Ｃ）が示すトランジスタの作製方法としては、それぞれ対応するトランジスタの作製工程の順番を入れ替えて行えばよい。例えば、第２の電極１１９ａおよび第３の電極１１９ｂ形成する工程を、下地絶縁膜１０２を形成する工程の次に行い、以降は、トランジスタ１００、トランジスタ１６０およびトランジスタ１７０、ならびにトランジスタ２００、トランジスタ２６０およびトランジスタ２７０の作製工程のうち、第２の電極１１９ａおよび第３の電極１１９ｂを形成する工程以外の工程を、順次行えばよい。
【０２２５】
なお、図１５（Ｃ）および図１６（Ｃ）が示すトランジスタにおいて、酸化物半導体膜１０３を、図１５（Ｂ）および図１６（Ｂ）のように、一対の第２の領域１２３ａ、１２３ｂを、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを設ける構成や、一対の第３の領域２２３ａ、２２３ｂを、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０７ｂを設ける構成としてもよい。本構成のトランジスタの断面図は図示していない。
【０２２６】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０２２７】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタのソース領域およびドレイン領域、ならびに電界緩和領域として機能する、ドーパントが添加された領域において、該ドーパントの結合状態、およびドーパントが添加された領域を構成する酸化物半導体の電子状態について、図１７および図１８を参照して説明する。
【０２２８】
例えば、トランジスタ１００において、ドーパントを含んだ領域である一対の第２の領域１２３ａ、１２３ｂは、ドーパントを含まない第１の領域１０５より導電率が高い。
【０２２９】
この導電率の増大は、一対の第２の領域１２３ａ、１２３ｂを構成する酸化物半導体にドーパントが添加されることにより、該酸化物半導体中にキャリアが生成されるためと予想できる。
【０２３０】
そこで、本実施の形態は、ドーパントを添加した構造の酸化物半導体において、第一原理分子動力学（Ｆｉｒｓｔ−Ｐｒｉｎｃｉｐｌｅｓ Ｍｏｌｅｃｕｌａｒ Ｄｙｎａｍｉｃｓ：ＦＰＭＤ）計算および構造最適化計算による該酸化物半導体の結合状態および電子状態ついて説明する。なお、該酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物とし、上記計算の簡略化のため、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物は非晶質であると仮定する（以下、ａ−ＩＧＺＯと記す。）。さらに、ドーパントはリン（Ｐ）原子とする。
【０２３１】
上記計算は、１原子のリンを配置した（添加した）ａ−ＩＧＺＯに対して行っている。具体的に、ａ−ＩＧＺＯは、単位セルあたり８４原子であり、組成比はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（原子数比）であり、密度は５．９ｇｃｍ−３であり、格子定数はａ＝ｂ＝ｃ＝１．０２ｎｍかつα＝β＝γ＝９０°であると仮定している。
【０２３２】
また、上記計算を行うにあたり、計算プログラムは、Ａｃｃｅｌｒｙｓ社製の第一原理量子力学プログラムであるＣＡＳＴＥＰを用いた。汎関数はＧＧＡ−ＰＢＥを、擬ポテンシャルはＵｌｔｒａｓｏｆｔをそれぞれ用いた。カットオフエネルギーは２６０ｅＶ（ＤＯＳ計算では３８０ｅＶ）、ｋ点の数は１×１×１である。ＦＰＭＤ計算はＮＶＴアンサンブルで行い温度は１５００Ｋとした。総計算時間は０．３ｐｓで時間刻み幅は１．０ｆｓである。
【０２３３】
上記計算における初期構造、および上記計算後の最終構造を図１７に示す。図１７（Ａ）は初期構造を示す図であり、図１７（Ｂ）は最終構造を示す図である。該初期構造とは、ａ−ＩＧＺＯに対して、任意の位置にリン原子を配置しただけの構造に相当する。該最終構造とは、上記計算を行ったあと、すなわち、構造最適化後の構造に相当する。また、構造最適化が行われた最終構造は、実施の形態１乃至実施の形態３で説明したトランジスタにおいて、ドーパントを含む酸化物半導体領域の構造に相当する。
【０２３４】
図１７（Ａ）のように初期構造におけるリン原子は、ａ−ＩＧＺＯを構成している元素の間に配置（添加）されるものとしている。なお、図１７において、黒丸は酸素原子を表し、白丸は金属原子（Ｉｎ原子、Ｚｎ原子またはＧａ原子）を表し、灰色の丸はリン原子を表している。
【０２３５】
上記計算を行った結果、最終構造におけるリン原子は「一のＺｎ原子と結合」、「二の酸素原子と一重結合」、および「一の酸素原子と二重結合」を形成する。つまり、リン原子は酸素原子と結合した状態でＺｎ原子に配位している（図１７（Ｂ）参照）。
【０２３６】
なお、リン原子が結合している金属原子がＺｎ原子であることは、結合エネルギーの観点から説明できる。
【０２３７】
Ｚｎ原子と酸素原子との結合エネルギーは、他の金属原子（Ｉｎ原子およびＧａ原子）と酸素原子との結合エネルギーより低いことから、Ｚｎ原子と酸素原子との結合は、他の結合に比べて切断されやすい結合であるといえる。従って、構造最適化後は、リン原子が周りの酸素原子を従えてＺｎ原子に配位すると考えられる。ただし、このことは、リン原子とＺｎ原子と結合する可能性が一番高いということを示すものであり、リン原子が結合する金属原子はＺｎ原子に限らず、ａ−ＩＧＺＯを構成する他の金属原子の場合もある。
【０２３８】
次に、構造最適化後の構造における状態密度図を図１８に示す。図１８（Ａ）はリン原子を配置（添加）していないａ−ＩＧＺＯにおける状態密度図である。また、図１８（Ｂ）はリン原子を配置（添加）し、かつ構造最適化後のａ−ＩＧＺＯ（図１７（Ｂ）に相当する。）における状態密度図である。図１８（Ｂ）の実線は、リン原子を配置（添加）し、かつ構造最適化後のａ−ＩＧＺＯの全状態密度を表し、図１８（Ｂ）の破線は、該構造最適化後のａ−ＩＧＺＯにおけるリン原子の部分状態密度を表す。図１８（Ａ）および図１８（Ｂ）ともに横軸はエネルギー［ｅＶ］、縦軸は構造最適化後の構造における状態密度［ｓｔａｔｅｓ／ｅＶ］を表す。なお、図１８（Ａ）および図１８（Ｂ）に示したどちらの状態密度図もエネルギーの原点は、フェルミレベルに取ってある。
【０２３９】
図１８（Ａ）より、全状態密度において、リン原子を配置していないａ−ＩＧＺＯのフェルミレベルと、価電子帯の上端とが一致しており、バンドギャップ上に伝導帯が形成されている。
【０２４０】
図１８（Ｂ）より、全状態密度において、リン原子を配置し、かつ構造最適化後のａ−ＩＧＺＯのフェルミレベルは、伝導帯の範囲内に存在していることから、該ａ−ＩＧＺＯにはキャリアが生成しているといえる。さらに、該ａ−ＩＧＺＯのバンドギャップ内には、リン原子の準位も生じていることがわかる。
【０２４１】
以上より、酸化物半導体にドーパントが添加されることによって、該酸化物半導体中にキャリアが生成されることが理解できる。
【０２４２】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４３】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態３のいずれかに示したトランジスタを用いた半導体装置の例について説明する。
【０２４４】
図２０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す。）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２４５】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、先の実施の形態に従って作製することができる。
【０２４６】
図２０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線ともよぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ともよぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線ともよぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線ともよぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２４７】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２４８】
トランジスタ１１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２４９】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２５０】
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２５１】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【０２５２】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２５３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２５４】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２５５】
また、図２０（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図２０（Ｂ）に示す。
【０２５６】
図２０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４およびトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２５７】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２５８】
次に、回路の動作について具体的に説明する。
【０２５９】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２６０】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２６１】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２６２】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２６３】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２６４】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図２０（Ａ）や図２０（Ｂ）に限定されず、適宜変更することができる。
【０２６５】
図２１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２６６】
図２１に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）およびｍ本の第４の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）およびｎ本の第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、複数のメモリセル１１００（１、１）〜１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ１１１０とを有する。また、第２の配線ＢＬおよび第３の配線Ｓ１と接続する駆動回路１１１１や、第４の配線Ｓ２および第５の配線ＷＬと接続する駆動回路１１１３や、読出し回路１１１２といった周辺回路を有する。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２６７】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）および第４の配線Ｓ２（ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１）〜Ｓ１（ｎ）は駆動回路１１１１および読出し回路１１１２に、第５の配線ＷＬ（１）〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路１１１３にそれぞれ接続されている。
【０２６８】
図２１に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび読出しを行う。
【０２６９】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。
【０２７０】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる（図２０（Ｂ）及び図２１参照）。また、非選択メモリセルのノードＡの電位は変わらない。
【０２７１】
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２７２】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２７３】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７４】
（実施の形態６）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図２２（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０２７５】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０２７６】
次に、回路の動作について具体的に説明する。
【０２７７】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線ＷＬを０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０２７８】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０２７９】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０２８０】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極とドレイン電極間の容量Ｃ２に依存する。
【０２８１】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０２８２】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値でも構わない。
【０２８３】
また、第１のゲート電極、および第２のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図２２（Ｂ）を用いて説明する。
【０２８４】
図２２（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０２８５】
図２２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
【０２８６】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０２８７】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極および第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極および第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０２８８】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、および第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０２８９】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０２９０】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０２９１】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０２９２】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０２９３】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。
【０２９４】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０２９５】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０２９６】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２９７】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２９８】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０２９９】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０３００】
ゲート線駆動回路は、例えばダイオードおよび第１の容量電極がダイオードのアノードおよびゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０３０１】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１のしきい値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１のしきい値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０３０２】
本実施の形態によって、酸化物半導体をチャネル形成領域に用いたトランジスタに接続するノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電力にて、情報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。なお、図２２（Ｂ）に示すメモリセルアレイにおいて、メモリセル１１８０の代わりに、図２２（Ａ）に示すメモリセル１１７０を用いることができる。なお、この際、メモリセル１１７０に合わせて、適宜配線を設ける。
【０３０３】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３０４】
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図２３を参照して説明する。
【０３０５】
図２３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０３０６】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０３０７】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図２３（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０３０８】
図２３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＢＬＢ（反転ビット線）および第３の配線ＷＬ、電源線Ｖｄｄ、及び接地電位線Ｖｓｓを有する。
【０３０９】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０３１０】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０３１１】
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１２】
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０３１３】
図２４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２４（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論、図２４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３１４】
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３１５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３１６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３１７】
図２４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子（メモリセル）が設けられている。レジスタ１１９６の記憶素子（メモリセル）には、実施の形態５乃至実施の形態７に記載されている記憶素子（メモリセル）を用いることができる。
【０３１８】
図２４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、レジスタコントローラ１１９７は選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３１９】
電源停止に関しては、図２４（Ｂ）または図２４（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２４（Ｂ）および図２４（Ｃ）の回路の説明を行う。
【０３２０】
図２４（Ｂ）および図２４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３２１】
図２４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、先の実施の形態に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３２２】
図２４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３２３】
なお、図２４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていてもよい。
【０３２４】
また、図２４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０３２５】
また、図２４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３２６】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３２７】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【実施例１】
【０３２８】
本実施例では、ドーパントが添加された酸化物半導体膜の断面構造について説明する。
【０３２９】
ドーパントの被添加物である酸化物半導体膜の作製方法について説明する。まず、ガラス基板上に、スパッタリング法により酸化シリコン膜を３００ｎｍ形成した。
【０３３０】
次に、酸化シリコン膜上にＩｎ−Ｇａ−Ｚｎ−Ｏ系材料の酸化物半導体膜（以下、ＩＧＺＯ膜）をスパッタリング法により形成した。なお、本実施例では、組成比がＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］であるターゲットを用いて、アルゴン流量を３０ｓｃｃｍとし、酸素流量を１５ｓｃｃｍとし、基板温度を４００℃として厚さ３０ｎｍのＩＧＺＯ膜を形成した。また、本条件で形成したＩＧＺＯ膜は、実施の形態１乃至実施の形態３で説明したＣＡＡＣ−ＯＳである。
【０３３１】
次に、形成したＩＧＺＯ膜中の水素を放出させるために、加熱温度を４５０℃とし、窒素雰囲気下で１時間の加熱処理を行った。
【０３３２】
次に、加熱したＩＧＺＯ膜にイオンインプランテーション法でドーパントを添加した。本実施例では、ドーパントをリンイオン（３１Ｐ＋）とし、加速電圧を２０ｋＶとし、添加量１×１０１６ｃｍ−２として該ＩＧＺＯ膜に添加した。
【０３３３】
次に、ドーパント（リンイオン）を添加したＩＧＺＯ膜に対して、加熱温度を６５０℃とし、１時間の加熱処理を行った。なお、本実施例では、ドーパントを添加した後に行う加熱処理において、窒素雰囲気下で行った場合のＩＧＺＯ膜を試料１とし、酸素雰囲気下で行った場合のＩＧＺＯ膜を試料２とする。
【０３３４】
透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて、試料１および試料２の断面ＴＥＭ観察を行った。なお、比較例としてドーパントを添加した後に加熱処理を行わなかったＩＧＺＯ膜についてもＴＥＭを用いて、その断面を観察した。図１９（Ａ）は比較例の断面ＴＥＭ像を示し、図１９（Ｂ）は試料１の断面ＴＥＭ像を示し、図１９（Ｃ）は試料２の断面ＴＥＭ像を示す。なお、図１９（Ａ）乃至図１９（Ｃ）は、倍率８００万倍で観察した断面ＴＥＭ像である。
【０３３５】
図１９（Ａ）には格子像が観察されず、また、比較例の電子線回折パターン（図示せず）はハローパターンであった。このことから比較例は非晶質であることが確認された。
【０３３６】
図１９（Ｂ）には格子像が確認されることから、試料１は結晶部を有していることが確認された。また、試料１の電子線回折パターン（図示せず）は、電子線が照射される位置によって異なる回折パターンがあった。特に、図１９（Ｂ）において、ＩＧＺＯ膜のコントラストが異なるところは、結晶配向が異なっていた。したがって、試料１は、複数の結晶部を有していることが確認された。
【０３３７】
図１９（Ｃ）には格子像が確認されることから、試料２は結晶部を有していることが確認された。また、図１９（Ｃ）および試料２の電子線回折パターン（図示せず）から、ＩＧＺＯ膜の表面を含む領域はｃ軸配向を有する結晶部であることが確認された。さらに、該ｃ軸配向を有する結晶部は非単結晶であることから、ＩＧＺＯ膜の表面を含む領域はＣＡＡＣ−ＯＳであるといえ、ＩＧＺＯ膜の表面から少なくとも２ｎｍは形成されていた。そして、ＩＧＺＯ膜の表面を含む領域以外は、試料１と同様に複数の結晶部を有していることが確認された。
【０３３８】
以上より、酸化物半導体膜にドーパントを添加した後に行う加熱処理を行うことで、複数の結晶部を有する酸化物半導体膜を形成できることが確認できた。さらに、該加熱処理の雰囲気によって、形成する酸化物半導体膜の表面を含む領域に、非単結晶であり、かつｃ軸配向を有する結晶部を含む酸化物半導体（ＣＡＡＣ−ＯＳ）を形成できることが確認できた。
【符号の説明】
【０３３９】
１００ トランジスタ
１０１ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０５ 第１の領域
１０７ａ 酸化物半導体領域
１０７ｂ 酸化物半導体領域
１０９ａ 酸化物半導体領域
１０９ｂ 酸化物半導体領域
１１１ ゲート絶縁膜
１１２ 導電膜
１１３ 第１の電極
１１６ａ 開口部
１１６ｂ 開口部
１１７ 層間絶縁膜
１１９ａ 第２の電極
１１９ｂ 第３の電極
１２１ ゲート絶縁膜
１２３ａ 第２の領域
１２３ｂ 第２の領域
１３０ 酸化物半導体膜
１３１ 酸化物半導体膜
１３２ 酸化物半導体膜
１４０ 酸化物半導体膜
１５０ ドーパント
１６０ トランジスタ
１７０ トランジスタ
２００ トランジスタ
２０７ａ 酸化物半導体領域
２０７ｂ 酸化物半導体領域
２０９ａ 酸化物半導体領域
２０９ｂ 酸化物半導体領域
２１４ａ 酸化物半導体領域
２１４ｂ 酸化物半導体領域
２１５ サイドウォール絶縁膜
２２３ａ 第３の領域
２２３ｂ 第３の領域
２６０ トランジスタ
２７０ トランジスタ
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 駆動回路
１１１２ 読出し回路
１１１３ 駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
【特許請求の範囲】
【請求項１】
第１の領域と、前記第１の領域を介して対向する一対の第２の領域と、を含む酸化物半導体膜と、
前記酸化物半導体膜上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられて、かつ前記第１の領域に重畳する第１の電極と、を有し、
前記第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、
前記一対の第２の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一対の第２の領域は、前記ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域上に、ドーパントを含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記一対の第２の領域に電気的に接続された第２の電極および第３の電極を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２の電極および第３の電極は、前記一対の第２の領域の上面に接していることを特徴とする半導体装置。
【請求項５】
請求項３において、
前記第２の電極および第３の電極は、前記一対の第２の領域の下面に接していることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域及び前記一対の第２の領域上に設けられていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域上に設けられていることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記ゲート絶縁膜は、酸化物絶縁膜であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記一対の第２の領域は、前記ドーパントとして、リン、砒素、アンチモン、ホウ素から選ばれた一以上の元素を含み、
前記一対の第２の領域に含まれる前記ドーパントの濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする半導体装置。
【請求項１０】
第１の領域と、前記第１の領域を介して対向した一対の第２の領域と、前記第１の領域および前記一対の第２の領域の間に設けられた一対の第３の領域と、を含む酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられて、かつ前記第１の領域に重畳する第１の電極と、を有し、
前記第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、
前記一対の第２の領域および前記一対の第３の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であり、
前記一対の第２の領域のドーパント濃度は、前記一対の第３の領域のドーパント濃度より高いことを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記一対の第２の領域および前記一対の第３の領域は、前記ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域上に、ドーパントを含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていることを特徴とする半導体装置。
【請求項１２】
請求項１０または請求項１１において、
前記第１の電極の側面に設けられたサイドウォール絶縁膜と、
前記一対の第２の領域に電気的に接続された第２の電極および第３の電極と、を有する
ことを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記第２の電極および第３の電極は、前記一対の第２の領域の上面に接していることを特徴とする半導体装置。
【請求項１４】
請求項１２において、
前記第２の電極および第３の電極は、前記一対の第２の領域の下面に接していることを特徴とする半導体装置。
【請求項１５】
請求項１０乃至請求項１４のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域、前記一対の第２の領域、および前記一対の第３の領域上に設けられていることを特徴とする半導体装置。
【請求項１６】
請求項１０乃至請求項１５のいずれか一において、
前記ゲート絶縁膜は、酸化物絶縁膜であり、
前記サイドウォール絶縁膜は、窒化物絶縁膜であることを特徴とする半導体装置。
【請求項１７】
請求項１０乃至請求項１６のいずれか一において、
前記ゲート絶縁膜および前記サイドウォール絶縁膜は、酸化物絶縁膜であることを特徴とする半導体装置。
【請求項１８】
請求項１０乃至請求項１７のいずれか一において、
前記一対の第２の領域および前記一対の第３の領域は、前記ドーパントとして、リン、砒素、アンチモン、ホウ素から選ばれた一以上の元素を含み、
前記一対の第２の領域および前記一対の第３の領域に含まれる前記ドーパントの濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする半導体装置。
【請求項１９】
請求項１０乃至請求項１８のいずれか一において、
前記一対の第２の領域および前記一対の第３の領域は、前記ドーパントとして、リン、砒素、アンチモン、ホウ素から選ばれた一以上の元素を含み、
前記一対の第２の領域に含まれる前記ドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下であり、
前記一対の第３の領域に含まれる前記ドーパント濃度は、５×１０１８ｃｍ−３以上５×１０２１ｃｍ−３未満であることを特徴とする半導体装置。
【請求項２０】
請求項１乃至請求項１９のいずれか一において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含むことを特徴とする半導体装置。
【請求項１】
第１の領域と、前記第１の領域を介して対向する一対の第２の領域と、を含む酸化物半導体膜と、
前記酸化物半導体膜上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられて、かつ前記第１の領域に重畳する第１の電極と、を有し、
前記第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、
前記一対の第２の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一対の第２の領域は、前記ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域上に、ドーパントを含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記一対の第２の領域に電気的に接続された第２の電極および第３の電極を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２の電極および第３の電極は、前記一対の第２の領域の上面に接していることを特徴とする半導体装置。
【請求項５】
請求項３において、
前記第２の電極および第３の電極は、前記一対の第２の領域の下面に接していることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域及び前記一対の第２の領域上に設けられていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域上に設けられていることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記ゲート絶縁膜は、酸化物絶縁膜であることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記一対の第２の領域は、前記ドーパントとして、リン、砒素、アンチモン、ホウ素から選ばれた一以上の元素を含み、
前記一対の第２の領域に含まれる前記ドーパントの濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする半導体装置。
【請求項１０】
第１の領域と、前記第１の領域を介して対向した一対の第２の領域と、前記第１の領域および前記一対の第２の領域の間に設けられた一対の第３の領域と、を含む酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられて、かつ前記第１の領域に重畳する第１の電極と、を有し、
前記第１の領域は、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、
前記一対の第２の領域および前記一対の第３の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であり、
前記一対の第２の領域のドーパント濃度は、前記一対の第３の領域のドーパント濃度より高いことを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記一対の第２の領域および前記一対の第３の領域は、前記ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域上に、ドーパントを含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていることを特徴とする半導体装置。
【請求項１２】
請求項１０または請求項１１において、
前記第１の電極の側面に設けられたサイドウォール絶縁膜と、
前記一対の第２の領域に電気的に接続された第２の電極および第３の電極と、を有する
ことを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記第２の電極および第３の電極は、前記一対の第２の領域の上面に接していることを特徴とする半導体装置。
【請求項１４】
請求項１２において、
前記第２の電極および第３の電極は、前記一対の第２の領域の下面に接していることを特徴とする半導体装置。
【請求項１５】
請求項１０乃至請求項１４のいずれか一において、
前記ゲート絶縁膜は、前記第１の領域、前記一対の第２の領域、および前記一対の第３の領域上に設けられていることを特徴とする半導体装置。
【請求項１６】
請求項１０乃至請求項１５のいずれか一において、
前記ゲート絶縁膜は、酸化物絶縁膜であり、
前記サイドウォール絶縁膜は、窒化物絶縁膜であることを特徴とする半導体装置。
【請求項１７】
請求項１０乃至請求項１６のいずれか一において、
前記ゲート絶縁膜および前記サイドウォール絶縁膜は、酸化物絶縁膜であることを特徴とする半導体装置。
【請求項１８】
請求項１０乃至請求項１７のいずれか一において、
前記一対の第２の領域および前記一対の第３の領域は、前記ドーパントとして、リン、砒素、アンチモン、ホウ素から選ばれた一以上の元素を含み、
前記一対の第２の領域および前記一対の第３の領域に含まれる前記ドーパントの濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であることを特徴とする半導体装置。
【請求項１９】
請求項１０乃至請求項１８のいずれか一において、
前記一対の第２の領域および前記一対の第３の領域は、前記ドーパントとして、リン、砒素、アンチモン、ホウ素から選ばれた一以上の元素を含み、
前記一対の第２の領域に含まれる前記ドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下であり、
前記一対の第３の領域に含まれる前記ドーパント濃度は、５×１０１８ｃｍ−３以上５×１０２１ｃｍ−３未満であることを特徴とする半導体装置。
【請求項２０】
請求項１乃至請求項１９のいずれか一において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含むことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１８】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図１７】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１８】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図１７】
【図１９】
【公開番号】特開２０１２−２０９５４３（Ｐ２０１２−２０９５４３Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１２−４８７３１（Ｐ２０１２−４８７３１）
【出願日】平成２４年３月６日（２０１２．３．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２４年３月６日（２０１２．３．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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