半導体集積回路
【課題】 半導体集積回路の外部に接続される半導体チップのプロセス状態を検出して、マスク解除信号に対する制御信号のセットアップ時間またはホールド時間のマージンを大きくする。
【解決手段】 モニタモード中に、通常より低い参照電位を受信回路に供給して伝送信号の論理レベルを判定することで、半導体集積回路の外部に接続される半導体チップのプロセス状態を検出する。検出したプロセス状態に応じて可変遅延回路を制御し、内部同期信号および外部同期信号の少なくともいずれかの遅延時間を調整する。これにより、内部同期信号に応じて生成されるマスク解除信号に対する半導体チップからの制御信号のセットアップ時間またはホールド時間を、半導体チップのプロセス状態に拘わらず一定にできる。
【解決手段】 モニタモード中に、通常より低い参照電位を受信回路に供給して伝送信号の論理レベルを判定することで、半導体集積回路の外部に接続される半導体チップのプロセス状態を検出する。検出したプロセス状態に応じて可変遅延回路を制御し、内部同期信号および外部同期信号の少なくともいずれかの遅延時間を調整する。これにより、内部同期信号に応じて生成されるマスク解除信号に対する半導体チップからの制御信号のセットアップ時間またはホールド時間を、半導体チップのプロセス状態に拘わらず一定にできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部に接続される半導体チップからの制御信号を受ける半導体集積回路に関する。
【背景技術】
【０００２】
トランジスタに流れる電流をモニタすることで、半導体製造プロセスのばらつきや温度の変動を検出し、検出結果に応じて、電位生成回路により生成される電位レベルをトリミングする手法が提案されている（例えば、特許文献１参照。）。また、半導体製造プロセスのばらつきや温度の変動により変化するトランジスタの特性に拘わりなく、内部回路を正常に動作する手法が提案されている（例えば、特許文献２参照。）。さらに、ＤＤＲ−ＳＤＲＡＭから読み出しデータ信号を受ける制御回路において、データストローブ信号がクロッキングする期間を除いて、データストローブ信号をマスクする手法が提案されている（例えば、特許文献３−４参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４３０８０号公報
【特許文献２】特開２００５−２９２９４７号公報
【特許文献３】特開２００９−０３７２８７号公報
【特許文献４】特開２００８−２９３２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データストローブ信号をマスクするマスク信号は、半導体集積回路内の制御回路を用いて生成される。このため、半導体集積回路の外部に接続されるＤＤＲ−ＳＤＲＡＭ等の半導体チップの製造プロセスがばらつき、データストローブ信号等の制御信号の出力タイミングが変動するときに、その変動に合わせてマスク信号の生成タイミングを調整することができない。この結果、マスク信号に対する制御信号のセットアップ時間およびホールド時間のマージンは小さくなる。
【課題を解決するための手段】
【０００５】
本発明の一形態では、半導体集積回路は、内部同期信号および半導体チップに供給する外部同期信号を生成する同期信号生成回路と、通常動作モード中に、外部同期信号に応答して半導体チップから出力される伝送信号の高レベル電位と低レベル電位との間に設定される第１参照電位を選択し、モニタモード中に、第１参照電位より低い第２参照電位を選択し、選択した電位を第３参照電位として出力する参照電位切替回路と、第３参照電位と伝送信号の電位とを比較して、伝送信号の論理レベルを示す論理信号を出力する受信回路と、マスク解除信号を、内部同期信号に応じて生成するマスク生成回路と、外部同期信号に応答して半導体チップから出力される制御信号を、マスク解除信号の活性化中に内部制御信号として出力し、制御信号の受け付けをマスク解除信号の非活性化中に禁止するマスク回路と、内部制御信号に応答して論理信号を処理する内部回路と、モニタモード中に受信回路で判定される伝送信号の論理レベルに応じて遅延調整信号を生成する遅延制御回路と、内部同期信号および外部同期信号の少なくともいずれかの遅延時間を、遅延調整信号に応じて調整する可変遅延回路とを有している。
【発明の効果】
【０００６】
伝送信号の電位レベルをモニタすることにより、半導体集積回路の外部に接続される半導体チップのプロセス状態を検出できる。検出されるプロセス状態に応じて可変遅延回路の遅延時間を調整することで、マスク解除信号に対する制御信号のセットアップ時間またはホールド時間のマージンを大きくできる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における半導体集積回路の例を示している。
【図２】別の実施形態における半導体集積回路の例を示している。
【図３】図２に示したプリアンブル検出回路の動作の例を示している。
【図４】図２に示した測定制御回路の例を示している。
【図５】図４に示した測定制御回路の動作の例を示している。
【図６】図２に示した電位切替回路の例を示している。
【図７】図２に示した測定制御回路、参照電位切替回路および入力バッファの動作の例を示している。
【図８】図２に示したシステムの動作を示している。
【図９】図８に示したセットアップ時間およびホールド時間の特性の変化の例を示している。
【図１０】別の実施形態における半導体集積回路の例を示している。
【図１１】別の実施形態における半導体集積回路の例を示している。
【図１２】図１１に示したプロセス検出回路の例を示している。
【図１３】図１１に示した電位切替回路の例を示している。
【図１４】図１１に示した測定制御回路、参照電位切替回路および入力バッファの動作の例を示している。
【図１５】マスク解除信号のセットアップ時間およびホールド時間の特性の変化の例を示している。
【図１６】別の実施形態における半導体集積回路の例を示している。
【図１７】図１６に示したプロセス検出回路の例を示している。
【図１８】図１６に示した電位切替回路の例を示している。
【発明を実施するための形態】
【０００８】
以下、実施形態を、図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”＃”の付いている信号は負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００９】
図１は、一実施形態における半導体集積回路ＬＳＩの例を示している。例えば、半導体集積回路ＬＳＩは、ＡＳＩＣ（Application Specify IC）等の半導体チップであり、半導体チップＣＨＩＰとともにパッケージ基板に搭載される。半導体集積回路ＬＳＩと半導体チップＣＨＩＰとの間は、伝送線路ＴＬにより接続されている。そして、半導体集積回路ＬＳＩおよび半導体チップＣＨＩＰを含むシステムＳＹＳが形成される。半導体チップＣＨＩＰの内部回路ＣＫＴ２は、半導体集積回路ＬＳＩからの外部同期信号ＣＫ等を受けて動作し、制御信号ＣＮＴＬとともに伝送信号ＴＳ１を出力する。
【００１０】
半導体集積回路ＬＳＩは、同期信号生成回路ＣＫＧＥＮ、測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷ、受信回路ＲＣＶ、遅延制御回路ＤＬＹＣＮＴ、可変遅延回路ＤＬＹ１、ＤＬＹ２、マスク生成回路ＭＳＫＧＥＮ、マスク回路ＭＡＳＫおよび内部回路ＣＫＴ１を有している。
【００１１】
同期信号生成回路ＣＫＧＥＮは、基本クロック信号ＳＣＫ０に基づいてシステムクロック信号ＳＣＫを生成する。システムクロック信号ＳＣＫは、可変遅延回路ＤＬＹ１を介して内部同期信号として半導体集積回路内に供給され、可変遅延回路ＤＬＹ２を介して外部同期信号ＣＫとして半導体チップＣＨＩＰに供給される。測定制御回路ＭＥＡＳＣＮＴは、半導体チップＣＨＩＰからの伝送信号ＴＳ１の低レベルの程度を測定する期間を示すレベル測定信号ＤＣＬＶＬを出力する。
【００１２】
参照電位切替回路ＶＲＥＦＳＷは、通常動作モード中に、外部同期信号ＣＫに応答して半導体チップＣＨＩＰから出力される伝送信号ＴＳ１の高レベル電位と低レベル電位との間に設定される第１参照電位ＶＲＥＦを選択し、モニタモード中に、第１参照電位ＶＲＥＦより低い第２参照電位ＶＲＥＦＭを選択し、選択した電位を第３参照電位ＶＲＥＦＯとして出力する。
【００１３】
例えば、第２参照電位ＶＲＥＦＭは、半導体チップＣＨＩＰのプロセス状態が回路動作の速いＦＡＳＴ状態であるときの伝送信号ＴＳ１の低レベルと、半導体チップＣＨＩＰのプロセス状態が回路動作の遅いＳＬＯＷ状態であるときの伝送信号ＴＳ１の低レベルとの間の値に設計されている。例えば、参照電位ＶＲＥＦＭは、電源電位を抵抗により分圧することで生成される。
【００１４】
受信回路ＲＣＶは、第３参照電位ＶＲＥＦＯと伝送信号ＴＳ１の電位とを比較する比較器を有しており、伝送信号ＴＳ１の論理レベルを示す論理信号を内部回路ＣＫＴ１および遅延制御回路ＤＬＹＣＮＴに出力する。半導体チップＣＨＩＰがＦＡＳＴ状態のとき、半導体チップＣＨＩＰ内のトランジスタの閾値電圧（絶対値）は低く製造されているため、伝送信号ＴＳ１の低レベルは参照電位ＶＲＥＦＭより低くなる。一方、半導体チップＣＨＩＰがＳＬＯＷ状態のとき、半導体チップＣＨＩＰ内のトランジスタの閾値電圧（絶対値）は高く製造されているため、伝送信号ＴＳ１の低レベルは参照電位ＶＲＥＦＭより高くなる。このため、モニタモード中に、受信回路ＲＣＶが、半導体チップＣＨＩＰからの低レベルの伝送信号ＴＳ１を低論理レベルと判定するとき、半導体チップＣＨＩＰはＦＡＳＴ状態である。モニタモード中に、受信回路ＲＣＶが、半導体チップＣＨＩＰからの低レベルの伝送信号ＴＳ１を高論理レベルと判定するとき、半導体チップＣＨＩＰはＳＬＯＷ状態である。
【００１５】
遅延制御回路ＤＬＹＣＮＴは、モニタモード中に受信回路ＲＣＶで判定される伝送信号ＴＳ１の論理レベルに応じて遅延調整信号ＡＤＪを生成する。例えば、伝送信号ＴＳ１が低論理レベルのとき（半導体チップＣＨＩＰ＝ＦＡＳＴ状態）、可変遅延回路ＤＬＹ１の遅延時間を短くする遅延調整信号ＡＤＪが生成され、伝送信号ＴＳ１が高論理レベルのとき（半導体チップＣＨＩＰ＝ＳＬＯＷ状態）、可変遅延回路ＤＬＹ１の遅延時間を長くする遅延調整信号ＡＤＪが生成される。可変遅延回路ＤＬＹ１は、システムクロック信号ＳＣＫの遅延時間を、遅延調整信号ＡＤＪに応じて調整する。
【００１６】
マスク生成回路ＭＳＫＧＥＮは、半導体集積回路ＬＳＩが半導体チップＣＨＩＰを動作させるときに内部回路ＣＫＴ１により生成されるマスク解除信号ＭＳＫＲＳ０を、可変遅延回路ＤＬＹ１から出力されるシステムクロック信号ＳＣＫに同期してマスク解除信号ＭＳＫＲＳとして出力する。すなわち、マスク解除信号ＭＳＫＲＳの出力タイミングは、可変遅延回路ＤＬＹ１の遅延時間により調整される。
【００１７】
マスク回路ＭＡＳＫは、外部同期信号ＣＫに応答して半導体チップＣＨＩＰから出力される制御信号ＣＮＴＬを、マスク解除信号ＭＳＫＲＳの活性化中に内部制御信号ＩＣＮＴＬとして出力する。マスク回路ＭＡＳＫは、マスク解除信号ＭＳＫＲＳの非活性化中に制御信号ＣＮＴＬの受け付けを禁止し、内部制御信号ＩＣＮＴＬの出力を停止する。内部回路ＣＫＴ１は、内部制御信号ＩＣＮＴＬを受けているときに受信回路ＲＣＶから供給される伝送信号ＴＳ１を受け付け、内部制御信号ＩＣＮＴＬを受けていないときに伝送信号ＴＳ１を受け付けを禁止する。
【００１８】
半導体チップＣＨＩＰがＦＡＳＴ状態のとき、外部同期信号ＣＫの出力から制御信号ＣＮＴＬを受けるまでの時間は短くなる。このとき、可変遅延回路ＤＬＹ１によりマスク解除信号ＭＳＫＲＳの出力タイミングは早くなるため、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。
【００１９】
半導体チップＣＨＩＰがＳＬＯＷ状態のとき、外部同期信号ＣＫの出力から制御信号ＣＮＴＬを受けるまでの時間は長くなる。このとき、可変遅延回路ＤＬＹ１によりマスク解除信号ＭＳＫＲＳの出力タイミングは遅くなるため、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。
【００２０】
なお、遅延調整信号ＡＤＪに応じて、可変遅延回路ＤＬＹ２を制御し、外部同期信号ＣＫの遅延時間を調整してもよい。モニタモード中に、伝送信号ＴＳ１が低論理レベルのとき（半導体チップＣＨＩＰ＝ＦＡＳＴ状態）、可変遅延回路ＤＬＹ２の遅延時間を長くする遅延調整信号ＡＤＪが遅延制御回路ＤＬＹＣＮＴにより生成される。伝送信号ＴＳ１が高論理レベルのとき（半導体チップＣＨＩＰ＝ＳＬＯＷ状態）、可変遅延回路ＤＬＹ２の遅延時間を短くする遅延調整信号ＡＤＪが遅延制御回路ＤＬＹＣＮＴにより生成される。可変遅延回路ＤＬＹ２は、外部同期信号ＣＫの遅延時間を、遅延調整信号ＡＤＪに応じて調整する。
【００２１】
半導体チップＣＨＩＰがＦＡＳＴ状態のとき、可変遅延回路ＤＬＹ２により外部同期信号ＣＫの出力タイミングは遅くなるため、半導体チップＣＨＩＰから半導体集積回路ＬＳＩへの制御信号ＣＮＴＬの到達タイミングは遅くなる。これにより、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。半導体チップＣＨＩＰがＳＬＯＷ状態のとき、可変遅延回路ＤＬＹ２により外部同期信号ＣＫの出力タイミングは早くなるため、半導体チップＣＨＩＰから半導体集積回路ＬＳＩへの制御信号ＣＮＴＬの到達タイミングは早くなる。これにより、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。なお、遅延調整信号ＡＤＪに応じて、可変遅延回路ＤＬＹ１−２の両方の遅延時間を調整してもよい。
【００２２】
以上、この実施形態では、伝送信号ＴＳ１の電位レベルをモニタすることにより、半導体集積回路ＬＳＩの外部に接続される半導体チップＣＨＩＰのプロセス状態を検出できる。検出されるプロセス状態に応じて可変遅延回路ＤＬＹ１およびＤＬＹ２の少なくともいずれかの遅延時間を調整することで、マスク解除信号ＭＳＫＲＳに対する制御信号ＣＮＴＬのセットアップ時間またはホールド時間のマージンを大きくできる。
【００２３】
図２は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体集積回路ＬＳＩは、プリアンブル検出回路ＰＡＤＥＴ、測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷ、レベル判定イネーブル回路ＬＶＬＥＮ、遅延制御回路ＤＬＹＣＮＴ、ＰＬＬ（Phase locked Loop）回路、可変遅延回路ＤＬＹ１、ＤＬＹ２、マスク信号生成回路ＭＳＫＧＥＮ、マスク回路ＭＡＳＫ、メモリコントローラＭＣＮＴおよび論理回路ＬＧを有している。また、半導体集積回路ＬＳＩは、相補のクロック信号ＣＫ、ＣＫ＃を出力する出力バッファＣＫＯＢ、書き込み動作時に相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃を出力する出力バッファＤＱＳＯＢ、読み出し動作時に相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃を受ける入力バッファＤＱＳＩＢ、書き込みデータ信号ＤＱを出力する出力バッファＤＱＯＢおよび読み出しデータ信号ＤＱを受ける入力バッファＤＱＩＢを有している。
【００２４】
例えば、半導体集積回路ＬＳＩは、ＡＳＩＣチップであり、ＤＤＲ−ＳＤＲＡＭチップとともにパッケージ基板に搭載される。そして、半導体集積回路ＬＳＩおよびＳＤＲＡＭを含むシステムＳＹＳが形成される。システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰ、または、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰとして形成されている。あるいは、さらに、システムＳＹＳは、チップオンチップＣｏＣまたはパッケージオンパッケージＰｏＰとして形成されてもよい。
【００２５】
プリアンブル検出回路ＰＡＤＥＴは、データストローブ信号ＤＱＳのプリアンブル期間を検出するためにポジティブ側のデータストローブ信号ＤＱＳの電位を判定電位ＶＤＥＴと比較する比較器を有している。判定電位ＶＤＥＴは、ＳＤＲＡＭに供給される電源電位ＶＤＤを抵抗により分圧することで生成される。あるいは、判定電位ＶＤＥＴは、ＳＤＲＡＭに供給される参照電位ＶＲＥＦを抵抗により分圧することで生成される。参照電位ＶＲＥＦは、電源電位ＶＤＤを抵抗により分圧することで生成される。プリアンブル検出回路ＰＡＤＥＴは、プリアンブル期間を検出したときに、検出イネーブル信号ＤＥＴＥＮを高レベルから低レベルに変化する。
【００２６】
測定制御回路ＭＥＡＳＣＮＴは、リセット信号ＲＳＴが高レベルに解除されている期間に、クロック信号ＣＬＫおよび検出イネーブル信号ＤＥＴＥＮに基づいてレベル測定信号ＤＣＬＶＬを出力する。レベル測定信号ＤＣＬＶＬは、ＳＤＲＡＭからの読み出しデータ信号ＤＱの低レベルの程度を測定するためのモニタ参照電位ＶＲＥＦＭを選択するために、参照電位切替回路ＶＲＥＦＳＷに供給される。例えば、リセット信号ＲＳＴは、測定制御回路ＭＥＡＳＣＮＴを動作させるときに、ＳＤＲＡＭへの読み出しコマンドに応答して、論理回路ＬＧにより所定の期間高レベルに設定される。
【００２７】
参照電位切替回路ＶＲＥＦＳＷは、レベル測定信号ＤＣＬＶＬの低レベル期間である通常動作モード中に参照電位ＶＲＥＦを選択し、レベル測定信号ＤＣＬＶＬの高レベル期間であるモニタモード中にモニタ参照電位ＶＲＥＦＭを選択する。参照電位切替回路ＶＲＥＦＳＷは、選択した電位を参照電位ＶＲＥＦＯとして出力する。参照電位ＶＲＥＦＯは、電源電位ＶＤＤを抵抗により分圧することで生成され、モニタモード中に、ＳＤＲＡＭからの読み出しデータ信号ＤＱの論理レベルを判定するために入力バッファＤＱＩＢに供給される。入力バッファＤＱＩＢは、読み出しデータ信号ＤＱの電位を参照電位ＶＲＥＦＯと比較することで、読み出しデータ信号ＤＱの論理レベルを判定し、入力データ信号ＤＱＩとして論理回路ＬＧに出力する。参照電位切替回路ＶＲＥＦＳＷの例は、図６に示す。
【００２８】
レベル判定イネーブル回路ＬＶＬＥＮは、レベル測定信号ＤＣＬＶＬの高レベル期間に動作し、読み出しデータ信号ＤＱの電位レベルを示すレベル信号ＤＱＬＶＬを遅延制御回路ＤＬＹＣＮＴに出力する。なお、レベル判定イネーブル回路ＬＶＬＥＮは、レベル測定信号ＤＣＬＶＬの高レベル期間の代わりに、図６に示す測定イネーブル信号ＭＥＡＳＥＮの高レベル期間に動作させてもよい。
【００２９】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬに応じて、可変遅延回路ＤＬＹ１−２の少なくともいずれかの遅延時間を調整するための遅延調整信号ＡＤＪを生成する。遅延調整信号ＡＤＪは、可変遅延回路ＤＬＹ１−２毎に生成される。
【００３０】
ＰＬＬ（Phase locked Loop）回路は、基本クロック信号ＳＣＫ０に基づいて内部クロック信号ＣＬＫおよびシステムクロック信号ＳＣＫを生成する。特に限定されないが、システムクロック信号ＳＣＫの周波数は基本クロック信号ＳＣＫ０の周波数より低く、内部クロック信号ＣＬＫの周波数は基本クロック信号ＳＣＫ０の周波数より高い。可変遅延回路ＤＬＹ１は、遅延調整信号ＡＤＪに応じてシステムクロック信号ＳＣＫの位相を調整してマスク信号生成回路ＭＳＫＧＥＮに出力する。可変遅延回路ＤＬＹ２は、遅延調整信号ＡＤＪに応じてシステムクロック信号ＳＣＫの位相を調整してフリップフロップＦＦに出力する。そして、フリップフロップＦＦおよび出力バッファＣＫＯＢを介して、ＳＤＲＡＭにクロック信号ＣＫ、ＣＫ＃が出力される。クロック信号ＣＫ、ＣＫ＃の周波数は、システムクロック信号ＳＣＫの２分の１である。
【００３１】
マスク信号生成回路ＭＳＫＧＥＮは、ＳＤＲＡＭの読み出し動作時に論理回路ＬＧにより生成されるマスク解除信号ＭＳＫＲＳ０を、可変遅延回路ＤＬＹ１から出力されるシステムクロック信号に同期してマスク解除信号ＭＳＫＲＳとして出力する。すなわち、マスク解除信号ＭＳＫＲＳの出力タイミングは、可変遅延回路ＤＬＹ１の遅延時間により調整される。マスク回路ＭＡＳＫは、マスク解除信号ＭＳＫＲＳの高レベル期間に有効になり、入力バッファＤＱＳＩＢを介して供給される相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃をデータストローブ信号ＭＤＱＳとして出力する。マスク回路ＭＡＳＫは、マスク解除信号ＭＳＫＲＳの低レベル期間に無効になり、相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃のレベルに拘わりなく、データストローブ信号ＭＤＱＳを低レベルに固定する。
【００３２】
メモリコントローラＭＣＮＴは、ＳＤＲＡＭのアクセスを制御する制御信号および書き込みデータ信号ＤＱを生成する機能と、ＳＤＲＡＭからの読み出しデータ信号ＤＱを受ける機能を有している。例えば、論理回路ＬＧは、メモリコントローラＭＣＮＴとＳＤＲＡＭとの間に形成される物理層として設計される。出力バッファＤＱＳ０Ｂは、ＳＤＲＡＭへの書き込み動作時に、論理回路ＬＧを介してメモリコントローラＭＣＮＴから出力されるデータストローブ信号ＤＱＳ０を相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃としてＳＤＲＡＭに出力する。出力バッファＤＱＯＢは、ＳＤＲＡＭへ書き込み動作時に、論理回路ＬＧを介してメモリコントローラＭＣＮＴから出力される書き込みデータ信号を書き込みデータ信号ＤＱとしてＳＤＲＡＭに出力する。半導体集積回路ＬＳＩとＳＤＲＡＭとの間は、伝送線路ＴＬにより接続されている。
【００３３】
図３は、図２に示したプリアンブル検出回路ＰＡＤＥＴの動作の例を示している。図３の波形は、回路シミュレータによるシミュレーション波形である。初期状態において、データストローブ信号ＤＱＳは参照電位ＶＲＥＦ（中間電位）に設定されている。参照電位ＶＲＥＦは、判定電位ＶＤＥＴより高いため、プリアンブル検出回路ＰＡＤＥＴは、高レベルの検出イネーブル信号ＤＥＴＥＮを出力する（図３（ａ））。特に限定されないが、判定電位ＶＤＥＴは、参照電位ＶＲＥＦのほぼ半分の値である。
【００３４】
ＳＤＲＡＭは、読み出しデータ信号ＤＱの出力を開始する前に、参照電位ＶＲＥＦ（中間電位）に設定しているデータストローブ信号ＤＱＳを低レベルに変化する（図３（ｂ））。プリアンブル検出回路ＰＡＤＥＴは、データストローブ信号ＤＱＳの電位が判定電位ＶＤＥＴより低くなったときに、検出イネーブル信号ＤＥＴＥＮを低レベルに変化する（図３（ｃ））。すなわち、データストローブ信号ＤＱＳが中間電位から低レベルに変化することで、プリアンブル期間の開始タイミングが検出される。この後、データストローブ信号ＤＱＳの変化に応じて、検出イネーブル信号ＤＥＴＥＮも変化する（図３（ｄ））。
【００３５】
図４は、図２に示した測定制御回路ＭＥＡＳＣＮＴの例を示している。測定制御回路ＭＥＡＳＣＮＴは、バーストカウンタＢＳＴＣＮＴ、モジュールＭＯＤ１、ＭＯＤ２、カウンタＣＯＵＮＴ、アンド回路ＡＮＤ１、ＡＮＤ２およびフリップフロップ回路ＤＦＦを有している。
【００３６】
バーストカウンタＢＳＴＣＮＴは、クリア端子ＡＣＬＲで低レベルのリセット信号ＲＳＴを受ける間リセット状態になる。バーストカウンタＢＳＴＣＮＴは、ロード端子ＳＬＯＡＤおよびクロックイネーブル端子ＣＫＥＮで低レベルのカウンタ信号ＣＭＰＢＯ、ＣＭＰＣＯを受けている間に、クロック端子ＣＫで受ける検出イネーブル信号ＤＥＴＥＮによりカウント動作し、カウンタ値ＯＵＴＢ（例えば、４ビット）を出力する。アンド回路ＡＮＤ１は、バーストカウンタＢＳＴＣＮＴからのカウンタ値ＯＵＴＢが”１”になったときに、カウンタ信号ＣＭＰＢＯを高レベルに設定する。
【００３７】
モジュールＭＯＤ１は、カウンタ信号ＣＭＰＢＯ、ＣＭＰＣＯをそれぞれ受ける入力端子ＩＮ０、ＩＮ１を有している。モジュールＭＯＤ１は、式（１）または式（２）の論理により形成されている。式（１）、（２）において、”ＩＮ１＃”は、入力端子ＩＮ１で受けるカウンタ信号ＣＭＰＣＯの論理を反転することを示し、ＤＣＬＶＬ＃は、レベル測定信号ＤＣＬＶＬの論理を反転することを示している。
M1OUT＝(DETEN#・IN1#＋DCLVL）・（IN0＋DCLVL#）‥‥（１）
M1OUT＝(DETEN#・IN1#）＋（DCLVL・IN0） ‥‥（２）
モジュールＭＯＤ２は、カウンタ信号ＣＭＰＢＯ、ＣＭＰＣＯをそれぞれ受ける入力端子ＩＮ０、ＩＮ１を有している。モジュールＭＯＤ２は、式（３）の論理により形成されている。式（３）において、ＤＣＬＶＬ＃は、レベル測定信号ＤＣＬＶＬの論理を反転することを示している。
M2OUT＝(IN1＋DCLVL）・（IN0＋DCLVL#）‥‥（３）
カウンタＣＯＵＮＴは、バーストカウンタＢＳＴＣＮＴと同じ回路である。カウンタＣＯＵＮＴは、ロード端子ＳＬＯＡＤおよびクロックイネーブル端子ＣＫＥＮで低レベルのレベル測定信号ＤＣＬＶＬおよび出力信号Ｍ１ＯＵＴをそれぞれ受けている間に、クロック端子ＣＫで受けるクロック信号ＣＬＫによりカウント動作し、カウンタ値ＯＵＴＣ（例えば、４ビット）を出力する。アンド回路ＡＮＤ２は、カウンタＣＯＵＮＴからのカウンタ値ＯＵＴＣが”５”になったときに、カウンタ信号ＣＭＰＣＯを高レベルに設定する。
【００３８】
フリップフロップ回路ＤＦＦは、フリップフロップ回路ＤＦＦは、クリア端子で低レベルのリセット信号ＲＳＴを受けている間、低レベルのレベル測定信号ＤＣＬＶＬを出力する。モジュールＭＯＤ２からの高レベルの出力信号Ｍ２ＯＵＴをクロックイネーブル端子ＣＥで受けている間に動作し、クロック信号ＣＬＫの立ち上がりエッジに同期してレベル測定信号ＤＣＬＶＬの論理を反転する。
【００３９】
図５は、図４に示した測定制御回路ＭＥＡＳＣＮＴの動作の例を示している。図５の波形は、回路シミュレータによるシミュレーション結果を論理的に示している。この例では、クロック信号ＣＬＫの周波数は、ＳＤＲＡＭに供給されるクロック信号ＣＫの周波数の４倍である。データストローブ信号ＤＱＳは、ＳＤＲＡＭを読み出しアクセスすることにより、ＳＤＲＡＭから出力される。ＳＤＲＡＭは、バースト長が”４”に設定されている。例えば、リセット信号ＲＳＴは、ＳＤＲＡＭに供給される読み出しコマンドに応答して所定の期間高レベルに設定される（図５（ａ））。ＳＤＲＡＭは、読み出しデータ信号ＤＱを出力する前に、データストローブ信号ＤＱＳのレベルを参照電位ＶＲＥＦから低レベルに変化させる（図５（ｂ））。
【００４０】
図２に示したプリアンブル検出回路ＰＡＤＥＴは、データストローブ信号ＤＱＳの低レベルへの変化に応答して検出イネーブル信号ＤＥＴＥＮを低レベルに変化する（図５（ｃ））。図３に示したモジュールＭＯＤ１は、式（１）または式（２）にしたがって、出力信号Ｍ１ＯＵＴを生成する（図５（ｄ））。図３に示したカウンタＣＯＵＮＴは、高レベルのリセット信号ＲＳＴ、低レベルのレベル測定信号ＤＣＬＶＬおよび高レベルの出力信号Ｍ１ＯＵＴを受けている間、クロック信号ＣＬＫの立ち上がりエッジに同期してカウントアップし、カウンタ値ＯＵＴＣ３−０を１ずつ増加する（図５（ｅ））。アンド回路ＡＮＤ２は、カウンタ値ＯＵＴＣ３−０が”５”になったときに、カウンタ信号ＣＭＰＣＯを高レベルに変化する（図５（ｆ））。
【００４１】
なお、カウンタ値ＯＵＴＣ３−０が”０”から”５”までカウントされる期間は、ＳＤＲＡＭに供給されるクロック信号ＣＫの１周期より長く、クロック信号ＣＫの１．５周期より短い。これにより、レベル測定信号ＤＣＬＶＬの立ち上がりエッジを、データストローブ信号ＤＱＳのプリアンブル期間が終了後、最初の読み出しデータＤＱが供給されている期間に生成できる。また、偶数番目の読み出しデータ信号ＤＱを出力するときのデータストローブ信号ＤＱＳの低レベル期間は、クロック信号ＣＫの半周期より短い。このため、カウンタＣＯＵＮＴを”０”から”５”までにカウントすることで、データストローブ信号ＤＱＳのプリアンブル期間ＰＡ以外で、カウンタ信号ＣＯＭＰＣＯが高レベルに変化することを防止でき、測定制御回路ＭＥＡＳＣＮＴの誤動作を防止できる。
【００４２】
クロック信号ＣＬＫの周波数がさらに高く設計されるとき、高レベルのカウンタ信号ＣＭＰＣＯを出力するまでにカウントされるカウンタ値ＯＵＴＣは”５”より大きく設定される。プリアンブル期間ＰＡは、ＳＤＲＡＭからのデータストローブ信号ＤＱＳにより決まるため、クロック信号ＣＬＫに対して非同期である。このため、カウンタ値ＯＵＴＣが大きく設定されるほど、プリアンブル期間ＰＡの終了タイミング、すなわち、読み出しデータ信号ＤＱの出力が開始されるタイミングを正確に判定できる。
【００４３】
図３に示したバーストカウンタＢＳＴＣＮＴは、高レベルのリセット信号ＲＳＴ、低レベルのカウンタ信号ＣＭＰＢＯおよび高レベルのカウンタ信号ＣＭＰＣＯを受けている間、検出イネーブル信号ＤＥＴＥＮの立ち下がりエッジに同期してカウントアップし、カウンタ値ＯＵＴＢ３−０を１ずつ増加する（図５（ｇ））。アンド回路ＡＮＤ１は、カウンタ値ＯＵＴＢ３−０が”１”になったときに、カウンタ信号ＣＭＰＢＯを高レベルに変化する（図５（ｈ））。
【００４４】
図３に示したモジュールＭＯＤ２は、カウンタ信号ＣＭＰＣＯの立ち上がりエッジとカウンタ信号ＣＭＰＢＯの立ち上がりエッジにそれぞれ同期するパルスを有する出力信号Ｍ２ＯＵＴを生成する（図５（ｉ、ｊ））。フリップフロップ回路ＤＦＦは、出力信号Ｍ２ＯＵＴが高レベルの期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してレベル測定信号ＤＣＬＶＬの論理を反転する（図５（ｋ、ｌ））。これにより、プリアンブル期間ＰＡの終了後に最初の読み出しデータ信号ＤＱが出力されている期間と、レベル測定信号ＤＣＬＶＬの高レベル期間とを互いに重複できる。すなわち、最初の読み出しデータ信号ＤＱの電位レベルを測定できる。カウンタＣＯＵＮＴは、レベル測定信号ＤＣＬＶＬの立ち下がりエッジに同期してカウンタ値ＯＵＴＣ３−０を”０”にリセットする（図５（ｍ））。
【００４５】
図６は、図２に示した電位切替回路ＶＲＥＦＳＷの例を示している。電位切替回路ＶＲＥＦＳＷは、アンド回路ＡＮＤ３、ＣＭＯＳ伝達ゲートＴＧ１、ＴＧ２を有している。アンド回路ＡＮＤ３は、キャリブレーション信号ＣＡＬＢの高レベル期間に有効になり、レベル測定信号ＤＣＬＶＬを測定イネーブル信号ＭＥＡＳＥＮとして出力する。
【００４６】
キャリブレーション信号ＣＡＬＢは、ＳＤＲＡＭのプロセス状態に応じて可変遅延回路ＤＬＹ１−２の遅延時間を自動的に設定するために、システムＳＹＳのパワーオン時に所定の期間高レベルに設定される。あるいは、キャリブレーション信号ＣＡＬＢは、システムＳＹＳのパワーオン中に、必要に応じて所定の期間高レベルに設定される。例えば、キャリブレーション信号ＣＡＬＢの波形は、図５に示したリセット信号ＲＳＴの波形と同じである。キャリブレーション信号ＣＡＬＢは、ＳＤＲＡＭに対してユーザデータが読み書きされる通常動作モード中は低レベルに固定される。これにより、通常動作モード中に、参照電位ＶＲＥＦを参照電位ＶＲＥＦＯとして確実に設定できる。なお、図４に示した測定制御回路ＭＥＡＳＣＮＴのみの制御で、可変遅延回路ＤＬＹ１−２の遅延時間を調整するとき、キャリブレーション信号ＣＡＬＢは高レベルに固定されてもよい。
【００４７】
ＣＭＯＳ伝達ゲートＴＧ１は、測定イネーブル信号ＭＥＡＳＥＮが低レベルの期間にオンし、参照電位ＶＲＥＦを参照電位ＶＲＥＦＯとして伝達する。ＣＭＯＳ伝達ゲートＴＧ２は、測定イネーブル信号ＭＥＡＳＥＮが高レベルの期間にオンし、モニタ参照電位ＶＲＥＦＭを参照電位ＶＲＥＦＯとして伝達する。測定イネーブル信号ＭＥＡＳＥＮが高レベルの期間は、遅延回路ＤＬＹ１−２の遅延時間を設定するためにＳＤＲＡＭからの読み出しデータＤＱの電位レベルをモニタするモニタ期間である。測定イネーブル信号ＭＥＡＳＥＮが低レベルの期間は、モニタ期間後にＳＤＲＡＭからユーザデータが読み出される通常動作期間である。
【００４８】
図７は、図２に示した測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷおよび入力バッファＤＱＩＢの動作の例を示している。半導体集積回路ＬＳＩは、図７の動作の前に、ＳＤＲＡＭのメモリセルに論理０を書き込む。図７では、ＳＤＲＡＭは、半導体集積回路ＬＳＩからの読み出しコマンドに応答して論理０を出力する。図７の上側の波形は、ＳＤＲＡＭのプロセスがＳＬＯＷ状態のときを示している。図７の下側の波形は、ＳＤＲＡＭのプロセスがＦＡＳＴ状態のときを示している。検出イネーブル信号ＤＥＴＥＮおよびレベル測定信号ＤＣＬＶＬの波形は、図５と同様である。
【００４９】
ＳＬＯＷ状態は、ＳＤＲＡＭの製造工程でのプロセス条件が、回路動作が遅くなる側にシフトした状態である。例えば、ＳＬＯＷ状態で製造されたＳＤＲＡＭは、トランジスタの閾値電圧（絶対値）が高い。ＦＡＳＴ状態は、ＳＤＲＡＭの製造工程でのプロセス条件が、回路動作が早くなる側にシフトした状態である。例えば、ＦＡＳＴ状態で製造されたＳＤＲＡＭは、トランジスタの閾値電圧（絶対値）が低い。このように、ＳＬＯＷ状態およびＦＡＳＴ状態は、ＳＤＲＡＭの製造時に決まり、その後変化することはない。なお、説明を分かりやすくするために、半導体集積回路ＬＳＩは、標準的なプロセス条件で製造されているとする。
【００５０】
ＳＤＲＡＭは、読み出し動作において、データストローブ信号ＤＱＳを低レベルから高レベルに設定し（図７（ａ、ｂ））、データストローブ信号ＤＱＳの高レベルへの変化に同期して論理０の読み出しデータ信号ＤＱを出力する（図７（ｃ、ｄ））。参照電位切替回路ＶＲＥＦＳＷは、レベル測定信号ＤＣＬＶＬの高レベルへの変化に応答して、参照電位ＶＲＥＦＯをモニタ参照電位ＶＲＥＦからモニタ参照電位ＶＲＥＦＭに切り替える（図７（ｅ、ｆ））。
【００５１】
ＳＬＯＷ状態では、読み出しデータ信号ＤＱの電位は、参照電位ＶＲＥＦＯ（＝ＶＲＥＦＭ）より高くなる。このため、入力バッファＤＱＩＢは、高レベルの入力データ信号ＤＱＩをレベル判定イネーブル回路ＬＶＬＥＮに出力する（図７（ｇ））。反対に、ＦＡＳＴ状態では、読み出しデータ信号ＤＱの電位は、参照電位ＶＲＥＦＯ（＝ＶＲＥＦＭ）より低くなる。このため、入力バッファＤＱＩＢは、低レベルの入力データ信号ＤＱＩをレベル判定イネーブル回路ＬＶＬＥＮに出力する（図７（ｈ））。レベル判定イネーブル回路ＬＶＬＥＮは、レベル測定信号ＤＣＬＶＬの高レベル期間に、入力データ信号ＤＱＩと同じ論理レベルのレベル信号ＤＱＬＶＬを遅延制御回路ＤＬＹＣＮＴに出力する（図７（ｉ、ｊ））。
【００５２】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬの論理レベルに応じて、ＳＤＲＡＭのプロセス状態を検出する。ＳＬＯＷ状態では、データストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱのＳＤＲＡＭからの出力タイミングは、標準状態に比べて遅くなる。ＳＤＲＡＭからの出力タイミングに合わせるために、遅延制御回路ＤＬＹＣＮＴは、ＳＬＯＷ状態を検出したとき、マスク解除信号ＭＳＫＲＳの出力タイミングを遅らせるために、可変遅延回路ＤＬＹ１の遅延時間を増やす。
【００５３】
一方、ＦＡＳＴ状態では、データストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱのＳＤＲＡＭからの出力タイミングは、標準状態に比べて早くなる。ＳＤＲＡＭからの出力タイミングに合わせるために、遅延制御回路ＤＬＹＣＮＴは、ＦＡＳＴ状態を検出したとき、マスク解除信号ＭＳＫＲＳの出力タイミングを早くするために、可変遅延回路ＤＬＹ１の遅延時間を減らす。
【００５４】
なお、ＳＬＯＷ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を減らし、ＦＡＳＴ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を増やしてもよい。あるいは、検出したプロセス状態に応じて、可変遅延回路ＤＬＹ１−２の遅延時間を両方調整してもよい。例えば、可変遅延回路ＤＬＹ１−２の遅延時間を設定するための情報は、システムＳＹＳ内に搭載される不揮発性メモリに格納される。不揮発性メモリに格納された遅延時間の設定情報は、システムＳＹＳのリセット時、または電源投入時に、遅延制御回路ＤＬＹＣＮＴにより可変遅延回路ＤＬＹ１−２に設定される。可変遅延回路ＤＬＹ１−２に設定された遅延時間は、電源が投入されている間保持される。
【００５５】
また、２種類のモニタ参照電位ＶＲＥＦＭを用いて、図７の動作をそれぞれ実施することで、ＳＤＲＡＭのプロセス状態が、ＳＬＯＷ状態、ＦＡＳＴ状態および標準状態のいずれかであることを識別できる。この際、２種類のモニタ参照電位ＶＲＥＦＭは、共通の外部端子を介して半導体集積回路ＬＳＩに順次に与えてもよく、別々の外部端子を介して半導体集積回路ＬＳＩに与えてもよい。２種類のモニタ参照電位ＶＲＥＦＭを別々の外部端子に与えるとき、図２に示した電位切替回路ＶＲＥＦＳＷは、２種類のモニタ参照電位ＶＲＥＦＭの一方を選択する機能を有する。
【００５６】
図８は、図２に示したシステムＳＹＳの動作を示している。図８では、バースト長は”４”に設定され、ＳＤＲＡＭが読み出し動作を実行する。太い線で示したマスク解除信号ＭＳＫＲＳは、遅延制御回路ＤＬＹＣＮＴを動作させたときの波形を示し、細い線で示したマスク解除信号ＭＳＫＲＳは、遅延制御回路ＤＬＹＣＮＴを動作させないときの波形を示している。図８は、図７の動作によりＳＤＲＡＭのプロセス状態が検出され、可変遅延回路ＤＬＹ１−２の少なくともいずれかの遅延時間がプロセス状態に合わせて設定された後の動作を示している。
【００５７】
半導体集積回路ＬＳＩがクロック信号ＣＫをＳＤＲＡＭに出力してから半導体集積回路ＬＳＩがデータストローブ信号ＤＱＳを受けるまでの時間は、ラウンドトリップパスによる遅延時間ＲＴＤとして表される。ここで、ラウンドトリップパスは、半導体集積回路ＬＳＩからＳＤＲＡＭへのクロック信号ＣＫの出力パス、ＳＤＲＡＭ内の信号パス、およびＳＤＲＡＭから半導体集積回路ＬＳＩへのデータストローブ信号ＤＱＳの入力パスを含む。半導体集積回路ＬＳＩとＳＤＲＡＭ間の距離（信号配線の長さ）は、システムＳＹＳの設計時に分かる。このため、半導体集積回路ＬＳＩとＳＤＲＡＭ間の距離に応じて、可変遅延回路ＤＬＹ１−２の少なくともいずれかの遅延時間が初期設定されている。半導体集積回路ＬＳＩとＳＤＲＡＭ間の距離が同じとき、ＳＬＯＷ状態の遅延時間ＲＴＤは大きくなり、ＦＡＳＴ状態の遅延時間ＲＴＤは小さくなる（図８（ａ、ｂ））。
【００５８】
ＳＤＲＡＭからのデータストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱの出力タイミングは、ＳＬＯＷ状態では遅くなる（図８（ｃ））。このとき、遅延制御回路ＤＬＹＣＮＴは、可変遅延回路ＤＬＹ１の遅延時間を増やし、マスク解除信号ＭＳＫＲＳの出力タイミングを遅らせる（図８（ｄ））。一方、ＳＤＲＡＭからのデータストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱの出力タイミングは、ＦＡＳＴ状態では早くなる（図８（ｅ））。このとき、遅延制御回路ＤＬＹＣＮＴは、可変遅延回路ＤＬＹ１の遅延時間を減らし、マスク解除信号ＭＳＫＲＳの出力タイミングを早くする（図８（ｆ））。
【００５９】
以上の動作により、ＳＤＲＡＭのプロセス状態に拘わらず、ＳＤＲＡＭから出力されるデータストローブ信号ＤＱＳの出力タイミングに合わせて、最適なタイミングのマスク解除信号ＭＳＫＲＳを生成できる。換言すれば、ＳＤＲＡＭのプロセス状態に拘わらず、マスク解除信号ＭＳＫＲＳのセットアップ時間ＴＳおよびホールド時間ＴＨを一定にできる。ここで、セットアップ時間ＴＳは、マスク解除信号ＭＳＫＲＳの立ち上がりエッジからデータストローブ信号ＤＱＳの最初の立ち上がりエッジまでの余裕時間である。ホールド時間ＴＨは、マスク解除信号ＭＳＫＲＳの立ち上がりエッジに対するデータストローブ信号ＤＱＳの最初の立ち下がりエッジの余裕時間である。ホールド時間ＴＨは、データストローブ信号ＤＱＳの最後の立ち下がりエッジからマスク解除信号ＭＳＫＲＳの立ち下がりエッジまでの余裕時間を間接的に示している。
【００６０】
なお、図８では、可変遅延回路ＤＬＹ１の遅延時間を、ＳＬＯＷ状態を検出したときに増やし、ＦＡＳＴ状態を検出したときに減らす例を示しているが、ＳＬＯＷ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を減らし、ＦＡＳＴ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を増やしても、同様の効果を得ることができる。さらに、プロセス状態に応じて、可変遅延回路ＤＬＹ１−２の遅延時間を両方調整してもよい。
【００６１】
図９は、図８に示したセットアップ時間ＴＳおよびホールド時間ＴＨの特性の変化の例を示している。システムＳＹＳ上でのＳＤＲＡＭの動作可能な範囲は、データレートと、半導体集積回路ＬＳＩおよびＳＤＲＡＭのチップ間距離に依存して変化する。動作可能なチップ間距離の範囲は、セットアップ時間ＴＳおよびホールド時間ＴＨにより決まる。
【００６２】
例えば、チップ間距離が小さいとき、データストローブ信号ＤＱＳは、半導体集積回路ＬＳＩに相対的に早く伝達されるため、動作可能な範囲はセットアップ時間ＴＳにより決まる。チップ間距離が大きいとき、データストローブ信号ＤＱＳは、半導体集積回路ＬＳＩに相対的に遅く伝達されるため、動作可能な範囲はホールド時間ＴＨにより決まる。
【００６３】
ＳＤＲＡＭのプロセス状態に応じてマスク解除信号ＭＳＫＲＳの出力タイミングを調整することで、セットアップ時間ＴＳの余裕を増やすことができ、ホールド時間ＴＨの余裕を増やすことができる。特に、データレートが大きい側において、動作可能な範囲を広げることができる。図９において、動作可能な範囲内（網掛け部分）に示した細い実線は、ＳＤＲＡＭのプロセス状態をモニタせずに、可変遅延回路ＤＬＹ１−２の遅延時間をチップ間距離のみに依存して設定するときのセットアップ時間ＴＳおよびホールド時間ＴＨを示している。ＳＤＲＡＭのプロセス状態をモニタしないとき、データレートが大きい側において、動作可能な範囲は狭くなる。
【００６４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＤＤＲ−ＳＤＲＡＭを搭載するシステムＳＹＳにおいて、ＤＤＲ−ＳＤＲＡＭのプロセス状態に応じてマスク解除信号ＭＳＫＲＳの出力タイミングを最適に設定でき、ＳＤＲＡＭの動作マージンを向上できる。特に、汎用のＤＤＲ−ＳＤＲＡＭをシステムＳＹＳに搭載するとき、システムＳＹＳ毎にＤＤＲ−ＳＤＲＡＭのプロセス状態は異なる。このときにも、ＳＤＲＡＭの動作マージンを確保でき、システムＳＹＳの歩留を向上できる。換言すれば、システムＳＹＳのコストを削減できる。
【００６５】
図１０は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、測定制御回路ＭＥＡＳＣＮＴが図４と相違している。半導体集積回路ＬＳＩのその他の構成は、図２と同様である。
【００６６】
測定制御回路ＭＥＡＳＣＮＴは、図４に示したアンド回路ＡＮＤ１、ＡＮＤ２の代わりに比較器ＣＭＰ１、ＣＭＰ２を有している。測定制御回路ＭＥＡＳＣＮＴのその他の構成は、図４と同様である。比較器ＣＭＰ１は、バーストカウンタＢＳＴＣＮＴから出力されるカウンタ値ＯＵＴＢが、書き換え可能なレジスタＲＥＧ１に設定された値と一致したときに、カウンタ信号ＣＭＰＢＯを高レベルに変化する。比較器ＣＭＰ２は、カウンタＣＯＵＮＴから出力されるカウンタ値ＯＵＴＣが、書き換え可能なレジスタＲＥＧ２に設定された値と一致したときに、カウンタ信号ＣＭＰＣＯを高レベルに変化する。例えば、論理回路ＬＧは、レジスタＲＥＧ１−２を制御することにより、各レジスタＲＥＧ１−２に０−１５のいずれかの値を書き込む。なお、レジスタＲＥＧ１−２は、比較器ＣＭＰ１−２の外に配置されてもよい。
【００６７】
この実施形態では、図７に示したレベル測定信号ＤＣＬＶＬの高レベル期間のタイミングおよび長さを、レジスタＲＥＧ１−２の設定値に応じて変更できる。これにより、ＳＤＲＡＭのプロセス状態をモニタするタイミングおよび長さを自在に設定できる。例えば、バースト長を”８”に設定し、ＳＤＲＡＭから出力される８個の読み出しデータ信号ＤＱをモニタすることで、外来ノイズの影響を少なくできる。さらに、カウンタＣＯＵＮＴを動作するクロック信号ＣＬＫの周波数を高くし、レジスタＲＥＧ２に設定される値を増やすことで、レベル測定信号ＤＣＬＶＬの立ち上がりエッジのタイミングを高い精度で生成できる。
【００６８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レベル測定信号ＤＣＬＶＬの高レベル期間のタイミングおよび長さを変えることにより、ＳＤＲＡＭのプロセス状態をより確実にモニタできる。
【００６９】
図１１は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では遅延制御回路ＤＬＹＣＮＴおよび電位切替回路ＶＲＥＦＳＷが図２と相違している。また、半導体集積回路ＬＳＩは、プロセス検出回路ＳＯＣＰＤＥＴを有している。半導体集積回路ＬＳＩのその他の構成は、図２と同様である。
【００７０】
プロセス検出回路ＳＯＣＰＤＥＴは、水晶発振子からの発振信号ＸＴＡＬと、内蔵する発振回路ＲＯＳＣからの発振信号ＯＳＣ（図１２）とに基づいて、半導体集積回路ＬＳＩのプロセス状態を示すプロセス信号ＳＯＣＰを生成する。電位切替回路ＶＲＥＦＳＷは、プロセス信号ＳＯＣＰに応じてモニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＳのいずれかを選択し、参照電位ＶＲＥＦＯとして出力する。
【００７１】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬだけでなく、プロセス信号ＳＯＣＰに応じて遅延調整信号ＡＤＪを生成する。例えば、図８に示したマスク解除信号ＭＳＫＲＳの出力タイミングは、ＳＤＲＡＭのプロセス状態が同じとき、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のときに遅くなり、半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のときに早くなる。
【００７２】
遅延制御回路ＤＬＹＣＮＴは、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のとき、図８に示した制御に加えて、（１）遅延回路ＤＬＹ１の遅延時間を減らす、（２）遅延回路ＤＬＹ２の遅延時間を増やす、の少なくともいずれかを実施する。遅延制御回路ＤＬＹＣＮＴは、半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のとき、図８に示した制御に加えて、（１）遅延回路ＤＬＹ１の遅延時間を増やす、（２）遅延回路ＤＬＹ２の遅延時間を減らす、の少なくともいずれかを実施する。これにより、ＳＤＲＡＭのプロセス状態のばらつきだけでなく、半導体集積回路ＬＳＩのプロセス状態のばらつきに合わせて、マスク解除信号ＭＳＫＲＳを図８に太線で示したタイミングに設定できる。
【００７３】
図１２は、図１１に示したプロセス検出回路ＳＯＣＰＤＥＴの例を示している。プロセス検出回路ＳＯＣＰＤＥＴは、発振回路ＲＯＳＣ、ＰＬＬ回路、分周器ＤＩＶ、パルスカウンタＰＣＯＵＮＴ、カウンタ制御回路ＣＣＮＴ、比較レジスタＣＭＰＲＥＧおよび比較器ＲＣＭＰを有している。
【００７４】
例えば、発振回路ＲＯＳＣは、リングオシレータを有し、半導体集積回路ＬＳＩのプロセス状態に応じた周波数の発振信号ＯＳＣを生成する。半導体集積回路ＬＳＩがＳＬＯＷ状態のとき、発振信号ＯＳＣの周波数は低い。半導体集積回路ＬＳＩがＦＡＳＴ状態のとき、発振信号ＯＳＣの周波数は高い。
【００７５】
ＰＬＬ回路および分周器ＤＩＶは、発振信号ＸＴＡＬに応じて、半導体集積回路ＬＳＩのプロセス状態に依存しない発振信号ＣＣＫ０を生成する。発振信号ＣＣＫ０の周波数は、発振信号ＯＳＣの周波数より十分に低く設定される。カウンタ制御回路ＣＣＮＴは、例えば論理回路ＬＧからの制御を受け、クリア信号ＣＬＲを出力した後、カウンタイネーブル信号ＣＥＮを出力する。そして、カウンタ制御回路ＣＣＮＴは、カウンタイネーブル信号ＣＥＮの出力から発振信号ＣＣＫの１周期後にストップ信号ＳＴＯＰを出力する。
【００７６】
パルスカウンタＰＣＯＵＮＴは、クリア信号ＣＬＲに応答してカウンタ値をクリアし、イネーブル信号ＣＥＮに出力中に発振信号ＯＳＣに同期してカウント動作し、ストップ信号ＳＴＯＰに応答してカウント動作を停止する。すなわち、カウンタＣＣＯＵＮＴは、半導体集積回路ＬＳＩのプロセス状態に依存しない発振信号ＣＣＫの１周期の間、発振信号ＯＳＣに同期してカウント動作し、カウンタ値ＣＶを出力する。なお、カウンタＣＣＯＵＮＴのカウント動作の期間は、発振信号ＣＣＫの１０周期の間でもよい。
【００７７】
比較レジスタＣＭＰＲＥＧは、例えば、半導体集積回路ＬＳＩのプロセス状態が標準状態であるときにパルスカウンタＰＣＯＵＮＴがカウントするカウンタ値を標準値として予め保持している。比較レジスタＣＭＰＲＥＧの値は、論理回路ＬＧにより設定されもよく、内蔵するヒューズにより設定されてもよく、半導体集積回路ＬＳＩを製造するメタル配線のフォトマスクにより設定されてもよい。
【００７８】
比較器ＲＣＭＰは、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧに格納されている値より小さいときに高レベルのプロセス信号ＳＯＣＰを出力し、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧに格納されている値より大きいときに低レベルのプロセス信号ＳＯＣＰを出力する。カウンタ値ＣＶは、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のとき小さく、半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のとき大きい。したがって、高レベルのプロセス信号ＳＯＣＰは、半導体集積回路ＬＳＩがＳＬＯＷ状態であることを示し、低レベルのプロセス信号ＳＯＣＰは、半導体集積回路ＬＳＩがＦＡＳＴ状態であることを示す。
【００７９】
図１３は、図１１に示した電位切替回路ＶＲＥＦＳＷの例を示している。図６と同じ要素については、詳細な説明は省略する。電位切替回路ＶＲＥＦＳＷは、モニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＳの一方をプロセス信号ＳＯＣＰの論理レベルに応じて選択し、モニタ参照電位ＶＲＥＦＭとして出力するセレクタＳＥＬ１を、図６の電位切替回路ＶＲＥＦＳＷに追加している。セレクタＳＥＬ１は、一対のＣＭＯＳ伝達ゲートＴＧ３、ＴＧ４を有している。
【００８０】
セレクタＳＥＬ１は、プロセス信号ＳＯＣＰが高レベルのとき（ＳＬＯＷ状態）、モニタ参照電位ＶＲＥＦＳをモニタ参照電位ＶＲＥＦＭとして出力し、プロセス信号ＳＯＣＰが低レベルのとき（ＦＡＳＴ状態）、モニタ参照電位ＶＲＥＦＦをモニタ参照電位ＶＲＥＦＭとして出力する。そして、電位切替回路ＶＲＥＦＳＷは、図７と同様に、ＳＤＲＡＭのプロセス状態をモニタするモニタ期間において、レベル測定信号ＤＣＬＶＬの低レベル中にモニタ参照電位ＶＥＦを参照電位ＶＲＥＦＯとして出力し、レベル測定信号ＤＣＬＶＬの高レベル中にモニタ参照電位ＶＲＥＦＭを参照電位ＶＲＥＦＯとして出力する。
【００８１】
モニタ参照電位ＶＲＥＦＳは、モニタ参照電位ＶＲＥＦＦより低い。半導体集積回路ＬＳＩがＳＬＯＷ状態のときに参照電位ＶＲＥＦＯを低くし、半導体集積回路ＬＳＩがＦＡＳＴ状態のときに参照電位ＶＲＥＦＯを高くすることで、半導体集積回路ＬＳＩのプロセス状態に拘わらず、モニタ期間に読み出しデータ信号ＤＱの電位レベルを正確にモニタできる。
【００８２】
図１４は、図１１に示した測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷおよび入力バッファＤＱＩＢの動作の例を示している。図７と同じ動作については、詳細な説明は省略する。半導体集積回路ＬＳＩは、図１４の動作の前に、ＳＤＲＡＭのメモリセルに論理０を書き込む。図７と同様に、ＳＤＲＡＭは、半導体集積回路ＬＳＩからの読み出しコマンドに応答して論理０を出力する。
【００８３】
参照電位ＶＲＥＦＯの値を半導体集積回路ＬＳＩのプロセス状態に応じて変更することで、半導体集積回路ＬＳＩのプロセス状態に拘わらず、読み出しデータ信号ＤＱを正確にモニタできる。すなわち、入力バッファＤＱＩＢは、半導体集積回路ＬＳＩのプロセス状態に拘わらず、ＳＤＲＡＭがＬＯＷ状態のときに低レベルの入力データ信号ＤＱＩを出力でき、ＳＤＲＡＭがＦＡＳＴ状態のときに高レベルの入力データ信号ＤＱＩを出力できる。
【００８４】
図１５は、マスク解除信号ＭＳＫＲＳのセットアップ時間ＴＳおよびホールド時間ＴＨの特性の変化の例を示している。具体的には、図１５は、あるデータレートにおけるセットアップ時間ＴＳおよびホールド時間ＴＨのタイミングマージンを示している。セットアップ時間ＴＳおよびホールド時間ＴＨの例は、図８に示している。
【００８５】
太い線は、半導体集積回路ＬＳＩとＳＤＲＡＭのプロセス状態が逆方向にばらついているときに、ＳＤＲＡＭおよび半導体集積回路ＬＳＩのプロセス状態をモニタし、可変遅延回路ＤＬＹ１−２の少なくともいずれかを調整するときのタイミングマージンを示している。太い線で囲まれている網掛けの領域は、このときのＳＤＲＡＭの動作可能な範囲を示しており、チップ間距離がほぼ３０ｍｍから８０ｍｍのときにＳＤＲＡＭは動作可能である。ここで、プロセス状態の逆方向とは、半導体集積回路ＬＳＩがＳＬＯＷ状態でＳＤＲＡＭがＦＡＳＴ状態のとき、または半導体集積回路ＬＳＩがＦＡＳＴ状態でＳＤＲＡＭがＳＬＯＷ状態のときである。
【００８６】
細い線（ａ）は、半導体集積回路ＬＳＩとＳＤＲＡＭのプロセス状態が同じ方向にばらついているときに、可変遅延回路ＤＬＹ１−２の遅延時間をチップ間距離のみに依存して設定するときのタイミングマージンを示している。細い線（ａ）では、網掛けで示した領域のうち、左側に位置するセットアップ時間ＴＳのラインと右側に位置するホールド時間ＴＨのラインとに挟まれる三角の領域（チップ間距離＝ほぼ５０ｍｍから７０ｍｍ）でＳＤＲＡＭは動作可能である。
【００８７】
細い線（ｂ）は、半導体集積回路ＬＳＩとＳＤＲＡＭのプロセス状態が逆方向にばらついているときに、可変遅延回路ＤＬＹ１−２の遅延時間をチップ間距離のみに依存して設定するときのタイミングマージンを示している。細い線（ｂ）では、網掛けで示した領域において、セットアップ時間ＴＳのラインは常に右側に位置し、ホールド時間ＴＨのラインは常に左側に位置する。このため、セットアップ時間ＴＳのラインとホールド時間ＴＨのラインとに挟まれる領域は存在せず、ＳＤＲＡＭが動作する領域は設計上存在しない。
【００８８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＳＤＲＡＭのプロセス状態だけでなく、半導体集積回路ＬＳＩのプロセス状態をモニタすることにより、マスク解除信号ＭＳＫＲＳのセットアップ時間ＴＳおよびホールド時間ＴＨのタイミングマージンをさらに大きくできる。この結果、ＳＤＲＡＭの動作マージンを向上でき、システムＳＹＳの歩留を向上できる。
【００８９】
図１６は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、遅延制御回路ＤＬＹＣＮＴ、プロセス検出回路ＳＯＣＰＤＥＴおよび電位切替回路ＶＲＥＦＳＷが図１１と相違している。半導体集積回路ＬＳＩのその他の構成は、図１１と同様である。
【００９０】
プロセス検出回路ＳＯＣＰＤＥＴは、水晶発振子からの発振信号ＸＴＡＬと内蔵する発振回路ＲＯＳＣからの発振信号ＯＳＣ（図１７）に基づいて、半導体集積回路ＬＳＩのプロセス状態を示す２ビットのプロセス信号ＳＯＣＰ１−０を生成する。すなわち、この実施形態では、半導体集積回路ＬＳＩのプロセス状態をＳＬＯＷ状態、標準（ＴＹＰ）状態およびＦＡＳＴ状態として検出できる。電位切替回路ＶＲＥＦＳＷは、プロセス信号ＳＯＣＰ１−０に応じてモニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＴ、ＶＲＥＦＳのいずれかを選択し、参照電位ＶＲＥＦＯとして出力する。
【００９１】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬだけでなく、プロセス信号ＳＯＣＰ１−０に応じて遅延調整信号ＡＤＪを生成する。例えば、図８に示したマスク解除信号ＭＳＫＲＳの出力タイミングは、ＳＤＲＡＭのプロセス状態が同じとき、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態、標準状態およびＦＡＳＴ状態の順に早く設定される。これにより、半導体集積回路ＬＳＩのプロセス状態に依存せず、マスク解除信号ＭＳＫＲＳを、図８に太線で示したタイミングに設定できる。
【００９２】
図１７は、図１６に示したプロセス検出回路ＳＯＣＰＤＥＴの例を示している。図１２と同じ要素については、詳細な説明は省略する。プロセス検出回路ＳＯＣＰＤＥＴは、図１２の比較レジスタＣＭＰＲＥＧおよび比較器ＲＣＭＰの代わりに、比較レジスタＣＭＰＲＥＧ０−１および比較器ＲＣＭＰ０−１を有している。プロセス検出回路ＳＯＣＰＤＥＴのその他の構成は、図１２と同様である。
【００９３】
比較レジスタＣＭＰＲＥＧ０は、半導体集積回路ＬＳＩのプロセス状態が標準状態の下限であることを示す値を保持している。比較レジスタＣＭＰＲＥＧ１は、半導体集積回路ＬＳＩのプロセス状態が標準状態の上限であることを示す値を保持している。比較レジスタＣＭＰＲＥＧ０の値は、比較レジスタＣＭＰＲＥＧ１の値より小さい。比較レジスタＣＭＰＲＥＧ０−１の値は、論理回路ＬＧにより設定されもよく、内蔵するヒューズにより設定されてもよく、半導体集積回路ＬＳＩを製造するメタル配線のフォトマスクにより設定されてもよい。
【００９４】
比較器ＲＣＭＰ０は、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ０に格納されている値より小さいときに低レベルのプロセス信号ＳＯＣＰ０を出力し、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ０に格納されている値より大きいときに高レベルのプロセス信号ＳＯＣＰ０を出力する。比較器ＲＣＭＰ１は、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ０に格納されている値より小さいときに低レベルのプロセス信号ＳＯＣＰ０を出力し、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ１に格納されている値より大きいときに高レベルのプロセス信号ＳＯＣＰ１を出力する。
【００９５】
図１８は、図１６に示した電位切替回路ＶＲＥＦＳＷの例を示している。図１３と同じ要素については、詳細な説明は省略する。電位切替回路ＶＲＥＦＳＷは、図１３のセレクタＳＥＬ１の代わりにセレクタＳＥＬ２を有している。また、電位切替回路ＶＲＥＦＳＷは、プロセスデコーダＰＤＥＣを図１３の電位切替回路ＶＲＥＦＳＷに追加している。電位切替回路ＶＲＥＦＳＷのその他の構成は、図１３と同様である。
【００９６】
プロセスデコーダＰＤＥＣは、プロセス信号ＳＯＣＰ１−０の論理レベルに応じて、プロセス選択信号ＳＯＣＦ、ＳＯＣＴ、ＳＯＣＳのいずれかを高レベルＨに設定する。具体的には、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のとき、プロセス選択信号ＳＯＣＦが高レベルＨに設定される。半導体集積回路ＬＳＩのプロセス状態が標準（ＴＹＰ）状態のとき、プロセス選択信号ＳＯＣＴが高レベルＨに設定される。半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のとき、プロセス選択信号ＳＯＣＦが高レベルＨに設定される。
【００９７】
セレクタＳＥＬ２は、ＣＭＯＳ伝達ゲートＴＧ５、ＴＧ６、ＴＧ７を有している。ＣＭＯＳ伝達ゲートＴＧ５は、プロセス選択信号ＳＯＣＦが高レベルＨのときにオンし、モニタ参照電位ＶＲＥＦＦをモニタ参照電位ＶＲＥＦＭとして出力する。ＣＭＯＳ伝達ゲートＴＧ６は、プロセス選択信号ＳＯＣＴが高レベルＨのときにオンし、モニタ参照電位ＶＲＥＦＴをモニタ参照電位ＶＲＥＦＭとして出力する。ＣＭＯＳ伝達ゲートＴＧ７は、プロセス選択信号ＳＯＣＳが高レベルＨのときにオンし、モニタ参照電位ＶＲＥＦＳをモニタ参照電位ＶＲＥＦＭとして出力する。モニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＴ、ＶＲＥＦＳは、この順で低く設定される（ＶＲＥＦＦ＞ＶＲＥＦＴ＞ＶＲＥＦＳ）。
【００９８】
半導体集積回路ＬＳＩのプロセス状態に応じて参照電位ＶＲＥＦＯを変更することで、半導体集積回路ＬＳＩのプロセス状態に拘わらず、モニタ期間に読み出しデータ信号ＤＱの電位レベルを正確にモニタできる。なお、プロセス検出回路ＳＯＣＰＤＥＴで検出するプロセス状態の数を多くし、プロセスデコーダＰＤＥにより生成するプロセス選択信号の数を増やすほど、参照電位ＶＲＥＦＯの値を細かく設定できる。しかし、隣接する２つの参照電位ＶＲＥＦＯの電位差が小さくなるほど、入力バッファＤＱＩＢのノイズマージンが小さくなり、設計がし難くなる。このため、実用的には、３種類程度の参照電位ＶＲＥＦＯを生成することが望ましい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００９９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１００】
ＡＤＪ‥遅延調整信号；ＢＳＴＣＮＴ‥バーストカウンタ；ＣＡＬＢ‥キャリブレーション信号；ＣＣＮＴ‥カウンタ制御回路；ＣＨＩＰ‥半導体チップ；ＣＫ、ＣＫ＃‥クロック信号；ＣＫＧＥＮ‥同期信号生成回路；ＣＫＯＢ‥出力バッファ；ＣＫＴ１‥内部回路；ＣＬＫ‥内部クロック信号；ＣＭＰ１−２‥比較器；ＣＭＰＢＯ、ＣＭＰＣＯ‥カウンタ信号；ＣＭＰＲＥＧ‥比較レジスタ；ＣＮＴＬ‥制御信号；ＣＯＵＮＴ‥カウンタ；ＤＣＬＶＬ‥レベル測定信号；ＤＥＴＥＮ‥検出イネーブル信号；ＤＩＶ‥分周器；ＤＬＹＣＮＴ‥遅延制御回路；ＤＬＹ１−２‥可変遅延回路；ＤＬＹＣＮＴ‥遅延制御回路；ＤＱ‥データ信号；ＤＱＩＢ‥入力バッファ；ＤＱＳ、ＤＱＳ＃‥データストローブ信号；ＤＱＳＩＢ‥入力バッファ；ＤＱＳＯＢ‥出力バッファ；ＩＣＮＴＬ‥内部制御信号；ＬＧ‥論理回路；ＬＳＩ‥半導体集積回路；ＬＶＬＥＮ‥レベル判定イネーブル回路；ＭＡＳＫ‥マスク回路；ＭＣＮＴ‥メモリコントローラ；ＭＤＱＳ‥データストローブ信号；ＭＥＡＳＣＮＴ‥測定制御回路；ＭＳＫＧＥＮ‥マスク生成回路；ＭＳＫＲＳ０、ＭＳＫＲＳ‥マスク解除信号；ＭＯＤ１−２‥モジュール；ＰＡＤＥＴ‥プリアンブル検出回路；ＰＣＯＵＮＴ‥パルスカウンタ；ＲＣＭＰ‥比較器；ＲＣＶ‥受信回路；ＲＥＧ１−２‥レジスタ；ＲＯＳＣ‥発振回路；ＲＳＴ‥リセット信号；ＲＴＤ‥遅延時間；ＳＣＫ‥システムクロック信号；ＳＣＫ０‥基本クロック信号；ＳＯＣＰ‥プロセス信号；ＳＯＣＰＤＥＴ‥プロセス検出回路；ＴＨ‥ホールド時間；ＴＬ‥伝送線路；ＴＳ‥セットアップ時間；ＴＳ１‥伝送信号；ＶＤＥＴ‥判定電位；ＶＲＥＦ‥参照電位；ＶＲＥＦＭ‥モニタ参照電位；ＶＲＥＦＦ、ＶＲＥＦＳ、ＶＲＥＦＴ‥モニタ参照電位；ＶＲＥＦＯ‥参照電位；ＶＲＥＦＳＷ‥参照電位切替回路
【技術分野】
【０００１】
本発明は、外部に接続される半導体チップからの制御信号を受ける半導体集積回路に関する。
【背景技術】
【０００２】
トランジスタに流れる電流をモニタすることで、半導体製造プロセスのばらつきや温度の変動を検出し、検出結果に応じて、電位生成回路により生成される電位レベルをトリミングする手法が提案されている（例えば、特許文献１参照。）。また、半導体製造プロセスのばらつきや温度の変動により変化するトランジスタの特性に拘わりなく、内部回路を正常に動作する手法が提案されている（例えば、特許文献２参照。）。さらに、ＤＤＲ−ＳＤＲＡＭから読み出しデータ信号を受ける制御回路において、データストローブ信号がクロッキングする期間を除いて、データストローブ信号をマスクする手法が提案されている（例えば、特許文献３−４参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４３０８０号公報
【特許文献２】特開２００５−２９２９４７号公報
【特許文献３】特開２００９−０３７２８７号公報
【特許文献４】特開２００８−２９３２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データストローブ信号をマスクするマスク信号は、半導体集積回路内の制御回路を用いて生成される。このため、半導体集積回路の外部に接続されるＤＤＲ−ＳＤＲＡＭ等の半導体チップの製造プロセスがばらつき、データストローブ信号等の制御信号の出力タイミングが変動するときに、その変動に合わせてマスク信号の生成タイミングを調整することができない。この結果、マスク信号に対する制御信号のセットアップ時間およびホールド時間のマージンは小さくなる。
【課題を解決するための手段】
【０００５】
本発明の一形態では、半導体集積回路は、内部同期信号および半導体チップに供給する外部同期信号を生成する同期信号生成回路と、通常動作モード中に、外部同期信号に応答して半導体チップから出力される伝送信号の高レベル電位と低レベル電位との間に設定される第１参照電位を選択し、モニタモード中に、第１参照電位より低い第２参照電位を選択し、選択した電位を第３参照電位として出力する参照電位切替回路と、第３参照電位と伝送信号の電位とを比較して、伝送信号の論理レベルを示す論理信号を出力する受信回路と、マスク解除信号を、内部同期信号に応じて生成するマスク生成回路と、外部同期信号に応答して半導体チップから出力される制御信号を、マスク解除信号の活性化中に内部制御信号として出力し、制御信号の受け付けをマスク解除信号の非活性化中に禁止するマスク回路と、内部制御信号に応答して論理信号を処理する内部回路と、モニタモード中に受信回路で判定される伝送信号の論理レベルに応じて遅延調整信号を生成する遅延制御回路と、内部同期信号および外部同期信号の少なくともいずれかの遅延時間を、遅延調整信号に応じて調整する可変遅延回路とを有している。
【発明の効果】
【０００６】
伝送信号の電位レベルをモニタすることにより、半導体集積回路の外部に接続される半導体チップのプロセス状態を検出できる。検出されるプロセス状態に応じて可変遅延回路の遅延時間を調整することで、マスク解除信号に対する制御信号のセットアップ時間またはホールド時間のマージンを大きくできる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における半導体集積回路の例を示している。
【図２】別の実施形態における半導体集積回路の例を示している。
【図３】図２に示したプリアンブル検出回路の動作の例を示している。
【図４】図２に示した測定制御回路の例を示している。
【図５】図４に示した測定制御回路の動作の例を示している。
【図６】図２に示した電位切替回路の例を示している。
【図７】図２に示した測定制御回路、参照電位切替回路および入力バッファの動作の例を示している。
【図８】図２に示したシステムの動作を示している。
【図９】図８に示したセットアップ時間およびホールド時間の特性の変化の例を示している。
【図１０】別の実施形態における半導体集積回路の例を示している。
【図１１】別の実施形態における半導体集積回路の例を示している。
【図１２】図１１に示したプロセス検出回路の例を示している。
【図１３】図１１に示した電位切替回路の例を示している。
【図１４】図１１に示した測定制御回路、参照電位切替回路および入力バッファの動作の例を示している。
【図１５】マスク解除信号のセットアップ時間およびホールド時間の特性の変化の例を示している。
【図１６】別の実施形態における半導体集積回路の例を示している。
【図１７】図１６に示したプロセス検出回路の例を示している。
【図１８】図１６に示した電位切替回路の例を示している。
【発明を実施するための形態】
【０００８】
以下、実施形態を、図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”＃”の付いている信号は負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００９】
図１は、一実施形態における半導体集積回路ＬＳＩの例を示している。例えば、半導体集積回路ＬＳＩは、ＡＳＩＣ（Application Specify IC）等の半導体チップであり、半導体チップＣＨＩＰとともにパッケージ基板に搭載される。半導体集積回路ＬＳＩと半導体チップＣＨＩＰとの間は、伝送線路ＴＬにより接続されている。そして、半導体集積回路ＬＳＩおよび半導体チップＣＨＩＰを含むシステムＳＹＳが形成される。半導体チップＣＨＩＰの内部回路ＣＫＴ２は、半導体集積回路ＬＳＩからの外部同期信号ＣＫ等を受けて動作し、制御信号ＣＮＴＬとともに伝送信号ＴＳ１を出力する。
【００１０】
半導体集積回路ＬＳＩは、同期信号生成回路ＣＫＧＥＮ、測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷ、受信回路ＲＣＶ、遅延制御回路ＤＬＹＣＮＴ、可変遅延回路ＤＬＹ１、ＤＬＹ２、マスク生成回路ＭＳＫＧＥＮ、マスク回路ＭＡＳＫおよび内部回路ＣＫＴ１を有している。
【００１１】
同期信号生成回路ＣＫＧＥＮは、基本クロック信号ＳＣＫ０に基づいてシステムクロック信号ＳＣＫを生成する。システムクロック信号ＳＣＫは、可変遅延回路ＤＬＹ１を介して内部同期信号として半導体集積回路内に供給され、可変遅延回路ＤＬＹ２を介して外部同期信号ＣＫとして半導体チップＣＨＩＰに供給される。測定制御回路ＭＥＡＳＣＮＴは、半導体チップＣＨＩＰからの伝送信号ＴＳ１の低レベルの程度を測定する期間を示すレベル測定信号ＤＣＬＶＬを出力する。
【００１２】
参照電位切替回路ＶＲＥＦＳＷは、通常動作モード中に、外部同期信号ＣＫに応答して半導体チップＣＨＩＰから出力される伝送信号ＴＳ１の高レベル電位と低レベル電位との間に設定される第１参照電位ＶＲＥＦを選択し、モニタモード中に、第１参照電位ＶＲＥＦより低い第２参照電位ＶＲＥＦＭを選択し、選択した電位を第３参照電位ＶＲＥＦＯとして出力する。
【００１３】
例えば、第２参照電位ＶＲＥＦＭは、半導体チップＣＨＩＰのプロセス状態が回路動作の速いＦＡＳＴ状態であるときの伝送信号ＴＳ１の低レベルと、半導体チップＣＨＩＰのプロセス状態が回路動作の遅いＳＬＯＷ状態であるときの伝送信号ＴＳ１の低レベルとの間の値に設計されている。例えば、参照電位ＶＲＥＦＭは、電源電位を抵抗により分圧することで生成される。
【００１４】
受信回路ＲＣＶは、第３参照電位ＶＲＥＦＯと伝送信号ＴＳ１の電位とを比較する比較器を有しており、伝送信号ＴＳ１の論理レベルを示す論理信号を内部回路ＣＫＴ１および遅延制御回路ＤＬＹＣＮＴに出力する。半導体チップＣＨＩＰがＦＡＳＴ状態のとき、半導体チップＣＨＩＰ内のトランジスタの閾値電圧（絶対値）は低く製造されているため、伝送信号ＴＳ１の低レベルは参照電位ＶＲＥＦＭより低くなる。一方、半導体チップＣＨＩＰがＳＬＯＷ状態のとき、半導体チップＣＨＩＰ内のトランジスタの閾値電圧（絶対値）は高く製造されているため、伝送信号ＴＳ１の低レベルは参照電位ＶＲＥＦＭより高くなる。このため、モニタモード中に、受信回路ＲＣＶが、半導体チップＣＨＩＰからの低レベルの伝送信号ＴＳ１を低論理レベルと判定するとき、半導体チップＣＨＩＰはＦＡＳＴ状態である。モニタモード中に、受信回路ＲＣＶが、半導体チップＣＨＩＰからの低レベルの伝送信号ＴＳ１を高論理レベルと判定するとき、半導体チップＣＨＩＰはＳＬＯＷ状態である。
【００１５】
遅延制御回路ＤＬＹＣＮＴは、モニタモード中に受信回路ＲＣＶで判定される伝送信号ＴＳ１の論理レベルに応じて遅延調整信号ＡＤＪを生成する。例えば、伝送信号ＴＳ１が低論理レベルのとき（半導体チップＣＨＩＰ＝ＦＡＳＴ状態）、可変遅延回路ＤＬＹ１の遅延時間を短くする遅延調整信号ＡＤＪが生成され、伝送信号ＴＳ１が高論理レベルのとき（半導体チップＣＨＩＰ＝ＳＬＯＷ状態）、可変遅延回路ＤＬＹ１の遅延時間を長くする遅延調整信号ＡＤＪが生成される。可変遅延回路ＤＬＹ１は、システムクロック信号ＳＣＫの遅延時間を、遅延調整信号ＡＤＪに応じて調整する。
【００１６】
マスク生成回路ＭＳＫＧＥＮは、半導体集積回路ＬＳＩが半導体チップＣＨＩＰを動作させるときに内部回路ＣＫＴ１により生成されるマスク解除信号ＭＳＫＲＳ０を、可変遅延回路ＤＬＹ１から出力されるシステムクロック信号ＳＣＫに同期してマスク解除信号ＭＳＫＲＳとして出力する。すなわち、マスク解除信号ＭＳＫＲＳの出力タイミングは、可変遅延回路ＤＬＹ１の遅延時間により調整される。
【００１７】
マスク回路ＭＡＳＫは、外部同期信号ＣＫに応答して半導体チップＣＨＩＰから出力される制御信号ＣＮＴＬを、マスク解除信号ＭＳＫＲＳの活性化中に内部制御信号ＩＣＮＴＬとして出力する。マスク回路ＭＡＳＫは、マスク解除信号ＭＳＫＲＳの非活性化中に制御信号ＣＮＴＬの受け付けを禁止し、内部制御信号ＩＣＮＴＬの出力を停止する。内部回路ＣＫＴ１は、内部制御信号ＩＣＮＴＬを受けているときに受信回路ＲＣＶから供給される伝送信号ＴＳ１を受け付け、内部制御信号ＩＣＮＴＬを受けていないときに伝送信号ＴＳ１を受け付けを禁止する。
【００１８】
半導体チップＣＨＩＰがＦＡＳＴ状態のとき、外部同期信号ＣＫの出力から制御信号ＣＮＴＬを受けるまでの時間は短くなる。このとき、可変遅延回路ＤＬＹ１によりマスク解除信号ＭＳＫＲＳの出力タイミングは早くなるため、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。
【００１９】
半導体チップＣＨＩＰがＳＬＯＷ状態のとき、外部同期信号ＣＫの出力から制御信号ＣＮＴＬを受けるまでの時間は長くなる。このとき、可変遅延回路ＤＬＹ１によりマスク解除信号ＭＳＫＲＳの出力タイミングは遅くなるため、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。
【００２０】
なお、遅延調整信号ＡＤＪに応じて、可変遅延回路ＤＬＹ２を制御し、外部同期信号ＣＫの遅延時間を調整してもよい。モニタモード中に、伝送信号ＴＳ１が低論理レベルのとき（半導体チップＣＨＩＰ＝ＦＡＳＴ状態）、可変遅延回路ＤＬＹ２の遅延時間を長くする遅延調整信号ＡＤＪが遅延制御回路ＤＬＹＣＮＴにより生成される。伝送信号ＴＳ１が高論理レベルのとき（半導体チップＣＨＩＰ＝ＳＬＯＷ状態）、可変遅延回路ＤＬＹ２の遅延時間を短くする遅延調整信号ＡＤＪが遅延制御回路ＤＬＹＣＮＴにより生成される。可変遅延回路ＤＬＹ２は、外部同期信号ＣＫの遅延時間を、遅延調整信号ＡＤＪに応じて調整する。
【００２１】
半導体チップＣＨＩＰがＦＡＳＴ状態のとき、可変遅延回路ＤＬＹ２により外部同期信号ＣＫの出力タイミングは遅くなるため、半導体チップＣＨＩＰから半導体集積回路ＬＳＩへの制御信号ＣＮＴＬの到達タイミングは遅くなる。これにより、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。半導体チップＣＨＩＰがＳＬＯＷ状態のとき、可変遅延回路ＤＬＹ２により外部同期信号ＣＫの出力タイミングは早くなるため、半導体チップＣＨＩＰから半導体集積回路ＬＳＩへの制御信号ＣＮＴＬの到達タイミングは早くなる。これにより、マスク回路ＭＡＳＫにおける制御信号ＣＮＴＬに対するマスク解除信号ＭＳＫＲＳのセットアップ時間またはホールド時間を大きくできる。なお、遅延調整信号ＡＤＪに応じて、可変遅延回路ＤＬＹ１−２の両方の遅延時間を調整してもよい。
【００２２】
以上、この実施形態では、伝送信号ＴＳ１の電位レベルをモニタすることにより、半導体集積回路ＬＳＩの外部に接続される半導体チップＣＨＩＰのプロセス状態を検出できる。検出されるプロセス状態に応じて可変遅延回路ＤＬＹ１およびＤＬＹ２の少なくともいずれかの遅延時間を調整することで、マスク解除信号ＭＳＫＲＳに対する制御信号ＣＮＴＬのセットアップ時間またはホールド時間のマージンを大きくできる。
【００２３】
図２は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体集積回路ＬＳＩは、プリアンブル検出回路ＰＡＤＥＴ、測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷ、レベル判定イネーブル回路ＬＶＬＥＮ、遅延制御回路ＤＬＹＣＮＴ、ＰＬＬ（Phase locked Loop）回路、可変遅延回路ＤＬＹ１、ＤＬＹ２、マスク信号生成回路ＭＳＫＧＥＮ、マスク回路ＭＡＳＫ、メモリコントローラＭＣＮＴおよび論理回路ＬＧを有している。また、半導体集積回路ＬＳＩは、相補のクロック信号ＣＫ、ＣＫ＃を出力する出力バッファＣＫＯＢ、書き込み動作時に相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃を出力する出力バッファＤＱＳＯＢ、読み出し動作時に相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃を受ける入力バッファＤＱＳＩＢ、書き込みデータ信号ＤＱを出力する出力バッファＤＱＯＢおよび読み出しデータ信号ＤＱを受ける入力バッファＤＱＩＢを有している。
【００２４】
例えば、半導体集積回路ＬＳＩは、ＡＳＩＣチップであり、ＤＤＲ−ＳＤＲＡＭチップとともにパッケージ基板に搭載される。そして、半導体集積回路ＬＳＩおよびＳＤＲＡＭを含むシステムＳＹＳが形成される。システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰ、または、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰとして形成されている。あるいは、さらに、システムＳＹＳは、チップオンチップＣｏＣまたはパッケージオンパッケージＰｏＰとして形成されてもよい。
【００２５】
プリアンブル検出回路ＰＡＤＥＴは、データストローブ信号ＤＱＳのプリアンブル期間を検出するためにポジティブ側のデータストローブ信号ＤＱＳの電位を判定電位ＶＤＥＴと比較する比較器を有している。判定電位ＶＤＥＴは、ＳＤＲＡＭに供給される電源電位ＶＤＤを抵抗により分圧することで生成される。あるいは、判定電位ＶＤＥＴは、ＳＤＲＡＭに供給される参照電位ＶＲＥＦを抵抗により分圧することで生成される。参照電位ＶＲＥＦは、電源電位ＶＤＤを抵抗により分圧することで生成される。プリアンブル検出回路ＰＡＤＥＴは、プリアンブル期間を検出したときに、検出イネーブル信号ＤＥＴＥＮを高レベルから低レベルに変化する。
【００２６】
測定制御回路ＭＥＡＳＣＮＴは、リセット信号ＲＳＴが高レベルに解除されている期間に、クロック信号ＣＬＫおよび検出イネーブル信号ＤＥＴＥＮに基づいてレベル測定信号ＤＣＬＶＬを出力する。レベル測定信号ＤＣＬＶＬは、ＳＤＲＡＭからの読み出しデータ信号ＤＱの低レベルの程度を測定するためのモニタ参照電位ＶＲＥＦＭを選択するために、参照電位切替回路ＶＲＥＦＳＷに供給される。例えば、リセット信号ＲＳＴは、測定制御回路ＭＥＡＳＣＮＴを動作させるときに、ＳＤＲＡＭへの読み出しコマンドに応答して、論理回路ＬＧにより所定の期間高レベルに設定される。
【００２７】
参照電位切替回路ＶＲＥＦＳＷは、レベル測定信号ＤＣＬＶＬの低レベル期間である通常動作モード中に参照電位ＶＲＥＦを選択し、レベル測定信号ＤＣＬＶＬの高レベル期間であるモニタモード中にモニタ参照電位ＶＲＥＦＭを選択する。参照電位切替回路ＶＲＥＦＳＷは、選択した電位を参照電位ＶＲＥＦＯとして出力する。参照電位ＶＲＥＦＯは、電源電位ＶＤＤを抵抗により分圧することで生成され、モニタモード中に、ＳＤＲＡＭからの読み出しデータ信号ＤＱの論理レベルを判定するために入力バッファＤＱＩＢに供給される。入力バッファＤＱＩＢは、読み出しデータ信号ＤＱの電位を参照電位ＶＲＥＦＯと比較することで、読み出しデータ信号ＤＱの論理レベルを判定し、入力データ信号ＤＱＩとして論理回路ＬＧに出力する。参照電位切替回路ＶＲＥＦＳＷの例は、図６に示す。
【００２８】
レベル判定イネーブル回路ＬＶＬＥＮは、レベル測定信号ＤＣＬＶＬの高レベル期間に動作し、読み出しデータ信号ＤＱの電位レベルを示すレベル信号ＤＱＬＶＬを遅延制御回路ＤＬＹＣＮＴに出力する。なお、レベル判定イネーブル回路ＬＶＬＥＮは、レベル測定信号ＤＣＬＶＬの高レベル期間の代わりに、図６に示す測定イネーブル信号ＭＥＡＳＥＮの高レベル期間に動作させてもよい。
【００２９】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬに応じて、可変遅延回路ＤＬＹ１−２の少なくともいずれかの遅延時間を調整するための遅延調整信号ＡＤＪを生成する。遅延調整信号ＡＤＪは、可変遅延回路ＤＬＹ１−２毎に生成される。
【００３０】
ＰＬＬ（Phase locked Loop）回路は、基本クロック信号ＳＣＫ０に基づいて内部クロック信号ＣＬＫおよびシステムクロック信号ＳＣＫを生成する。特に限定されないが、システムクロック信号ＳＣＫの周波数は基本クロック信号ＳＣＫ０の周波数より低く、内部クロック信号ＣＬＫの周波数は基本クロック信号ＳＣＫ０の周波数より高い。可変遅延回路ＤＬＹ１は、遅延調整信号ＡＤＪに応じてシステムクロック信号ＳＣＫの位相を調整してマスク信号生成回路ＭＳＫＧＥＮに出力する。可変遅延回路ＤＬＹ２は、遅延調整信号ＡＤＪに応じてシステムクロック信号ＳＣＫの位相を調整してフリップフロップＦＦに出力する。そして、フリップフロップＦＦおよび出力バッファＣＫＯＢを介して、ＳＤＲＡＭにクロック信号ＣＫ、ＣＫ＃が出力される。クロック信号ＣＫ、ＣＫ＃の周波数は、システムクロック信号ＳＣＫの２分の１である。
【００３１】
マスク信号生成回路ＭＳＫＧＥＮは、ＳＤＲＡＭの読み出し動作時に論理回路ＬＧにより生成されるマスク解除信号ＭＳＫＲＳ０を、可変遅延回路ＤＬＹ１から出力されるシステムクロック信号に同期してマスク解除信号ＭＳＫＲＳとして出力する。すなわち、マスク解除信号ＭＳＫＲＳの出力タイミングは、可変遅延回路ＤＬＹ１の遅延時間により調整される。マスク回路ＭＡＳＫは、マスク解除信号ＭＳＫＲＳの高レベル期間に有効になり、入力バッファＤＱＳＩＢを介して供給される相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃をデータストローブ信号ＭＤＱＳとして出力する。マスク回路ＭＡＳＫは、マスク解除信号ＭＳＫＲＳの低レベル期間に無効になり、相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃のレベルに拘わりなく、データストローブ信号ＭＤＱＳを低レベルに固定する。
【００３２】
メモリコントローラＭＣＮＴは、ＳＤＲＡＭのアクセスを制御する制御信号および書き込みデータ信号ＤＱを生成する機能と、ＳＤＲＡＭからの読み出しデータ信号ＤＱを受ける機能を有している。例えば、論理回路ＬＧは、メモリコントローラＭＣＮＴとＳＤＲＡＭとの間に形成される物理層として設計される。出力バッファＤＱＳ０Ｂは、ＳＤＲＡＭへの書き込み動作時に、論理回路ＬＧを介してメモリコントローラＭＣＮＴから出力されるデータストローブ信号ＤＱＳ０を相補のデータストローブ信号ＤＱＳ、ＤＱＳ＃としてＳＤＲＡＭに出力する。出力バッファＤＱＯＢは、ＳＤＲＡＭへ書き込み動作時に、論理回路ＬＧを介してメモリコントローラＭＣＮＴから出力される書き込みデータ信号を書き込みデータ信号ＤＱとしてＳＤＲＡＭに出力する。半導体集積回路ＬＳＩとＳＤＲＡＭとの間は、伝送線路ＴＬにより接続されている。
【００３３】
図３は、図２に示したプリアンブル検出回路ＰＡＤＥＴの動作の例を示している。図３の波形は、回路シミュレータによるシミュレーション波形である。初期状態において、データストローブ信号ＤＱＳは参照電位ＶＲＥＦ（中間電位）に設定されている。参照電位ＶＲＥＦは、判定電位ＶＤＥＴより高いため、プリアンブル検出回路ＰＡＤＥＴは、高レベルの検出イネーブル信号ＤＥＴＥＮを出力する（図３（ａ））。特に限定されないが、判定電位ＶＤＥＴは、参照電位ＶＲＥＦのほぼ半分の値である。
【００３４】
ＳＤＲＡＭは、読み出しデータ信号ＤＱの出力を開始する前に、参照電位ＶＲＥＦ（中間電位）に設定しているデータストローブ信号ＤＱＳを低レベルに変化する（図３（ｂ））。プリアンブル検出回路ＰＡＤＥＴは、データストローブ信号ＤＱＳの電位が判定電位ＶＤＥＴより低くなったときに、検出イネーブル信号ＤＥＴＥＮを低レベルに変化する（図３（ｃ））。すなわち、データストローブ信号ＤＱＳが中間電位から低レベルに変化することで、プリアンブル期間の開始タイミングが検出される。この後、データストローブ信号ＤＱＳの変化に応じて、検出イネーブル信号ＤＥＴＥＮも変化する（図３（ｄ））。
【００３５】
図４は、図２に示した測定制御回路ＭＥＡＳＣＮＴの例を示している。測定制御回路ＭＥＡＳＣＮＴは、バーストカウンタＢＳＴＣＮＴ、モジュールＭＯＤ１、ＭＯＤ２、カウンタＣＯＵＮＴ、アンド回路ＡＮＤ１、ＡＮＤ２およびフリップフロップ回路ＤＦＦを有している。
【００３６】
バーストカウンタＢＳＴＣＮＴは、クリア端子ＡＣＬＲで低レベルのリセット信号ＲＳＴを受ける間リセット状態になる。バーストカウンタＢＳＴＣＮＴは、ロード端子ＳＬＯＡＤおよびクロックイネーブル端子ＣＫＥＮで低レベルのカウンタ信号ＣＭＰＢＯ、ＣＭＰＣＯを受けている間に、クロック端子ＣＫで受ける検出イネーブル信号ＤＥＴＥＮによりカウント動作し、カウンタ値ＯＵＴＢ（例えば、４ビット）を出力する。アンド回路ＡＮＤ１は、バーストカウンタＢＳＴＣＮＴからのカウンタ値ＯＵＴＢが”１”になったときに、カウンタ信号ＣＭＰＢＯを高レベルに設定する。
【００３７】
モジュールＭＯＤ１は、カウンタ信号ＣＭＰＢＯ、ＣＭＰＣＯをそれぞれ受ける入力端子ＩＮ０、ＩＮ１を有している。モジュールＭＯＤ１は、式（１）または式（２）の論理により形成されている。式（１）、（２）において、”ＩＮ１＃”は、入力端子ＩＮ１で受けるカウンタ信号ＣＭＰＣＯの論理を反転することを示し、ＤＣＬＶＬ＃は、レベル測定信号ＤＣＬＶＬの論理を反転することを示している。
M1OUT＝(DETEN#・IN1#＋DCLVL）・（IN0＋DCLVL#）‥‥（１）
M1OUT＝(DETEN#・IN1#）＋（DCLVL・IN0） ‥‥（２）
モジュールＭＯＤ２は、カウンタ信号ＣＭＰＢＯ、ＣＭＰＣＯをそれぞれ受ける入力端子ＩＮ０、ＩＮ１を有している。モジュールＭＯＤ２は、式（３）の論理により形成されている。式（３）において、ＤＣＬＶＬ＃は、レベル測定信号ＤＣＬＶＬの論理を反転することを示している。
M2OUT＝(IN1＋DCLVL）・（IN0＋DCLVL#）‥‥（３）
カウンタＣＯＵＮＴは、バーストカウンタＢＳＴＣＮＴと同じ回路である。カウンタＣＯＵＮＴは、ロード端子ＳＬＯＡＤおよびクロックイネーブル端子ＣＫＥＮで低レベルのレベル測定信号ＤＣＬＶＬおよび出力信号Ｍ１ＯＵＴをそれぞれ受けている間に、クロック端子ＣＫで受けるクロック信号ＣＬＫによりカウント動作し、カウンタ値ＯＵＴＣ（例えば、４ビット）を出力する。アンド回路ＡＮＤ２は、カウンタＣＯＵＮＴからのカウンタ値ＯＵＴＣが”５”になったときに、カウンタ信号ＣＭＰＣＯを高レベルに設定する。
【００３８】
フリップフロップ回路ＤＦＦは、フリップフロップ回路ＤＦＦは、クリア端子で低レベルのリセット信号ＲＳＴを受けている間、低レベルのレベル測定信号ＤＣＬＶＬを出力する。モジュールＭＯＤ２からの高レベルの出力信号Ｍ２ＯＵＴをクロックイネーブル端子ＣＥで受けている間に動作し、クロック信号ＣＬＫの立ち上がりエッジに同期してレベル測定信号ＤＣＬＶＬの論理を反転する。
【００３９】
図５は、図４に示した測定制御回路ＭＥＡＳＣＮＴの動作の例を示している。図５の波形は、回路シミュレータによるシミュレーション結果を論理的に示している。この例では、クロック信号ＣＬＫの周波数は、ＳＤＲＡＭに供給されるクロック信号ＣＫの周波数の４倍である。データストローブ信号ＤＱＳは、ＳＤＲＡＭを読み出しアクセスすることにより、ＳＤＲＡＭから出力される。ＳＤＲＡＭは、バースト長が”４”に設定されている。例えば、リセット信号ＲＳＴは、ＳＤＲＡＭに供給される読み出しコマンドに応答して所定の期間高レベルに設定される（図５（ａ））。ＳＤＲＡＭは、読み出しデータ信号ＤＱを出力する前に、データストローブ信号ＤＱＳのレベルを参照電位ＶＲＥＦから低レベルに変化させる（図５（ｂ））。
【００４０】
図２に示したプリアンブル検出回路ＰＡＤＥＴは、データストローブ信号ＤＱＳの低レベルへの変化に応答して検出イネーブル信号ＤＥＴＥＮを低レベルに変化する（図５（ｃ））。図３に示したモジュールＭＯＤ１は、式（１）または式（２）にしたがって、出力信号Ｍ１ＯＵＴを生成する（図５（ｄ））。図３に示したカウンタＣＯＵＮＴは、高レベルのリセット信号ＲＳＴ、低レベルのレベル測定信号ＤＣＬＶＬおよび高レベルの出力信号Ｍ１ＯＵＴを受けている間、クロック信号ＣＬＫの立ち上がりエッジに同期してカウントアップし、カウンタ値ＯＵＴＣ３−０を１ずつ増加する（図５（ｅ））。アンド回路ＡＮＤ２は、カウンタ値ＯＵＴＣ３−０が”５”になったときに、カウンタ信号ＣＭＰＣＯを高レベルに変化する（図５（ｆ））。
【００４１】
なお、カウンタ値ＯＵＴＣ３−０が”０”から”５”までカウントされる期間は、ＳＤＲＡＭに供給されるクロック信号ＣＫの１周期より長く、クロック信号ＣＫの１．５周期より短い。これにより、レベル測定信号ＤＣＬＶＬの立ち上がりエッジを、データストローブ信号ＤＱＳのプリアンブル期間が終了後、最初の読み出しデータＤＱが供給されている期間に生成できる。また、偶数番目の読み出しデータ信号ＤＱを出力するときのデータストローブ信号ＤＱＳの低レベル期間は、クロック信号ＣＫの半周期より短い。このため、カウンタＣＯＵＮＴを”０”から”５”までにカウントすることで、データストローブ信号ＤＱＳのプリアンブル期間ＰＡ以外で、カウンタ信号ＣＯＭＰＣＯが高レベルに変化することを防止でき、測定制御回路ＭＥＡＳＣＮＴの誤動作を防止できる。
【００４２】
クロック信号ＣＬＫの周波数がさらに高く設計されるとき、高レベルのカウンタ信号ＣＭＰＣＯを出力するまでにカウントされるカウンタ値ＯＵＴＣは”５”より大きく設定される。プリアンブル期間ＰＡは、ＳＤＲＡＭからのデータストローブ信号ＤＱＳにより決まるため、クロック信号ＣＬＫに対して非同期である。このため、カウンタ値ＯＵＴＣが大きく設定されるほど、プリアンブル期間ＰＡの終了タイミング、すなわち、読み出しデータ信号ＤＱの出力が開始されるタイミングを正確に判定できる。
【００４３】
図３に示したバーストカウンタＢＳＴＣＮＴは、高レベルのリセット信号ＲＳＴ、低レベルのカウンタ信号ＣＭＰＢＯおよび高レベルのカウンタ信号ＣＭＰＣＯを受けている間、検出イネーブル信号ＤＥＴＥＮの立ち下がりエッジに同期してカウントアップし、カウンタ値ＯＵＴＢ３−０を１ずつ増加する（図５（ｇ））。アンド回路ＡＮＤ１は、カウンタ値ＯＵＴＢ３−０が”１”になったときに、カウンタ信号ＣＭＰＢＯを高レベルに変化する（図５（ｈ））。
【００４４】
図３に示したモジュールＭＯＤ２は、カウンタ信号ＣＭＰＣＯの立ち上がりエッジとカウンタ信号ＣＭＰＢＯの立ち上がりエッジにそれぞれ同期するパルスを有する出力信号Ｍ２ＯＵＴを生成する（図５（ｉ、ｊ））。フリップフロップ回路ＤＦＦは、出力信号Ｍ２ＯＵＴが高レベルの期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してレベル測定信号ＤＣＬＶＬの論理を反転する（図５（ｋ、ｌ））。これにより、プリアンブル期間ＰＡの終了後に最初の読み出しデータ信号ＤＱが出力されている期間と、レベル測定信号ＤＣＬＶＬの高レベル期間とを互いに重複できる。すなわち、最初の読み出しデータ信号ＤＱの電位レベルを測定できる。カウンタＣＯＵＮＴは、レベル測定信号ＤＣＬＶＬの立ち下がりエッジに同期してカウンタ値ＯＵＴＣ３−０を”０”にリセットする（図５（ｍ））。
【００４５】
図６は、図２に示した電位切替回路ＶＲＥＦＳＷの例を示している。電位切替回路ＶＲＥＦＳＷは、アンド回路ＡＮＤ３、ＣＭＯＳ伝達ゲートＴＧ１、ＴＧ２を有している。アンド回路ＡＮＤ３は、キャリブレーション信号ＣＡＬＢの高レベル期間に有効になり、レベル測定信号ＤＣＬＶＬを測定イネーブル信号ＭＥＡＳＥＮとして出力する。
【００４６】
キャリブレーション信号ＣＡＬＢは、ＳＤＲＡＭのプロセス状態に応じて可変遅延回路ＤＬＹ１−２の遅延時間を自動的に設定するために、システムＳＹＳのパワーオン時に所定の期間高レベルに設定される。あるいは、キャリブレーション信号ＣＡＬＢは、システムＳＹＳのパワーオン中に、必要に応じて所定の期間高レベルに設定される。例えば、キャリブレーション信号ＣＡＬＢの波形は、図５に示したリセット信号ＲＳＴの波形と同じである。キャリブレーション信号ＣＡＬＢは、ＳＤＲＡＭに対してユーザデータが読み書きされる通常動作モード中は低レベルに固定される。これにより、通常動作モード中に、参照電位ＶＲＥＦを参照電位ＶＲＥＦＯとして確実に設定できる。なお、図４に示した測定制御回路ＭＥＡＳＣＮＴのみの制御で、可変遅延回路ＤＬＹ１−２の遅延時間を調整するとき、キャリブレーション信号ＣＡＬＢは高レベルに固定されてもよい。
【００４７】
ＣＭＯＳ伝達ゲートＴＧ１は、測定イネーブル信号ＭＥＡＳＥＮが低レベルの期間にオンし、参照電位ＶＲＥＦを参照電位ＶＲＥＦＯとして伝達する。ＣＭＯＳ伝達ゲートＴＧ２は、測定イネーブル信号ＭＥＡＳＥＮが高レベルの期間にオンし、モニタ参照電位ＶＲＥＦＭを参照電位ＶＲＥＦＯとして伝達する。測定イネーブル信号ＭＥＡＳＥＮが高レベルの期間は、遅延回路ＤＬＹ１−２の遅延時間を設定するためにＳＤＲＡＭからの読み出しデータＤＱの電位レベルをモニタするモニタ期間である。測定イネーブル信号ＭＥＡＳＥＮが低レベルの期間は、モニタ期間後にＳＤＲＡＭからユーザデータが読み出される通常動作期間である。
【００４８】
図７は、図２に示した測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷおよび入力バッファＤＱＩＢの動作の例を示している。半導体集積回路ＬＳＩは、図７の動作の前に、ＳＤＲＡＭのメモリセルに論理０を書き込む。図７では、ＳＤＲＡＭは、半導体集積回路ＬＳＩからの読み出しコマンドに応答して論理０を出力する。図７の上側の波形は、ＳＤＲＡＭのプロセスがＳＬＯＷ状態のときを示している。図７の下側の波形は、ＳＤＲＡＭのプロセスがＦＡＳＴ状態のときを示している。検出イネーブル信号ＤＥＴＥＮおよびレベル測定信号ＤＣＬＶＬの波形は、図５と同様である。
【００４９】
ＳＬＯＷ状態は、ＳＤＲＡＭの製造工程でのプロセス条件が、回路動作が遅くなる側にシフトした状態である。例えば、ＳＬＯＷ状態で製造されたＳＤＲＡＭは、トランジスタの閾値電圧（絶対値）が高い。ＦＡＳＴ状態は、ＳＤＲＡＭの製造工程でのプロセス条件が、回路動作が早くなる側にシフトした状態である。例えば、ＦＡＳＴ状態で製造されたＳＤＲＡＭは、トランジスタの閾値電圧（絶対値）が低い。このように、ＳＬＯＷ状態およびＦＡＳＴ状態は、ＳＤＲＡＭの製造時に決まり、その後変化することはない。なお、説明を分かりやすくするために、半導体集積回路ＬＳＩは、標準的なプロセス条件で製造されているとする。
【００５０】
ＳＤＲＡＭは、読み出し動作において、データストローブ信号ＤＱＳを低レベルから高レベルに設定し（図７（ａ、ｂ））、データストローブ信号ＤＱＳの高レベルへの変化に同期して論理０の読み出しデータ信号ＤＱを出力する（図７（ｃ、ｄ））。参照電位切替回路ＶＲＥＦＳＷは、レベル測定信号ＤＣＬＶＬの高レベルへの変化に応答して、参照電位ＶＲＥＦＯをモニタ参照電位ＶＲＥＦからモニタ参照電位ＶＲＥＦＭに切り替える（図７（ｅ、ｆ））。
【００５１】
ＳＬＯＷ状態では、読み出しデータ信号ＤＱの電位は、参照電位ＶＲＥＦＯ（＝ＶＲＥＦＭ）より高くなる。このため、入力バッファＤＱＩＢは、高レベルの入力データ信号ＤＱＩをレベル判定イネーブル回路ＬＶＬＥＮに出力する（図７（ｇ））。反対に、ＦＡＳＴ状態では、読み出しデータ信号ＤＱの電位は、参照電位ＶＲＥＦＯ（＝ＶＲＥＦＭ）より低くなる。このため、入力バッファＤＱＩＢは、低レベルの入力データ信号ＤＱＩをレベル判定イネーブル回路ＬＶＬＥＮに出力する（図７（ｈ））。レベル判定イネーブル回路ＬＶＬＥＮは、レベル測定信号ＤＣＬＶＬの高レベル期間に、入力データ信号ＤＱＩと同じ論理レベルのレベル信号ＤＱＬＶＬを遅延制御回路ＤＬＹＣＮＴに出力する（図７（ｉ、ｊ））。
【００５２】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬの論理レベルに応じて、ＳＤＲＡＭのプロセス状態を検出する。ＳＬＯＷ状態では、データストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱのＳＤＲＡＭからの出力タイミングは、標準状態に比べて遅くなる。ＳＤＲＡＭからの出力タイミングに合わせるために、遅延制御回路ＤＬＹＣＮＴは、ＳＬＯＷ状態を検出したとき、マスク解除信号ＭＳＫＲＳの出力タイミングを遅らせるために、可変遅延回路ＤＬＹ１の遅延時間を増やす。
【００５３】
一方、ＦＡＳＴ状態では、データストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱのＳＤＲＡＭからの出力タイミングは、標準状態に比べて早くなる。ＳＤＲＡＭからの出力タイミングに合わせるために、遅延制御回路ＤＬＹＣＮＴは、ＦＡＳＴ状態を検出したとき、マスク解除信号ＭＳＫＲＳの出力タイミングを早くするために、可変遅延回路ＤＬＹ１の遅延時間を減らす。
【００５４】
なお、ＳＬＯＷ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を減らし、ＦＡＳＴ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を増やしてもよい。あるいは、検出したプロセス状態に応じて、可変遅延回路ＤＬＹ１−２の遅延時間を両方調整してもよい。例えば、可変遅延回路ＤＬＹ１−２の遅延時間を設定するための情報は、システムＳＹＳ内に搭載される不揮発性メモリに格納される。不揮発性メモリに格納された遅延時間の設定情報は、システムＳＹＳのリセット時、または電源投入時に、遅延制御回路ＤＬＹＣＮＴにより可変遅延回路ＤＬＹ１−２に設定される。可変遅延回路ＤＬＹ１−２に設定された遅延時間は、電源が投入されている間保持される。
【００５５】
また、２種類のモニタ参照電位ＶＲＥＦＭを用いて、図７の動作をそれぞれ実施することで、ＳＤＲＡＭのプロセス状態が、ＳＬＯＷ状態、ＦＡＳＴ状態および標準状態のいずれかであることを識別できる。この際、２種類のモニタ参照電位ＶＲＥＦＭは、共通の外部端子を介して半導体集積回路ＬＳＩに順次に与えてもよく、別々の外部端子を介して半導体集積回路ＬＳＩに与えてもよい。２種類のモニタ参照電位ＶＲＥＦＭを別々の外部端子に与えるとき、図２に示した電位切替回路ＶＲＥＦＳＷは、２種類のモニタ参照電位ＶＲＥＦＭの一方を選択する機能を有する。
【００５６】
図８は、図２に示したシステムＳＹＳの動作を示している。図８では、バースト長は”４”に設定され、ＳＤＲＡＭが読み出し動作を実行する。太い線で示したマスク解除信号ＭＳＫＲＳは、遅延制御回路ＤＬＹＣＮＴを動作させたときの波形を示し、細い線で示したマスク解除信号ＭＳＫＲＳは、遅延制御回路ＤＬＹＣＮＴを動作させないときの波形を示している。図８は、図７の動作によりＳＤＲＡＭのプロセス状態が検出され、可変遅延回路ＤＬＹ１−２の少なくともいずれかの遅延時間がプロセス状態に合わせて設定された後の動作を示している。
【００５７】
半導体集積回路ＬＳＩがクロック信号ＣＫをＳＤＲＡＭに出力してから半導体集積回路ＬＳＩがデータストローブ信号ＤＱＳを受けるまでの時間は、ラウンドトリップパスによる遅延時間ＲＴＤとして表される。ここで、ラウンドトリップパスは、半導体集積回路ＬＳＩからＳＤＲＡＭへのクロック信号ＣＫの出力パス、ＳＤＲＡＭ内の信号パス、およびＳＤＲＡＭから半導体集積回路ＬＳＩへのデータストローブ信号ＤＱＳの入力パスを含む。半導体集積回路ＬＳＩとＳＤＲＡＭ間の距離（信号配線の長さ）は、システムＳＹＳの設計時に分かる。このため、半導体集積回路ＬＳＩとＳＤＲＡＭ間の距離に応じて、可変遅延回路ＤＬＹ１−２の少なくともいずれかの遅延時間が初期設定されている。半導体集積回路ＬＳＩとＳＤＲＡＭ間の距離が同じとき、ＳＬＯＷ状態の遅延時間ＲＴＤは大きくなり、ＦＡＳＴ状態の遅延時間ＲＴＤは小さくなる（図８（ａ、ｂ））。
【００５８】
ＳＤＲＡＭからのデータストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱの出力タイミングは、ＳＬＯＷ状態では遅くなる（図８（ｃ））。このとき、遅延制御回路ＤＬＹＣＮＴは、可変遅延回路ＤＬＹ１の遅延時間を増やし、マスク解除信号ＭＳＫＲＳの出力タイミングを遅らせる（図８（ｄ））。一方、ＳＤＲＡＭからのデータストローブ信号ＤＱＳおよび読み出しデータ信号ＤＱの出力タイミングは、ＦＡＳＴ状態では早くなる（図８（ｅ））。このとき、遅延制御回路ＤＬＹＣＮＴは、可変遅延回路ＤＬＹ１の遅延時間を減らし、マスク解除信号ＭＳＫＲＳの出力タイミングを早くする（図８（ｆ））。
【００５９】
以上の動作により、ＳＤＲＡＭのプロセス状態に拘わらず、ＳＤＲＡＭから出力されるデータストローブ信号ＤＱＳの出力タイミングに合わせて、最適なタイミングのマスク解除信号ＭＳＫＲＳを生成できる。換言すれば、ＳＤＲＡＭのプロセス状態に拘わらず、マスク解除信号ＭＳＫＲＳのセットアップ時間ＴＳおよびホールド時間ＴＨを一定にできる。ここで、セットアップ時間ＴＳは、マスク解除信号ＭＳＫＲＳの立ち上がりエッジからデータストローブ信号ＤＱＳの最初の立ち上がりエッジまでの余裕時間である。ホールド時間ＴＨは、マスク解除信号ＭＳＫＲＳの立ち上がりエッジに対するデータストローブ信号ＤＱＳの最初の立ち下がりエッジの余裕時間である。ホールド時間ＴＨは、データストローブ信号ＤＱＳの最後の立ち下がりエッジからマスク解除信号ＭＳＫＲＳの立ち下がりエッジまでの余裕時間を間接的に示している。
【００６０】
なお、図８では、可変遅延回路ＤＬＹ１の遅延時間を、ＳＬＯＷ状態を検出したときに増やし、ＦＡＳＴ状態を検出したときに減らす例を示しているが、ＳＬＯＷ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を減らし、ＦＡＳＴ状態を検出したときに可変遅延回路ＤＬＹ２の遅延時間を増やしても、同様の効果を得ることができる。さらに、プロセス状態に応じて、可変遅延回路ＤＬＹ１−２の遅延時間を両方調整してもよい。
【００６１】
図９は、図８に示したセットアップ時間ＴＳおよびホールド時間ＴＨの特性の変化の例を示している。システムＳＹＳ上でのＳＤＲＡＭの動作可能な範囲は、データレートと、半導体集積回路ＬＳＩおよびＳＤＲＡＭのチップ間距離に依存して変化する。動作可能なチップ間距離の範囲は、セットアップ時間ＴＳおよびホールド時間ＴＨにより決まる。
【００６２】
例えば、チップ間距離が小さいとき、データストローブ信号ＤＱＳは、半導体集積回路ＬＳＩに相対的に早く伝達されるため、動作可能な範囲はセットアップ時間ＴＳにより決まる。チップ間距離が大きいとき、データストローブ信号ＤＱＳは、半導体集積回路ＬＳＩに相対的に遅く伝達されるため、動作可能な範囲はホールド時間ＴＨにより決まる。
【００６３】
ＳＤＲＡＭのプロセス状態に応じてマスク解除信号ＭＳＫＲＳの出力タイミングを調整することで、セットアップ時間ＴＳの余裕を増やすことができ、ホールド時間ＴＨの余裕を増やすことができる。特に、データレートが大きい側において、動作可能な範囲を広げることができる。図９において、動作可能な範囲内（網掛け部分）に示した細い実線は、ＳＤＲＡＭのプロセス状態をモニタせずに、可変遅延回路ＤＬＹ１−２の遅延時間をチップ間距離のみに依存して設定するときのセットアップ時間ＴＳおよびホールド時間ＴＨを示している。ＳＤＲＡＭのプロセス状態をモニタしないとき、データレートが大きい側において、動作可能な範囲は狭くなる。
【００６４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＤＤＲ−ＳＤＲＡＭを搭載するシステムＳＹＳにおいて、ＤＤＲ−ＳＤＲＡＭのプロセス状態に応じてマスク解除信号ＭＳＫＲＳの出力タイミングを最適に設定でき、ＳＤＲＡＭの動作マージンを向上できる。特に、汎用のＤＤＲ−ＳＤＲＡＭをシステムＳＹＳに搭載するとき、システムＳＹＳ毎にＤＤＲ−ＳＤＲＡＭのプロセス状態は異なる。このときにも、ＳＤＲＡＭの動作マージンを確保でき、システムＳＹＳの歩留を向上できる。換言すれば、システムＳＹＳのコストを削減できる。
【００６５】
図１０は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、測定制御回路ＭＥＡＳＣＮＴが図４と相違している。半導体集積回路ＬＳＩのその他の構成は、図２と同様である。
【００６６】
測定制御回路ＭＥＡＳＣＮＴは、図４に示したアンド回路ＡＮＤ１、ＡＮＤ２の代わりに比較器ＣＭＰ１、ＣＭＰ２を有している。測定制御回路ＭＥＡＳＣＮＴのその他の構成は、図４と同様である。比較器ＣＭＰ１は、バーストカウンタＢＳＴＣＮＴから出力されるカウンタ値ＯＵＴＢが、書き換え可能なレジスタＲＥＧ１に設定された値と一致したときに、カウンタ信号ＣＭＰＢＯを高レベルに変化する。比較器ＣＭＰ２は、カウンタＣＯＵＮＴから出力されるカウンタ値ＯＵＴＣが、書き換え可能なレジスタＲＥＧ２に設定された値と一致したときに、カウンタ信号ＣＭＰＣＯを高レベルに変化する。例えば、論理回路ＬＧは、レジスタＲＥＧ１−２を制御することにより、各レジスタＲＥＧ１−２に０−１５のいずれかの値を書き込む。なお、レジスタＲＥＧ１−２は、比較器ＣＭＰ１−２の外に配置されてもよい。
【００６７】
この実施形態では、図７に示したレベル測定信号ＤＣＬＶＬの高レベル期間のタイミングおよび長さを、レジスタＲＥＧ１−２の設定値に応じて変更できる。これにより、ＳＤＲＡＭのプロセス状態をモニタするタイミングおよび長さを自在に設定できる。例えば、バースト長を”８”に設定し、ＳＤＲＡＭから出力される８個の読み出しデータ信号ＤＱをモニタすることで、外来ノイズの影響を少なくできる。さらに、カウンタＣＯＵＮＴを動作するクロック信号ＣＬＫの周波数を高くし、レジスタＲＥＧ２に設定される値を増やすことで、レベル測定信号ＤＣＬＶＬの立ち上がりエッジのタイミングを高い精度で生成できる。
【００６８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レベル測定信号ＤＣＬＶＬの高レベル期間のタイミングおよび長さを変えることにより、ＳＤＲＡＭのプロセス状態をより確実にモニタできる。
【００６９】
図１１は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では遅延制御回路ＤＬＹＣＮＴおよび電位切替回路ＶＲＥＦＳＷが図２と相違している。また、半導体集積回路ＬＳＩは、プロセス検出回路ＳＯＣＰＤＥＴを有している。半導体集積回路ＬＳＩのその他の構成は、図２と同様である。
【００７０】
プロセス検出回路ＳＯＣＰＤＥＴは、水晶発振子からの発振信号ＸＴＡＬと、内蔵する発振回路ＲＯＳＣからの発振信号ＯＳＣ（図１２）とに基づいて、半導体集積回路ＬＳＩのプロセス状態を示すプロセス信号ＳＯＣＰを生成する。電位切替回路ＶＲＥＦＳＷは、プロセス信号ＳＯＣＰに応じてモニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＳのいずれかを選択し、参照電位ＶＲＥＦＯとして出力する。
【００７１】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬだけでなく、プロセス信号ＳＯＣＰに応じて遅延調整信号ＡＤＪを生成する。例えば、図８に示したマスク解除信号ＭＳＫＲＳの出力タイミングは、ＳＤＲＡＭのプロセス状態が同じとき、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のときに遅くなり、半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のときに早くなる。
【００７２】
遅延制御回路ＤＬＹＣＮＴは、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のとき、図８に示した制御に加えて、（１）遅延回路ＤＬＹ１の遅延時間を減らす、（２）遅延回路ＤＬＹ２の遅延時間を増やす、の少なくともいずれかを実施する。遅延制御回路ＤＬＹＣＮＴは、半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のとき、図８に示した制御に加えて、（１）遅延回路ＤＬＹ１の遅延時間を増やす、（２）遅延回路ＤＬＹ２の遅延時間を減らす、の少なくともいずれかを実施する。これにより、ＳＤＲＡＭのプロセス状態のばらつきだけでなく、半導体集積回路ＬＳＩのプロセス状態のばらつきに合わせて、マスク解除信号ＭＳＫＲＳを図８に太線で示したタイミングに設定できる。
【００７３】
図１２は、図１１に示したプロセス検出回路ＳＯＣＰＤＥＴの例を示している。プロセス検出回路ＳＯＣＰＤＥＴは、発振回路ＲＯＳＣ、ＰＬＬ回路、分周器ＤＩＶ、パルスカウンタＰＣＯＵＮＴ、カウンタ制御回路ＣＣＮＴ、比較レジスタＣＭＰＲＥＧおよび比較器ＲＣＭＰを有している。
【００７４】
例えば、発振回路ＲＯＳＣは、リングオシレータを有し、半導体集積回路ＬＳＩのプロセス状態に応じた周波数の発振信号ＯＳＣを生成する。半導体集積回路ＬＳＩがＳＬＯＷ状態のとき、発振信号ＯＳＣの周波数は低い。半導体集積回路ＬＳＩがＦＡＳＴ状態のとき、発振信号ＯＳＣの周波数は高い。
【００７５】
ＰＬＬ回路および分周器ＤＩＶは、発振信号ＸＴＡＬに応じて、半導体集積回路ＬＳＩのプロセス状態に依存しない発振信号ＣＣＫ０を生成する。発振信号ＣＣＫ０の周波数は、発振信号ＯＳＣの周波数より十分に低く設定される。カウンタ制御回路ＣＣＮＴは、例えば論理回路ＬＧからの制御を受け、クリア信号ＣＬＲを出力した後、カウンタイネーブル信号ＣＥＮを出力する。そして、カウンタ制御回路ＣＣＮＴは、カウンタイネーブル信号ＣＥＮの出力から発振信号ＣＣＫの１周期後にストップ信号ＳＴＯＰを出力する。
【００７６】
パルスカウンタＰＣＯＵＮＴは、クリア信号ＣＬＲに応答してカウンタ値をクリアし、イネーブル信号ＣＥＮに出力中に発振信号ＯＳＣに同期してカウント動作し、ストップ信号ＳＴＯＰに応答してカウント動作を停止する。すなわち、カウンタＣＣＯＵＮＴは、半導体集積回路ＬＳＩのプロセス状態に依存しない発振信号ＣＣＫの１周期の間、発振信号ＯＳＣに同期してカウント動作し、カウンタ値ＣＶを出力する。なお、カウンタＣＣＯＵＮＴのカウント動作の期間は、発振信号ＣＣＫの１０周期の間でもよい。
【００７７】
比較レジスタＣＭＰＲＥＧは、例えば、半導体集積回路ＬＳＩのプロセス状態が標準状態であるときにパルスカウンタＰＣＯＵＮＴがカウントするカウンタ値を標準値として予め保持している。比較レジスタＣＭＰＲＥＧの値は、論理回路ＬＧにより設定されもよく、内蔵するヒューズにより設定されてもよく、半導体集積回路ＬＳＩを製造するメタル配線のフォトマスクにより設定されてもよい。
【００７８】
比較器ＲＣＭＰは、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧに格納されている値より小さいときに高レベルのプロセス信号ＳＯＣＰを出力し、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧに格納されている値より大きいときに低レベルのプロセス信号ＳＯＣＰを出力する。カウンタ値ＣＶは、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のとき小さく、半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のとき大きい。したがって、高レベルのプロセス信号ＳＯＣＰは、半導体集積回路ＬＳＩがＳＬＯＷ状態であることを示し、低レベルのプロセス信号ＳＯＣＰは、半導体集積回路ＬＳＩがＦＡＳＴ状態であることを示す。
【００７９】
図１３は、図１１に示した電位切替回路ＶＲＥＦＳＷの例を示している。図６と同じ要素については、詳細な説明は省略する。電位切替回路ＶＲＥＦＳＷは、モニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＳの一方をプロセス信号ＳＯＣＰの論理レベルに応じて選択し、モニタ参照電位ＶＲＥＦＭとして出力するセレクタＳＥＬ１を、図６の電位切替回路ＶＲＥＦＳＷに追加している。セレクタＳＥＬ１は、一対のＣＭＯＳ伝達ゲートＴＧ３、ＴＧ４を有している。
【００８０】
セレクタＳＥＬ１は、プロセス信号ＳＯＣＰが高レベルのとき（ＳＬＯＷ状態）、モニタ参照電位ＶＲＥＦＳをモニタ参照電位ＶＲＥＦＭとして出力し、プロセス信号ＳＯＣＰが低レベルのとき（ＦＡＳＴ状態）、モニタ参照電位ＶＲＥＦＦをモニタ参照電位ＶＲＥＦＭとして出力する。そして、電位切替回路ＶＲＥＦＳＷは、図７と同様に、ＳＤＲＡＭのプロセス状態をモニタするモニタ期間において、レベル測定信号ＤＣＬＶＬの低レベル中にモニタ参照電位ＶＥＦを参照電位ＶＲＥＦＯとして出力し、レベル測定信号ＤＣＬＶＬの高レベル中にモニタ参照電位ＶＲＥＦＭを参照電位ＶＲＥＦＯとして出力する。
【００８１】
モニタ参照電位ＶＲＥＦＳは、モニタ参照電位ＶＲＥＦＦより低い。半導体集積回路ＬＳＩがＳＬＯＷ状態のときに参照電位ＶＲＥＦＯを低くし、半導体集積回路ＬＳＩがＦＡＳＴ状態のときに参照電位ＶＲＥＦＯを高くすることで、半導体集積回路ＬＳＩのプロセス状態に拘わらず、モニタ期間に読み出しデータ信号ＤＱの電位レベルを正確にモニタできる。
【００８２】
図１４は、図１１に示した測定制御回路ＭＥＡＳＣＮＴ、参照電位切替回路ＶＲＥＦＳＷおよび入力バッファＤＱＩＢの動作の例を示している。図７と同じ動作については、詳細な説明は省略する。半導体集積回路ＬＳＩは、図１４の動作の前に、ＳＤＲＡＭのメモリセルに論理０を書き込む。図７と同様に、ＳＤＲＡＭは、半導体集積回路ＬＳＩからの読み出しコマンドに応答して論理０を出力する。
【００８３】
参照電位ＶＲＥＦＯの値を半導体集積回路ＬＳＩのプロセス状態に応じて変更することで、半導体集積回路ＬＳＩのプロセス状態に拘わらず、読み出しデータ信号ＤＱを正確にモニタできる。すなわち、入力バッファＤＱＩＢは、半導体集積回路ＬＳＩのプロセス状態に拘わらず、ＳＤＲＡＭがＬＯＷ状態のときに低レベルの入力データ信号ＤＱＩを出力でき、ＳＤＲＡＭがＦＡＳＴ状態のときに高レベルの入力データ信号ＤＱＩを出力できる。
【００８４】
図１５は、マスク解除信号ＭＳＫＲＳのセットアップ時間ＴＳおよびホールド時間ＴＨの特性の変化の例を示している。具体的には、図１５は、あるデータレートにおけるセットアップ時間ＴＳおよびホールド時間ＴＨのタイミングマージンを示している。セットアップ時間ＴＳおよびホールド時間ＴＨの例は、図８に示している。
【００８５】
太い線は、半導体集積回路ＬＳＩとＳＤＲＡＭのプロセス状態が逆方向にばらついているときに、ＳＤＲＡＭおよび半導体集積回路ＬＳＩのプロセス状態をモニタし、可変遅延回路ＤＬＹ１−２の少なくともいずれかを調整するときのタイミングマージンを示している。太い線で囲まれている網掛けの領域は、このときのＳＤＲＡＭの動作可能な範囲を示しており、チップ間距離がほぼ３０ｍｍから８０ｍｍのときにＳＤＲＡＭは動作可能である。ここで、プロセス状態の逆方向とは、半導体集積回路ＬＳＩがＳＬＯＷ状態でＳＤＲＡＭがＦＡＳＴ状態のとき、または半導体集積回路ＬＳＩがＦＡＳＴ状態でＳＤＲＡＭがＳＬＯＷ状態のときである。
【００８６】
細い線（ａ）は、半導体集積回路ＬＳＩとＳＤＲＡＭのプロセス状態が同じ方向にばらついているときに、可変遅延回路ＤＬＹ１−２の遅延時間をチップ間距離のみに依存して設定するときのタイミングマージンを示している。細い線（ａ）では、網掛けで示した領域のうち、左側に位置するセットアップ時間ＴＳのラインと右側に位置するホールド時間ＴＨのラインとに挟まれる三角の領域（チップ間距離＝ほぼ５０ｍｍから７０ｍｍ）でＳＤＲＡＭは動作可能である。
【００８７】
細い線（ｂ）は、半導体集積回路ＬＳＩとＳＤＲＡＭのプロセス状態が逆方向にばらついているときに、可変遅延回路ＤＬＹ１−２の遅延時間をチップ間距離のみに依存して設定するときのタイミングマージンを示している。細い線（ｂ）では、網掛けで示した領域において、セットアップ時間ＴＳのラインは常に右側に位置し、ホールド時間ＴＨのラインは常に左側に位置する。このため、セットアップ時間ＴＳのラインとホールド時間ＴＨのラインとに挟まれる領域は存在せず、ＳＤＲＡＭが動作する領域は設計上存在しない。
【００８８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＳＤＲＡＭのプロセス状態だけでなく、半導体集積回路ＬＳＩのプロセス状態をモニタすることにより、マスク解除信号ＭＳＫＲＳのセットアップ時間ＴＳおよびホールド時間ＴＨのタイミングマージンをさらに大きくできる。この結果、ＳＤＲＡＭの動作マージンを向上でき、システムＳＹＳの歩留を向上できる。
【００８９】
図１６は、別の実施形態における半導体集積回路ＬＳＩの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、遅延制御回路ＤＬＹＣＮＴ、プロセス検出回路ＳＯＣＰＤＥＴおよび電位切替回路ＶＲＥＦＳＷが図１１と相違している。半導体集積回路ＬＳＩのその他の構成は、図１１と同様である。
【００９０】
プロセス検出回路ＳＯＣＰＤＥＴは、水晶発振子からの発振信号ＸＴＡＬと内蔵する発振回路ＲＯＳＣからの発振信号ＯＳＣ（図１７）に基づいて、半導体集積回路ＬＳＩのプロセス状態を示す２ビットのプロセス信号ＳＯＣＰ１−０を生成する。すなわち、この実施形態では、半導体集積回路ＬＳＩのプロセス状態をＳＬＯＷ状態、標準（ＴＹＰ）状態およびＦＡＳＴ状態として検出できる。電位切替回路ＶＲＥＦＳＷは、プロセス信号ＳＯＣＰ１−０に応じてモニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＴ、ＶＲＥＦＳのいずれかを選択し、参照電位ＶＲＥＦＯとして出力する。
【００９１】
遅延制御回路ＤＬＹＣＮＴは、レベル信号ＤＱＬＶＬだけでなく、プロセス信号ＳＯＣＰ１−０に応じて遅延調整信号ＡＤＪを生成する。例えば、図８に示したマスク解除信号ＭＳＫＲＳの出力タイミングは、ＳＤＲＡＭのプロセス状態が同じとき、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態、標準状態およびＦＡＳＴ状態の順に早く設定される。これにより、半導体集積回路ＬＳＩのプロセス状態に依存せず、マスク解除信号ＭＳＫＲＳを、図８に太線で示したタイミングに設定できる。
【００９２】
図１７は、図１６に示したプロセス検出回路ＳＯＣＰＤＥＴの例を示している。図１２と同じ要素については、詳細な説明は省略する。プロセス検出回路ＳＯＣＰＤＥＴは、図１２の比較レジスタＣＭＰＲＥＧおよび比較器ＲＣＭＰの代わりに、比較レジスタＣＭＰＲＥＧ０−１および比較器ＲＣＭＰ０−１を有している。プロセス検出回路ＳＯＣＰＤＥＴのその他の構成は、図１２と同様である。
【００９３】
比較レジスタＣＭＰＲＥＧ０は、半導体集積回路ＬＳＩのプロセス状態が標準状態の下限であることを示す値を保持している。比較レジスタＣＭＰＲＥＧ１は、半導体集積回路ＬＳＩのプロセス状態が標準状態の上限であることを示す値を保持している。比較レジスタＣＭＰＲＥＧ０の値は、比較レジスタＣＭＰＲＥＧ１の値より小さい。比較レジスタＣＭＰＲＥＧ０−１の値は、論理回路ＬＧにより設定されもよく、内蔵するヒューズにより設定されてもよく、半導体集積回路ＬＳＩを製造するメタル配線のフォトマスクにより設定されてもよい。
【００９４】
比較器ＲＣＭＰ０は、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ０に格納されている値より小さいときに低レベルのプロセス信号ＳＯＣＰ０を出力し、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ０に格納されている値より大きいときに高レベルのプロセス信号ＳＯＣＰ０を出力する。比較器ＲＣＭＰ１は、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ０に格納されている値より小さいときに低レベルのプロセス信号ＳＯＣＰ０を出力し、カウンタ値ＣＶが比較レジスタＣＭＰＲＥＧ１に格納されている値より大きいときに高レベルのプロセス信号ＳＯＣＰ１を出力する。
【００９５】
図１８は、図１６に示した電位切替回路ＶＲＥＦＳＷの例を示している。図１３と同じ要素については、詳細な説明は省略する。電位切替回路ＶＲＥＦＳＷは、図１３のセレクタＳＥＬ１の代わりにセレクタＳＥＬ２を有している。また、電位切替回路ＶＲＥＦＳＷは、プロセスデコーダＰＤＥＣを図１３の電位切替回路ＶＲＥＦＳＷに追加している。電位切替回路ＶＲＥＦＳＷのその他の構成は、図１３と同様である。
【００９６】
プロセスデコーダＰＤＥＣは、プロセス信号ＳＯＣＰ１−０の論理レベルに応じて、プロセス選択信号ＳＯＣＦ、ＳＯＣＴ、ＳＯＣＳのいずれかを高レベルＨに設定する。具体的には、半導体集積回路ＬＳＩのプロセス状態がＳＬＯＷ状態のとき、プロセス選択信号ＳＯＣＦが高レベルＨに設定される。半導体集積回路ＬＳＩのプロセス状態が標準（ＴＹＰ）状態のとき、プロセス選択信号ＳＯＣＴが高レベルＨに設定される。半導体集積回路ＬＳＩのプロセス状態がＦＡＳＴ状態のとき、プロセス選択信号ＳＯＣＦが高レベルＨに設定される。
【００９７】
セレクタＳＥＬ２は、ＣＭＯＳ伝達ゲートＴＧ５、ＴＧ６、ＴＧ７を有している。ＣＭＯＳ伝達ゲートＴＧ５は、プロセス選択信号ＳＯＣＦが高レベルＨのときにオンし、モニタ参照電位ＶＲＥＦＦをモニタ参照電位ＶＲＥＦＭとして出力する。ＣＭＯＳ伝達ゲートＴＧ６は、プロセス選択信号ＳＯＣＴが高レベルＨのときにオンし、モニタ参照電位ＶＲＥＦＴをモニタ参照電位ＶＲＥＦＭとして出力する。ＣＭＯＳ伝達ゲートＴＧ７は、プロセス選択信号ＳＯＣＳが高レベルＨのときにオンし、モニタ参照電位ＶＲＥＦＳをモニタ参照電位ＶＲＥＦＭとして出力する。モニタ参照電位ＶＲＥＦＦ、ＶＲＥＦＴ、ＶＲＥＦＳは、この順で低く設定される（ＶＲＥＦＦ＞ＶＲＥＦＴ＞ＶＲＥＦＳ）。
【００９８】
半導体集積回路ＬＳＩのプロセス状態に応じて参照電位ＶＲＥＦＯを変更することで、半導体集積回路ＬＳＩのプロセス状態に拘わらず、モニタ期間に読み出しデータ信号ＤＱの電位レベルを正確にモニタできる。なお、プロセス検出回路ＳＯＣＰＤＥＴで検出するプロセス状態の数を多くし、プロセスデコーダＰＤＥにより生成するプロセス選択信号の数を増やすほど、参照電位ＶＲＥＦＯの値を細かく設定できる。しかし、隣接する２つの参照電位ＶＲＥＦＯの電位差が小さくなるほど、入力バッファＤＱＩＢのノイズマージンが小さくなり、設計がし難くなる。このため、実用的には、３種類程度の参照電位ＶＲＥＦＯを生成することが望ましい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００９９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１００】
ＡＤＪ‥遅延調整信号；ＢＳＴＣＮＴ‥バーストカウンタ；ＣＡＬＢ‥キャリブレーション信号；ＣＣＮＴ‥カウンタ制御回路；ＣＨＩＰ‥半導体チップ；ＣＫ、ＣＫ＃‥クロック信号；ＣＫＧＥＮ‥同期信号生成回路；ＣＫＯＢ‥出力バッファ；ＣＫＴ１‥内部回路；ＣＬＫ‥内部クロック信号；ＣＭＰ１−２‥比較器；ＣＭＰＢＯ、ＣＭＰＣＯ‥カウンタ信号；ＣＭＰＲＥＧ‥比較レジスタ；ＣＮＴＬ‥制御信号；ＣＯＵＮＴ‥カウンタ；ＤＣＬＶＬ‥レベル測定信号；ＤＥＴＥＮ‥検出イネーブル信号；ＤＩＶ‥分周器；ＤＬＹＣＮＴ‥遅延制御回路；ＤＬＹ１−２‥可変遅延回路；ＤＬＹＣＮＴ‥遅延制御回路；ＤＱ‥データ信号；ＤＱＩＢ‥入力バッファ；ＤＱＳ、ＤＱＳ＃‥データストローブ信号；ＤＱＳＩＢ‥入力バッファ；ＤＱＳＯＢ‥出力バッファ；ＩＣＮＴＬ‥内部制御信号；ＬＧ‥論理回路；ＬＳＩ‥半導体集積回路；ＬＶＬＥＮ‥レベル判定イネーブル回路；ＭＡＳＫ‥マスク回路；ＭＣＮＴ‥メモリコントローラ；ＭＤＱＳ‥データストローブ信号；ＭＥＡＳＣＮＴ‥測定制御回路；ＭＳＫＧＥＮ‥マスク生成回路；ＭＳＫＲＳ０、ＭＳＫＲＳ‥マスク解除信号；ＭＯＤ１−２‥モジュール；ＰＡＤＥＴ‥プリアンブル検出回路；ＰＣＯＵＮＴ‥パルスカウンタ；ＲＣＭＰ‥比較器；ＲＣＶ‥受信回路；ＲＥＧ１−２‥レジスタ；ＲＯＳＣ‥発振回路；ＲＳＴ‥リセット信号；ＲＴＤ‥遅延時間；ＳＣＫ‥システムクロック信号；ＳＣＫ０‥基本クロック信号；ＳＯＣＰ‥プロセス信号；ＳＯＣＰＤＥＴ‥プロセス検出回路；ＴＨ‥ホールド時間；ＴＬ‥伝送線路；ＴＳ‥セットアップ時間；ＴＳ１‥伝送信号；ＶＤＥＴ‥判定電位；ＶＲＥＦ‥参照電位；ＶＲＥＦＭ‥モニタ参照電位；ＶＲＥＦＦ、ＶＲＥＦＳ、ＶＲＥＦＴ‥モニタ参照電位；ＶＲＥＦＯ‥参照電位；ＶＲＥＦＳＷ‥参照電位切替回路
【特許請求の範囲】
【請求項１】
内部同期信号および半導体チップに供給する外部同期信号を生成する同期信号生成回路と、
通常動作モード中に、前記外部同期信号に応答して半導体チップから出力される伝送信号の高レベル電位と低レベル電位との間に設定される第１参照電位を選択し、モニタモード中に、前記第１参照電位より低い第２参照電位を選択し、選択した電位を第３参照電位として出力する参照電位切替回路と、
前記第３参照電位と前記伝送信号の電位とを比較して、前記伝送信号の論理レベルを示す論理信号を出力する受信回路と、
マスク解除信号を、前記内部同期信号に応じて生成するマスク生成回路と、
前記外部同期信号に応答して前記半導体チップから出力される制御信号を、前記マスク解除信号の活性化中に内部制御信号として出力し、前記制御信号の受け付けを前記マスク解除信号の非活性化中に禁止するマスク回路と、
前記内部制御信号に応答して前記論理信号を処理する内部回路と、
前記モニタモード中に前記受信回路で判定される前記伝送信号の論理レベルに応じて遅延調整信号を生成する遅延制御回路と、
前記内部同期信号および前記外部同期信号の少なくともいずれかの遅延時間を、前記遅延調整信号に応じて調整する可変遅延回路と
を備えていることを特徴とする半導体集積回路。
【請求項２】
前記遅延制御回路は、
前記伝送信号の論理レベルが期待値のときに、前記半導体チップのプロセス状態が回路動作の速いＦＡＳＴ状態であると判断し、前記内部同期信号の遅延時間を短くする前記遅延調整信号を生成し、
前記伝送信号の論理レベルが期待値でないときに、前記半導体チップのプロセス状態が回路動作の遅いＳＬＯＷ状態であると判断し、前記内部同期信号の遅延時間を長くする前記遅延調整信号を生成すること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記遅延制御回路は、
前記伝送信号の論理レベルが期待値のときに、前記半導体チップのプロセス状態が回路動作の速いＦＡＳＴ状態であると判断し、前記外部同期信号の遅延時間を長くする前記遅延調整信号を生成し、
前記伝送信号の論理レベルが期待値でないときに、前記半導体チップのプロセス状態が回路動作の遅いＳＬＯＷ状態であると判断し、前記外部同期信号の遅延時間を短くする前記遅延調整信号を生成すること
を特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記半導体チップは、ＤＤＲ−ＳＤＲＡＭであり、
前記伝送信号は、データ信号であり、
前記制御信号は、前記半導体チップから読み出される前記データ信号の出力タイミングを示すデータストローブ信号であり、
半導体集積回路は、
前記データストローブ信号のプリアンブル期間を検出するプリアンブル検出回路と、
前記プリアンブル期間の終了後にレベル測定信号を出力する測定制御回路と
を備え、
前記参照電位切替回路は、前記レベル測定信号に応答して、前記第３参照電位として出力する電位を前記第１参照電位から前記第２参照電位に切り替えること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記プリアンブル検出回路は、前記データストローブ信号の無効時のレベルである中間電位より低い判定電位とを比較し、前記半導体チップから前記データ信号が読み出される前に前記データストローブ信号のレベルが前記判定電位より低くなったときに、前記プリアンブル期間を検出する比較器を備えていること
を特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記測定制御回路は、前記プリアンブル期間の終了後に、前記データストローブ信号に同期して前記半導体チップから所定数の前記データ信号が読み出される期間に前記レベル測定信号を出力すること
を特徴とする請求項４または請求項５に記載の半導体集積回路。
【請求項７】
前記測定制御回路は、前記プリアンブル期間の終了後に前記レベル測定信号の出力を開始するタイミングと、前記レベル測定信号の出力を停止するタイミングを設定する情報を書き換え可能に保持するレジスタを備えていること
を特徴とする請求項５記載の半導体集積回路。
【請求項８】
半導体集積回路のプロセス状態を検出するプロセス検出回路を備え、
前記参照電位切替回路は、前記プロセス検出回路の検出結果に基づいて、複数の参照電位のいずれかを前記第２参照電位として選択すること
を特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記プロセス検出回路は、
内部発振信号を生成するリングオシレータと、
半導体集積回路のプロセス状態に依存しない外部発振信号を受ける外部端子と、
前記外部発振信号の所定のサイクル中に発生する前記内部発振信号のパルス数をカウントするパルスカウンタと、
半導体集積回路のプロセス状態が標準であるときに前記パルスカウンタがカウントするカウンタ値を標準値として予め保持する比較レジスタと、
前記パルスカウンタのカウンタ値が、前記標準値より大きいときに半導体集積回路のプロセス状態が回路動作の速いＦＡＳＴ状態であることを示すプロセス信号を出力し、前記パルスカウンタのカウンタ値が前記標準値より小さいときに半導体集積回路のプロセス状態が回路動作の遅いＳＬＯＷ状態であることを示すプロセス信号を出力する比較器と
を備え、
前記参照電位切替回路は、前記プロセス信号に基づいて、複数の参照電位のいずれかを前記第２参照電位として選択すること
を特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記参照電位切替回路は、
前記プロセス検出回路により半導体集積回路のプロセス状態がＦＡＳＴ状態であると判断されるときに第４参照電位を選択し、
前記プロセス検出回路により半導体集積回路のプロセス状態がＳＬＯＷ状態であると判断されるときに前記第４参照電位より低い第５参照電位を選択すること
を特徴とする請求項８または請求項９に記載の半導体集積回路。
【請求項１】
内部同期信号および半導体チップに供給する外部同期信号を生成する同期信号生成回路と、
通常動作モード中に、前記外部同期信号に応答して半導体チップから出力される伝送信号の高レベル電位と低レベル電位との間に設定される第１参照電位を選択し、モニタモード中に、前記第１参照電位より低い第２参照電位を選択し、選択した電位を第３参照電位として出力する参照電位切替回路と、
前記第３参照電位と前記伝送信号の電位とを比較して、前記伝送信号の論理レベルを示す論理信号を出力する受信回路と、
マスク解除信号を、前記内部同期信号に応じて生成するマスク生成回路と、
前記外部同期信号に応答して前記半導体チップから出力される制御信号を、前記マスク解除信号の活性化中に内部制御信号として出力し、前記制御信号の受け付けを前記マスク解除信号の非活性化中に禁止するマスク回路と、
前記内部制御信号に応答して前記論理信号を処理する内部回路と、
前記モニタモード中に前記受信回路で判定される前記伝送信号の論理レベルに応じて遅延調整信号を生成する遅延制御回路と、
前記内部同期信号および前記外部同期信号の少なくともいずれかの遅延時間を、前記遅延調整信号に応じて調整する可変遅延回路と
を備えていることを特徴とする半導体集積回路。
【請求項２】
前記遅延制御回路は、
前記伝送信号の論理レベルが期待値のときに、前記半導体チップのプロセス状態が回路動作の速いＦＡＳＴ状態であると判断し、前記内部同期信号の遅延時間を短くする前記遅延調整信号を生成し、
前記伝送信号の論理レベルが期待値でないときに、前記半導体チップのプロセス状態が回路動作の遅いＳＬＯＷ状態であると判断し、前記内部同期信号の遅延時間を長くする前記遅延調整信号を生成すること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記遅延制御回路は、
前記伝送信号の論理レベルが期待値のときに、前記半導体チップのプロセス状態が回路動作の速いＦＡＳＴ状態であると判断し、前記外部同期信号の遅延時間を長くする前記遅延調整信号を生成し、
前記伝送信号の論理レベルが期待値でないときに、前記半導体チップのプロセス状態が回路動作の遅いＳＬＯＷ状態であると判断し、前記外部同期信号の遅延時間を短くする前記遅延調整信号を生成すること
を特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記半導体チップは、ＤＤＲ−ＳＤＲＡＭであり、
前記伝送信号は、データ信号であり、
前記制御信号は、前記半導体チップから読み出される前記データ信号の出力タイミングを示すデータストローブ信号であり、
半導体集積回路は、
前記データストローブ信号のプリアンブル期間を検出するプリアンブル検出回路と、
前記プリアンブル期間の終了後にレベル測定信号を出力する測定制御回路と
を備え、
前記参照電位切替回路は、前記レベル測定信号に応答して、前記第３参照電位として出力する電位を前記第１参照電位から前記第２参照電位に切り替えること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記プリアンブル検出回路は、前記データストローブ信号の無効時のレベルである中間電位より低い判定電位とを比較し、前記半導体チップから前記データ信号が読み出される前に前記データストローブ信号のレベルが前記判定電位より低くなったときに、前記プリアンブル期間を検出する比較器を備えていること
を特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記測定制御回路は、前記プリアンブル期間の終了後に、前記データストローブ信号に同期して前記半導体チップから所定数の前記データ信号が読み出される期間に前記レベル測定信号を出力すること
を特徴とする請求項４または請求項５に記載の半導体集積回路。
【請求項７】
前記測定制御回路は、前記プリアンブル期間の終了後に前記レベル測定信号の出力を開始するタイミングと、前記レベル測定信号の出力を停止するタイミングを設定する情報を書き換え可能に保持するレジスタを備えていること
を特徴とする請求項５記載の半導体集積回路。
【請求項８】
半導体集積回路のプロセス状態を検出するプロセス検出回路を備え、
前記参照電位切替回路は、前記プロセス検出回路の検出結果に基づいて、複数の参照電位のいずれかを前記第２参照電位として選択すること
を特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記プロセス検出回路は、
内部発振信号を生成するリングオシレータと、
半導体集積回路のプロセス状態に依存しない外部発振信号を受ける外部端子と、
前記外部発振信号の所定のサイクル中に発生する前記内部発振信号のパルス数をカウントするパルスカウンタと、
半導体集積回路のプロセス状態が標準であるときに前記パルスカウンタがカウントするカウンタ値を標準値として予め保持する比較レジスタと、
前記パルスカウンタのカウンタ値が、前記標準値より大きいときに半導体集積回路のプロセス状態が回路動作の速いＦＡＳＴ状態であることを示すプロセス信号を出力し、前記パルスカウンタのカウンタ値が前記標準値より小さいときに半導体集積回路のプロセス状態が回路動作の遅いＳＬＯＷ状態であることを示すプロセス信号を出力する比較器と
を備え、
前記参照電位切替回路は、前記プロセス信号に基づいて、複数の参照電位のいずれかを前記第２参照電位として選択すること
を特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記参照電位切替回路は、
前記プロセス検出回路により半導体集積回路のプロセス状態がＦＡＳＴ状態であると判断されるときに第４参照電位を選択し、
前記プロセス検出回路により半導体集積回路のプロセス状態がＳＬＯＷ状態であると判断されるときに前記第４参照電位より低い第５参照電位を選択すること
を特徴とする請求項８または請求項９に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２５３４１２（Ｐ２０１１−２５３４１２Ａ）
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願番号】特願２０１０−１２７６５２（Ｐ２０１０−１２７６５２）
【出願日】平成２２年６月３日（２０１０．６．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１２月１５日（２０１１．１２．１５）
【国際特許分類】
【出願日】平成２２年６月３日（２０１０．６．３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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