半導体装置の製造方法及び半導体装置

【課題】複数のライン状のパターンの端部におけるレジストパターン倒れ等の加工プロセスの問題を回避する。
【解決手段】半導体基板上に被パターニング部材を形成した後に、被パターニング部材をパターニングして、複数のライン状のパターンを並列に形成するとともにライン状のパターンの端部から所定間隔をもってライン状のパターンの長手方向と垂直な方向にダミーパターンを形成する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に複数のライン状のパターンが並列して形成された半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年の微細加工技術の進歩により、半導体装置の最小加工寸法は１００ｎｍを下まわっており、加工の難易度も格段に高くなっている。半導体装置の中でも、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイは、１つのセルあたりのコンタクト数を減らした構造であるため、ワード線やビット線などの配線層のレイアウトは最小加工寸法のライン＆スペースのような最先端の微細加工技術を必要とするレイアウトになる（例えば、特許文献１参）。
【０００３】
このようなＮＡＮＤ型不揮発性半導体記憶装置のレイアウトの場合、ワード線の上層にある配線層へ電位を引き出さない側のワード線端部では、微細化が進むにつれてレジストパターン倒れが発生する可能性がある。これは、近接効果等によるフォトレジストのパターンの細りや形状的な問題、現像後のリンス乾燥時に残った水滴の不均一性からくることが知られている。また、加工条件や処理内容によっては、フォトレジストをマスクとして用いてフォトレジストの下層膜をエッチング加工している最中にもレジスト倒れが発生することが知られている。
【０００４】
従来、このような現象に対し、フォトレジストの膜厚を薄くすることなどにより対処してきたが、解像性向上のためフォトレジストの膜厚はその下層にある下層膜の加工に必要な膜厚の限界まで既に薄くなってきており、容易にフォトレジスト薄膜化が出来なくなってきている。
【０００５】
このため、ワード線の端部を面積的に拡張することによりレジストパターン倒れが発生するのを回避する方法も考えられている。（例えば、特許文献２参照）。しかし、この方法では、レイアウトパターン面積の増加は免れない。
【０００６】
このような問題は、不揮発性半導体記憶装置に限らず、他の半導体装置においても同様に問題となる可能性がある。
【特許文献１】特開２００２−３１３９７０号公報
【特許文献２】特開２００４−１５０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで本発明は、上記課題に鑑み、レジストパターン倒れ等の加工プロセスの問題を回避することのできる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に被パターニング部材を形成する工程と、被パターニング部材をパターニングして、複数のライン状のパターンを並列に形成するとともに、複数のライン状のパターンの長手方向の端側から所定間隔をもって複数のライン状のパターンの端部に対向するように長手方向と垂直な方向にダミーパターンを形成する工程とを備える。
【０００９】
また、本発明に係る半導体装置は、半導体基板上に長手方向が所定方向に沿って形成された複数のワード線と、これら複数のワード線の端部から所定間隔をもって各ワード線の端部と対向するように所定方向に直交する方向に沿って長手方向が形成されたダミーパターンとを備える。
【発明の効果】
【００１０】
本発明によれば、フォトレジストパターン倒れ等の加工プロセスの問題を回避することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を図面を用いて説明する。
【００１２】
本発明の第１実施形態は、ＮＡＮＤ型の不揮発性半導体記憶装置におけるメモリセルアレイ部等の微細配線加工技術を必要とする領域で発生する、レジストパターン倒れ等の加工プロセスの問題を、メモリセルアレイのパターンレイアウトを変更することで回避し、安定した高い歩留まりを実現できるようにしたものである。
【００１３】
まず、図１、図２に基づいて、本実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構成を説明する。図１は、本実施形態に係る不揮発性半導体記憶装置のワード線およびセレクトゲート線の端部領域の構成を示した平面図であり、図２（ａ）は図１におけるＡ−Ａ’断面図、図２（ｂ）はＢ−Ｂ’断面図、図２（ｃ）はＣ−Ｃ’断面図である。
【００１４】
図１に示すとおり、本実施形態に係る不揮発性半導体記憶装置においては、半導体基板の表面に第１の方向Ｘに延びる複数の活性領域ＡＡが並列に形成されている。活性領域ＡＡ間の半導体基板表面には素子分離領域ＳＴＩが形成されている。半導体基板上には、第１方向Ｘに直交する第２の方向に延びる複数のワード線ＷＬが並列に形成されている。このワード線と活性領域ＡＡとの間に、メモリセルトランジスタのゲート電極ＭＧが形成されている。また、ワード線ＷＬと並列にセレクトゲート線ＳＧＬが設けられており、セレクトゲート線ＳＧＬと活性領域ＡＡとの間にセレクトゲートトランジスタのゲート電極ＳＧが形成されている。複数のワード線ＷＬの端部領域には、各ワード線ＷＬの端部と所定間隔Ｓをもって対向し、長手方向が第１方向Ｘに延び、短手方向に幅Ｗを有するダミーパターンＷＬＤが形成されている。ダミーパターンＷＬＤは、ワード線ＷＬの先端部のレジストの細り、もしくは、ワード線ＷＬの端部領域におけるパターンのショートもしくはパターンのオープンを防ぐために形成されている。
【００１５】
図２に示すように、素子分離領域ＳＴＩを構成しシリコン酸化膜からなる複数の素子分離絶縁膜１０２が、所定間隔をもって半導体基板１００の表面に埋め込まれている。各素子分離絶縁膜１０２の上面は半導体基板１００の表面から上方に突出している。素子分離絶縁膜１０２により区画された複数の活性領域ＡＡ上に、シリコン酸化膜などからなるトンネル絶縁膜１０４がそれぞれ形成されている。各トンネル絶縁膜１０４上に浮遊ゲート電極を構成する第１の多結晶シリコン膜１０６が形成されている。第１の多結晶シリコン膜１０６の側面は、半導体基板１００の表面から突出した素子分離絶縁膜１０２の側面と面一になるよう形成されている。また、第１の多結晶シリコン膜１０６の上面の高さは素子分離絶縁膜１０２の上面の高さより高くなるよう形成されている。素子分離絶縁膜１０２の上面、第１の多結晶シリコン膜１０６の上面、素子分離絶縁膜１０２の上面より上方に位置する第１の多結晶シリコン膜１０６の側面には、ＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造）からなる電極間絶縁膜１０８が連続して形成されている。なお、電極間絶縁膜１０８はＯＮＯ膜に限らず、ＮＯＮＯＮ膜（シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜の積層構造）や、アルミナ（Ａｌ２Ｏ３）などの高誘電率の金属酸化膜を用いても良い。電極間絶縁膜１０８上に第２の多結晶シリコン膜１１０が形成され、この第２の多結晶シリコン膜１１０上に低抵抗導電膜１１２が形成されている。この低抵抗導電膜１１２はタングステンシリサイド（ＷＳｉ）膜、ニッケルシリサイド（ＮｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜などから構成される。第２の多結晶シリコン膜１１０および低抵抗導電膜１１２で制御ゲート電極（ワード線ＷＬ）が構成される。低抵抗導電膜１１２上にマスクとしてのシリコン窒化膜１１４が形成されている。
【００１６】
ワード線ＷＬの端部領域において、素子分離絶縁膜１０２はその上面の高さが第１の多結晶シリコン膜１０６の上面の高さと一致するよう形成されており、電極間絶縁膜１０８、ワード線ＷＬが素子分離絶縁膜１０２の上面に形成されている。ワード線ＷＬの端部から所定間隔Ｓをもって、幅Ｗを有するダミーパターンＷＬＤが素子分離絶縁膜１０２上に形成されている。このダミーパターンＷＬＤも電極間絶縁膜１０８、第２の多結晶シリコン膜１１０、低抵抗導電膜１１２、シリコン窒化膜１１４から構成されるが、ワード線やセレクトゲート線などとしては機能しない。
【００１７】
次に、図２乃至図６に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造工
程を説明する。図３乃至図７の各（ａ）は図１のＡ−Ａ’線断面を用いて製造工程を説明する図であり、図３乃至図７の各（ｂ）は図１のＢ−Ｂ’線断面を用いて製造工程を説明する図であり、図３乃至図７の各（ｃ）は図１のＣ−Ｃ’線断面を用いて製造工程を説明する図である。
【００１８】
まず、図３に示すように、既知の方法で、半導体基板１００の表面に複数の素子分離絶縁膜１０２を形成するとともに、各活性領域ＡＡ上にトンネル絶縁膜１０４と第１の多結晶シリコン膜１０６を形成し、さらに素子分離絶縁膜１０２上、第１の多結晶シリコン膜１０６上に電極間絶縁膜１０８、第２の多結晶シリコン膜１１０、低抵抗導電膜１１２、シリコン窒化膜１１４を形成する。
【００１９】
次に、図４に示すように、シリコン窒化膜１１４上に反射防止膜１２０を形成する。続いて、この反射防止膜１２０上にフォトレジスト１２２を形成し、リソグラフィ技術により、フォトレジスト１２２を所望のパターンに加工する。この際、各ワード線ＷＬに合わせてフォトレジスト１２２が加工されると共に、ワード線ＷＬの端部領域において、ダミーパターンＷＬＤが形成されるようにフォトレジスト１２２が加工される。
【００２０】
次に、図５に示すように、所望のパターンに加工されたフォトレジスト１２２をマスクとして用いて、ＲＩＥ技術により反射防止膜１２０とシリコン窒化膜１１４とをエッチング加工する。
【００２１】
次に、図６に示すように、アッシング技術を用いて、反射防止膜１２０とフォトレジスト１２２とを除去する。
【００２２】
次に、シリコン窒化膜１１４をマスクとして用いて、低抵抗導電膜１１２、第２の多結晶シリコン膜、電極間絶縁膜１０８、第１の多結晶シリコン膜１０６とをエッチング加工して、図２に示すように、第１の多結晶シリコン膜１０６からなる浮遊ゲート電極、第２の多結晶シリコン膜１１０および低抵抗導電膜１１２からなる制御ゲート電極（ワード線ＷＬ）からなるメモリセルのゲート電極と、ダミーパターンＷＬＤを得る。
【００２３】
次に、図４に示したダミーパターンＷＬＤの形成において、ダミーパターンＷＬＤの幅Ｗ、ダミーパターンＷＬＤとワード線ＷＬの端部との間の間隔Ｓの好適条件を説明する。
【００２４】
発明者は、図２に示したダミーパターンＷＬＤの幅Ｗとワード線ＷＬの端部とダミーパターンＷＬＤとの間隔Ｓとの関係において、レジストパターン倒れに対して効果がある組み合わせを導出するために、ワード線ＷＬの端部の倒れ防止効果の判別手法として、ワード線ＷＬの端部の像強度分布を用いて導出する手法を開発した。
【００２５】
図７は、ダミーパターンＷＬＤがある場合と無い場合の図１中Ａ−Ａ’断面におけるリソグラフィ工程時の像強度分布を示している。発明者は、リソグラフィ工程におけるワード線ＷＬの端部のコントラスト（ここでは、Ｂ−Ｂ‘断面位置での像強度とＭａｘ強度の比）として、 Contrast ＝（Ｉmax−Ｉｂ’）／（Ｉmax＋Ｉｂ’）が高いほどライン端部の倒れ防止の効果があることに着目し、ダミーパターンＷＬＤの幅Ｗとワード線ＷＬとダミーパターンＷＬＤとの間隔Ｓの好適条件を求めた。
【００２６】
図８および図９は、それぞれ、上記コントラストのダミーパターンＷＬＤとワード線ＷＬの端部との間隔ＳおよびダミーパターンＷＬＤの幅Ｗ依存性を示した。図８および図９の点線で示したコントラスト値が図７のダミーパターンＷＬＤが無い際のコントラストを示している。
【００２７】
図８においては、Ｗ＝λ／ＮＡ、図９においては、Ｓ＝１．２λ／ＮＡの場合を示した（λは露光波長、ＮＡ露光装置の開口数を示している）。
【００２８】
これらの結果より、ダミーパターンが無い場合に対して１０％以上のコントラストの向上効果が得られている条件を好適な条件と判断した結果、図８からダミーパターンＷＬＤとワード線の端部との間隔Ｓにおける好適な条件はＳ≦２．２λ／ＮＡ、一方、図９からダミーパターンＷＬＤの幅Ｗにおける好適な条件もＷ≦２．２λ／ＮＡがよいことがわかった。
【００２９】
ただし、ダミーパターンＷＬＤとワード線の端部との間隔Ｓについては、あまり狭すぎるとワード線の端部のコントラストの面ではなく、間隔Ｓ部分のレジストショートという問題が生じてしまうことから、現実的にはレジスト抜け性の解像限界からワード線端部パターンのライン幅Lの１．５倍以上とすることが望ましい。
【００３０】
また、ダミーパターンＷＬＤの幅Ｗについても短すぎると、ダミーパターンＷＬＤ自体の露光マージンが低下してしまうことから、ダミーパターンＷＬＤ自体の露光マージンの点からダミーパターン幅の最小寸法としては、０．３λ／ＮＡ以上が現実的である。
【００３１】
以上のことから、ダミーパターンＷＬＤの幅ＷおよびダミーパターンＷＬＤとワード線の端部との間隔Ｓの好適条件としては、１．５×L ≦ Ｓ ≦ ２．２×λ／ＮＡ、０．３×λ／ＮＡ ≦ Ｗ ≦ ２．２×λ／ＮＡの条件とすることがよいことがわかった。
【００３２】
以上のことから、シリコン窒化膜１１４をマスクにしてワード線ＷＬをエッチングにより形成する際に、ワード線ＷＬの端部（先端）のレジストパターンの細りがダミーパターンＷＬＤにより改善され、パターン加工時の倒れマージンが改善し、安定した高い歩留まりの不揮発性半導体記憶装置を提供することができる。
【００３３】
なお、本実施形態においては、ダミーパターンＷＬＤを１本形成しているが、複数本のダミーパターンを併設することで、上述した実施形態においては説明を省略した層間絶縁膜を平坦化する際の負荷を軽減するようにしてもよい。
【００３４】
また、上述した実施形態では、ＮＡＮＤ型の不揮発性半導体記憶装置を例に本発明を説
明したが、ワード線やビット線を有する半導体記憶装置などの他の半導体装置に対しても本発明を適用することができる。すなわち、パターン倒れが生じるようなライン状のパターンを有するあらゆる半導体装置に対して、本発明を適用することができる。また、その際、レジストでパターニングされる下地層である被パターニング材は適宜選択される。
【００３５】
さらに、上述した実施形態では、ライン状のパターンであるワード線の一端側にのみのダミーパターンを設けたが、ワード線の両端側に設けてもよい。
【００３６】
また、ライン状のパターンはワード線に限らず、ビット線などのパターンであってもよい。
【００３７】
さらに、ワード線の端部の倒れ倒れ防止効果の判別手法として、ワード線の端部の像強度分布からＡ−Ａ‘断面におけるＢ−Ｂ‘位置でのコントラストを指標に用いたが、これだけに限定されるものではなく適時適切な判定手段を用いてもよい。たとえば、Ａ−Ａ‘断面ではなくＢ−Ｂ‘断面を用いてもよい。また、リソグラフィ工程時の像強度分布に限るものではなく、たとえばレジスト中の潜像分布を用いてもよいし、現像後のレジストパターン形状情報から判定手法を決めて適用することも可能である。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を説明する平面図
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を説明する断面図
【図３】製造途中の一段階における断面構造を模式的に示す図（その１）
【図４】製造途中の一段階における断面構造を模式的に示す図（その２）
【図５】製造途中の一段階における断面構造を模式的に示す図（その３）
【図６】製造途中の一段階における断面構造を模式的に示す図（その４）
【図７】ダミーパターンがある場合と無い場合における図１中Ａ−Ａ’断面における像強度分布を説明するための図
【図８】コントラストのダミーパターンとワード線の端部との間隔依存性を説明するための図
【図９】コントラストのダミーパターンの幅依存性を説明するための図
【符号の説明】
【００３９】
ＷＬワード線、ＳＧＬセレクトゲート線、ＷＬＤダミーパターン、
１００半導体基板、１０２素子分離絶縁膜、１０４トンネル絶縁膜、
１０６第１の多結晶シリコン膜、１０８電極間絶縁膜、１１０
第２の多結晶シリコン膜、１１２低抵抗導電膜、１１４シリコン窒化膜、
１２０反射防止膜、１２２フォトレジスト

【特許請求の範囲】
【請求項１】
半導体基板上に、被パターニング部材を形成する工程と、
前記被パターニング部材をパターニングして、複数のライン状のパターンを並列に形成するとともに、前記複数のライン状のパターンの長手方向の端側から所定間隔をもって前記複数のライン状のパターンの端部に対向するように前記長手方向と垂直な方向にダミーパターンを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
露光装置の露光波長がλ、前記露光装置の投影レンズの開口数がＮＡ、前記ライン状のパターンの幅がLである場合の、前記ライン状のパターンの端側と前記ダミーパターンとの間隔Ｓおよび前記ダミーパターンの幅Ｗは
１．５×L ≦ Ｓ ≦ ２．２×λ／ＮＡ、
０．３×λ／ＮＡ ≦ Ｗ ≦ ２．２×λ／ＮＡ
の双方の条件を満たすことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ライン状のパターンは、メモリセルトランジスタのワード線であることを特徴とする請求項１乃至２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に長手方向が所定方向に沿って形成された複数のワード線と、
前記複数のワード線の端部から所定間隔をもって、前記複数のワード線の端部と対向するように、前記所定方向に直交する方向に沿って長手方向が形成されたダミーパターンと
を備えることを特徴とする半導体装置。
【請求項５】
露光装置の露光波長がλ、前記露光装置の投影レンズの開口数がＮＡ、前記ワード線の幅がLである場合の、前記所定間隔Ｓおよび前記ダミーパターンの幅Ｗは
１．５×L ≦ Ｓ ≦ ２．２×λ／ＮＡ、
０．３×λ／ＮＡ ≦ Ｗ ≦ ２．２×λ／ＮＡ
の双方の条件を満たすことを特徴とする請求項４記載の半導体装置。

【図１】