半導体記憶装置
【課題】メモリセルの高密度化を図れるMRAMやPRAM等の半導体記憶装置を提供する。
【解決手段】間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子MTJ1〜MTJ4と、第1及び第2の抵抗変化素子を接続する第1の電極15と、第3及び第4の抵抗変化素子を接続する第2の電極15と、第2及び第3の抵抗変化素子を接続するビット線BL2と、抵抗変化素子と対をなし、第1及び第2の電極と離間して配置されたワード線WL1〜WL4と、第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、第1乃至第4の抵抗変化素子と第1及び第2の電極とビット線とを有するチェーン構造部に第1の電流Iw1を流す第1の電流源と、選択素子にデータを書き込む時、選択素子に対応する第1乃至第4のワード線の中の選択ワード線に第2の電流Iw2を流す第2の電流源とを具備する。
【解決手段】間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子MTJ1〜MTJ4と、第1及び第2の抵抗変化素子を接続する第1の電極15と、第3及び第4の抵抗変化素子を接続する第2の電極15と、第2及び第3の抵抗変化素子を接続するビット線BL2と、抵抗変化素子と対をなし、第1及び第2の電極と離間して配置されたワード線WL1〜WL4と、第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、第1乃至第4の抵抗変化素子と第1及び第2の電極とビット線とを有するチェーン構造部に第1の電流Iw1を流す第1の電流源と、選択素子にデータを書き込む時、選択素子に対応する第1乃至第4のワード線の中の選択ワード線に第2の電流Iw2を流す第2の電流源とを具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、チェーン構造の抵抗変化素子を備えた半導体記憶装置に関する。
【背景技術】
【0002】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(TMR:Tunneling Magneto Resistive)効果を利用した磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)がある。
【0003】
MRAMのメモリセルは、例えば、MTJ(Magnetic Tunnel Junction)素子とスイッチング素子とを含んで構成されている。ここで、スイッチング素子にMOSFETを用いた場合のセルサイズは、MTJ素子の短辺をF(Feature size:最小加工寸法)、長辺を2Fとすると、12F2となり、DRAMやフラッシュメモリよりも大きい。そこで、容易軸書き込みのビット線をMTJ素子の下部に配置し、かつ下部電極とこのコンタクトのフリンジをセルファラインで形成する場合がある。この場合、セルサイズは10F2と小さくなるが、微細化には不十分であった。
【0004】
256Mビットクラスの大容量のMRAMを実現するには、セル面積を1μm2程度以下とし、セルの周辺回路も小さくする必要がある。セル面積を1μm2程度以下にするためには、セルの設計ルールのFを0.13μm程度に微細化することが必要である。セルの周辺回路も小さくし、セルの占有率を0.6程度にするためには、セルの書き込み電流値を1mA程度以下にすることが必須である。しかし、現在報告されているMTJ素子の書き込み電流値は、セル幅Fが0.4μm程度の場合に、小さいものでも8〜10mA程度である(例えば、非特許文献1、2参照)。
【0005】
最近報告されているスピン注入型MRAMは、MTJ素子の膜面に対して垂直方向に電流を流し、その電流の流す方向によって、記録層にスピンが注入されて磁化反転が起こる。スピン注入用のMTJ素子を垂直磁化型とした場合、膜面垂直方向に一軸異方性を持たせればよく、平面磁化型(平行磁化型)のように平面方向に形状磁気異方性を持たせる必要がない。このため、MTJ素子のアスペクト比を1にして、原理的には加工限界までMTJ素子を小さくすることが可能である。また、平面磁化型のように2軸でそれぞれ異なる方向に電流磁場を発生させる電流磁界配線が不要となり、MTJ素子の上下電極につながる2端子が存在すれば動作が可能となるため、1ビット辺りのセル面積を縮小させることが可能である(例えば、非特許文献3参照)。
【0006】
しかしながら、1個のMTJ素子に対して、1個のMOSFETをスイッチング素子として使用するためには、MTJ素子の磁化反転が起こるために必要な電流を流せるサイズのMOSFETが必要である。さらに、書き込み電流の低減が必須課題であることから、セルサイズの縮小を妨げていた。さらに、従来のセル構造では、MTJ素子を3次元方向に積層することも困難であるため、飛躍的にセル密度を向上させることは困難であった。
【非特許文献1】Roy Scheuerlein et.al."A 10ns R and W Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128-pp.129
【非特許文献2】Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course
【非特許文献3】W.C.Jeong et.al."High scalable MRAM using field assisted current induced switching",2005 VLSI Sympo. Technical Digest pp.184-pp.185
【非特許文献4】S.Mangin et al.,Nature Materials,Vol.5,Mar 2006
【特許文献1】特開2004−517504号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、セルの高密度化を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0008】
本発明の一視点による半導体記憶装置は、第1の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子と、前記第1の抵抗変化素子の一端と前記第2の抵抗変化素子の一端とを接続する第1の電極と、前記第3の抵抗変化素子の一端と前記第4の抵抗変化素子の一端とを接続する第2の電極と、前記第2の抵抗変化素子の他端と前記第3の抵抗変化素子の他端とを接続するビット線と、前記第1乃至第4の抵抗変化素子と対をなし、前記第1及び第2の電極と離間して配置され、前記第1の方向と異なる第2の方向に延在された第1乃至第4のワード線と、前記第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、前記第1乃至第4の抵抗変化素子と前記第1及び第2の電極と前記ビット線とを有するチェーン構造部に第1の電流を流す第1の電流源と、前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第1乃至第4のワード線の中の選択ワード線に第2の電流を流す第2の電流源とを具備する。
【発明の効果】
【0009】
本発明によれば、セルの高密度化を図ることが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【0010】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0011】
[1]第1の実施形態
第1の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)を例に挙げ、抵抗変化素子である複数のMTJ(Magnetic Tunnel Junction)素子をチェーン構造にしている。
【0012】
[1−1]磁気ランダムアクセスメモリの構造
図1は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0013】
図1に示すように、半導体基板(図示せず)の上方に、複数のMTJ素子MTJ1〜MTJ6が一定間隔を有して紙面の横方向に配置されている。MTJ素子MTJ1〜MTJ6は、膜面に対して垂直方向に電流を流すことで記録が行われる。MTJ素子MTJ1〜MTJ6上には、導電性のコンタクト層17がそれぞれ積層されている。コンタクト層17は、MTJ素子MTJ1〜MTJ6と一体に形成され、MTJ素子MTJ1〜MTJ6と同一の平面形状を有している。
【0014】
MTJ素子MTJ1、MTJ2の下部同士、MTJ素子MTJ3、MTJ4の下部同士、MTJ素子MTJ5、MTJ6の下部同士は、下部電極15でそれぞれ接続されている。MTJ素子MTJ2、MTJ3の上部同士はコンタクト層17を介してビット線BL2で接続され、MTJ素子MTJ4、MTJ5の上部同士はコンタクト層17を介してビット線BL3で接続されている。MTJ素子MTJ1と隣接するMTJ素子(図示せず)の上部同士はコンタクト層17を介してビット線BL1で接続され、MTJ素子MTJ6と隣接するMTJ素子(図示せず)の上部同士はコンタクト層17を介してビット線BL4で接続されている。
【0015】
MTJ素子MTJ1〜MTJ6の真下には、MTJ素子MTJ1〜MTJ6と対をなしてワード線WL1〜WL6が配置されている。これらワード線WL1〜WL6は、MTJ素子MTJ1〜MTJ6のそれぞれと対向して配置されている。ワード線WL1〜WL6は、下部電極15と離間し、紙面の奥方向(又は手前方向)に平行して延在している。
【0016】
このように第1の実施形態に係る磁気ランダムアクセメモリでは、ビット線BL1→MTJ素子MTJ1→下部電極15→MTJ素子MTJ2→ビット線BL2→MTJ素子MTJ3→下部電極15→MTJ素子MTJ4→ビット線BL3→MTJ素子MTJ5→下部電極15→MTJ素子MTJ6→ビット線BL4の順に繋がったチェーン構造となっている。
【0017】
このようなチェーン構造部の端部(例えば、ビット線BL1、BL4)には、選択セルにデータを書き込むときにチェーン構造部に電流を流すための第1の電流源(図示せず)が接続されている。この第1の電流源は、チェーン構造部の一方の端部(例えば、ビット線BL1又はビット線BL4)にだけ設けてもよいし、チェーン構造部の両方の端部(例えば、ビット線BL1及びビット線BL4)に設けてもよい。
【0018】
ワード線WL1〜WL6の端部には、書き込み動作時に、選択セルに対応するワード線に電流を流すための第2の電流源(図示せず)が接続されている。この第2の電流源は、ワード線WL1〜WL6の一方の端部にだけ設けてもよいし、ワード線WL1〜WL6の両方の端部に設けてもよい。さらに、第2の電流源は、複数のワード線WL1〜6のそれぞれに設けてもよいし、複数のワード線WL1〜6で共有してもよい。
【0019】
[1−2]磁気ランダムアクセスメモリの製造方法
図2乃至図5は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【0020】
まず、図2に示すように、CMOS回路や多層配線等が形成された半導体基板(図示せず)上に絶縁膜11が形成され、この絶縁膜11内に溝12が形成される。次に、Ta、TaN等からなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にめっき法によりCu等からなる金属材13が形成される。そして、CMP(Chemical Mechanical Polish)法を用いて金属材13が平坦化され、溝12内に金属材13が埋め込まれる。これにより、溝12内に金属材13からなるワード線WL1〜WL6が形成される。
【0021】
次に、図3に示すように、ワード線WL1〜WL6及び絶縁膜11上に酸化防止のSiN等からなる絶縁性のライナー膜14が形成される。次に、ライナー膜14上に、下部電極15、MTJ膜16、コンタクト層17が積層で形成される。
【0022】
次に、図4に示すように、RIE(Reactive Ion Etching)及びイオンミリング等を用いて、下部電極15をストッパーとして、コンタクト層17及びMTJ膜16が一括加工される。これにより、MTJ素子MTJ1〜MTJ6がセル毎に分断される。
【0023】
次に、図5に示すように、下部電極15が所定形状に加工される。その後、HDP(High Density Plasma)法等を用いて、SiOx系の絶縁膜18が充填される。そして、CMP法を用いて絶縁膜18が平坦化され、コンタクト層17を露出させる。次に、Ti、TiN等のバリアメタル膜(図示せず)とAlCu等の配線材19が積層される。
【0024】
次に、図1に示すように、通常のリソグラフィー法及びRIE法を用いて配線材19が加工され、ビット線BLが形成される。最後に、パッシベーション膜(図示せず)が形成され、メモリセル部が完成する。
【0025】
[1−3]書き込み方法
第1の実施形態の書き込み方法は、スピン注入磁化反転技術を用いた書き込み方法を用いる。スピン注入磁化反転の理論は次のような式に基づいている。尚、詳細については、非特許文献4を参照されたい。
【0026】
平行磁化型のMTJ素子におけるスピン注入書き込みの磁化反転電流Icは、(式1)、(式2)のように示される。(式1)は、磁化状態が平行(P)から反平行(AP)に反転する場合を示し、(式2)は、磁化状態が反平行(AP)から平行(A)に反転する場合を示している。
【0027】
【数1】
【0028】
上記(式1)、(式2)において、Ms:記録層の飽和磁化、V:記録層の体積、α:記録層のGilbertダンピング定数、A:輸送モデルに関する定数、H:ウェハ面内方向の印加磁場(面内方向)、Hdip:固定層からの漏れ磁場(面内方向)、P:スピン分極率、Hk//:異方性磁場(面内方向)、g:記録層とピンド層の相対角度に関する係数である。
【0029】
垂直磁化型のMTJ素子におけるスピン注入書き込みの磁化反転電流Icは、(式3)、(式4)のように示される。(式3)は、磁化状態が平行(P)から反平行(AP)に反転する場合を示し、(式4)は、磁化状態が反平行(AP)から平行(A)に反転する場合を示している。
【0030】
【数2】
【0031】
上記(式3)、(式4)において、Ms:記録層の飽和磁化、V:記録層の体積、α:記録層のGilbertダンピング定数、A:輸送モデルに関する定数、H:ウェハ面内方向の印加磁場(垂直方向)、Hdip:固定層からの漏れ磁場(垂直方向)、P:スピン分極率、Hk⊥:異方性磁場(垂直方向)、g:記録層と固定層の相対角度に関する係数である。
【0032】
図6は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。図7(a)乃至(c)は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作のタイミングを示す。図8は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリのTMR曲線を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
【0033】
図6に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0034】
ここで、例えば、書き込み電流Iw1はチェーン構造部に右方向に流し、書き込み電流Iw2はワード線WLに紙面に対して手前から奥に向かって流す。この場合、選択セルのMTJ素子MTJ3に対しては、書き込み電流Iw1が記録層から固定層に流れ(電子が固定層から記録層に流れ)、固定層及び記録層の磁化方向が平行状態となる。これにより、例えば“0”データが書き込まれる。
【0035】
一方、例えば、書き込み電流Iw1はチェーン構造部に左方向に流し、書き込み電流Iw2はワード線WLに紙面に対して奥から手前に向かって流す。この場合、選択セルのMTJ素子MTJ3に対しては、書き込み電流Iw1が固定層から記録層に流れ(電子が記録層から固定層に流れ)、固定層及び記録層の磁化方向が反平行状態となる。これにより、例えば“1”データが書き込まれる。
【0036】
尚、上述する“0”、“1”データの書き込み例において、電流Iw2の流す方向は上記の方向に限定されず、書き込み電流をより低減できる方向に最適化することが可能である。
【0037】
一例として、次のような面内磁化型(平行磁化型)のMTJ素子を用いた場合の動作を考える。
【0038】
・RA=10Ω・μm2、MR=100%
・素子サイズ=0.1×0.1μm2のとき、MTJ素子の抵抗Rmtjは1KΩ(平行状態P)又は2KΩ(反平行状態AP)
・反転電流閾値は、以下の通りである。
【0039】
電流密度Jc=0.1MA/cm2(外部磁場印加時)、電流値Ic=0.01mA
電流密度Jc=0.3MA/cm2(外部磁場印加なし)、電流値Ic=0.03mA
・チェーン規模は64ビット/ビット線と仮定すると、各素子抵抗値は1KΩ(平行状態Pの時)であり、64ビットで64KΩとなるので、回路の動作時のビット線の両側の電位差は0.64Vとなる。一方、反平行状態APの時は抵抗が2倍になるので、回路の動作時のビット線の両側の電位差は1.28Vとなる。
【0040】
このような考察により、書き込み動作時のビット線の電圧は、0.64〜1.28V+αと考えられ、例えば1.5V程度が望ましい。チェーン構造部に流す書き込み電流Iw1は、0.02mAが望ましい。この書き込み電流Iw1は、定電流回路を用いて制御するとよい。磁場印加のための書き込み電流Iw2は、1mAを流して、50Oeを選択セルに印加し、磁化反転閾値Icを変化させるとよい。
【0041】
書き込み電流Iw1、Iw2を流すタイミングは、次の3つの例が考えられる。図7(a)に示すように、書き込み電流Iw2を先に流し始めた後に、書き込み電流Iw1を流し始めてもよい。図7(b)に示すように、書き込み電流Iw1を先に流し始めた後に、書き込み電流Iw2を流し始めてもよい。図7(c)に示すように、書き込み電流Iw1、Iw2を同時に流し始めてもよい。尚、本実施形態の場合は、図7(a)のように、WL電流Iw2を先に流してトルクを与えた上でBL電流Iw1を流すのが望ましい。
【0042】
このような書き込み動作によれば、電流磁場Hが発生しているワード線WLの直上のMTJ素子MTJのみ電流磁場Hの影響でスピン注入による磁化反転閾値Icが低減している。このような電流磁場のアシスト効果により、選択セルのMTJ素子MTJのみ磁化反転し易くなっているため(図8参照)、チェーン構造部に流れる電流Iw1によって、選択的にMTJ素子MTJのみに磁化反転を起こすことができる。
【0043】
[1−4]読み出し方法
第1の実施形態の読み出し方法は、トンネル磁気抵抗効果を利用したデータ読み出し方法を採用する。
【0044】
図9は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。図10は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作のタイミングを示す。図11は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の期待値を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
【0045】
まず、本実施形態の読み出し動作は、図10に示すように、基本的に3サイクルからなる。第1サイクルと第2サイクルは、読み出し動作(R)と書き込み動作(W)を含んでいる。第3サイクルの書き込み動作(W0/1)はデータの書き戻しステップであるため、セルの状態に応じて電流Iw1−3を流す方向が変わるので、±両方の波形が示されている。
【0046】
尚、第1サイクルと第3サイクルとからなる2サイクル動作や、第2サイクルと第3サイクルとからなる2サイクル動作も可能である。つまり、第1サイクル又は第2サイクルのいずれか一方だけを行って、セルの“1”、“0”を判別した後、データを書き戻すための第3サイクルを行うことも可能である。
【0047】
次に、図9乃至図11を用いて、選択セルのMTJ素子MTJ3のデータを読み出す場合について具体的に説明する。尚、図9のMTJ素子に上から下(記録層から固定層)へ電流を流す場合が、図10のIr1波形のプラス側と対応している。
【0048】
(イニシャル状態)
まず、図10に示すように、選択セルのイニシャル状態を読み出す(R)。具体的には、チェーン構造部の右方向に電流Ir1−0を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−0を流す。これにより、チェーン構造部のイニシャル状態の抵抗値Ω0を読み出す(R)。
【0049】
(第1サイクル)
第1サイクルでは、図10に示すように、選択セルに電流Iw1−1、Ir1−1を流し、“0”期待書き込み動作(W0)と読み出し動作(R)を行う。ここで、“0”期待書き込み動作(W0)を行う間、選択セルに対応するワード線に電流Iw2を流す。
【0050】
具体的には、図9に示すように、チェーン構造部の右方向に電流Iw1−1を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Iw1−1を流す。この電流Iw1−1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この間、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。このように、MTJ素子MTJ3に“0”期待書き込み動作を行う(W0)。
【0051】
次に、チェーン構造部の右方向に電流Ir1−1を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−1を流す。これにより、“0”期待書き込みを行った結果のチェーン構造部の抵抗値Ω1を読み出す(R)。
【0052】
(第2サイクル)
第2サイクルでは、図10に示すように、選択セルに電流Iw1−2、Ir1−2を流し、“1”期待書き込み動作(W1)と読み出し動作(R)を行う。ここで、“1”期待書き込み動作(W1)を行う間、選択セルに対応するワード線に電流Iw2を流す。
【0053】
具体的には、図9に示すように、チェーン構造部の左方向に電流Iw1−2を流し、MTJ素子MTJ3の下から上(固定層から記録層)へ電流Iw1−2を流す。この電流Iw1−2によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この間、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。このように、MTJ素子MTJ3に“1”期待書き込み動作を行う(W1)。
【0054】
次に、チェーン構造部の右方向に電流Ir1−2を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−2を流す。これにより、“1”期待書き込みを行った結果のチェーン構造部の抵抗値Ω2を読み出す(R)。
【0055】
(第3サイクル)
第3サイクルでは、図10に示すように、選択セルに電流Iw1−3を流し、“0”又は“1”期待書き込み動作(W0/1)を行う。ここで、データ書き戻しのための書き込み動作(W0/1)を行う間、選択セルに対応するワード線に電流Iw2を流す。
【0056】
具体的には、まず、読み出し動作(R)で得られた抵抗値Ω0、Ω1、Ω2をもとに、選択セルのMTJ素子MTJ3のデータの判別が行われる。
【0057】
つまり、図11に示すように、イニシャル状態の抵抗値Ω0と比較して、“0”期待書き込み結果の抵抗値Ω1が変化せず、“1”期待書き込み結果の抵抗値Ω2が上昇すれば、選択セルのデータは“0”であると判別できる。一方、イニシャル状態の抵抗値Ω0と比較して、“0”期待書き込み結果の抵抗値Ω1が減少し、“1”期待書き込み結果の抵抗値Ω2が変化しなければ、選択セルのデータは“1”であると判別できる。
【0058】
本例では、選択セルのデータが“0”であったとする。このため、“0”期待書き込みが行われるように、図9に示すように、チェーン構造部の右方向に電流Iw1−3を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Iw1−3を流す。そして、この電流Iw1−3によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この間、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。このように、MTJ素子MTJ3に“0”期待書き込み動作を行われ、イニシャル状態のデータに書き戻される。
【0059】
尚、読み出し時、ビット線の電圧は0.4V程度が望ましい。チェーン構造部に流す電流Ir1−1、Ir1−2、Ir1−3は、3μA程度で、誤反転は起こらないよう十分マージンをとることが望ましい。電流Ir1−0、Ir1−1、Ir1−2の電流値は、電流Iw1−1、Iw1−2、Iw1−3の電流値よりも小さいことが望ましい。電流Iw1−1、Iw1−2、Iw1−3の電流値は、例えば、図6、7で説明した書き込み電流Iw1の電流値と同程度である。
【0060】
[1−5]MTJ素子
(構造)
図12(a)は、本発明の第1の実施形態に係るMTJ素子MTJの第1の例を示す断面図である。第1の例に係るMTJ素子MTJは、シングルジャンクション型と呼ばれているMTJ素子MTJである。以下に、MTJ素子の第1の例について説明する。
【0061】
図12(a)に示すように、下地層150上には、反強磁性層151、強磁性層152、トンネル障壁層153、強磁性層154及び保護層155が順次形成されている。
【0062】
本例では、強磁性層152が磁化の向きが固定される固定層(ピン層、固着層)として機能し、強磁性層154が磁化の向きが反転する記録層(フリー層)として機能する。反強磁性層151は、強磁性層152の磁化の向きを固定する層である。固定層として機能する強磁性層152の磁化の向きは、例えば反強磁性層151を用いて固定してもよい。
【0063】
尚、下地層150は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層155は、例えば強磁性層や反強磁性層を保護するための層であり、下地層150と同様、必要に応じて設けられる。保護層155は、例えばハードマスク層を利用して形成されてもよい。これら下地層150及び保護層155に関する事項は、以下に説明する第2〜第4の例においても同様である。
【0064】
図12(b)は、本発明の第1の実施形態に係るMTJ素子MTJの第2の例を示す断面図である。第2の例に係るMTJ素子MTJは、ダブルジャンクション型と呼ばれているMTJ素子MTJである。以下に、MTJ素子の第2の例について説明する。
【0065】
図12(b)に示すように、下地層150上には、反強磁性層151−1、強磁性層152−1、トンネル障壁層153−1、強磁性層154、トンネル障壁層153−2、強磁性層152−2、反強磁性層151−2、及び保護層155が順次形成されている。
【0066】
本例では、強磁性層152−1、152−2が固定層として機能し、強磁性層154が記録層として機能する。反強磁性層151−1は、強磁性層152−1の磁化の向きを固定する層であり、反強磁性層151−2は、強磁性層152−2の磁化の向きを固定する層である。
【0067】
本例のようなダブルジャンクション型のMTJ素子MTJは、例えば図12(a)に示すシングルジャンクション型のMTJ素子MTJと比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるMR比(magneto-resistance ratio)をさらに大きくできる、という利点がある。
【0068】
尚、固定層及び記録層は、それぞれ、強磁性層/非磁性層/強磁性層のように非磁性層を挟んで強磁性層を2層含む構造や、強磁性層/非磁性層/強磁性層/非磁性層/強磁性層のように強磁性層を3層含む構造、さらには、これを拡張して更に多くの強磁性層を含む構造も含まれる。但し、スピン注入型のダブルジャンクション構造においては、強磁性層152−1、152−2のうち一方は奇数、他方は偶数の強磁性層を含む多層構造であることが望ましい。例えば、強磁性層152−1は2層の強磁性層を含み、強磁性層152−2は3層の強磁性層を含む構造となる。
【0069】
図12(c)は、本発明の第1の実施形態に係るMTJ素子MTJの第3の例を示す断面図である。第3の例に係るMTJ素子MTJは、第1の例に係るMTJ素子MTJの強磁性層152、154を、強磁性層と非磁性層とのスタック構造としたものである。以下に、MTJ素子の第3の例について説明する。
【0070】
図12(c)に示すように、第3の例に係るMTJ素子MTJのスタック構造としては、強磁性層/非磁性層/強磁性層の三層膜を挙げることができる。本例では、強磁性層152が強磁性層161/非磁性層162/強磁性層163の三層膜とされ、強磁性層154が強磁性層164/非磁性層165/強磁性層166の三層膜とされている。
【0071】
固定層として機能する強磁性層152をスタック構造とした場合、例えば強磁性層161/非磁性層162/強磁性層163の三層膜とした場合、強磁性層161と強磁性層163との間に、非磁性層162を介して反強磁性結合を生じさせるのがよい。さらに上記三層膜に接して反強磁性層151を設ける。このような構造とすることで、固定層として機能する強磁性層152、特に強磁性層163の磁化の向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層152、特に強磁性層163は、電流磁界の影響を受け難くなり、固定層として機能する強磁性層152の磁化の向きが、不慮に反転することを抑制することができる。
【0072】
また、記録層として機能する強磁性層154をスタック構造とした場合、例えば強磁性層164/非磁性層165/強磁性層166の三層膜とした場合にも、強磁性層164と強磁性層166との間に、非磁性層165を介して反強磁性結合を生じさせておくのがよい。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはMTJ素子MTJの大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【0073】
また、記録層として機能する強磁性層154は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、磁化の向きがより反転し易い層のことである。
【0074】
強磁性層154を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【0075】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層164/非磁性層165/強磁性層166の三層膜である場合、例えば強磁性層166を、ソフト強磁性層とすることもできる。
【0076】
本例では、強磁性層152、154それぞれをスタック構造としているが、強磁性層152のみ、あるいは強磁性層154のみをスタック構造としてもよい。
【0077】
図12(d)及び(e)は、本発明の第1の実施形態に係るMTJ素子MTJの第4の例を示す断面図である。第4の例に係るMTJ素子MTJは、第1及び第2の例に係るMTJ素子MTJの反強磁性層151を省略し、保持力差型構造の例である。以下に、MTJ素子の第4の例について説明する。
【0078】
図12(d)及び(e)に示すように、固定層として機能する強磁性層152に隣接して反強磁性層151を設けていない。この場合、固定層として機能する強磁性層152の保持力を、記録層として機能する強磁性層154の保持力よりも十分大きくしている。
【0079】
尚、図12(a)乃至(e)において図示する“MAGNET”は、“FERROMAGNET(フェロマグネット)”と“FERRIMAGNET(フェリマグネット)”の両方を含むものとする。
【0080】
(平面形状)
MTJ素子MTJの平面形状は、例えば、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型(凹型)等種々変更可能である。
【0081】
MTJ素子MTJにおける固定層、非磁性層及び記録層は、例えば一括加工されて同じ平面形状となっているが、これに限定されない。例えば、固定層及び非磁性層は四角形にし、記録層のみ十字形状にしてもよい。
【0082】
(材料)
固定層及び記録層の材料には、次のような強磁性材料が用いられる。例えば、Fe,Co,Ni、それらの積層膜、又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2,RXMnO3−Y(R;希土類、X;Ca,Ba,Sr)等の酸化物の他、NiMnSb,PtMnSb等のホイスラー合金等を用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ag,Cu,Au,Al,Mg,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Ir,W,Mo,Nb等の非磁性元素が多少含まれていてもよい。
【0083】
非磁性層の材料には、例えば、Al2O3,SiO2,MgO,AlN,Bi2O3,MgF2,CaF2,SrTiO2,AlLaO3等の様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【0084】
ここで、非磁性層としてMgO(酸化マグネシウム)、AlO(酸化アルミニウム、例えばAl2O3)等の絶縁体が用いられた場合、MTJ素子MTJはTMR(Tunneling Magneto Resistive)効果を有する。非磁性層としてCu、Pt等の金属が用いられた場合、MTJ素子MTJはGMR(Giant Magneto Resistive)効果を有する。
【0085】
(磁化配置)
図13(a)及び(b)、図14(a)及び(b)は、本発明の第1の実施形態に係るMTJ素子の平行又は反平行の磁化配置の図を示す。
【0086】
図13(a)及び図14(a)に示すように、MTJ素子MTJの固定層及び記録層の磁化方向が平行(同じ向き)となった場合、非磁性層のトンネル抵抗は最も低くなる。この状態を、例えば“0”状態とする。
【0087】
一方、図13(b)及び図14(b)に示すように、MTJ素子MTJの固定層及び記録層の磁化方向が反平行(逆向き)となった場合、非磁性層のトンネル抵抗は最も高くなる。この状態を、例えば“1”状態とする。
【0088】
尚、固定層及び記録層の磁化の安定方向は、図13(a)及び(b)のように、膜面に対して平行な方向である平行磁化型でもよいし、図14(a)及び(b)に示すように、膜面に対して垂直な方向である垂直磁化型でもよい。
【0089】
ここで、MTJ素子MTJが平行磁化型の場合において、形状磁気異方性を利用するときは、例えば、MTJ素子の磁化容易軸の方向(長辺方向)はビット線BLの延在方向を向き、MTJ素子の磁化困難軸の方向(短辺方向)はワード線WLの延在方向を向く。
【0090】
[1−6]効果
上記第1の実施形態によれば、MTJ素子をチェーン構造にし、1ビットのMTJ素子への選択書き込みを可能にする。これにより、1MTJ素子の動作に必要なトランジスタのサイズを縮小させることで、セルの高密度化を実現できる。
【0091】
[2]第2の実施形態
第2の実施形態は、第1の実施形態のMTJ素子とビット線との間にコンタクトをさらに設けた例である。
【0092】
[2−1]磁気ランダムアクセスメモリの構造
図15は、本発明の第2の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第2の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0093】
図15に示すように、第2の実施形態において、上記第1の実施形態と異なる点は、MTJ素子MTJ1〜MTJ6とビット線BL1〜BL4との間にコンタクト層21をそれぞれ設けている点である。
【0094】
つまり、第1の実施形態では、MTJ素子MTJ1〜MTJ6上のコンタクト層17がビット線BL1〜BL4に直接接続されていた。これに対し、第2の実施形態では、MTJ素子MTJ1〜MTJ6上のコンタクト層17を、ビット線BL1〜BL4に直接接続せず、コンタクト層21を介してビット線BL1〜BL4に接続している。
【0095】
コンタクト層21は、図示するようにMTJ素子MTJ1〜MTJ6と異なる面積を有してもよい。例えば、コンタクト層21の平面形状は、MTJ素子MTJ1〜MTJ6及びコンタクト層17の平面形状より小さい。
【0096】
このような構造は、第1の実施形態と同様、コンタクト層17を形成した後、コンタクト層17上に絶縁膜を堆積した後、リソグラフィー法と加工技術を用いて絶縁膜の一部を除去してコンタクト層17を露出するコンタクトホールを形成する。そして、このコンタクトホールを導電材で埋め込むことで、コンタクト層21を形成している。
【0097】
尚、第2の実施形態の書き込み/読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0098】
[2−2]効果
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【0099】
第1の実施形態では、MTJ素子MTJ上に堆積した絶縁膜18をCMPで平坦化するとき、このCMP時に膜厚ばらつきが生じるおそれがある。しかし、第2の実施形態では、ビット線BLとMTJ素子MTJ上のコンタクト層17を直接接続させずに、コンタクト層21を設けている。従って、第1の実施形態における膜厚ばらつきをコンタクト層21で吸収することができる。これにより、プロセス的に余裕があるMRAMインテグレーションが可能となるため、歩留まりを向上できる。
【0100】
[3]第3の実施形態
第3の実施形態では、第1の実施形態のワード線上にヒーター層を追加することで、書き込み動作時に熱アシスト効果を得るものである。
【0101】
[3−1]磁気ランダムアクセスメモリの構造
図16は、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第3の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0102】
図16に示すように、第3の実施形態において、上記第1の実施形態と異なる点は、ワード線WL1〜WL6上にヒーター層31をそれぞれ形成している点である。
【0103】
ヒーター層31は、ワード線WL1〜WL6と積層して一体形成されており、ワード線WL1〜WL6と接している。ヒーター層31と下部電極15との間には絶縁性のライナー膜14を設けることで、ヒーター層31は下部電極15と絶縁されている。尚、絶縁性のヒーター層31を用いれば、ヒーター層31は下部電極15と接してもよい。
【0104】
ヒーター層31は、ワード線WL1〜WL6に電流を流すことで加熱される。このようなヒーター層31の材料としては、次のようなものが挙げられる。これらの材料の中から必要加熱温度やプロセスインテグレーションによって最適な選択を行う。
【0105】
(a)Ni−Cr、Ni−Cr−Fe系の合金、又はこれらに少量のSiを添加した合金
(b)Cu−Ni、Cu−Ni−Zn−W系の合金
(c)W、W−Th酸化物、W−Mo系、W−Re等のW系合金
(d)Ta、Ta−W−Hf等のTa系合金
(e)Ti−Al−酸化物合金
ライナー膜14は、加熱されたヒーター層31の熱をMTJ素子MTJ1〜MTJ6に効率よく伝導させるために熱伝導性がよく、かつ、プロセスとの整合性がよい絶縁材料が望ましい。このような材料としては、例えば、SiO2、SiN、AlOx等があげられる。
【0106】
[3−2]磁気ランダムアクセスメモリの製造方法
図17乃至図21は、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【0107】
まず、図17に示すように、CMOS回路や多層配線等が形成された半導体基板(図示せず)上に絶縁膜11が形成される。次に、スパッタ法等により、Ti、TiN等からなるバリアメタル膜(図示せず)とAlCu等の低抵抗の金属材13が絶縁膜11上に積層される。さらに、金属材13上にヒーター層31が積層される。
【0108】
次に、図18に示すように、RIE法及びイオンミリング法等を用いて、金属材13及びヒーター層31が一括加工される。これにより、ワード線WL1〜WL6が形成される。
【0109】
次に、図19に示すように、全面に絶縁膜32が堆積され、ヒーター層31が露出するまで絶縁膜32が平坦化される。次に、エッチングストッパー及び絶縁分離用のSiN等からなる絶縁性のライナー膜14がヒーター層31及び絶縁膜32上に形成される。
【0110】
次に、図20に示すように、ライナー膜14上に、下部電極15、MTJ膜16、上部コンタクト層17が積層される。
【0111】
次に、図21に示すように、RIE及びイオンミリング等を用いて、下部電極15をストッパーとして、上部コンタクト層17及びMTJ膜16が一括加工される。これにより、MTJ素子MTJがセル毎に分断される。次に、下部電極15が所定形状に加工される。その後、HDP法等を用いて、SiOx系の絶縁膜18が充填される。そして、CMP法を用いて絶縁膜18が平坦化され、コンタクト層17を露出させる。
【0112】
次に、図16に示すように、Ti、TiN等のバリアメタル膜(図示せず)とAlCu等の配線材19が積層される。次に、通常のリソグラフィー法及びRIE法を用いて配線材19が加工され、ビット線BLが形成される。最後に、パッシベーション膜(図示せず)が形成され、メモリセル部が完成する。
【0113】
[3−3]書き込み方法
第3の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、選択セルに書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子を選択セルの記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WLに電流Iw2を流し、この電流Iw2による電流磁場Hを選択セルのMTJ素子に印加する。従って、選択セルには、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0114】
これにより、電流磁場Hが発生しているワード線WLの直上のMTJ素子MTJのみ電流磁場Hの影響でスピン注入による磁化反転閾値Icが低減する。このため、チェーン構造部に流れる電流Iw1によって、選択的にMTJ素子MTJのみに磁化反転が起こる。
【0115】
ここで、第3の実施形態では、ワード線WLに書き込み電流Iw2を流すことで、ワード線WLと積層したヒーター層31が加熱される。このヒーター層31の熱が伝導することで、ヒーター層31の上方のMTJ素子MTJが加熱される。この状態で、MTJ素子MTJの磁化反転のための書き込み電流Iw1をチェーン構造部に流すと、書き込み電流Iw2を印加しているワード線WLの直上のMTJ素子MTJのみ熱の影響でスピン注入による磁化反転閾値Icが低減しているため、書き込み電流Iw1で選択的にこのMTJ素子MTJのみ磁化反転が起こる。
【0116】
このような熱アシストの場合も、書き込み電流Iw1、Iw2を流すタイミングは、図7(a)乃至(c)に示す次の3つの例が考えられる。本実施形態では、書き込み電流Iw2を流して素子を加熱し電流磁場Hを変化させた段階で、チェーン構造部に書き込み電流Iw1を流すため、図7(a)のタイミングが主流であるが、回路動作安定のタイミング(Delay等)などの影響で図7(b)、(c)のタイミングもあり得る。
【0117】
尚、第3の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0118】
[3−4]効果
上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、ワード線WL上にヒーター層31を設けている。このため、書き込み動作時、ワード線WLの書き込み電流Iw2によって発生する電流磁場Hのアシストに加え、ヒーター層31による熱アシストが起こる。このため、スピン注入反転させるために必要な磁化反転閾値Icをさらに低減させることができ、それだけMTJ膜の設計余裕ができ、MTJ膜の信頼性向上を図ることができる。
【0119】
[4]第4の実施形態
第4の実施形態は、第1の実施形態に係るチェーン構造部が梯子型となっている例である。
【0120】
[4−1]磁気ランダムアクセスメモリの構造
図22は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0121】
図22に示すように、第4の実施形態において、第1の実施形態と異なる点は、MTJ素子毎にトランジスタ(例えばMOSFET)が設けられ、MTJ素子とこれに対応するトランジスタが並列接続され、梯子型のチェーン構造部が形成されている点である。
【0122】
具体的には、チェーン構造部の下方には、MTJ素子MTJ1〜MTJ6と同じ間隔でトランジスタTr1〜Tr6が形成されている。MTJ素子MTJ1〜MTJ6(ワード線WL1〜WL6)の真下には、トランジスタTr1〜Tr6のゲート電極G1〜G6がそれぞれ配置されている。トランジスタTr1は、ゲート電極G1とソース/ドレイン拡散層43a、43bとを有する。トランジスタTr2は、ゲート電極G2とソース/ドレイン拡散層43b、43cとを有する。トランジスタTr3は、ゲート電極G3とソース/ドレイン拡散層43c、43dとを有する。トランジスタTr4は、ゲート電極G4とソース/ドレイン拡散層43d、43eとを有する。トランジスタTr5は、ゲート電極G5とソース/ドレイン拡散層43e、43fとを有する。トランジスタTr6は、ゲート電極G6とソース/ドレイン拡散層43f、43gとを有する。従って、ソース/ドレイン拡散層43bはトランジスタTr1とトランジスタTr2とで共有され、ソース/ドレイン拡散層43cはトランジスタTr2とトランジスタTr3とで共有され、ソース/ドレイン拡散層43dはトランジスタTr3とトランジスタTr4とで共有され、ソース/ドレイン拡散層43eはトランジスタTr4とトランジスタTr5とで共有され、ソース/ドレイン拡散層43fはトランジスタTr5とトランジスタTr6とで共有されている。
【0123】
ソース/ドレイン拡散層43aとビット線BL1とはコンタクト45aで接続され、ソース/ドレイン拡散層43bと下部電極15とはコンタクト44aで接続されている。これにより、MTJ素子MTJ1とトランジスタTr1の電流経路の両端(ソースとドレイン)とは並列接続されている。つまり、各セルは、各MTJ素子MTJ1〜MTJ6とこれに対応するトランジスタTr1〜Tr6とがそれぞれ並列接続された構造となっている。そして、各セルは、隣り合うセルと直列接続されている。このように第4の実施形態のチェーン構造部は梯子型になっている。
【0124】
[4−2]磁気ランダムアクセスメモリの製造方法
図23乃至図26は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【0125】
まず、図23に示すように、半導体基板41内にSTI(Shallow Trench Isolation)構造の素子分離領域42が形成される。次に、半導体基板41上にゲート電極G1〜G6が形成され、このゲート電極G1〜G6の両側にソース/ドレイン拡散層43a〜43gが形成される。これにより、MOSFET等からなるトランジスタTr1〜Tr6が形成される。
【0126】
次に、半導体基板41上に絶縁膜11が形成され、この絶縁膜11内に溝12が形成される。次に、Ta、TaN等からなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にめっき法によりCu等からなる金属材13が形成される。そして、CMP法を用いて金属材13が平坦化され、溝12内に金属材13が埋め込まれる。これにより、溝12内に金属材13からなるワード線WL1〜WL6が形成される。
【0127】
次に、ワード線WL1〜WL6及び絶縁膜11上に酸化防止のSiN等からなるライナー膜14が形成される。次に、ソース/ドレイン拡散層43a〜43gに達するコンタクトホールが形成される。このコンタクトホール内にはTiからなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にはCVD法等によりWからなる金属材が形成され、コンタクトホールが埋め込まれる。これにより、コンタクト44a〜44cが形成される。
【0128】
次に、図24に示すように、ライナー膜14及びコンタクト44a〜44c上に、下部電極15、MTJ膜16、コンタクト層17が積層で形成される。
【0129】
次に、図25に示すように、RIE及びイオンミリング等を用いて、下部電極15をストッパーとして、コンタクト層17及びMTJ膜16が一括加工される。これにより、MTJ素子MTJ1〜MTJ6がセル毎に分断される。次に、下部電極15が所定形状に加工される。
【0130】
次に、図26に示すように、HDP法等を用いて、SiOx系の絶縁膜18が充填される。そして、CMP法を用いて絶縁膜18が平坦化され、コンタクト層17を露出させる。次に、ソース/ドレイン拡散層43a〜43gに達するコンタクトホールが形成される。このコンタクトホール内にはTiからなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にはCVD法等によりWからなる金属材が形成され、コンタクトホールが埋め込まれる。これにより、コンタクト45a〜45dが形成される。
【0131】
次に、図22に示すように、Ti、TiN等のバリアメタル膜(図示せず)とAlCu等の配線材19が積層される。次に、通常のリソグラフィー法及びRIE法を用いて配線材19が加工され、ビット線BL1〜BL4が形成される。最後に、パッシベーション膜(図示せず)が形成され、メモリセル部が完成する。
【0132】
[4−3]書き込み方法
図27は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
【0133】
第4の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図27に示すように、選択セルのMTJ素子MTJ3書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0134】
これにより、電流磁場Hが発生しているワード線WL3の直上のMTJ素子MTJ3のみ電流磁場Hの影響でスピン注入による磁化反転閾値Icが低減する。このため、チェーン構造部に流れる電流Iw1によって、選択的にMTJ素子MTJ3のみに磁化反転が起こる。
【0135】
尚、第4の実施形態では、書き込み動作時、トランジスタTr1〜Tr6は全てOFF状態とする。
【0136】
[4−4]読み出し方法
図28は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
【0137】
第4の実施形態の読み出し動作は、第1の実施形態と基本的には同じである。ここで、第4の実施形態では、図28に示すように、MTJ素子MTJ3の下部に配置されたトランジスタTr3のゲートのみをOFF状態にし、同じチェーン構造の他の全てのトランジスタTr1、Tr2、Tr4〜Tr6のゲートをON状態にする。これによって、抵抗分割によって、MTJ素子MTJ3以外のMTJ素子MTJ1、MTJ2、MTJ4〜MTJ6は読み出し電流Irが主としてトランジスタのチャネルを流れ、MTJ素子MTJ3のみMTJ素子自体に読み出し電流Irが流れる。その結果、MTJ素子の信号を損なうことなく、セル電流Irを読み出すことが可能である。
【0138】
尚、トランジスタTr1〜Tr6の抵抗は低いことが望ましい。これは、トランジスタTr1〜Tr6の抵抗が低いほど、セル信号のS/N比が高くなるからである。一例として、トランジスタTr1〜Tr6の抵抗は、MTJ素子MTJ1〜MTJ6の抵抗より低いことが望ましい。
【0139】
[4−5]効果
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、セル毎にトランジスタTrを設け、梯子型のチェーン構造を形成している。これにより、MTJ素子の書き込み電流を流すパスをチェーン構造部内に止めることができるため、トランジスタのチャネルはより低電流の読み出し電流を流せればよく、セルアレイ面積の縮小が可能となる。また、書き込み動作がチェーン構造部のみを流れる電流で可能になるため、書き込み動作の高速化が可能となる。
【0140】
[5]第5の実施形態
第5の実施形態は、第4の実施形態の変形例であり、第4の実施形態のワード線上にヒーター層を設けている。従って、第5の実施形態は、ヒーター層を有する梯子型チェーン構造である。
【0141】
[5−1]磁気ランダムアクセスメモリの構造
図29は、本発明の第5の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第5の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0142】
図29に示すように、第5の実施形態において、上記第4の実施形態と異なる点は、ワード線WL1〜WL6上にヒーター層51を形成している点である。
【0143】
ヒーター層51は、ワード線WL1〜WL6と積層して一体形成されている。ヒーター層51の下面はワード線WL1〜WL6に接し、ヒーター層51の上面は下部電極15に接している。ここで、ヒーター層51は絶縁材で形成することで、ワード線WL1〜WL6と下部電極15とは絶縁されている。尚、導電性のヒーター層51を用いた場合は、ヒーター層51と下部電極15との間に絶縁膜等を設ければよい。
【0144】
ヒーター層51は、ワード線WL1〜WL6に電流を流すことで加熱される。このようなヒーター層51の材料としては、例えば上記第3の実施形態で述べた材料等があげられる。
【0145】
尚、動作原理に関しては、書き込み動作は第3及び第4の実施形態と同じ、読み出し動作は第4の実施形態と同じとなる。
【0146】
[5−2]効果
上記第5の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第5の実施形態は、梯子型のチェーン構造とすることで第4の実施形態と同様の効果を得られ、さらに、ヒーター層51を設けることで第3の実施形態と同様の効果を得ることができる。
【0147】
[6]第6の実施形態
第6の実施形態は、第1の実施形態のチェーン構造部を多層に積層した例である。
【0148】
[6−1]磁気ランダムアクセスメモリの構造
図30は、本発明の第6の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第6の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0149】
図30に示すように、第6の実施形態において、上記第1の実施形態と異なる点は、複数のチェーン構造部を基板面に対して垂直方向に積層している点である。
【0150】
ここで、1つのチェーン構造部に対して、一対の書き込み/読み出しドライバ/シンカーのMOSFETが配置されていればよい。このようなMOSFETは、セルアレイ面積を損なうことなく、チェーン構造部の下部に形成することは十分可能である。
【0151】
また、周辺回路部では、チェーン構造部に使われるワード線及びビット線を、通常のロジック配線の結線(配線W1〜W6、コンタクトC1〜C5)として使用することが可能である。このため、チップ上の空間をメモリ部、ロジック部でロスすることなく高集積化することが可能となる。
【0152】
尚、第6の実施形態の書き込み/読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0153】
[6−2]効果
上記第6の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第6の実施形態では、チェーン構造部を積層している。このため、通常のセルアレイ構成では原理的に不可能である、4F2を大きく下回るメモリセルサイズを実現することが可能となり、高集積メモリデバイスを提供できる。
【0154】
[7]第7の実施形態
第7の実施形態は、第1の実施形態の変形例であり、ワード線をMTJ素子とずらして配置した例である。
【0155】
[7−1]磁気ランダムアクセスメモリの構造
図31は、本発明の第7の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第7の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0156】
図31に示すように、第7の実施形態において、上記第1の実施形態と異なる点は、ワード線をMTJ素子とずらして配置している点である。
【0157】
すなわち、ワード線WL1〜WL6は、MTJ素子MTJ1〜MTJ6の真下には配置されないため、MTJ素子MTJ1〜MTJ6のそれぞれとは対向しない。例えば、ワード線WL1は、MTJ素子MTJ1とMTJ素子MTJ2との間の下方に配置され、ワード線WL2は、MTJ素子MTJ2とMTJ素子MTJ3との間の下方に配置されている。
【0158】
尚、このような構造の本実施形態においては、MTJ素子は垂直磁化型を用いることが望ましい。
【0159】
[7−2]書き込み方法
第7の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図31に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0160】
この例では、書き込み電流Iw2はワード線WL3に流したが、これに限定されない。例えば、書き込み電流Iw2は、ワード線WL2に流してもよいし、ワード線WL2とワード線WL3の両方に流してもよい。
【0161】
尚、第7の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0162】
[7−3]効果
上記第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第7の実施形態では、ワード線WLをMTJ素子MTJの真下に配置せずに、ワード線WLをMTJ素子MTJに対して斜めに配置している。このため、垂直磁化型のMTJ素子の場合、真下から磁場を印加するよりも斜めから磁場を印加する方が、垂直方向の磁場を効率よく印加できる。
【0163】
[8]第8の実施形態
第8の実施形態は、第1の実施形態の変形例であり、2つのMTJ素子に対して1つのワード線を配置した例である。
【0164】
[8−1]磁気ランダムアクセスメモリの構造
図32は、本発明の第8の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第8の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0165】
図32に示すように、第8の実施形態において、上記第1の実施形態と異なる点は、MTJ素子毎にワード線が配置されずに、2セル毎に1つのワード線が配置されている点である。
【0166】
すなわち、MTJ素子MTJ1とMTJ素子MTJ2との間の下部電極15の下方にワード線WL1が配置され、MTJ素子MTJ3とMTJ素子MTJ4との間の下部電極15の下方にワード線WL2が配置され、MTJ素子MTJ5とMTJ素子MTJ6との間の下部電極15の下方にワード線WL3が配置されている。従って、ワード線WL1はMTJ素子MTJ1、MTJ2で共通して用いられ、ワード線WL2はMTJ素子MTJ3、MTJ4で共通して用いられ、ワード線WL3はMTJ素子MTJ5、MTJ6で共通して用いられている。
【0167】
尚、このような構造の本実施形態においては、MTJ素子は垂直磁化型を用いることが望ましく、非対称なヒステリシス曲線を有するMTJ素子を想定している。
【0168】
[8−2]書き込み方法
第8の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図32に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WL2に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0169】
ここで、本実施形態では、MTJ素子の平行状態又は反平行状態と電流Iw1の流す向きとの相関で、ワード線WLに流す書き込み電流Iw2の向きとチェーン構造部に流す書き込み電流Iw1の向きを制御する。これにより、2ビットに共通で配置されたワード線の磁界によって、このワード線に対応した2つのMTJ素子のうち左右いずれかのMTJ素子のみに書き込みが起こる。
【0170】
尚、第8の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0171】
[8−3]効果
上記第8の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第8の実施形態では、2つのMTJ素子に対して1つのワード線WLを設けている。このため、ワード線WLの方向の周辺回路領域を広く確保することができる。
【0172】
[9]第9の実施形態
第9の実施形態は、第1の実施形態のチェーン構造部の下方の空間部を利用するものである。
【0173】
[9−1]磁気ランダムアクセスメモリの構造
図33は、本発明の第9の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第9の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0174】
図33に示すように、第9の実施形態では、上記第1の実施形態のチェーン構造部の下方の空間部Sを有効活用する。つまり、この空間部Sに、書き込み用ドライバ、別のロジック回路などを配置する。
【0175】
尚、第9の実施形態の書き込み/読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0176】
[9−2]効果
上記第9の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第9の実施形態では、チェーン構造部の下方の空間部Sの有効活用ができる。例えば、書き込み配線の電流駆動用のデコーダートランジスタをセル下部に配置することによって、周辺回路の占める領域の縮小が可能となる。その結果、MRAMセルの占有率の向上、ひいてはチップサイズの縮小が可能となる。
【0177】
[10]第10の実施形態
上記各実施形態では、MTJ素子を用いた磁気ランダムアクセスメモリの例であった。これに対し、第10の実施形態は、熱で記憶状態が変化する相変化素子を用いた相変化メモリ(PRAM:Phase change Random Access Memory)の例である。
【0178】
[10−1]相変化メモリの構造
図34は、本発明の第10の実施形態に係る相変化メモリの断面図を示す。以下に、第10の実施形態に係る相変化メモリについて説明する。
【0179】
図34に示すように、第10の実施形態において、上記各実施形態と異なる点は、MTJ素子MTJ1〜MTJ6の代わりに、相変化素子PC1〜PC6を用いている点である。この相変化素子PC1〜PC6は、GST(カルコゲナイト)系のGe2Sb2Te5等の材料を用いる。そして、ワード線WL1〜WL6上には、相変化素子PC1〜PC6を加熱するためのヒーター層31が設けられている。
【0180】
[10−2]書き込み方法
第10の実施形態では、選択セルの相変化素子PC3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流す。この書き込み電流Iw1は、相変化素子PC3の膜面に対して垂直方向に流れる。この状態で、選択セルに対応するワード線WL3に書き込み電流Iw2を流し、この電流Iw2によってヒーター層31を加熱する。これにより、ヒーター層31に発生する熱と電流Iw1によって発生する熱との合成熱によって、選択セルの相変化素子PC3の結晶状態のみを変化させることが可能となる。
【0181】
ここで、相変化素子PCは、アモルファス(非結晶)状態では抵抗値が高くなり、結晶状態では抵抗値が低くなるという特性を有する。この1つの状態を制御して切り替えることで、“1”、“0”データを記憶する。従って、磁気ランダムアクセスメモリでは磁場やスピン偏極電子によりMTJ素子の磁化方向に応じて抵抗値を変化させるのに対し、相変化メモリでは熱により相変化素子PCの結晶状態によって抵抗値を変化させる。
【0182】
尚、第10の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0183】
[10−3]効果
上記第10の実施形態によれば、相変化メモリであっても、上記各実施形態と同様の効果を得ることができる。
【0184】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0185】
【図1】本発明の第1の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図2】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図3】図2に続く、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図4】図3に続く、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図5】図4に続く、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図6】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図。
【図7】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作のタイミング図。
【図8】本発明の第1の実施形態に係る磁気ランダムアクセスメモリのTMR曲線の図。
【図9】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図。
【図10】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作のタイミング図。
【図11】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の期待値の図。
【図12】図12(a)乃至(e)は、本発明の第1の実施形態に係るMTJ素子を示す断面図。
【図13】図13(a)は、本発明の各実施形態に係る平行磁化型のMTJ素子の平行配置の図、図13(b)は、本発明の各実施形態に係る平行磁化型のMTJ素子の反平行配置の図。
【図14】図14(a)は、本発明の各実施形態に係る垂直磁化型のMTJ素子の平行配置の図、図14(b)は、本発明の各実施形態に係る垂直磁化型のMTJ素子の反平行配置の図。
【図15】本発明の第2の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図16】本発明の第3の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図17】本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図18】図17に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図19】図18に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図20】図19に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図21】図20に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図22】本発明の第4の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図23】本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図24】図23に続く、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図25】図24に続く、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図26】図25に続く、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図27】本発明の第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図。
【図28】本発明の第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図。
【図29】本発明の第5の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図30】本発明の第6の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図31】本発明の第7の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図32】本発明の第8の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図33】本発明の第9の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図34】本発明の第10の実施形態に係わる相変化メモリを示す断面図。
【符号の説明】
【0186】
11、18、32…絶縁膜、12…溝、13…金属材、14…ライナー膜、15…下部電極、16…MTJ膜、17、21…コンタクト層、19…配線材、31…ヒーター層、41…半導体基板、42…素子分離領域、43…ソース/ドレイン拡散層、44、45…コンタクト、MTJ…MTJ素子、WL…ワード線、BL…ビット線、PF…固定層、NF…非磁性層、FF…記録層、G…ゲート電極、W…配線、C…コンタクト、S…空間部、PC…相変化素子。
【技術分野】
【0001】
本発明は、チェーン構造の抵抗変化素子を備えた半導体記憶装置に関する。
【背景技術】
【0002】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(TMR:Tunneling Magneto Resistive)効果を利用した磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)がある。
【0003】
MRAMのメモリセルは、例えば、MTJ(Magnetic Tunnel Junction)素子とスイッチング素子とを含んで構成されている。ここで、スイッチング素子にMOSFETを用いた場合のセルサイズは、MTJ素子の短辺をF(Feature size:最小加工寸法)、長辺を2Fとすると、12F2となり、DRAMやフラッシュメモリよりも大きい。そこで、容易軸書き込みのビット線をMTJ素子の下部に配置し、かつ下部電極とこのコンタクトのフリンジをセルファラインで形成する場合がある。この場合、セルサイズは10F2と小さくなるが、微細化には不十分であった。
【0004】
256Mビットクラスの大容量のMRAMを実現するには、セル面積を1μm2程度以下とし、セルの周辺回路も小さくする必要がある。セル面積を1μm2程度以下にするためには、セルの設計ルールのFを0.13μm程度に微細化することが必要である。セルの周辺回路も小さくし、セルの占有率を0.6程度にするためには、セルの書き込み電流値を1mA程度以下にすることが必須である。しかし、現在報告されているMTJ素子の書き込み電流値は、セル幅Fが0.4μm程度の場合に、小さいものでも8〜10mA程度である(例えば、非特許文献1、2参照)。
【0005】
最近報告されているスピン注入型MRAMは、MTJ素子の膜面に対して垂直方向に電流を流し、その電流の流す方向によって、記録層にスピンが注入されて磁化反転が起こる。スピン注入用のMTJ素子を垂直磁化型とした場合、膜面垂直方向に一軸異方性を持たせればよく、平面磁化型(平行磁化型)のように平面方向に形状磁気異方性を持たせる必要がない。このため、MTJ素子のアスペクト比を1にして、原理的には加工限界までMTJ素子を小さくすることが可能である。また、平面磁化型のように2軸でそれぞれ異なる方向に電流磁場を発生させる電流磁界配線が不要となり、MTJ素子の上下電極につながる2端子が存在すれば動作が可能となるため、1ビット辺りのセル面積を縮小させることが可能である(例えば、非特許文献3参照)。
【0006】
しかしながら、1個のMTJ素子に対して、1個のMOSFETをスイッチング素子として使用するためには、MTJ素子の磁化反転が起こるために必要な電流を流せるサイズのMOSFETが必要である。さらに、書き込み電流の低減が必須課題であることから、セルサイズの縮小を妨げていた。さらに、従来のセル構造では、MTJ素子を3次元方向に積層することも困難であるため、飛躍的にセル密度を向上させることは困難であった。
【非特許文献1】Roy Scheuerlein et.al."A 10ns R and W Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128-pp.129
【非特許文献2】Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course
【非特許文献3】W.C.Jeong et.al."High scalable MRAM using field assisted current induced switching",2005 VLSI Sympo. Technical Digest pp.184-pp.185
【非特許文献4】S.Mangin et al.,Nature Materials,Vol.5,Mar 2006
【特許文献1】特開2004−517504号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、セルの高密度化を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0008】
本発明の一視点による半導体記憶装置は、第1の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子と、前記第1の抵抗変化素子の一端と前記第2の抵抗変化素子の一端とを接続する第1の電極と、前記第3の抵抗変化素子の一端と前記第4の抵抗変化素子の一端とを接続する第2の電極と、前記第2の抵抗変化素子の他端と前記第3の抵抗変化素子の他端とを接続するビット線と、前記第1乃至第4の抵抗変化素子と対をなし、前記第1及び第2の電極と離間して配置され、前記第1の方向と異なる第2の方向に延在された第1乃至第4のワード線と、前記第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、前記第1乃至第4の抵抗変化素子と前記第1及び第2の電極と前記ビット線とを有するチェーン構造部に第1の電流を流す第1の電流源と、前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第1乃至第4のワード線の中の選択ワード線に第2の電流を流す第2の電流源とを具備する。
【発明の効果】
【0009】
本発明によれば、セルの高密度化を図ることが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【0010】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0011】
[1]第1の実施形態
第1の実施形態では、半導体記憶装置として磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)を例に挙げ、抵抗変化素子である複数のMTJ(Magnetic Tunnel Junction)素子をチェーン構造にしている。
【0012】
[1−1]磁気ランダムアクセスメモリの構造
図1は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0013】
図1に示すように、半導体基板(図示せず)の上方に、複数のMTJ素子MTJ1〜MTJ6が一定間隔を有して紙面の横方向に配置されている。MTJ素子MTJ1〜MTJ6は、膜面に対して垂直方向に電流を流すことで記録が行われる。MTJ素子MTJ1〜MTJ6上には、導電性のコンタクト層17がそれぞれ積層されている。コンタクト層17は、MTJ素子MTJ1〜MTJ6と一体に形成され、MTJ素子MTJ1〜MTJ6と同一の平面形状を有している。
【0014】
MTJ素子MTJ1、MTJ2の下部同士、MTJ素子MTJ3、MTJ4の下部同士、MTJ素子MTJ5、MTJ6の下部同士は、下部電極15でそれぞれ接続されている。MTJ素子MTJ2、MTJ3の上部同士はコンタクト層17を介してビット線BL2で接続され、MTJ素子MTJ4、MTJ5の上部同士はコンタクト層17を介してビット線BL3で接続されている。MTJ素子MTJ1と隣接するMTJ素子(図示せず)の上部同士はコンタクト層17を介してビット線BL1で接続され、MTJ素子MTJ6と隣接するMTJ素子(図示せず)の上部同士はコンタクト層17を介してビット線BL4で接続されている。
【0015】
MTJ素子MTJ1〜MTJ6の真下には、MTJ素子MTJ1〜MTJ6と対をなしてワード線WL1〜WL6が配置されている。これらワード線WL1〜WL6は、MTJ素子MTJ1〜MTJ6のそれぞれと対向して配置されている。ワード線WL1〜WL6は、下部電極15と離間し、紙面の奥方向(又は手前方向)に平行して延在している。
【0016】
このように第1の実施形態に係る磁気ランダムアクセメモリでは、ビット線BL1→MTJ素子MTJ1→下部電極15→MTJ素子MTJ2→ビット線BL2→MTJ素子MTJ3→下部電極15→MTJ素子MTJ4→ビット線BL3→MTJ素子MTJ5→下部電極15→MTJ素子MTJ6→ビット線BL4の順に繋がったチェーン構造となっている。
【0017】
このようなチェーン構造部の端部(例えば、ビット線BL1、BL4)には、選択セルにデータを書き込むときにチェーン構造部に電流を流すための第1の電流源(図示せず)が接続されている。この第1の電流源は、チェーン構造部の一方の端部(例えば、ビット線BL1又はビット線BL4)にだけ設けてもよいし、チェーン構造部の両方の端部(例えば、ビット線BL1及びビット線BL4)に設けてもよい。
【0018】
ワード線WL1〜WL6の端部には、書き込み動作時に、選択セルに対応するワード線に電流を流すための第2の電流源(図示せず)が接続されている。この第2の電流源は、ワード線WL1〜WL6の一方の端部にだけ設けてもよいし、ワード線WL1〜WL6の両方の端部に設けてもよい。さらに、第2の電流源は、複数のワード線WL1〜6のそれぞれに設けてもよいし、複数のワード線WL1〜6で共有してもよい。
【0019】
[1−2]磁気ランダムアクセスメモリの製造方法
図2乃至図5は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【0020】
まず、図2に示すように、CMOS回路や多層配線等が形成された半導体基板(図示せず)上に絶縁膜11が形成され、この絶縁膜11内に溝12が形成される。次に、Ta、TaN等からなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にめっき法によりCu等からなる金属材13が形成される。そして、CMP(Chemical Mechanical Polish)法を用いて金属材13が平坦化され、溝12内に金属材13が埋め込まれる。これにより、溝12内に金属材13からなるワード線WL1〜WL6が形成される。
【0021】
次に、図3に示すように、ワード線WL1〜WL6及び絶縁膜11上に酸化防止のSiN等からなる絶縁性のライナー膜14が形成される。次に、ライナー膜14上に、下部電極15、MTJ膜16、コンタクト層17が積層で形成される。
【0022】
次に、図4に示すように、RIE(Reactive Ion Etching)及びイオンミリング等を用いて、下部電極15をストッパーとして、コンタクト層17及びMTJ膜16が一括加工される。これにより、MTJ素子MTJ1〜MTJ6がセル毎に分断される。
【0023】
次に、図5に示すように、下部電極15が所定形状に加工される。その後、HDP(High Density Plasma)法等を用いて、SiOx系の絶縁膜18が充填される。そして、CMP法を用いて絶縁膜18が平坦化され、コンタクト層17を露出させる。次に、Ti、TiN等のバリアメタル膜(図示せず)とAlCu等の配線材19が積層される。
【0024】
次に、図1に示すように、通常のリソグラフィー法及びRIE法を用いて配線材19が加工され、ビット線BLが形成される。最後に、パッシベーション膜(図示せず)が形成され、メモリセル部が完成する。
【0025】
[1−3]書き込み方法
第1の実施形態の書き込み方法は、スピン注入磁化反転技術を用いた書き込み方法を用いる。スピン注入磁化反転の理論は次のような式に基づいている。尚、詳細については、非特許文献4を参照されたい。
【0026】
平行磁化型のMTJ素子におけるスピン注入書き込みの磁化反転電流Icは、(式1)、(式2)のように示される。(式1)は、磁化状態が平行(P)から反平行(AP)に反転する場合を示し、(式2)は、磁化状態が反平行(AP)から平行(A)に反転する場合を示している。
【0027】
【数1】
【0028】
上記(式1)、(式2)において、Ms:記録層の飽和磁化、V:記録層の体積、α:記録層のGilbertダンピング定数、A:輸送モデルに関する定数、H:ウェハ面内方向の印加磁場(面内方向)、Hdip:固定層からの漏れ磁場(面内方向)、P:スピン分極率、Hk//:異方性磁場(面内方向)、g:記録層とピンド層の相対角度に関する係数である。
【0029】
垂直磁化型のMTJ素子におけるスピン注入書き込みの磁化反転電流Icは、(式3)、(式4)のように示される。(式3)は、磁化状態が平行(P)から反平行(AP)に反転する場合を示し、(式4)は、磁化状態が反平行(AP)から平行(A)に反転する場合を示している。
【0030】
【数2】
【0031】
上記(式3)、(式4)において、Ms:記録層の飽和磁化、V:記録層の体積、α:記録層のGilbertダンピング定数、A:輸送モデルに関する定数、H:ウェハ面内方向の印加磁場(垂直方向)、Hdip:固定層からの漏れ磁場(垂直方向)、P:スピン分極率、Hk⊥:異方性磁場(垂直方向)、g:記録層と固定層の相対角度に関する係数である。
【0032】
図6は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。図7(a)乃至(c)は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作のタイミングを示す。図8は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリのTMR曲線を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
【0033】
図6に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0034】
ここで、例えば、書き込み電流Iw1はチェーン構造部に右方向に流し、書き込み電流Iw2はワード線WLに紙面に対して手前から奥に向かって流す。この場合、選択セルのMTJ素子MTJ3に対しては、書き込み電流Iw1が記録層から固定層に流れ(電子が固定層から記録層に流れ)、固定層及び記録層の磁化方向が平行状態となる。これにより、例えば“0”データが書き込まれる。
【0035】
一方、例えば、書き込み電流Iw1はチェーン構造部に左方向に流し、書き込み電流Iw2はワード線WLに紙面に対して奥から手前に向かって流す。この場合、選択セルのMTJ素子MTJ3に対しては、書き込み電流Iw1が固定層から記録層に流れ(電子が記録層から固定層に流れ)、固定層及び記録層の磁化方向が反平行状態となる。これにより、例えば“1”データが書き込まれる。
【0036】
尚、上述する“0”、“1”データの書き込み例において、電流Iw2の流す方向は上記の方向に限定されず、書き込み電流をより低減できる方向に最適化することが可能である。
【0037】
一例として、次のような面内磁化型(平行磁化型)のMTJ素子を用いた場合の動作を考える。
【0038】
・RA=10Ω・μm2、MR=100%
・素子サイズ=0.1×0.1μm2のとき、MTJ素子の抵抗Rmtjは1KΩ(平行状態P)又は2KΩ(反平行状態AP)
・反転電流閾値は、以下の通りである。
【0039】
電流密度Jc=0.1MA/cm2(外部磁場印加時)、電流値Ic=0.01mA
電流密度Jc=0.3MA/cm2(外部磁場印加なし)、電流値Ic=0.03mA
・チェーン規模は64ビット/ビット線と仮定すると、各素子抵抗値は1KΩ(平行状態Pの時)であり、64ビットで64KΩとなるので、回路の動作時のビット線の両側の電位差は0.64Vとなる。一方、反平行状態APの時は抵抗が2倍になるので、回路の動作時のビット線の両側の電位差は1.28Vとなる。
【0040】
このような考察により、書き込み動作時のビット線の電圧は、0.64〜1.28V+αと考えられ、例えば1.5V程度が望ましい。チェーン構造部に流す書き込み電流Iw1は、0.02mAが望ましい。この書き込み電流Iw1は、定電流回路を用いて制御するとよい。磁場印加のための書き込み電流Iw2は、1mAを流して、50Oeを選択セルに印加し、磁化反転閾値Icを変化させるとよい。
【0041】
書き込み電流Iw1、Iw2を流すタイミングは、次の3つの例が考えられる。図7(a)に示すように、書き込み電流Iw2を先に流し始めた後に、書き込み電流Iw1を流し始めてもよい。図7(b)に示すように、書き込み電流Iw1を先に流し始めた後に、書き込み電流Iw2を流し始めてもよい。図7(c)に示すように、書き込み電流Iw1、Iw2を同時に流し始めてもよい。尚、本実施形態の場合は、図7(a)のように、WL電流Iw2を先に流してトルクを与えた上でBL電流Iw1を流すのが望ましい。
【0042】
このような書き込み動作によれば、電流磁場Hが発生しているワード線WLの直上のMTJ素子MTJのみ電流磁場Hの影響でスピン注入による磁化反転閾値Icが低減している。このような電流磁場のアシスト効果により、選択セルのMTJ素子MTJのみ磁化反転し易くなっているため(図8参照)、チェーン構造部に流れる電流Iw1によって、選択的にMTJ素子MTJのみに磁化反転を起こすことができる。
【0043】
[1−4]読み出し方法
第1の実施形態の読み出し方法は、トンネル磁気抵抗効果を利用したデータ読み出し方法を採用する。
【0044】
図9は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。図10は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作のタイミングを示す。図11は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の期待値を示す。以下に、第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
【0045】
まず、本実施形態の読み出し動作は、図10に示すように、基本的に3サイクルからなる。第1サイクルと第2サイクルは、読み出し動作(R)と書き込み動作(W)を含んでいる。第3サイクルの書き込み動作(W0/1)はデータの書き戻しステップであるため、セルの状態に応じて電流Iw1−3を流す方向が変わるので、±両方の波形が示されている。
【0046】
尚、第1サイクルと第3サイクルとからなる2サイクル動作や、第2サイクルと第3サイクルとからなる2サイクル動作も可能である。つまり、第1サイクル又は第2サイクルのいずれか一方だけを行って、セルの“1”、“0”を判別した後、データを書き戻すための第3サイクルを行うことも可能である。
【0047】
次に、図9乃至図11を用いて、選択セルのMTJ素子MTJ3のデータを読み出す場合について具体的に説明する。尚、図9のMTJ素子に上から下(記録層から固定層)へ電流を流す場合が、図10のIr1波形のプラス側と対応している。
【0048】
(イニシャル状態)
まず、図10に示すように、選択セルのイニシャル状態を読み出す(R)。具体的には、チェーン構造部の右方向に電流Ir1−0を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−0を流す。これにより、チェーン構造部のイニシャル状態の抵抗値Ω0を読み出す(R)。
【0049】
(第1サイクル)
第1サイクルでは、図10に示すように、選択セルに電流Iw1−1、Ir1−1を流し、“0”期待書き込み動作(W0)と読み出し動作(R)を行う。ここで、“0”期待書き込み動作(W0)を行う間、選択セルに対応するワード線に電流Iw2を流す。
【0050】
具体的には、図9に示すように、チェーン構造部の右方向に電流Iw1−1を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Iw1−1を流す。この電流Iw1−1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この間、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。このように、MTJ素子MTJ3に“0”期待書き込み動作を行う(W0)。
【0051】
次に、チェーン構造部の右方向に電流Ir1−1を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−1を流す。これにより、“0”期待書き込みを行った結果のチェーン構造部の抵抗値Ω1を読み出す(R)。
【0052】
(第2サイクル)
第2サイクルでは、図10に示すように、選択セルに電流Iw1−2、Ir1−2を流し、“1”期待書き込み動作(W1)と読み出し動作(R)を行う。ここで、“1”期待書き込み動作(W1)を行う間、選択セルに対応するワード線に電流Iw2を流す。
【0053】
具体的には、図9に示すように、チェーン構造部の左方向に電流Iw1−2を流し、MTJ素子MTJ3の下から上(固定層から記録層)へ電流Iw1−2を流す。この電流Iw1−2によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この間、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。このように、MTJ素子MTJ3に“1”期待書き込み動作を行う(W1)。
【0054】
次に、チェーン構造部の右方向に電流Ir1−2を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Ir1−2を流す。これにより、“1”期待書き込みを行った結果のチェーン構造部の抵抗値Ω2を読み出す(R)。
【0055】
(第3サイクル)
第3サイクルでは、図10に示すように、選択セルに電流Iw1−3を流し、“0”又は“1”期待書き込み動作(W0/1)を行う。ここで、データ書き戻しのための書き込み動作(W0/1)を行う間、選択セルに対応するワード線に電流Iw2を流す。
【0056】
具体的には、まず、読み出し動作(R)で得られた抵抗値Ω0、Ω1、Ω2をもとに、選択セルのMTJ素子MTJ3のデータの判別が行われる。
【0057】
つまり、図11に示すように、イニシャル状態の抵抗値Ω0と比較して、“0”期待書き込み結果の抵抗値Ω1が変化せず、“1”期待書き込み結果の抵抗値Ω2が上昇すれば、選択セルのデータは“0”であると判別できる。一方、イニシャル状態の抵抗値Ω0と比較して、“0”期待書き込み結果の抵抗値Ω1が減少し、“1”期待書き込み結果の抵抗値Ω2が変化しなければ、選択セルのデータは“1”であると判別できる。
【0058】
本例では、選択セルのデータが“0”であったとする。このため、“0”期待書き込みが行われるように、図9に示すように、チェーン構造部の右方向に電流Iw1−3を流し、MTJ素子MTJ3の上から下(記録層から固定層)へ電流Iw1−3を流す。そして、この電流Iw1−3によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この間、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。このように、MTJ素子MTJ3に“0”期待書き込み動作を行われ、イニシャル状態のデータに書き戻される。
【0059】
尚、読み出し時、ビット線の電圧は0.4V程度が望ましい。チェーン構造部に流す電流Ir1−1、Ir1−2、Ir1−3は、3μA程度で、誤反転は起こらないよう十分マージンをとることが望ましい。電流Ir1−0、Ir1−1、Ir1−2の電流値は、電流Iw1−1、Iw1−2、Iw1−3の電流値よりも小さいことが望ましい。電流Iw1−1、Iw1−2、Iw1−3の電流値は、例えば、図6、7で説明した書き込み電流Iw1の電流値と同程度である。
【0060】
[1−5]MTJ素子
(構造)
図12(a)は、本発明の第1の実施形態に係るMTJ素子MTJの第1の例を示す断面図である。第1の例に係るMTJ素子MTJは、シングルジャンクション型と呼ばれているMTJ素子MTJである。以下に、MTJ素子の第1の例について説明する。
【0061】
図12(a)に示すように、下地層150上には、反強磁性層151、強磁性層152、トンネル障壁層153、強磁性層154及び保護層155が順次形成されている。
【0062】
本例では、強磁性層152が磁化の向きが固定される固定層(ピン層、固着層)として機能し、強磁性層154が磁化の向きが反転する記録層(フリー層)として機能する。反強磁性層151は、強磁性層152の磁化の向きを固定する層である。固定層として機能する強磁性層152の磁化の向きは、例えば反強磁性層151を用いて固定してもよい。
【0063】
尚、下地層150は、例えば強磁性層や反強磁性層を形成し易くしたり、保護したりするための層であり、必要に応じて設けられる。保護層155は、例えば強磁性層や反強磁性層を保護するための層であり、下地層150と同様、必要に応じて設けられる。保護層155は、例えばハードマスク層を利用して形成されてもよい。これら下地層150及び保護層155に関する事項は、以下に説明する第2〜第4の例においても同様である。
【0064】
図12(b)は、本発明の第1の実施形態に係るMTJ素子MTJの第2の例を示す断面図である。第2の例に係るMTJ素子MTJは、ダブルジャンクション型と呼ばれているMTJ素子MTJである。以下に、MTJ素子の第2の例について説明する。
【0065】
図12(b)に示すように、下地層150上には、反強磁性層151−1、強磁性層152−1、トンネル障壁層153−1、強磁性層154、トンネル障壁層153−2、強磁性層152−2、反強磁性層151−2、及び保護層155が順次形成されている。
【0066】
本例では、強磁性層152−1、152−2が固定層として機能し、強磁性層154が記録層として機能する。反強磁性層151−1は、強磁性層152−1の磁化の向きを固定する層であり、反強磁性層151−2は、強磁性層152−2の磁化の向きを固定する層である。
【0067】
本例のようなダブルジャンクション型のMTJ素子MTJは、例えば図12(a)に示すシングルジャンクション型のMTJ素子MTJと比較して、低抵抗時における抵抗値と高抵抗時における抵抗値との比、いわゆるMR比(magneto-resistance ratio)をさらに大きくできる、という利点がある。
【0068】
尚、固定層及び記録層は、それぞれ、強磁性層/非磁性層/強磁性層のように非磁性層を挟んで強磁性層を2層含む構造や、強磁性層/非磁性層/強磁性層/非磁性層/強磁性層のように強磁性層を3層含む構造、さらには、これを拡張して更に多くの強磁性層を含む構造も含まれる。但し、スピン注入型のダブルジャンクション構造においては、強磁性層152−1、152−2のうち一方は奇数、他方は偶数の強磁性層を含む多層構造であることが望ましい。例えば、強磁性層152−1は2層の強磁性層を含み、強磁性層152−2は3層の強磁性層を含む構造となる。
【0069】
図12(c)は、本発明の第1の実施形態に係るMTJ素子MTJの第3の例を示す断面図である。第3の例に係るMTJ素子MTJは、第1の例に係るMTJ素子MTJの強磁性層152、154を、強磁性層と非磁性層とのスタック構造としたものである。以下に、MTJ素子の第3の例について説明する。
【0070】
図12(c)に示すように、第3の例に係るMTJ素子MTJのスタック構造としては、強磁性層/非磁性層/強磁性層の三層膜を挙げることができる。本例では、強磁性層152が強磁性層161/非磁性層162/強磁性層163の三層膜とされ、強磁性層154が強磁性層164/非磁性層165/強磁性層166の三層膜とされている。
【0071】
固定層として機能する強磁性層152をスタック構造とした場合、例えば強磁性層161/非磁性層162/強磁性層163の三層膜とした場合、強磁性層161と強磁性層163との間に、非磁性層162を介して反強磁性結合を生じさせるのがよい。さらに上記三層膜に接して反強磁性層151を設ける。このような構造とすることで、固定層として機能する強磁性層152、特に強磁性層163の磁化の向きをより固く固定できる、という利点を得ることができる。この利点により、強磁性層152、特に強磁性層163は、電流磁界の影響を受け難くなり、固定層として機能する強磁性層152の磁化の向きが、不慮に反転することを抑制することができる。
【0072】
また、記録層として機能する強磁性層154をスタック構造とした場合、例えば強磁性層164/非磁性層165/強磁性層166の三層膜とした場合にも、強磁性層164と強磁性層166との間に、非磁性層165を介して反強磁性結合を生じさせておくのがよい。この場合、磁束が上記三層膜内で閉じるので、例えば磁極に起因したスイッチング磁界の増大を抑制することができる。この結果、例えばメモリセルの大きさ、あるいはMTJ素子MTJの大きさがサブミクロン以下になっても、例えば反磁界による電流磁界に起因した消費電力の増大を抑えることができる、という利点を得ることができる。
【0073】
また、記録層として機能する強磁性層154は、ソフト強磁性層と強磁性層とのスタック構造とすることも可能である。ここで述べるソフト強磁性層とは、例えば強磁性層に比較して、磁化の向きがより反転し易い層のことである。
【0074】
強磁性層154を、ソフト強磁性層と強磁性層とのスタック構造とした場合、電流磁場配線、例えばビット線に近い方に、ソフト強磁性層が配置される。
【0075】
このスタック構造には、非磁性層をさらに含ませることも可能である。例えば本例のように、強磁性層164/非磁性層165/強磁性層166の三層膜である場合、例えば強磁性層166を、ソフト強磁性層とすることもできる。
【0076】
本例では、強磁性層152、154それぞれをスタック構造としているが、強磁性層152のみ、あるいは強磁性層154のみをスタック構造としてもよい。
【0077】
図12(d)及び(e)は、本発明の第1の実施形態に係るMTJ素子MTJの第4の例を示す断面図である。第4の例に係るMTJ素子MTJは、第1及び第2の例に係るMTJ素子MTJの反強磁性層151を省略し、保持力差型構造の例である。以下に、MTJ素子の第4の例について説明する。
【0078】
図12(d)及び(e)に示すように、固定層として機能する強磁性層152に隣接して反強磁性層151を設けていない。この場合、固定層として機能する強磁性層152の保持力を、記録層として機能する強磁性層154の保持力よりも十分大きくしている。
【0079】
尚、図12(a)乃至(e)において図示する“MAGNET”は、“FERROMAGNET(フェロマグネット)”と“FERRIMAGNET(フェリマグネット)”の両方を含むものとする。
【0080】
(平面形状)
MTJ素子MTJの平面形状は、例えば、長方形、楕円、円、六角形、菱型、平行四辺形、十字型、ビーンズ型(凹型)等種々変更可能である。
【0081】
MTJ素子MTJにおける固定層、非磁性層及び記録層は、例えば一括加工されて同じ平面形状となっているが、これに限定されない。例えば、固定層及び非磁性層は四角形にし、記録層のみ十字形状にしてもよい。
【0082】
(材料)
固定層及び記録層の材料には、次のような強磁性材料が用いられる。例えば、Fe,Co,Ni、それらの積層膜、又はそれらの合金、スピン分極率の大きいマグネタイト、CrO2,RXMnO3−Y(R;希土類、X;Ca,Ba,Sr)等の酸化物の他、NiMnSb,PtMnSb等のホイスラー合金等を用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ag,Cu,Au,Al,Mg,Si,Bi,Ta,B,C,O,N,Pd,Pt,Zr,Ir,W,Mo,Nb等の非磁性元素が多少含まれていてもよい。
【0083】
非磁性層の材料には、例えば、Al2O3,SiO2,MgO,AlN,Bi2O3,MgF2,CaF2,SrTiO2,AlLaO3等の様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【0084】
ここで、非磁性層としてMgO(酸化マグネシウム)、AlO(酸化アルミニウム、例えばAl2O3)等の絶縁体が用いられた場合、MTJ素子MTJはTMR(Tunneling Magneto Resistive)効果を有する。非磁性層としてCu、Pt等の金属が用いられた場合、MTJ素子MTJはGMR(Giant Magneto Resistive)効果を有する。
【0085】
(磁化配置)
図13(a)及び(b)、図14(a)及び(b)は、本発明の第1の実施形態に係るMTJ素子の平行又は反平行の磁化配置の図を示す。
【0086】
図13(a)及び図14(a)に示すように、MTJ素子MTJの固定層及び記録層の磁化方向が平行(同じ向き)となった場合、非磁性層のトンネル抵抗は最も低くなる。この状態を、例えば“0”状態とする。
【0087】
一方、図13(b)及び図14(b)に示すように、MTJ素子MTJの固定層及び記録層の磁化方向が反平行(逆向き)となった場合、非磁性層のトンネル抵抗は最も高くなる。この状態を、例えば“1”状態とする。
【0088】
尚、固定層及び記録層の磁化の安定方向は、図13(a)及び(b)のように、膜面に対して平行な方向である平行磁化型でもよいし、図14(a)及び(b)に示すように、膜面に対して垂直な方向である垂直磁化型でもよい。
【0089】
ここで、MTJ素子MTJが平行磁化型の場合において、形状磁気異方性を利用するときは、例えば、MTJ素子の磁化容易軸の方向(長辺方向)はビット線BLの延在方向を向き、MTJ素子の磁化困難軸の方向(短辺方向)はワード線WLの延在方向を向く。
【0090】
[1−6]効果
上記第1の実施形態によれば、MTJ素子をチェーン構造にし、1ビットのMTJ素子への選択書き込みを可能にする。これにより、1MTJ素子の動作に必要なトランジスタのサイズを縮小させることで、セルの高密度化を実現できる。
【0091】
[2]第2の実施形態
第2の実施形態は、第1の実施形態のMTJ素子とビット線との間にコンタクトをさらに設けた例である。
【0092】
[2−1]磁気ランダムアクセスメモリの構造
図15は、本発明の第2の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第2の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0093】
図15に示すように、第2の実施形態において、上記第1の実施形態と異なる点は、MTJ素子MTJ1〜MTJ6とビット線BL1〜BL4との間にコンタクト層21をそれぞれ設けている点である。
【0094】
つまり、第1の実施形態では、MTJ素子MTJ1〜MTJ6上のコンタクト層17がビット線BL1〜BL4に直接接続されていた。これに対し、第2の実施形態では、MTJ素子MTJ1〜MTJ6上のコンタクト層17を、ビット線BL1〜BL4に直接接続せず、コンタクト層21を介してビット線BL1〜BL4に接続している。
【0095】
コンタクト層21は、図示するようにMTJ素子MTJ1〜MTJ6と異なる面積を有してもよい。例えば、コンタクト層21の平面形状は、MTJ素子MTJ1〜MTJ6及びコンタクト層17の平面形状より小さい。
【0096】
このような構造は、第1の実施形態と同様、コンタクト層17を形成した後、コンタクト層17上に絶縁膜を堆積した後、リソグラフィー法と加工技術を用いて絶縁膜の一部を除去してコンタクト層17を露出するコンタクトホールを形成する。そして、このコンタクトホールを導電材で埋め込むことで、コンタクト層21を形成している。
【0097】
尚、第2の実施形態の書き込み/読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0098】
[2−2]効果
上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【0099】
第1の実施形態では、MTJ素子MTJ上に堆積した絶縁膜18をCMPで平坦化するとき、このCMP時に膜厚ばらつきが生じるおそれがある。しかし、第2の実施形態では、ビット線BLとMTJ素子MTJ上のコンタクト層17を直接接続させずに、コンタクト層21を設けている。従って、第1の実施形態における膜厚ばらつきをコンタクト層21で吸収することができる。これにより、プロセス的に余裕があるMRAMインテグレーションが可能となるため、歩留まりを向上できる。
【0100】
[3]第3の実施形態
第3の実施形態では、第1の実施形態のワード線上にヒーター層を追加することで、書き込み動作時に熱アシスト効果を得るものである。
【0101】
[3−1]磁気ランダムアクセスメモリの構造
図16は、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第3の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0102】
図16に示すように、第3の実施形態において、上記第1の実施形態と異なる点は、ワード線WL1〜WL6上にヒーター層31をそれぞれ形成している点である。
【0103】
ヒーター層31は、ワード線WL1〜WL6と積層して一体形成されており、ワード線WL1〜WL6と接している。ヒーター層31と下部電極15との間には絶縁性のライナー膜14を設けることで、ヒーター層31は下部電極15と絶縁されている。尚、絶縁性のヒーター層31を用いれば、ヒーター層31は下部電極15と接してもよい。
【0104】
ヒーター層31は、ワード線WL1〜WL6に電流を流すことで加熱される。このようなヒーター層31の材料としては、次のようなものが挙げられる。これらの材料の中から必要加熱温度やプロセスインテグレーションによって最適な選択を行う。
【0105】
(a)Ni−Cr、Ni−Cr−Fe系の合金、又はこれらに少量のSiを添加した合金
(b)Cu−Ni、Cu−Ni−Zn−W系の合金
(c)W、W−Th酸化物、W−Mo系、W−Re等のW系合金
(d)Ta、Ta−W−Hf等のTa系合金
(e)Ti−Al−酸化物合金
ライナー膜14は、加熱されたヒーター層31の熱をMTJ素子MTJ1〜MTJ6に効率よく伝導させるために熱伝導性がよく、かつ、プロセスとの整合性がよい絶縁材料が望ましい。このような材料としては、例えば、SiO2、SiN、AlOx等があげられる。
【0106】
[3−2]磁気ランダムアクセスメモリの製造方法
図17乃至図21は、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【0107】
まず、図17に示すように、CMOS回路や多層配線等が形成された半導体基板(図示せず)上に絶縁膜11が形成される。次に、スパッタ法等により、Ti、TiN等からなるバリアメタル膜(図示せず)とAlCu等の低抵抗の金属材13が絶縁膜11上に積層される。さらに、金属材13上にヒーター層31が積層される。
【0108】
次に、図18に示すように、RIE法及びイオンミリング法等を用いて、金属材13及びヒーター層31が一括加工される。これにより、ワード線WL1〜WL6が形成される。
【0109】
次に、図19に示すように、全面に絶縁膜32が堆積され、ヒーター層31が露出するまで絶縁膜32が平坦化される。次に、エッチングストッパー及び絶縁分離用のSiN等からなる絶縁性のライナー膜14がヒーター層31及び絶縁膜32上に形成される。
【0110】
次に、図20に示すように、ライナー膜14上に、下部電極15、MTJ膜16、上部コンタクト層17が積層される。
【0111】
次に、図21に示すように、RIE及びイオンミリング等を用いて、下部電極15をストッパーとして、上部コンタクト層17及びMTJ膜16が一括加工される。これにより、MTJ素子MTJがセル毎に分断される。次に、下部電極15が所定形状に加工される。その後、HDP法等を用いて、SiOx系の絶縁膜18が充填される。そして、CMP法を用いて絶縁膜18が平坦化され、コンタクト層17を露出させる。
【0112】
次に、図16に示すように、Ti、TiN等のバリアメタル膜(図示せず)とAlCu等の配線材19が積層される。次に、通常のリソグラフィー法及びRIE法を用いて配線材19が加工され、ビット線BLが形成される。最後に、パッシベーション膜(図示せず)が形成され、メモリセル部が完成する。
【0113】
[3−3]書き込み方法
第3の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、選択セルに書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子を選択セルの記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WLに電流Iw2を流し、この電流Iw2による電流磁場Hを選択セルのMTJ素子に印加する。従って、選択セルには、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0114】
これにより、電流磁場Hが発生しているワード線WLの直上のMTJ素子MTJのみ電流磁場Hの影響でスピン注入による磁化反転閾値Icが低減する。このため、チェーン構造部に流れる電流Iw1によって、選択的にMTJ素子MTJのみに磁化反転が起こる。
【0115】
ここで、第3の実施形態では、ワード線WLに書き込み電流Iw2を流すことで、ワード線WLと積層したヒーター層31が加熱される。このヒーター層31の熱が伝導することで、ヒーター層31の上方のMTJ素子MTJが加熱される。この状態で、MTJ素子MTJの磁化反転のための書き込み電流Iw1をチェーン構造部に流すと、書き込み電流Iw2を印加しているワード線WLの直上のMTJ素子MTJのみ熱の影響でスピン注入による磁化反転閾値Icが低減しているため、書き込み電流Iw1で選択的にこのMTJ素子MTJのみ磁化反転が起こる。
【0116】
このような熱アシストの場合も、書き込み電流Iw1、Iw2を流すタイミングは、図7(a)乃至(c)に示す次の3つの例が考えられる。本実施形態では、書き込み電流Iw2を流して素子を加熱し電流磁場Hを変化させた段階で、チェーン構造部に書き込み電流Iw1を流すため、図7(a)のタイミングが主流であるが、回路動作安定のタイミング(Delay等)などの影響で図7(b)、(c)のタイミングもあり得る。
【0117】
尚、第3の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0118】
[3−4]効果
上記第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態では、ワード線WL上にヒーター層31を設けている。このため、書き込み動作時、ワード線WLの書き込み電流Iw2によって発生する電流磁場Hのアシストに加え、ヒーター層31による熱アシストが起こる。このため、スピン注入反転させるために必要な磁化反転閾値Icをさらに低減させることができ、それだけMTJ膜の設計余裕ができ、MTJ膜の信頼性向上を図ることができる。
【0119】
[4]第4の実施形態
第4の実施形態は、第1の実施形態に係るチェーン構造部が梯子型となっている例である。
【0120】
[4−1]磁気ランダムアクセスメモリの構造
図22は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0121】
図22に示すように、第4の実施形態において、第1の実施形態と異なる点は、MTJ素子毎にトランジスタ(例えばMOSFET)が設けられ、MTJ素子とこれに対応するトランジスタが並列接続され、梯子型のチェーン構造部が形成されている点である。
【0122】
具体的には、チェーン構造部の下方には、MTJ素子MTJ1〜MTJ6と同じ間隔でトランジスタTr1〜Tr6が形成されている。MTJ素子MTJ1〜MTJ6(ワード線WL1〜WL6)の真下には、トランジスタTr1〜Tr6のゲート電極G1〜G6がそれぞれ配置されている。トランジスタTr1は、ゲート電極G1とソース/ドレイン拡散層43a、43bとを有する。トランジスタTr2は、ゲート電極G2とソース/ドレイン拡散層43b、43cとを有する。トランジスタTr3は、ゲート電極G3とソース/ドレイン拡散層43c、43dとを有する。トランジスタTr4は、ゲート電極G4とソース/ドレイン拡散層43d、43eとを有する。トランジスタTr5は、ゲート電極G5とソース/ドレイン拡散層43e、43fとを有する。トランジスタTr6は、ゲート電極G6とソース/ドレイン拡散層43f、43gとを有する。従って、ソース/ドレイン拡散層43bはトランジスタTr1とトランジスタTr2とで共有され、ソース/ドレイン拡散層43cはトランジスタTr2とトランジスタTr3とで共有され、ソース/ドレイン拡散層43dはトランジスタTr3とトランジスタTr4とで共有され、ソース/ドレイン拡散層43eはトランジスタTr4とトランジスタTr5とで共有され、ソース/ドレイン拡散層43fはトランジスタTr5とトランジスタTr6とで共有されている。
【0123】
ソース/ドレイン拡散層43aとビット線BL1とはコンタクト45aで接続され、ソース/ドレイン拡散層43bと下部電極15とはコンタクト44aで接続されている。これにより、MTJ素子MTJ1とトランジスタTr1の電流経路の両端(ソースとドレイン)とは並列接続されている。つまり、各セルは、各MTJ素子MTJ1〜MTJ6とこれに対応するトランジスタTr1〜Tr6とがそれぞれ並列接続された構造となっている。そして、各セルは、隣り合うセルと直列接続されている。このように第4の実施形態のチェーン構造部は梯子型になっている。
【0124】
[4−2]磁気ランダムアクセスメモリの製造方法
図23乃至図26は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程の断面図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの製造方法について説明する。
【0125】
まず、図23に示すように、半導体基板41内にSTI(Shallow Trench Isolation)構造の素子分離領域42が形成される。次に、半導体基板41上にゲート電極G1〜G6が形成され、このゲート電極G1〜G6の両側にソース/ドレイン拡散層43a〜43gが形成される。これにより、MOSFET等からなるトランジスタTr1〜Tr6が形成される。
【0126】
次に、半導体基板41上に絶縁膜11が形成され、この絶縁膜11内に溝12が形成される。次に、Ta、TaN等からなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にめっき法によりCu等からなる金属材13が形成される。そして、CMP法を用いて金属材13が平坦化され、溝12内に金属材13が埋め込まれる。これにより、溝12内に金属材13からなるワード線WL1〜WL6が形成される。
【0127】
次に、ワード線WL1〜WL6及び絶縁膜11上に酸化防止のSiN等からなるライナー膜14が形成される。次に、ソース/ドレイン拡散層43a〜43gに達するコンタクトホールが形成される。このコンタクトホール内にはTiからなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にはCVD法等によりWからなる金属材が形成され、コンタクトホールが埋め込まれる。これにより、コンタクト44a〜44cが形成される。
【0128】
次に、図24に示すように、ライナー膜14及びコンタクト44a〜44c上に、下部電極15、MTJ膜16、コンタクト層17が積層で形成される。
【0129】
次に、図25に示すように、RIE及びイオンミリング等を用いて、下部電極15をストッパーとして、コンタクト層17及びMTJ膜16が一括加工される。これにより、MTJ素子MTJ1〜MTJ6がセル毎に分断される。次に、下部電極15が所定形状に加工される。
【0130】
次に、図26に示すように、HDP法等を用いて、SiOx系の絶縁膜18が充填される。そして、CMP法を用いて絶縁膜18が平坦化され、コンタクト層17を露出させる。次に、ソース/ドレイン拡散層43a〜43gに達するコンタクトホールが形成される。このコンタクトホール内にはTiからなるバリアメタル膜(図示せず)が形成され、このバリアメタル膜上にはCVD法等によりWからなる金属材が形成され、コンタクトホールが埋め込まれる。これにより、コンタクト45a〜45dが形成される。
【0131】
次に、図22に示すように、Ti、TiN等のバリアメタル膜(図示せず)とAlCu等の配線材19が積層される。次に、通常のリソグラフィー法及びRIE法を用いて配線材19が加工され、ビット線BL1〜BL4が形成される。最後に、パッシベーション膜(図示せず)が形成され、メモリセル部が完成する。
【0132】
[4−3]書き込み方法
図27は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。
【0133】
第4の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図27に示すように、選択セルのMTJ素子MTJ3書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、MTJ素子MTJ3に対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0134】
これにより、電流磁場Hが発生しているワード線WL3の直上のMTJ素子MTJ3のみ電流磁場Hの影響でスピン注入による磁化反転閾値Icが低減する。このため、チェーン構造部に流れる電流Iw1によって、選択的にMTJ素子MTJ3のみに磁化反転が起こる。
【0135】
尚、第4の実施形態では、書き込み動作時、トランジスタTr1〜Tr6は全てOFF状態とする。
【0136】
[4−4]読み出し方法
図28は、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図を示す。以下に、第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作について説明する。
【0137】
第4の実施形態の読み出し動作は、第1の実施形態と基本的には同じである。ここで、第4の実施形態では、図28に示すように、MTJ素子MTJ3の下部に配置されたトランジスタTr3のゲートのみをOFF状態にし、同じチェーン構造の他の全てのトランジスタTr1、Tr2、Tr4〜Tr6のゲートをON状態にする。これによって、抵抗分割によって、MTJ素子MTJ3以外のMTJ素子MTJ1、MTJ2、MTJ4〜MTJ6は読み出し電流Irが主としてトランジスタのチャネルを流れ、MTJ素子MTJ3のみMTJ素子自体に読み出し電流Irが流れる。その結果、MTJ素子の信号を損なうことなく、セル電流Irを読み出すことが可能である。
【0138】
尚、トランジスタTr1〜Tr6の抵抗は低いことが望ましい。これは、トランジスタTr1〜Tr6の抵抗が低いほど、セル信号のS/N比が高くなるからである。一例として、トランジスタTr1〜Tr6の抵抗は、MTJ素子MTJ1〜MTJ6の抵抗より低いことが望ましい。
【0139】
[4−5]効果
上記第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態では、セル毎にトランジスタTrを設け、梯子型のチェーン構造を形成している。これにより、MTJ素子の書き込み電流を流すパスをチェーン構造部内に止めることができるため、トランジスタのチャネルはより低電流の読み出し電流を流せればよく、セルアレイ面積の縮小が可能となる。また、書き込み動作がチェーン構造部のみを流れる電流で可能になるため、書き込み動作の高速化が可能となる。
【0140】
[5]第5の実施形態
第5の実施形態は、第4の実施形態の変形例であり、第4の実施形態のワード線上にヒーター層を設けている。従って、第5の実施形態は、ヒーター層を有する梯子型チェーン構造である。
【0141】
[5−1]磁気ランダムアクセスメモリの構造
図29は、本発明の第5の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第5の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0142】
図29に示すように、第5の実施形態において、上記第4の実施形態と異なる点は、ワード線WL1〜WL6上にヒーター層51を形成している点である。
【0143】
ヒーター層51は、ワード線WL1〜WL6と積層して一体形成されている。ヒーター層51の下面はワード線WL1〜WL6に接し、ヒーター層51の上面は下部電極15に接している。ここで、ヒーター層51は絶縁材で形成することで、ワード線WL1〜WL6と下部電極15とは絶縁されている。尚、導電性のヒーター層51を用いた場合は、ヒーター層51と下部電極15との間に絶縁膜等を設ければよい。
【0144】
ヒーター層51は、ワード線WL1〜WL6に電流を流すことで加熱される。このようなヒーター層51の材料としては、例えば上記第3の実施形態で述べた材料等があげられる。
【0145】
尚、動作原理に関しては、書き込み動作は第3及び第4の実施形態と同じ、読み出し動作は第4の実施形態と同じとなる。
【0146】
[5−2]効果
上記第5の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第5の実施形態は、梯子型のチェーン構造とすることで第4の実施形態と同様の効果を得られ、さらに、ヒーター層51を設けることで第3の実施形態と同様の効果を得ることができる。
【0147】
[6]第6の実施形態
第6の実施形態は、第1の実施形態のチェーン構造部を多層に積層した例である。
【0148】
[6−1]磁気ランダムアクセスメモリの構造
図30は、本発明の第6の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第6の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0149】
図30に示すように、第6の実施形態において、上記第1の実施形態と異なる点は、複数のチェーン構造部を基板面に対して垂直方向に積層している点である。
【0150】
ここで、1つのチェーン構造部に対して、一対の書き込み/読み出しドライバ/シンカーのMOSFETが配置されていればよい。このようなMOSFETは、セルアレイ面積を損なうことなく、チェーン構造部の下部に形成することは十分可能である。
【0151】
また、周辺回路部では、チェーン構造部に使われるワード線及びビット線を、通常のロジック配線の結線(配線W1〜W6、コンタクトC1〜C5)として使用することが可能である。このため、チップ上の空間をメモリ部、ロジック部でロスすることなく高集積化することが可能となる。
【0152】
尚、第6の実施形態の書き込み/読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0153】
[6−2]効果
上記第6の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第6の実施形態では、チェーン構造部を積層している。このため、通常のセルアレイ構成では原理的に不可能である、4F2を大きく下回るメモリセルサイズを実現することが可能となり、高集積メモリデバイスを提供できる。
【0154】
[7]第7の実施形態
第7の実施形態は、第1の実施形態の変形例であり、ワード線をMTJ素子とずらして配置した例である。
【0155】
[7−1]磁気ランダムアクセスメモリの構造
図31は、本発明の第7の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第7の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0156】
図31に示すように、第7の実施形態において、上記第1の実施形態と異なる点は、ワード線をMTJ素子とずらして配置している点である。
【0157】
すなわち、ワード線WL1〜WL6は、MTJ素子MTJ1〜MTJ6の真下には配置されないため、MTJ素子MTJ1〜MTJ6のそれぞれとは対向しない。例えば、ワード線WL1は、MTJ素子MTJ1とMTJ素子MTJ2との間の下方に配置され、ワード線WL2は、MTJ素子MTJ2とMTJ素子MTJ3との間の下方に配置されている。
【0158】
尚、このような構造の本実施形態においては、MTJ素子は垂直磁化型を用いることが望ましい。
【0159】
[7−2]書き込み方法
第7の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図31に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WL3に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0160】
この例では、書き込み電流Iw2はワード線WL3に流したが、これに限定されない。例えば、書き込み電流Iw2は、ワード線WL2に流してもよいし、ワード線WL2とワード線WL3の両方に流してもよい。
【0161】
尚、第7の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0162】
[7−3]効果
上記第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第7の実施形態では、ワード線WLをMTJ素子MTJの真下に配置せずに、ワード線WLをMTJ素子MTJに対して斜めに配置している。このため、垂直磁化型のMTJ素子の場合、真下から磁場を印加するよりも斜めから磁場を印加する方が、垂直方向の磁場を効率よく印加できる。
【0163】
[8]第8の実施形態
第8の実施形態は、第1の実施形態の変形例であり、2つのMTJ素子に対して1つのワード線を配置した例である。
【0164】
[8−1]磁気ランダムアクセスメモリの構造
図32は、本発明の第8の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第8の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0165】
図32に示すように、第8の実施形態において、上記第1の実施形態と異なる点は、MTJ素子毎にワード線が配置されずに、2セル毎に1つのワード線が配置されている点である。
【0166】
すなわち、MTJ素子MTJ1とMTJ素子MTJ2との間の下部電極15の下方にワード線WL1が配置され、MTJ素子MTJ3とMTJ素子MTJ4との間の下部電極15の下方にワード線WL2が配置され、MTJ素子MTJ5とMTJ素子MTJ6との間の下部電極15の下方にワード線WL3が配置されている。従って、ワード線WL1はMTJ素子MTJ1、MTJ2で共通して用いられ、ワード線WL2はMTJ素子MTJ3、MTJ4で共通して用いられ、ワード線WL3はMTJ素子MTJ5、MTJ6で共通して用いられている。
【0167】
尚、このような構造の本実施形態においては、MTJ素子は垂直磁化型を用いることが望ましく、非対称なヒステリシス曲線を有するMTJ素子を想定している。
【0168】
[8−2]書き込み方法
第8の実施形態の書き込み動作は、第1の実施形態と基本的には同じである。つまり、図32に示すように、選択セルのMTJ素子MTJ3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流し、この書き込み電流Iw1によるスピン偏極電子をMTJ素子MTJ3の記録層の磁化に作用させる。この状態で、選択セルに対応するワード線WL2に電流Iw2を流し、この電流Iw2による電流磁場HをMTJ素子MTJ3に印加する。従って、選択セルのMTJ素子MTJ3には、電流Iw1によるスピン偏極電子と電流Iw2による電流磁場Hを作用させている。
【0169】
ここで、本実施形態では、MTJ素子の平行状態又は反平行状態と電流Iw1の流す向きとの相関で、ワード線WLに流す書き込み電流Iw2の向きとチェーン構造部に流す書き込み電流Iw1の向きを制御する。これにより、2ビットに共通で配置されたワード線の磁界によって、このワード線に対応した2つのMTJ素子のうち左右いずれかのMTJ素子のみに書き込みが起こる。
【0170】
尚、第8の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0171】
[8−3]効果
上記第8の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第8の実施形態では、2つのMTJ素子に対して1つのワード線WLを設けている。このため、ワード線WLの方向の周辺回路領域を広く確保することができる。
【0172】
[9]第9の実施形態
第9の実施形態は、第1の実施形態のチェーン構造部の下方の空間部を利用するものである。
【0173】
[9−1]磁気ランダムアクセスメモリの構造
図33は、本発明の第9の実施形態に係る磁気ランダムアクセスメモリの断面図を示す。以下に、第9の実施形態に係る磁気ランダムアクセスメモリの構造について説明する。
【0174】
図33に示すように、第9の実施形態では、上記第1の実施形態のチェーン構造部の下方の空間部Sを有効活用する。つまり、この空間部Sに、書き込み用ドライバ、別のロジック回路などを配置する。
【0175】
尚、第9の実施形態の書き込み/読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0176】
[9−2]効果
上記第9の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第9の実施形態では、チェーン構造部の下方の空間部Sの有効活用ができる。例えば、書き込み配線の電流駆動用のデコーダートランジスタをセル下部に配置することによって、周辺回路の占める領域の縮小が可能となる。その結果、MRAMセルの占有率の向上、ひいてはチップサイズの縮小が可能となる。
【0177】
[10]第10の実施形態
上記各実施形態では、MTJ素子を用いた磁気ランダムアクセスメモリの例であった。これに対し、第10の実施形態は、熱で記憶状態が変化する相変化素子を用いた相変化メモリ(PRAM:Phase change Random Access Memory)の例である。
【0178】
[10−1]相変化メモリの構造
図34は、本発明の第10の実施形態に係る相変化メモリの断面図を示す。以下に、第10の実施形態に係る相変化メモリについて説明する。
【0179】
図34に示すように、第10の実施形態において、上記各実施形態と異なる点は、MTJ素子MTJ1〜MTJ6の代わりに、相変化素子PC1〜PC6を用いている点である。この相変化素子PC1〜PC6は、GST(カルコゲナイト)系のGe2Sb2Te5等の材料を用いる。そして、ワード線WL1〜WL6上には、相変化素子PC1〜PC6を加熱するためのヒーター層31が設けられている。
【0180】
[10−2]書き込み方法
第10の実施形態では、選択セルの相変化素子PC3に書き込み動作を行う場合、チェーン構造部に書き込み電流Iw1を流す。この書き込み電流Iw1は、相変化素子PC3の膜面に対して垂直方向に流れる。この状態で、選択セルに対応するワード線WL3に書き込み電流Iw2を流し、この電流Iw2によってヒーター層31を加熱する。これにより、ヒーター層31に発生する熱と電流Iw1によって発生する熱との合成熱によって、選択セルの相変化素子PC3の結晶状態のみを変化させることが可能となる。
【0181】
ここで、相変化素子PCは、アモルファス(非結晶)状態では抵抗値が高くなり、結晶状態では抵抗値が低くなるという特性を有する。この1つの状態を制御して切り替えることで、“1”、“0”データを記憶する。従って、磁気ランダムアクセスメモリでは磁場やスピン偏極電子によりMTJ素子の磁化方向に応じて抵抗値を変化させるのに対し、相変化メモリでは熱により相変化素子PCの結晶状態によって抵抗値を変化させる。
【0182】
尚、第10の実施形態の読み出し動作に関しては、第1の実施形態と同じであるため説明は省略する。
【0183】
[10−3]効果
上記第10の実施形態によれば、相変化メモリであっても、上記各実施形態と同様の効果を得ることができる。
【0184】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0185】
【図1】本発明の第1の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図2】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図3】図2に続く、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図4】図3に続く、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図5】図4に続く、本発明の第1の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図6】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図。
【図7】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの書き込み動作のタイミング図。
【図8】本発明の第1の実施形態に係る磁気ランダムアクセスメモリのTMR曲線の図。
【図9】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図。
【図10】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作のタイミング図。
【図11】本発明の第1の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の期待値の図。
【図12】図12(a)乃至(e)は、本発明の第1の実施形態に係るMTJ素子を示す断面図。
【図13】図13(a)は、本発明の各実施形態に係る平行磁化型のMTJ素子の平行配置の図、図13(b)は、本発明の各実施形態に係る平行磁化型のMTJ素子の反平行配置の図。
【図14】図14(a)は、本発明の各実施形態に係る垂直磁化型のMTJ素子の平行配置の図、図14(b)は、本発明の各実施形態に係る垂直磁化型のMTJ素子の反平行配置の図。
【図15】本発明の第2の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図16】本発明の第3の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図17】本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図18】図17に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図19】図18に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図20】図19に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図21】図20に続く、本発明の第3の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図22】本発明の第4の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図23】本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図24】図23に続く、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図25】図24に続く、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図26】図25に続く、本発明の第4の実施形態に係る磁気ランダムアクセスメモリの製造工程を示す断面図。
【図27】本発明の第4の実施形態に係る磁気ランダムアクセスメモリの書き込み動作の説明図。
【図28】本発明の第4の実施形態に係る磁気ランダムアクセスメモリの読み出し動作の説明図。
【図29】本発明の第5の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図30】本発明の第6の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図31】本発明の第7の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図32】本発明の第8の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図33】本発明の第9の実施形態に係わる磁気ランダムアクセスメモリを示す断面図。
【図34】本発明の第10の実施形態に係わる相変化メモリを示す断面図。
【符号の説明】
【0186】
11、18、32…絶縁膜、12…溝、13…金属材、14…ライナー膜、15…下部電極、16…MTJ膜、17、21…コンタクト層、19…配線材、31…ヒーター層、41…半導体基板、42…素子分離領域、43…ソース/ドレイン拡散層、44、45…コンタクト、MTJ…MTJ素子、WL…ワード線、BL…ビット線、PF…固定層、NF…非磁性層、FF…記録層、G…ゲート電極、W…配線、C…コンタクト、S…空間部、PC…相変化素子。
【特許請求の範囲】
【請求項1】
第1の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子と、
前記第1の抵抗変化素子の一端と前記第2の抵抗変化素子の一端とを接続する第1の電極と、
前記第3の抵抗変化素子の一端と前記第4の抵抗変化素子の一端とを接続する第2の電極と、
前記第2の抵抗変化素子の他端と前記第3の抵抗変化素子の他端とを接続するビット線と、
前記第1乃至第4の抵抗変化素子と対をなし、前記第1及び第2の電極と離間して配置され、前記第1の方向と異なる第2の方向に延在された第1乃至第4のワード線と、
前記第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、前記第1乃至第4の抵抗変化素子と前記第1及び第2の電極と前記ビット線とを有するチェーン構造部に第1の電流を流す第1の電流源と、
前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第1乃至第4のワード線の中の選択ワード線に第2の電流を流す第2の電流源と
を具備することを特徴とする半導体記憶装置。
【請求項2】
前記第1乃至第4のワード線と前記第1及び第2の電極との間に設けられ、前記第1乃至第4のワード線に接し、前記第1及び第2の電極と絶縁され、前記第2の電流を流すことで加熱される第1乃至第4のヒーター層と
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記第1の抵抗変化素子の下方に配置され、第1の電流経路の両端が前記第1の抵抗変化素子の両端と並列接続された第1のトランジスタと、
前記第2の抵抗変化素子の下方に配置され、第2の電流経路の両端が前記第2の抵抗変化素子の両端と並列接続された第2のトランジスタと、
前記第3の抵抗変化素子の下方に配置され、第3の電流経路の両端が前記第3の抵抗変化素子の両端と並列接続された第3のトランジスタと、
前記第4の抵抗変化素子の下方に配置され、第4の電流経路の両端が前記第4の抵抗変化素子の両端と並列接続された第4のトランジスタと、
前記第1及び第2のトランジスタで共有する第1の拡散層と前記第1の電極とを接続する第1のコンタクトと、
前記第3及び第4のトランジスタで共有する第2の拡散層と前記第2の電極とを接続する第2のコンタクトと、
前記第2及び第3のトランジスタで共有する第3の拡散層と前記ビット線とを接続する第3のコンタクトと
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記第1乃至第4のワード線と前記第1及び第2の電極との間に設けられ、前記第1乃至第4のワード線に接し、前記第1及び第2の電極と絶縁され、前記第2の電流を流すことで加熱される第1乃至第4のヒーター層と
をさらに具備することを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
前記第1乃至第4の抵抗変化素子は、熱で記憶状態が変化する相変化素子であることを特徴とする請求項2又は4に記載の半導体記憶装置。
【請求項1】
第1の方向に間隔を有して順に配置され、膜面に対して垂直方向に電流を流すことで記録が行われる第1乃至第4の抵抗変化素子と、
前記第1の抵抗変化素子の一端と前記第2の抵抗変化素子の一端とを接続する第1の電極と、
前記第3の抵抗変化素子の一端と前記第4の抵抗変化素子の一端とを接続する第2の電極と、
前記第2の抵抗変化素子の他端と前記第3の抵抗変化素子の他端とを接続するビット線と、
前記第1乃至第4の抵抗変化素子と対をなし、前記第1及び第2の電極と離間して配置され、前記第1の方向と異なる第2の方向に延在された第1乃至第4のワード線と、
前記第1乃至第4の抵抗変化素子の中の選択素子にデータを書き込む時、前記第1乃至第4の抵抗変化素子と前記第1及び第2の電極と前記ビット線とを有するチェーン構造部に第1の電流を流す第1の電流源と、
前記選択素子に前記データを書き込む時、前記選択素子に対応する前記第1乃至第4のワード線の中の選択ワード線に第2の電流を流す第2の電流源と
を具備することを特徴とする半導体記憶装置。
【請求項2】
前記第1乃至第4のワード線と前記第1及び第2の電極との間に設けられ、前記第1乃至第4のワード線に接し、前記第1及び第2の電極と絶縁され、前記第2の電流を流すことで加熱される第1乃至第4のヒーター層と
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記第1の抵抗変化素子の下方に配置され、第1の電流経路の両端が前記第1の抵抗変化素子の両端と並列接続された第1のトランジスタと、
前記第2の抵抗変化素子の下方に配置され、第2の電流経路の両端が前記第2の抵抗変化素子の両端と並列接続された第2のトランジスタと、
前記第3の抵抗変化素子の下方に配置され、第3の電流経路の両端が前記第3の抵抗変化素子の両端と並列接続された第3のトランジスタと、
前記第4の抵抗変化素子の下方に配置され、第4の電流経路の両端が前記第4の抵抗変化素子の両端と並列接続された第4のトランジスタと、
前記第1及び第2のトランジスタで共有する第1の拡散層と前記第1の電極とを接続する第1のコンタクトと、
前記第3及び第4のトランジスタで共有する第2の拡散層と前記第2の電極とを接続する第2のコンタクトと、
前記第2及び第3のトランジスタで共有する第3の拡散層と前記ビット線とを接続する第3のコンタクトと
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記第1乃至第4のワード線と前記第1及び第2の電極との間に設けられ、前記第1乃至第4のワード線に接し、前記第1及び第2の電極と絶縁され、前記第2の電流を流すことで加熱される第1乃至第4のヒーター層と
をさらに具備することを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
前記第1乃至第4の抵抗変化素子は、熱で記憶状態が変化する相変化素子であることを特徴とする請求項2又は4に記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【公開番号】特開2008−159612(P2008−159612A)
【公開日】平成20年7月10日(2008.7.10)
【国際特許分類】
【出願番号】特願2006−343165(P2006−343165)
【出願日】平成18年12月20日(2006.12.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年7月10日(2008.7.10)
【国際特許分類】
【出願日】平成18年12月20日(2006.12.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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