半導体記憶装置
【課題】書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを、有するメモリセルアレイと、ウェルに印加するための出力電圧を出力する出力端子と、入力電圧を昇圧して設定された電圧を出力端子に出力する第１のポンプ回路と、入力電圧を昇圧して設定された電圧を出力端子に出力し、第１のポンプ回路よりも高い電圧を出力可能な第２のポンプ回路と、第１のポンプ回路または第２のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、出力電圧の目標電圧を設定するための設定値に基づいて、第１のポンプ回路および第２のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備える。
【解決手段】半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを、有するメモリセルアレイと、ウェルに印加するための出力電圧を出力する出力端子と、入力電圧を昇圧して設定された電圧を出力端子に出力する第１のポンプ回路と、入力電圧を昇圧して設定された電圧を出力端子に出力し、第１のポンプ回路よりも高い電圧を出力可能な第２のポンプ回路と、第１のポンプ回路または第２のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、出力電圧の目標電圧を設定するための設定値に基づいて、第１のポンプ回路および第２のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えば、ポンプ回路を備えたＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。
【背景技術】
【０００２】
半導体メモリは、微細化とともに大容量化が進んでいる。特に、ＮＡＮＤ型フラッシュメモリに対しては、ＳＤカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などの書き込み/消去回数に対する信頼性スペックとして、例えば、１０万回程度が求められる。そして、微細化による信頼性劣化問題も顕在化してきている。書き込み/消去による劣化の主な要因の１つとして考えられるのは、メモリセルのトンネル酸化膜にかかる電界ストレスである。
【０００３】
このようなＮＡＮＤ型フラッシュメモリは、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電界を基板とメモリセルの浮遊ゲートとの間に印加することにより、浮遊ゲートへ電子を注入し（Ｐｒｏｇｒａｍ）、もしくは、引き抜く（Ｅｒａｓｅ）。そして、例えば、データ“０”、“１”が、この浮遊ゲートの電荷の状態（閾値電圧）に対応づけられて、メモリセルにデータが記憶されることになる。
【０００４】
このような書き込み／消去動作を繰り返すことにより、メモリセルのトンネル酸化膜に、電界ダメージが徐々にかかる。そして、浮遊ゲートに蓄積された電子がトンネル酸化膜中の欠陥を通して、抜けていき、データ保持特性が悪化する。
【０００５】
特に、メモリセルが微細化していくと、トンネル酸化膜の面積に占める欠陥大きさの割合が大きくなり、データが抜ける確率は増大する傾向にある。そして、データが抜ける確率は増大すると、不揮発性メモリの信頼性を大きく低下させることになる。
【０００６】
ここで、従来のＮＡＮＤ型フラッシュメモリには、段階的にステップアップする消去電圧（ＦＮトンネル電界）を、制御ゲートと基板との間に印加するものがある（例えば、特許文献１参照。）。
【０００７】
しかし、上記従来技術は、該消去電圧を生成するポンプ回路の切替を制御するための具体的な構成について言及するものではない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４-２３０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る実施例に従った半導体記憶装置は、
ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第１のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第１のポンプ回路よりも高い電圧を出力可能な第２のポンプ回路と、
前記第１のポンプ回路または前記第２のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第１のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第２のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第１のポンプ回路または前記第２のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加することを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【図３】図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【図４】図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【図５】制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。
【図６】図５に示す消去パルス制御回路１０４の構成の一例を示すブロック図である。
【図７】消去パルス制御回路１０４の各信号の信号波形の一例を示す波形図である。
【図８】図５に示す低電圧用ポンプ回路１０１の具体的な構成の一例を示す図である。
【図９】低電圧用分圧回路１０１ａに入力されるスイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂと出力電圧ＶＲＥＦの信号波形を示す波形図である。
【図１０】図５に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。
【図１１】出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【図１２】出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【図１３】出力電圧ＶＥＲＡの階段数が１の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。
【図１４】出力電圧ＶＥＲＡの階段数が２の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。
【図１５】出力電圧ＶＥＲＡの階段数が６の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。
【図１６】制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。
【図１７】図１６に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。
【図１８】出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【発明を実施するための形態】
【実施例１】
【００１２】
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【００１３】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
【００１４】
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
【００１５】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００１６】
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
【００１７】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１８】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００１９】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。
【００２０】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
【００２１】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２２】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。
【００２３】
ここでは、この制御回路７には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路７は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。
【００２４】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００２５】
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫｎを有する。なお、各ブロックＢＬＫ０〜ＢＬＫｎは、半導体基板のｎウェルＷｅｌｌ（ｎ）に形成されたｐウェルＷｅｌｌ（ｐ）に形成されている。
【００２６】
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜Ｍｎと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣに接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、および、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
【００２７】
各行に配置されたメモリセルＭ０〜Ｍｎの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。
【００２８】
ビット線ＢＬ０〜ＢＬｍは、ワード線ＷＬ０〜ＷＬｎおよびソース線ＳＲＣと直行するように配置されている。
【００２９】
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬｍとの間に接続されている。
【００３０】
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
【００３１】
すなわち、ロウデコーダ６は、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫｎを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
【００３２】
ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【００３３】
図３に示すように、メモリセルＭ（Ｍ０〜Ｍｎ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、複数のメモリセルＭ０〜Ｍｎ間において共通となっている。
【００３４】
半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。
【００３５】
このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
【００３６】
すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。
【００３７】
一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。
【００３８】
このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
【００３９】
また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【００４０】
図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。
【００４１】
ここで、図５は、制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。
【００４２】
図５に示すように、制御回路７は、低電圧発生用ポンプ回路（第１のポンプ回路）１０１と、高電圧発生用ポンプ回路（第２のポンプ回路）１０２と、ポンプ切替検知回路１０３と、消去パルス制御回路１０４と、発振器１０５と、出力端子１０６と、を有する。
【００４３】
出力端子１０６は、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加するための出力電圧（消去電圧）ＶＥＲＡを出力するようになっている。なお、出力端子１０６から出力される出力電圧（消去電圧）ＶＥＲＡは、図５では省略されているウェル制御回路１０により、適宜制御されて、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加される。
【００４４】
低電圧発生用ポンプ回路１０１は、入力電圧（例えば、電源電圧）を昇圧して設定された電圧を出力端子１０６に出力するようになっている。
【００４５】
高電圧発生用ポンプ回路１０２は、入力電圧（例えば、電源電圧）を昇圧して設定された電圧を出力端子１０６に出力するようになっている。
【００４６】
この高電圧発生用ポンプ回路１０２は、低電圧発生用ポンプ回路１０１よりも高い電圧を出力可能になっている。一方、低電圧発生用ポンプ回路１０１は、この高電圧発生用ポンプ回路１０２よりも、出力電流が大きくなるように設定されている。
【００４７】
ポンプ切替検知回路１０３は、低電圧発生用ポンプ回路１０１または高電圧発生用ポンプ回路１０２の少なくとも何れか一方を昇圧動作させるためのアシスト信号ＶＭＡＳＳＩＳＴを出力するようになっている。このポンプ切替検知回路１０３には、予め設定されたアシスト境界値Ｖａに応じたデジタル信号ＤＡＣが入力される。
【００４８】
例えば、出力電圧ＶＥＲＡがアシスト境界値Ｖａ未満である場合には、ポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。一方、出力電圧ＶＥＲＡがアシスト境界値Ｖａ以上である場合には、ポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、高電圧発生用ポンプ回路１０２を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。
【００４９】
消去パルス制御回路１０４は、出力電圧ＶＥＲＡの目標電圧を設定するための設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎに基づいて、低電圧発生用ポンプ回路１０１および高電圧発生用ポンプ回路１０２の目標電圧を設定する。
【００５０】
なお、設定値ＤＡＣＶは、階段状に上昇させる出力電圧（消去電圧）ＶＥＲＡの目標電圧を設定（規定）するための値である。また、設定値Δｖｅｒａは、階段状に上昇する出力電圧ＶＥＲＡの電位差ΔＶＥＲＡを設定するための値である。また、設定値ｔｐｕｌｓｅは、出力電圧ＶＥＲＡを最終的な目標電圧まで段階的に上昇させるときの１段当たりの期間を表す。また、設定値Ｓｎは、出力電圧ＶＥＲＡを段階的に上昇させるときの段の総数（段数）を表す。
【００５１】
また、これらの設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎは、例えば、ヒューズ素子等の不揮発性素子に記憶されている。
【００５２】
発振器１０５は、クロック信号ｃｌｏｃｋを生成し、消去パルス制御回路１０４に供給するようになっている。
【００５３】
ここで、図６は、図５に示す消去パルス制御回路１０４の構成の一例を示すブロック図である。また、図７は、消去パルス制御回路１０４の各信号の信号波形の一例を示す波形図である。
【００５４】
図６に示すように、消去パルス制御回路１０４は、比較回路１０４ａと、タイマー１０４ｂと、マルチプレクサ１０４ｃと、カウンタ１０４ｄと、比較回路１０４ｅと、加算器１０４ｆと、フリップフロップ回路（Ｄ型フリップフロップ回路）１０４ｇと、を有する。
【００５５】
タイマー１０４ｂは、クロック信号ｃｌｏｃｋをカウントし、そのカウント値を出力する。このタイマー１０４ｂは、信号ｅｐｕｌｓｅ（“Ｈｉｇｈ”レベル）によりリセットされる。
【００５６】
比較回路１０４ａは、タイマー１０４ｂから出力されるカウント値とパルス時間ｔｐｕｌｓｅとを比較し、一致した場合には、信号ｅｐｕｌｓｅ（“Ｈｉｇｈ”レベル）を出力する。
【００５７】
カウンタ１０４ｄは、信号ｅｐｕｌｓｅ（“Ｈｉｇｈ”レベル）をカウントし、そのカウント値ｅｐｕｌｓｅ ｃｏｕｎｔを出力する。
【００５８】
比較回路１０４ｅは、設定値（段数）Ｓｎにカウント値ｅｐｕｌｓｅ ｃｏｕｎｔが一致すると、ポンプ回路１０１、１０２の昇圧動作を停止するための信号Ｓｔを出力する。
【００５９】
例えば、段数Ｓｎ＝３の場合は、カウント値ｅｐｕｌｓｅ ｃｏｕｎｔが３のときの信号ｅｐｕｌｓｅの立ち下がりに同期して、信号Ｓｔを出力する。この信号Ｓｔに応じて、昇圧動作しているポンプ回路１０１、１０２が非活性化される。
【００６０】
マルチプレクサ１０４ｃは、信号ｅｐｕｌｓｅに応じて、設定値Δｖｅｒａを出力する。
【００６１】
加算器１０４ｆは、制御値ｖｅｒａとマルチプレクサ１０４ｃから出力された設定値Δｖｅｒａを加算し、出力する。
【００６２】
フリップフロップ回路１０４ｇは、Ｃ端子にクロック信号ｃｌｏｃｋが入力され、Ｄ端子に加算器１０４ｆの演算結果（ｖｅｒａ＋Δｖｅｒａ）が入力される。そして、クロック信号ｃｌｏｃｋに同期して、ラッチした値を制御値ｖｅｒａとして出力する。
【００６３】
なお、初期状態では、制御値ｖｅｒａは、初期値ｖｅｒａｉに設定される。したがって、段数Ｓｎ＝３の場合は、最終的に、制御値ｖｅｒａ＝初期値ｖｅｒａｉ＋設定値Δｖｅｒａ×２となる。なお、初期値ｖｅｒａｉは、設定値ＤＡＣＶにより決まる値であり、最初の出力電圧ＶＥＲＡ＿ＩＮＩＴに対応する。
【００６４】
ここで、図８は、図５に示す低電圧発生用ポンプ回路１０１の具体的な構成の一例を示す図である。また、図９は、低電圧用分圧回路１０１ａに入力されるスイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂと出力電圧ＶＥＲＡの信号波形を示す波形図である。なお、高電圧発生用ポンプ回路１０２の具体的な構成も図５に示す構成と同様であり、容易に構成することができる。
【００６５】
図８に示すように、低電圧発生用ポンプ回路１０１は、分圧回路１０１ａと、アンプ回路１０１ｂと、発振器１０１ｃと、チャージポンプ１０１ｄと、トランジスタ１０１ｅと、を有する。
【００６６】
分圧回路１０１ａは、抵抗値ｒ０〜ｒ３を有する抵抗と、トランジスタ１０１ａ１、１０１ａ２とを含み、出力電圧ＶＥＲＡを分圧した電圧を出力する。なお、制御値ｖｅｒａに応じたスイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂでトランジスタ１０１ａ１、１０１ａ２のオン／オフが制御されることにより、この分圧回路１０１ａの分圧比は、ｒ０／（ｒ０＋ｒ１）、ｒ０／（ｒ０＋ｒ１＋ｒ２）、ｒ０／（ｒ０＋ｒ１＋ｒ２＋ｒ３）のように制御される。
【００６７】
そして、アンプ回路１０１ｇは、基準電圧Ｖｒｅｆと分圧回路１０１ａの出力とを比較し、この比較結果に応じたフラグ信号を出力する。
【００６８】
発振器１０１ｃは、このフラグ信号に応じて、チャージポンプ１０１ｄを活性化するためのクロック信号を出力する。
【００６９】
チャージポンプ１０１ｄは、このクロック信号により活性化され、入力電圧を昇圧して出力端子１０６に出力する。
【００７０】
トランジスタ１０１ｅは、リセット信号によりオンして、出力端子１０６の電位を接地電位にする。
【００７１】
この低電圧発生用ポンプ回路１０１の出力電圧ＶＥＲＡの目標値（目標電圧）は、スイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂで分圧比が段階的に制御されることにより、段階的に制御される。
【００７２】
これにより、低電圧発生用ポンプ回路１０１の出力電圧ＶＥＲＡは、段階的に（例えば、Ｖｒｅｆ×ｒ０／（ｒ０＋ｒ１）、Ｖｒｅｆ×ｒ０／（ｒ０＋ｒ１＋ｒ２）、Ｖｒｅｆ×ｒ０／（ｒ０＋ｒ１＋ｒ２＋ｒ３））上昇するように制御される（図９）。なお、高電圧発生用ポンプ回路１０２も同様に制御される。
【００７３】
また、分圧回路１０１ａは、低電圧発生用ポンプ回路１０１と高電圧発生用ポンプ回路１０２とにおいて共有になっていてもよい。
【００７４】
ここで、図１０は、図５に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。また、図１１は、出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【００７５】
図１０に示すように、ポンプ切替検知回路１０３は、分圧回路１０３ａと、アンプ回路１０３ｂと、フリップフロップ回路（ＳＲ型フリップフロップ回路）１０３ｃと、論理回路１０３ｄと、を有する。
【００７６】
分圧回路１０３ａは、出力電圧ＶＥＲＡを分圧した分圧電圧ＶＭＯＮを出力するようになっている。この分圧回路１０３ａは、例えば、抵抗が可変である抵抗Ｒ１、Ｒ２を含む。この抵抗Ｒ１、Ｒ２で決まる分圧比は、アシスト境界値Ｖａに応じて、設定される。すなわち、例えば、基準電圧Ｖｒｅｆ＝アシスト境界値Ｖａ×分圧比の関係が成立するように、設定される。なお、該分圧比は、抵抗Ｒ２／（抵抗Ｒ１＋抵抗Ｒ２）で表される。
【００７７】
アンプ回路１０３ｂは、分圧電圧ＶＭＯＮと基準電圧Ｖｒｅｆとを比較し、この比較結果に応じたフラグ信号ＦＬＧを出力するようになっている。
【００７８】
フリップフロップ回路（ＳＲ型フリップフロップ回路）１０３ｃは、フラグ信号ＦＬＧがセット端子に入力され、且つ、動作を開始するためのイネーブル信号ＥＮがリセット端子に入力される。
【００７９】
論理回路１０３ｄは、フリップフロップ回路１０３ｃの出力と、アシスト境界値Ｖａに応じたデジタル信号ＤＡＣとを演算し得られたアシスト信号ＶＭＡＳＳＩＳＴを出力するようになっている。
【００８０】
この論理回路１０３ｄは、デジタル信号ＤＡＣおよびフリップフロップ回路１０３ｃの出力が入力されるＮＡＮＤ回路１０３ｄ１と、このＮＡＮＤ回路１０３ｄ１の出力が入力され、アシスト信号ＶＭＡＳＳＩＳＴを出力するインバータ１０３ｄ２と、を含む。
【００８１】
例えば、アシスト境界値Ｖａが１４Ｖに設定されると、デジタル信号ＤＡＣは、”Ｈｉｇｈ”レベルに設定される。また、既述のように、アシスト境界値Ｖａに応じて分圧回路１０３ａの分圧比も設定される。
【００８２】
ここで、図１２は、出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。図１２に示すように、設定値ＤＡＣＶが３ビット＜２：０＞で表されている。例えば、アシスト境界値Ｖａが１４Ｖに設定されると、出力電圧ＶＥＲＡの識別は、Ｂ＜２＞で可能になるので、ポンプ切替検知回路１０３に入力されるデジタル信号ＤＡＣＶはＢ＜２＞に対応することになる。
【００８３】
次に、以上のような構成を有する半導体記憶装置のメモリセルＭの消去動作時の動作の一例について説明する。
【００８４】
先ず、出力電圧ＶＥＲＡの最初の出力電圧ＶＥＲＡ＿ＩＮＩＴを設定値ＤＡＣＶにより設定する。アシスト境界値Ｖａの電圧レベルは予め設計段階で決めることができる。本実施例では、出力電圧ＶＥＲＡ＿ＩＮＩＴが常にアシスト境界値Ｖａよりも高い場合である。例えば、アシスト境界値Ｖａを７Ｖとし、出力電圧ＶＥＲＡ＿ＩＮＩＴを設定値ＤＡＣＶ（図１１）により１４Ｖに設定すると、出力電圧ＶＥＲＡがアシスト境界値Ｖａ＝７Ｖを超えたところで、検知回路出力が論理信号として切り替わり、デジタル信号ＤＡＣが“Ｈｉｇｈ”レベルに設定される。
【００８５】
メモリセルＭの消去動作時において、出力電圧ＶＥＲＡが予め設定されたアシスト境界値Ｖａ未満のときは、ポンプ切替検知回路１０３が、アシスト信号ＶＭＡＳＳＩＳＴ（“Ｈｉｇｈ”レベル）により、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力さる。
【００８６】
ここで、ポンプ切替検知回路１０３のアンプ回路１０３ｂが出力するフラグ信号ＦＬＧは、アンプ回路１０３ｂが不定状態（disable）の時は“Ｈｉｇｈ”レベルになるように設定されている。すなわち、出力電圧ＶＥＲＡの昇圧時、アシスト境界値Ｖａに未到達時は“Ｈｉｇｈ”レベル、アシスト境界値Ｖａに到達時には“Ｌｏｗ”レベルとなるように制御さる。
【００８７】
このように、昇圧初期、出力電圧ＶＥＲＡはアシスト境界値Ｖａに到達していないため、フラグ信号ＦＬＧは“Ｈｉｇｈ”レベルとなってアシスト信号ＶＭＡＳＳＩＳＴは“Ｈｉｇｈ”レベルとなり、低電圧発生用ポンプ回路１０１が動作するように設定されている。
【００８８】
一方、出力電圧ＶＥＲＡがアシスト境界値以上になると、アンプ回路１０３ｂが出力するフラグ信号ＦＬＧが“Ｌｏｗ”レベルとなる。これにより、ポンプ切替検知回路１０３が、アシスト信号ＶＭＡＳＳＩＳＴ（“Ｌｏｗ”レベル）を出力する。このアシスト信号ＶＭＡＳＳＩＳＴに応じて、低電圧発生用ポンプ回路１０１が非活性化されて昇圧動作を停止し、高電圧発生用ポンプ回路１０２が活性化され昇圧動作を開始する。
【００８９】
このように発生させる電圧に応じて複数のポンプ回路を切り替える制御を行うことにより、電力効率の良い昇圧を実現できる。
【００９０】
また、並行して、消去パルス制御回路１０４が、既述のように、設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎに基づいて、低電圧発生用ポンプ回路１０１および高電圧発生用ポンプ回路１０２の前記目標電圧が段階的に上昇するように設定する。
【００９１】
これにより、活性化している低電圧発生用ポンプ回路１０１または高電圧発生用ポンプ回路１０２から出力され段階的に上昇する出力電圧ＶＥＲＡが、出力端子１０６からウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加される。
【００９２】
なお、メモリセルＭの消去動作時において、浮遊ゲートＦＧ上に絶縁膜を介して形成されたメモリセルＭの制御ゲートＣＧの電位は、例えば、固定電位（接地電位）に設定される。
【００９３】
これにより、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に段階的に上昇する消去電圧ＶＥＲＡが印加されることで、浮遊ゲートＦＧよりもウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）が高電位となる。したがって、浮遊ゲートＦＧに蓄積された電荷がトンネル絶縁膜を介してウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に流れる（メモリセルＭに記憶されたデータが消去される）。
【００９４】
ここで、図１３は、出力電圧ＶＥＲＡの階段数が１の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。また、図１４は、出力電圧ＶＥＲＡの階段数が２の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。図１３、図１４に示すように、ポンプ切替検知回路１０３は、アシスト境界値Ｖａを境に、低電圧発生用ポンプ回路１０１と高電圧発生用ポンプ回路１０２とを切り替えることができる。
【００９５】
図１４のように、出力電圧（消去電圧）ＶＥＲＡを階段状に上昇させることで得られる効果について以下説明する。一般に、消去対象となる複数のメモリセルＭの閾値には、バラツキがある。閾値が最も高いメモリセルＭの浮遊ゲートＦＧには、電子が多く蓄積されている状態である。このようなメモリセルＭには、消去時に最も高い電界がトンネル絶縁膜にかかり、一方、閾値が最も低いメモリセルＭには、消去時に最も低い電界がかかることになる。
【００９６】
従って、消去速度を高めるためには、最も電界が低いメモリセルＭに合わせて、消去電圧を設定することが必要になる。トンネル絶縁膜の薄いメモリセルＭには、最も高い電界がかかることになる。これにより、消去の遅いメモリセルＭによって、消去の早いメモリセルＭに過剰な電界ストレスが常にかかることになってしまう。すなわち、書き込み／消去を繰り返していくと、消去の早いメモリセルＭは、消去の遅いメモリセルＭよりも早く劣化していくと考えられる。
【００９７】
一方、本実施例に係る半導体記憶装置は、消去時にウェルに印加される出力電圧（消去電圧）ＶＥＲＡを階段状に上昇させている。これにより、消去の早いメモリセルＭについて、トンネル絶縁膜に印加される電界の強度が小さくなり、トンネル酸化膜中の欠陥の発生を抑制することができる。以上のように、本実施例に係る半導体記憶装置によれば、書き込み／消去の繰り返しによる信頼性の低下を抑制することができる。
【００９８】
なお、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる１回目の消去動作の後、メモリセルＭが十分に消去されているかどうかを確認する読み出し動作（ベリファイ読み出し）を行い、十分に消去できていない場合には、更に、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる２回目の消去動作を実施するとしても良い。ここで、消去時間を短縮するために、初期値ｖｅｒａｉの設定を変えることで、２回目の消去動作における出力電圧（消去電圧）ＶＥＲＡの初期電圧が、１回目の消去動作における初期電圧よりも高くなるように設定しても良い。
【００９９】
同様に、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる２回目の消去動作の後、メモリセルＭが十分に消去されていなければ、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる３回目の消去が動作を実施するとしても良い。また、Ｎ（Ｎは２以上の自然数）回目の消去動作における段数は、Ｎ−１回目の消去動作における段数より小さくても良い。例えば、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる１回目の消去動作の後、２回目以降の消去動作においては、出力電圧（消去電圧）ＶＥＲＡの段数は１段であっても良い。
【０１００】
また、アシスト境界値Ｖａの設定は、出力電圧ＶＥＲＡの立ち上り時間を短くするために、2段階昇圧でポンプ回路を切り替えるためにある。1段目は低出力電圧かつ大出力電流の 特性を持ったポンプ回路を使い、予め設定されたアシスト境界値Ｖａを越えたら、高出力電圧かつ小出力電流の特性を持ったポンプ回路を作動させる。このとき、出力電圧ＶＥＲＡがアシスト境界値Ｖａ未満の 場合には、高電圧用ポンプ回路を、低電圧用ポンプ回路と一緒に動かす、あるいは独立に制御しても構わない。同様に、出力電圧ＶＥＲＡがアシスト境界値Ｖａ以上の場合には、低電圧用ポンプ回路を独立に制御しても構わない。
【実施例２】
【０１０１】
図１５は、出力電圧ＶＥＲＡの階段数が６の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。例えば、実施例１のポンプ切替検知回路１０３では、アシスト境界値Ｖａに出力電圧ＶＥＲＡが到達するまでに、一度、フラグ信号ＦＬＧが反応し、“Ｌｏｗ”レベルになると、フリップフロップ回路１０３ｃがリセットされる。その後に、出力電圧ＶＥＲＡを昇圧しても、アシスト信号ＶＭＡＳＳＩＳＴが“Ｌｏｗ”レベルのままとなり、アシスト機能が効かなくなる。例えば、１段目でフラグ信号ＦＬＧが“Ｌｏｗ”レベルになってしまうと、アシスト境界値Ｖａまで高電圧発生用ポンプ回路で昇圧することとなり、電力効率の悪化を招く。
【０１０２】
そこで、本実施例２では、このような点を改善する構成について説明する。ここで、図１６は、制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。なお、図１６において、図５と同じ符号が示す構成は、実施例１と同様の構成である。
【０１０３】
図１６に示すように、制御回路７は、低電圧発生用ポンプ回路（第１のポンプ回路）１０１と、高電圧発生用ポンプ回路（第２のポンプ回路）１０２と、ポンプ切替検知回路１０３と、消去パルス制御回路１０４と、発振器１０５と、出力端子１０６と、を有する。すなわち、図１６の全体的な構成は、実施例１と同様である。
【０１０４】
ポンプ切替検知回路１０３は、実施例１と同様に、低電圧発生用ポンプ回路１０１または高電圧発生用ポンプ回路１０２の少なくとも何れか一方を昇圧動作させるためのアシスト信号ＶＭＡＳＳＩＳＴを出力するようになっている。このポンプ切替検知回路１０３は、予め設定されたアシスト境界値Ｖａに応じたデジタル信号ＤＡＣｓが入力される。このデジタル信号ＤＡＣｓが、実施例１と異なる。なお、このデジタル信号ＤＡＣｓは、例えば、ＲＯＭヒューズに記憶された３ビットデータをデコード回路（図示せず）がデコードすることにより生成される。
【０１０５】
そして、実施例１と同様に、出力電圧ＶＥＲＡがアシスト境界値Ｖａ未満である場合には、このポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。一方、出力電圧ＶＥＲＡがアシスト境界値Ｖａ以上である場合には、ポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、高電圧発生用ポンプ回路１０２を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。
【０１０６】
ここで、図１７は、図１６に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。また、図１８は、出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。なお、図１７において、図１０と同じ符号が示す構成は、実施例１と同様である。
【０１０７】
図１７に示すように、ポンプ切替検知回路１０３は、分圧回路１０３ａと、アンプ回路１０３ｂと、フリップフロップ回路（ＳＲ型フリップフロップ回路）１０３ｃと、論理回路１０３ｄ〜１０３ｆと、インバータ１０３ｇと、を有する。すなわち、実施例２のポンプ切替検知回路１０３は、実施例１の構成と比較して、論理回路１０３ｅ、１０３ｆ、インバータ１０３ｇが追加されている。
【０１０８】
インバータ１０３ｇは、デジタル信号ＤＡＣｓが入力され、このデジタル信号ＤＡＣｓを反転したデジタル信号ｂＤＡＣｓを出力するようになっている。
【０１０９】
論理回路１０３ｄは、フリップフロップ回路１０３ｃの出力とアシスト境界値Ｖａに応じたデジタル信号ｂＤＡＣｓとを演算し得られた信号ＶＭＡＳＳＩＳＴ１を出力するようになっている。
【０１１０】
この論理回路１０３ｄは、デジタル信号ｂＤＡＣｓおよびフリップフロップ回路１０３ｃの出力が入力されるＮＡＮＤ回路１０３ｄ１と、このＮＡＮＤ回路１０３ｄ１の出力が入力され、信号ＶＭＡＳＳＩＳＴ１を出力するインバータ１０３ｄ２と、を含む。
【０１１１】
論理回路１０３ｅは、イネーブル信号ＥＮとデジタル信号ＤＡＣｓとを演算し得られた信号ＶＭＡＳＳＩＳＴ２を出力するようになっている。
【０１１２】
この論理回路１０３ｅは、デジタル信号ＤＡＣｓおよびフリップフロップ回路１０３ｃの出力が入力されるＮＡＮＤ回路１０３ｅ１と、このＮＡＮＤ回路１０３ｅ１の出力が入力され、信号ＶＭＡＳＳＩＳＴ２を出力するインバータ１０３ｅ２と、を含む。
【０１１３】
論理回路１０３ｆは、論理回路１０３ｄの出力信号ＶＭＡＳＳＩＳＴ１と論理回路１０３ｅの出力信号ＶＭＡＳＳＩＳＴ２とを演算して得られたアシスト信号ＶＮＡＳＳＩＳＴ を出力するようになっている。
【０１１４】
この論理回路１０３ｆは、インバータ１０３ｄ２の出力およびインバータ１０３ｅ２の出力が入力され、これらの信号を演算して得られたアシスト信号ＶＭＡＳＳＩＳＴを出力するＯＲ回路１０３ｆを含む。
【０１１５】
例えば、アシスト境界値Ｖａが１４Ｖに設定されると、デジタル信号ＤＡＣｓは、“Ｌｏｗ”レベルに設定される。また、既述のように、アシスト境界値Ｖａに応じて分圧回路１０３ａの分圧比も設定される。
【０１１６】
次に、以上のような構成を有する半導体記憶装置のメモリセルＭの消去動作時の動作の一例について説明する。
【０１１７】
先ず、出力電圧ＶＥＲＡの目標電圧を決めるため設定値ＤＡＣＶ、Ｓｎ、Δｖｅｒａが設定され、その信号をアナログ回路内でデコードしアシスト境界値Ｖａを決める。例えば、既述のように、アシスト境界値Ｖａを１４Ｖに設定すると、デジタル信号ＤＡＣｓが“Ｌｏｗ”レベルに設定される。
【０１１８】
メモリセルＭの消去動作時において、出力電圧ＶＥＲＡが予め設定されたアシスト境界値Ｖａ未満のときは、ポンプ切替検知回路１０３が、アシスト信号ＶＭＡＳＳＩＳＴ（“Ｈｉｇｈ”レベル）により、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力さる。
【０１１９】
すなわち、出力電圧ＶＥＲＡが１２ｖ以下の場合には、信号ＶＭＡＳＳＩＳＴ２が”Ｈｉｇｈ”レベルとなり、アシスト信号ＶＭＡＳＳＩＳＴも”Ｈｉｇｈ”レベルとなる。一方、出力電圧ＶＥＲＡが１４ｖ以上では信号ＶＭＡＳＳＩＳＴ１が”Ｈｉｇｈ”レベルとなりアシスト信号ＶＭＡＳＳＩＳＴが”Ｈｉｇｈ”レベルとなる。これにより、図１５に示す場合でも、アシスト境界値Ｖａまでは低電圧発生用ポンプ回路１０１で昇圧することが可能となる。このような制御を行うことにより、電力効率をさらに向上することができる。
【０１２０】
また、実施例１と同様に、並行して、消去パルス制御回路１０４が、既述のように、設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎに基づいて、低電圧発生用ポンプ回路１０１および高電圧発生用ポンプ回路１０２の前記目標電圧が段階的に上昇するように設定する。
【０１２１】
これにより、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に段階的に上昇する消去電圧ＶＥＲＡが印加されることで、浮遊ゲートＦＧよりもウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）が高電位となる。したがって、浮遊ゲートＦＧに蓄積された電荷がトンネル絶縁膜を介してウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に流れる（メモリセルＭに記憶されたデータが消去される）。
【０１２２】
以上により、トンネル絶縁膜に印加される電界の強度が小さくなり、トンネル酸化膜中の欠陥の発生を抑制することができる。従って、書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供することができる。
【符号の説明】
【０１２３】
１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ 半導体記憶装置
１０１ 低電圧発生用ポンプ回路
１０２ 高電圧発生用ポンプ回路
１０１ ポンプ切替検知回路
１０４ 消去パルス制御回路
１０５ 発振器
【技術分野】
【０００１】
本発明の実施形態は、例えば、ポンプ回路を備えたＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。
【背景技術】
【０００２】
半導体メモリは、微細化とともに大容量化が進んでいる。特に、ＮＡＮＤ型フラッシュメモリに対しては、ＳＤカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などの書き込み/消去回数に対する信頼性スペックとして、例えば、１０万回程度が求められる。そして、微細化による信頼性劣化問題も顕在化してきている。書き込み/消去による劣化の主な要因の１つとして考えられるのは、メモリセルのトンネル酸化膜にかかる電界ストレスである。
【０００３】
このようなＮＡＮＤ型フラッシュメモリは、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電界を基板とメモリセルの浮遊ゲートとの間に印加することにより、浮遊ゲートへ電子を注入し（Ｐｒｏｇｒａｍ）、もしくは、引き抜く（Ｅｒａｓｅ）。そして、例えば、データ“０”、“１”が、この浮遊ゲートの電荷の状態（閾値電圧）に対応づけられて、メモリセルにデータが記憶されることになる。
【０００４】
このような書き込み／消去動作を繰り返すことにより、メモリセルのトンネル酸化膜に、電界ダメージが徐々にかかる。そして、浮遊ゲートに蓄積された電子がトンネル酸化膜中の欠陥を通して、抜けていき、データ保持特性が悪化する。
【０００５】
特に、メモリセルが微細化していくと、トンネル酸化膜の面積に占める欠陥大きさの割合が大きくなり、データが抜ける確率は増大する傾向にある。そして、データが抜ける確率は増大すると、不揮発性メモリの信頼性を大きく低下させることになる。
【０００６】
ここで、従来のＮＡＮＤ型フラッシュメモリには、段階的にステップアップする消去電圧（ＦＮトンネル電界）を、制御ゲートと基板との間に印加するものがある（例えば、特許文献１参照。）。
【０００７】
しかし、上記従来技術は、該消去電圧を生成するポンプ回路の切替を制御するための具体的な構成について言及するものではない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４-２３０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る実施例に従った半導体記憶装置は、
ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第１のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第１のポンプ回路よりも高い電圧を出力可能な第２のポンプ回路と、
前記第１のポンプ回路または前記第２のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第１のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第２のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第１のポンプ回路または前記第２のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加することを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【図３】図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【図４】図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【図５】制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。
【図６】図５に示す消去パルス制御回路１０４の構成の一例を示すブロック図である。
【図７】消去パルス制御回路１０４の各信号の信号波形の一例を示す波形図である。
【図８】図５に示す低電圧用ポンプ回路１０１の具体的な構成の一例を示す図である。
【図９】低電圧用分圧回路１０１ａに入力されるスイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂと出力電圧ＶＲＥＦの信号波形を示す波形図である。
【図１０】図５に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。
【図１１】出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【図１２】出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【図１３】出力電圧ＶＥＲＡの階段数が１の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。
【図１４】出力電圧ＶＥＲＡの階段数が２の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。
【図１５】出力電圧ＶＥＲＡの階段数が６の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。
【図１６】制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。
【図１７】図１６に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。
【図１８】出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【発明を実施するための形態】
【実施例１】
【００１２】
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成の一例を示す回路図である。
【００１３】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
【００１４】
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
【００１５】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００１６】
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
【００１７】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００１８】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００１９】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。
【００２０】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
【００２１】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２２】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。
【００２３】
ここでは、この制御回路７には、電源電圧を昇圧する後述のポンプ回路等が含まれている。制御回路７は、該ポンプ回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。
【００２４】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００２５】
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫｎを有する。なお、各ブロックＢＬＫ０〜ＢＬＫｎは、半導体基板のｎウェルＷｅｌｌ（ｎ）に形成されたｐウェルＷｅｌｌ（ｐ）に形成されている。
【００２６】
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜Ｍｎと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣに接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、および、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
【００２７】
各行に配置されたメモリセルＭ０〜Ｍｎの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。
【００２８】
ビット線ＢＬ０〜ＢＬｍは、ワード線ＷＬ０〜ＷＬｎおよびソース線ＳＲＣと直行するように配置されている。
【００２９】
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬｍとの間に接続されている。
【００３０】
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
【００３１】
すなわち、ロウデコーダ６は、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫｎを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
【００３２】
ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【００３３】
図３に示すように、メモリセルＭ（Ｍ０〜Ｍｎ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、複数のメモリセルＭ０〜Ｍｎ間において共通となっている。
【００３４】
半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。
【００３５】
このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
【００３６】
すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。
【００３７】
一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。
【００３８】
このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
【００３９】
また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【００４０】
図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。
【００４１】
ここで、図５は、制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。
【００４２】
図５に示すように、制御回路７は、低電圧発生用ポンプ回路（第１のポンプ回路）１０１と、高電圧発生用ポンプ回路（第２のポンプ回路）１０２と、ポンプ切替検知回路１０３と、消去パルス制御回路１０４と、発振器１０５と、出力端子１０６と、を有する。
【００４３】
出力端子１０６は、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加するための出力電圧（消去電圧）ＶＥＲＡを出力するようになっている。なお、出力端子１０６から出力される出力電圧（消去電圧）ＶＥＲＡは、図５では省略されているウェル制御回路１０により、適宜制御されて、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加される。
【００４４】
低電圧発生用ポンプ回路１０１は、入力電圧（例えば、電源電圧）を昇圧して設定された電圧を出力端子１０６に出力するようになっている。
【００４５】
高電圧発生用ポンプ回路１０２は、入力電圧（例えば、電源電圧）を昇圧して設定された電圧を出力端子１０６に出力するようになっている。
【００４６】
この高電圧発生用ポンプ回路１０２は、低電圧発生用ポンプ回路１０１よりも高い電圧を出力可能になっている。一方、低電圧発生用ポンプ回路１０１は、この高電圧発生用ポンプ回路１０２よりも、出力電流が大きくなるように設定されている。
【００４７】
ポンプ切替検知回路１０３は、低電圧発生用ポンプ回路１０１または高電圧発生用ポンプ回路１０２の少なくとも何れか一方を昇圧動作させるためのアシスト信号ＶＭＡＳＳＩＳＴを出力するようになっている。このポンプ切替検知回路１０３には、予め設定されたアシスト境界値Ｖａに応じたデジタル信号ＤＡＣが入力される。
【００４８】
例えば、出力電圧ＶＥＲＡがアシスト境界値Ｖａ未満である場合には、ポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。一方、出力電圧ＶＥＲＡがアシスト境界値Ｖａ以上である場合には、ポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、高電圧発生用ポンプ回路１０２を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。
【００４９】
消去パルス制御回路１０４は、出力電圧ＶＥＲＡの目標電圧を設定するための設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎに基づいて、低電圧発生用ポンプ回路１０１および高電圧発生用ポンプ回路１０２の目標電圧を設定する。
【００５０】
なお、設定値ＤＡＣＶは、階段状に上昇させる出力電圧（消去電圧）ＶＥＲＡの目標電圧を設定（規定）するための値である。また、設定値Δｖｅｒａは、階段状に上昇する出力電圧ＶＥＲＡの電位差ΔＶＥＲＡを設定するための値である。また、設定値ｔｐｕｌｓｅは、出力電圧ＶＥＲＡを最終的な目標電圧まで段階的に上昇させるときの１段当たりの期間を表す。また、設定値Ｓｎは、出力電圧ＶＥＲＡを段階的に上昇させるときの段の総数（段数）を表す。
【００５１】
また、これらの設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎは、例えば、ヒューズ素子等の不揮発性素子に記憶されている。
【００５２】
発振器１０５は、クロック信号ｃｌｏｃｋを生成し、消去パルス制御回路１０４に供給するようになっている。
【００５３】
ここで、図６は、図５に示す消去パルス制御回路１０４の構成の一例を示すブロック図である。また、図７は、消去パルス制御回路１０４の各信号の信号波形の一例を示す波形図である。
【００５４】
図６に示すように、消去パルス制御回路１０４は、比較回路１０４ａと、タイマー１０４ｂと、マルチプレクサ１０４ｃと、カウンタ１０４ｄと、比較回路１０４ｅと、加算器１０４ｆと、フリップフロップ回路（Ｄ型フリップフロップ回路）１０４ｇと、を有する。
【００５５】
タイマー１０４ｂは、クロック信号ｃｌｏｃｋをカウントし、そのカウント値を出力する。このタイマー１０４ｂは、信号ｅｐｕｌｓｅ（“Ｈｉｇｈ”レベル）によりリセットされる。
【００５６】
比較回路１０４ａは、タイマー１０４ｂから出力されるカウント値とパルス時間ｔｐｕｌｓｅとを比較し、一致した場合には、信号ｅｐｕｌｓｅ（“Ｈｉｇｈ”レベル）を出力する。
【００５７】
カウンタ１０４ｄは、信号ｅｐｕｌｓｅ（“Ｈｉｇｈ”レベル）をカウントし、そのカウント値ｅｐｕｌｓｅ ｃｏｕｎｔを出力する。
【００５８】
比較回路１０４ｅは、設定値（段数）Ｓｎにカウント値ｅｐｕｌｓｅ ｃｏｕｎｔが一致すると、ポンプ回路１０１、１０２の昇圧動作を停止するための信号Ｓｔを出力する。
【００５９】
例えば、段数Ｓｎ＝３の場合は、カウント値ｅｐｕｌｓｅ ｃｏｕｎｔが３のときの信号ｅｐｕｌｓｅの立ち下がりに同期して、信号Ｓｔを出力する。この信号Ｓｔに応じて、昇圧動作しているポンプ回路１０１、１０２が非活性化される。
【００６０】
マルチプレクサ１０４ｃは、信号ｅｐｕｌｓｅに応じて、設定値Δｖｅｒａを出力する。
【００６１】
加算器１０４ｆは、制御値ｖｅｒａとマルチプレクサ１０４ｃから出力された設定値Δｖｅｒａを加算し、出力する。
【００６２】
フリップフロップ回路１０４ｇは、Ｃ端子にクロック信号ｃｌｏｃｋが入力され、Ｄ端子に加算器１０４ｆの演算結果（ｖｅｒａ＋Δｖｅｒａ）が入力される。そして、クロック信号ｃｌｏｃｋに同期して、ラッチした値を制御値ｖｅｒａとして出力する。
【００６３】
なお、初期状態では、制御値ｖｅｒａは、初期値ｖｅｒａｉに設定される。したがって、段数Ｓｎ＝３の場合は、最終的に、制御値ｖｅｒａ＝初期値ｖｅｒａｉ＋設定値Δｖｅｒａ×２となる。なお、初期値ｖｅｒａｉは、設定値ＤＡＣＶにより決まる値であり、最初の出力電圧ＶＥＲＡ＿ＩＮＩＴに対応する。
【００６４】
ここで、図８は、図５に示す低電圧発生用ポンプ回路１０１の具体的な構成の一例を示す図である。また、図９は、低電圧用分圧回路１０１ａに入力されるスイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂと出力電圧ＶＥＲＡの信号波形を示す波形図である。なお、高電圧発生用ポンプ回路１０２の具体的な構成も図５に示す構成と同様であり、容易に構成することができる。
【００６５】
図８に示すように、低電圧発生用ポンプ回路１０１は、分圧回路１０１ａと、アンプ回路１０１ｂと、発振器１０１ｃと、チャージポンプ１０１ｄと、トランジスタ１０１ｅと、を有する。
【００６６】
分圧回路１０１ａは、抵抗値ｒ０〜ｒ３を有する抵抗と、トランジスタ１０１ａ１、１０１ａ２とを含み、出力電圧ＶＥＲＡを分圧した電圧を出力する。なお、制御値ｖｅｒａに応じたスイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂでトランジスタ１０１ａ１、１０１ａ２のオン／オフが制御されることにより、この分圧回路１０１ａの分圧比は、ｒ０／（ｒ０＋ｒ１）、ｒ０／（ｒ０＋ｒ１＋ｒ２）、ｒ０／（ｒ０＋ｒ１＋ｒ２＋ｒ３）のように制御される。
【００６７】
そして、アンプ回路１０１ｇは、基準電圧Ｖｒｅｆと分圧回路１０１ａの出力とを比較し、この比較結果に応じたフラグ信号を出力する。
【００６８】
発振器１０１ｃは、このフラグ信号に応じて、チャージポンプ１０１ｄを活性化するためのクロック信号を出力する。
【００６９】
チャージポンプ１０１ｄは、このクロック信号により活性化され、入力電圧を昇圧して出力端子１０６に出力する。
【００７０】
トランジスタ１０１ｅは、リセット信号によりオンして、出力端子１０６の電位を接地電位にする。
【００７１】
この低電圧発生用ポンプ回路１０１の出力電圧ＶＥＲＡの目標値（目標電圧）は、スイッチ信号ＳＷ１Ｂ、ＳＷ２Ｂで分圧比が段階的に制御されることにより、段階的に制御される。
【００７２】
これにより、低電圧発生用ポンプ回路１０１の出力電圧ＶＥＲＡは、段階的に（例えば、Ｖｒｅｆ×ｒ０／（ｒ０＋ｒ１）、Ｖｒｅｆ×ｒ０／（ｒ０＋ｒ１＋ｒ２）、Ｖｒｅｆ×ｒ０／（ｒ０＋ｒ１＋ｒ２＋ｒ３））上昇するように制御される（図９）。なお、高電圧発生用ポンプ回路１０２も同様に制御される。
【００７３】
また、分圧回路１０１ａは、低電圧発生用ポンプ回路１０１と高電圧発生用ポンプ回路１０２とにおいて共有になっていてもよい。
【００７４】
ここで、図１０は、図５に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。また、図１１は、出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。
【００７５】
図１０に示すように、ポンプ切替検知回路１０３は、分圧回路１０３ａと、アンプ回路１０３ｂと、フリップフロップ回路（ＳＲ型フリップフロップ回路）１０３ｃと、論理回路１０３ｄと、を有する。
【００７６】
分圧回路１０３ａは、出力電圧ＶＥＲＡを分圧した分圧電圧ＶＭＯＮを出力するようになっている。この分圧回路１０３ａは、例えば、抵抗が可変である抵抗Ｒ１、Ｒ２を含む。この抵抗Ｒ１、Ｒ２で決まる分圧比は、アシスト境界値Ｖａに応じて、設定される。すなわち、例えば、基準電圧Ｖｒｅｆ＝アシスト境界値Ｖａ×分圧比の関係が成立するように、設定される。なお、該分圧比は、抵抗Ｒ２／（抵抗Ｒ１＋抵抗Ｒ２）で表される。
【００７７】
アンプ回路１０３ｂは、分圧電圧ＶＭＯＮと基準電圧Ｖｒｅｆとを比較し、この比較結果に応じたフラグ信号ＦＬＧを出力するようになっている。
【００７８】
フリップフロップ回路（ＳＲ型フリップフロップ回路）１０３ｃは、フラグ信号ＦＬＧがセット端子に入力され、且つ、動作を開始するためのイネーブル信号ＥＮがリセット端子に入力される。
【００７９】
論理回路１０３ｄは、フリップフロップ回路１０３ｃの出力と、アシスト境界値Ｖａに応じたデジタル信号ＤＡＣとを演算し得られたアシスト信号ＶＭＡＳＳＩＳＴを出力するようになっている。
【００８０】
この論理回路１０３ｄは、デジタル信号ＤＡＣおよびフリップフロップ回路１０３ｃの出力が入力されるＮＡＮＤ回路１０３ｄ１と、このＮＡＮＤ回路１０３ｄ１の出力が入力され、アシスト信号ＶＭＡＳＳＩＳＴを出力するインバータ１０３ｄ２と、を含む。
【００８１】
例えば、アシスト境界値Ｖａが１４Ｖに設定されると、デジタル信号ＤＡＣは、”Ｈｉｇｈ”レベルに設定される。また、既述のように、アシスト境界値Ｖａに応じて分圧回路１０３ａの分圧比も設定される。
【００８２】
ここで、図１２は、出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。図１２に示すように、設定値ＤＡＣＶが３ビット＜２：０＞で表されている。例えば、アシスト境界値Ｖａが１４Ｖに設定されると、出力電圧ＶＥＲＡの識別は、Ｂ＜２＞で可能になるので、ポンプ切替検知回路１０３に入力されるデジタル信号ＤＡＣＶはＢ＜２＞に対応することになる。
【００８３】
次に、以上のような構成を有する半導体記憶装置のメモリセルＭの消去動作時の動作の一例について説明する。
【００８４】
先ず、出力電圧ＶＥＲＡの最初の出力電圧ＶＥＲＡ＿ＩＮＩＴを設定値ＤＡＣＶにより設定する。アシスト境界値Ｖａの電圧レベルは予め設計段階で決めることができる。本実施例では、出力電圧ＶＥＲＡ＿ＩＮＩＴが常にアシスト境界値Ｖａよりも高い場合である。例えば、アシスト境界値Ｖａを７Ｖとし、出力電圧ＶＥＲＡ＿ＩＮＩＴを設定値ＤＡＣＶ（図１１）により１４Ｖに設定すると、出力電圧ＶＥＲＡがアシスト境界値Ｖａ＝７Ｖを超えたところで、検知回路出力が論理信号として切り替わり、デジタル信号ＤＡＣが“Ｈｉｇｈ”レベルに設定される。
【００８５】
メモリセルＭの消去動作時において、出力電圧ＶＥＲＡが予め設定されたアシスト境界値Ｖａ未満のときは、ポンプ切替検知回路１０３が、アシスト信号ＶＭＡＳＳＩＳＴ（“Ｈｉｇｈ”レベル）により、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力さる。
【００８６】
ここで、ポンプ切替検知回路１０３のアンプ回路１０３ｂが出力するフラグ信号ＦＬＧは、アンプ回路１０３ｂが不定状態（disable）の時は“Ｈｉｇｈ”レベルになるように設定されている。すなわち、出力電圧ＶＥＲＡの昇圧時、アシスト境界値Ｖａに未到達時は“Ｈｉｇｈ”レベル、アシスト境界値Ｖａに到達時には“Ｌｏｗ”レベルとなるように制御さる。
【００８７】
このように、昇圧初期、出力電圧ＶＥＲＡはアシスト境界値Ｖａに到達していないため、フラグ信号ＦＬＧは“Ｈｉｇｈ”レベルとなってアシスト信号ＶＭＡＳＳＩＳＴは“Ｈｉｇｈ”レベルとなり、低電圧発生用ポンプ回路１０１が動作するように設定されている。
【００８８】
一方、出力電圧ＶＥＲＡがアシスト境界値以上になると、アンプ回路１０３ｂが出力するフラグ信号ＦＬＧが“Ｌｏｗ”レベルとなる。これにより、ポンプ切替検知回路１０３が、アシスト信号ＶＭＡＳＳＩＳＴ（“Ｌｏｗ”レベル）を出力する。このアシスト信号ＶＭＡＳＳＩＳＴに応じて、低電圧発生用ポンプ回路１０１が非活性化されて昇圧動作を停止し、高電圧発生用ポンプ回路１０２が活性化され昇圧動作を開始する。
【００８９】
このように発生させる電圧に応じて複数のポンプ回路を切り替える制御を行うことにより、電力効率の良い昇圧を実現できる。
【００９０】
また、並行して、消去パルス制御回路１０４が、既述のように、設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎに基づいて、低電圧発生用ポンプ回路１０１および高電圧発生用ポンプ回路１０２の前記目標電圧が段階的に上昇するように設定する。
【００９１】
これにより、活性化している低電圧発生用ポンプ回路１０１または高電圧発生用ポンプ回路１０２から出力され段階的に上昇する出力電圧ＶＥＲＡが、出力端子１０６からウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に印加される。
【００９２】
なお、メモリセルＭの消去動作時において、浮遊ゲートＦＧ上に絶縁膜を介して形成されたメモリセルＭの制御ゲートＣＧの電位は、例えば、固定電位（接地電位）に設定される。
【００９３】
これにより、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に段階的に上昇する消去電圧ＶＥＲＡが印加されることで、浮遊ゲートＦＧよりもウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）が高電位となる。したがって、浮遊ゲートＦＧに蓄積された電荷がトンネル絶縁膜を介してウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に流れる（メモリセルＭに記憶されたデータが消去される）。
【００９４】
ここで、図１３は、出力電圧ＶＥＲＡの階段数が１の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。また、図１４は、出力電圧ＶＥＲＡの階段数が２の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。図１３、図１４に示すように、ポンプ切替検知回路１０３は、アシスト境界値Ｖａを境に、低電圧発生用ポンプ回路１０１と高電圧発生用ポンプ回路１０２とを切り替えることができる。
【００９５】
図１４のように、出力電圧（消去電圧）ＶＥＲＡを階段状に上昇させることで得られる効果について以下説明する。一般に、消去対象となる複数のメモリセルＭの閾値には、バラツキがある。閾値が最も高いメモリセルＭの浮遊ゲートＦＧには、電子が多く蓄積されている状態である。このようなメモリセルＭには、消去時に最も高い電界がトンネル絶縁膜にかかり、一方、閾値が最も低いメモリセルＭには、消去時に最も低い電界がかかることになる。
【００９６】
従って、消去速度を高めるためには、最も電界が低いメモリセルＭに合わせて、消去電圧を設定することが必要になる。トンネル絶縁膜の薄いメモリセルＭには、最も高い電界がかかることになる。これにより、消去の遅いメモリセルＭによって、消去の早いメモリセルＭに過剰な電界ストレスが常にかかることになってしまう。すなわち、書き込み／消去を繰り返していくと、消去の早いメモリセルＭは、消去の遅いメモリセルＭよりも早く劣化していくと考えられる。
【００９７】
一方、本実施例に係る半導体記憶装置は、消去時にウェルに印加される出力電圧（消去電圧）ＶＥＲＡを階段状に上昇させている。これにより、消去の早いメモリセルＭについて、トンネル絶縁膜に印加される電界の強度が小さくなり、トンネル酸化膜中の欠陥の発生を抑制することができる。以上のように、本実施例に係る半導体記憶装置によれば、書き込み／消去の繰り返しによる信頼性の低下を抑制することができる。
【００９８】
なお、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる１回目の消去動作の後、メモリセルＭが十分に消去されているかどうかを確認する読み出し動作（ベリファイ読み出し）を行い、十分に消去できていない場合には、更に、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる２回目の消去動作を実施するとしても良い。ここで、消去時間を短縮するために、初期値ｖｅｒａｉの設定を変えることで、２回目の消去動作における出力電圧（消去電圧）ＶＥＲＡの初期電圧が、１回目の消去動作における初期電圧よりも高くなるように設定しても良い。
【００９９】
同様に、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる２回目の消去動作の後、メモリセルＭが十分に消去されていなければ、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる３回目の消去が動作を実施するとしても良い。また、Ｎ（Ｎは２以上の自然数）回目の消去動作における段数は、Ｎ−１回目の消去動作における段数より小さくても良い。例えば、階段状に上昇する出力電圧（消去電圧）ＶＥＲＡによる１回目の消去動作の後、２回目以降の消去動作においては、出力電圧（消去電圧）ＶＥＲＡの段数は１段であっても良い。
【０１００】
また、アシスト境界値Ｖａの設定は、出力電圧ＶＥＲＡの立ち上り時間を短くするために、2段階昇圧でポンプ回路を切り替えるためにある。1段目は低出力電圧かつ大出力電流の 特性を持ったポンプ回路を使い、予め設定されたアシスト境界値Ｖａを越えたら、高出力電圧かつ小出力電流の特性を持ったポンプ回路を作動させる。このとき、出力電圧ＶＥＲＡがアシスト境界値Ｖａ未満の 場合には、高電圧用ポンプ回路を、低電圧用ポンプ回路と一緒に動かす、あるいは独立に制御しても構わない。同様に、出力電圧ＶＥＲＡがアシスト境界値Ｖａ以上の場合には、低電圧用ポンプ回路を独立に制御しても構わない。
【実施例２】
【０１０１】
図１５は、出力電圧ＶＥＲＡの階段数が６の場合における出力電圧ＶＥＲＡの波形とアシスト境界値Ｖａとを示す図である。例えば、実施例１のポンプ切替検知回路１０３では、アシスト境界値Ｖａに出力電圧ＶＥＲＡが到達するまでに、一度、フラグ信号ＦＬＧが反応し、“Ｌｏｗ”レベルになると、フリップフロップ回路１０３ｃがリセットされる。その後に、出力電圧ＶＥＲＡを昇圧しても、アシスト信号ＶＭＡＳＳＩＳＴが“Ｌｏｗ”レベルのままとなり、アシスト機能が効かなくなる。例えば、１段目でフラグ信号ＦＬＧが“Ｌｏｗ”レベルになってしまうと、アシスト境界値Ｖａまで高電圧発生用ポンプ回路で昇圧することとなり、電力効率の悪化を招く。
【０１０２】
そこで、本実施例２では、このような点を改善する構成について説明する。ここで、図１６は、制御回路７の構成の一部と、メモリセルアレイ１の断面の一部の構成を示す図である。なお、図１６において、図５と同じ符号が示す構成は、実施例１と同様の構成である。
【０１０３】
図１６に示すように、制御回路７は、低電圧発生用ポンプ回路（第１のポンプ回路）１０１と、高電圧発生用ポンプ回路（第２のポンプ回路）１０２と、ポンプ切替検知回路１０３と、消去パルス制御回路１０４と、発振器１０５と、出力端子１０６と、を有する。すなわち、図１６の全体的な構成は、実施例１と同様である。
【０１０４】
ポンプ切替検知回路１０３は、実施例１と同様に、低電圧発生用ポンプ回路１０１または高電圧発生用ポンプ回路１０２の少なくとも何れか一方を昇圧動作させるためのアシスト信号ＶＭＡＳＳＩＳＴを出力するようになっている。このポンプ切替検知回路１０３は、予め設定されたアシスト境界値Ｖａに応じたデジタル信号ＤＡＣｓが入力される。このデジタル信号ＤＡＣｓが、実施例１と異なる。なお、このデジタル信号ＤＡＣｓは、例えば、ＲＯＭヒューズに記憶された３ビットデータをデコード回路（図示せず）がデコードすることにより生成される。
【０１０５】
そして、実施例１と同様に、出力電圧ＶＥＲＡがアシスト境界値Ｖａ未満である場合には、このポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。一方、出力電圧ＶＥＲＡがアシスト境界値Ｖａ以上である場合には、ポンプ切替検知回路１０３は、アシスト信号ＶＭＡＳＳＩＳＴにより、高電圧発生用ポンプ回路１０２を昇圧動作させて出力端子１０６に昇圧電圧を出力させる。
【０１０６】
ここで、図１７は、図１６に示すポンプ切替検知回路１０３の回路構成の一例を示す回路図である。また、図１８は、出力電圧（消去電圧）ＶＥＲＡと設定値ＤＡＣＶとの関係の一例を表す表である。なお、図１７において、図１０と同じ符号が示す構成は、実施例１と同様である。
【０１０７】
図１７に示すように、ポンプ切替検知回路１０３は、分圧回路１０３ａと、アンプ回路１０３ｂと、フリップフロップ回路（ＳＲ型フリップフロップ回路）１０３ｃと、論理回路１０３ｄ〜１０３ｆと、インバータ１０３ｇと、を有する。すなわち、実施例２のポンプ切替検知回路１０３は、実施例１の構成と比較して、論理回路１０３ｅ、１０３ｆ、インバータ１０３ｇが追加されている。
【０１０８】
インバータ１０３ｇは、デジタル信号ＤＡＣｓが入力され、このデジタル信号ＤＡＣｓを反転したデジタル信号ｂＤＡＣｓを出力するようになっている。
【０１０９】
論理回路１０３ｄは、フリップフロップ回路１０３ｃの出力とアシスト境界値Ｖａに応じたデジタル信号ｂＤＡＣｓとを演算し得られた信号ＶＭＡＳＳＩＳＴ１を出力するようになっている。
【０１１０】
この論理回路１０３ｄは、デジタル信号ｂＤＡＣｓおよびフリップフロップ回路１０３ｃの出力が入力されるＮＡＮＤ回路１０３ｄ１と、このＮＡＮＤ回路１０３ｄ１の出力が入力され、信号ＶＭＡＳＳＩＳＴ１を出力するインバータ１０３ｄ２と、を含む。
【０１１１】
論理回路１０３ｅは、イネーブル信号ＥＮとデジタル信号ＤＡＣｓとを演算し得られた信号ＶＭＡＳＳＩＳＴ２を出力するようになっている。
【０１１２】
この論理回路１０３ｅは、デジタル信号ＤＡＣｓおよびフリップフロップ回路１０３ｃの出力が入力されるＮＡＮＤ回路１０３ｅ１と、このＮＡＮＤ回路１０３ｅ１の出力が入力され、信号ＶＭＡＳＳＩＳＴ２を出力するインバータ１０３ｅ２と、を含む。
【０１１３】
論理回路１０３ｆは、論理回路１０３ｄの出力信号ＶＭＡＳＳＩＳＴ１と論理回路１０３ｅの出力信号ＶＭＡＳＳＩＳＴ２とを演算して得られたアシスト信号ＶＮＡＳＳＩＳＴ を出力するようになっている。
【０１１４】
この論理回路１０３ｆは、インバータ１０３ｄ２の出力およびインバータ１０３ｅ２の出力が入力され、これらの信号を演算して得られたアシスト信号ＶＭＡＳＳＩＳＴを出力するＯＲ回路１０３ｆを含む。
【０１１５】
例えば、アシスト境界値Ｖａが１４Ｖに設定されると、デジタル信号ＤＡＣｓは、“Ｌｏｗ”レベルに設定される。また、既述のように、アシスト境界値Ｖａに応じて分圧回路１０３ａの分圧比も設定される。
【０１１６】
次に、以上のような構成を有する半導体記憶装置のメモリセルＭの消去動作時の動作の一例について説明する。
【０１１７】
先ず、出力電圧ＶＥＲＡの目標電圧を決めるため設定値ＤＡＣＶ、Ｓｎ、Δｖｅｒａが設定され、その信号をアナログ回路内でデコードしアシスト境界値Ｖａを決める。例えば、既述のように、アシスト境界値Ｖａを１４Ｖに設定すると、デジタル信号ＤＡＣｓが“Ｌｏｗ”レベルに設定される。
【０１１８】
メモリセルＭの消去動作時において、出力電圧ＶＥＲＡが予め設定されたアシスト境界値Ｖａ未満のときは、ポンプ切替検知回路１０３が、アシスト信号ＶＭＡＳＳＩＳＴ（“Ｈｉｇｈ”レベル）により、低電圧発生用ポンプ回路１０１を昇圧動作させて出力端子１０６に昇圧電圧を出力さる。
【０１１９】
すなわち、出力電圧ＶＥＲＡが１２ｖ以下の場合には、信号ＶＭＡＳＳＩＳＴ２が”Ｈｉｇｈ”レベルとなり、アシスト信号ＶＭＡＳＳＩＳＴも”Ｈｉｇｈ”レベルとなる。一方、出力電圧ＶＥＲＡが１４ｖ以上では信号ＶＭＡＳＳＩＳＴ１が”Ｈｉｇｈ”レベルとなりアシスト信号ＶＭＡＳＳＩＳＴが”Ｈｉｇｈ”レベルとなる。これにより、図１５に示す場合でも、アシスト境界値Ｖａまでは低電圧発生用ポンプ回路１０１で昇圧することが可能となる。このような制御を行うことにより、電力効率をさらに向上することができる。
【０１２０】
また、実施例１と同様に、並行して、消去パルス制御回路１０４が、既述のように、設定値ＤＡＣＶ、Δｖｅｒａ、ｔｐｕｌｓｅ、Ｓｎに基づいて、低電圧発生用ポンプ回路１０１および高電圧発生用ポンプ回路１０２の前記目標電圧が段階的に上昇するように設定する。
【０１２１】
これにより、ウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に段階的に上昇する消去電圧ＶＥＲＡが印加されることで、浮遊ゲートＦＧよりもウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）が高電位となる。したがって、浮遊ゲートＦＧに蓄積された電荷がトンネル絶縁膜を介してウェルＷｅｌｌ（ｐ）、Ｗｅｌｌ（ｎ）に流れる（メモリセルＭに記憶されたデータが消去される）。
【０１２２】
以上により、トンネル絶縁膜に印加される電界の強度が小さくなり、トンネル酸化膜中の欠陥の発生を抑制することができる。従って、書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供することができる。
【符号の説明】
【０１２３】
１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ 半導体記憶装置
１０１ 低電圧発生用ポンプ回路
１０２ 高電圧発生用ポンプ回路
１０１ ポンプ切替検知回路
１０４ 消去パルス制御回路
１０５ 発振器
【特許請求の範囲】
【請求項１】
ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第１のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第１のポンプ回路よりも高い電圧を出力可能な第２のポンプ回路と、
前記第１のポンプ回路または前記第２のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第１のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第２のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第１のポンプ回路または前記第２のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加する
ことを特徴とする半導体記憶装置。
【請求項２】
前記ポンプ切替検知回路は、
前記アシスト境界値に応じて、分圧比が設定され、前記消去電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じたフラグ信号を出力するアンプ回路と、
前記フラグ信号がセット端子に入力され、且つ、動作を開始するためのイネーブル信号がリセット端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力と、前記アシスト境界値に応じたデジタル信号とを演算し得られた前記アシスト信号を出力する論理回路と、を有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ポンプ切替検知回路は、
前記アシスト境界値に応じて、分圧比が設定され、前記消去電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じたフラグ信号を出力するアンプ回路と、
前記フラグ信号がセット端子に入力され、且つ、動作を開始するためのイネーブル信号がリセット端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力と前記アシスト境界値に応じた第１のデジタル信号とを演算し得られた信号を出力する第１の論理回路と、
前記イネーブル信号と前記第１のデジタル信号を反転した第２のデジタル信号とを演算し得られた信号を出力する第２の論理回路と、
前記第１の論理回路の出力と前記第２の論理回路の出力とを演算して得られた前記アシスト信号を出力する第３の論理回路と、を有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記論理回路は、
前記デジタル信号および前記フリップフロップ回路の出力が入力されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力が入力され、前記アシスト信号を出力するインバータと、を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記第１の論理回路は、
前記第１のデジタル信号および前記フリップフロップ回路の出力が入力される第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力が入力される第１のインバータと、を含み、
前記第２の論理回路は、
前記第２のデジタル信号および前記イネーブル信号が入力される第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の出力が入力される第２のインバータと、を含み、
前記第３の論理回路は、
前記第１のインバータの出力および前記第２のインバータの出力が入力され、前記アシスト信号を出力するＯＲ回路を含む
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記第１のポンプ回路は、前記第２のポンプ回路よりも、出力電流が大きいことを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記メモリセルの消去動作において、
前記浮遊ゲート上に絶縁膜を介して形成された前記メモリセルの制御ゲートの電位を固定電位にする
ことを特徴とする請求項１ないし６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記固定電位は、接地電位であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１ないし８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記消去パルス制御回路は、
クロック信号をカウントし、第１のカウント値を出力するタイマーと、
前記第１のカウント値と規定のパルス時間とを比較し、一致した場合には、第１の信号を出力する第１の比較回路と、
前記第１の信号をカウントし第２のカウント値を出力するカウンタと、
規定の段数に前記第２のカウント値が一致すると、前記第１、第２のポンプ回路の昇圧動作を停止するための第２の信号を出力する第２の比較回路と、
前記第１の信号に応じて、第１の設定値を出力するマルチプレクサと、
前記目標電圧を制御するための制御値と前記マルチプレクサから出力された前記第１の設定値を加算し、出力する加算器と、
Ｃ端子にクロック信号が入力され、Ｄ端子に前記加算器の演算結果が入力され、クロック信号に同期して、ラッチした値を前記制御値として出力するフリップフロップ回路と、を有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１】
ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルと、
出力端子を介して前記ウェルに印加するための消去電圧を出力するウェル制御回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力する第１のポンプ回路と、
入力電圧を昇圧して設定された電圧を前記出力端子に出力し、前記第１のポンプ回路よりも高い電圧を出力可能な第２のポンプ回路と、
前記第１のポンプ回路または前記第２のポンプ回路の少なくとも何れか一方を昇圧動作させるためのアシスト信号を出力するポンプ切替検知回路と、
前記消去電圧の目標電圧を設定するための設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の目標電圧を設定する消去パルス制御回路と、を備え、
前記メモリセルの消去動作において、
前記ポンプ切替検知回路は、
前記消去電圧がアシスト境界値未満である場合には、前記アシスト信号により、前記第１のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去電圧が前記アシスト境界値以上である場合には、前記アシスト信号により、前記第２のポンプ回路を昇圧動作させて前記出力端子に昇圧電圧を出力させ、
前記消去パルス制御回路は、
前記設定値に基づいて、前記第１のポンプ回路および前記第２のポンプ回路の前記目標電圧が段階的に上昇するように設定し、
前記ウェル制御回路は、
活性化している前記第１のポンプ回路または前記第２のポンプ回路から出力され段階的に上昇する前記消去電圧を、前記出力端子を介して前記ウェルに印加する
ことを特徴とする半導体記憶装置。
【請求項２】
前記ポンプ切替検知回路は、
前記アシスト境界値に応じて、分圧比が設定され、前記消去電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じたフラグ信号を出力するアンプ回路と、
前記フラグ信号がセット端子に入力され、且つ、動作を開始するためのイネーブル信号がリセット端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力と、前記アシスト境界値に応じたデジタル信号とを演算し得られた前記アシスト信号を出力する論理回路と、を有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ポンプ切替検知回路は、
前記アシスト境界値に応じて、分圧比が設定され、前記消去電圧を分圧した分圧電圧を出力する分圧回路と、
前記分圧電圧と基準電圧とを比較し、この比較結果に応じたフラグ信号を出力するアンプ回路と、
前記フラグ信号がセット端子に入力され、且つ、動作を開始するためのイネーブル信号がリセット端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路の出力と前記アシスト境界値に応じた第１のデジタル信号とを演算し得られた信号を出力する第１の論理回路と、
前記イネーブル信号と前記第１のデジタル信号を反転した第２のデジタル信号とを演算し得られた信号を出力する第２の論理回路と、
前記第１の論理回路の出力と前記第２の論理回路の出力とを演算して得られた前記アシスト信号を出力する第３の論理回路と、を有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記論理回路は、
前記デジタル信号および前記フリップフロップ回路の出力が入力されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力が入力され、前記アシスト信号を出力するインバータと、を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
前記第１の論理回路は、
前記第１のデジタル信号および前記フリップフロップ回路の出力が入力される第１のＮＡＮＤ回路と、
前記第１のＮＡＮＤ回路の出力が入力される第１のインバータと、を含み、
前記第２の論理回路は、
前記第２のデジタル信号および前記イネーブル信号が入力される第２のＮＡＮＤ回路と、
前記第２のＮＡＮＤ回路の出力が入力される第２のインバータと、を含み、
前記第３の論理回路は、
前記第１のインバータの出力および前記第２のインバータの出力が入力され、前記アシスト信号を出力するＯＲ回路を含む
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記第１のポンプ回路は、前記第２のポンプ回路よりも、出力電流が大きいことを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記メモリセルの消去動作において、
前記浮遊ゲート上に絶縁膜を介して形成された前記メモリセルの制御ゲートの電位を固定電位にする
ことを特徴とする請求項１ないし６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記固定電位は、接地電位であることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１ないし８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記消去パルス制御回路は、
クロック信号をカウントし、第１のカウント値を出力するタイマーと、
前記第１のカウント値と規定のパルス時間とを比較し、一致した場合には、第１の信号を出力する第１の比較回路と、
前記第１の信号をカウントし第２のカウント値を出力するカウンタと、
規定の段数に前記第２のカウント値が一致すると、前記第１、第２のポンプ回路の昇圧動作を停止するための第２の信号を出力する第２の比較回路と、
前記第１の信号に応じて、第１の設定値を出力するマルチプレクサと、
前記目標電圧を制御するための制御値と前記マルチプレクサから出力された前記第１の設定値を加算し、出力する加算器と、
Ｃ端子にクロック信号が入力され、Ｄ端子に前記加算器の演算結果が入力され、クロック信号に同期して、ラッチした値を前記制御値として出力するフリップフロップ回路と、を有する
ことを特徴とする請求項１に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２２２０８１（Ｐ２０１１−２２２０８１Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９０４０２（Ｐ２０１０−９０４０２）
【出願日】平成２２年４月９日（２０１０．４．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月９日（２０１０．４．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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